KR20210142465A - 반도체 패키지 - Google Patents

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KR20210142465A
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bonding
insulating layer
semiconductor
semiconductor chip
pad
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KR1020200059328A
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이혁재
이종호
김지훈
김태훈
박상천
설진경
이상훈
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    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221—Disposition
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제1 연결 구조체, 상기 제1 연결 구조체의 상면 상의 제1 반도체 칩, 상기 제1 연결 구조체의 상면 상에 위치하며 상기 제1 반도체 칩을 둘러싸는 제1 몰딩 층, 상기 제1 반도체 칩 상의 제1 결합 패드, 상기 제1 반도체 칩 및 상기 제1 몰딩 층 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층, 상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드, 상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층, 및 상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩을 포함할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 개시는 반도체 패키지에 관한 것이다. 보다 구체적으로는 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 장치의 고성능화 및 소형화가 지속적으로 요구되고 있다. 이러한 요구에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되었다. 예를 들어, 복수의 반도체 칩을 수직 방향으로 적층시킴으로써 반도체 패키지의 평면적을 감소시킬 수 있으며 반도체 패키지의 다기능화 및/또는 고성능화가 달성될 수 있다.
본 개시가 해결하고자 하는 과제는 반도체 칩들이 범프 없이 직접 결합(direct bonding)에 의해 연결되는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 반도체 패키지는 제1 연결 구조체, 상기 제1 연결 구조체의 상면 상의 제1 반도체 칩, 상기 제1 연결 구조체의 상면 상에 위치하며 상기 제1 반도체 칩을 둘러싸는 제1 몰딩 층, 상기 제1 반도체 칩 상의 제1 결합 패드, 상기 제1 반도체 칩 및 상기 제1 몰딩 층 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층, 상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드, 상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층, 및 상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 재배선(redistribution) 구조체, 상기 재배선 구조체의 하면 상의 솔더 범프, 상기 재배선 구조체의 상면 상에 위치하며, 기판, 상기 기판의 하면 상의 하부 칩 패드, 상기 기판의 상면 상의 상부 칩 패드, 및 상기 기판을 관통하여 상기 하부 칩 패드와 상기 상부 칩 패드 사이에 연장되는 TSV를 포함하는 제1 반도체 칩, 상기 재배선 구조체의 상면 상에 위치하며 상기 제1 반도체 칩을 둘러싸는 제1 몰딩 층, 상기 제1 반도체 칩의 상기 상부 칩 패드 상의 제1 결합 패드, 상기 제1 반도체 칩의 상면 및 상기 제1 몰딩 층의 상면 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층, 상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드, 상기 제1 결합 절연 층과 바로 접촉하며 상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층, 및 상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 연결 구조체, 상기 연결 구조체의 상면 상의 제1 반도체 칩, 상기 제1 반도체 칩 상의 제1 결합 패드, 상기 제1 반도체 칩 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층, 상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드, 상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층, 상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩, 및 상기 제2 결합 절연 층 상에 위치하며 상기 제2 반도체 칩을 둘러싸는 제1 몰딩 층을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상의 인터포저, 상기 인터포저 상의 제1 결합 패드, 상기 인터포저 상의 제2 결합 패드, 상기 인터포저 상에 위치하며 상기 제1 결합 패드 및 상기 제2 결합 패드를 둘러싸는 제1 결합 절연 층, 상기 제1 결합 패드와 바로 접촉하는 제3 결합 패드, 상기 제2 결합 패드와 바로 접촉하는 제4 결합 패드, 상기 제3 결합 패드 및 상기 제4 결합 패드를 둘러싸는 제2 결합 절연 층, 상기 제2 결합 절연 층 및 상기 제3 결합 패드 상의 제1 반도체 칩, 상기 제2 결합 절연 층 및 상기 제4 결합 패드 상의 제2 반도체 칩, 및 상기 제2 결합 절연 층 상에 위치하며 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩 층을 포함할 수 있다.
반도체 칩들이 범프 없이 직접 결합(direct bonding)에 의해 서로 연결될 수 있다. 따라서 범프를 둘러싸며 반도체 칩들 사이에 위치하는 폴리머 층이 필요 없으므로 반도체 패키지의 열 전도 특성이 향상될 수 있다. 또한 범프 없이 작은 크기 및 작은 피치(pitch)를 갖는 고집적도의 결합 패드들에 의해 반도체 칩들이 서로 연결될 수 있으므로 고속 및 고집적도의 반도체 패키지가 제공될 수 있다. 또한, 본 개시의 제조 방법에 따르면, 복수의 반도체 칩을 하나의 웨이퍼 구조체로 형성하고, 웨이퍼-웨이퍼 직접 결합을 사용하여 반도체 패키지가 제조될 수 있다. 칩 핸들링은 웨이퍼로부터 반도체 칩을 분리하기 위해 웨이퍼를 절단하는 단계 및 반도체 칩을 핸들링하는 단계 동안 발생하는 파티클에 의한 문제를 수반할 수 있는 반면, 웨이퍼 핸들링은 파티클에 의한 문제를 감소시킬 수 있는 점에서 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 유리할 수 있다. 또한, 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 결합 공정의 횟수를 현저히 감소시키고 결합 공정의 쓰루풋(throughput)을 향상시킬 수 있는 점에서 유리할 수 있다. 또한 웨이퍼-웨이퍼 정렬이 칩-웨이퍼 정렬보다 용이하고 정확할 수 있다는 점에서 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 유리할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3a 및 도 3b 각각은 도 1의 A 영역의 변형예의 확대도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 도 4의 B 영역의 확대도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 17a 내지 도 17h는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 18a 내지 도 18d는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 19는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다.
도 20a 및 도 20b는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 21은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다.
도 22는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다.
도 23은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다.
도 24는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다.
도 25a 및 도 25b는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(100)를 나타낸 단면도이다. 도 2는 도 1의 A 영역의 확대도이다. 도 3a 및 도 3b 각각은 도 1의 A 영역의 변형예의 확대도이다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(100)는 제1 연결 구조체(130), 제1 연결 구조체(130)의 상면 상의 제1 반도체 칩(140), 제1 반도체 칩(140)을 둘러싸는 제1 몰딩 층(MD1), 제1 반도체 칩(140) 상의 제1 결합 패드(BP1), 제1 반도체 칩(140) 및 제1 몰딩 층(MD1) 상의 제1 결합 절연 층(BO1), 제1 결합 패드(BP1)와 바로 접촉하는 제2 결합 패드(BP2), 제2 결합 패드(BP2)를 둘러싸는 제2 결합 절연 층(BO2), 및 제2 결합 패드(BP2) 및 제2 결합 절연 층(BO2) 상의 제2 반도체 칩(150)을 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 제1 연결 구조체(130)의 하면 상의 외부 연결 단자(110)를 더 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 제1 연결 구조체(130)와 외부 연결 단자(110) 사이의 단자 패드(120)를 더 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 제1 몰딩 층(MD1)을 관통하는 연결 부재(CP)를 더 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 연결 부재(CP) 상의 제3 결합 패드(BP3) 및 제3 결합 패드(BP3)와 바로 접촉하는 제4 결합 패드(BP4)를 더 포함할 수 있다.
제1 연결 구조체(130)는 제1 반도체 칩(140) 및 제2 반도체 칩(150)을 외부 연결 단자(110)에 연결할 수 있다. 일부 실시예에서, 제1 연결 구조체(130)는 재배선(redistribution) 구조체일 수 있다. 다른 실시예에서, 제1 연결 구조체(130)는 인터포저 또는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 제1 연결 구조체(130)가 재배선 구조체인 일부 실시예에서, 제1 연결 구조체(130)는 RDL last 구조일 수 있다. 즉, 제1 연결 구조체(130)는 캐리어(미도시) 상에 제1 반도체 칩(140)을 배치한 후 제1 반도체 칩(140) 상에 형성될 수 있다.
제1 연결 구조체(130)는 예를 들어 제1 몰딩 층(MD1)의 하면 상의 제1 절연 층(132O), 제1 절연 층(132O)을 관통하는 제1 전도성 비아(132V), 제1 절연 층(132O)의 하면 상에 위치하며 제1 전도성 비아(132V)와 접촉하는 제1 전도성 패턴(132L), 제1 절연 층(1320)의 하면 및 제1 전도성 패턴(132L)의 하면 상의 제2 절연 층(131O), 제2 절연 층(131O)을 관통하여 제1 전도성 패턴(132L)에 접촉하는 제2 전도성 비아(131V), 및 제2 절연 층(1310)의 하면 상에 위치하며 제2 전도성 비아(131V)와 접촉하는 제2 전도성 패턴(131L)을 포함할 수 있다. 도 1에는 제1 연결 구조체(130)가 두 층의 전도성 패턴(132L, 131L) 및 두 절연 층(131O, 132O)을 포함하는 것으로 도시되었으나, 제1 연결 구조체(130)는 더 많은 전도성 패턴 층들 및 더 많은 절연 층들을 포함할 수 있다. 일부 실시예에서, 제1 전도성 비아(132V)와 제1 전도성 패턴(132L)은 일체로 형성될 수 있다. 유사하게, 제2 전도성 비아(131V)와 제2 전도성 패턴(131L)은 일체로 형성될 수 있다. 일부 실시예에서, 단자 패드(120)는 제2 전도성 패턴(131L)과 접촉할 수 있다. 연결 부재(CP)는 제1 전도성 비아(132V)와 접촉할 수 있고, 제1 반도체 칩(140)의 제2 칩 패드(144B)는 다른 제1 전도성 비아(132V)와 접촉할 수 있다. 제1 전도성 비아(132V), 제1 전도성 패턴(132L), 제2 전도성 비아(131V), 및 제2 전도성 패턴(131L)은 전기적 경로를 형성할 수 있다.
제1 절연 층(1320) 및 제2 절연 층(131O)은 일부 실시예에서 절연 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 전도성 비아(132V), 제1 전도성 패턴(132L), 제2 전도성 비아(131V), 및 제2 전도성 패턴(131L)은 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다.
제1 반도체 칩(140)은 제1 연결 구조체(130)의 상면 상에 위치할 수 있다. 제1 반도체 칩(140)은 기판(141), 및 기판(141) 상의 반도체 소자(142)를 포함할 수 있다. 반도체 소자(142)가 형성된 기판(141)의 상면은 활성면으로 불릴 수 있으며, 반도체 소자(142)가 형성되지 않은 기판(141)의 하면은 비활성면으로 불릴 수 있다. 제2 반도체 칩(150)도 기판(151), 및 기판(151) 상의 반도체 소자(152)를 포함할 수 있다. 반도체 소자(152)가 형성된 기판(151)의 하면은 활성면으로 불릴 수 있으며, 반도체 소자(152)가 형성되지 않은 기판(151)의 상면은 비활성면으로 불릴 수 있다.
각각의 기판(141, 151)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다.
각각의 반도체 소자(142, 152)는 예를 들어 메모리 소자 및/또는 로직 소자를 포함할 수 있다. 예를 들어, 상기 메모리 소자는 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 알램(resistive random access memory, RRAM), 또는 이들의 조합일 수 있다. 상기 로직 소자는 예를 들어, 중앙처리장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC), 어플리케이션 프로세서(application processor, AP), 또는 이들의 조합일 수 있다.
일부 실시예에서, 제1 반도체 칩(140)은 기판(141)을 관통하는 기판 관통 비아(through substrate via, TSV)를 더 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(140)은 기판(141)의 상면 상의 제1 칩 패드(144A) 및 기판(141)의 하면 상의 제2 칩 패드(144B)를 더 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(140)은 기판(141)의 상면 상의 제1 칩 절연 층(143A) 및 기판(141)의 하면 상의 제2 칩 절연 층(143B)을 더 포함할 수 있다. 제1 칩 패드(144A)는 TSV(145)와 제1 결합 패드(BP1) 사이에 위치할 수 있다. 제2 칩 패드(144B)는 TSV(145)와 제1 연결 구조체(130) 사이에 위치할 수 있다. 즉, TSV(145)는 제1 칩 패드(144A)와 제2 칩 패드(144B) 사이에 연장될 수 있다. 제1 칩 절연 층(143A)은 제1 칩 패드(144A)를 둘러쌀 수 있으며, 제2 칩 절연 층(143B)은 제2 칩 패드(144B)를 둘러쌀 수 있다. 제1 칩 패드(144A)는 상부 칩 패드로도 불릴 수 있으며, 제2 칩 패드(144B)는 하부 칩 패드로도 불릴 수 있다. 일부 실시예에서, 제2 반도체 칩(150)은 반도체 소자(142)와 제2 결합 패드(BP2) 및/또는 반도체 소자(142)와 제4 결합 패드(BP4) 사이의 칩 패드들을 더 포함할 수 있다.
제1 칩 패드(144A), 제2 칩 패드(144B), 및 TSV(145)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다. 제1 칩 절연 층(143A) 및 제2 칩 절연 층(143B)은 절연 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함할 수 있다.
제2 반도체 칩(150)은 제2 결합 패드(BP2) 및 제1 결합 패드(BP1)를 통해 제1 반도체 칩(140)에 연결될 수 있다. 또한, 제2 반도체 칩(150)은 제1 반도체 칩(140)을 통해 제1 연결 구조체(130)에 연결될 수 있다. 예를 들어, 제2 반도체 칩(150)은 제2 결합 패드(BP2), 제1 결합 패드(BP1), 제1 칩 패드(144A), TSV(145), 및 제2 칩 패드(144B)를 통해 제1 연결 구조체(130)에 연결될 수 있다. 또한, 일부 실시예에서, 제2 반도체 칩(150)은 제1 반도체 칩(140) 대신 연결 부재(CP)를 통해 제1 연결 구조체(130)에 연결될 수 있다. 예를 들어, 제2 반도체 칩(150)은 제4 결합 패드(BP4), 제3 결합 패드(BP3), 및 연결 부재(CP)를 통해 제1 연결 구조체(130)에 연결될 수 있다.
제1 몰딩 층(MD1)은 제1 연결 구조체(130)의 상면 상에 위치하며 제1 반도체 칩(140)을 둘러쌀 수 있다. 제1 몰딩 층(MD1)은 약 300℃ 이상의 온도에 견딜 수 있으며, 약 10ppm/℃ 이하의 열 팽창 계수를 가지고, 제1 결합 절연 층(BO1)과우수한 접착을 나타내는 재료를 포함할 수 있다. 제1 몰딩 층(MD1)은 예를 들어, 에폭시 수지, 실리콘(silicone) 수지, 또는 이들의 조합을 포함하는 유기 절연 재료를 포함할 수 있다. 제1 몰딩 층(MD1)은 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 일부 실시예에서, 제1 몰딩 층(MD1)의 측면은 제2 반도체 칩(150)의 측면과 공면(coplanar)일 수 있다. 두 면이 공면이라는 표현은 두 면이 동일한 평면 상에 놓일 수 있다는 것을 의미한다. 일부 실시예에서, 제1 몰딩 층(MD1)의 측면은 제1 연결 구조체(130)의 측면과 공면일 수 있다.
연결 부재(CP)는 제1 연결 구조체(130)와 제3 결합 패드(BP3) 사이에 연장될 수 있다. 연결 부재(CP)는 제2 반도체 칩(150)과 제1 연결 구조체(130) 사이의 전기적 경로를 제공할 수 있다. 연결 부재(CP)는 예를 들어 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 납(Pb), 주석(Sn), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다. 도 1에는 연결 부재(CP)가 기둥 형상으로 도시되었으나, 연결 부재(CP)는 범프 형상을 포함한 임의의 형상을 가질 수 있다.
제1 결합 패드(BP1)는 제1 반도체 칩(140)의 제1 칩 패드(144A) 상에 위치할 수 있다. 제3 결합 패드(BP3)는 연결 부재(CP) 상에 위치할 수 있다. 제1 결합 절연 층(BO1)은 제1 결합 패드(BP1) 및 제3 결합 패드(BP3)를 둘러쌀 수 있다. 제1 결합 절연 층(BO1)은 제1 몰딩 층(MD1) 및 제1 반도체 칩(140) 상에 위치할 수 있다. 제2 결합 패드(BP2) 및 제4 결합 패드(BP4)는 제2 반도체 칩(150)의 하면 상에 위치할 수 있다. 제2 결합 절연 층(BO2)은 제2 결합 패드(BP2) 및 제4 결합 패드(BP4)를 둘러쌀 수 있다. 제1 결합 패드(BP1)는 제2 결합 패드(BP2)과 바로 접촉할 수 있고, 제3 결합 패드(BP3)는 제4 결합 패드(BP4)에 바로 접촉할 수 있다. 일부 실시예에서, 제2 결합 절연 층(BO2)은 제1 결합 절연 층(BO1)과 바로 접촉할 수 있다.
본 개시에 따르면, 제1 반도체 칩(140)과 제2 반도체 칩(150) 사이의 범프 없이 제1 결합 패드(BP1)와 제2 결합 패드(BP2) 사이의 직접적인 접촉에 의해 제2 반도체 칩(150)이 제1 반도체 칩(140)에 바로 연결될 수 있다. 따라서, 범프를 둘러싸며 제1 반도체 칩(140)과 제2 반도체 칩(150) 사이에 위치하며 낮은 열전도도를 가지는 폴리머 층이 필요하지 않으므로 반도체 패키지(100)는 향상된 열 전도 특성을 가질 수 있다. 또한 비교적 크기가 큰 범프가 필요하지 않으므로 작은 크기 및 작은 피치를 가지는 결합 패드들(BP1 내지 BP4)이 사용될 수 있어 반도체 패키지(100)의 집적도 및 속도가 향상될 수 있다.
결합 패드들(BP1 내지 BP4)은 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다. 제1 결합 절연 층(BO1) 및 제2 결합 절연 층(BO2)은 무기 절연 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 도 2에 도시된 바와 같이, 제1 결합 패드(BP1)는 제1 반도체 칩(140)의 제1 칩 패드(144A)와 정렬될 수 있다. 또한, 제1 결합 패드(BP1)는 제2 결합 패드(BP2)와 정렬될 수 있다. 그러나, 일부 다른 실시예에서, 도 3a에 도시된 바와 같이, 제1 결합 패드(BP1)는 제1 반도체 칩(140)의 제1 칩 패드(144A)에 대하여 오정렬될 수 있다. 또한, 도 3b에 도시된 바와 같이, 제2 결합 패드(BP2)는 제1 결합 패드(BP1)에 대하여 오정렬될 수 있다. 제1 결합 패드(BP1)와 제2 결합 패드(BP2) 사이의 정렬 오차는 예를 들어 약 100nm 이내일 수 있다.
외부 연결 단자(110)는 단자 패드(120)의 하면 상에 위치할 수 있다. 외부 연결 단자(110)는 반도체 패키지(100)를 반도체 패키지(100) 외부에 연결하는데 사용될 수 있다. 일부 실시예에서, 외부 연결 단자(110)는 솔더 범프일 수 있다. 외부 연결 단자(110)는 예를 들어, 주석(Sn), 납(Pb), 구리(Cu), 은(Ag), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다.
단자 패드(120)는 제1 연결 구조체(130)의 하면 상에 위치하며 외부 연결 단자(110)와 접촉할 수 있다. 단자 패드(120)는 언더 범프 메탈(under bump metal, UBM)로도 불릴 수 있다. 단자 패드(120)는 금속 재료, 예를 들어 구리(Cu), 니켈(Ni), 은(Ag), 크롬(Cr), 티타늄(Ti), 팔라듐(Pd)을 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이다. 도 5는 도 4의 B 영역의 확대도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 4 및 도 5에 도시된 반도체 패키지(100A) 사이의 차이점이 설명된다.
도 4 및 도 5를 참조하면, 제1 결합 절연 층(BO1)은 제2 결합 절연 층(BO2)과 접촉하지 않을 수 있다. 즉, 제1 결합 절연 층(BO1)은 제2 결합 절연 층(BO2)으로부터 떨어질 수 있다. 예를 들어, 제1 결합 패드(BP1)는 제1 결합 절연 층(BO1)의 상면으로부터 위로 돌출되고, 제2 결합 패드(BP2)는 제2 결합 절연 층(BO2)의 하면으로부터 아래로 돌출될 수 있다. 따라서 제1 결합 패드(BP1)가 제2 결합 패드(BP2)와 접촉하더라도 제1 결합 절연 층(BO1)은 제2 결합 절연 층(BO2)으로부터 떨어질 수 있다. 일부 실시예에서, 제1 결합 절연 층(BO1)의 일부와 제2 결합 절연 층(BO2)의 일부는 서로 접촉하고, 제1 결합 절연 층(BO1)의 나머지 부분과 제2 결합 절연 층(BO2)의 나머지 부분은 서로 떨어질 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 6에 도시된 반도체 패키지(100B) 사이의 차이점이 설명된다.
도 6을 참조하면, 제1 반도체 칩(140)에서, 반도체 소자(142)는 기판(141)의 하면 상에 위치할 수 있다. 즉, 기판(141)의 활성면은 기판(141)의 하면일 수 있고, 기판(141)의 비활성면은 기판(141)의 상면일 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 7에 도시된 반도체 패키지(100C) 사이의 차이점이 설명된다.
도 7을 참조하면, 반도체 패키지(100C)는 도 1에 도시된 제1 연결 구조체(130) 대신 제1 연결 구조체(130C)를 포함할 수 있다. 제1 연결 구조체(130C)는 RDL first 구조일 수 있다. 즉, 제1 연결 구조체(130C)를 형성한 후 제1 반도체 칩(140)이 제1 연결 구조체(130C) 상에 배치될 수 있다. 제1 연결 구조체(130C)는 예를 들어 제1 몰딩 층(MD1)의 하면 상의 제1 절연 층(132OC), 제1 절연 층(132OC)과 제1 몰딩 층(MD1) 사이의 제1 전도성 패턴(132LC), 제1 절연 층(132OC)을 관통하며 제1 전도성 패턴(132LC)과 접촉하는 제1 전도성 비아(132VC), 제1 절연 층(132OC)의 하면 상의 제2 절연 층(131OC), 제2 절연 층(131OC)과 제1 절연 층(132OC) 사이에 위치하며 제1 전도성 비아(132VC)와 접촉하는 제2 전도성 패턴(131LC), 및 제2 절연 층(131OC)을 관통하며 제2 전도성 패턴(131LC)과 접촉하는 제2 전도성 비아(131VC)를 포함할 수 있다. 일부 실시예에서, 제1 전도성 패턴(132LC)과 제1 전도성 비아(132VC)는 일체로 형성될 수 있다. 일부 실시예에서, 제2 전도성 패턴(131LC)과 제2 전도성 비아(131VC)는 일체로 형성될 수 있다. 일부 실시예에서, 단자 패드(120)는 제2 전도성 비아(131VC)와 접촉할 수 있다. 연결 부재(CP)는 제1 전도성 패턴(132LC)과 접촉할 수 있고, 제1 반도체 칩(140)의 제2 칩 패드(144B)는 다른 제1 전도성 패턴(132LC)과 접촉할 수 있다. 도 7에는 제1 연결 구조체(130C)가 두 층의 전도성 패턴(132LC, 131LC) 및 두 절연 층(131OC, 132OC)을 포함하는 것으로 도시되었으나, 제1 연결 구조체(130C)는 더 많은 전도성 패턴 층들 및 절연 층들을 포함할 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다. 이하에서는 도 7에 도시된 반도체 패키지(100C)와 도 8에 도시된 반도체 패키지(100D) 사이의 차이점이 설명된다.
도 8을 참조하면, 반도체 패키지(100D)는 제2 연결 구조체(160)를 더 포함할 수 있다. 제2 연결 구조체(160)는 제1 몰딩 층(MD1)과 제1 결합 절연 층(BO1) 사이 및 제1 반도체 칩(140)과 제1 결합 절연 층(BO1) 사이에 위치할 수 있다. 제2 연결 구조체(160)는 제1 반도체 칩(140)을 제1 결합 패드(BP1)에 연결할 수 있다. 또한, 제2 연결 구조체(160)는 연결 부재(CP)를 제3 결합 패드(BP3)에 연결할 수 있다. 즉, 제2 반도체 칩(150)은 제2 연결 구조체(160)를 통해 제1 반도체 칩(140) 및 연결 부재(CP)에 연결될 수 있다. 제2 연결 구조체(160)는 재배선 구조체일 수 있다. 도 8에서 제2 연결 구조체(160)는 RDL last 구조(제1 반도체 칩(140)이 배치된 후에 제2 연결 구조체(160)가 제1 반도체 칩(140) 상에 형성됨)를 가지는 것으로 도시되었으나, 다른 실시예에서, 제2 연결 구조체(160)는 RDL first 구조(제2 연결 구조체(160)를 형성한 후에 제2 연결 구조체(160) 상에 제1 반도체 칩(140)을 배치함)를 가질 수 있다.
제2 연결 구조체(160)는 예를 들어, 제1 몰딩 층(MD1), 제1 반도체 칩(140), 및 연결 부재(CP) 상의 제1 절연 층(161O), 제1 절연 층(161O)을 관통하는 제1 전도성 비아(161V), 제1 절연 층(161O) 상에 위치하며 제1 전도성 비아(161V)와 접촉하는 제1 전도성 패턴(161L), 제1 절연 층(161O) 및 제1 전도성 패턴(161L) 상의 제2 절연 층(162O), 제2 절연 층(162O)을 관통하여 제1 전도성 패턴(161L)과 접촉하는 제2 전도성 비아(162V), 및 제2 절연 층(162O) 상에 위치하며 제2 전도성 비아(162V)와 접촉하는 제2 전도성 패턴(162L)을 포함할 수 있다. 도 8에는 제2 연결 구조체(160)가 두 층의 전도성 패턴(161L, 162L) 및 두 절연 층들(161O, 162O)을 포함하는 것으로 도시되었으나, 제2 연결 구조체(160)는 더 많은 전도성 패턴 층들 및 절연 층들을 포함할 수 있다. 일부 실시예에서, 제1 전도성 비아(161V)와 제1 전도성 패턴(161L)은 일체로 형성될 수 있다. 일부 실시예에서, 제2 전도성 비아(162V)와 제2 전도성 패턴(162L)은 일체로 형성될 수 있다. 일부 실시예에서, 제1 반도체 칩(140)의 제1 칩 패드(144A)는 제1 전도성 비아(161V)와 접촉할 수 있고, 연결 부재(CP)는 다른 제1 전도성 비아(161V)와 접촉할 수 있다. 일부 실시예에서, 제1 결합 패드(BP1)는 제2 전도성 패턴(162L)과 접촉할 수 있고, 제3 결합 패드(BP3)는 다른 제2 전도성 패턴(162L)과 접촉할 수 있다. 제1 전도성 비아(161V), 제1 전도성 패턴(161L), 제2 전도성 비아(162V), 및 제2 전도성 패턴(162L)은 전기적 경로를 형성할 수 있다.
제1 절연 층(1610) 및 제2 절연 층(162O)은 일부 실시예에서 절연 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 전도성 비아(161V), 제1 전도성 패턴(161L), 제2 전도성 비아(162V), 및 제2 전도성 패턴(162L)은 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 9에 도시된 반도체 패키지(100E) 사이의 차이점이 설명된다.
도 9를 참조하면, 반도체 패키지(100E)는 제2 반도체 칩(150)을 둘러싸는 제2 몰딩 층(MD2)을 더 포함할 수 있다. 제2 몰딩 층(MD2)은 제2 결합 절연 층(BO2) 상에 위치할 수 있다. 제2 몰딩 층(MD2)의 측면과 제1 몰딩 층(MD1)의 측면은 공면일 수 있다. 제2 몰딩 층(MD2)은 약 300℃ 이상의 온도에 견딜 수 있으며, 약 0 내지 약 10ppm/℃의 열 팽창 계수를 가지고, 제2 결합 절연 층(BO2)과 우수한 접착을 나타내는 재료를 포함할 수 있다. 제2 몰딩 층(MD2)은 예를 들어, 에폭시 수지, 실리콘 수지, 또는 이들의 조합을 포함할 수 있다. 제2 몰딩 층(MD2)은 예를 들어, 에폭시 몰드 컴파운드를 포함할 수 있다. 일부 실시예에서, 제2 몰딩 층(MD2)은 제1 몰딩 층(MD1)과 동일한 재료를 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 10에 도시된 반도체 패키지(100F) 사이의 차이점이 설명된다.
도 10을 참조하면, 반도체 패키지(100F)는 도 1에 도시된 제1 몰딩 층(MD1) 대신 제1 몰딩 층(MD1F)을 포함할 수 있다. 제1 몰딩 층(MD1F)은 제1 반도체 칩(140)이 아니라 제2 반도체 칩(150)을 둘러쌀 수 있다. 제2 결합 절연 층(BO2)은 제2 반도체 칩(150) 및 제1 몰딩 층(MD1F) 상에 위치할 수 있다. 일부 실시예에서, 제1 반도체 칩(140)의 측면과 제1 몰딩 층(MD1F)의 측면은 공면일 수 있다. 일부 실시예에서, 제1 반도체 칩(140)의 측면과 제1 연결 구조체(130)의 측면은 공면일 수 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지(100G)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 11에 도시된 반도체 패키지(100G) 사이의 차이점이 설명된다.
도 11을 참조하면, 반도체 패키지(100G)는 제1 연결 구조체(130)와 제1 결합 절연 층(BO1) 사이의 제3 반도체 칩(170)을 더 포함할 수 있다. 제3 반도체 칩(170)은 제1 몰딩 층(MD1)에 의해 둘러싸일 수 있다. 제3 반도체 칩(170)은 제1 반도체 칩(140) 옆에 배치될 수 있다. 제3 반도체 칩(170)은 기판(171), 기판(171) 상의 반도체 소자(172), 기판(171)의 상면 상의 제1 칩 패드(174A), 기판(171)의 하면 상의 제2 칩 패드(174B), 기판(171)을 관통하여 제1 칩 패드(174A)와 제2 칩 패드(174B) 사이에 연장되는 TSV(175), 기판(171)의 상면 상에 위치하며 제1 칩 패드(174A)를 둘러싸는 제1 칩 절연 층(173A), 및 기판(171)의 하면 상에 위치하며 제2 칩 패드(174B)를 둘러싸는 제2 칩 절연 층(173B)을 포함할 수 있다.
제3 반도체 칩(170)의 기판(171), 반도체 소자(172), 제1 칩 패드(174A), 제2 칩 패드(174B), TSV(175), 제1 칩 절연 층(173A), 및 제2 칩 절연 층(173B)에 대한 설명은 도 1을 참조하여 설명한 제1 반도체 칩(140)의 기판(141), 반도체 소자(142), 제1 칩 패드(144A), 제2 칩 패드(144B), TSV(145), 제1 칩 절연 층(143A), 및 제2 칩 절연 층(143B)에 대한 설명과 동일하므로 생략된다.
반도체 패키지(100G)는 또한 제5 결합 패드(BP5) 및 제6 결합 패드(BP6)를 더 포함할 수 있다. 제5 결합 패드(BP5)는 제3 반도체 칩(170)의 제1 칩 패드(174A) 상에 위치하며 제1 결합 절연 층(BO1)에 의해 둘러싸일 수 있다. 제6 결합 패드(BP6)는 제2 반도체 칩(150)의 하면 상에 위치하며 제2 결합 절연 층(BO2)에 의해 둘러싸일 수 있다. 제6 결합 패드(BP6)는 제5 결합 패드(BP5)와 바로 접촉할 수 있다. 제5 결합 패드(BP5) 및 제6 결합 패드(BP6)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지(100H)를 나타낸 단면도이다. 이하에서는 도 12에 도시된 반도체 패키지(100H)와 도 11에 도시된 반도체 패키지(100G) 사이의 차이점이 설명된다.
도 12를 참조하면, 반도체 패키지(100H)는 도 11에 도시된 제3 반도체 칩(170) 대신 제3 반도체 칩(170H)을 포함할 수 있다. 제3 반도체 칩(170H)은 도 11에 도시된 TSV(1751), 제1 칩 패드(174A), 제2 칩 패드(174B), 제1 칩 절연 층(173A), 및 제2 칩 절연 층(173B)을 포함하지 않을 수 있다. 제3 반도체 칩(170H)은 제1 연결 구조체(130)에 바로 연결되지 않을 수 있다. 예를 들어, 제3 반도체 칩(170H)은 제1 연결 구조체(130)에 연결되지 않거나 제2 반도체 칩(150)을 통해 제1 연결 구조체(130)에 연결될 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지(100I)를 나타낸 단면도이다. 이하에서는 도 10에 도시된 반도체 패키지(100F)와 도 13에 도시된 반도체 패키지(100I) 사이의 차이점이 설명된다.
도 13을 참조하면, 반도체 패키지(100I)는 제2 결합 절연 층(BO2) 상의 제3 반도체 칩(170I)을 더 포함할 수 있다. 제3 반도체 칩(170I)은 제1 몰딩 층(MD1F)에 의해 둘러싸일 수 있다. 제3 반도체 칩(170I)은 제2 반도체 칩(150) 옆에 배치될 수 있다. 제3 반도체 칩(170I)은 기판(171) 및 기판(171)의 하면 상의 반도체 소자(172)를 포함할 수 있다.
반도체 패키지(100I)는 또한 제5 결합 패드(BP5) 및 제6 결합 패드(BP6)를 더 포함할 수 있다. 제5 결합 패드(BP5)는 제1 반도체 칩(140)의 제1 칩 패드(144A) 상에 위치하며 제1 결합 절연 층(BO1)에 의해 둘러싸일 수 있다. 제6 결합 패드(BP6)는 제3 반도체 칩(170)의 하면 상에 위치하며 제2 결합 절연 층(BO2)에 의해 둘러싸일 수 있다. 제6 결합 패드(BP6)는 제5 결합 패드(BP5)와 바로 접촉할 수 있다. 제5 결합 패드(BP5) 및 제6 결합 패드(BP6)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지(100J)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지(100)와 도 14에 도시된 반도체 패키지(100J) 사이의 차이점이 설명된다.
도 14를 참조하면, 반도체 패키지(100J)는 제1 반도체 칩(140)을 포함하는 반도체 칩 스택(140S)을 포함할 수 있다. 반도체 칩 스택(140S)은 제1 연결 구조체(130) 상에 수직 방향으로 적층된 복수의 반도체 칩(140 및 140-1 내지 140-3)을 포함할 수 있다. 즉, 반도체 패키지(100J)는 제1 반도체 칩(140)과 제1 연결 구조체(130) 사이에 적층된 추가 반도체 칩들(140-1 내지 140-3)을 더 포함할 수 있다. 도 14에는 반도체 칩 스택(140S)이 4개의 반도체 칩(140 및 140-1 내지 140-3)을 포함하는 것으로 도시되었으나, 반도체 칩 스택(140S)은 4보다 많거나 작은 수의 반도체 칩을 포함할 수 있다. 각각의 추가 반도체 칩(140-1 내지 140-3)은 기판(141), 기판(141) 상의 반도체 소자(142), 기판(141)의 상면 상의 제1 칩 패드(144A), 기판(141)의 하면 상의 제2 칩 패드(144B), 기판(141)을 관통하며 제1 칩 패드(144A)와 제2 칩 패드(144B) 사이에 연장되는 TSV(145), 기판(141)의 상면 상에 위치하며 제1 칩 패드(144A)를 둘러싸는 제1 칩 절연 층(143A), 및 기판(141)의 하면 상에 위치하며 제2 칩 패드(144B)를 둘러싸는 제2 칩 절연 층(143B)을 포함할 수 있다.
반도체 칩 스택(140S)은 반도체 칩 스택(140S) 내의 인접한 두 반도체 칩(예를 들어, 140 및 140-1)을 서로 연결하며 그들 사이에 위치하는 칩간 연결 부재(146)를 더 포함할 수 있다. 즉, 인접한 두 반도체 칩(예를 들어, 140 및 140-1) 중 아래의 반도체 칩(예를 들어, 140-1)의 제1 칩 패드(144A)와 인접한 두 반도체 칩(예를 들어, 140 및 140-1) 중 위의 반도체 칩(예를 들어, 140-1)의 제2 칩 패드(144B)는 칩간 연결 부재(146)를 통해 연결될 수 있다. 칩간 연결 부재(146)는 주석(Sn), 납(Pb), 구리(Cu), 은(Ag), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다. 반도체 칩 스택(140S)은 반도체 칩 스택(140S)의 반도체 칩(140 및 140-1 내지 140-3) 사이에 위치하며 칩간 연결 부재(146)를 둘러싸는 칩 접착 층(147)을 더 포함할 수 있다. 칩 접착 층(147)은 예를 들어 에폭시 수지, 우레탄 수지, 아크릴 수지, 또는 이들의 조합을 포함할 수 있다. 반도체 칩 스택(140S)은 제1 몰딩 층(MD1)에 의해 둘러싸일 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지(100K)를 나타낸 단면도이다. 이하에서는 도 14에 도시된 반도체 패키지(100J)와 도 15에 도시된 반도체 패키지(100K) 사이의 차이점이 설명된다.
도 15를 참조하면, 반도체 칩 스택(140S) 내의 인접한 두 반도체 칩(예를 들어, 140 및 140-1)은 도 14에 도시된 칩간 연결 부재(146) 대신 그들 사이의 칩간 결합 패드들(BP1-1 및 BP2-1)에 의해 서로 연결될 수 있다. 추가 반도체 칩들(140-1 내지 140-3)은 추가 몰딩 층들(MD1-1 내지 MD1-3)에 의해 각각 둘러싸일 수 있다. 제1 추가 결합 패드(BP1-1 내지 BP1-3)는 각각의 반도체 칩(예를 들어 140-1 내지 140-3)의 제1 칩 패드(144A) 상에 각각 위치할 수 있다. 제1 추가 결합 절연 층(BO1-1 내지 BO1-3)은 각각의 반도체 칩(예를 들어 140-1 내지 140-3) 및 각각의 반도체 칩(예를 들어 140-1 내지 140-3)을 둘러싸는 제1 몰딩 층들(MD1-1 내지 MD1-3) 상에 각각 위치할 수 있으며 제1 추가 결합 패드(BP1-1 내지 BP1-3)를 각각 둘러쌀 수 있다. 제2 추가 결합 패드(BP2-1 내지 BP2-3)는 각각의 반도체 칩(예를 들어 140, 140-1, 140-2)의 제2 칩 패드(144B) 상에 각각 위치할 수 있다. 제2 추가 결합 절연 층(BO2-1 내지 BO2-3)은 각각의 반도체 칩(예를 들어 140, 140-1, 140-2) 및 각각의 반도체 칩(예를 들어 140, 140-1, 140-2)을 둘러싸는 제1 몰딩 층(MD1, MD-1, MD-2) 상에 각각 위치할 수 있으며 제2 추가 결합 패드(BP2-1 내지 BP2-3)를 각각 둘러쌀 수 있다. 제1 추가 결합 패드(BP1-1 내지 BP1-3)와 제2 추가 결합 패드(BP2-1 내지 BP2-3)는 각각 바로 접촉할 수 있다.
인접한 두 연결 부재(예를 들어, CP 및 CP-1)는 그들 사이의 추가 결합 패드들(BP3-1 및 BP4-1)에 의해 서로 연결될 수 있다. 제3 추가 결합 패드(BP3-1 내지 BP3-3)는 연결 부재(예를 들어, CP-1 내지 CP-3)의 상면 상에 각각 위치할 수 있다. 제1 추가 결합 절연 층(BO1-1 내지 BO1-3)은 제3 추가 결합 패드(BP3-1 내지 BP3-3)를 각각 둘러쌀 수 있다. 제4 추가 결합 패드(BP4-1 내지 BP4-3)는 연결 부재(CP, CP-1, CP-2)의 하면 상에 각각 위치할 수 있다. 제2 추가 결합 절연 층(BO2-1 내지 BO2-3)은 제4 추가 결합 패드(BP4-1 내지 BP4-3)를 둘러쌀 수 있다. 제3 추가 결합 패드(BP3-1 내지 BP3-3)와 제4 추가 결합 패드(BP4-1 내지 BP4-3)는 서로 바로 접촉할 수 있다.
제1 추가 결합 패드(BP1-1 내지 BP1-3), 제2 추가 결합 패드(BP2-1 내지 BP2-3), 제3 추가 결합 패드(BP3-1 내지 BP3-3), 및 제4 추가 결합 패드(BP4-1 내지 BP4-4)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다. 제1 추가 결합 절연 층(BO1-1 내지 BO1-3) 및 제2 추가 결합 절연 층(BO2-1 내지 BO2-3)은 무기 절연 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 이들의 조합을 포함할 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지(200)를 나타낸 단면도이다.
도 16을 참조하면, 반도체 패키지(200)는 패키지 기판(220), 패키지 기판(220) 상의 인터포저(240), 인터포저(240) 상의 제1 결합 패드(BPa), 인터포저(240) 상의 제2 결합 패드(BPb), 인터포저(240) 상에 위치하며 제1 결합 패드(BPa) 및 제2 결합 패드(BPb)를 둘러싸는 제1 결합 절연 층(BOa), 제1 결합 패드(BPa)와 바로 접촉하는 제3 결합 패드(BPc), 제2 결합 패드(BPb)와 바로 접촉하는 제4 결합 패드(BPd), 제3 결합 패드(BPc) 및 제4 결합 패드(BPd)를 둘러싸는 제2 결합 절연 층(BOb), 제2 결합 절연 층(BOb) 및 제3 결합 패드(BPc) 상의 제1 반도체 칩(250), 제2 결합 절연 층(BOb) 및 제4 결합 패드(BPd) 상의 제2 반도체 칩(260), 및 제2 결합 절연 층(BOb) 상에 위치하며 제1 반도체 칩(250) 및 제2 반도체 칩(260)을 둘러싸는 제1 몰딩 층(MDa)을 포함할 수 있다. 일부 실시예에서, 반도체 패키지(200)는 패키지 기판(220)의 하면 상의 외부 연결 단자(210)를 더 포함할 수 있다. 일부 실시예에서, 반도체 패키지(200)는 인터포저(240)와 패키지 기판(220) 사이의 내부 연결 부재(230)를 더 포함할 수 있다. 일부 실시예에서, 반도체 패키지(200)는 패키지 기판(220) 상에 위치하며 인터포저(240) 및 제1 몰딩 층(MDa)을 둘러싸는 제2 몰딩 층(MDb)을 더 포함할 수 있다.
패키지 기판(220)은 예를 들어 인쇄 회로 기판일 수 있다. 패키지 기판(220)은 예를 들어 바디(221), 바디(221)의 하면 상의 하부 전도성 패턴(222), 바디(221)의 상면 상의 상부 전도성 패턴(223), 및 바디(221)를 관통하여 하부 전도성 패턴(222)과 상부 전도성 패턴(223) 사이를 연결하는 관통 비아(224)를 포함할 수 있다. 바디(221)는 페놀 수지, 에폭시 수지, 폴리이미드 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 바디(221)는 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 또는 액정 고분자(Liquid crystal polymer)를 포함할 수 있다. 하부 전도성 패턴(222), 상부 전도성 패턴(223), 및 관통 비아(224)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다.
외부 연결 단자(210)는 패키지 기판(220)의 하부 전도성 패턴(222) 상에 위치할 수 있다. 외부 연결 단자(210)는 예를 들어, 주석(Sn), 납(Pb), 구리(Cu), 은(Ag), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다.
인터포저(240)는 제1 반도체 칩(250) 및 제2 반도체 칩(260)을 패키지 기판(220)에 연결할 수 있다. 인터포저(240)는 예를 들어, 기판(242), 기판(242)을 관통하는 관통 비아(243), 기판(242)의 하면 상에 위치하며 관통 비아(243)에 연결되는 하부 패드(241), 및 기판(242)의 상면 상에 위치하며 관통 비아(243)에 연결되는 재배선 구조체(244)를 포함할 수 있다. 일부 실시예에서, 재배선 구조체(244)는 기판(242)의 하면 상에 위치하거나 기판(242)의 상면 및 하면 둘 모두 상에 위치할 수 있다. 기판(242)은 반도체 재료, 세라믹 재료, 또는 유기 재료를 포함할 수 있다. 하부 패드(241) 및 관통 비아(243)는 전도성 재료, 예를 들어, 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 금속 재료를 포함할 수 있다. 재배선 구조체(244)에 대한 상세한 설명은 도 1에 도시된 제1 연결 구조체(130)에 대한 상세한 설명과 동일하므로 생략된다. 일부 실시예에서, 인터포저(240)의 측면은 제1 몰딩 층(MD1)의 측면과 공면일 수 있다.
내부 연결 부재(230)는 인터포저(240)를 패키지 기판(220)에 연결할 수 있다. 내부 연결 부재(230)는 인터포저(240)의 하부 패드(241)와 패키지 기판(220)의 상부 전도성 패턴(223) 사이에 위치할 수 있다. 내부 연결 부재(230)는 예를 들어, 주석(Sn), 납(Pb), 구리(Cu), 은(Ag), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다.
제1 반도체 칩(250)은 기판(251) 및 기판(251)의 하면 상의 반도체 소자(252)를 포함할 수 있다. 제2 반도체 칩(260) 또한 기판(261) 및 기판(261)의 하면 상의 반도체 소자(262)를 포함할 수 있다. 제1 반도체 칩(250) 및 제2 반도체 칩(260)의 기판(251, 261)에 대한 설명은 도 1에 도시된 제1 반도체 칩(140) 및 제2 반도체 칩(150)의 기판(141, 151)에 대한 설명과 동일하므로 생략된다. 제1 반도체 칩(250) 및 제2 반도체 칩(260)의 반도체 소자(252, 262)에 대한 설명은 도 1에 도시된 제1 반도체 칩(140) 및 제2 반도체 칩(150)의 반도체 소자(142, 152)에 대한 설명과 동일하므로 생략된다.
본 개시에 따르면, 제1 반도체 칩(250)과 인터포저(240) 사이 및 제2 반도체 칩(260)과 인터포저(240) 사이의 범프 없이 제1 결합 패드(Pa)와 제3 결합 패드(Pc) 사이 및 제2 결합 패드(Pb)와 제4 결합 패드(Pd) 사이의 직접적인 접촉에 의해 제1 반도체 칩(250) 및 제2 반도체 칩(260)이 인터포저(240)에 바로 연결될 수 있다. 따라서, 범프를 둘러싸며 제1 반도체 칩(250)과 인터포저(240) 사이 및 제2 반도체 칩(260)과 인터포저(240) 사이에 위치하며 낮은 열전도도를 가지는 폴리머 층이 필요하지 않으므로 반도체 패키지(200)는 향상된 열 전도 특성을 가질 수 있다. 또한 비교적 크기가 큰 범프가 필요하지 않으므로 작은 크기 및 작은 피치를 가지는 결합 패드들(BPa 내지 BPd)이 사용될 수 있어 반도체 패키지(200)의 집적도 및 속도가 향상될 수 있다.
도 17a 내지 도 17h는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다. 도 17f는 도 17e의 C 영역의 확대도이다.
도 17a를 참조하면, 캐리어(CR) 상에 복수의 제1 반도체 칩(140)이 배치될 수 있다. 또한, 일부 실시예에서, 캐리어(CR) 상에 복수의 연결 부재(CP)가 더 배치될 수 있다.
도 17b를 참조하면, 캐리어(CR) 상에 복수의 제1 반도체 칩(140) 및 복수의 연결 부재(CP)를 둘러싸는 제1 몰딩 층(MD1)이 형성될 수 있다. 예를 들어, 캐리어(CR), 복수의 제1 반도체 칩(140) 및 복수의 연결 부재(CP) 상에 제1 몰딩 층(MD1)이 형성될 수 있다. 다음으로, 복수의 제1 반도체 칩(140)의 상면 및 복수의 연결 부재(CP)의 상면이 노출되도록 제1 몰딩 층(MD1)이 평탄화될 수 있다. 일부 실시예에서, 복수의 제1 반도체 칩(140)을 둘러싸는 제1 몰딩 층(MD1)이 캐리어(CR) 상에 형성된 후 제1 몰딩 층(MD1)을 관통하는 복수의 연결 부재(CP)가 캐리어(CR) 상에 배치될 수 있다.
도 17c를 참조하면, 복수의 제1 반도체 칩(140) 상에 복수의 제1 결합 패드(BP1)가 형성될 수 있다. 또한, 복수의 연결 부재(CP) 상에 복수의 제3 결합 패드(BP3)가 형성될 수 있다. 복수의 제1 반도체 칩(140) 및 제1 몰딩 층(MD1) 상에 복수의 제1 결합 패드(BP1)를 둘러싸는 제1 결합 절연 층(BO1)이 형성될 수 있다. 제1 결합 패드(BP1) 및 제3 결합 패드(BP3)는 예를 들어 스퍼터링 및/또는 전기 도금에 의해 형성될 수 있다. 제1 결합 절연 층(BO1)은 예를 들어 화학 기상 퇴적(chemical vapor deposition, CVD)에 의해 형성될 수 있다. 제1 몰딩 층(MD1)의 재료는 제1 결합 절연 층(BO1)의 형성 단계 동안 예를 들어 약 300℃ 이상의 온도에 견딜 수 있고, 약 10ppm/℃ 이하의 열 팽창 계수를 가지고, 제1 결합 절연 층(BO1)과 우수한 접착을 나타내는 재료로 선택될 수 있다. 위와 같은 단계들에 의해 복수의 제1 반도체 칩(140), 복수의 연결 부재(CP), 복수의 제1 반도체 칩(140) 및 복수의 연결 부재(CP)를 둘러싸는 제1 몰딩 층(DM1), 복수의 제1 반도체 칩(140) 상의 복수의 제1 결합 패드(BP1), 복수의 연결 부재(CP) 상의 복수의 제3 결합 패드(BP3), 및 복수의 제1 반도체 칩(140) 및 제1 몰딩 층(MD1) 상의 제1 결합 절연 층(BO1)을 포함하는 제1 웨이퍼 구조체(WS1)가 형성될 수 있다.
도 17d를 참조하면, 복수의 제2 반도체 칩(150), 복수의 제2 반도체 칩(150) 상의 복수의 제2 결합 패드(BP2), 복수의 제2 반도체 칩(150) 상의 복수의 제4 결합 패드(BP4), 및 복수의 제2 반도체 칩(150) 상에 위치하며 복수의 제2 결합 패드(BP2) 및 복수의 제4 결합 패드(BP4)를 둘러싸는 제2 결합 절연 층(BO2)을 포함하는 제2 웨이퍼 구조체(WS2)가 형성될 수 있다. 구체적으로,웨이퍼(W) 상에 복수의 반도체 소자(152)를 형성함으로써 복수의 제2 반도체 칩(150)이 형성될 수 있다. 복수의 제2 반도체 칩(150)은 하나의 웨이퍼(W)를 공유할 수 있다. 즉, 각각의 제2 반도체 칩(150)의 기판(151)은 동일한 웨이퍼(W)의 일부일 수 있다. 복수의 제2 반도체 칩(150) 상에 복수의 제2 결합 패드(BP2) 및 복수의 제4 결합 패드(BP4)가 형성될 수 있다. 복수의 제2 결합 패드(BP2) 및 복수의 제4 결합 패드(BP4)는 예를 들어 스퍼터링 및/또는 전기 도금에 의해 형성될 수 있다. 복수의 제2 반도체 칩(150) 상에 복수의 제2 결합 패드(BP2) 및 복수의 제4 결합 패드(BP4)를 둘러싸는 제2 결합 절연 층(BO2)이 형성될 수 있다. 제2 결합 절연 층(BO2)은 예를 들어 CVD에 의해 형성될 수 있다.
도 17e 및 도 17f를 참조하면, 제1 웨이퍼 구조체(WS1)가 제2 웨이퍼 구조체(WS2)에 결합될 수 있다. 일부 실시예에서, 제1 결합 절연 층(BO1)이 제2 결합 절연 층(BO2)에 먼저 결합될 수 있다. 예를 들어, 상온(약 25℃)에서 비교적 낮은 압력(약 1kN 이하)을 인가함으로써 제1 결합 절연 층(BO1)이 제2 결합 절연 층(BO2)에 결합될 수 있다. 일부 실시예에서, 제1 결합 절연 층(BO1)이 제2 결합 절연 층(BO2)에 결합되었을 때, 제1 결합 패드(BP1) 및 제3 결합 패드(BP3)는 제1 결합 절연 층(BO1)의 하면으로부터 위로 함몰될 수 있다. 제2 결합 패드(BP2) 및 제4 결합 패드(BP4)는 제2 결합 절연 층(BO2)의 상면으로부터 아래로 함몰될 수 있다. 따라서 제1 결합 패드(BP1)는 제2 결합 패드(BP2)에 결합되지 않고 제3 결합 패드(BP3)는 제4 결합 패드(BP4)에 결합되지 않은 상태일 수 있다. 다음으로, 예를 들어 약 300℃까지 온도를 상승시킴으로써 제1 결합 패드(BP1)가 제2 결합 패드(BP2)에 결합되고 제3 결합 패드(BP3)가 제4 결합 패드(BP4)에 결합될 수 있다. 즉, 제1 결합 절연 층(BO1)을 제2 결합 절연 층(BO2)에 결합시키는 단계는 제1 온도에서 수행되고, 복수의 제1 결합 패드(BP1) 및 복수의 제3 결합 패드(BP3)를 복수의 제2 결합 패드(BP2) 및 복수의 제4 결합 패드(BP4)에 각각 결합시키는 단계는 제2 온도에서 수행되고, 제2 온도(예를 들어 약 300℃)는 제1 온도(예를 들어 약 25℃)보다 높을 수 있다.
다른 실시예에서, 도 5에 도시된 바와 같이 제1 결합 패드(BP1)는 제1 결합 절연 층(BO1)의 상면으로부터 위로 돌출되고, 제2 결합 패드(BP2)는 제2 결합 절연 층(BO2)의 하면으로부터 아래로 돌출될 수 있다. 따라서 제1 결합 패드(BP1)가 제2 결합 패드(BP2)와 접촉하더라도 제1 결합 절연 층(BO1)은 제2 결합 절연 층(BO2)으로부터 떨어질 수 있다. 따라서 제1 결합 패드(BP1)가 제2 결합 패드(BP2)에 결합되나 제1 결합 절연 층(BO1)은 제2 결합 절연 층(BO2)에 결합되지 않을 수 있다.
제1 웨이퍼 구조체(WS1)를 제2 웨이퍼 구조체(WS2)에 결합시킬 때 제1 웨이퍼 구조체(WS1)와 제2 웨이퍼 구조체(WS2) 사이의 오정렬이 발생할 수 있다. 제1 웨이퍼 구조체(WS1)와 제2 웨이퍼 구조체(WS2) 사이의 오정렬은 약 100nm 이하일 수 있다. 제1 웨이퍼 구조체(WS1)와 제2 웨이퍼 구조체(WS2) 사이의 오정렬은 도 3b에 도시된 바와 같이 제1 결합 패드(BP1)와 제2 결합 패드(BP2) 사이의 오정렬을 야기할 수 있다.
도 17e 및 도 17g를 참조하면, 캐리어(CR)가 제1 웨이퍼 구조체(WS1)로부터 분리될 수 있다. 다음으로, 제1 연결 구조체(130)가 제1 웨이퍼 구조체(WS1) 상에 형성될 수 있다. 또한, 웨이퍼(W)의 두께가 감소되도록 웨이퍼(W)의 하부가 제거, 예를 들어 그라인딩될 수 있다.
도 17h를 참조하면, 제1 연결 구조체(130) 상에 복수의 단자 패드(120)가 형성될 수 있다. 다음으로, 복수의 외부 연결 단자(110)가 복수의 단자 패드(120) 상에 각각 형성될 수 있다. 외부 연결 단자(110)는 예를 들어 솔더 볼을 리플로우 시킴으로써 형성될 수 있다. 제1 연결 구조체(130), 제1 웨이퍼 구조체(WS1), 및 제2 웨이퍼 구조체(WS2)를 함께 절단 선(CL)을 따라 절단함으로써 복수의 제1 반도체 칩(140) 및 복수의 제2 반도체 칩(150)을 복수의 반도체 패키지(100, 도 1 참조)로 분리할 수 있다. 도 17a 내지 도 17h를 참조하여 설명된 방법에 따라 도 1에 도시된 반도체 패키지(100)가 형성될 수 있다. 또한, 제1 반도체 칩(140)을 도 14에 도시된 반도체 칩 스택(140S)으로 대체하면 도 14에 도시된 반도체 패키지(100J)가 형성될 수 있다.
도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법에 따르면, 복수의 제1 반도체 칩(140)이 하나의 제1 웨이퍼 구조체(WS1)로서 핸들링되고, 복수의 제2 반도체 칩(150)이 하나의 제2 웨이퍼 구조체(WS2)로서 핸들링 될 수 있으며, 제1 웨이퍼 구조체(WS1)가 제2 웨이퍼 구조체(WS2)에 바로 결합될 수 있다. 복수의 반도체 칩들(140 및 150)을 웨이퍼 구조체들(WS1 및 WS2)로 핸들링 함으로써, 반도체 칩들(140, 150)을 분리하기 위해 웨이퍼(W)를 절단하는 단계 및 반도체 칩들(140, 150)을 개별적으로 핸들링하는 단계 동안 발생하는 파티클에 의한 문제를 방지 또는 감소시킬 수 있다. 또한, 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 결합 공정의 횟수를 현저히 감소시키고 결합 공정의 쓰루풋을 향상시킬 수 있는 점에서 유리할 수 있다. 또한 웨이퍼-웨이퍼 정렬이 칩-웨이퍼 정렬보다 용이하고 정확할 수 있다는 점에서 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 유리할 수 있다.
도 18a 내지 도 18d는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다. 이하에서는 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 18a 내지 도 18d을 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 18a를 참조하면, 캐리어(CR) 상에 제1 연결 구조체(130C)가 형성될 수 있다.
도 18b를 참조하면, 제1 연결 구조체(130C) 상에 제1 웨이퍼 구조체(WS1)가 형성될 수 있다.
도 18c를 참조하면, 제1 웨이퍼 구조체(WS1)가 제2 웨이퍼 구조체(WS2)에 결합될 수 있다.
도 18c 및 도 18d를 참조하면, 캐리어(CR)가 제1 연결 구조체(130C)로부터 분리될 수 있다. 웨이퍼(W)의 두께가 감소되도록 제2 웨이퍼 구조체(WS2)의 하부가 제거될 수 있다. 제1 연결 구조체(130C) 상에 복수의 단자 패드(120)가 형성될 수 있다. 다음으로, 복수의 단자 패드(120) 상에 복수의 외부 연결 단자(110)가 형성될 수 있다. 다음으로, 제1 연결 구조체(130C), 제1 웨이퍼 구조체(WS1) 및 제2 웨이퍼 구조체(WS2)를 절단 선(CL)을 따라 절단함으로써 복수의 반도체 패키지(100C)가 분리될 수 있다. 도 18a 내지 도 18d를 참조하여 설명된 제조 방법에 따르면, 제1 연결 구조체(130C)가 먼저 형성된 후 제1 웨이퍼 구조체(WS1)가 제1 연결 구조체(130C) 상에 형성될 수 있다. 따라서, 제1 연결 구조체(130C)는 RDL first 구조를 가질 수 있으며, 도 7에 도시된 반도체 패키지(100C)가 형성될 수 있다.
도 19는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다. 이하에서는 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 19를 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 19를 참조하면, 도 17a 내지 도 17h에 도시된 제1 웨이퍼 구조체(WS1) 대신 제1 웨이퍼 구조체(WS1a)를 사용함으로써 도 8에 도시된 반도체 패키지(100D)가 형성될 수 있다. 제1 웨이퍼 구조체(WS1a)는 제1 몰딩 층(MD1)과 제1 결합 절연 층(BO1) 사이의 제2 연결 구조체(160)를 더 포함할 수 있다. 구체적으로, 캐리어(CR) 상에 제1 연결 구조체(130C)가 형성되고, 제1 연결 구조체(130C) 상에 복수의 제1 반도체 칩(140) 및 복수의 연결 부재(CP)가 배치되고, 제1 연결 구조체(130C) 상에 복수의 제1 반도체 칩(140) 및 복수의 연결 부재(CP)를 둘러싸는 제1 몰딩 층(MD1)이 형성될 수 있다. 다음으로, 제2 연결 구조체(160)가 복수의 제1 반도체 칩(140), 복수의 연결 부재(CP), 및 제1 몰딩 층(MD1) 상에 형성될 수 있다. 다음으로, 제2 연결 구조체(160) 상에 복수의 제1 결합 패드(BP1), 복수의 제3 결합 패드(BP3) 및 제1 결합 절연 층(BO1)이 형성될 수 있다.
도 20a 및 도 20b는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다. 이하에서는 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 20a 및 도 20b를 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 20a를 참조하면, 제1 웨이퍼 구조체(WS1b)는 복수의 제1 반도체 칩(140), 복수의 제1 반도체 칩(140) 상의 복수의 제1 결합 패드(BP1), 및 복수의 제1 반도체 칩(140) 상에 위치하며 복수의 제1 결합 패드(BP1)를 둘러싸는 제1 결합 절연 층(BO1)을 포함할 수 있다. 구체적으로, 웨이퍼(W) 상에 복수의 반도체 소자(142)를 형성하고, 웨이퍼(W)를 관통하는 TSV(145)를 형성하고, 웨이퍼(W)의 양면에 칩 패드(144A, 144B)를 형성하고, 웨이퍼(W)의 양면에 칩 절연 층(143A, 143B)을 형성함으로써 복수의 제1 반도체 칩(140)이 형성될 수 있다. 복수의 반도체 소자(142)는 웨이퍼(W)를 공유할 수 있다. 즉, 각각의 제1 반도체 칩(140)의 기판(141)은 웨이퍼(W)의 일부일 수 있다. 또한, 복수의 제1 결합 패드(BP1)가 복수의 제1 칩 패드(144A) 상에 형성될 수 있다. 또한, 복수의 제1 결합 패드(BP1)를 둘러싸는 제1 결합 절연 층(BO1)이 복수의 제1 반도체 칩(140) 상에 형성될 수 있다.
제2 웨이퍼 구조체(WS2b)는 복수의 제2 반도체 칩(150) 및 복수의 제2 반도체 칩(150)을 둘러싸는 제1 몰딩 층(MD1F), 복수의 제2 반도체 칩(150) 상의 복수의 제2 결합 패드(BP2), 및 복수의 제2 반도체 칩(150) 및 제1 몰딩 층(MD1F) 상에 위치하며 복수의 제2 결합 패드(BP2)를 둘러싸는 제2 결합 절연 층(BO2)을 포함할 수 있다. 구체적으로, 캐리어(CR) 상에 복수의 제2 반도체 칩(150)이 배치될 수 있다. 다음으로, 캐리어(CR) 상에 복수의 제2 반도체 칩(150)을 둘러싸는 제1 몰딩 층(MD1F)이 형성될 수 있다. 다음으로, 복수의 제2 반도체 칩(150) 상에 복수의 제2 결합 패드(BP2)가 형성될 수 있다. 또한, 복수의 제2 반도체 칩(150) 및 제1 몰딩 층(MD1F) 상에 복수의 제2 결합 패드(BP2)를 둘러싸는 제2 결합 절연 층(BO2)이 형성될 수 있다.
도 20b를 참조하면, 복수의 제1 결합 패드(BP1)가 복수의 제2 결합 패드(BP2)와 각각 바로 접촉하도록 제1 웨이퍼 구조체(WS1b)가 제2 웨이퍼 구조체(WS2b)와 결합될 수 있다. 제1 연결 구조체(130)가 제1 웨이퍼 구조체(WS1b) 상에 형성될 수 있다. 다음으로, 복수의 단자 패드(120)가 제1 연결 구조체(130) 상에 형성될 수 있다. 복수의 외부 연결 단자(110)가 복수의 단자 패드(120) 상에 각각 형성될 수 있다. 캐리어(CR)는 제2 웨이퍼 구조체(WS2b)로부터 분리될 수 있다. 제1 연결 구조체(130), 제1 웨이퍼 구조체(WS1b), 및 제2 웨이퍼 구조체(WS2b)를 절단 선(CL)을 따라 절단함으로써 복수의 반도체 패키지(100F)가 분리될 수 있다. 도 20a 및 도 20b를 참조하여 설명된 제조 방법에 따라 도 10에 도시된 반도체 패키지(100F)가 형성될 수 있다.
도 21은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다. 이하에서는 도 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 21을 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 21을 참조하면, 도 17d에 도시된 제2 웨이퍼 구조체(WS2) 대신 제2 웨이퍼 구조체(WS2c)를 사용함으로써 도 9에 도시된 반도체 패키지(100E)가 형성될 수 있다. 제2 웨이퍼 구조체(WS2c)는 복수의 제2 반도체 칩(150), 복수의 제2 반도체 칩(150)을 둘러싸는 제2 몰딩 층(MD2), 복수의 제2 반도체 칩(150) 상의 복수의 제2 결합 패드(BP2), 및 복수의 제2 반도체 칩(150) 및 제2 몰딩 층(MD2) 상에 위치하며 복수의 제2 결합 패드(BP2)를 둘러싸는 제2 결합 절연 층(BO2)을 포함할 수 있다. 구체적으로, 캐리어(CR) 상에 복수의 제2 반도체 칩(150)이 배치될 수 있다. 다음으로, 캐리어(CR) 상에 복수의 제2 반도체 칩(150)을 둘러싸는 제2 몰딩 층(MD2)이 형성될 수 있다. 다음으로, 복수의 제2 반도체 칩(150) 상에 복수의 제2 결합 패드(BP2)가 형성될 수 있다. 다음으로, 복수의 제2 반도체 칩(150) 및 제2 몰딩 층(MD2) 상에 복수의 제2 결합 패드(BP2)를 둘러싸는 제2 결합 절연 층(BO2)이 형성될 수 있다.
도 22는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다. 이하에서는 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 22를 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 22를 참조하면, 도 17a 내지 도 17h에 도시된 제1 웨이퍼 구조체(WS1) 및 제2 웨이퍼 구조체(WS2) 대신 제1 웨이퍼 구조체(WS1d) 및 제2 웨이퍼 구조체(WS2d)를 사용함으로써 도 11에 도시된 반도체 패키지(100G)가 형성될 수 있다.
제1 웨이퍼 구조체(WS1d)는 복수의 제3 반도체 칩(170) 및 복수의 제3 반도체 칩(170) 상의 복수의 제5 결합 패드(BP5)를 더 포함할 수 있다. 구체적으로, 복수의 제3 반도체 칩(170), 복수의 제1 반도체 칩(140), 및 복수의 연결 부재(CP)가 캐리어(CR) 상에 배치될 수 있다. 다음으로 캐리어(CR) 상에 복수의 제3 반도체 칩(170), 복수의 제1 반도체 칩(140), 및 복수의 연결 부재(CP)를 둘러싸는 제1 몰딩 층(MD1)이 형성될 수 있다. 다음으로, 복수의 제1 반도체 칩(140) 상에 복수의 제1 결합 패드(BP1)가 형성되고, 복수의 연결 부재(CP) 상에 복수의 제3 결합 패드(BP3)가 형성되고, 복수의 제3 반도체 칩(170) 상에 복수의 제5 결합 패드(BP5)가 형성될 수 있다. 또한, 제1 몰딩 층(MD1), 복수의 제1 반도체 칩(140), 및 복수의 제3 반도체 칩(170) 상에 제1 결합 절연 층(BO1)이 형성될 수 있다.
제2 웨이퍼 구조체(WS2d)는 복수의 제2 반도체 칩(150) 상의 복수의 제6 결합 패드(BP6)를 더 포함할 수 있다. 제6 결합 패드(BP6)는 제2 결합 패드(BP2) 및 제4 결합 패드(BP4)와 동시에 형성될 수 있다. 제1 웨이퍼 구조체(WS1)를 제2 웨이퍼 구조체(WS2)에 결합시킬 때 복수의 제6 결합 패드(BP6)는 복수의 제5 결합 패드(BP5)에 각각 접촉할 수 있다.
도 23은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다. 이하에서는 도 20a 및 도 20b를 참조하여 설명된 반도체 패키지 제조 방법과 도 23을 참조하여 설명되는 반도체 패키지 제조 방법 사이의 차이점이 설명된다.
도 23을 참조하면, 도 20a 및 도 20b에 도시된 제1 웨이퍼 구조체(WS1b) 및 제2 웨이퍼 구조체(WS2b) 대신 제1 웨이퍼 구조체(WS1e) 및 제2 웨이퍼 구조체(WS2e)를 사용함으로써 도 13에 도시된 반도체 패키지(100I)가 형성될 수 있다.
제1 웨이퍼 구조체(WS1e)는 복수의 제1 반도체 칩(140) 상의 복수의 제5 결합 패드(BP5)를 더 포함할 수 있다. 또한, 제2 웨이퍼 구조체(WS2e)는 제1 몰딩 층(MD1F)에 의해 둘러싸이는 복수의 제3 반도체 칩(170) 및 복수의 제3 반도체 칩(170) 상의 복수의 제6 결합 패드(BP6)를 더 포함할 수 있다. 구체적으로, 캐리어(CR) 상에 복수의 제1 반도체 칩(140) 및 복수의 제3 반도체 칩(170)이 배치될 수 있다. 다음으로, 캐리어(CR) 상에 복수의 제1 반도체 칩(140) 및 복수의 제3 반도체 칩(170)을 둘러싸는 제1 몰딩 층(MD1)이 형성될 수 있다. 다음으로, 복수의 제1 반도체 칩(140) 상에 복수의 제2 결합 패드(BP2)가 형성될 수 있고, 복수의 제3 반도체 칩(170) 상에 복수의 제6 결합 패드(BP6)가 형성될 수 있다. 또한, 복수의 제1 반도체 칩(140), 복수의 제3 반도체 칩(170), 및 제1 몰딩 층(MD1) 상에 복수의 제2 결합 패드(BP2) 및 복수의 제6 결합 패드(BP6)를 둘러싸는 제2 결합 절연 층(BO2)이 형성될 수 있다. 제1 웨이퍼 구조체(WS1e)를 제2 웨이퍼 구조체(WS2e)에 결합시킬 때 복수의 제5 결합 패드(BP5)는 복수의 제6 결합 패드(BP6)와 각각 접촉할 수 있다.
도 24는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도이다. 이하에서는 도 17a 내지 도 17h를 참조하여 설명된 반도체 패키지 제조 방법과 도 24를 참조하여 설명된 반도체 패키지 제조 방법 사이의 차이가 설명된다.
도 24를 참조하면, 도 17a 내지 도 17e를 참조하여 설명된 바와 같이 제1 웨이퍼 구조체(WS1) 및 제2 웨이퍼 구조체(WS2)가 형성될 수 있으며, 제1 웨이퍼 구조체(WS1)가 제2 웨이퍼 구조체(WS2)에 결합되고, 캐리어(CR)가 제1 웨이퍼 구조체(WS1)로부터 분리될 수 있다. 제1 웨이퍼 구조체(WS1) 상에 추가 결합 패드들(BP2-1 및 BP4-1) 및 제2 추가 결합 절연 층(BO2-1)이 형성될 수 있다. 한편, 도 17a 내지 도 17c를 참조하여 설명된 방법에 따라 추가 웨이퍼 구조체(WS3)가 준비될 수 있다. 추가 웨이퍼 구조체(WS3)는 복수의 추가 반도체 칩(14-1), 복수의 추가 연결 부재(CP-1), 복수의 추가 반도체 칩(140-1) 및 복수의 추가 연결 부재(CP-1)를 둘러싸는 추가 몰딩 층(MD1-1), 복수의 추가 반도체 칩(140-1) 상의 복수의 제1 추가 결합 패드(BP1-1), 복수의 추가 연결 부재(CP-1) 상의 복수의 제3 추가 결합 패드(BP3-1), 및 복수의 추가 반도체 칩(140-1) 및 추가 몰딩 층(MD1-1) 상에 위치하며 복수의 제1 추가 결합 패드(BP1-1) 및 복수의 제3 추가 결합 패드(BP3-1)를 둘러싸는 제1 추가 결합 절연 층(BO1-1)을 포함할 수 있다. 복수의 제1 추가 결합 패드(BP1-1)가 복수의 제2 추가 결합 패드(BP2-1)와 각각 접촉하고 복수의 제3 추가 결합 패드(BP3-1)가 복수의 제4 추가 결합 패드(BP4-1)와 각각 접촉하도록 제3 웨이퍼 구조체(WS3)가 제1 웨이퍼 구조체(WS1)에 결합될 수 있다. 제1 추가 결합 절연 층(BO1-1)은 제2 추가 결합 절연 층(BO-2)과 결합되거나 제2 추가 결합 절연 층(BO-2)으로부터 떨어질 수 있다. 이와 같이 복수의 웨이퍼 구조체들을 차례로 결합시킴으로써 도 15에 도시된 반도체 패키지(100K)가 제조될 수 있다.
도 25a 및 도 25b는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 25a를 참조하면, 복수의 인터포저(240)를 포함하는 인터포저 웨이퍼(240W), 인터포저 웨이퍼(240W) 상의 복수의 제1 결합 패드(BPa), 인터포저 웨이퍼(240W) 상의 복수의 제2 결합 패드(BPb), 및 인터포저 웨이퍼(240W) 상에서 복수의 제1 결합 패드(BPa) 및 복수의 제2 결합 패드(BPb)를 둘러싸는 제1 결합 절연 층(BOa)을 포함하는 제1 웨이퍼 구조체(WSa)가 형성된다. 구체적으로, 복수의 인터포저(240)를 포함하는 인터포저 웨이퍼(240W)가 준비될 수 있다. 다음으로, 인터포저 웨이퍼(240W) 상에 복수의 제1 결합 패드(BPa) 및 복수의 제2 결합 패드(BPb)가 형성될 수 있다. 또한, 인터포저 웨이퍼(240W) 상에서 복수의 제1 결합 패드(BPa) 및 복수의 제2 결합 패드(BPb)를 둘러싸는 제1 결합 절연 층(BOa)이 형성될 수 있다.
또한, 복수의 제1 반도체 칩(250), 복수의 제2 반도체 칩(260), 복수의 제1 반도체 칩(250) 및 복수의 제2 반도체 칩(260)을 둘러싸는 제1 몰딩 층(MDa), 복수의 제1 반도체 칩(250) 상의 복수의 제3 결합 패드(BPc), 복수의 제2 반도체 칩(260) 상의 복수의 제4 결합 패드(BPd), 및 복수의 제1 반도체 칩(250), 복수의 제2 반도체 칩(260), 및 제1 몰딩 층(MDa) 상에서 복수의 제3 결합 패드(BPc) 및 복수의 제4 결합 패드(BPd)를 둘러싸는 제2 결합 절연 층(BOb)을 포함하는 제2 웨이퍼 구조체(WSb)가 준비된다. 예를 들어, 캐리어(CR) 상에 복수의 제1 반도체 칩(250) 및 복수의 제2 반도체 칩(260)이 배치될 수 있다. 다음으로, 캐리어(CR) 상에 복수의 제1 반도체 칩(250) 및 복수의 제2 반도체 칩(260)을 둘러싸는 제1 몰딩 층(MDa)이 형성될 수 있다. 다음으로, 복수의 제1 반도체 칩(250) 상의 복수의 제3 결합 패드(BPc) 및 복수의 제2 반도체 칩(260) 상의 복수의 제4 결합 패드(BPd)가 형성될 수 있다. 또한, 제1 몰딩 층(MDa) 상에서 복수의 제3 결합 패드(BPc) 및 복수의 제4 결합 패드(BPd)를 둘러싸는 제2 결합 절연 층(BOb)이 형성될 수 있다.
도 25b를 참조하면, 복수의 제1 결합 패드(BPa)가 복수의 제3 결합 패드(BPc)에 각각 접촉하고 복수의 제2 결합 패드(BPb)가 복수의 제4 결합 패드(BPd)에 각각 접촉하도록 제1 웨이퍼 구조체(WSa)를 제2 웨이퍼 구조체(WSb)에 결합시킬 수 있다. 캐리어(CR)는 제2 웨이퍼 구조체(WS2b)로부터 분리될 수 있다. 제1 웨이퍼 구조체(WSa) 및 제2 웨이퍼 구조체(WSb)를 절단 선(CL)을 따라 함께 절단함으로써 복수의 반도체 패키지(200)가 분리될 수 있다.
도 16을 참조하면, 복수의 내부 연결 부재(230)를 사용하여 인터포저(240)를 패키지 기판(220)에 부착시킬 수 있다. 패키지 기판(220) 상에 인터포저(240) 및 제1 몰딩 층(MDa)을 둘러싸는 제2 몰딩 층(MDb)이 형성될 수 있다. 또한, 외부 연결 단자(210)가 패키지 기판(220)의 하면에 부착될 수 있다. 이로써 도 16에 도시된 반도체 패키지(200)가 완성될 수 있다.
도 25a 및 도 25b를 참조하여 설명된 반도체 패키지 제조 방법에 따르면, 복수의 제1 반도체 칩(250) 및 복수의 제2 반도체 칩(260)이 하나의 제2 웨이퍼 구조체(WSb)로서 핸들링되고, 복수의 인터포저(240)가 하나의 제1 웨이퍼 구조체(WSa)로서 핸들링 될 수 있으며, 제1 웨이퍼 구조체(WSa)가 제2 웨이퍼 구조체(WSb)에 바로 결합될 수 있다. 복수의 반도체 칩들(250 및 260) 및 복수의 인터포저(240)를 웨이퍼 구조체들(WSa 및 WSb)로 핸들링 함으로써, 반도체 칩들(250, 260) 및 인터포저들(240)을 분리하기 위해 웨이퍼를 절단하는 단계 및 반도체 칩들(250, 260) 및 인터포저들(240)을 개별적으로 핸들링하는 단계 동안 발생하는 파티클에 의한 문제를 방지 또는 감소시킬 수 있다. 또한, 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 결합 공정의 횟수를 현저히 감소시키고 결합 공정의 쓰루풋을 향상시킬 수 있는 점에서 유리할 수 있다. 또한 웨이퍼-웨이퍼 정렬이 칩-웨이퍼 정렬보다 용이하고 정확할 수 있다는 점에서 웨이퍼-웨이퍼 직접 결합은 칩-웨이퍼 직접 결합보다 유리할 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 패키지, 110: 외부 연결 단자, 120: 단자 패드, 130, 130C, 160: 연결 구조체, 140, 140-1 내지 140-3, 150, 170: 반도체 칩, 140S: 반도체 칩 스택, 146: 칩간 연결 부재, 147: 칩 접착 층, 200: 반도체 패키지, 210: 외부 연결 단자, 220: 패키지 기판, 230: 내부 연결 부재, 240: 인터포저, 250, 260: 반도체 칩, MD1, MD1F, MD1-1 내지 MD1-3, MD2, MDa, MDb: 몰딩 층, BP1, BP1-1 내지 BP1-3, BP2, BP2-1 내지 BP2-3, BP3, BP3-1 내지 BP3-3, BP4, BP4-1 내지 BP4-3, BP5, BP6: 결합 패드, BO1, BO1-1 내지 BO1-3, BO2, BO2-1 내지 BO2-3: 결합 절연 층, CP, CP-1 내지 CP-3: 연결 부재

Claims (20)

  1. 제1 연결 구조체;
    상기 제1 연결 구조체의 상면 상의 제1 반도체 칩;
    상기 제1 연결 구조체의 상면 상에 위치하며 상기 제1 반도체 칩을 둘러싸는 제1 몰딩 층;
    상기 제1 반도체 칩 상의 제1 결합 패드;
    상기 제1 반도체 칩 및 상기 제1 몰딩 층 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층;
    상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드;
    상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층; 및
    상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 결합 절연 층은 상기 제1 결합 절연 층과 바로 접촉하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 몰딩 층을 관통하는 연결 부재;
    상기 연결 부재 상에 위치하며 상기 제1 결합 절연 층에 의해 둘러싸이는 제3 결합 패드; 및
    상기 제3 결합 패드와 바로 접촉하며 상기 제2 결합 절연 층에 의해 둘러싸이는 제4 결합 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩은 기판, 상기 기판 상의 반도체 소자, 및 상기 기판을 관통하는 기판 관통 비아(through substrate via, TSV)를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 반도체 칩은,
    상기 TSV와 상기 제1 결합 패드 사이의 제1 칩 패드; 및
    상기 TSV와 상기 제1 연결 구조체 사이의 제2 칩 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 소자는 상기 기판의 상면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 연결 구조체의 하면 상의 외부 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 연결 구조체의 측면과 상기 제1 몰딩 층의 측면은 공면(coplanar)인 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 반도체 칩의 측면과 상기 제1 몰딩 층의 측면은 공면인 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 결합 절연 층 상에 위치하며 상기 제2 반도체 칩을 둘러싸는 제2 몰딩 층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 몰딩 층과 상기 제1 결합 절연 층 사이의 제2 연결 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 재배선(redistribution) 구조체;
    상기 재배선 구조체의 하면 상의 솔더 범프;
    상기 재배선 구조체의 상면 상에 위치하며, 기판, 상기 기판의 하면 상의 하부 칩 패드, 상기 기판의 상면 상의 상부 칩 패드, 및 상기 기판을 관통하여 상기 하부 칩 패드와 상기 상부 칩 패드 사이에 연장되는 TSV를 포함하는 제1 반도체 칩;
    상기 재배선 구조체의 상면 상에 위치하며 상기 제1 반도체 칩을 둘러싸는 제1 몰딩 층;
    상기 제1 반도체 칩의 상기 상부 칩 패드 상의 제1 결합 패드;
    상기 제1 반도체 칩의 상면 및 상기 제1 몰딩 층의 상면 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층;
    상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드;
    상기 제1 결합 절연 층과 바로 접촉하며 상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층; 및
    상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 재배선 구조체의 상면 상에 위치하며 상기 제1 몰딩 층에 의해 둘러싸이는 제3 반도체 칩;
    상기 제3 반도체 칩의 상면 상에 위치하며 상기 제1 결합 절연 층에 의해 둘러싸이는 제3 결합 패드; 및
    상기 제3 결합 패드에 바로 접촉하며 상기 제2 결합 절연 층에 의해 둘러싸이는 제4 결합 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제1 결합 절연 층 및 상기 제2 결합 절연 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제1 몰딩 층의 열 팽창 계수는 0ppm/℃ 내지 10ppm/℃인 것을 특징으로 하는 반도체 패키지.
  16. 연결 구조체;
    상기 연결 구조체의 상면 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제1 결합 패드;
    상기 제1 반도체 칩 상에 위치하며 상기 제1 결합 패드를 둘러싸는 제1 결합 절연 층;
    상기 제1 결합 패드와 바로 접촉하는 제2 결합 패드;
    상기 제2 결합 패드를 둘러싸는 제2 결합 절연 층;
    상기 제2 결합 패드 및 상기 제2 결합 절연 층 상의 제2 반도체 칩; 및
    상기 제2 결합 절연 층 상에 위치하며 상기 제2 반도체 칩을 둘러싸는 제1 몰딩 층을 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 제1 반도체 칩의 측면과 상기 제1 몰딩 층의 측면은 공면인 것을 특징으로 하는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 제1 반도체 칩은 기판 및 상기 기판을 관통하는 기판 관통 비아(through substrate via, TSV)를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제16 항에 있어서,
    상기 연결 구조체와 상기 제1 결합 절연 층 사이에 위치하며 상기 제1 반도체 칩을 둘러싸는 제2 몰딩 층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제16 항에 있어서,
    상기 제1 반도체 칩 상에 위치하며 상기 제1 결합 절연 층에 의해 둘러싸이는 제3 결합 패드;
    상기 제3 결합 패드에 바로 접촉하며 상기 제2 결합 절연 층에 의해 둘러싸이는 제4 결합 패드; 및
    상기 제4 결합 패드 및 상기 제2 결합 절연 층 상에 위치하며 상기 제1 몰딩 층에 의해 둘러싸이는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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