KR20210129708A - Three-dimensional memory device with source structure and methods for forming same - Google Patents
Three-dimensional memory device with source structure and methods for forming same Download PDFInfo
- Publication number
- KR20210129708A KR20210129708A KR1020217030923A KR20217030923A KR20210129708A KR 20210129708 A KR20210129708 A KR 20210129708A KR 1020217030923 A KR1020217030923 A KR 1020217030923A KR 20217030923 A KR20217030923 A KR 20217030923A KR 20210129708 A KR20210129708 A KR 20210129708A
- Authority
- KR
- South Korea
- Prior art keywords
- portions
- source
- layer
- source contacts
- contact
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 111
- 239000004020 conductor Substances 0.000 claims abstract description 113
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 239000010410 layer Substances 0.000 claims description 393
- 239000004065 semiconductor Substances 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 44
- 238000000151 deposition Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- 239000012790 adhesive layer Substances 0.000 claims description 16
- 229910052782 aluminium Inorganic materials 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 16
- 239000010941 cobalt Substances 0.000 claims description 16
- 229910017052 cobalt Inorganic materials 0.000 claims description 16
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- 239000010937 tungsten Substances 0.000 claims description 14
- 239000003989 dielectric material Substances 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 29
- 230000015572 biosynthetic process Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 13
- 238000005240 physical vapour deposition Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000003776 cleavage reaction Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000007017 scission Effects 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- -1 amorphous silicon Chemical compound 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H01L27/11565—
-
- H01L27/11568—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
3차원(3D) 메모리 디바이스를 형성하기 위한 구조들 및 방법들의 실시예들이 제공된다. 일 예에서, 3D 메모리 디바이스는 메모리 스택, 복수의 채널 구조들 및 소스 구조를 포함한다. 메모리 스택은, 기판 위에 있으며, 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 채널 구조들은 메모리 스택에서 수직으로 연장된다. 소스 구조는 메모리 스택에서 연장된다. 소스 구조는, 각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들을 포함하며, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은 서로 전도성으로 연결된다.Embodiments of structures and methods for forming a three-dimensional (3D) memory device are provided. In one example, a 3D memory device includes a memory stack, a plurality of channel structures, and a source structure. A memory stack is over a substrate and includes a plurality of interleaved conductor layers and a plurality of insulating layers. A plurality of channel structures extend vertically in the memory stack. The source structure extends from the memory stack. The source structure includes a plurality of source contacts each within a respective insulating structure, wherein two adjacent source contacts of the plurality of source contacts are conductively connected to each other.
Description
본 개시내용의 실시예들은, 감소된 저항의 소스 구조들을 갖는 3차원(3D) 메모리 디바이스들, 및 3D 메모리 디바이스들을 형성하기 위한 방법들에 관한 것이다.Embodiments of the present disclosure relate to three-dimensional (3D) memory devices having source structures of reduced resistance, and methods for forming 3D memory devices.
평면형 메모리 셀들은, 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제작 프로세스를 개선함으로써 더 작은 사이즈들로 스케일링된다. 그러나, 메모리 셀들의 피처(feature) 사이즈들이 하한(lower limit)에 접근함에 따라, 평면형 프로세스 및 제작 기법들은 난제시되고 비용이 많이 들게 된다. 그 결과, 평면형 메모리 셀들에 대한 메모리 밀도는 상한(upper limit)에 접근한다.Planar memory cells are scaled to smaller sizes by improving process technology, circuit design, programming algorithms and fabrication processes. However, as feature sizes of memory cells approach a lower limit, planar processing and fabrication techniques become challenging and expensive. As a result, the memory density for planar memory cells approaches the upper limit.
3D 메모리 아키텍처는 평면형 메모리 셀들의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는, 메모리 어레이 및 메모리 어레이로의 그리고 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.The 3D memory architecture can address the density limitation of planar memory cells. The 3D memory architecture includes a memory array and peripheral devices for controlling signals to and from the memory array.
3D 메모리 디바이스들 및 3D 메모리 디바이스들을 형성하기 위한 방법들의 실시예들이 제공된다.Embodiments of 3D memory devices and methods for forming 3D memory devices are provided.
일 예에서, 3D 메모리 디바이스는 메모리 스택, 복수의 채널 구조들 및 소스 구조를 포함한다. 메모리 스택은, 기판 위에 있으며, 인터리빙된(interleaved) 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 채널 구조들은 메모리 스택에서 수직으로 연장된다. 소스 구조는 메모리 스택에서 연장된다. 소스 구조는 각각 개개의 절연 구조에 있는 복수의 소스 콘택들을 포함하며, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은 서로 전도성으로 연결된다.In one example, a 3D memory device includes a memory stack, a plurality of channel structures, and a source structure. A memory stack is over a substrate and includes a plurality of interleaved conductor layers and a plurality of insulating layers. A plurality of channel structures extend vertically in the memory stack. The source structure extends from the memory stack. The source structure includes a plurality of source contacts each in a respective insulating structure, wherein two adjacent source contacts of the plurality of source contacts are conductively connected to each other.
다른 예에서, 3D 메모리 디바이스는 메모리 스택, 복수의 채널 구조들 및 복수의 소스 구조들을 포함한다. 메모리 스택은, 기판 위에 있으며, 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 채널 구조들은 메모리 스택에서 수직으로 연장된다. 복수의 소스 구조들은 메모리 스택에서 측 방향을 따라 평행하게 연장된다. 복수의 소스 구조들은 각각, 각각 개개의 절연 구조에 있는 복수의 소스 콘택들, 측 방향을 따라 각각 인접한 절연 구조들과 접촉하는 복수의 지지 구조들, 및 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들에 전도성으로 연결된 연결 층을 포함한다.In another example, a 3D memory device includes a memory stack, a plurality of channel structures, and a plurality of source structures. A memory stack is over a substrate and includes a plurality of interleaved conductor layers and a plurality of insulating layers. A plurality of channel structures extend vertically in the memory stack. A plurality of source structures extend in parallel along a lateral direction in the memory stack. Each of the plurality of source structures includes a plurality of source contacts each in a respective insulating structure, a plurality of support structures each in contact with adjacent insulating structures along a lateral direction, and an adjacent source of at least two of the plurality of source contacts. and a connection layer conductively connected to the contacts.
추가 예에서, 3D 메모리 디바이스를 형성하기 위한 방법은, 다음의 동작들을 포함하는 3D 메모리 디바이스를 형성하기 위한 방법을 포함한다. 먼저, 절단 구조가 스택 구조에 형성되며, 스택 구조는, 인터리빙된 복수의 초기 희생층들 및 복수의 초기 절연 층들을 포함한다. 절단 구조에 인접한 스택 구조의 부분들이 제거되어 슬릿 구조 및 초기 지지 구조가 형성되며, 초기 지지 구조는 슬릿 구조를 복수의 슬릿 개구들로 분할한다. 지지 구조를 형성하기 위해, 복수의 슬릿 개구들을 통해 복수의 전도체 부분들이 형성된다. 복수의 슬릿 개구들 각각에 소스 콘택이 형성된다. 연결 층의 한 쌍의 제1 부분들은, 복수의 슬릿 개구들 중 인접한 슬릿 개구들에서 소스 콘택들과 접촉하고 소스 콘택들에 전도성으로 연결되게 형성된다. 연결 층의 제2 부분은 연결 층의 한 쌍의 제1 부분들과 접촉하고 제1 부분들에 전도성으로 연결되게 형성된다.In a further example, a method for forming a 3D memory device includes a method for forming a 3D memory device comprising the following operations. First, a cut structure is formed in the stack structure, and the stack structure includes a plurality of interleaved initial sacrificial layers and a plurality of initial insulating layers. Portions of the stack structure adjacent the cut structure are removed to form a slit structure and an initial support structure, the initial support structure dividing the slit structure into a plurality of slit openings. A plurality of conductor portions are formed through the plurality of slit openings to form the support structure. A source contact is formed in each of the plurality of slit openings. The pair of first portions of the connection layer are formed in contact with and conductively connected to the source contacts at adjacent slit openings of the plurality of slit openings. The second portion of the connection layer is formed in contact with and conductively connected to the first portions of the pair of the connection layer.
본원에 통합되며 그리고 본 명세서의 일부를 형성하는 첨부 도면들은, 본 개시내용의 실시예들을 예시하며, 설명과 함께, 추가로, 본 개시내용의 원리들을 설명하고 그리고 당업자가 본 개시내용을 구성하고 사용할 수 있게 하는 역할을 한다.
도 1a는, 본 개시내용의 일부 실시예들에 따른, 감소된 저항의 소스 구조들을 갖는 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 1b는, 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 1a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 1c는, 본 개시내용의 일부 실시예들에 따른, A-B 방향을 따른 도 1a에 예시된 3D 메모리 디바이스의 단면도를 예시한다
도 2a는, 본 개시내용의 일부 실시예들에 따른, 제작 프로세스의 하나의 스테이지에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다
도 2b는, 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 2a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 3a는, 본 개시내용의 일부 실시예들에 따른, 제작 프로세스의 다른 스테이지에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 3b는, 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 3a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 4a는, 본 개시내용의 일부 실시예들에 따른, 제작 프로세스의 다른 스테이지에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 4b는 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 4a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 5a는, 본 개시내용의 일부 실시예들에 따른, 제작 프로세스의 다른 스테이지에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 5b는, 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 5a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 6a는, 본 개시내용의 일부 실시예들에 따른, 제작 프로세스의 다른 스테이지에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 6b는, 본 개시내용의 일부 실시예들에 따른, C-D 방향을 따른 도 6a에 예시된 3D 메모리 디바이스의 단면도를 예시한다.
도 7a는, 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스를 형성하기 위한 제작 프로세스에서 다양한 구조들을 형성하기 위한 예시적인 패턴 세트의 평면도를 예시한다.
도 7b는, 본 개시내용의 일부 실시예들에 따른, 도 7a에 도시된 패턴 세트의 일부의 확대도를 예시한다.
도 8은 변형된 게이트 라인 슬릿(GLS; gate line slit)들을 갖는 기존의 3D 메모리 디바이스의 단면도를 예시한다.
도 9는, 본 개시내용의 일부 실시예들에 따른, 감소된 저항의 소스 구조들을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 제작 프로세스의 흐름도를 예시한다.
본 개시내용의 실시예들은 첨부된 도면들을 참조로 설명될 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated herein and form a part of this specification, illustrate embodiments of the disclosure and, together with the description, further explain the principles of the disclosure and make up the disclosure by those skilled in the art serves to make it usable.
1A illustrates a top view of an example 3D memory device with source structures of reduced resistance, in accordance with some embodiments of the present disclosure.
1B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 1A along a CD direction, in accordance with some embodiments of the present disclosure.
1C illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 1A along direction AB, in accordance with some embodiments of the present disclosure;
2A illustrates a top view of an example 3D memory device at one stage of a fabrication process, in accordance with some embodiments of the present disclosure;
2B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 2A along the CD direction, in accordance with some embodiments of the present disclosure.
3A illustrates a top view of an example 3D memory device at another stage of a fabrication process, in accordance with some embodiments of the present disclosure.
3B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 3A along a CD direction, in accordance with some embodiments of the present disclosure.
4A illustrates a top view of an example 3D memory device at another stage of a fabrication process, in accordance with some embodiments of the present disclosure.
4B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 4A along the CD direction, in accordance with some embodiments of the present disclosure.
5A illustrates a top view of an example 3D memory device at another stage of a fabrication process, in accordance with some embodiments of the present disclosure.
5B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 5A along the CD direction, in accordance with some embodiments of the present disclosure.
6A illustrates a top view of an example 3D memory device at another stage of a fabrication process, in accordance with some embodiments of the present disclosure.
6B illustrates a cross-sectional view of the 3D memory device illustrated in FIG. 6A along the CD direction, in accordance with some embodiments of the present disclosure.
7A illustrates a top view of an exemplary pattern set for forming various structures in a fabrication process for forming a 3D memory device, in accordance with some embodiments of the present disclosure.
7B illustrates an enlarged view of a portion of the pattern set shown in FIG. 7A , in accordance with some embodiments of the present disclosure.
8 illustrates a cross-sectional view of a conventional 3D memory device with modified gate line slits (GLS).
9 illustrates a flow diagram of an example fabrication process for forming a 3D memory device having source structures of reduced resistance, in accordance with some embodiments of the present disclosure.
Embodiments of the present disclosure will be described with reference to the accompanying drawings.
특정 구성들 및 어레인지먼트들이 논의되지만, 이는 단지 예시적인 목적들로만 이루어진다는 것이 이해되어야 한다. 당업자는, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다른 구성들 및 어레인지먼트들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용이 또한 다양한 다른 애플리케이션들에서 이용될 수 있다는 것이 당업자에게 명백할 것이다.While specific configurations and arrangements are discussed, it should be understood that this is done for illustrative purposes only. One of ordinary skill in the art will recognize that other configurations and arrangements may be used without departing from the spirit and scope of the present disclosure. It will be apparent to those skilled in the art that the present disclosure may also be used in a variety of other applications.
본 명세서에서, "일 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등의 참조들은, 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 매 모든 실시예이 그 특정 특징, 구조 또는 특성을 반드시 포함하지 않을 수 있다는 것을 지시한다는 것이 주목된다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 추가로, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되든 아니든, 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 당업자의 지식 내에 있을 것이다.In this specification, references to “one embodiment,” “an embodiment,” “exemplary embodiment,” “some embodiments,” etc., refer to each It is noted that not all embodiments indicate that they may not necessarily include that particular feature, structure, or characteristic. Moreover, such phrases are not necessarily referring to the same embodiment. Additionally, when a particular feature, structure, or characteristic is described in connection with an embodiment, whether explicitly described or not, it will be within the knowledge of those skilled in the art to affect that feature, structure, or characteristic in connection with other embodiments. .
일반적으로, 용어는 맥락에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에서 사용되는 바와 같은 "하나 이상"이라는 용어는, 맥락에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하기 위해 사용될 수 있거나, 또는 특징들, 구조들의 조합들을 복수 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수 표현의 용어들은 재차, 문맥에 적어도 부분적으로 의존하여 단수형 어법을 전달하거나 복수형 어법을 전달하는 것으로 이해될 수 있다. 부가하여, "~에 기반한"이라는 용어는, 배타적인 팩터들의 세트를 전달하도록 반드시 의도되는 것은 아니라고 이해될 수 있고, 대신에, 재차, 맥락에 적어도 부분적으로 의존하여, 반드시 명시적으로 설명되지 않은 부가적인 팩터들의 존재를 허용할 수 있다.In general, terms may be understood at least in part from their use in context. For example, the term “one or more” as used herein, depending at least in part on the context, may be used to describe any feature, structure, or characteristic in the singular, or of any feature, structure, or characteristic. Combinations may be used to describe plural meanings. Similarly, terms in a singular expression may again be understood to convey a singular usage or convey a plural usage, depending at least in part on the context. In addition, it may be understood that the term "based on" is not necessarily intended to convey an exclusive set of factors, but instead, again, depending at least in part on the context, not necessarily explicitly described. It may allow for the presence of additional factors.
본원에서 사용되는 바와 같이, "공칭/명목상"이라는 용어는, 원하는 값 초과 및/또는 미만의 값들 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 값들 범위는 제작 프로세스들 또는 허용오차(tolerance)들의 약간의 변동으로 인한 것일 수 있다. 본원에서 사용되는 바와 같이, "약(about)"이라는 용어는, 대상 반도체 디바이스와 연관된 특정 기술 노드에 기반하여 변할 수 있는 정해진 수량의 값을 지시한다. 특정 기술 노드에 기반하여, "약"이라는 용어는, 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 정해진 수량의 값을 지시할 수 있다.As used herein, the term “nominal/nominal” refers to a desired characteristic or parameter for a component or process operation that is established during the design phase of a product or process, along with a range of values above and/or below the desired value. or a target value. The range of values may be due to slight variations in manufacturing processes or tolerances. As used herein, the term “about” refers to a value of a fixed quantity that may vary based on a particular technology node associated with a target semiconductor device. Based on a particular technology node, the term “about” may refer to, for example, a defined quantity of a value that varies within 10-30% of a value (eg, ±10%, ±20%, or ±30% of a value). value can be indicated.
본원에서 사용되는 바와 같이, 층계 구조는, (예를 들어, x-y 평면을 따른) 적어도 2개의 수평 표면들 및 (예를 들어, z-축을 따른) 적어도 2개의(예를 들어, 제1 및 제2) 수직 표면들을 포함하여, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하게 하는 한 세트의 표면들을 지칭한다. "계단(step)"또는 "층계(staircase)"는 한 세트의 인접한 표면들의 높이에서의 수직 시프트를 지칭한다. 본 개시내용에서, "층계"라는 용어 및 "계단"이라는 용어는, 층계 구조의 하나의 레벨을 지칭하며, 이 용어들은 상호교환 가능하게 사용된다. 본 개시내용에서, 수평 방향은, 기판(예를 들어, 기판 위에 구조들의 형성을 위한 제작 플랫폼을 제공하는 기판)의 최상부 표면과 평행한 방향(예를 들어, x-축 또는 y-축)을 지칭할 수 있고, 그리고 수직 방향은 구조의 최상부 표면에 직교하는 방향(예를 들어, z-축)을 지칭할 수 있다. As used herein, a hierarchical structure comprises at least two horizontal surfaces (eg, along the xy plane) and at least two (eg, a first and a second) (eg, along the z-axis). 2) comprising vertical surfaces, each horizontal surface adjacent a first vertical surface extending upwardly from a first edge of the horizontal surface and adjacent a second vertical surface extending downwardly from a second edge of the horizontal surface; Refers to a set of surfaces. A “step” or “staircase” refers to a vertical shift in height of a set of adjacent surfaces. In this disclosure, the terms "stair" and "stair" refer to one level of a stair structure, and these terms are used interchangeably. In the present disclosure, the horizontal direction is a direction (eg, the x-axis or the y-axis) parallel to the top surface of the substrate (eg, the substrate that provides a fabrication platform for the formation of structures thereon). and the vertical direction may refer to a direction (eg, the z-axis) orthogonal to the top surface of the structure.
다양한 전자 제품들에서 널리 사용되는 NAND 플래시 메모리 디바이스들은, 저전력 소비 및 양호한 성능의 비-휘발성이고 경량인 디바이스들이다. 현재, 평면형 NAND 플래시 메모리 디바이스들은 그의 저장 한계에 도달하였다. 저장 용량을 추가로 증가시키고 비트 당 저장 비용을 감소시키기 위해, 3D NAND 메모리 디바이스들이 제안되었다. 기존의 3D NAND 메모리 디바이스는 종종, 복수의 메모리 블록들을 포함한다. 인접한 메모리 블록들은 종종, ACS(array common source)가 형성되는 GLS에 의해 분리된다. 기존의 3D NAND 메모리 디바이스를 형성하기 위한 제작 방법에서, 증가된 수의 레벨들(또는 전도체/절연체 쌍들)로 인해, GLS들을 형성하기 위한 에칭 프로세스가 난제시 된다. 예를 들어, GLS들은 변형, 예를 들어 피처 사이즈의 변동에 더 민감하여, GLS들에 이웃한 메모리 블록들이 변형되거나 심지어 붕괴되게 할 수 있다. 3D NAND 메모리 디바이스의 성능이 영향받을 수 있다.NAND flash memory devices widely used in various electronic products are non-volatile and lightweight devices with low power consumption and good performance. Currently, planar NAND flash memory devices have reached their storage limit. To further increase the storage capacity and reduce the storage cost per bit, 3D NAND memory devices have been proposed. Existing 3D NAND memory devices often include a plurality of memory blocks. Adjacent memory blocks are often separated by a GLS from which an array common source (ACS) is formed. In conventional fabrication methods for forming 3D NAND memory devices, the increased number of levels (or conductor/insulator pairs) makes the etching process for forming GLSs challenging. For example, GLSs are more susceptible to deformation, eg, variations in feature size, which may cause memory blocks adjacent to the GLSs to deform or even collapse. The performance of the 3D NAND memory device may be affected.
도 8은 변형된 GLS들 및 변형된 메모리 블록을 갖는 기존의 3D 메모리 디바이스(800)를 예시한다. 도 8에 도시된 바와 같이, 메모리 스택(811)이 기판(802) 위에 형성된다. 복수의 GLS(예를 들어, 806-1 및 806-2)는 기판(802)을 노출시키기 위해 메모리 스택(811)을 통해 연장된다. 복수의 채널 구조들(804)은 GLS들(806-1 및 806-2) 사이의 메모리 블록에 배열된다. 변형으로 인해, GLS(예를 들어, 806-1 또는 806-2)의 측방향 치수(예를 들어, 직경(D))는, 수직 방향(예를 들어, z-방향)을 따라 변하여, 메모리 블록 및 채널 구조들(804)이 그들의 원하는 포지션/배향으로부터 이동하게 한다. 이러한 변형들은, GLS들에서 ACS들을 형성하는 후속 제작 프로세스들에서 포토리소그래피 오정렬 및 전기 누설을 초래할 수 있다.8 illustrates a conventional
본 개시내용은 감소된 저항을 갖는 소스 구조들을 갖는 3D 메모리 디바이스들(예를 들어, 3D NAND 메모리 디바이스들), 및 3D 메모리 디바이스들을 형성하기 위한 방법들을 제공한다. 3D 메모리 디바이스는, 슬릿 구조를, 소스 콘택들이 형성되는 복수의 슬릿 개구들로 분할하는 하나 이상의 지지 구조들을 이용한다. 지지 구조들은 각각, 인접한 메모리 블록들과 접촉하여, 전도체 층들/부분들 및 소스 콘택들의 형성 동안 3D 메모리 디바이스의 전체 구조에 대한 지지를 제공한다. 그러면, 3D 메모리 디바이스는 제작 프로세스 동안 변형 또는 손상들에 덜 민감해진다.The present disclosure provides 3D memory devices (eg, 3D NAND memory devices) having source structures having reduced resistance, and methods for forming 3D memory devices. The 3D memory device uses one or more support structures that divide the slit structure into a plurality of slit openings through which source contacts are formed. The support structures contact adjacent memory blocks, respectively, to provide support for the overall structure of the 3D memory device during formation of the conductor layers/portions and source contacts. The 3D memory device is then less susceptible to deformation or damage during the fabrication process.
3D 메모리 디바이스에서, 적어도 2개의 인접한 소스 콘택들은, 텅스텐과 같은 전도성 재료를 포함하는 연결 층과 접촉하고 연결 층을 통해 서로 전도성으로 연결된다. 소스 구조에서 하나 이상의 쌍들의 인접한 소스 콘택들은, 연결 층과 접촉하고 연결 층에 의해 함께 전도성으로 연결될 수 있다. 개개의 콘택 플러그를 사용하여 복수의 소스 콘택들 각각 상에 소스 전압을 인가하는 대신, 연결 층(들)을 통해 소스 콘택들(예를 들어, 연결 층과 접촉하는 소스 콘택들)에 소스 전압이 인가되어, 콘택 플러그들의 사용을 줄이거나 없앤다. 소스 구조의 저항이 감소될 수 있다. 연결 층과 소스 콘택 사이의 접촉 영역은, 소스 구조의 저항을 추가로 감소시키도록 충분히 클 수 있다. 일부 실시예들에서, 연결 층은 소스 구조의 모든 소스 콘택들과 접촉하고 모든 소스 콘택들에 전도성으로 연결되어, 소스 구조의 저항을 추가로 감소시킨다.In a 3D memory device, at least two adjacent source contacts are in contact with and conductively connected to each other through the connection layer comprising a conductive material such as tungsten. One or more pairs of adjacent source contacts in the source structure may be in contact with and conductively connected together by the connecting layer. Instead of using a separate contact plug to apply a source voltage on each of a plurality of source contacts, a source voltage is applied to the source contacts (eg, source contacts in contact with the connection layer) through the connection layer(s). Applied to reduce or eliminate the use of contact plugs. The resistance of the source structure may be reduced. The contact area between the connection layer and the source contact may be large enough to further reduce the resistance of the source structure. In some embodiments, the connection layer is in contact with and conductively connected to all source contacts of the source structure, further reducing the resistance of the source structure.
도 1a는, 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스(100)의 평면도를 예시한다. 도 1b는, C-D 방향을 따른 도 1a에 도시된 3D 메모리 디바이스(100)의 단면도를 예시한다. 도 1c는, A-B 방향을 따른 도 1a에 도시된 3D 메모리 디바이스(100)의 단면도를 예시한다. 도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는, 하나 이상의, 예를 들어, 한 쌍의 소스 구역들(22)이 x-방향을 따라 연장되는 코어 구역을 포함할 수 있다. 소스 구조는 각각의 소스 구역(22)에 형성될 수 있다. 복수의 메모리 셀들이 형성되는 하나 이상의 블록 구역들(21)은 한 쌍의 소스 구역들(22) 사이에 있을 수 있다. 메모리 블록은 각각의 블록 구역(21)에 형성될 수 있다.1A illustrates a top view of an example
도 1a-도 1c에 도시된 바와 같이, 3D 메모리 디바이스(100)는 기판(102), 및 기판(102) 위의 스택 구조(111)를 포함할 수 있다. 블록 구역들(21)에서, 스택 구조(111)는, 기판(102) 위에 인터리빙되는 복수의 전도체 층들(123) 및 복수의 절연 층들(124)을 포함할 수 있다. 블록 구역들(21)에서, 스택 구조(111)는 또한, 수직 방향(예를 들어, z-방향)을 따라 기판(102) 내로 스택 구조(111)를 통해 연장되는 복수의 채널 구조들(110)을 포함할 수 있다. 각각의 채널 구조(110)는, 최하부 부분의 에피택셜 부분, 최상부 부분의 드레인 구조, 및 에피택셜 부분과 드레인 구조 사이의 반도체 채널을 포함할 수 있다. 반도체 채널은 메모리 막, 반도체 층 및 유전체 코어를 포함할 수 있다. 에피택셜 부분은 기판(102)과 접촉하고 기판(102)에 전도성으로 연결될 수 있다. 반도체 채널은 드레인 구조 및 에피택셜 부분과 접촉하고 드레인 구조 및 에피택셜 부분에 전도성으로 연결될 수 있다. 반도체 채널들 및 제어 전도체 층들에 의해 복수의 메모리 셀들이 형성될 수 있다.1A-1C , the
소스 구조는 x-방향을 따라 연장되도록 소스 구역(22)에 형성될 수 있다. 소스 구조는 각각 개개의 절연 구조(미도시)에 있는 복수의 소스 콘택들(104)을 포함할 수 있다. 하나의 소스 구역(22)에(예를 들어, 동일한 소스 구조 내에서) 형성된 소스 콘택들(104) 및 개개의 절연 구조들은 x-방향을 따라 정렬될 수 있다. 소스 구조들 각각은 스택 구조(111)를 통해 수직으로 연장되고 기판(102)과 접촉할 수 있다. 소스 전압은 소스 구조 및 기판(102)을 통해 메모리 셀들에 인가될 수 있다. 3D 메모리 디바이스(100)는, x-방향을 따라 정렬되고 그리고 소스 구조를 각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들(104)로 분할하는 하나 이상의 지지 구조들(220)을 포함할 수 있다. 일부 실시예들에서, 지지 구조(220)는 절단 구조(114), 및 절단 구조(114)와 기판(102) 사이의 부분 스택(221)을 포함한다. 부분 스택(221)은, 기판(102) 위에, 인터리빙되는 복수의 전도체 부분들(223) 및 절연 부분들(224)을 포함할 수 있다. 각각의 지지 구조(220)는 y-방향을 따라 인접한 메모리 블록들(또는 블록 영역들(21))과 접촉할 수 있고, x-방향을 따라 개개의 소스 구조의 인접한 절연 구조들과 접촉할 수 있다. 지지 구조(220)는 소스 구조들 및 전도체 층들(123)의 형성 동안 3D 메모리 디바이스(100)에 대한 지지를 제공할 수 있다. 3D 메모리 디바이스(100)는 적어도 2개의 인접한 소스 콘택들(104)과 접촉하고 인접한 소스 콘택들(104)에 전도성으로 연결된 연결 층(108), 및 연결 층(108)을 부분적으로 커버하는 유전체 캡 층(115)을 더 포함할 수 있다. 유전체 캡 층(115)은, 소스 콘택들(104)과 접촉하며 이들을 커버하는 연결 층(108)의 부분들을 커버할 수 있고, 인접한 소스 콘택들(104) 사이의 연결 층(108)의 부분들을 노출시킬 수 있다. 소스 전압을 전도성으로 인가하기 위한 콘택 플러그들(미도시)이 연결 층(108)의 노출된 부분들 상에 형성될 수 있다. 일부 실시예들에서, 연결 층(108)은 소스 구조의 모든 소스 콘택들(104) 위에 있고 모든 소스 콘택들(104)과 접촉하여, 소스 전압이 연결 층(108)을 통해 소스 구조의 모든 소스 콘택들(104) 상에 인가될 수 있다. 개개의 콘택 플러그를 사용하여 각각의 소스 콘택(104) 상에 소스 전압을 인가하는 것과 비교하여, 소스 구조의 저항이 감소될 수 있다. 일부 실시예들에서, 유전체 캡 층(115)은 또한, 블록 구역(21)의 적어도 일부를 커버한다. 일부 실시예들에서, 유전체 캡 층(115)은 블록 구역(21) 내의 모든 채널 구조들(110)을 커버한다. 드레인 전압을 전도성으로 인가하기 위한 콘택 플러그들(미도시)이 유전체 캡 층(115)을 통해 연장되어 형성될 수 있고 채널 구조들(110)과의 접촉을 형성할 수 있다. 예시의 용이함을 위해, 블록 구역(21) 내의 유전체 캡 층(115)의 커버리지는 도시되지 않는다. 도 1a-도 1c에 예시된 각각의 구조의 세부사항들이 아래에서 설명된다.A source structure may be formed in the
기판(102)은 실리콘(예를 들어, 단결정질 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), GOI(germanium on insulator), 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 연삭(grinding), 에칭, 화학적 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된(thinned), 박형화된 기판(예를 들어, 반도체 층)이다. 일부 실시예들에서, 기판(102)은 실리콘을 포함한다.
채널 구조들(110)은 어레이를 형성할 수 있고, 각각은 기판(102) 위로 수직으로 연장될 수 있다. 채널 구조(110)는 전도체 층(123) 및 절연 층(124)(본원에서 "전도체/절연 층 쌍들"로 지칭됨)을 각각 포함하는 복수의 쌍들을 통해 연장될 수 있다. 수평 방향(예를 들어, x-방향 및/또는 y-방향)을 따라 적어도 일 측 상에서, 스택 구조(111)는 층계 구조(미도시)를 포함할 수 있다. 스택 구조(111) 내의 전도체/절연 층 쌍들의 수(예를 들어, 32, 64, 96, 또는 128개)는 3D 메모리 디바이스(100) 내의 메모리 셀들의 수를 결정한다. 일부 실시예들에서, 스택 구조(111) 내의 전도체 층들(123) 및 절연 층들(124)은 블록 구역들(21)에서 수직 방향을 따라 교번적으로 배열된다. 전도체 층들(123)은, 이로 제한되는 것은 아니지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 포함할 수 있다. 절연 층들(124)은, 이로 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 전도체 층들(123)은 복수의 최상부 선택 전도체 층들을 갖는 최상부 전도체 층, 및 복수의 최하부 선택 전도체 층들을 갖는 최하부 전도체 층을 포함할 수 있다. 최상부 선택 전도체 층들은 최상부 선택 게이트 전극들로서 기능할 수 있고, 최하부 선택 전도체 층들은 최하부 선택 게이트 전극들로서 기능할 수 있다. 최상부 및 최하부 전도체 층들 사이의 전도체 층들(123)은 선택 게이트 전극들로서 기능할 수 있고, 교차하는(intersecting) 채널 구조들(110)을 갖는 메모리 셀들을 형성할 수 있다. 최상부 선택 게이트 전극들 및 최하부 선택 게이트 전극들은, 각각, 원하는 메모리 블록/핑거(finger)/페이지(page)를 선택하기 위해 원하는 전압들로 인가될 수 있다.The
채널 구조(110)는 스택 구조(111)를 통해 수직으로 연장되는 반도체 채널을 포함할 수 있다. 반도체 채널은 채널-형성 구조, 예를 들어, (예를 들어, 반도체 층으로서) 반도체 재료들 및 (예를 들어, 메모리 막으로서) 유전체 재료들로 충전된(filled) 채널 홀을 포함할 수 있다. 일부 실시예들에서, 반도체 층은 실리콘, 이를테면 비정질 실리콘, 폴리실리콘, 또는 단결정질 실리콘을 포함한다. 일부 실시예들에서, 메모리 막은, 터널링 층, 메모리 층("전하 트랩 층"으로 또한 알려짐), 및 차단 층을 포함하는 복합 층이다. 반도체 채널의 채널 홀의 나머지 공간은 실리콘 산화물과 같은 유전체 재료들을 포함하는 유전체 코어로 부분적으로 또는 완전히 충전될 수 있다. 반도체 채널은 원통 형상(예를 들어, 기둥(pillar) 형상)을 가질 수 있다. 일부 실시예들에 따르면, 유전체 코어, 반도체 층, 터널링 층, 메모리 층, 및 차단 층은 이 순서대로 기둥의 중심으로부터 외측 표면을 향해 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 메모리 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전 상수(high-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 층은, 실리콘 산화물/실리콘 산질화물(또는 실리콘 질화물)/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.The
일부 실시예들에서, 채널 구조(110)는 채널 구조(110)의 (예를 들어, 최하부의 하단부에서) 하부 부분에 에피택셜 부분(예를 들어, 반도체 플러그)을 더 포함한다. 본원에서 사용되는 바와 같이, 컴포넌트(예를 들어, 채널 구조(110))의 "상단부"는 수직 방향으로 기판(102)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(110))의 "하단부"는, 기판(102)이 3D 메모리 디바이스(100)의 최저 평면에 포지셔닝될 때, 수직 방향으로 기판(102)에 더 가까운 단부이다. 에피택셜 부분은, 임의의 적절한 방향들로 기판(102)으로부터 에피택셜 방식으로 성장되는 반도체 재료, 이를테면 실리콘을 포함할 수 있다. 일부 실시예들에서, 에피택셜 부분은 기판(102)과 동일한 재료인 단결정질 실리콘을 포함하는 것으로 이해된다. 다시 말해서, 에피택셜 부분은 기판(102)으로부터 성장되는 에피택셜 방식으로 성장된 반도체 층을 포함할 수 있다. 에피택셜 부분은 또한, 기판(102)과 상이한 재료를 포함할 수 있다. 일부 실시예들에서, 에피택셜 부분은 실리콘, 게르마늄, 및 실리콘 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 에피택셜 부분의 일부는 기판(102)의 최상부 표면 위에 있고, 반도체 채널과 접촉한다. 에피택셜 부분은 반도체 채널에 전도성으로 연결될 수 있다. 일부 실시예들에서, 에피택셜 부분의 최상부 표면은 최하부 절연 층(124)(예를 들어, 스택 구조(111)의 최하부에 있는 절연 층)의 최상부 표면과 최하부 표면 사이에 위치된다. In some embodiments, the
일부 실시예들에서, 채널 구조(110)는 채널 구조(110)의 상부 부분(예를 들어, 상단부)에 드레인 구조(예를 들어, 채널 플러그)를 더 포함한다. 드레인 구조는 반도체 채널의 상단부와 접촉할 수 있고, 반도체 채널에 전도성으로 연결될 수 있다. 드레인 구조는 반도체 재료들(예를 들어, 폴리실리콘) 또는 전도성 재료들(예를 들어, 금속들)을 포함할 수 있다. 일부 실시예들에서, 드레인 구조는 접착 층으로서 Ti/TiN 또는 Ta/TaN로 그리고 전도체 재료로서 텅스텐으로 충전된 개구를 포함한다. 3D 메모리 디바이스(100)의 제작 동안 반도체 채널의 상단부를 커버함으로써, 드레인 구조는, 반도체 채널에 충전된 유전체들, 이를테면 실리콘 산화물 및 실리콘 질화물의 에칭을 방지하기 위한 에칭 정지 층(etch stop layer)으로서 기능할 수 있다.In some embodiments, the
도 1a-도 1c에 도시된 바와 같이, 소스 구조는 소스 구역(22)에 형성될 수 있다. x-방향을 따라 정렬된 소스 구조는 각각 개개의 절연 구조(미도시)에 있는 복수의 소스 콘택들(104)을 포함할 수 있다. 각각의 소스 콘택(104)은 기판(102)과 접촉하고 기판(102)에 전도성으로 연결될 수 있다. 절연 구조는, 인접한 블록 구역들(21)에서 전도체 층들(123)로부터 개개의 소스 콘택(104)을 절연시킬 수 있다. 일부 실시예들에서, 소스 콘택(104)은 폴리실리콘, 알루미늄, 코발트, 구리, 및 실리사이드들 중 적어도 하나를 포함한다. 절연 구조는 적절한 유전체 재료, 이를테면, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상을 포함할 수 있다.1A-1C , a source structure may be formed in the
하나 이상의 지지 구조들(220)은 x-방향을 따라 개개의 소스 구조에 분포될 수 있다. 일부 실시예들에서, 지지 구조들(220)은 개개의 소스 구조를 복수의 소스 콘택들(104)로 분할하고, 이 각각은 개개의 절연 구조(예를 들어, 소스 콘택(104)를 둘러싸는 절연 구조)에 있다. 일부 실시예들에서, 각각의 소스 콘택(104) 및 개개의 절연 구조는, 지지 구조(220)에 의해 다른 소스 콘택(104) 및 다른 절연 구조로부터 분리된다. 인접한 블록 구역들(21)에서 스택 구조(111)의 부분들과 접촉하는 지지 구조(220)는, 절단 구조(114) 및 절단 구조(114) 아래의 부분 스택(221)을 포함할 수 있다. 일부 실시예들에서, 부분 스택(221)은 인터리빙된 복수의 전도체 부분들(223) 및 복수의 절연 부분들(224)을 포함한다. 일부 실시예들에서, y-방향을 따른 절단 구조(114)의 폭은 소스 콘택(104) 및 개개의 절연 구조의 총 폭(예를 들어, 소스 구조의 폭)보다 크거나, 같거나, 또는 작을 수 있다. 일부 실시예들에서, y-방향을 따른 절단 구조(114)의 폭은 소스 구조의 폭 이하이다. 일부 실시예들에서, z-방향을 따른 절단 구조(114)의 두께(t)는 2개의 전도체/절연 쌍들(즉, 인터리빙된 2개의 전도체 층들(123) 및 2개의 절연 층들(124))과 4개의 전도체/절연 쌍들(즉, 인터리빙된 4개의 전도체 층들(123) 및 4개의 절연 층들(124)) 사이에 있을 수 있다. 절단 구조(114)는 인접한 블록 구역들(21)에서 인터리빙된 복수의 전도체 층들(123) 및 절연 층들(124)과 접촉할 수 있다. 전도체 부분들(223) 및 절연 부분들(224)은, 각각, 인접한 블록 구역들(21)에서 동일한 레벨의 대응하는 전도체 층들(123) 및 절연 층들(124)과 접촉할 수 있다. 일부 실시예들에서, 소스 콘택(104)의 최상부 표면은 z-방향을 따라 지지 구조(220)의 최상부 표면보다 더 낮다. 동일한 소스 구조의 일부 실시예들에서, 모든 소스 콘택들(104)의 최상부 표면들은 모든 지지 구조들(220)의 최상부 표면들보다 더 낮다. 일부 실시예들에서, 지지 구조(220)는 절단 구조(114) 아래의 스페이서 층(225) 및 주변 부분 스택(221)을 포함한다. 스페이서 층(225)은 부분 스택(221)과 인접한 소스 콘택들(104) 사이에 추가적인 절연을 제공할 수 있다.One or
각각의 소스 구조는, 적어도 2개의 인접한 소스 콘택들(104) 위에 그리고 이들과 접촉하는 연결 층(108)을 더 포함할 수 있다. 예를 들어, 연결 층(108)은 하나 이상의 쌍들의 인접한 소스 콘택들(104)과 접촉하고 인접한 소스 콘택들(104)에 전도성으로 연결될 수 있다. 연결 층(108)은 자신이 접촉하는 소스 콘택들(104)에 전도성으로 연결될 수 있다. 일부 실시예들에서, 연결 층(108)은 자신이 접촉하는 소스 콘택들(104)을 부분적으로 또는 완전히 커버할 수 있다. 도 1a-도 1c에 도시된 바와 같이, 연결 층(108)은 2개의 인접한 소스 콘택들(104), 및 2개의 인접한 소스 콘택들(104) 사이의 지지 구조(220) 위에 있을 수 있다. 예를 들어, 연결 층(108)은 2개의 인접한 소스 콘택들(104), 및 2개의 인접한 소스 콘택들(104) 사이의 지지 구조(220)를 부분적으로 또는 완전히 커버할 수 있다. 소스 콘택(104)과 접촉하고 소스 콘택(104)에 전도성으로 연결된 연결 층(108)의 부분은 연결 층(108)의 제1 부분(108-1)으로 지칭될 수 있다. 지지 구조(220)와 접촉하는 연결 층(108)의 부분은 연결 층(108)의 제2 부분(108-2)으로 지칭될 수 있다. 일부 실시예들에서, 연결 층(108)의 제2 부분(108-2)은, 한 쌍의 제1 부분들(108-1), 예를 들어 x-방향을 따라 제2 부분(108-2)의 양 측상의 인접한 제1 부분들(108-1)과 접촉하고 제1 부분들(108-1)에 전도성으로 연결될 수 있다. 일부 실시예들에서, 연결 층(108)은, x-방향을 따라 서로 접촉하고 서로 전도성으로 연결되는, 복수의 제1 부분들(108-1) 및 복수의 제2 부분들(108-2)을 포함할 수 있다. 일부 실시예들에서, 연결 층(108)의 제2 부분들(108-2)의 최상부 표면들은 연결 층(108)의 제1 부분들(108-1)의 최상부 표면들보다 더 높을 수 있다.Each source structure may further include a
일부 실시예들에서, 연결 층(108)은 하나 초과의 세그먼트를 포함할 수 있으며, 이 각각은 서로 접촉하는 복수의 제1 부분들(108-1) 및 적어도 하나의 제2 부분(108-2)을 포함한다. 각각의 세그먼트는 소스 구조의 하나 이상의 쌍들의 인접한 소스 콘택들(104) 위에 있고 이와 접촉할 수 있다. 예를 들어, 연결 층(108)의 상이한 세그먼트들에 연결된 하나 이상의 쌍들의 인접한 소스 콘택들(104)은 연결 층(108)과 접촉하지 않는 하나 이상의 소스 콘택들(104)에 의해 분리될 수 있다. 연결 층(108)에서 세그먼트들의 특정 수는, 3D 메모리 디바이스(100)의 설계 및/또는 제작에 기반하여 결정되어야 하며, 본 개시내용의 실시예들에 의해 제한되지 않아야 한다. 일부 실시예들에서, 연결 층(108)은 개개의 소스 구조 내의 모든 소스 콘택들(104) 위에 있고 이와 접촉할 수 있다. 소스 전압이 소스 구조의 제2 부분들(108-2) 상에 인가될 수 있어서, 연결 층(108)에 연결된 모든 소스 콘택들(104)에 소스 전압이 인가될 수 있다.In some embodiments, the connecting
일부 실시예들에서, y-방향을 따른 연결 층(108)(또는, 존재하는 경우, 그 세그먼트들)의 폭은, 3D 메모리 디바이스(100)의 설계 및/또는 제작 프로세스에 따라 변할 수 있다. 일부 실시예들에서, 연결 층(108)은 아래의 소스 콘택들(104)을 부분적으로 커버할 수 있다. 즉, y-방향을 따른 연결 층(108)의 폭은 y-방향을 따른 소스 구조의 폭 이하이다. 일부 실시예들에서, 유전체 캡 층(115)은 연결 층(108)의 제1 부분들(108-1)을 커버하고 연결 층의 제2 부분들(108-2)을 노출시킬 수 있다. 연결 층(108)의 제2 부분(108-2)의 폭(d1)은 y-방향을 따른 유전체 캡 층(115)의 폭(d2) 이하일 수 있다. 일부 실시예들에서, 폭(d1)은 폭(d2) 미만이어서, 유전체 캡 층(115)은 (예를 들어, x-y 평면에서) 측 방향들을 따라 주변 구조들 및/또는 디바이스들로부터 제2 부분(108-2)을 절연시킬 수 있다. 일부 실시예들에서, (연결 층(108) 상에 소스 전압을 인가하기 위한, 이제 도시되는) 전도성 플러그들이 제2 부분들(108-2) 상에 형성된다. 일부 실시예들에서, 유전체 캡 층(115)은 블록 구역들(21)에 부분적으로 위치될 수 있다. 일부 실시예들에서, 유전체 캡 층(115)은 블록 구역(21) 내의 모든 채널 구조들(110)을 커버한다. 드레인 전압을 전도성으로 인가하기 위한 콘택 플러그들(미도시)이 후속적으로 유전체 캡 층(115)을 통해 연장되게 형성될 수 있고 채널 구조들(110)과의 접촉을 형성할 수 있다.In some embodiments, the width of the connection layer 108 (or segments thereof, if present) along the y-direction may vary depending on the design and/or fabrication process of the
일부 실시예들에서, 절단 구조(114)는 희생층들과 상이한 적절한 재료를 포함한다. 전도체 층들(123) 및 전도체 부분들(223)을 형성하기 위한 게이트 교체 프로세스 동안, 절단 구조(114)는 희생층들의 에칭으로부터 유지될 수 있다. 일부 실시예들에서, 절단 구조(114)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물 중 하나 이상을 포함한다. 일부 실시예들에서, 전도체 부분들(223)은 인접한 블록 구역들(21)에서 전도체 층들(123)과 동일한 재료를 포함할 수 있고, 절연 부분들(224)은 인접한 블록 구역들(21)에서 절연 층들(124)과 동일한 재료를 포함할 수 있다. 예를 들어, 전도체 부분들(223)은 텅스텐, 알루미늄, 코발트, 구리, 폴리실리콘, 및 실리사이드들 중 하나 이상을 포함할 수 있고, 절연 부분들(224)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 연결 층(108)은 텅스텐, 알루미늄, 코발트, 구리, 폴리실리콘, 및 실리사이드들 중 하나 이상을 포함한다. 일부 실시예들에서, 소스 콘택(104)은 폴리실리콘을 포함하고, 연결 층(108)은 텅스텐을 포함한다. 일부 실시예들에서, 유전체 캡 층(115)은 실리콘 산화물을 포함한다. 일부 실시예들에서, 3D 메모리 디바이스(100)는, 소스 콘택(104)과 연결 층(108) 사이의 접착력 및/또는 전도도를 개선시키기 위해, 소스 콘택(104)과 연결 층(108) 사이에 접착 층, 예를 들어, TiN을 포함한다. 일부 실시예들에서, 3D 메모리 디바이스(100)는, 절연 구조와 지지 구조(220) 사이의 접착력을 개선시키기 위해, 소스 콘택(104)의 개개의 절연 구조와 지지 구조(220) 사이에 다른 접착 층, 예를 들어, TiN을 포함한다.In some embodiments, the cutting
3D 메모리 디바이스(100)는 모놀리식 3D 메모리 디바이스의 일부일 수 있다. "모놀리식(monolithic)"이라는 용어는, 3D 메모리 디바이스의 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 디바이스들의 경우, 제작은 주변 디바이스 프로세싱 및 메모리 어레이 디바이스 프로세싱의 콘볼루션(convolution)으로 인한 부가적인 제한들에 직면한다. 예를 들어, 메모리 어레이 디바이스(예를 들어, NAND 채널 구조들)의 제작은, 동일한 기판 상에 형성되거나 형성될 주변 디바이스들과 연관된 열 버짓(thermal budget)에 의해 제약된다.The
대안적으로, 3D 메모리 디바이스(100)는 비-모놀리식(non-monolithic) 3D 메모리 디바이스의 일부일 수 있으며, 여기서 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)은 상이한 기판들 상에 개별적으로 형성된 다음, 예를 들어, 면-대-면(face-to-face) 방식으로 본딩될 수 있다. 일부 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 본딩된 비-모놀리식 3D 메모리 디바이스의 기판으로 남아 있고, 주변 디바이스(예를 들어, 페이지 버퍼(page buffer)들, 디코더들 및 래치들(미도시)과 같은 3D 메모리 디바이스(100)의 동작을 가능하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합-신호 주변 회로들을 포함)는 뒤집어지고(flipped) 하이브리드 본딩을 위해 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링들)를 향하여 아래로 향한다. 일부 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 하이브리드 본딩을 위해 뒤집어지고 주변 디바이스(미도시)를 향하여 아래로 향해, 본딩된 비-모놀리식 3D 메모리 디바이스에서, 메모리 어레이 디바이스는 주변 디바이스 위에 있다는 것이 이해된다. 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 박형화된 기판(이는 본딩된 비-모놀리식 3D 메모리 디바이스의 기판이 아님)일 수 있고, 비-모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호연결부는 이 박형화된 메모리 어레이 디바이스 기판의 후면 상에 형성될 수 있다.Alternatively,
도 7a는 제작 프로세스에서 사용되는 에칭 마스크들을 형성하기 위한 예시적인 패턴 세트(700)를 예시한다. 도 7b는 패턴 세트의 유닛(750)의 확대도를 예시한다. 패턴 세트(700) 내의 패턴들은 3D 메모리 디바이스(100)를 형성하기 위해 제작 프로세스의 상이한 스테이지들에서 사용될 수 있다. 다양한 실시예들에서, 패터닝 프로세스들에서 사용되는 포토레지스트의 타입들에 따라, 패턴 세트(700)의 패턴들 각각은 에칭 마스크의 일부 또는 에칭 마스크를 결정하기 위한 패턴일 수 있다. 예를 들어, 네거티브 포토레지스트가 패터닝을 위해 사용되면, 패턴 세트(700) 내의 패턴들은 에칭 마스크들의 부분들로서 사용될 수 있고; 포지티브 포토레지스트가 패터닝을 위해 사용되면, 패턴 세트(700) 내의 패턴들은 에칭 마스크들을 결정하기 위한 상보적 패턴들일 수 있다. 도 7a 및 도 7b에 도시된 형상들, 치수들, 및 비율들은 예시적인 목적들을 위한 것이며, 실척대로가 아니라는 것이 주목되어야 한다.7A illustrates an example pattern set 700 for forming etch masks used in a fabrication process. 7B illustrates an enlarged view of the
도 7a에 도시된 바와 같이, 패턴 세트(700)는 패턴들(702, 704, 706, 및 708)을 포함한다. 구체적으로, 패턴(702)은 슬릿 구조의 슬릿 개구들을 패터닝하기 위해 사용될 수 있고, 패턴(704)은 연결 층(108)을 패터닝하기 위해 사용될 수 있고, 패턴(706)은 절단 구조(114)를 패터닝하기 위해 사용될 수 있고, 패턴(708)은 연결 층(108) 및 주변 회로와 접촉하고 연결 층(108) 및 주변 회로에 전도성으로 연결된 콘택 플러그들을 형성하기 위해 사용될 수 있다. 패턴 세트(700)는 절단 구조(114), 슬릿 개구들, 및 연결 층(108)의 형성을 위한 복수의 반복 유닛들, 예를 들어 (750)을 포함할 수 있다. 패턴들(702, 704, 및 706)의 치수들은 제작 프로세스들에 기반하여 결정될 수 있으며, 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.As shown in FIG. 7A , pattern set 700 includes
도 7b는 각각의 패턴의 세부사항들, 예를 들어 커버리지를 도시하는 반복 유닛(750)을 예시한다. 제작 프로세스에 따라, 절단 구조(114)가 슬릿 개구들을 형성하기 위한 에칭 마스크로서 사용되는 경우, y-방향을 따른 패턴(706)의 폭(W1)은 슬릿 개구들의 폭 이상일 수 있어, 후속적으로 형성되는 지지 구조(220)는 블록 구역들(21)과 접촉한다. 별개의 에칭 마스크, 예를 들어, 패턴(702)이 슬릿 개구들을 형성하기 위해 에칭 마스크로서 사용되는 경우, 패턴(706)의 폭(W1)은 패턴(702)의 폭(W2)보다 작거나, 같거나 또는 클 수 있고; 패턴(706)의 길이(D1)는, 슬릿 개구들 및 지지 구조(220)가 원하는 치수들을 갖도록 보장하기 위해 패턴(702)의 2개의 부분들 둘 다가 패턴(706)과 중첩될 수 있도록, 패턴(702)의 2개의 부분들 사이의 길이(D2) 이상일 수 있다. 패턴(704)의 폭(W3)은, 연결 층(108)이 후속적으로 형성되는 유전체 캡 층(115)에 의해 효과적으로 한정되는/절연되는 것을 보장하기 위해 패턴(706)의 폭(W1) 이하일 수 있다. 패턴(704)의 길이(D3)는, 연결 층(108)의 제1 부분들(108-1)의 충분한 영역들이 노출되도록 하여 연결 층(108)의 제2 부분(108-2)이 연결 층(108)의 제1 부분들(108-1)과 충분한 접촉 영역을 가질 수 있도록, 각각, 길이(D2) 및 길이(D1) 이상일 수 있다. 일부 실시예들에서, W3<W1<W2이고, D2<D1<D3이다. 패턴들을 적용하는 시퀀스는, 아래에서의, 3D 메모리 디바이스(100)를 형성하기 위한 제작 프로세스에서 설명될 수 있다.7B illustrates a
도 2 내지 도 6은, 일부 실시예들에 따른, 3D 메모리 디바이스(100)를 형성하기 위한 제작 프로세스를 예시하고, 도 9는 제작 프로세스의 흐름도(900)를 예시한다. 예시의 용이함을 위해, 도 7a 및 도 7b는 제작 프로세스를 설명하기 위해 도 2 내지 도 6과 함께 예시된다.2-6 illustrate a fabrication process for forming the
프로세스의 시작시에, 적어도 하나의 절단 구조가 스택 구조에 형성된다(동작(902)). 도 2a 및 도 2b는 대응하는 구조(200)를 예시한다.At the beginning of the process, at least one cut structure is formed in the stack structure (act 902). 2A and 2B illustrate a
도 2a 및 도 2b에 도시된 바와 같이, 절단 구조(114)는 스택 구조(111)에 형성된다. 스택 구조(111)는 기판(102) 위에 형성된 인터리빙된 초기 희생층들(133i) 및 초기 절연 층들(134i)의 유전체 스택을 가질 수 있다. 초기 희생층들(133i)은 전도체 층들(123)의 후속적인 형성을 위해 사용될 수 있다. 초기 절연 층들(134i)은 절연 층들(124)의 후속적인 형성을 위해 사용될 수 있다. 일부 실시예들에서, 스택 구조(111)는 스택 구조(111)의 최상부 표면 상에 제1 유전체 캡 층(미도시)을 포함한다. 3D 메모리 디바이스(100)는 채널 구조들(110)을 형성하기 위한 채널 구역을 포함할 수 있다. 채널 구역은 복수의 소스 구역들(22) 및 인접한 소스 구역들(22) 사이의 블록 구역(21)을 포함할 수 있다.2A and 2B , a
스택 구조(111)는 층계 구조를 가질 수 있다. 층계 구조는, 재료 스택 위의 에칭 마스크, 예를 들어 패터닝된 PR 층을 사용하여, 인터리빙된 복수의 희생 재료 층들 및 절연 재료 층들을 포함하는 재료 스택을 반복적으로 에칭함으로써 형성될 수 있다. 인터리빙된 희생 재료 층들 및 절연 재료 층들은, 원하는 수의 층들에 도달할 때까지, 기판(102) 위에 희생 재료 층들 및 절연 재료 층들을 교번적으로 증착함으로써 형성될 수 있다. 희생 재료 층들 및 절연 재료 층들은 동일하거나 상이한 두께들을 가질 수 있다. 일부 실시예들에서, 희생 재료 층 및 하부 절연 재료 층은 유전체 쌍으로 지칭된다. 일부 실시예들에서, 하나 이상의 유전체 쌍들은 하나의 레벨/층계를 형성할 수 있다. 층계 구조의 형성 동안, PR 층은 트리밍되고(예를 들어, 재료 스택의 경계로부터, 종종 모든 방향들로부터 점진적으로 그리고 내측으로 에칭됨), 재료 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용된다. 트리밍된 PR의 양은 층계들의 치수들에 직접적으로 관련될 수 있다(예를 들어, 결정요인). PR 층의 트리밍은 적절한 에칭, 예를 들어 등방성 건식 에칭, 이를테면 습식 에칭을 사용하여 획득될 수 있다. 하나 이상의 PR 층들이 형성되고 층계 구조의 형성을 위해 연속적으로 트리밍될 수 있다. 각각의 유전체 쌍은 PR 층의 트리밍 후에, 희생 재료 층 및 하부 절연 재료 층 둘 다의 일부를 제거하기 위해 적절한 에천트들을 사용하여 에칭될 수 있다. 에칭된 희생 재료 층들 및 절연 재료 층들은 초기 희생층들(133i) 및 초기 절연 층들(134i)을 형성할 수 있다. 그런 다음, PR 층이 제거될 수 있다.The
절연 재료 층들 및 희생 재료 층들은 후속 게이트-교체 프로세스 동안 상이한 에칭 선택도들을 가질 수 있다. 일부 실시예들에서, 절연 재료 층들 및 희생 재료 층들은 상이한 재료들을 포함한다. 일부 실시예들에서, 절연 재료 층들은 실리콘 산화물을 포함하고, 절연 재료 층들의 증착은 화학 기상 증착(CVD), 원자 층 증착(ALD), 물리 기상 증착(PVD), 및 스퍼터링 중 하나 이상을 포함한다. 일부 실시예들에서, 희생 재료 층들은 실리콘 질화물을 포함하고, 절연 재료 층들의 증착은 CVD, PVD, ALD, 및 스퍼터링 중 하나 이상을 포함한다. 일부 실시예들에서, 희생 재료 층들 및 절연 재료 층들의 에칭은 하나 이상의 적절한 이방성 에칭 프로세스, 예를 들어 건식 에칭을 포함한다.The insulating material layers and the sacrificial material layers may have different etch selectivities during a subsequent gate-replacement process. In some embodiments, the insulating material layers and the sacrificial material layers include different materials. In some embodiments, the insulating material layers comprise silicon oxide, and the deposition of the insulating material layers comprises one or more of chemical vapor deposition (CVD), atomic layer deposition (ALD), physical vapor deposition (PVD), and sputtering. do. In some embodiments, the sacrificial material layers include silicon nitride, and the deposition of the insulating material layers includes one or more of CVD, PVD, ALD, and sputtering. In some embodiments, etching of the sacrificial material layers and insulating material layers comprises one or more suitable anisotropic etching processes, for example dry etching.
복수의 채널 구조들(110)은 절단 구조(114)의 형성 전에 또는 후에 블록 구역(21)에 형성될 수 있다. 채널 구조들(110)은 전도체 층들(123)의 형성 전에 형성될 수 있다. 예로서, 채널 구조들(110)은 절단 구조(114)의 형성 전에 형성된다. 채널 구조들(110)을 형성하기 위해, 스택 구조(111)를 통해 수직으로 연장되는 복수의 채널 홀들이 형성될 수 있다. 일부 실시예들에서, 복수의 채널 홀들이 인터리빙된 초기 희생층들(133i) 및 초기 절연 층들(134i)을 통해 형성된다. 복수의 채널 홀들은, 스택 구조(111)의 부분들을 제거하고 기판(102)을 노출시키기 위해, 에칭 마스크, 이를테면, 패터닝된 PR 층을 사용하여 이방성 에칭 프로세스를 수행함으로써 형성될 수 있다. 일부 실시예들에서, 적어도 하나의 채널 홀은 y-방향을 따라 절단 구조(114)의 각각의 측면에 형성된다. 일부 실시예들에서, 복수의 채널 홀들이 각각의 블록 구역(21)에 형성된다. 리세스 영역은, 기판(102) 위에 채널 홀을 형성하는 동일한 에칭 프로세스에 의해 그리고/또는 별도의 리세스 에칭 프로세스에 의해 기판(102)의 최상부 부분을 노출시키기 위해 각각의 채널 홀의 최하부에 형성될 수 있다. 일부 실시예들에서, 반도체 플러그는, 각각의 채널 홀의 최하부에, 예를 들어 리세스 구역 위에 형성된다. 반도체 플러그는 에피택셜 성장 프로세스 및/또는 증착 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 반도체 플러그는 에피택셜 성장에 의해 형성되고, 에피택셜 부분으로 지칭된다. 선택적으로, 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)은, 채널 홀의 측벽 상의 과잉 반도체 재료를 제거하고 그리고/또는 원하는 포지션에서 에피택셜 부분의 최상부 표면을 제어하기 위해 수행될 수 있다. 일부 실시예들에서, 에피택셜 부분의 최상부 표면은 최하부 초기 절연 층(134i)의 최상부 표면과 최하부 표면 사이에 위치된다.The plurality of
일부 실시예들에서, 채널 홀들은 적절한 에칭 프로세스, 예를 들어, 이방성 에칭 프로세스(예를 들어, 건식 에칭) 및/또는 등방성 에칭 프로세스(습식 에칭)를 수행함으로써 형성된다. 일부 실시예들에서, 에피택셜 부분은 기판(102)으로부터 에피택셜 방식으로 성장됨으로써 형성되는 단결정질 실리콘을 포함한다. 일부 실시예들에서, 에피택셜 부분은 증착 프로세스에 의해 형성된 폴리실리콘을 포함한다. 에피택셜 방식으로 성장된 에피택셜 부분의 형성은, 이로 제한되는 것은 아니지만, VPE(vapor-phase epitaxy), LPE(liquid-phase epitaxy), MPE(molecular-beam epitaxy), 또는 이들의 임의의 조합들을 포함할 수 있다. 증착된 에피택셜 부분의 형성은, 이로 제한되는 것은 아니지만, CVD, PVD, 및/또는 ALD를 포함할 수 있다.In some embodiments, the channel holes are formed by performing an appropriate etching process, eg, an anisotropic etching process (eg, dry etching) and/or an isotropic etching process (wet etching). In some embodiments, the epitaxial portion comprises monocrystalline silicon formed by epitaxially growing from the
일부 실시예들에서, 반도체 채널은 채널 홀 내의 에피택셜 부분 위에 그리고 이와 접촉하게 형성된다. 반도체 채널은, 메모리 막(예를 들어, 차단 층, 메모리 층, 및 터널링 층을 포함함), 에피택셜 부분 위에 형성되고 이와 연결되는 반도체 층, 및 채널 홀의 나머지를 충전하는 유전체 코어를 갖는 채널-형성 구조를 포함할 수 있다. 일부 실시예들에서, 채널 홀의 측벽 및 에피택셜 부분의 최상부 표면을 커버하도록 메모리 막이 먼저 증착된 다음, 메모리 막 위에 그리고 에피택셜 부분 위에 반도체 층이 증착된다. 후속적으로, 차단 층, 메모리 층 및 터널링 층이, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여, 이 순서로 증착되어 메모리 막을 형성할 수 있다. 그런 다음, 반도체 층이 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 터널링 층 상에 증착될 수 있다. 일부 실시예들에서, 반도체 층의 증착 후에 유전체 재료들, 이를테면 실리콘 산화물을 증착함으로써, 채널 홀의 나머지 공간에 유전체 코어가 충전된다.In some embodiments, a semiconductor channel is formed over and in contact with an epitaxial portion in the channel hole. A semiconductor channel is a channel having a memory film (including, for example, a blocking layer, a memory layer, and a tunneling layer), a semiconductor layer formed over and connected to the epitaxial portion, and a dielectric core filling the remainder of the channel hole- forming structures. In some embodiments, a memory film is first deposited to cover the sidewall of the channel hole and a top surface of the epitaxial portion, and then a semiconductor layer is deposited over the memory film and over the epitaxial portion. Subsequently, a blocking layer, a memory layer and a tunneling layer are deposited in this order using one or more thin film deposition processes, such as ALD, CVD, PVD, any other suitable processes, or any combination thereof to form the memory film. can be formed The semiconductor layer may then be deposited over the tunneling layer using one or more thin film deposition processes, such as ALD, CVD, PVD, any other suitable processes, or any combination thereof. In some embodiments, the remaining space of the channel hole is filled with the dielectric core by depositing dielectric materials, such as silicon oxide, after deposition of the semiconductor layer.
일부 실시예들에서, 드레인 구조는 각각의 채널 홀의 상부 부분에 형성된다. 일부 실시예들에서, 스택 구조(111)의 최상부 표면상의 그리고 각각의 채널 홀의 상부 부분에서의 메모리 막, 반도체 층, 및 유전체 코어의 부분들은, CMP, 그라인딩, 습식 에칭, 및/또는 건식 에칭에 의해 제거되어, 반도체 채널의 최상부 표면이 제1 유전체 캡 층의 최상부 표면과 최하부 표면 사이에 있을 수 있도록, 채널 홀의 상부 부분에 리세스를 형성할 수 있다. 그런 다음, 드레인 구조는, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들에 의해 금속과 같은 전도성 재료들을 리세스에 증착함으로써 형성될 수 있다. 이로써 채널 구조(110)가 형성된다. 후속적으로, 복수의 메모리 셀들이 반도체 채널들과 제어 전도체 층들의 교차에 의해 형성될 수 있다. 선택적으로, 평탄화 프로세스, 예를 들어 건식/습식 에칭 및/또는 CMP가 스택 구조(111)의 최상부 표면 상의 임의의 과잉 재료를 제거하기 위해 수행된다.In some embodiments, a drain structure is formed in an upper portion of each channel hole. In some embodiments, portions of the memory film, semiconductor layer, and dielectric core on the top surface of the
하나 이상의 절단 개구들이 서로 분리되어 소스 영역(22)에 형성될 수 있다. 패턴(706)은 절단 개구들을 패터닝하기 위해 사용될 수 있다. 절단 개구의 깊이는 절단 구조(114)의 두께(t)와 동일할 수 있다. 일부 실시예들에서, t는 2개의 초기 희생/절연 층 쌍들과 4개의 초기 희생/절연 층 쌍들의 두께들 사이이다. t의 값은 3D 메모리 디바이스(100)의 설계 및/또는 제작에 기반하여 결정되며, 본 개시내용의 실시예들에 의해 제한되지 않아야 한다. 일부 실시예들에서, 원하는 두께(t)에 도달할 때까지 스택 구조(111)의 일부를 제거하기 위해, 이방성 에칭 프로세스, 이를테면 건식 에칭이 수행된다. 일부 실시예들에서, 하나 이상의 선택적 에칭 프로세스들은, 절단 개구의 최하부 표면이 z-방향을 따라 원하는 포지션에서(예를 들어, 원하는 초기 절연 층(134i) 또는 초기 희생층(133i)의 최상부 표면 상에서) 멈출수 있도록 스택 구조(111)의 부분을 제거하는 데 사용된다.One or more cut openings may be formed in the
절단 개구를 충전하고 개개의 절단 구조(114)를 형성하기 위해, 실리콘 산화물과 같은 적절한 유전체 재료가 증착된다. 적절한 증착 프로세스, 이를테면, CVD, ALD, PVD, 스퍼터링, 또는 이들의 조합이 유전체 재료를 증착하기 위해 수행될 수 있다. 일부 실시예들에서, 절단 구조(114)는 ALD에 의해 증착된다. 선택적으로, 스택 구조(111) 위의 임의의 과잉 재료를 제거하기 위해, 평탄화 프로세스, 예를 들어 CMP 및/또는 리세스 에칭이 수행된다.A suitable dielectric material, such as silicon oxide, is deposited to fill the cut openings and form the
도 9를 다시 참조하면, 절단 구조들의 형성 후에, 슬릿 구조 및 슬릿 구조를 복수의 슬릿 개구들로 분할하는 적어도 하나의 초기 지지 구조를 형성하기 위해, 스택 구조의 부분들이 제거된다(동작(904)). 적어도 하나의 초기 지지 구조 각각은 절단 구조, 및 절단 구조 아래의 인터리빙된 복수의 희생 부분들 및 복수의 절연 부분들을 갖는다. 도 3a 및 도 3b는 대응하는 구조(300)를 예시한다.Referring again to FIG. 9 , after formation of the cut structures, portions of the stack structure are removed (act 904 ) to form a slit structure and at least one initial support structure that divides the slit structure into a plurality of slit openings. ). Each of the at least one initial support structure has a cut structure and a plurality of interleaved sacrificial portions and a plurality of insulating portions below the cut structure. 3A and 3B illustrate a
도 3a 및 도 3b에 도시된 바와 같이, 절단 구조(114)에 의해 노출된 소스 구역(22) 내의 스택 구조(111)의 부분들이 제거되어, 기판(102)을 노출시키는 슬릿 구조(106)가 형성된다. 패턴(702)은 슬릿 구조(106)를 패터닝하기 위해 사용될 수 있다. 즉, 소스 영역(22) 내의 그리고 절단 구조(114)에 인접한 스택 구조(111)의 부분들이 제거되어 슬릿 구조(106)가 형성된다. 절단 구조(114) 및 그 아래의 인터리빙된 희생 부분들 및 절연 부분들(224)(예를 들어, 슬릿 구조(106)의 에칭 후의 초기 희생층(133i) 및 초기 절연 층(134i)의 나머지 부분들)은 초기 지지 구조를 형성할 수 있다. 희생 부분들 및 절연 부분들(224)은 각각, 인접한 블록 구역들(21)에서 동일한 레벨의 희생층들 및 절연 층들(124)과 접촉할 수 있다. 하나 이상의 초기 지지 구조들은 슬릿 구조(106)를 복수의 슬릿 개구들로 분할할 수 있고, 각각은 기판(102), 및 인접한 블록 구역들(21)의 인터리빙된 희생층들 및 절연 층들을 노출시킨다. 제작 프로세스에 따라, y-방향을 따라, 절단 구조(114)의 폭(d3)은 슬릿 구조(106)의 폭(d4)보다 작거나, 같거나 또는 클 수 있다. 적절한 이방성 에칭 프로세스, 예를 들어 건식 에칭이 수행되어 슬릿 구조(106)가 형성될 수 있다.As shown in FIGS. 3A and 3B , portions of the
일부 실시예들에서, 패턴(702)은 슬릿 구조(106)를 패터닝하기 위해 사용되지 않을 수 있고, 절단 구조(114)는 스택 구조(111)의 부분들을 제거하고 슬릿 구조(106)를 형성하기 위한 에칭 마스크로서 사용될 수 있다. 이 경우, 절단 구조(114)의 폭은 슬릿 구조(106)의 폭 이상일 수 있다.In some embodiments, the
도 9를 다시 참조하면, 초기 지지 구조의 형성 후에, 각각의 초기 지지 구조의 희생 부분들 및 각각의 블록 구역의 희생층들은 전도체 부분들 및 전도체 층들로 교체되어, 적어도 하나의 지지 구조 및 복수의 메모리 블록들이 형성된다(동작(906)). 도 3a 및 도 3b는 대응하는 구조(300)를 예시한다.Referring again to FIG. 9 , after formation of the initial support structure, the sacrificial portions of each initial support structure and the sacrificial layers of each block region are replaced with conductor portions and conductor layers, such that at least one support structure and a plurality of Memory blocks are formed (act 906). 3A and 3B illustrate a
도 3a 및 도 3b에 도시된 바와 같이, 각각의 초기 지지 구조의 희생 부분들은 복수의 전도체 부분들(223)로 교체된다. 각각의 블록 구역(21) 내의 희생층들은 복수의 전도체 층들(123)(도 1c를 다시 참조함)로 교체된다. 슬릿 구조들(106)을 통해 희생 부분들 및 희생층들을 제거하기 위해, 등방성 에칭 프로세스, 예를 들어 습식 에칭이 수행될 수 있다. 복수의 측방향 리세스들은 희생층들의 제거에 의해 각각의 블록 구역(21)에 형성될 수 있고, 복수의 리세스 부분들은 희생 부분들의 제거에 의해 각각의 초기 지지 구조에 형성될 수 있다. 그런 다음, 측방향 리세스들 및 리세스 부분들을 충전하도록 전도체 재료가 증착될 수 있어, 각각의 블록 구역에 복수의 전도체 층들(123)이 형성되고, 각각의 초기 지지 구조에 복수의 전도체 부분들(223)이 형성된다. 이에 따라, 인터리빙된 복수의 전도체 부분들(223) 및 절연 부분들(224)을 갖는 부분 스택(221)이 형성될 수 있다. 절단 구조(114) 및 그 아래에 부분 스택(221)을 갖는 지지 구조(220)가 형성될 수 있다. 선택적으로, 스페이서 층(225)이 인터리빙된 전도체 부분들(223) 및 절연 부분들(224)을 둘러싸도록 형성되어, 후속적으로 형성되는 소스 구조로부터 전도체 부분들(223)이 추가로 격리된다. 일부 실시예들에서, 스페이서 층(225)이 형성되지 않을 때, 소스 콘택들(104)의 절연 구조들은 소스 콘택들(104)과 전도체 부분들(223) 사이에 전기 절연을 제공한다. 일부 실시예들에서, 전도체 재료 및 스페이서 층(225)은 각각, CVD, PVD, ALD, 및 스퍼터링 중 적어도 하나에 의해 증착된다. 3A and 3B , the sacrificial portions of each initial support structure are replaced with a plurality of
도 9를 다시 참조하면, 지지 구조 및 전도체 층들의 형성 후에, 소스 구조가 슬릿 구조에 형성되고, 연결 층의 제1 부분이 소스 구조의 각각의 소스 콘택 상에 형성된다(동작(908)). 도 4a 및 도 4b는 대응하는 구조(400)를 예시한다.Referring again to FIG. 9 , after formation of the support structure and conductor layers, a source structure is formed in the slit structure, and a first portion of a connection layer is formed on each source contact of the source structure (act 908 ). 4A and 4B illustrate a
도 4a 및 도 4b에 도시된 바와 같이, 소스 구조는 슬릿 구조(106)에 형성된다. 소스 구조는 슬릿 구조(106)의 각각의 슬릿 개구 내의 절연 구조 및 각각의 절연 구조 내의 소스 콘택(104)을 포함할 수 있다. 선택적으로, 접착 층(미도시)이 소스 구조의 형성 전에 지지 구조(220)의 최상부 표면 및/또는 측벽들 위에 증착된다. 일부 실시예들에서, 절연 구조는 실리콘 산화물을 포함하고, 소스 콘택들(104)은 폴리실리콘을 포함한다. 절연 구조 및 소스 콘택들(104) 각각은 CVD, PVD, ALD, 및 스퍼터링 중 하나 이상에 의해 증착될 수 있다. 기판(102)을 노출시키기 위해 절연 구조에 대해 리세스 에칭 프로세스가 수행될 수 있어서, 개개의 소스 콘택(104)이 기판(102)과 접촉할 수 있다. 선택적으로, 접착 층의 증착 전에 소스 콘택(104)의 과잉 재료를 제거하기 위해, 리세스 에칭 프로세스(건식 및/또는 습식 에칭)가 수행된다. 일부 실시예들에서, 접착 층은 TiN을 포함하고, CVD, PVD, ALD, 전기 도금, 및 스퍼터링 중 하나 이상에 의해 증착된다. 일부 실시예들에서, 소스 콘택들(104)의 최상부 표면들은 지지 구조(220)(또는 이러한 동작에서의 절단 구조(114))의 최상부 표면보다 더 낮을 수 있다. 선택적으로, 리세스 에칭 프로세스는, 연결 층(108)의 형성을 위한 슬릿 구조(106)에 충분한 공간을 형성도록 소스 콘택들(104)을 에치 백(etch back)하기 위해 수행될 수 있다.4A and 4B , a source structure is formed in the
일부 실시예들에서, 슬릿 구조(106)를 충전하도록 소스 콘택들(104) 위에 전도성 재료가 증착되어, 개개의 소스 콘택(104) 위에 연결 층(108)의 제1 부분(108-1)이 형성된다. 제1 부분(108-1)은 개개의 소스 콘택(104)을 부분적으로 또는 완전히 커버할 수 있다. 선택적으로, 연결 층(108)의 제1 부분(108-1)의 형성 전에, 접착 층(미도시)이 소스 콘택들(104)의 최상부 표면 위에 증착된다. 일부 실시예들에서, 전도성 재료는 텅스텐, 알루미늄, 구리, 코발트, 폴리실리콘, 및 실리사이드들 중 하나 이상을 포함한다. 일부 실시예들에서, 소스 콘택들(104)은 폴리실리콘을 포함하고, 연결 층(108)의 제1 부분들(108-1)은 텅스텐을 포함한다. 선택적으로, 연결 층(108) 및 지지 구조들(220)의 제1 부분들(108-1) 위의 임의의 과잉 재료를 제거하기 위해, 평탄화 프로세스, 예를 들어 CMP 및/또는 리세스 에칭이 수행된다. 일부 실시예들에서, 지지 구조들(220)의 최상부 표면들 및 연결 층(108)의 제1 부분들(108-1)은 x-y 평면에서 동일 평면상에 있을 수 있다.In some embodiments, a conductive material is deposited over the
다시 도 9를 참조하면, 소스 구조 및 연결 층의 제1 부분들의 형성 후에, 연결 층의 적어도 2개의 인접한 제1 부분들을 노출시키기 위해 유전체 캡 층이 소스 구조 위에 형성된다(동작(910)). 도 5a 및 도 5b는 대응하는 구조(500)를 예시한다.Referring again to FIG. 9 , after formation of the first portions of the source structure and the connecting layer, a dielectric cap layer is formed over the source structure to expose at least two adjacent first portions of the connecting layer (operation 910 ). 5A and 5B illustrate a
도 5a 및 도 5b에 도시된 바와 같이, 유전체 캡 층(115)은, 연결 층(108)의 적어도 한 쌍의 2개의 인접한 제1 부분들(108-1)을 노출시키기 위해 각각의 소스 구조 위에 형성된다. 일부 실시예들에서, 유전체 캡 층(115)은 또한, 블록 구역(21)의 적어도 일부를 커버한다. 일부 실시예들에서, 유전체 캡 층(115)은 블록 구역(21) 내의 모든 채널 구조들(110)을 커버한다. 유전체 캡 층(115)은, 연결 층(108)의 적어도 하나의 쌍의 2개의 인접한 제1 부분들(108-1)을 노출시키는 적어도 하나의 개구(214)를 포함할 수 있다. 일부 실시예들에서, 개구(214)는 또한 절단 구조(114)를 노출시킨다. 패턴(704)은 개구(214)를 패터닝하기 위해 사용될 수 있다. 유전체 캡 층(115)에 의해 커버된 영역은 연결 층(108)의 후속적으로 형성된 제2 부분들(108-2)의 커버리지에 기반하여 결정될 수 있다. 일부 실시예들에서, 유전체 캡 층(115)에 의해 커버되는 영역은, 소스 콘택들(104)을 제외한 스택 구조(111)의 다른 부분들로부터 연결 층(108)을 절연시키기 위해, x-y 평면을 따른 연결 층(108)의 제2 부분들(108-2)의 영역보다 더 클 수 있다. 예를 들어, y-방향을 따라, 유전체 캡 층(115)의 폭(d2)은 연결 층(108)의 제1 부분들(108-1)의 폭(d1)(또는 개구(214)의 폭)보다 더 크다. 일부 실시예들에서, 유전체 캡 층(115)은 블록 구역(21)을 부분적으로 커버할 수 있다.5A and 5B , a
유전체 캡 층(115)은 제1 부분들(108-1) 및 지지 구조들(220)을 커버하기 위해 실리콘 산화물과 같은 적절한 유전체 재료를 증착함으로써 형성될 수 있다. 유전체 캡 층(115)은 CVD, PVD, ALD, 및 스퍼터링 중 하나 이상에 의해 증착될 수 있다. 그런 다음, 증착된 유전체 재료는 연결 층(108)의 적어도 하나의 쌍의 인접한 제1 부분들(108-1)을 노출시키는 개구(214)를 형성하도록 패터닝될 수 있다. 일부 실시예들에서, 개구(214)는 또한, 한 쌍의 인접한 제1 부분들(108-1) 사이에서 지지 구조(220)(또는 절단 구조(114))를 노출시킬 수 있다. 개구(214)의 깊이에 따라, 절단 구조(114)는 개구(214)의 형성으로서 부분적으로 제거될 수 있다. 일부 실시예들에서, 유전체 캡 층(115)은 모든 지지 구조들(220) 및 연결 층(108)의 모든 쌍들의 인접한 제1 부분들(108-1)을 노출시킨다.The
도 9를 다시 참조하면, 유전체 캡 층의 형성 후에, 연결 층의 제2 부분이 유전체 캡 층에 형성되어, 연결 층의 한 쌍의 인접한 제1 부분들과 접촉하고 제1 부분들에 전도성으로 연결된다(동작(912)). 도 6a 및 도 6b는 대응하는 구조(600)를 예시한다.Referring back to FIG. 9 , after formation of the dielectric cap layer, a second portion of the connection layer is formed in the dielectric cap layer to contact and conductively connect the pair of adjacent first portions of the connection layer to the first portions. (act 912). 6A and 6B illustrate a corresponding structure 600 .
도 6a 및 도 6b에 도시된 바와 같이, 연결 층(108)의 제2 부분(108-2)은 유전체 캡 층(115)에 형성된다. 연결 층(108)의 제2 부분(108-2)은 연결 층(108)의 노출된 쌍의 2개의 인접한 제1 부분들(108-1)과 접촉하고 제1 부분들(108-1)에 전도성으로 연결되어, 연결 층(108)을 형성할 수 있다. 연결 층(108)의 쌍의 2개의 인접한 제1 부분들(108-1)은 연결 층(108)의 2개의 인접한 제1 부분들(108-1) 사이에서 지지 구조(220)의 양측들 상에 분포될 수 있다. 일부 실시예들에서, 연결 층(108)의 복수의 제2 부분들(108-2)이 복수의 개구들(214)에 형성되어, 연결 층(108)의 복수의 쌍들의, 예를 들어, 모든 쌍들의 인접한 제1 부분들(108-1)과 접촉하고 제1 부분들(108-1)에 전도성으로 연결된다. 연결 층(108)의 제2 부분(108-2)은 개구(214)를 충전하는 적절한 전도성 재료를 증착함으로써 형성될 수 있다. 전도성 재료는 연결 층(108)의 쌍의 인접한 제1 부분들(108-1)의 노출된 부분들 및 아래의 절단 구조(114)를 완전히 또는 부분적으로 커버할 수 있다. 전도성 재료는 텅스텐, 알루미늄, 구리, 코발트, 폴리실리콘, 및 실리사이드들 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 전도성 재료는 텅스텐을 포함하고, CVD, PVD, ALD, 및 스퍼터링 중 하나 이상에 의해 증착된다. 선택적으로, 연결 층(108)의 제2 부분(108-2) 위의 임의의 과잉 재료를 제거하기 위해, 평탄화 프로세스, 예를 들어 CMP 및/또는 리세스 에칭이 수행된다.6A and 6B , the second portion 108 - 2 of the connecting
일부 실시예들에서, 3D 메모리 디바이스는 메모리 스택, 복수의 채널 구조들 및 소스 구조를 포함한다. 메모리 스택은, 기판 위에 있으며, 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 채널 구조들은 메모리 스택에서 수직으로 연장된다. 소스 구조는 메모리 스택에서 연장된다. 소스 구조는 각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들을 포함하며, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은 서로 전도성으로 연결된다.In some embodiments, the 3D memory device includes a memory stack, a plurality of channel structures and a source structure. A memory stack is over a substrate and includes a plurality of interleaved conductor layers and a plurality of insulating layers. A plurality of channel structures extend vertically in the memory stack. The source structure extends from the memory stack. The source structure includes a plurality of source contacts each within a respective insulating structure, wherein two adjacent source contacts of the plurality of source contacts are conductively connected to each other.
일부 실시예들에서, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은, 연결 층에 접촉하고 연결 층에 의해 서로 전도성으로 연결된다. 연결 층은 전도성 층일 수 있고, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 각각과 접촉할 수 있다.In some embodiments, two adjacent source contacts of the plurality of source contacts contact and are conductively connected to each other by the connection layer. The connection layer may be a conductive layer and may contact each of two adjacent source contacts of the plurality of source contacts.
일부 실시예들에서, 연결 층은 텅스텐, 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함한다.In some embodiments, the connection layer comprises at least one of tungsten, cobalt, aluminum, copper, silicides, or polysilicon.
일부 실시예들에서, 연결 층은 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 각각의 위에 배치된다.In some embodiments, a connection layer is disposed over each of two adjacent source contacts of the plurality of source contacts.
일부 실시예들에서, 3D 메모리 디바이스는 소스 구조 위에 캡 층을 더 포함한다. 캡 층은, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 위에 있는, 연결 층의 한 쌍의 제1 부분들을 커버하고, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 사이에 있는, 연결 층의 제2 부분을 노출시킬 수 있다.In some embodiments, the 3D memory device further includes a cap layer over the source structure. The cap layer covers first portions of the pair of connection layer over two adjacent source contacts of the plurality of source contacts and is between adjacent source contacts of two of the plurality of source contacts. may expose a second portion of
일부 실시예들에서, 연결 층은 복수의 소스 콘택들 각각 위에 있고 복수의 소스 콘택들 각각과 접촉한다.In some embodiments, the connection layer is over and in contact with each of the plurality of source contacts.
일부 실시예들에서, 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향을 따라, 연결 층의 폭은 소스 구조의 폭 이하이다.In some embodiments, along the other lateral direction orthogonal to the lateral direction in which the source structure extends, the width of the connecting layer is less than or equal to the width of the source structure.
일부 실시예들에서, 소스 구조는 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 사이에 그리고 연결 층에 의해 커버되는 지지 구조를 더 포함한다. 지지 구조는 소스 구조에 인접한 메모리 블록들과 접촉할 수 있다.In some embodiments, the source structure further includes a support structure covered by the connecting layer and between two adjacent one of the plurality of source contacts. The support structure may contact memory blocks adjacent to the source structure.
일부 실시예들에서, 지지 구조의 최상부 표면은 수직 방향을 따라 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들의 최상부 표면들보다 더 높고, 연결 층의 제2 부분의 최상부 표면은 수직 방향을 따라 연결 층의 한 쌍의 제1 부분들의 최상부 표면들보다 더 높다.In some embodiments, the top surface of the support structure is higher than top surfaces of two adjacent source contacts of the plurality of source contacts along the vertical direction, and the top surface of the second portion of the connecting layer connects along the vertical direction. higher than the top surfaces of the pair of first portions of the layer.
일부 실시예들에서, 지지 구조는 인터리빙된 복수의 전도체 부분들 및 복수의 절연 부분들 위에 절단 구조를 포함한다. 복수의 전도체 부분들의 각각은 소스 구조에 인접한 메모리 블록들의 대응하는 전도체 층들과 접촉할 수 있다. 복수의 절연 부분들 각각은 소스 구조에 인접한 메모리 블록들의 대응하는 절연 층들과 접촉할 수 있다.In some embodiments, the support structure includes a cut structure over the interleaved plurality of conductor portions and the plurality of insulating portions. Each of the plurality of conductor portions may be in contact with corresponding conductor layers of memory blocks adjacent the source structure. Each of the plurality of insulating portions may be in contact with corresponding insulating layers of memory blocks adjacent to the source structure.
일부 실시예들에서, 지지 구조는, 인터리빙된 복수의 전도체 부분들 및 절연 부분들과 접촉하고 이들을 둘러싸는 스페이서 층을 포함한다.In some embodiments, the support structure includes a spacer layer in contact with and surrounding the interleaved plurality of conductor portions and insulating portions.
일부 실시예들에서, 절단 구조는 실리콘 산화물을 포함한다.In some embodiments, the cleavage structure comprises silicon oxide.
일부 실시예들에서, 절단 구조의 두께는 인터리빙된 2개의 전도체 층들 및 2개의 절연 층들과 인터리빙된 4개의 전도체 층들 및 4개의 절연 층들 사이에 있다. 일부 실시예들에서, 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향을 따라, 절단 구조의 폭은 소스 구조의 폭 이하이다.In some embodiments, the thickness of the cleavage structure is between two interleaved conductor layers and two insulating layers and four interleaved conductor layers and four insulating layers. In some embodiments, along the other lateral direction orthogonal to the lateral direction in which the source structure extends, the width of the cut structure is less than or equal to the width of the source structure.
일부 실시예들에서, 복수의 소스 콘택들은 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함한다.In some embodiments, the plurality of source contacts includes at least one of cobalt, aluminum, copper, silicides, or polysilicon.
일부 실시예들에서, 3D 메모리 디바이스는, 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들의 절연 구조들과 지지 구조 사이에 그리고 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들과 연결 층 사이에 접착 층을 더 포함한다.In some embodiments, the 3D memory device is disposed between the support structure and the insulating structures of at least two adjacent source contacts of the plurality of source contacts and between the connecting layer and the at least two adjacent source contacts of the plurality of source contacts. to further include an adhesive layer.
일부 실시예들에서, 접착 층은 티타늄 질화물을 포함한다. In some embodiments, the adhesive layer comprises titanium nitride.
일부 실시예들에서, 복수의 채널 구조들 각각은, 기판과 접촉하고 기판에 전도성으로 연결된 에피택셜 부분, 에피택셜 부분과 접촉하고 에피택셜 부분에 전도성으로 연결된 반도체 채널, 및 반도체 채널과 접촉하고 반도체 채널에 전도성으로 연결된 드레인 구조를 포함한다.In some embodiments, each of the plurality of channel structures includes an epitaxial portion in contact with the substrate and conductively connected to the substrate, a semiconductor channel in contact with the epitaxial portion and conductively connected to the epitaxial portion, and a semiconductor in contact with the semiconductor channel and conductively connected to the epitaxial portion. and a drain structure conductively connected to the channel.
일부 실시예들에서, 3D 메모리 디바이스는 메모리 스택, 복수의 채널 구조들 및 복수의 소스 구조들을 포함한다. 메모리 스택은, 기판 위에 있으며, 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 채널 구조들은 메모리 스택에서 수직으로 연장된다. 복수의 소스 구조들은 메모리 스택에서 측 방향을 따라 평행하게 연장된다. 복수의 소스 구조들 각각은, 각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들, 측 방향을 따라 각각 인접한 절연 구조들과 접촉하는 복수의 지지 구조들, 및 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들에 전도성으로 연결된 연결 층을 포함한다.In some embodiments, the 3D memory device includes a memory stack, a plurality of channel structures, and a plurality of source structures. A memory stack is over a substrate and includes a plurality of interleaved conductor layers and a plurality of insulating layers. A plurality of channel structures extend vertically in the memory stack. A plurality of source structures extend in parallel along a lateral direction in the memory stack. Each of the plurality of source structures includes a plurality of source contacts each within a respective insulating structure, a plurality of support structures each in contact with adjacent insulating structures along a lateral direction, and at least two adjacent ones of the plurality of source contacts. and a connecting layer conductively connected to the source contacts.
일부 실시예들에서, 연결 층은 텅스텐, 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함한다.In some embodiments, the connection layer comprises at least one of tungsten, cobalt, aluminum, copper, silicides, or polysilicon.
일부 실시예들에서, 연결 층은 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들 각각의 위에 그리고 그와 접촉하게 배치된다.In some embodiments, the connection layer is disposed over and in contact with each of at least two adjacent source contacts of the plurality of source contacts.
일부 실시예들에서, 3D 메모리 디바이스는 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들 위에 캡 층을 더 포함한다. 캡 층은, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 위에 있는, 연결 층의 복수의 제1 부분들을 커버하고, 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 사이에 있는, 연결 층의 제2 부분을 노출시킬 수 있다.In some embodiments, the 3D memory device further includes a cap layer over at least two adjacent source contacts of the plurality of source contacts. The cap layer covers a first plurality of portions of the connection layer over two adjacent source contacts of the plurality of source contacts, and between adjacent source contacts of two of the plurality of source contacts. The second portion may be exposed.
일부 실시예들에서, 연결 층은 복수의 개개의 소스 콘택들 각각 위에 있고 그리고 복수의 개개의 소스 콘택들 각각과 접촉한다.In some embodiments, the connection layer is over and in contact with each of the plurality of individual source contacts.
일부 실시예들에서, 측 방향에 직교하는 다른 측 방향에 따른, 연결 층의 폭은 개개의 소스 구조의 폭 이하이다.In some embodiments, the width of the connecting layer along the other lateral direction orthogonal to the lateral direction is less than or equal to the width of the respective source structure.
일부 실시예들에서, 복수의 지지 구조들 각각은, 인터리빙된 복수의 전도체 부분들 및 복수의 절연 부분들 위에 절단 구조를 포함한다. 복수의 전도체 부분들의 각각은 개개의 소스 구조에 인접한 메모리 블록들의 대응하는 전도체 층들과 접촉할 수 있다. 복수의 절연 부분들 각각은 개개의 소스 구조에 인접한 메모리 블록들의 대응하는 절연 층들과 접촉할 수 있다.In some embodiments, each of the plurality of support structures includes a cut structure over the plurality of interleaved conductor portions and the plurality of insulating portions. Each of the plurality of conductor portions may be in contact with corresponding conductor layers of memory blocks adjacent the respective source structure. Each of the plurality of insulating portions may contact corresponding insulating layers of the memory blocks adjacent the respective source structure.
일부 실시예들에서, 복수의 지지 구조들 각각의 최상부 표면은 수직 방향을 따라 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들의 최상부 표면들보다 더 높다. 일부 실시예들에서, 연결 층의 제2 부분의 최상부 표면은 수직 방향을 따라 연결 층의 한 쌍의 제1 부분들의 최상부 표면들보다 더 높다.In some embodiments, a top surface of each of the plurality of support structures is higher than top surfaces of at least two adjacent source contacts of the plurality of source contacts along the vertical direction. In some embodiments, the top surface of the second portion of the connection layer is higher than the top surfaces of the pair of first portions of the connection layer along the vertical direction.
일부 실시예들에서, 절단 구조는 실리콘 산화물을 포함한다.In some embodiments, the cleavage structure comprises silicon oxide.
일부 실시예들에서, 절단 구조의 두께는 인터리빙된 2개의 전도체 층들 및 2개의 절연 층들과 인터리빙된 4개의 전도체 층들 및 4개의 절연 층들 사이에 있다. 일부 실시예들에서, 개개의 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향에 따른, 절단 구조의 폭은 개개의 소스 구조의 폭 이하이다.In some embodiments, the thickness of the cleavage structure is between two interleaved conductor layers and two insulating layers and four interleaved conductor layers and four insulating layers. In some embodiments, the width of the cut structure along the other lateral direction orthogonal to the lateral direction in which the respective source structure extends is less than or equal to the width of the respective source structure.
일부 실시예들에서, 복수의 소스 콘택들은 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함한다.In some embodiments, the plurality of source contacts includes at least one of cobalt, aluminum, copper, silicides, or polysilicon.
일부 실시예들에서, 3D 메모리 디바이스는 복수의 소스 콘택들 중 적어도 2개의 인접한 콘택들과 연결 층 사이에 그리고 복수의 소스 콘택들 중 적어도 2개의 인접한 콘택들과 지지 구조 사이에 접착 층을 더 포함한다.In some embodiments, the 3D memory device further comprises an adhesive layer between the connection layer and at least two adjacent contacts of the plurality of source contacts and between the support structure and at least two adjacent contacts of the plurality of source contacts. do.
일부 실시예들에서, 접착 층은 티타늄 질화물을 포함한다 In some embodiments, the adhesive layer comprises titanium nitride.
일부 실시예들에서, 복수의 채널 구조들 각각은, 기판과 접촉하고 기판에 전도성으로 연결된 에피택셜 부분, 에피택셜 부분과 접촉하고 에피택셜 부분에 전도성으로 연결된 반도체 채널, 및 반도체 채널과 접촉하고 반도체 채널에 전도성으로 연결된 드레인 구조를 포함한다.In some embodiments, each of the plurality of channel structures includes an epitaxial portion in contact with and conductively connected to the substrate, a semiconductor channel in contact with the epitaxial portion and conductively connected to the epitaxial portion, and a semiconductor in contact with the semiconductor channel and conductively connected to the epitaxial portion. and a drain structure conductively connected to the channel.
일부 실시예들에서, 3D 메모리 디바이스를 형성하기 위한 방법은 다음의 동작들을 포함한다. 먼저, 절단 구조가 스택 구조에 형성되며, 스택 구조는, 인터리빙된 복수의 초기 희생층들 및 복수의 초기 절연 층들을 포함한다. 절단 구조에 인접한 스택 구조의 부분들이 제거되어 슬릿 구조 및 초기 지지 구조가 형성되며, 초기 지지 구조는 슬릿 구조를 복수의 슬릿 개구들로 분할한다. 지지 구조를 형성하기 위해, 복수의 슬릿 개구들을 통해 복수의 전도체 부분들이 형성된다. 복수의 슬릿 개구들 각각에 소스 콘택이 형성된다. 연결 층의 한 쌍의 제1 부분들은, 복수의 슬릿 개구들 중 인접한 슬릿 개구들에서 소스 콘택들과 접촉하고 소스 콘택들에 전도성으로 연결되게 형성된다. 연결 층의 제2 부분은 연결 층의 한 쌍의 제1 부분들과 접촉하고 제1 부분들에 전도성으로 연결된다.In some embodiments, a method for forming a 3D memory device includes the following operations. First, a cut structure is formed in the stack structure, and the stack structure includes a plurality of interleaved initial sacrificial layers and a plurality of initial insulating layers. Portions of the stack structure adjacent the cut structure are removed to form a slit structure and an initial support structure, the initial support structure dividing the slit structure into a plurality of slit openings. A plurality of conductor portions are formed through the plurality of slit openings to form the support structure. A source contact is formed in each of the plurality of slit openings. The pair of first portions of the connection layer are formed in contact with and conductively connected to the source contacts at adjacent slit openings of the plurality of slit openings. A second portion of the connecting layer is in contact with and conductively connected to the first portions of the pair of connecting layers.
일부 실시예들에서, 방법은, 제2 부분이 캡 층을 통해 쌍의 제1 부분들과 접촉하고 제1 부분들에 전도성으로 연결되도록, 연결 층의 제2 부분을 형성하기 전에 연결 층의 한 쌍의 제1 부분들 위에 캡 층을 형성하고 노출시키는 것을 더 포함한다.In some embodiments, the method includes one portion of the connecting layer prior to forming the second portion of the connecting layer such that the second portion contacts and conductively connects to the first portions of the pair through the cap layer. The method further includes forming and exposing a cap layer over the first portions of the pair.
일부 실시예들에서, 캡 층을 형성하는 것은, 연결 층의 한 쌍의 제1 부분들을 커버하도록 캡 재료 층을 증착하는 것, 및 연결 층의 한 쌍의 제1 부분들 및 절단 구조를 노출시키기 위해 캡 재료 층의 일부를 제거하는 것을 포함한다.In some embodiments, forming the cap layer includes depositing a cap material layer to cover the pair of first portions of the connecting layer, and exposing the pair of first portions of the connecting layer and the cut structure. removing a portion of the cap material layer to
일부 실시예들에서, 연결 층의 한 쌍의 제1 부분들을 형성하는 것은 복수의 슬릿 개구들 중 인접한 슬릿 개구들에서 소스 콘택들 위에 전도성 재료를 증착하는 것을 포함하고, 연결 층의 제2 부분을 형성하는 것은 캡 층의 제거된 부분을 충전시키기 위해 전도성 재료를 증착하는 것을 포함한다.In some embodiments, forming the pair of first portions of the connecting layer comprises depositing a conductive material over the source contacts at adjacent ones of the plurality of slit openings, wherein the second portion of the connecting layer is formed. Forming includes depositing a conductive material to fill the removed portion of the cap layer.
일부 실시예들에서, 방법은 캡 재료 층과 연결 층의 제1 부분들의 쌍들 사이에 접착 층을 증착하는 것을 더 포함한다.In some embodiments, the method further comprises depositing an adhesive layer between the pairs of the first portions of the cap material layer and the connecting layer.
일부 실시예에서, 절단 구조를 형성하는 것은 스택 구조에 절단 개구를 형성하는 것 및 절단 개구를 충전하도록 유전체 재료를 증착하는 것을 포함한다.In some embodiments, forming the cut structure includes forming cut openings in the stack structure and depositing a dielectric material to fill the cut openings.
일부 실시예들에서, 슬릿 구조 및 초기 지지 구조를 형성하기 위해 절단 구조에 인접한 스택 구조의 부분들을 제거하는 것은, 절단 구조 및 인터리빙된 복수의 희생 부분들 및 복수의 절연 부분들이 초기 지지 구조를 형성하도록, 기판을 노출시키는 슬릿 구조를 형성하기 위해 측 방향을 따라 절단 구조에 인접한 스택 구조의 부분들을 제거하는 것을 포함한다.In some embodiments, removing portions of the stack structure adjacent the cut structure to form the slit structure and the initial support structure comprises: the cut structure and the interleaved plurality of sacrificial portions and the plurality of insulating portions form the initial support structure. and removing portions of the stack structure adjacent the cut structure along a lateral direction to form a slit structure exposing the substrate.
일부 실시예들에서, 복수의 전도체 부분들을 형성하는 것은, 복수의 리세스 부분들을 형성하기 위해, 복수의 슬릿 개구들을 통해, 지지 구조 내의 복수의 희생 부분들을 제거하는 것을 포함한다. 일부 실시예들에서, 복수의 전도체 부분들을 형성하는 것은 또한, 복수의 전도체 부분들을 형성하기 위해 복수의 리세스 부분들을 충전하도록 전도체 재료를 증착하는 것을 포함한다.In some embodiments, forming the plurality of conductor portions includes removing the plurality of sacrificial portions in the support structure through the plurality of slit openings to form a plurality of recess portions. In some embodiments, forming the plurality of conductor portions also includes depositing a conductor material to fill the plurality of recess portions to form the plurality of conductor portions.
일부 실시예들에서, 방법은, 복수의 블록 부분이 초기 지지 구조와 접촉하도록, 복수의 전도체 부분들을 형성하는 동일한 동작에서 스택 구조의 복수의 블록 부분들에 복수의 전도체 층들을 형성하는 것을 더 포함하며, 여기서, 복수의 전도체 층들은, 복수의 측방향 리세스를 형성하기 위해 복수의 슬릿 개구를 통해 복수의 블록 부분에서 복수의 희생층을 제거하고 그리고 복수의 전도체 층들을 형성하기 위해 복수의 측방향 리세스를 충전하도록 전도체 재료를 증착함으로써 형성된다.In some embodiments, the method further comprises forming the plurality of conductor layers on the plurality of block portions of the stack structure in the same operation of forming the plurality of conductor portions, such that the plurality of block portions contact the initial support structure. wherein the plurality of conductor layers remove the plurality of sacrificial layers from the plurality of block portions through the plurality of slit openings to form a plurality of lateral recesses and the plurality of sides to form a plurality of conductor layers It is formed by depositing a conductor material to fill the directional recesses.
일부 실시예들에서, 소스 콘택을 형성하는 것은 개개의 슬릿 개구를 충전하기 위해 코발트, 알루미늄, 구리, 실리사이드들 또는 폴리실리콘 중 적어도 하나를 증착하는 것을 포함한다.In some embodiments, forming the source contact includes depositing at least one of cobalt, aluminum, copper, silicides or polysilicon to fill the respective slit opening.
일부 실시예들에서, 방법은, 절연 구조가 기판을 노출시키도록 소스 콘택 전에 슬릿 개구에 절연 구조를 형성하는 것 및 절연 구조와 지지 구조 사이에 다른 접착 층을 증착하는 것을 더 포함한다.In some embodiments, the method further includes forming an insulating structure in the slit opening before the source contact so that the insulating structure exposes the substrate and depositing another adhesive layer between the insulating structure and the support structure.
특정 실시예에 대한 전술한 설명은, 다른 사람들이 당해 기술 분야의 기술 내에서 지식을 적용함으로써, 과도한 실험 없이, 본 개시내용의 일반적인 개념에서 벗어나지 않고, 특정 실시예와 같은 다양한 애플리케이션들에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시내용의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응들 및 수정들은, 본원에서 제시된 교시 및 지침에 기반하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있도록 의도된다. 본원에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것이며, 따라서 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다는 것이 이해되어야 한다.The foregoing description of a specific embodiment is easy to understand for various applications, such as the specific embodiment, without departing from the general concept of the present disclosure, without undue experimentation, by others applying knowledge within the skill of the art. It will set forth the general nature of the present disclosure so that it may be adapted and/or adapted in any way. Accordingly, such adaptations and modifications are intended to fall within the meaning and scope of equivalents of the disclosed embodiments, based on the teaching and guidance presented herein. It is to be understood that the phraseology or terminology herein is for the purpose of description and not limitation, and thus should be interpreted by one of ordinary skill in the art in light of the teachings and guidance herein.
본 개시내용의 실시예들은, 특정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 위에서 설명되었다. 이들 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본원에서 임의적으로 정의되었다. 특정된 기능들 및 이들의 관계들이 적절하게 수행되는 한, 대안적인 경계들이 정의될 수 있다.Embodiments of the present disclosure have been described above with the aid of functional building blocks that illustrate the implementation of the specified functions and their relationships. The boundaries of these functional building blocks have been arbitrarily defined herein for convenience of description. Alternative boundaries may be defined as long as the specified functions and their relationships are properly performed.
발명의 내용 섹션 및 요약서 섹션은, 본 발명자(들)에 의해 고려되는 바와 같이 모든 예시적인 실시예들이 아닌 하나 이상의 예시적인 실시예들을 제시할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로든 제한하도록 의도되지 않는다.The content of the invention section and the abstract section may present one or more, but not all, exemplary embodiments as contemplated by the inventor(s), and thus It is not intended to be limiting in any way.
본 개시내용의 폭 및 범위는 위에서 설명된 예시적인 실시예들 중 임의의 것에 의해 제한되지 않아야 하며, 다음의 청구항들 및 이들의 등가물들에 따라서만 정의되어야 한다.The breadth and scope of the present disclosure should not be limited by any of the exemplary embodiments described above, but should be defined only in accordance with the following claims and their equivalents.
Claims (42)
기판 위의 메모리 스택 ―상기 메모리 스택은 인터리빙된(interleaved) 복수의 전도체 층들 및 복수의 절연 층들을 포함함―;
상기 메모리 스택 내에서 수직으로 연장되는 복수의 채널 구조들; 및
상기 메모리 스택 내에서 연장되는 소스 구조
를 포함하며, 상기 소스 구조는, 각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들을 포함하고,
상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은 서로 전도성으로 연결되는, 3차원 메모리 디바이스.A three-dimensional (3D) memory device comprising:
a memory stack over a substrate, the memory stack comprising a plurality of interleaved conductor layers and a plurality of insulating layers;
a plurality of channel structures extending vertically within the memory stack; and
a source structure extending within the memory stack
wherein the source structure comprises a plurality of source contacts each within a respective insulating structure;
two adjacent source contacts of the plurality of source contacts are conductively connected to each other.
상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들은 연결 층과 접촉하고 상기 연결층에 의해 서로 전도성으로 연결되며, 상기 연결 층은, 전도성 층이고 또 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 각각과 접촉하는,
3차원 메모리 디바이스.According to claim 1,
adjacent source contacts of two of the plurality of source contacts are in contact with and conductively connected to each other by the connection layer, the connection layer being a conductive layer and adjacent source contacts of two of the plurality of source contacts in contact with each of the
3D memory device.
상기 연결 층은 텅스텐, 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함하는, 3차원 메모리 디바이스.3. The method of claim 2,
wherein the connection layer comprises at least one of tungsten, cobalt, aluminum, copper, silicides, or polysilicon.
상기 연결 층은 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 각각의 위에 배치되는, 3차원 메모리 디바이스.4. The method of claim 2 or 3,
and the connection layer is disposed over each of two adjacent source contacts of the plurality of source contacts.
상기 소스 구조 위에 캡(cap) 층을 더 포함하며,
상기 캡 층은, 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 위에 있는 상기 연결 층의 한 쌍의 제1 부분들을 커버하고 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 사이에 있는 상기 연결층의 제2 부분을 노출시키는,
3차원 메모리 디바이스.5. The method of claim 4,
Further comprising a cap layer over the source structure,
The cap layer covers a first pair of portions of the connection layer over two adjacent source contacts of the plurality of source contacts and between the two adjacent source contacts of the plurality of source contacts. exposing a second portion of the connecting layer;
3D memory device.
상기 연결 층은, 상기 복수의 소스 콘택들 각각의 위에 있고 그리고 상기 복수의 소스 콘택들 각각과 접촉하는, 3차원 메모리 디바이스.6. The method of claim 5,
and the connection layer is over and in contact with each of the plurality of source contacts.
상기 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향을 따라, 상기 연결 층의 폭은 상기 소스 구조의 폭 이하인, 3차원 메모리 디바이스.7. The method of claim 6,
along the other lateral direction orthogonal to the lateral direction in which the source structure extends, the width of the connecting layer is less than or equal to the width of the source structure.
상기 소스 구조는, 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 사이에 그리고 상기 연결 층에 의해 커버되는 지지 구조를 더 포함하며, 상기 지지 구조는 상기 소스 구조에 인접한 메모리 블록들과 접촉하는, 3차원 메모리 디바이스.8. The method of claim 7,
The source structure further includes a support structure covered by the connection layer and between two adjacent source contacts of the plurality of source contacts, the support structure being in contact with memory blocks adjacent to the source structure. , a three-dimensional memory device.
상기 지지 구조의 최상부 표면은 수직 방향을 따라 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들의 최상부 표면들보다 더 높고,
상기 연결 층의 제2 부분의 최상부 표면은 상기 수직 방향을 따라 상기 연결 층의 한 쌍의 제1 부분들의 최상부 표면들보다 더 높은, 3차원 메모리 디바이스.9. The method according to any one of claims 5 to 8,
a top surface of the support structure is higher than top surfaces of adjacent two of the plurality of source contacts along a vertical direction;
and a top surface of the second portion of the connection layer is higher than top surfaces of the pair of first portions of the connection layer along the vertical direction.
상기 지지 구조는, 인터리빙된 복수의 전도체 부분들 및 복수의 절연 부분들 위의 절단 구조를 포함하며, 상기 복수의 전도체 부분들 각각은 상기 소스 구조에 인접한 메모리 블록들 내의 대응하는 전도체 층들과 접촉하고, 상기 복수의 절연 부분들 각각은 상기 소스 구조에 인접한 메모리 블록들 내의 대응하는 절연 층들과 접촉하는, 3차원 메모리 디바이스.10. The method of claim 9,
The support structure includes a plurality of interleaved conductor portions and a cut structure over a plurality of insulating portions, each of the plurality of conductor portions in contact with corresponding conductor layers in memory blocks adjacent the source structure and , wherein each of the plurality of insulating portions is in contact with corresponding insulating layers in memory blocks adjacent the source structure.
상기 지지 구조는, 상기 인터리빙된 복수의 전도체 부분들 및 절연 부분들과 접촉하며 상기 인터리빙된 복수의 전도체 부분들 및 절연 부분들을 둘러싸는 스페이서 층을 포함하는, 3차원 메모리 디바이스.11. The method of claim 10,
wherein the support structure comprises a spacer layer in contact with the interleaved plurality of conductor portions and insulating portions and surrounding the interleaved plurality of conductor portions and insulating portions.
상기 절단 구조는 실리콘 산화물을 포함하는, 3차원 메모리 디바이스.12. The method of claim 10 or 11,
wherein the cut structure comprises silicon oxide.
상기 절단 구조의 두께는 인터리빙된 2개의 전도체 층들과 2개의 절연 층들 및 인터리빙된 4개의 전도체 층들과 4개의 절연 층들 사이이고;
상기 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향에 따른, 상기 절단 구조의 폭은 상기 소스 구조의 폭 이하인, 3차원 메모리 디바이스.13. The method of claim 12,
the thickness of the cut structure is between interleaved two conductor layers and two insulating layers and interleaved four conductor layers and four insulating layers;
and a width of the cut structure along the other lateral direction orthogonal to the lateral direction in which the source structure extends is less than or equal to a width of the source structure.
상기 복수의 소스 콘택들은 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함하는, 3차원 메모리 디바이스.14. The method according to any one of claims 1 to 13,
wherein the plurality of source contacts comprises at least one of cobalt, aluminum, copper, silicides, or polysilicon.
상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들의 절연 구조들과 상기 지지 구조 사이에, 그리고 상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들과 상기 연결 층 사이에 접착 층을 더 포함하는, 3차원 메모리 디바이스.15. The method according to any one of claims 2 to 14,
and an adhesive layer between the support structure and insulating structures of at least two adjacent source contacts of the plurality of source contacts and between the connection layer and the at least two adjacent source contacts of the plurality of source contacts. A three-dimensional memory device.
상기 접착 층은 티타늄 질화물을 포함하는, 3차원 메모리 디바이스.16. The method of claim 15,
wherein the adhesive layer comprises titanium nitride.
상기 복수의 채널 구조들 각각은, 기판과 접촉하고 상기 기판에 전도성으로 연결된 에피택셜 부분, 상기 에피택셜 부분과 접촉하고 상기 에피택셜 부분에 전도성으로 연결된 반도체 채널, 및 상기 반도체 채널과 접촉하고 상기 반도체 채널에 전도성으로 연결된 드레인 구조를 포함하는, 3차원 메모리 디바이스.According to claim 1,
Each of the plurality of channel structures includes an epitaxial portion in contact with a substrate and conductively connected to the substrate, a semiconductor channel in contact with the epitaxial portion and conductively connected to the epitaxial portion, and a semiconductor channel in contact with the semiconductor channel and the semiconductor A three-dimensional memory device comprising a drain structure conductively coupled to the channel.
기판 위의 메모리 스택 ―상기 메모리 스택은 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함함―;
상기 메모리 스택 내에서 수직으로 연장되는 복수의 채널 구조들; 및
메모리 스택 내에서 측 방향을 따라 평행하게 연장되는 복수의 소스 구조들
을 포함하며,
상기 복수의 소스 구조들 각각은,
각각 개개의 절연 구조 내에 있는 복수의 소스 콘택들,
상기 측 방향을 따라 각각 인접한 절연 구조들과 접촉하는 복수의 지지 구조들, 및
복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들에 전도성으로 연결된 연결 층
을 포함하는, 3차원 메모리 디바이스.A three-dimensional (3D) memory device comprising:
a memory stack over a substrate, the memory stack comprising a plurality of interleaved conductor layers and a plurality of insulating layers;
a plurality of channel structures extending vertically within the memory stack; and
a plurality of source structures extending in parallel along a lateral direction within the memory stack
includes,
Each of the plurality of source structures,
a plurality of source contacts, each in a respective insulating structure;
a plurality of support structures each in contact with adjacent insulating structures along the lateral direction, and
a connecting layer conductively connected to adjacent source contacts of at least two of the plurality of source contacts
A three-dimensional memory device comprising a.
상기 연결 층은 상기 복수의 소스 콘택들 중 2개의 인접한 소스 콘택들 각각의 위에 그리고 상기 인접한 소스 콘택들 각각과 접촉하게 배치되는, 3차원 메모리 디바이스.19. The method of claim 18,
and the connection layer is disposed over and in contact with each of two adjacent source contacts of the plurality of source contacts.
상기 연결 층은 텅스텐, 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함하는, 3차원 메모리 디바이스.20. The method of claim 18 or 19,
wherein the connection layer comprises at least one of tungsten, cobalt, aluminum, copper, silicides, or polysilicon.
상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들 위에 캡 층을 더 포함하며,
상기 캡 층은, 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들 위에 있는, 상기 연결 층의 복수의 제1 부분들을 커버하고 그리고 상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들 사이에 있는, 상기 연결 층의 제2 부분을 노출시키는, 3차원 메모리 디바이스.19. The method of claim 18,
a cap layer over at least two adjacent source contacts of the plurality of source contacts;
The cap layer covers a first plurality of portions of the connection layer over at least two adjacent source contacts of a plurality of source contacts and between at least two adjacent source contacts of the plurality of source contacts. exposing a second portion of the connection layer.
상기 연결 층은, 각각 상기 복수의 소스 콘택들 각각 위에 있고 그리고 상기 복수의 소스 콘택들 각각과 접촉하는, 3차원 메모리 디바이스.22. The method of claim 21,
wherein the connection layer is respectively over and in contact with each of the plurality of source contacts.
상기 측 방향에 직교하는 다른 측 방향에 따른, 상기 연결 층의 폭은 개개의 소스 구조의 폭 이하인, 3차원 메모리 디바이스.23. The method of claim 22,
and a width of the connecting layer along the other lateral direction orthogonal to the lateral direction is less than or equal to the width of the respective source structure.
상기 복수의 지지 구조들 각각은, 인터리빙된 복수의 전도체 부분들 및 복수의 절연 부분들 위에 절단 구조를 포함하고, 상기 복수의 전도체 부분들 각각은 상기 개개의 소스 구조에 인접한 메모리 블록들 내의 대응하는 전도체 층들과 접촉하고, 상기 복수의 절연 부분들 각각은 상기 개개의 소스 구조에 인접한 메모리 블록들 내의 대응하는 절연 층들과 접촉하는, 3차원 메모리 디바이스.24. The method of claim 23,
Each of the plurality of support structures includes a cut structure over a plurality of interleaved conductor portions and a plurality of insulating portions, each of the plurality of conductor portions having a corresponding corresponding in memory blocks adjacent the respective source structure. and in contact with conductor layers, each of the plurality of insulating portions in contact with corresponding insulating layers in memory blocks adjacent the respective source structure.
상기 복수의 지지 구조들 각각의 최상부 표면은 수직 방향을 따라 상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들의 최상부 표면들보다 더 높고; 그리고
상기 연결 층의 제2 부분의 최상부 표면은 상기 수직 방향을 따라 상기 연결 층의 한 쌍의 제1 부분들의 최상부 표면들보다 더 높은, 3차원 메모리 디바이스.25. The method according to any one of claims 21 to 24,
a top surface of each of the plurality of support structures is higher than top surfaces of adjacent source contacts of at least two of the plurality of source contacts along a vertical direction; and
and a top surface of the second portion of the connection layer is higher than top surfaces of the pair of first portions of the connection layer along the vertical direction.
상기 절단 구조는 실리콘 산화물을 포함하는, 3차원 메모리 디바이스.26. The method of claim 25,
wherein the cut structure comprises silicon oxide.
상기 절단 구조의 두께는 인터리빙된 2개의 전도체 층들과 2개의 절연 층들 및 인터리빙된 4개의 전도체 층들과 4개의 절연 층들 사이이고;
상기 개개의 소스 구조가 연장되는 측 방향에 직교하는 다른 측 방향에 따른, 상기 절단 구조의 폭은 상기 개개의 소스 구조의 폭 이하인,
3차원 메모리 디바이스.27. The method of claim 26,
the thickness of the cut structure is between interleaved two conductor layers and two insulating layers and interleaved four conductor layers and four insulating layers;
a width of the cut structures along another lateral direction orthogonal to the lateral direction in which the respective source structures extend is less than or equal to the width of the respective source structures;
3D memory device.
상기 복수의 소스 콘택들은 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 포함하는, 3차원 메모리 디바이스.28. The method according to any one of claims 18 to 27,
wherein the plurality of source contacts comprises at least one of cobalt, aluminum, copper, silicides, or polysilicon.
상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들과 상기 연결 층 사이에 그리고 상기 복수의 소스 콘택들 중 적어도 2개의 인접한 소스 콘택들과 지지 구조 사이에 접착 층을 더 포함하는, 3차원 메모리 디바이스.29. The method of claim 28,
and an adhesive layer between adjacent source contacts of at least two of the plurality of source contacts and the connection layer and between adjacent source contacts of at least two of the plurality of source contacts and a support structure. device.
상기 접착 층은 티타늄 질화물을 포함하는, 3차원 메모리 디바이스.30. The method of claim 29,
wherein the adhesive layer comprises titanium nitride.
상기 복수의 채널 구조들 각각은 상기 기판과 접촉하고 상기 기판에 전도성으로 연결된 에피택셜 부분, 상기 에피택셜 부분과 접촉하고 상기 에피택셜 부분에 전도성으로 연결된 반도체 채널, 및 상기 반도체 채널과 접촉하고 상기 반도체 채널에 전도성으로 연결된 드레인 구조를 포함하는, 3차원 메모리 디바이스.19. The method of claim 18,
each of the plurality of channel structures includes an epitaxial portion in contact with the substrate and conductively connected to the substrate, a semiconductor channel in contact with the epitaxial portion and conductively connected to the epitaxial portion, and a semiconductor channel in contact with and conductively connected to the semiconductor channel. A three-dimensional memory device comprising a drain structure conductively coupled to the channel.
스택 구조에 절단 구조를 형성하는 단계 ―상기 스택 구조는 인터리빙된 복수의 초기 희생층들 및 복수의 초기 절연 층들을 포함함―;
슬릿 구조 및 초기 지지 구조를 형성하기 위해, 상기 절단 구조에 인접한 상기 스택 구조의 부분들을 제거하는 단계 ―상기 초기 지지 구조는 상기 슬릿 구조를 복수의 슬릿 개구들로 분할함―;
상기 지지 구조를 형성하기 위해, 상기 복수의 슬릿 개구들을 통해 복수의 전도체 부분들을 형성하는 단계;
상기 복수의 슬릿 개구들 각각에 소스 콘택을 형성하는 단계;
상기 복수의 슬릿 개구들 중 인접한 슬릿 개구들에서 상기 소스 콘택들과 접촉하고 상기 소스 콘택들에 전도성으로 연결된 연결 층의 한 쌍의 제1 부분들을 형성하는 단계; 및
상기 연결 층의 한 쌍의 제1 부분들과 접촉하고 상기 제1 부분들에 전도성으로 연결된, 상기 연결 층의 제2 부분을 형성하는 단계
를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.A method for forming a three-dimensional (3D) memory device, comprising:
forming a cut structure in the stack structure, the stack structure comprising a plurality of interleaved initial sacrificial layers and a plurality of initial insulating layers;
removing portions of the stack structure adjacent the cut structure to form a slit structure and an initial support structure, wherein the initial support structure divides the slit structure into a plurality of slit openings;
forming a plurality of conductor portions through the plurality of slit openings to form the support structure;
forming a source contact in each of the plurality of slit openings;
forming a pair of first portions of a connecting layer in contact with and conductively connected to the source contacts at adjacent ones of the plurality of slit openings; and
forming a second portion of the connecting layer in contact with the pair of first portions of the connecting layer and conductively connected to the first portions;
A method for forming a three-dimensional memory device comprising:
상기 제2 부분이 캡 층을 통해 상기 쌍의 제1 부분들과 접촉하고 상기 제1 부분들에 전도성으로 연결되도록, 상기 연결 층의 제2 부분을 형성하기 전에, 상기 연결 층의 한 쌍의 제1 부분들 상에 상기 캡 층을 형성하고 노출시키는 단계를 더 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.33. The method of claim 32,
Before forming the second portion of the connecting layer, the second portion of the pair of connecting layer is in contact with and conductively connected to the first portions of the pair through the cap layer. and forming and exposing the cap layer on one portion.
상기 캡 층을 형성하는 단계는,
상기 연결 층의 한 쌍의 제1 부분들을 커버하기 위해 캡 재료 층을 증착하는 단계; 및
상기 절단 구조 및 상기 연결 층의 한 쌍의 제1 부분들을 노출시키기 위해 상기 캡 재료 층의 일부를 제거하는 단계
를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.34. The method of claim 33,
Forming the cap layer comprises:
depositing a cap material layer to cover the pair of first portions of the connection layer; and
removing a portion of the cap material layer to expose the first pair of portions of the cut structure and the connecting layer;
A method for forming a three-dimensional memory device comprising:
상기 연결 층의 한 쌍의 제1 부분들을 형성하는 단계는, 상기 복수의 슬릿 개구들 중 인접한 슬릿 개구들에서 소스 콘택들 위에 전도성 재료를 증착하는 단계를 포함하고; 그리고
상기 연결 층의 제2 부분을 형성하는 단계는, 상기 캡 층의 제거된 부분들을 충전(fill up)하기 위해 상기 전도성 재료를 증착하는 단계를 포함하는,
3차원 메모리 디바이스를 형성하기 위한 방법.35. The method of claim 34,
forming the pair of first portions of the connection layer includes depositing a conductive material over source contacts at adjacent ones of the plurality of slit openings; and
wherein forming the second portion of the connection layer comprises depositing the conductive material to fill up the removed portions of the cap layer.
A method for forming a three-dimensional memory device.
상기 캡 재료 층과 상기 연결 층의 한 쌍들의 제1 부분들 사이에 접착 층을 증착하는 단계를 더 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.36. The method of claim 35,
and depositing an adhesive layer between the pair of first portions of the cap material layer and the connection layer.
상기 절단 구조를 형성하는 단계는,
상기 스택 구조에 절단 개구를 형성하는 단계; 및
상기 절단 개구를 충전하기 위해 유전체 재료를 증착하는 단계
를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.37. The method according to any one of claims 32 to 36,
The step of forming the cut structure,
forming a cut opening in the stack structure; and
depositing a dielectric material to fill the cut opening;
A method for forming a three-dimensional memory device comprising:
상기 슬릿 구조 및 초기 지지 구조를 형성하기 위해, 상기 절단 구조에 인접한 스택 구조의 부분들을 제거하는 단계는, 상기 절단 구조 및 인터리빙된 복수의 희생 부분들 및 복수의 절연 부분들이 상기 초기 지지 구조를 형성하도록, 상기 기판을 노출시키는 상기 슬릿 구조를 형성하기 위해 측 방향을 따라 상기 절단 구조에 인접한 스택 구조의 부분들을 제거하는 단계를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.38. The method of claim 37,
The step of removing portions of the stack structure adjacent the cut structure to form the slit structure and the initial support structure comprises: the cut structure and the interleaved plurality of sacrificial portions and the plurality of insulating portions form the initial support structure removing portions of the stack structure adjacent the cut structure along a lateral direction to form the slit structure exposing the substrate.
상기 복수의 전도체 부분들을 형성하는 단계는,
복수의 리세스 부분들을 형성하기 위해, 상기 복수의 슬릿 개구들을 통해, 상기 지지 구조 내의 상기 복수의 희생 부분들을 제거하는 단계; 및
상기 복수의 전도체 부분들을 형성하기 위해, 상기 복수의 리세스 부분들을 충전하도록 전도체 재료를 증착하는 단계
를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.39. The method of claim 38,
Forming the plurality of conductor portions comprises:
removing the plurality of sacrificial portions in the support structure through the plurality of slit openings to form a plurality of recessed portions; and
depositing a conductor material to fill the plurality of recessed portions to form the plurality of conductor portions;
A method for forming a three-dimensional memory device comprising:
상기 복수의 블록 부분들이 상기 초기 지지 구조와 접촉하도록, 상기 복수의 전도체 부분들을 형성하는 동일한 동작들로, 상기 스택 구조의 복수의 블록 부분들에 복수의 전도체 층들을 형성하는 단계를 더 포함하고,
상기 복수의 전도체 층들은,
복수의 측방향 리세스들을 형성하기 위해, 상기 복수의 슬릿 개구들을 통해, 상기 복수의 블록 부분들 내의 복수의 희생층들을 제거하고; 그리고
상기 복수의 전도체 층들을 형성하기 위해, 상기 복수의 측방향 리세스들을 충전하도록 상기 전도체 재료를 증착함으로써
형성되는, 3차원 메모리 디바이스를 형성하기 위한 방법.40. The method of claim 39,
forming a plurality of conductor layers in the plurality of block portions of the stacked structure in the same operations of forming the plurality of conductor portions such that the plurality of block portions are in contact with the initial support structure;
The plurality of conductor layers are
removing the plurality of sacrificial layers in the plurality of block portions through the plurality of slit openings to form a plurality of lateral recesses; and
depositing the conductor material to fill the plurality of lateral recesses to form the plurality of conductor layers;
A method for forming a three-dimensional memory device.
상기 소스 콘택을 형성하는 단계는, 상기 개개의 슬릿 개구를 충전하기 위해 코발트, 알루미늄, 구리, 실리사이드들, 또는 폴리실리콘 중 적어도 하나를 증착하는 단계를 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.41. The method of claim 40,
wherein forming the source contact comprises depositing at least one of cobalt, aluminum, copper, silicides, or polysilicon to fill the respective slit opening. .
절연 구조가 기판을 노출시키도록, 상기 소스 콘택 전에 상기 슬릿 개구에 상기 절연 구조를 형성하는 단계; 및
상기 절연 구조와 상기 지지 구조 사이에 다른 접착 층을 증착하는 단계
를 더 포함하는, 3차원 메모리 디바이스를 형성하기 위한 방법.42. The method of claim 41,
forming the insulating structure in the slit opening prior to the source contact such that the insulating structure exposes a substrate; and
depositing another adhesive layer between the insulating structure and the support structure;
A method for forming a three-dimensional memory device, further comprising:
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/100357 WO2021026759A1 (en) | 2019-08-13 | 2019-08-13 | Three-dimensional memory device with source structure and methods for forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20210129708A true KR20210129708A (en) | 2021-10-28 |
KR102655098B1 KR102655098B1 (en) | 2024-04-04 |
Family
ID=68927589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020217030923A KR102655098B1 (en) | 2019-08-13 | 2019-08-13 | Three-dimensional memory device with source structure and methods for forming the same |
Country Status (7)
Country | Link |
---|---|
US (1) | US11127757B2 (en) |
EP (1) | EP3921868B1 (en) |
JP (1) | JP7286794B2 (en) |
KR (1) | KR102655098B1 (en) |
CN (2) | CN113270418B (en) |
TW (1) | TWI722611B (en) |
WO (1) | WO2021026759A1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113270418B (en) | 2019-08-13 | 2023-04-04 | 长江存储科技有限责任公司 | Three-dimensional memory device having source structure and method for forming the same |
JP7345568B2 (en) | 2019-08-13 | 2023-09-15 | 長江存儲科技有限責任公司 | Three-dimensional memory device with source structure and method for forming the three-dimensional memory device |
WO2021026755A1 (en) | 2019-08-13 | 2021-02-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source structure and methods for forming the same |
CN110770904B (en) * | 2019-08-30 | 2021-08-13 | 长江存储科技有限责任公司 | Three-dimensional memory device having source contacts connected by adhesion layer and method of forming the same |
CN111448660B (en) | 2020-03-02 | 2021-03-23 | 长江存储科技有限责任公司 | Three-dimensional memory device with source electrode structure and forming method thereof |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150116995A (en) * | 2014-04-09 | 2015-10-19 | 삼성전자주식회사 | Vertical memory devices |
US20160141419A1 (en) * | 2014-11-13 | 2016-05-19 | SanDisk Technologies, Inc. | Three dimensional nand device having reduced wafer bowing and method of making thereof |
US20160148945A1 (en) * | 2014-11-25 | 2016-05-26 | SanDisk Technologies, Inc. | Metal word lines for three dimensional memory devices |
WO2019104896A1 (en) * | 2017-11-30 | 2019-06-06 | Yangtze Memory Technologies Co., Ltd. | Source structure of three-dimensional memory device and method for forming the same |
KR20190091672A (en) * | 2018-01-29 | 2019-08-07 | 에스케이하이닉스 주식회사 | Three dimensional semiconductor memory device |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101113765B1 (en) | 2010-12-31 | 2012-02-27 | 주식회사 하이닉스반도체 | Nonvolatile memory device and method for fabricating the same |
KR20120121177A (en) | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | Semiconductor memory device and method of manufacturing the same |
KR20130070150A (en) | 2011-12-19 | 2013-06-27 | 에스케이하이닉스 주식회사 | 3-dimensional non-volatile memory device, memory system and method of manufacturing the same |
WO2014089795A1 (en) | 2012-12-13 | 2014-06-19 | 中国科学院微电子研究所 | Vertical channel-type three-dimensional semiconductor memory device and preparation method therefor |
KR101997269B1 (en) * | 2013-06-24 | 2019-07-05 | 에스케이하이닉스 주식회사 | Semiconductor memory device |
KR102128465B1 (en) * | 2014-01-03 | 2020-07-09 | 삼성전자주식회사 | Vertical structure non-volatile memory device |
US9455263B2 (en) | 2014-06-27 | 2016-09-27 | Sandisk Technologies Llc | Three dimensional NAND device with channel contacting conductive source line and method of making thereof |
US9425205B2 (en) | 2014-09-12 | 2016-08-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
TWI595601B (en) | 2015-01-28 | 2017-08-11 | 旺宏電子股份有限公司 | Memory device and method for fabricating the same |
US9443868B1 (en) | 2015-03-19 | 2016-09-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
US10074661B2 (en) * | 2015-05-08 | 2018-09-11 | Sandisk Technologies Llc | Three-dimensional junction memory device and method reading thereof using hole current detection |
KR20160138765A (en) | 2015-05-26 | 2016-12-06 | 에스케이하이닉스 주식회사 | Semiconductor memory device including slimming structure |
US9679906B2 (en) * | 2015-08-11 | 2017-06-13 | Sandisk Technologies Llc | Three-dimensional memory devices containing memory block bridges |
US20170104000A1 (en) | 2015-10-13 | 2017-04-13 | Joo-Hee PARK | Vertical memory devices |
US9478495B1 (en) * | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
US9831266B2 (en) * | 2015-11-20 | 2017-11-28 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
US9917100B2 (en) * | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
KR102581032B1 (en) | 2015-12-08 | 2023-09-22 | 에스케이하이닉스 주식회사 | Semiconductor device and manufacturing method thereof |
US20170194345A1 (en) | 2015-12-30 | 2017-07-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
KR102475454B1 (en) | 2016-01-08 | 2022-12-08 | 에스케이하이닉스 주식회사 | Semiconductor device and manufacturing method of the same |
US9859363B2 (en) * | 2016-02-16 | 2018-01-02 | Sandisk Technologies Llc | Self-aligned isolation dielectric structures for a three-dimensional memory device |
CN107958909B (en) * | 2016-10-17 | 2020-09-22 | 中芯国际集成电路制造(北京)有限公司 | Flash memory device and method of manufacturing the same |
US10020363B2 (en) | 2016-11-03 | 2018-07-10 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
KR102630954B1 (en) | 2016-11-08 | 2024-01-31 | 에스케이하이닉스 주식회사 | Semiconductor device and manufacturing method thereof |
CN109935593B (en) | 2017-03-08 | 2021-09-28 | 长江存储科技有限责任公司 | 3D NAND memory device and manufacturing method thereof |
CN107968091A (en) * | 2017-11-16 | 2018-04-27 | 长江存储科技有限责任公司 | The 3D NAND preparation methods of high quality clearance layer between a kind of common source tungsten wall and tungsten grid |
US10147732B1 (en) | 2017-11-30 | 2018-12-04 | Yangtze Memory Technologies Co., Ltd. | Source structure of three-dimensional memory device and method for forming the same |
CN109003983B (en) | 2018-07-19 | 2020-11-13 | 长江存储科技有限责任公司 | 3D memory device and method of manufacturing the same |
WO2020113590A1 (en) | 2018-12-07 | 2020-06-11 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
CN109742083B (en) * | 2019-01-02 | 2021-08-31 | 长江存储科技有限责任公司 | Three-dimensional memory and manufacturing method thereof |
KR102674860B1 (en) * | 2019-01-18 | 2024-06-12 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | Source contact structure and manufacturing method of 3D memory device |
WO2020155032A1 (en) * | 2019-01-31 | 2020-08-06 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory device without conductor residual caused by dishing |
CN111430366B (en) | 2019-02-26 | 2021-02-09 | 长江存储科技有限责任公司 | Three-dimensional memory device and method of forming the same |
CN109997226A (en) * | 2019-02-26 | 2019-07-09 | 长江存储科技有限责任公司 | Three-dimensional storage part and forming method thereof |
CN110112134B (en) * | 2019-06-17 | 2020-05-19 | 长江存储科技有限责任公司 | 3D NAND memory and forming method thereof |
CN110211965B (en) | 2019-06-17 | 2020-06-23 | 长江存储科技有限责任公司 | 3D NAND memory and forming method thereof |
US11043455B2 (en) * | 2019-07-23 | 2021-06-22 | Sandisk Technologies Llc | Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same |
CN113270418B (en) | 2019-08-13 | 2023-04-04 | 长江存储科技有限责任公司 | Three-dimensional memory device having source structure and method for forming the same |
WO2021026755A1 (en) | 2019-08-13 | 2021-02-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source structure and methods for forming the same |
JP7447152B2 (en) | 2019-08-30 | 2024-03-11 | 長江存儲科技有限責任公司 | Three-dimensional memory device with source contacts connected by an adhesive layer and method for forming the same |
-
2019
- 2019-08-13 CN CN202110556146.4A patent/CN113270418B/en active Active
- 2019-08-13 WO PCT/CN2019/100357 patent/WO2021026759A1/en unknown
- 2019-08-13 EP EP19941002.8A patent/EP3921868B1/en active Active
- 2019-08-13 CN CN201980001778.5A patent/CN110622312B/en active Active
- 2019-08-13 KR KR1020217030923A patent/KR102655098B1/en active IP Right Grant
- 2019-08-13 JP JP2021558686A patent/JP7286794B2/en active Active
- 2019-10-16 US US16/655,167 patent/US11127757B2/en active Active
- 2019-10-22 TW TW108138033A patent/TWI722611B/en active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150116995A (en) * | 2014-04-09 | 2015-10-19 | 삼성전자주식회사 | Vertical memory devices |
US20160141419A1 (en) * | 2014-11-13 | 2016-05-19 | SanDisk Technologies, Inc. | Three dimensional nand device having reduced wafer bowing and method of making thereof |
US20160148945A1 (en) * | 2014-11-25 | 2016-05-26 | SanDisk Technologies, Inc. | Metal word lines for three dimensional memory devices |
WO2019104896A1 (en) * | 2017-11-30 | 2019-06-06 | Yangtze Memory Technologies Co., Ltd. | Source structure of three-dimensional memory device and method for forming the same |
KR20190091672A (en) * | 2018-01-29 | 2019-08-07 | 에스케이하이닉스 주식회사 | Three dimensional semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US11127757B2 (en) | 2021-09-21 |
WO2021026759A1 (en) | 2021-02-18 |
CN113270418A (en) | 2021-08-17 |
US20210050367A1 (en) | 2021-02-18 |
EP3921868A4 (en) | 2022-08-03 |
TWI722611B (en) | 2021-03-21 |
JP2022528871A (en) | 2022-06-16 |
CN113270418B (en) | 2023-04-04 |
EP3921868B1 (en) | 2024-01-31 |
JP7286794B2 (en) | 2023-06-05 |
TW202107630A (en) | 2021-02-16 |
KR102655098B1 (en) | 2024-04-04 |
EP3921868A1 (en) | 2021-12-15 |
CN110622312B (en) | 2021-05-14 |
CN110622312A (en) | 2019-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2020252892A1 (en) | Three-dimensional memory device with support structures in slit structures and method for forming the same | |
US11716850B2 (en) | Three-dimensional memory device with support structures in gate line slits and methods for forming the same | |
US11785772B2 (en) | Three-dimensional memory device with source structure and methods for forming the same | |
US11094712B2 (en) | Three-dimensional memory device with support structures in slit structures and method for forming the same | |
WO2020252891A1 (en) | Methods for forming three-dimensional memory device with support structure and resulting three-dimensional memory device | |
US11043565B2 (en) | Three-dimensional memory device with source contacts connected by an adhesion layer and methods for forming the same | |
KR102655098B1 (en) | Three-dimensional memory device with source structure and methods for forming the same | |
US11792979B2 (en) | Three-dimensional memory device having multi-deck structure and methods for forming the same | |
US11101286B2 (en) | Three-dimensional memory device with source structure and methods for forming the same | |
US11183512B2 (en) | Methods for forming three-dimensional memory device with support structure and resulting three-dimensional memory device | |
US11758723B2 (en) | Three-dimensional memory device with source contacts connected by an adhesion layer and methods for forming the same | |
US11805650B2 (en) | Three-dimensional memory device with source structure and methods for forming the same | |
KR102686658B1 (en) | Three-dimensional memory device with source contacts connected by an adhesive layer and methods of forming the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |