KR20210119952A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

디스플레이 패널 및 디스플레이 장치 Download PDF

Info

Publication number
KR20210119952A
KR20210119952A KR1020217016386A KR20217016386A KR20210119952A KR 20210119952 A KR20210119952 A KR 20210119952A KR 1020217016386 A KR1020217016386 A KR 1020217016386A KR 20217016386 A KR20217016386 A KR 20217016386A KR 20210119952 A KR20210119952 A KR 20210119952A
Authority
KR
South Korea
Prior art keywords
sub
pixel
display
group
photosensitive
Prior art date
Application number
KR1020217016386A
Other languages
English (en)
Inventor
위전 궈
샤오촨 천
레이 왕
하이성 왕
잉밍 류
리쥔 자오
창펑 리
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20210119952A publication Critical patent/KR20210119952A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H01L27/3234—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/042—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by opto-electronic means
    • G06K9/00006—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
    • H01L27/3218—
    • H01L27/326—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Physics & Mathematics (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Image Input (AREA)

Abstract

서브-픽셀 어레이 및 복수의 감광 유닛을 포함하는 디스플레이 패널이 제공되고, 서브-픽셀 어레이는 상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함하고; 복수의 감광 유닛은 서브-픽셀 어레이의 발광 표면 아래에 배열되고; 복수의 감광 유닛 내의 각각의 감광 유닛은 감광 디바이스를 포함하고, 상기 감광 디바이스는 감광 층을 포함하고; 감광 디바이스 내의 감광 층의, 디스플레이 패널의 표면 상의, 정사 투영과, 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀의, 디스플레이 패널의 표면 상의, 정사 투영들 사이에 중첩 영역이 존재한다.

Description

디스플레이 패널 및 디스플레이 장치
본 출원은, 그 전체가 본 명세서에 참조로 포함되는, 2019년 1월 30일자로 출원된 중국 특허 출원 제201910093793.9호에 대한 우선권을 주장한다.
본 개시내용은 디스플레이 기술 분야에 관한 것으로, 특히 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
관련 기술에서, 지문들을 수집하는데 사용되는 인식 디바이스(즉, 지문 인식 디바이스)는 보통 디스플레이 스크린의 디스플레이 구역(display area) 외측에 배치된다. 예를 들어, 지문 인식 디바이스는 모바일 폰과 같은 단말의 홈 버튼(즉, 시작 버튼)에 통합되어, 디스플레이 스크린의 낮은 스크린-대-바디 비율(즉, 디스플레이 스크린의 전체 전방 표면에 대한 디스플레이 구역의 비율)을 초래한다. 디스플레이 구역의 스크린-대-바디 비율을 더 증가시키기 위하여, 지문 인식 디바이스를 디스플레이 구역에 통합하는 지문 인식 기술이 제공된다.
하나의 양태에서, 디스플레이 패널이 제공된다. 디스플레이 패널은: 서브-픽셀 어레이 및 복수의 감광 유닛을 포함한다. 서브-픽셀 어레이는 상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함한다. 복수의 감광 유닛은 서브-픽셀 어레이의 발광 표면 아래에 배치된다. 복수의 감광 유닛 각각은 감광 디바이스를 포함하고, 감광 디바이스는 감광 층을 포함한다. 디스플레이 패널의 패널 표면 상의 감광 디바이스 내의 감광 층의 정사 투영은 디스플레이 패널의 패널 표면 상의 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀의 정사 투영들과 중첩하는 영역들을 갖는다.
일부 실시예에서, 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 디스플레이 패널의 패널 표면 상의 제1 서브-픽셀들의 정사 투영들 사이의 중첩 영역의 면적이 동일하다. 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 디스플레이 패널의 패널 표면 상의 제2 서브-픽셀들의 정사 투영들 사이의 중첩 영역의 면적이 동일하다. 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 디스플레이 패널의 패널 표면 상의 제3 서브-픽셀의 정사 투영 사이의 중첩 영역의 면적이 동일하다.
일부 실시예에서, 서브-픽셀 어레이는: 열 방향으로 순차적으로 배열된 복수의 디스플레이 그룹을 포함한다. 복수의 디스플레이 그룹 각각은: 행 방향으로 순차적으로 교대로 배열된 제1 디스플레이 서브-그룹과 제2 디스플레이 서브-그룹을 포함한다. 각각의 제1 디스플레이 서브-그룹 및 각각의 제2 디스플레이 서브-그룹은: 2개의 인접한 행에 분포된 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 각각 포함한다. 각각의 디스플레이 그룹에서, 각각의 제1 디스플레이 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀은 각각의 제2 디스플레이 서브-그룹 내의 제3 서브-픽셀과 동일한 행에 위치하고, 각각의 제1 디스플레이 서브-그룹 내의 제3 서브-픽셀은 각각의 제2 디스플레 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀과 동일한 행에 위치한다.
일부 실시예에서, 복수의 감광 유닛은 서브-픽셀 어레이의 발광 표면 아래에 균일하게 분포된다.
일부 실시예에서, 각각의 감광 층은: 제1 서브-감광 층, 제2 서브-감광 층, 및 제3 서브-감광 층을 포함한다. 각각의 제1 디스플레이 서브-그룹의 발광 표면 아래에 감광 유닛이 배치되고, 각각의 제2 디스플레이 서브-그룹의 발광 표면 아래에 감광 유닛이 배치된다. 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제1 디스플레이 서브-그룹에 대응하는 감광 유닛에서, 제1 서브-감광 층은 제1 디스플레이 서브-그룹 내의 제3 서브-픽셀 및 이웃하는 제2 디스플레이 서브-그룹 내의 제2 서브-픽셀과 중첩하고, 제2 서브-감광 층은 제1 디스플레이 서브-그룹 내의 제3 서브-픽셀 및 또 다른 이웃하는 제2 디스플레이 서브-그룹 내의 제1 서브-픽셀과 중첩하고, 제3 서브-감광 층은 제1 디스플레이 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀과 중첩한다.
디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제2 디스플레이 서브-그룹에 대응하는 감광 유닛에서, 제1 서브-감광 층은 제2 디스플레이 서브-그룹 내의 제3 서브-픽셀 및 이웃하는 제1 디스플레이 서브-그룹 내의 제2 서브-픽셀과 중첩하고, 제2 서브-감광 층은 제2 디스플레이 서브-그룹 내의 제3 서브-픽셀 및 또 다른 이웃하는 제1 디스플레이 서브-그룹 내의 제1 서브-픽셀과 중첩하고, 제3 서브-감광 층은 제2 디스플레이 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀과 중첩한다.
일부 실시예에서, 열 방향에서, 각각의 제1 디스플레이 서브-그룹 내의 제3 서브-픽셀 및 다른 이웃하는 제1 디스플레이 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀은 제1 가상 서브-그룹을 구성하고, 각각의 제2 디스플레이 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀 및 다른 이웃하는 제2 디스플레이 서브-그룹 내의 제3 서브-픽셀은 제2 가상 서브-그룹을 구성한다. 감광 유닛은 각각의 제1 가상 서브-그룹의 발광 표면 아래에 배치되고, 감광 유닛은 각각의 제2 가상 서브-그룹의 발광 표면 아래에 배치된다.
디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제1 가상 서브-그룹에 대응하는 감광 유닛에서, 제1 서브-감광 층은 제1 가상 서브-그룹 내의 제3 서브-픽셀 및 이웃하는 제2 가상 서브-그룹 내의 제2 서브-픽셀과 중첩하고, 제2 서브-감광 층은 제1 가상 서브-그룹 내의 제3 서브-픽셀 및 다른 이웃하는 제2 가상 서브-그룹 내의 제1 서브-픽셀과 중첩하고, 제3 서브-감광 층은 제1 가상 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀과 중첩한다. 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제2 가상 서브-그룹에 대응하는 감광 유닛에서, 제1 서브-감광 층은 제2 가상 서브-그룹 내의 제3 서브-픽셀 및 이웃하는 제1 가상 서브-그룹 내의 제2 서브-픽셀과 중첩하고, 제2 서브-감광 층은 제2 가상 서브-그룹 내의 제3 서브-픽셀 및 다른 이웃하는 제1 가상 서브-그룹 내의 제1 서브-픽셀과 중첩하고, 제3 서브-감광 층은 제2 가상 서브-그룹 내의 제1 서브-픽셀 및 제2 서브-픽셀과 중첩한다.
일부 실시예에서, 각각의 제1 서브-감광 층과 대응하는 제2 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제1 서브-감광 층과 대응하는 제3 서브-픽셀 사이의 중첩 영역의 면적이 동일하다. 각각의 제2 서브-감광 층과 대응하는 제1 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제2 서브-감광 층과 대응하는 제3 서브-픽셀 사이의 중첩 영역의 면적이 동일하다. 각각의 제3 서브-감광 층과 대응하는 제1 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제3 서브-감광 층과 대응하는 제2 서브-픽셀 사이의 중첩 영역의 면적이 동일하다.
일부 실시예에서, 제1 디스플레이 서브-그룹들의 열에서, 제1 서브-픽셀과 제2 서브-픽셀 사이의 갭은 열 방향으로 제3 서브-픽셀의 중심 선과 정렬된다. 제2 디스플레이 서브-그룹들의 열에서, 제1 서브-픽셀과 제2 서브-픽셀 사이의 갭은 열 방향으로 제3 서브-픽셀의 중심 선과 정렬된다. 각각의 감광 유닛에서, 제1 서브-감광 층의 중심, 제2 서브-감광 층의 중심 및 제3 서브-감광 층의 중심은 가상 삼각형을 형성하도록 연결된다. 행 방향에서의 2개의 인접한 가상 삼각형의 중간 지점들 사이의 거리는 열 방향에서의 2개의 인접한 가상 삼각형의 중간 지점들 사이의 거리와 동일하다. 각각의 가상 삼각형의 중간 지점은 제3 서브-감광 층의 중심이 위치하는 정점 코너(vertex corner)로부터 반대 측(opposite side)까지의 수직 선의 중간 지점이다.
일부 실시예에서, 감광 유닛에서, 감광 층에 포함된 제1 서브-감광 층, 제2 서브-감광 층 및 제3 서브-감광 층은 서로 연결되지 않는다.
일부 실시예에서, 감광 유닛 내의 감광 디바이스는 추가로: 디스플레이 패널의 패널 표면에 수직인 방향으로 감광 층의 양쪽 측면 상에 배치된 하부 전극 및 상부 전극을 포함한다. 디스플레이 패널의 패널 표면 상의 하부 전극의 정사 투영은 디스플레이 패널의 패널 표면 상의 제1 서브-감광 층, 제2 서브-감광 층 및 제3 서브-감광 층의 정사 투영들을 커버하고, 제1 서브-감광 층, 제2 서브-감광 층 및 제3 서브-감광 층에 대응하는 하부 전극의 부분들은 서로 연결된다. 디스플레이 패널의 패널 표면 상의 상부 전극의 정사 투영은 디스플레이 패널의 패널 표면 상의 제1 서브-감광 층, 제2 서브-감광 층 및 제3 서브-감광 층의 정사 투영들을 커버하고, 제1 서브-감광 층, 제2 서브-감광 층 및 제3 서브-감광 층에 대응하는 상부 전극의 부분들은 서로 연결된다.
일부 실시예에서, 디스플레이 패널의 패널 표면에 수직인 방향에서, 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀의 패턴은 모두 육각형이다.
일부 실시예에서, 디스플레이 패널은 지문 인식 디스플레이 패널이다.
일부 실시예에서, 제1 서브-픽셀은 제1 발광 디바이스를 포함하고, 감광 층과 중첩되는 제1 서브-픽셀의 부분은 제1 서브-픽셀 내의 제1 발광 디바이스의 발광 층이다. 제2 서브-픽셀은 제2 발광 디바이스를 포함하고, 감광 층과 중첩되는 제2 서브-픽셀의 부분은 제2 서브-픽셀 내의 제2 발광 디바이스의 발광 층이다. 제3 서브-픽셀은 제3 발광 디바이스를 포함하고, 감광 층과 중첩되는 제3 서브-픽셀의 부분은 제3 서브-픽셀 내의 제3 발광 디바이스의 발광 층이다.
일부 실시예에서, 각각의 제1 서브-픽셀, 각각의 제2 서브-픽셀 및 각각의 제3 서브-픽셀은 대응하는 발광 디바이스에 전기적으로 연결되는 구동 트랜지스터를 각각 추가로 포함한다. 감광 유닛은 감광 유닛 내의 감광 디바이스에 전기적으로 연결된 스위칭 트랜지스터를 추가로 포함한다. 구동 트랜지스터 내의 활성 층의 재료는 스위칭 트랜지스터 내의 활성 층의 재료와 상이하고, 스위칭 트랜지스터 내의 활성 층은 산화물 반도체 재료로 만들어진다.
일부 실시예에서, 구동 트랜지스터 내의 활성 층은 저온 폴리실리콘 재료로 만들어진다.
다른 양태에서, 디스플레이 장치가 제공된다. 디스플레이 장치는 위에서 설명된 디스플레이 패널 중 어느 하나를 포함한다.
본 개시내용에서의 기술적 해결책들을 보다 명확하게 설명하기 위해, 본 개시내용의 일부 실시예에서 사용될 첨부 도면들이 간략하게 소개될 것이다. 명백하게, 아래에 설명될 첨부 도면들은 단지 본 개시내용의 일부 실시예들의 첨부 도면들이고, 본 기술분야의 통상의 기술자는 이러한 도면들에 따라 다른 도면들을 획득할 수 있다. 또한, 이하에 설명될 첨부 도면들은 개략적인 다이어그램들로서 간주될 수 있고, 본 개시내용의 실시예들이 관련되는 제품들의 실제 치수들, 방법들의 실제 프로세스들 및 신호들의 실제 타이밍들에 대한 제한들이 아니다.
도 1은 일부 실시예에 따른 디스플레이 패널의 평면도이다.
도 2는 일부 실시예에 따른 다른 디스플레이 패널의 평면도이다.
도 3은 도 2에서의 디스플레이 패널 내의 제1 디스플레이 서브-그룹, 제2 디스플레이 서브-그룹 및 대응하는 감광 유닛들의 확대도이다.
도 4는 일부 실시예에 따른 또 다른 디스플레이 패널의 평면도이다.
도 5는 도 4에서의 디스플레이 패널 내의 제1 가상 서브-그룹, 제2 가상 서브-그룹 및 대응하는 감광 유닛들의 확대도이다.
도 6은 도 4에서의 디스플레이 패널 내의 감광 유닛 어레이의 행 방향 및 열 방향에서의 거리들을 도시하는 다이어그램이다.
도 7은 일부 실시예에 따른 또 다른 디스플레이 패널의 평면도이다.
도 8은 도 7에서의 디스플레이 패널 내의 디스플레이 서브-그룹들 및 가상 서브-그룹들의 확대도이다.
도 9는 도 2 및 도 4에서의 A-A' 방향을 따른 단면도이다.
도 10은 일부 실시예에 따른 OLED 디스플레이 패널의 단면도이다.
도 11은 도 1에서의 B-B' 방향을 따른 단면도이다.
도 12는 도 2 및 도 4에서의 B-B' 방향을 따른 단면도이다.
도 13은 도 2 및 도 4에서의 B-B' 방향을 따른 다른 단면도이다.
도 14는 일부 실시예에 따른 디스플레이 장치의 단면도이다.
본 개시내용의 일부 실시예에서의 기술적 해결책들은 아래에서 첨부 도면들과 함께 명확하게 설명될 것이다. 분명히, 설명된 실시예들은 본 개시내용의 모든 실시예가 아니라 일부 실시예일 뿐이다. 본 개시내용의 실시예들에 기초하여 본 기술분야의 통상의 기술자에 의해 획득된 모든 다른 실시예는 본 개시내용의 보호 범위에 포함될 것이다.
문맥상 달리 요구되지 않는 한, 설명 및 청구항들에서, 용어 "포함하다(comprise)" 및 그 다른 형태들, 이를테면 3인칭 단수 형태들 "포함하다(comprises)" 및 현재 분사 형태들 "포함하는(comprising)"은 개방적이고 포괄적인 의미, 즉 "포함되지만, 이에 제한되지 않는"으로 해석된다. 설명에서, "하나의 실시예", "일부 실시예", "예시적인 실시예들", "예", "특정 예", 또는 "일부 예"와 같은 용어들은 실시예(들) 또는 예(들)와 관련된 특정 특징들, 구조들, 재료들 또는 특성들이 본 개시내용의 적어도 하나의 실시예 또는 예에 포함된다는 것을 나타내도록 의도된다. 위의 용어들의 개략적 표현들은 반드시 동일한 실시예 또는 예를 지칭하는 것은 아니다. 또한, 설명된 특정 특징들, 구조들, 재료들, 또는 특성들은 임의의 적절한 방식으로 임의의 하나 이상의 실시예 또는 예에 포함될 수 있다.
"A, B, 및 C 중 적어도 하나"라는 표현은 "A, B, 또는 C 중 적어도 하나" 라는 표현과 동일한 의미를 가지며, 둘 다는 A, B, 및 C의 다음의 조합들: A만, B만, C만, A와 B의 조합, A와 C의 조합, B와 C의 조합, 및 A, B, 및 C의 조합을 포함한다.
"제1" 및 "제2"와 같은 용어들은 설명 목적으로만 사용되며, 상대적 중요성을 나타내거나 암시하거나 아래의 지정된 기술적 특징들의 수를 암시적으로 나타내는 것으로 해석되지 않아야 한다. 따라서, "제1" 및 "제2"에 의해 정의된 특징들은 그 특징들 중 하나 이상을 명시적으로 또는 암시적으로 포함할 수 있다. 본 출원의 실시예들의 설명에 있어서, 달리 명시되지 않는 한, 용어 "한/복수의(a/the plurality of)"는 둘 이상을 의미한다.
달리 정의되지 않는 한, 본 개시내용의 실시예들에서 사용되는 모든 용어(기술적 및 과학적 용어들을 포함함)는 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다는 점이 주목될 것이다. 또한 일반 사전에 정의된 것과 같은 용어들은 관련 기술의 맥락에서 그들의 의미들과 일치하는 의미들을 갖는 것으로 해석되어야 하고, 본 명세서에서 명시적으로 정의되지 않는 한 이상화되거나 극도로 형식화된 방식으로 해석되지 않아야 한다는 것을 이해할 것이다.
예를 들어, 본 개시내용의 설명 및 청구항들에서 사용되는 용어들 "포함하는(including)" 또는 "포함하는(comprising)" 또는 그와 유사한 것은 단어에 선행하는 컴포넌트 또는 아이템이, 다른 엘리먼트들 또는 아이템들을 배제하지 않고, 단어 및 그 등가물 이후에 열거되는 컴포넌트 또는 아이템을 커버한다는 것을 의미한다. 용어들 "위쪽(up)/위(above)", "아래쪽(down)/아래(below)", "행(row)/행 방향(row direction)", "열(column)/열 방향(column direction)" 및 그와 유사한 것에 의해 표시된 배향들 또는 위치 관계들은 첨부 도면들에 도시된 배향들 또는 위치 관계들이고, 단지 본 개시내용의 기술적 해결책의 설명의 편의를 위한 것이며, 언급된 디바이스 또는 컴포넌트가 특정 배향을 가져야 하고, 특정 배향으로 구성 및 동작되어야 한다는 것을 나타내거나 암시하도록 의도되는 것은 아니다. 따라서, 이들은 본 개시내용에 대한 제한들으로서 해석될 수 없다.
예를 들어, 일부 경우에서, "행 방향"을 수반하는 실시예들은 "열 방향" 등의 경우에 구현될 수 있고, 그 반대도 마찬가지이다. 본 특허에서 설명된 해결책을 90°만큼 회전시키거나 그것을 미러링함으로써 획득되는 해결책 또한 본 특허의 범위 내에 있다.
관련 기술에서, 언더-스크린 지문 인식 장치에서, 디스플레이 구역에 통합된 지문 인식 디바이스들은 일반적으로 감광 유닛들이다. 언더-스크린 지문 인식 기술은 지문 인식 디바이스들을 디스플레이 구역의 특정 영역에 통합할 수 있거나, 지문 인식 디바이스들을 디스플레이 구역의 임의의 영역에 통합할 수 있다. 후자는 풀-스크린 지문 인식 기술이라 불린다. 감광 유닛들을 디스플레이 패널 내측에 통합하는 것은(즉, 셀 통합에서) 디스플레이 패널을 더 지능적으로 만들고 그것의 스크린-대-바디 비율을 더 개선시킬 수 있다. 감광 유닛은 감광 디바이스를 포함하고, 감광 디바이스는 감광 층(광-민감성 층(light-sensitive layer)이라고도 함)을 포함한다. 감광 층은 손가락의 표면에서 리지들(ridges) 및 밸리들(valleys)에 의해 반사된 광을 수신함으로써 광전 신호를 생성한다. 손가락의 표면 내의 리지들은 비교적 볼록하고, 밸리들은 비교적 오목하기 때문에, 리지들 및 밸리들에 의해 반사되는 광의 강도는 상이하며, 이는 감광 디바이스에 의해 생성되는 광전 신호에 영향을 미친다. 복수의 감광 디바이스에 의해 생성된 광전 신호들이 처리되어, 지문 인식을 달성한다.
그러나, 디스플레이 패널은 높은 디스플레이 해상도를 갖는다. 즉, 디스플레이 패널은 조밀하게 분포되는 복수의 서브-픽셀을 갖는다. 따라서, 감광 유닛들이 디스플레이 패널에 통합된 후에, 각각의 감광 유닛에서의 감광 층의 면적은 기존의 서브-픽셀들에 의해 영향을 받고, 실제로 감광 유닛은 작은 면적을 갖는 감광 층만을 가질 수 있다. 이러한 방식으로, 스크린 외측에 독립적으로 배치되는 광 지문 어레이와 비교하여, 디스플레이 패널에 통합된 감광 유닛의 수광 면적(즉, 광을 수신할 수 있는 감광 층의 영역의 면적)이 감소될 수 있어, 감광성 전기 신호 강도의 감소를 초래한다. 또한, 디스플레이 구역 내의 서브-픽셀들은 상이한 컬러들의 광을 방출하고, 이는 손가락에 의해 반사되는 광을 수신하는 감광 층에 영향을 미치고, 그에 의해 감광 유닛의 인식 정확도를 감소시킨다.
디스플레이 패널이 유기 발광 다이오드(organic light-emitting diode, OLED) 디스플레이 패널인 예에서, 관련 기술에서의 감광 유닛들과 통합된 OLED 디스플레이 패널 및 디스플레이 패널에 통합되는 감광 유닛들의 배열 방식이 아래에 상세히 설명될 것이다.
OLED 디스플레이 패널은 매트릭스로 배열된 복수의 서브-픽셀을 포함하고, 복수의 서브-픽셀은 복수의 적색 서브-픽셀(이하, R 서브-픽셀이라 지칭됨), 복수의 녹색 서브-픽셀(이하, G 서브-픽셀이라 지칭됨), 및 복수의 청색 서브-픽셀(이하, B 서브-픽셀이라 지칭됨)로 추가로 분리된다. OLED 디스플레이 패널 상에 디스플레이되는 이미지들을 더 좋은 컬러 품질을 갖게 하기 위해, 구체적으로, R, G, 및 B 서브-픽셀들의 매트릭스 디자인은 델타(즉, 삼각형) 형상의 디자인을 채택한다.
도 1에 도시된 바와 같이, 서브-픽셀들의 각각의 행에서, B 서브-픽셀(즉, 도 1에서 B로 표시된 서브-픽셀), G 서브-픽셀(즉, 도 1에서 G로 표시된 서브-픽셀), 및 R 서브-픽셀(즉, 도 1에서 R로 표시된 서브-픽셀)은 반복적으로 배열되는 그룹을 구성한다. 또한, 서브-픽셀들의 2개의 인접한 행들은 엇갈리게 배치되고(staggered), 엇갈린 폭(staggered width)은 예를 들어 행 방향 X-X'에서 각각의 서브-픽셀의 폭의 절반이다. 따라서, 서브-픽셀들의 다음 행 내의 각각의 서브-픽셀은 그들에 대응하는 현재 행 내의 2개의 인접한 서브-픽셀 사이의 갭과 열 방향 Y-Y'으로 정렬된다. 이러한 방식으로, 2개의 인접한 행에 위치하고 서로 근접한 상이한 컬러를 갖는 3개의 서브-픽셀은 델타 형상(도 1에 점선 박스로 도시됨)으로 배열된다.
도 1에서, 매트릭스로 배열되는 복수의 서브-픽셀의 부분 배열만이 예시되며, 도시되지 않은 나머지 서브-픽셀들 또한 R, G 및 B 서브-픽셀들의 델타 배열에 따라 배열된다는 점에 유의한다.
R, G 및 B 서브-픽셀들은 적색 광, 녹색 광 및 청색 광을 각각 방출할 수 있는 OLED 디바이스들을 추가로 포함한다. 도 1에서 각각의 육각형은 각각의 OLED 디바이스의 발광 층, 즉, R 발광 층, G 발광 층 또는 B 발광 층을 예시한다. 각각의 발광 층 아래의 커버된 컴포넌트는 각각의 OLED 디바이스의 애노드(O1)이다. OLED 디바이스의 캐소드는 일반적으로 투명 전극이고, 따라서 OLED 디바이스의 발광 층에 의해 방출된 광은 위의 투명 캐소드로부터 나갈 수 있다(즉, 상부-방출(top-emitting)). OLED 디바이스들의 캐소드들은 일반적으로 전체 층으로서 함께 연결된다. 각각의 OLED 디바이스의 캐소드는 도 1에 도시되지 않는다.
예를 들어, G 서브-픽셀에 포함된 OLED 디바이스에서, 도 1에 도시된 바와 같이, 애노드(O1)는 G 서브-픽셀 내의 전체 발광 층이 광을 방출하도록 제어하기 위한 하나의 전극이다. 또는, 애노드(O1)는 또한 열 방향 Y-Y'으로 복수의 전극(예를 들어, 2개의 전극)으로 분할되어, 각각의 전극에 대응하는 G 서브-픽셀 내의 발광 층의 부분이 광을 방출하도록 제어할 수 있다. 위의 디자인은 종래의 디자인이며 상세히 설명되지 않을 것이다.
일부 실시예에서, 계속해서 도 1을 참조하면, R, G 및 B 서브-픽셀들의 델타 형상의 디자인에 기초하여, 관련 기술에서, 감광 유닛들의 디자인 방식은 감광 유닛이 행 방향 X-X'에서 2개의 인접한 서브-픽셀 사이의 갭 아래에 제공되는 것이다. 도 1은 각각의 감광 유닛 내의 감광 층 S만을 예시한다.
감광 유닛들이 OLED 디스플레이 패널에 추가된 후, 2개의 인접한 서브-픽셀 사이의 갭은 매우 작기 때문에(행 방향 X-X'에서), 각각의 서브-픽셀의 폭과 비교하여, 갭의 폭은 매우 작고, 이는 대략 무시될 수 있다. 감광 층 S는 손가락 표면에서의 리지들 및 밸리들에 의해 반사되는 광을 수신하기 위한 특정 구역을 필요로 한다. 따라서, R, G 및 B 서브-픽셀들 중 2개 사이의 갭 아래에 감광 층들 S가 배치되는 경우, OLED 디스플레이 패널의 패널 표면 상의 감광 층의 정사 투영 및 OLED 디스플레이 패널의 패널 표면 상의 이에 대응하는 2개의 인접한 서브-픽셀의 발광 층들의 정사 투영들은 그 사이에 중첩 영역을 불가피하게 갖는다. 이러한 방식으로, 손가락의 표면에서 리지들 및 밸리들에 의해 반사된 광은 R, G 및 B 서브-픽셀들 중 2개의 서브-픽셀의 발광 층들을 통과하여, 2개의 인접한 서브-픽셀 사이의 갭 아래에 배치된 감광 층의 표면에 조사된다. OLED 디스플레이 패널의 패널 표면은 OLED 디스플레이 패널의 디스플레이 표면으로서 이해될 수 있다.
디자인 방식에서, 각각의 감광 유닛은 상이한 R 발광 층, G 발광 층 및 B 발광 층 아래에 배치된다. 감광 유닛들의 3개의 배열 위치가 존재한다. 감광 유닛은 R 서브-픽셀과 G 서브-픽셀 사이의 갭 아래에 위치하거나, G 서브-픽셀과 B 서브-픽셀 사이의 갭 아래에 위치하거나, G 서브-픽셀과 B 서브-픽셀 사이의 갭 아래에 위치한다.
본 명세서에서, 도 1에서의 서브-픽셀들의 제1 행은 예로서 취해지고, 좌측으로부터의 제1 감광 유닛의 감광 층 S는 B 서브-픽셀과 G 서브-픽셀 사이의 갭 아래에 위치되고, 감광 층 S에 의해 수신된 반사 광은 B 발광 층 및 G 발광 층에 의해 필터링된다. 좌측으로부터 제2 감광 유닛의 감광 층 S는 G 서브-픽셀과 R 서브-픽셀 사이의 갭 아래에 위치되고, 감광 층 S에 의해 수신된 반사 광은 G 발광 층 및 R 발광 층에 의해 필터링된다. 좌측으로부터 제3 감광 유닛의 감광 층 S는 R 서브-픽셀과 B 서브-픽셀 사이의 갭 아래에 위치되고, 감광 층 S에 의해 수신된 반사 광은 R 발광 층 및 B 발광 층에 의해 필터링된다.
따라서, 상이한 컬러들의 광을 방출하는 발광 층들의 재료들이 상이하기 때문에, 그에 따라, 상이한 컬러들의 광을 방출하는 발광 층들은 손가락의 표면 내의 리지들 및 밸리들에 의해 반사되는 광을 상이한 정도들로 필터링한다. 그 결과, 각각의 감광 유닛의 감광 층에 도달하는 반사 광이 필터링되는 정도는 크게 변하고, 이는 감광 유닛에 의해 생성된 광전 신호들이 어느 정도 왜곡되게 하고, 지문 인식의 정확도에 영향을 미친다.
이에 기초하여, 하나의 양태에서, 본 개시내용의 실시예들은 디스플레이 패널을 제공한다. 도 2에 도시된 바와 같이, 디스플레이 패널(01)은 서브-픽셀 어레이(10) 및 서브-픽셀 어레이(10)의 발광 표면 아래에 배치된 복수의 감광 유닛(14)을 포함한다. 서브-픽셀 어레이(10)의 발광 표면은 광이 방출되는 서브-픽셀 어레이(10)의 표면이다. 서브-픽셀 어레이 내의 각각의 서브-픽셀이 발광 디바이스를 포함하는 경우에, 서브-픽셀 어레이(10)의 발광 표면은 또한 광이 방출되는 발광 디바이스 내의 발광 층의 표면으로서 이해될 수 있다.
서브-픽셀 어레이(10)는 상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)을 포함한다. 복수의 감광 유닛(14) 각각은 감광 디바이스를 포함하고, 감광 디바이스는 감광 층을 포함한다. 디스플레이 패널(01)의 패널 표면 상의 각각의 감광 디바이스 내의 감광 층(1401)의 정사 투영은 디스플레이 패널(01)의 패널 표면 상의 제1 서브-픽셀(11), 제2 서브-픽셀(12), 및 제3 서브-픽셀(13)의 정사 투영들과 중첩하는 영역들을 갖는다. 디스플레이 패널의 패널 표면은 디스플레이 패널의 디스플레이 표면을 지칭한다.
일부 실시예에서, 디스플레이 패널(01)은 지문 인식에 사용되는 감광 유닛들(14)이 OLED 디스플레이 패널에 통합되는 디스플레이 패널인 지문 인식 디스플레이 패널이다.
제1 서브-픽셀(11), 제2 서브-픽셀(12), 및 제3 서브-픽셀(13)은 상이한 컬러들의 광을 방출할 수 있고, 상이한 컬러들의 광은 예를 들어, 청색 광, 녹색 광, 및 적색 광을 포함할 수 있다는 것이 이해될 것이다.
예를 들어, 제1 서브-픽셀(11)은 청색 광을 방출할 수 있는데, 즉, 제1 서브-픽셀(11)은 B 서브-픽셀이다. 제2 서브-픽셀(12)은 녹색 광을 방출할 수 있는데, 즉 제2 서브-픽셀(12)은 G 서브-픽셀이다. 제3 서브-픽셀(13)은 적색 광을 방출할 수 있는데, 즉 제3 서브-픽셀(13)은 R 서브-픽셀이다.
이러한 방식으로, 본 개시내용의 일부 실시예에 의해 제공된 디스플레이 패널(01)에서, 그리고 디스플레이 패널(01)에 통합된 지문 인식에 사용되는 각각의 감광 유닛(14)에서, 디스플레이 패널(01)의 패널 표면 상의 감광 디바이스 내의 감광 층(1401)의 정사 투영은 디스플레이 패널(01)의 패널 표면 상의 상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀(11), 제2 서브-픽셀(12), 및 제3 서브-픽셀(13)의 정사 투영들과 중첩하는 영역들을 갖는다. 즉, 각각의 감광 유닛(14)은 제1 서브-픽셀(11)에서의 발광 층, 제2 서브-픽셀(12)에서의 발광 층, 및 제3 서브-픽셀(13)에서의 발광 층 아래에 위치한다. 각각의 감광 유닛(14) 내의 감광 층(1401)에 의해 수신된 손가락의 표면 내의 리지들 및 밸리들에 의해 반사된 광은 3개의 컬러의 광을 방출할 수 있는 서브-픽셀들 내의 발광 층들을 통과하는 필터링된 광이다. 이러한 방식으로, 각각의 감광 유닛(14) 내의 감광 층(1401)에 도달하는 반사 광이 필터링되는 정도에 있어서의 차이가 감소되고, 감광 유닛에 의해 생성된 광전 신호의 왜곡의 정도가 감소되어, 디스플레이 패널(01)에 통합된 감광 유닛(14)의 인식 정확도를 증가시킨다.
일부 실시예에서, 디스플레이 패널(01)의 패널 표면 상의 각각의 감광 층(1401)의 정사 투영과 디스플레이 패널(01)의 패널 표면 상의 제1 서브-픽셀들(11)의 정사 투영들 사이의 중첩 영역의 면적이 동일하다. 디스플레이 패널(01)의 패널 표면 상의 각각의 감광 층(1401)의 정사 투영과 디스플레이 패널(01)의 패널 표면 상의 제2 서브-픽셀들(12)의 정사 투영들 사이의 중첩 영역의 면적이 동일하다. 디스플레이 패널(01)의 패널 표면 상의 각각의 감광 층(1401)의 정사 투영과 디스플레이 패널(01)의 패널 표면 상의 제3 서브-픽셀(13)의 정사 투영 사이의 중첩 영역의 면적이 동일하다.
제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)은 컬러 구성 요건들에 기초하여, 상이한 컬러들의 광을 방출할 수 있기 때문에, 디스플레이 패널(01)이 이미지들을 디스플레이할 때, 일부 예에서, 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)의 패턴들은 디스플레이 패널(01)의 패널 표면에 수직인 방향에서 반드시 동일하지는 않다는 것이 주목될 것이다. 따라서, 각각의 감광 층(1401)과 동일한 컬러의 광을 방출하는 서브-픽셀(들) 사이의 중첩 영역의 면적이 동일하고; 각각의 감광 층(1401)과 상이한 컬러들의 광을 방출하는 서브-픽셀들 사이의 중첩 영역들의 면적들은 동일하거나 동일하지 않을 수 있으며, 이는 본 개시내용의 실시예들에서 제한되지 않는다.
이러한 방식으로, 디스플레이 패널(01)의 패널 표면 상의 각각의 감광 층(1401)의 정사 투영과 디스플레이 패널(01)의 패널 표면 상의 동일한 컬러의 광을 방출하는 서브-픽셀(들)의 정사 투영(들) 사이의 중첩 영역의 면적이 동일한 경우, 상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)의 발광 층들에 의해 차단되는 각각의 감광 유닛(14) 내의 감광 층(1401)의 영역의 총 면적이 동일하고, 각각의 감광 유닛(14) 내의 감광 층(1401)에 의해 수신되는 반사된 광이 필터링되는 정도의 차이가 제거된다. 이러한 방식으로, 필터링의 정도에 있어서의 차이에 의해 야기되는 광전 신호 왜곡의 문제점이 해결될 수 있고, 디스플레이 패널(01)에 통합된 감광 유닛들(14)의 인식 정확도가 더 개선될 수 있다.
일부 실시예에서, 본 개시내용의 일부 실시예에 의해 제공되는 디스플레이 패널(01)에서, 서브-픽셀들의 배열 방식은 구체적으로 델타 형상이다. 계속해서 도 2를 참조하면, 서브-픽셀 어레이(10)는 구체적으로 다음을 포함한다:
열 방향 Y-Y'에서 순차적으로 배열된 복수의 디스플레이 그룹(100).
복수의 디스플레이 그룹(100) 각각은: 행 방향 X-X'에서 순차적으로 교대로 배열되는 제1 디스플레이 서브-그룹들(101) 및 제2 디스플레이 서브-그룹들(102)을 포함한다.
각각의 제1 디스플레이 서브-그룹(101) 및 각각의 제2 디스플레이 서브-그룹(102)은 각각: 2개의 인접한 행에 분포된 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)을 포함한다.
각각의 디스플레이 그룹(100)에서, 각각의 제1 디스플레이 서브-그룹(101) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)은 각각의 제2 디스플레이 서브-그룹(102) 내의 제3 서브-픽셀(13)과 동일한 행에 위치하고, 각각의 제1 디스플레이 서브-그룹(101) 내의 제3 서브-픽셀(13)은 각각의 제2 디스플레이 서브-그룹(102) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 동일한 행에 위치한다.
즉, 각각의 디스플레이 그룹(100)에서, 각각의 제1 디스플레이 서브-그룹(101)은 반전된(inverted) 델타-형상 구조(이하, 반전된 델타-형상으로 지칭됨)를 제시하고, 각각의 제2 디스플레이 서브-그룹(102)은 정상(normal) 델타-형상 구조(이하, 정상 델타-형상으로 지칭됨)를 제시한다.
이러한 방식으로, 행 방향 X-X'에서, 서브-픽셀 어레이(10)는 교대로 배열되는 반전된 델타-형상 디스플레이 서브-그룹들의 열 및 정상 델타-형상 디스플레이 서브-그룹들의 열을 포함한다.
반전된 델타-형상을 갖는 디스플레이 서브-그룹들 및 정상 델타-형상을 갖는 디스플레이 서브-그룹들을 배열하는 디자인 방식에 기초하여, 본 개시내용의 일부 실시예는 문자 Y와 유사한 구조(이하, Y-형상으로 지칭됨)를 갖는 감광 유닛(14)을 추가로 제공하여, Y-형상의 감광 유닛들(14)이 서브-픽셀 어레이(10)의 발광 표면 아래에 균일하게 분포될 수 있다. 계속해서 도 2를 참조하면, 각각의 제1 디스플레이 서브-그룹(101)의 발광 표면 및 각각의 제2 디스플레이 서브-그룹(102)의 발광 표면 아래에는 각각 감광 유닛(14)이 제공된다.
도 3에 도시된 바와 같이, 각각의 감광 층(1401)은 제1 서브-감광 층(S1), 제2 서브-감광 층(S2), 및 제3 서브-감광 층(S3)을 포함한다.
디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 각각의 제1 디스플레이 서브-그룹(101)에 대응하는 감광 유닛(14)에서, 제1 서브-감광 층(S1)은 제1 디스플레이 서브-그룹(101) 내의 제3 서브-픽셀(13) 및 이웃하는 제2 디스플레이 서브-그룹(102) 내의 제2 서브-픽셀(12)과 중첩한다. 제2 서브-감광 층(S2)은 제1 디스플레이 서브-그룹(101) 내의 제3 서브-픽셀(13) 및 또 다른 이웃하는 제2 디스플레이 서브-그룹(102) 내의 제1 서브-픽셀(11)과 중첩한다. 제3 서브-감광 층(S3)은 제1 디스플레이 서브-그룹(101) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 각각의 제2 디스플레이 서브-그룹(102)에 대응하는 감광 유닛(14)에서, 제1 서브-감광 층(S1)은 제2 디스플레이 서브-그룹(102) 내의 제3 서브-픽셀(13) 및 이웃하는 제1 디스플레이 서브-그룹(101) 내의 제2 서브-픽셀(12)과 중첩한다. 제2 서브-감광 층(S2)은 제2 디스플레이 서브-그룹(102) 내의 제3 서브-픽셀(13) 및 다른 이웃하는 제1 디스플레이 서브-그룹(101) 내의 제1 서브-픽셀(11)과 중첩한다. 제3 서브-감광 층(S3)은 제2 디스플레이 서브-그룹(102) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
여기서, "A가 B와 중첩한다"는 것은 디스플레이 패널(01)의 패널 표면 상의 A의 정사 투영과 디스플레이 패널(01)의 패널 표면 상의 B의 정사 투영 사이에 중첩 영역이 존재한다는 것을 의미한다.
일부 예에서, 제1 디스플레이 서브-그룹(101)은 반전된 델타-형상 구조를 제시하고, 제1 디스플레이 서브-그룹(101)에 대응하고 제1 디스플레이 서브-그룹(101)의 발광 표면 아래에 위치한 감광 유닛(14)은 반전된 Y-형상 구조를 제시한다. 이러한 방식으로, 3개의 방향으로 연장되는 각각의 감광 유닛(14) 내의 감광 층(1401)의 브랜치들은 그 각각이 상이한 인접한 서브-픽셀들 사이에 있는 갭들 아래에 위치된다.
즉, 제1 서브-감광 층(S1)은 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)과 중첩하고, 제2 서브-감광 층(S2)은 제1 서브-픽셀(11) 및 제3 서브-픽셀(13)과 중첩하며, 제3 서브-감광 층(S3)은 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
이러한 방식으로, 델타 형상을 갖는 서브-픽셀 디자인에서, 반전된 델타-형상 구조를 갖는 각각의 제1 디스플레이 서브-그룹(101)의 발광 표면 아래의 감광 유닛(14)의 수광 면적의 최대화가 달성되어, 감광 유닛(14)에 의해 생성된 광전 신호의 신호 강도가 증가될 수 있다.
일부 다른 예에서, 제2 디스플레이 서브-그룹(102)은 정상 델타-형상 구조를 제시하고, 제2 디스플레이 서브-그룹(102)에 대응하고 제2 디스플레이 서브-그룹(102)의 발광 표면 아래에 위치한 감광 유닛(14)은 정상 Y-형상 구조를 제시한다. 이러한 방식으로, 3개의 방향으로 연장되는 각각의 감광 유닛(14) 내의 감광 층(1401)의 브랜치들은 그 각각이 상이한 인접한 서브-픽셀들 사이에 있는 갭들 아래에 위치된다.
즉, 제1 서브-감광 층(S1)은 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)과 중첩하고, 제2 서브-감광 층(S2)은 제1 서브-픽셀(11) 및 제3 서브-픽셀(13)과 중첩하며, 제3 서브-감광 층(S3)은 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
이러한 방식으로, 델타 형상을 갖는 서브-픽셀 디자인에서, 정상 델타-형상 구조를 갖는 각각의 제2 디스플레이 서브-그룹(102)의 발광 표면 아래의 감광 유닛(14)의 수광 면적의 최대화가 달성되어, 감광 유닛(14)에 의해 생성된 광전 신호의 신호 강도가 증가될 수 있다.
일부 실시예에서, 더 많은 감광 유닛들(14)이 디스플레이 패널(01)에 통합될 수 있게 하기 위해- 이는 풀-스크린 지문 인식을 달성하는 데 유익함 -, 감광 유닛(14)은 열 방향 Y-Y'에서 2개의 인접한 제1 디스플레이 서브-그룹(101) 사이에 배치되고 감광 유닛(14)은 열 방향 Y-Y'에서 2개의 인접한 제2 디스플레이 서브-그룹(102) 사이에 배치된다. 배열 방식은 다음과 같이 상세히 설명된다.
도 4에 도시된 바와 같이, 열 방향 Y-Y'에서, 각각의 제1 디스플레이 서브-그룹(101) 내의 제3 서브-픽셀(13) 및 다른 인접한 제1 디스플레이 서브-그룹(101) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)은 제1 가상 서브-그룹(103)을 구성한다. 각각의 제2 디스플레이 서브-그룹(102) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12), 및 또 다른 인접한 제2 디스플레이 서브-그룹(102) 내의 제3 서브-픽셀(13)은 제2 가상 서브-그룹(104)을 구성한다. 감광 유닛(14)은 각각의 제1 가상 서브-그룹(103)의 발광 표면 아래에 배치되고 감광 유닛(14)은 각각의 제2 가상 서브-그룹(104)의 발광 표면 아래에 배치된다.
도 5에 도시된 바와 같이, 디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 각각의 제1 가상 서브-그룹(103)에 대응하는 감광 유닛(14)에서, 제1 서브-감광 층(S1)은 제1 가상 서브-그룹(103) 내의 제3 서브-픽셀(13) 및 이웃하는 제2 가상 서브-그룹(104) 내의 제2 서브-픽셀(12)과 중첩한다. 제2 서브-감광 층(S2)은 제1 가상 서브-그룹(103) 내의 제3 서브-픽셀(13) 및 다른 이웃하는 제2 가상 서브-그룹(104) 내의 제1 서브-픽셀(11)과 중첩한다. 제3 서브-감광 층(S3)은 제1 가상 서브-그룹(103) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
제1 디스플레이 서브-그룹(101)은 반전된 델타-형상 구조를 제시하기 때문에, 열 방향 Y-Y'에서의 2개의 인접한 제1 디스플레이 서브-그룹(101)에서, 서로 근접한 3개의 서브-픽셀로 구성된 제1 가상 서브-그룹(103)은 반전된 델타-형상 구조에 반대되는 정상 델타-형상 구조를 제시한다는 것을 이해할 것이다. 그에 대응하여, 정상 델타-형상 구조를 갖는 제1 가상 서브-그룹(103)의 발광 표면 아래에 위치한 감광 유닛(14)은 정상 Y-형상 구조를 갖는다.
이러한 방식으로, 델타 형상을 갖는 서브-픽셀 디자인에서, 정상 델타-형상 구조를 갖는 각각의 제1 가상 서브-그룹(103)의 발광 표면 아래의 감광 유닛(14)의 수광 면적의 최대화가 달성될 수 있어, 감광 유닛(14)에 의해 생성된 광전 신호의 신호 강도가 증가될 수 있다.
도 5를 계속 참조하면, 디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 각각의 제2 가상 서브-그룹(104)에 대응하는 감광 유닛(14)에서, 제1 서브-감광 층(S1)은 제2 가상 서브-그룹(104) 내의 제3 서브-픽셀(13) 및 이웃하는 제1 가상 서브-그룹(103) 내의 제2 서브-픽셀(12)과 중첩한다. 제2 서브-감광 층(S2)은 제2 가상 서브-그룹(104) 내의 제3 서브-픽셀(13) 및 다른 이웃하는 제1 가상 서브-그룹(103) 내의 제1 서브-픽셀(11)과 중첩한다. 제3 서브-감광 층(S3)은 제2 가상 서브-그룹(104) 내의 제1 서브-픽셀(11) 및 제2 서브-픽셀(12)과 중첩한다.
제2 디스플레이 서브-그룹(102)이 정상 델타-형상 구조를 제시하기 때문에, 열 방향 Y-Y'에서의 2개의 인접한 제2 디스플레이 서브-그룹(102)에서, 서로 근접한 3개의 서브-픽셀로 구성된 제2 가상 서브-그룹(104)은 정상 델타-형상 구조에 반대되는 반전된 델타-형상 구조를 제시한다는 것을 이해할 것이다. 그에 대응하여 반전된 델타-형상 구조를 갖는 제2 가상 서브-그룹(104)의 발광 표면 아래에 위치한 감광 유닛(14)은 반전된 Y-형상 구조를 갖는다.
이러한 방식으로, 델타 형상을 갖는 서브-픽셀 디자인에서, 반전된 델타-형상 구조를 갖는 각각의 제2 가상 서브-그룹(104)의 발광 표면 아래의 감광 유닛(14)의 수광 면적의 최대화가 달성될 수 있어서, 감광 유닛(14)에 의해 생성된 광전 신호의 신호 강도가 증가될 수 있다.
일부 실시예에서, 도 3 또는 도 5에 도시된 바와 같이, 정상 Y-형상 감광 유닛(14) 및 반전된 Y-형상 감광 유닛(14)에서, 각각의 감광 층(1401) 내의 3개의 브랜치(즉, 감광 층(1401)에 포함된 제1 서브-감광 층(S1), 제2 서브-감광 층(S2), 및 제3 서브-감광 층(S3))는 서로 연결되지 않는다.
이러한 방식으로, 인접한 서브-픽셀들 사이의 갭들에 제공될 수 있는 라인들 및 스루 홀들과 같은 일부 종래의 구조들을 회피하고, 이러한 구조들을 배열하기 위한 공간을 남기는 것이 가능하다.
일부 실시예에서, 감광 유닛(14) 내의 감광 디바이스는 추가로: 디스플레이 패널(01)의 패널 표면에 수직인 방향으로 감광 층(1401)의 양측에 배치된 하부 전극 및 상부 전극을 포함한다.
디스플레이 패널(01)의 패널 표면 상의 하부 전극의 정사 투영은 디스플레이 패널(01)의 패널 표면 상의 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)의 정사 투영들을 커버한다. 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)에 대응하는 하부 전극의 부분들은 서로 연결된다. 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)에 대응하는 하부 전극의 부분들은, 디스플레이 패널(01)의 패널 표면 상의 그의 정사 투영들이 디스플레이 패널(01)의 패널 표면 상의 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)의 정사 투영들과 중첩하는, 하부 전극의 부분들이다. 즉, 각각의 하부 전극은 통합된 구조를 갖는다.
디스플레이 패널(01)의 패널 표면 상의 상부 전극의 정사 투영은 디스플레이 패널(01)의 패널 표면 상의 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)의 정사 투영들을 커버한다. 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)에 대응하는 상부 전극의 부분들은 서로 연결된다. 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)에 대응하는 상부 전극의 부분들은, 디스플레이 패널(01)의 패널 표면 상의 그의 정사 투영들이 디스플레이 패널(01)의 패널 표면 상의 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)의 정사 투영들과 중첩되는, 상부 전극의 부분들이다. 즉, 각각의 상부 전극은 통합된 구조를 갖는다.
위의 배열을 통해, 서로 연결되지 않는 제1 서브-감광 층(S1), 제2 서브-감광 층(S2), 및 제3 서브-감광 층(S3)은 모두 하부 전극의 표면 상에 배치될 수 있다. 상부 전극은 서로 연결되지 않는 제1 서브-감광 층(S1), 제2 서브-감광 층(S2), 및 제3 서브-감광 층(S3)을 커버할 수 있다. 따라서, 감광 유닛(14)이 형성된다.
일부 예에서, 도 3 및 5를 참조하면, 그에 대응하여, 정상 Y-형상 구조 또는 반전된 Y-형상 구조를 갖는 감광 유닛(14) 내의 하부 전극(1402)은 정상 Y-형상 구조 또는 반전된 Y-형상 구조를 갖고, 상부 전극은 일반적으로 투명 전극이고, 이는 도 3 또는 도 5에 도시되지 않는다.
가능한 구현으로서, 감광 층(1401)에서 3개의 방향으로 연장되는 서브-감광 층들의 제조 및 디자인의 편의를 위해, 도 2 내지 도 5를 계속 참조하여, 각각의 제1 서브-감광 층들(S1)과 대응하는 제2 서브-픽셀(12) 사이의 중첩 영역의 면적이 동일하고, 각각의 제1 서브-감광 층(S1)과 대응하는 제3 서브-픽셀(13) 사이의 중첩 영역의 면적이 동일하다. 각각의 제2 서브-감광 층(S2)과 대응하는 제1 서브-픽셀(11) 사이의 중첩 영역의 면적이 동일하고, 각각의 제2 서브-감광 층(S2)과 대응하는 제3 서브-픽셀(13) 사이의 중첩 영역의 면적이 동일하다. 각각의 제3 서브-감광 층(S3)과 대응하는 제1 서브-픽셀(11) 사이의 중첩 영역의 면적이 동일하고, 각각의 제3 서브-감광 층(S3)과 대응하는 제2 서브-픽셀(12) 사이의 중첩 영역의 면적이 동일하다.
제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)이 각각 B 서브-픽셀, G 서브-픽셀 및 R 서브-픽셀인 예에서, 상이한 서브-픽셀들의 발광 표면들 아래에서, 대응하는 서브-픽셀들에서 발광 층들에 의해 커버되는 각각의 감광 유닛(14)의 영역들의 면적 분포 비율들이 아래의 표 1에 도시된다. 표 1로부터 알 수 있는 바와 같이, R, G, 및 B 서브-픽셀들의 발광 층들에 의해 커버되는 정상 Y-형상 구조를 갖는 감광 유닛(14)의 영역의 면적은 R, G, 및 B 서브-픽셀들의 발광 층들에 의해 커버되는 반전된 Y-형상 구조를 갖는 감광 유닛(14)의 영역의 면적과 대응적으로 동일하다. 이러한 방식으로, 각각의 감광 유닛 내의 감광 층(1401)에 의해 수신된 반사 광이 필터링되는 정도에서의 차이가 제거될 수 있고, 필터링 정도에서의 차이로 인한 광전 신호 왜곡의 문제점이 해결될 수 있다.
표 1. 상이한 서브-픽셀들의 발광 층들에 의해 커버되는 각각의 감광 유닛의 영역들의 면적 분포 비율들
Figure pct00001
도 1을 계속 참조하면, 관련 기술에서, 서브-픽셀은 일반적으로 육각형으로서 디자인되고, 열 방향 Y-Y'에서의 육각형의 길이는 행 방향 X-X'에서의 그것의 폭보다 크다. 즉, 각 서브-픽셀의 형상은 긴 스트립 형상을 갖는 육각형이다.
이러한 방식으로, 2개의 인접한 서브-픽셀들 사이의 갭 아래에 감광 유닛이 제공되는 경우, 행 방향 X-X'에 있는 2개의 인접한 감광 유닛에서의 감광 층들 S 사이의 거리 W1은 열 방향 Y-Y'에 있는 2개의 인접한 감광 유닛에서의 감광 층들 S 사이의 거리 W2와 동일하지 않다. 따라서, 행 방향에서의 감광 유닛들 사이의 거리와 열 방향에서의 감광 유닛들 사이의 거리는 상이하다. 이 경우, 지문이 수집될 때 이미지 왜곡이 발생할 수 있어서, 생성된 지문 이미지가 압축되거나 늘어나게 되고, 정정 알고리즘을 추가할 필요가 있게 되어, 지문 인식의 어려움을 증가시킨다.
위에 언급된 문제점들에 기초하여, 본 개시내용의 일부 실시예는 행 방향 및 열 방향 모두에서 Y-형상 구조를 갖는 감광 유닛들 사이의 거리들이 동일한 구조체를 추가로 제공한다. 이러한 방식으로, 이미지 왜곡은 지문이 수집될 때 발생하지 않을 수 있고, 정정 알고리즘을 추가할 필요가 없어, 지문 인식의 어려움을 감소시킨다.
계속해서 도 4를 참조하면, 제1 디스플레이 서브-그룹(101)의 열에서, 제1 서브-픽셀(11)과 제2 서브-픽셀(12) 사이의 갭은 열 방향 Y-Y'에서 제3 서브-픽셀(13)의 중심 선과 정렬된다. 제2 디스플레이 서브-그룹(102)의 열에서, 제1 서브-픽셀(11)과 제2 서브-픽셀(12) 사이의 갭은 열 방향 Y-Y'에서 제3 서브-픽셀(13)의 중심 선과 정렬된다.
이러한 방식으로, 각각의 제1 디스플레이 서브-그룹(101), 각각의 제2 디스플레이 서브-그룹(102), 각각의 제1 가상 서브-그룹(103), 및 각각의 제2 가상 서브-그룹(104)의 발광 표면들 아래에 위치한 감광 유닛들(14)은 매트릭스로 배열된 감광 유닛 어레이를 형성한다.
일부 실시예에서, 감광 유닛 어레이 내의 감광 유닛들(14)을 행 방향 X-X' 및 열 방향 Y-Y' 둘다에서 동일한 거리를 갖게 하기 위해, 도 6에 도시된 바와 같이, 각각의 감광 유닛(14) 내의 제1 서브-감광 층(S1), 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)의 중심들은 가상 삼각형(도 6에서 점선 삼각형으로 도시됨)을 형성하도록 연결된다. 행 방향 X-X' 및 열 방향 Y-Y'에서, 2개의 인접한 가상 삼각형의 중간 지점들 사이의 거리는 동일하다(즉, 거리는 W이다).
본 명세서에서, 각각의 가상 삼각형에서의 중간 지점은 제3 서브-감광 층의 중심이 위치되는 정점 코너로부터 반대 측까지의 수직 선의 중간 지점이다.
일부 예에서, 도 2 내지 도 5를 계속 참조하면, 디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 제1 서브-픽셀(11), 제2 서브-픽셀(12), 및 제3 서브-픽셀(13)의 형상들은 모두 육각형들이다.
일부 다른 예에서, 도 7 및 도 8을 참조하면, 디스플레이 패널(01)의 패널 표면에 수직인 방향에서, 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)의 형상들은 모두 직사각형들이다. 본 개시내용은 제1 서브-픽셀(11), 제2 서브-픽셀(12) 및 제3 서브-픽셀(13)의 형상들을 제한하지 않는다.
도 7 및 도 8에 도시된 바와 같이, 반전된 Y-형상 구조를 갖는 감광 유닛(14)은 반전된 델타-형상 구조를 갖는 각각의 제1 디스플레이 서브-그룹(101)의 발광 표면 아래에 배치된다. 정상 Y-형상 구조를 갖는 감광 유닛(14)은 정상 델타-형상 구조를 갖는 각각의 제2 디스플레이 서브-그룹(102)의 발광 표면 아래에 배치된다. 정상 Y-형상 구조를 갖는 감광 유닛(14)은 정상 델타-형상 구조를 갖는 각각의 제1 가상 서브-그룹(103)의 발광 표면 아래에 배치된다. 반전된 Y-형상 구조를 갖는 감광 유닛(14)은 반전된 델타-형상 구조를 갖는 각각의 제2 가상 서브-그룹(104)의 발광 표면 아래에 배치된다.
도 7에서는, 각각의 감광 유닛(14)의 전체 구조만이 예시되어 있고, 서로 연결되지 않는 제1 서브-감광 층(S1), 제2 서브-감광 층(S2), 및 제3 서브-감광 층(S3)은 예시되어 있지 않다는 점에 유의한다. 서브-감광 층들의 형상들 및 특정 설명들은 도 2 내지 도 5의 특정 설명 및 위의 대응하는 실시예들을 참조할 수 있으며, 여기서는 상세들이 반복되지 않을 것이다.
또한, 도 8은 직사각형 서브-픽셀들의 배열 방식을 예시하기 위해서만 사용되고, 디스플레이 서브-그룹들의 발광 표면들 및 가상 서브-그룹들의 발광 표면들 아래의 감광 유닛들을 예시하지 않는 확대된 개략적인 다이어그램이다.
일부 실시예에서, 도 9에 도시된 바와 같이, 제1 서브-픽셀은 제1 발광 디바이스(110)를 포함한다. 제2 서브-픽셀은 제2 발광 디바이스(120)를 포함한다. 제3 서브-픽셀은 제3 발광 디바이스(130)를 포함한다.
디스플레이 패널(01)은 베이스 기판(200)을 추가로 포함하고, 서브-픽셀들 및 감광 유닛들(14)은 베이스 기판(200) 상에 배치된다는 것이 이해될 것이다.
도 9를 계속 참조하면, 디스플레이 패널(01)의 패널 표면에 수직인 방향 Z-Z'에서, (도 9에서의 단면 방향에서, 구체적으로, 제2 서브-감광 층(S2) 및 제3 서브-감광 층(S3)이 도시되는) 감광 유닛 내의 감광 층과 중첩되는 제1 서브-픽셀의 부분은 구체적으로 제1 서브-픽셀 내의 제1 발광 디바이스(110)의 발광 층(1101)이다. (도 9에서의 단면 방향에서, 구체적으로, 제1 서브-감광 층(S1) 및 제3 서브-감광 층(S3)이 도시되는) 감광 층과 중첩되는 제2 서브-픽셀의 부분은 구체적으로 제2 서브-픽셀 내의 제2 발광 디바이스(120)의 발광 층(1201)이다. (도 9에서의 단면 방향에서, 구체적으로, 제1 서브-감광 층(S1) 및 제2 서브-픽셀(S2)이 도시되는) 감광 층과 중첩되는 제3 서브-픽셀의 부분은 구체적으로 제3 서브-픽셀 내의 제3 발광 디바이스(130)의 발광 층(1301)이다.
또한, 각각의 제1 서브-픽셀(11), 각각의 제2 서브-픽셀(12) 및 각각의 제3 서브-픽셀(13)은 추가로: 서브-픽셀 내의 대응하는 발광 디바이스에 전기적으로 연결된 구동 트랜지스터(D)를 포함한다.
각각의 감광 유닛(14)은 추가로: 감광 유닛(14) 내의 감광 디바이스(140)에 전기적으로 연결된 스위칭 트랜지스터(T)를 포함한다.
각각의 서브-픽셀에서 구동 트랜지스터(D) 내의 활성 층의 재료는 감광 유닛에서 스위칭 트랜지스터(T) 내의 활성 층의 재료와 상이하다. 스위칭 트랜지스터(T) 내의 활성 층은 산화물 반도체 재료로 만들어진다.
"각각의 제1 서브-픽셀(11), 각각의 제2 서브-픽셀(12) 및 각각의 제3 서브-픽셀(13)은 서브-픽셀 내의 대응하는 발광 디바이스에 전기적으로 연결되는 구동 트랜지스터(D)를 추가로 포함한다"는 것은 각각의 제1 서브-픽셀(11)이 대응하는 구동 신호를 수신하기 위해 제1 발광 디바이스(110)에 전기적으로 연결되는 구동 트랜지스터(D)를 추가로 포함하고, 각각의 제2 서브-픽셀(12)은 대응하는 구동 신호를 수신하기 위해 제2 발광 디바이스(120)에 전기적으로 연결되는 구동 트랜지스터(D)를 추가로 포함하고, 각각의 제3 서브-픽셀(13)은 대응하는 구동 신호를 수신하기 위해 제3 발광 디바이스(130)에 전기적으로 연결되는 구동 트랜지스터(D)를 추가로 포함한다는 것을 의미한다는 점이 이해될 것이다.
위의 실시예들에서, 감광 유닛(14) 내의 스위칭 트랜지스터(T)의 활성 층은 산화물 반도체 재료로 만들어진다. LTPS(low temperature polysilicon) 재료를 사용하여 제조된 활성 층과 비교하여, 스위칭 트랜지스터(T)의 누설 전류가 감소될 수 있다. 따라서, 감광 디바이스(140)에 의해 생성된 지문 리지 신호와 지문 밸리 신호 사이의 차이의 가시성에 대한 큰 누설 전류의 영향이 감소되고, 감광 디바이스(140)에 의해 생성된 지문 리지 신호와 지문 밸리 신호 사이의 차이가 증가된다. 또한, 지문 인식의 정확도가 개선된다. 위에 설명된 Y-형상 감광 유닛들(14)의 배열 방식과 조합함으로써, 우수한 지문 인식 정확도를 갖는 감광 유닛들을 디스플레이 패널(01)에 통합하는 것이 유리하다.
일부 예에서, 산화물 반도체 재료는 인듐 갈륨 아연 산화물(IGZO), 인듐 갈륨 주석 산화물(IGTO) 및 인듐 아연 주석 산화물(IZTO) 중 적어도 하나를 포함한다.
일부 실시예에서, 각각의 서브-픽셀 내의 구동 트랜지스터(D)의 활성 층은 단결정 실리콘, 다결정 실리콘, 저온 다결정 실리콘, 또는 유기 반도체와 같은 종래의 재료로 만들어질 수 있다. 예를 들어, 각각의 서브-픽셀 내의 구동 트랜지스터(D)의 활성 층은 제조 프로세스를 단순화하기 위해 종래의 LTPS로 만들어질 수 있고, 광 지문 디바이스들에 대한 산화물 프로세스 및 디스플레이에 사용되는 서브-픽셀들에 대한 LTPS 프로세스를 달성하는 LTPO(low temperature polycrystalline-oxide) 하이브리드 프로세스가 실현된다.
관련 기술에서 감광 유닛들을 통합하지 않는 OLED 디스플레이 패널 및 감광 유닛들과 통합된 OLED 디스플레이 패널의 특정 구조들이 아래에 예시될 것이다.
도 10에 도시된 바와 같이, 감광 유닛들을 통합하지 않는 종래의 OLED 디스플레이 패널에서, 각각의 서브-픽셀에서 구동 트랜지스터(D) 내의 활성 층은 일반적으로 LTPS 재료로 만들어지고, 그것의 전형적인 제조 프로세스는 8개의 패터닝 프로세스(이하, 8개의 마스크 프로세스로서 지칭됨)를 요구한다. 디스플레이 패널의 특정 구조는 다음과 같다.
도 10을 계속 참조하면, OLED 디스플레이 패널은 베이스 기판(200) 상에 순차적으로 배열된 다음의 구조물들을 포함한다:
활성 층(D(a))- 활성 층(D(a))은: 후속하여 형성되는 소스(D(s)) 및 드레인(D(d))과 접촉하기 위한 2개의 도핑된 영역(a1), 및 2개의 도핑된 영역(a1) 사이에 위치된 도핑되지 않은 영역(a2)을 포함함 -;
활성 층(D(a))를 커버하는 게이트 절연 층(게이트 절연체로도 알려짐, 줄여서 GI)(201);
게이트 절연 층(201) 상에 배치된 게이트(D(g));
게이트(D(g))를 커버하는 제1 층간 절연 층(층간 유전체로도 알려짐, 줄여서 ILD)(202);
제1 층간 절연 층(202) 상에 배치되고 게이트(D(g))에 대향하는 스토리지 커패시터 전극(C1)- 스토리지 커패시터 전극(C1)과 게이트(D(g))는 스토리지 커패시터를 형성함 -;
스토리지 커패시터 전극(C1)을 커버하는 제2 층간 절연 층(203);
제2 층간 절연 층(203) 상에 배치되고, 제2 층간 절연 층(203), 제1 층간 절연 층(202) 및 게이트 절연 층(201)을 각각 통과하는 상이한 비아 홀들을 통해 2개의 도핑된 영역들(a1)에 연결되는 소스(D(s)) 및 드레인(D(d))- 게이트(D(g)), 소스(D(s)), 드레인(D(d)) 및 활성 층(D(a))은 구동 트랜지스터(D)를 구성함 -;
구동 트랜지스터(D)를 커버하는 제3 층간 절연 층(204);
제3 층간 절연 층(204) 상에 배치된 애노드(O1)- 애노드(O1)는 제3 층간 절연 층(204) 내의 비아 홀을 통해 아래의 드레인(D(d))에 연결됨 -;
애노드(O1)를 커버하는 픽셀 정의 층(줄여서 PDL)(205)- 픽셀 정의 층(205)에 형성된 개구 부분은 애노드(O1)를 노출시켜, 발광 층(O2)이 적어도 개구 부분에 퇴적되고 애노드(O1)에 연결되게 함 -;
발광 층(O2) 및 픽셀 정의 층(205)을 커버하는 캐소드(O3)- 그 둘 사이에 위치되는 캐소드(O3), 애노드(O1) 및 발광 층(O2)이 OLED 디바이스를 구성함 -; 및
OLED 디바이스를 커버하는 박막 캡슐화(줄여서 TFE) 층(206).
또한, 감광 유닛들과 통합된 종래의 OLED 디스플레이 패널의 단면 구조는, 도 10에 예시된 8개의 마스크 프로세스에 기초하여, 도 11에 도시된 바와 같고, 감광 유닛 내의 감광성 디바이스 및 스위칭 트랜지스터(T)가 추가되기 때문에, 12개의 마스크 프로세스가 필요하고, 세부사항들은 다음과 같다.
도 11을 계속 참조하면, 베이스 기판(200)으로부터 멀어지는 방향에서, 베이스 기판(200) 상에 배치된 층들의 구조들은 다음과 같다:
각각의 서브-픽셀 내의 구동 트랜지스터(D)의 활성 층(D(a)) 및 각각의 감광 유닛 내의 스위칭 트랜지스터(T)의 활성 층(T(a));
위의 구조들을 커버하는 게이트 절연 층(201);
게이트 절연 층(201) 상에 배치되는 각각의 서브-픽셀 내의 구동 트랜지스터(D)의 게이트(D(g)) 및 각각의 감광 유닛 내의 스위칭 트랜지스터(T)의 게이트(T(g));
위의 구조들을 커버하는 제1 층간 절연 층(202);
제1 층간 절연 층(202) 상에 배치되고 게이트(D(g))에 대향하는 스토리지 커패시터 전극(C1)- 스토리지 커패시터 전극(C1) 및 게이트(D(g))는 스토리지 커패시터를 형성함 -;
위의 구조들을 커버하는 제2 층간 절연 층(203);
제2 층간 절연 층(203) 상에 배치되고, 제2 층간 절연 층(203), 제1 층간 절연 층(202) 및 게이트 절연 층(201)을 각각 통과하는 상이한 비아 홀들을 통해 활성 층(D(a))에 연결되는 소스(D(s)) 및 드레인(D(d))- 게이트(D(g)), 소스(D(s)), 드레인(D(d)) 및 활성 층(D(a))은 구동 트랜지스터(D)를 구성함 -; 제2 층간 절연 층(203) 상에 배치되고 제2 층간 절연 층(203), 제1 층간 절연 층(202) 및 게이트 절연 층(201)을 각각 통과하는 상이한 비아 홀들을 통해 활성 층(T(a))에 연결되는 소스(T(s)) 및 드레인(T(d))- 게이트(T(g)), 소스(T(s)), 드레인(T(d)) 및 활성 층(T(a))은 스위칭 트랜지스터(T)를 구성함 -;
위의 구조들을 커버하는 제3 층간 절연 층(204);
제3 층간 절연 층(204) 상에 배치되고, 제3 층간 절연 층(204)을 각각 통과하는 상이한 비아 홀들을 통해 구동 트랜지스터(D)의 드레인(D(d)) 및 스위칭 트랜지스터(T)의 드레인(T(d))에 각각 연결되는 감광 디바이스의 연결 부분(L1) 및 하부 전극(1402)- 본 명에서에서, 추가된 연결 부분(L1)은 소스 및 드레인이 제조되는 SD(소스-드레인) 마스크를 계속 사용할 수 있어, 감광 디바이스의 하부 전극(1402)은 디스플레이 패널 내측의 배선들을 벗어나 유지될 수 있고, 후속하여 형성되는 감광 유닛 내의 감광 층은 손가락의 표면에 의해 반사되는 광을 수신하기 위한 특정 구역을 갖도록 보장될 수 있음 -;
하부 전극(1402) 상에 배치된 감광 층(1401)- 감광 층(1401)은 예를 들어, 서로의 위에 순차적으로 적층되는 N-형 반도체 층(도 11에서 N으로 표시됨), I-형 진성 반도체 층(도 11에서 I로 표시됨) 및 P-형 반도체 층(도 11에서 P로 표시됨)으로 구성되는 PIN-형 감광 층일 수 있음 -;
서로의 상부에 적층되고 위의 구조들을 커버하는 보호 층(208) 및 제4 층간 절연 층(207);
제4 층간 절연 층(207) 상에 배치되고, 보호 층(208) 및 제4 층간 절연 층(207)을 통과하는 상이한 비아 홀들을 통해 아래의 대응하는 구동 트랜지스터(D)의 드레인(D(d)) 및 감광 층(1401)에 각각 연결되는 감광성 디바이스의 애노드(O1) 및 상부 전극(1403)- 감광 디바이스의 애노드(O1) 및 상부 전극(1403)은 추가적인 패터닝 프로세스들 없이 동일한 마스크를 사용함으로써 형성될 수 있음 -.
픽셀 정의 층(205), 발광 층(O2), 캐소드(O3) 및 박막 캡슐화 층(206)은 애노드(O1) 위에 순차적으로 배치되고, 구체적인 프로세스들은 전술한 설명을 참조할 수 있고, 여기서는 상세들이 반복되지 않는다.
본 명세서에서, 인접한 서브-픽셀의 발광 층(O2)은 아래의 감광 디바이스의 감광 층(1401)과 중첩된다.
광 지문 인식 디바이스가 디스플레이 패널 내에 통합되는 경우, 감광 유닛이 큰 수광 면적을 갖게 할 필요가 있고, 감광 유닛들의 풀-스크린 어레이 디자인이 달성된다. 이 디자인에서, 감광 유닛 내의 스위칭 트랜지스터에서의 누설 전류는 지문 인식 잡음(즉, 간섭)의 주요 소스이다. 그러나, 산화물 박막 트랜지스터(산화물 TFT)는 낮은 전기 누설 성능에 있어서 LTPS TFT보다 훨씬 우수하다. 따라서, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 패널(01)에서, 각각의 서브-픽셀 내의 구동 트랜지스터(D) 및 각각의 감광 유닛(14) 내의 스위칭 트랜지스터(T)는 LTPO 프로세스를 통해 형성된다.
일부 실시예에서, 감광 유닛(14) 내의 스위칭 트랜지스터(T)의 구조는 하부-게이트 구조이다. 이에 기초하여, 도 2 및 도 4에서 B-B' 방향을 따른 디스플레이 패널(01)의 특정 단면 구조가 도 12에 도시되어 있다.
제3 서브-픽셀(13) 및 그 안의 제3 발광 디바이스(130)는 도 12에 구체적으로 예시되어 있다는 점에 유의할 것이고; 제1 서브-픽셀(11) 및 그 안의 제1 발광 디바이스(110)의 구조들 및 제2 서브-픽셀(12) 및 그 안의 제2 발광 디바이스(120)의 구조들은 유사하며, 이는 여기서 반복되지 않을 것이다.
도 12에서, 제3 발광 디바이스(130) 내의 제3 발광 층(1301) 및 인접한 제1 발광 디바이스 내의 제1 발광 층(1101)은 감광 층을 커버한다(단면 방향에서, 감광 층 내의 제2 서브-감광 층(S2)이 구체적으로 예시되어 있다).
도 12에 도시된 바와 같이, 디스플레이 패널(01)의 특정 구조는 다음과 같다:
베이스 기판(200) 상에 배치된 각각의 서브-픽셀 내의 구동 트랜지스터(D)의 활성 층(D(a));
활성 층(D(a))을 커버하는 게이트 절연 층(201);
게이트 절연 층(201) 상에 배치된 각각의 서브-픽셀 내의 구동 트랜지스터(D)의 게이트(D(g));
게이트(D(g))를 커버하는 제1 층간 절연 층(202);
제1 층간 절연 층(202) 상에 배치되는 스위칭 트랜지스터(T)의 스토리지 커패시터 전극(C1) 및 게이트(T(g))- 스토리지 커패시터 전극(C1) 및 게이트(T(g))는 동일한 마스크를 사용함으로써 제조될 수 있고; 스토리지 커패시터 전극(C1) 및 게이트(D(g))는 대향하여 배치되어, 스토리지 커패시터 전극(C1) 및 게이트(D(g))가 스토리지 커패시터를 형성하게 됨 -;
위의 구조들을 커버하는 제2 층간 절연 층(203);
제2 층간 절연 층(203) 상에 배치된 스위칭 트랜지스터(T)의 활성 층(T(a));
위의 구조들을 커버하는 제3 층간 절연 층(204);
구동 트랜지스터(D)의 소스(D(s))와 드레인(D(d)) 및 제3 층간 절연 층(204) 상에 배치된 스위칭 트랜지스터(T)의 소스(T(s))와 드레인(T(d))- 소스(D(s)) 및 드레인(D(d))은 제3 층간 절연 층(204), 제2 층간 절연 층(203), 제1 층간 절연 층(202) 및 게이트 절연 층(201)을 각각 통과하는 상이한 비아 홀들을 통해 아래의 구동 트랜지스터 D의 활성 층(D(a))에 연결되고, 게이트(D(g)), 소스(D(s)), 드레인(D(d)) 및 활성 층(D(a))은 구동 트랜지스터 D를 구성하고; 소스(T(s)) 및 드레인(T(d))은 제3 층간 절연 층(204)을 각각 통과하는 상이한 비아 홀들을 통해 아래의 활성 층(T(a))에 연결되고, 게이트(T(g)), 소스(T(s)), 드레인(T(d)) 및 활성 층(T(a))은 스위칭 트랜지스터(T)를 구성함 -;
위의 구조들을 커버하는 보호 층(208);
보호 층(208) 상에 배치된 감광 디바이스(140)의 하부 전극(1402);
하부 전극(1402) 상에 배치된 감광 층(도 12에서 단면 방향으로, 제2 서브-감광 층(S2)이 구체적으로 예시되어 있음)- 감광 층(1401)은, 예를 들어, PIN-형 감광 층일 수 있음 -;
위의 구조들을 커버하는 제4 층간 절연 층(207);
제3 발광 디바이스(130)의 애노드(O1) 및 제4 층간 절연 층(207) 상에 배치된 감광 디바이스(140)의 상부 전극(1403)- 애노드(O1)는 제4 층간 절연 층(207) 및 보호 층(208)을 통과하는 비아 홀을 통해 아래의 구동 트랜지스터(D)의 드레인(D(d))에 연결되고, 상부 전극(1403)은 제4 층간 절연 층(207)을 통과하는 비아 홀을 통해 아래의 스위칭 트랜지스터(D)의 드레인(T(d))에 연결되고; 상부 전극(1403), 하부 전극(1402) 및 이 둘 사이의 감광 층이 감광 디바이스(140)를 구성함 -;
위의 구조들을 커버하는 픽셀 정의 층(205);
애노드(O1)를 노출시키는 픽셀 정의 층(205) 내의 개구 부분- 제3 발광 디바이스(130) 내의 발광 층(1301)이 개구 부분 내에 그리고 픽셀 정의 층(205) 상에 퇴적되어 애노드(O1)에 연결되고 발광 표면(10A) 아래의 감광 디바이스(140) 내의 감광 층을 커버하고, 인접한 제1 서브-픽셀 내의 제1 발광 디바이스의 제1 발광 층(1101)은 또한 발광 표면(10A) 아래의 감광 디바이스(140) 내의 감광 층을 커버함 -;
발광 층들 및 픽셀 정의 층(205)을 커버하는 캐소드(O3)의 전체 층- 캐소드(O3)의 전체 층, 각각의 독립 애노드(O1), 및 상이한 컬러들의 광을 방출할 수 있는 둘 사이의 발광 층은 OLED 디바이스를 구성함 -; 및
OLED 디바이스를 커버하는 박막 캡슐화 층(206).
전술한 디스플레이 패널(01)의 전체 제조 프로세스는 12개의 마스크를 포함하는데, 이는 종래의 LTPS 디자인에서 사용되는 마스크의 수와 동일하다. 따라서, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 패널(01)은 마스크를 추가하지 않고 더 좋은 LTPO 디자인을 달성할 수 있다.
일부 다른 실시예에서, 감광 유닛(14) 내의 스위칭 트랜지스터(T)의 구조는 상부-게이트 구조이다. 상부-게이트 구조를 갖는 스위칭 트랜지스터(T)에 대하여, 도 2 및 도 4에서 B-B' 방향을 따르는 또 다른 특정 단면 구조는 도 13에서 도시되고, 베이스 기판(200)으로부터 멀어지는 방향의 층 구조들은 순차적으로:
구동 트랜지스터(D)의 활성 층(D(a)) → 게이트 절연 층(201) → 구동 트랜지스터(D)의 게이트(D(g)) → 제1 층간 절연 층(202) → 스토리지 커패시터 전극(C1) 및 스위칭 트랜지스터(T)의 활성 층(T(a)) → 제2 층간 절연 층(203) → 구동 트랜지스터(D)의 소스(D(s)) 및 드레인(D(d)), 스위칭 트랜지스터(T)의 소스(T(s)), 드레인(T(d)) 및 게이트(T(g)) → 제3 층간 절연 층(204) → 감광 디바이스(140)의 하부 전극(1402) → 감광 디바이스(140)의 감광 층 (도 13에서의 단면 방향에서, 제2 서브-감광 층(S2)이 구체적으로 예시되어 있음) → 보호 층(208) → 제3 발광 디바이스(130)의 애노드(O1) 및 감광 디바이스(140)의 상부 전극(1403) → 픽셀 정의 층(205) → 각각의 서브-픽셀 내의 발광 층 (도 13에서의 단면 방향에서, 인접한 제1 서브-픽셀 내의 제1 발광 디바이스의 제1 발광 층(1101) 및 제3 발광 디바이스(130)의 발광 층(1301)이 구체적으로 예시되어 있음) → 전체 층으로서의 캐소드(O3) → 박막 캡슐화 층(206).
위의 구조들의 특정 설명들은 도 12에 언급될 수 있으며, 여기서는 상세들이 반복되지 않을 것이다.
도 13에 예시된 디스플레이 패널(01)의 구조에서, 스위칭 트랜지스터(T)의 게이트(T(g))는 그것의 활성 층(T(a)) 위에 위치하기 때문에(즉, 베이스 기판(200) 으로부터 떨어져 있는 활성 층(T(a)) 측에 위치하기 때문에), 게이트(T(g))에 대한 마스크 프로세스가 추가될 필요가 있고, 디스플레이 패널(01)의 제조를 완료하기 위해 13개의 마스크를 포함하는 프로세스가 요구된다.
본 개시내용의 모든 실시예에서, 구동 트랜지스터의 드레인은 애노드에 연결되고, 스위칭 트랜지스터의 드레인은 예시를 위한 예로서 사용되는 하부 전극에 연결되지만, 본 기술분야의 통상의 기술자는, 트랜지스터에서의 소스 및 드레인의 구조 및 조성에 있어서의 상호교환가능성으로 인해, 구동 트랜지스터의 소스는 애노드에 연결될 수 있고, 스위칭 트랜지스터의 소스는 하부 전극에 연결될 수 있고, 이는 본 개시내용의 전술한 실시예들의 등가의 변환이라는 것에 유의한다.
이에 기초하여, 본 개시내용의 일부 실시예는 디스플레이 장치를 제공한다. 도 14에 도시된 바와 같이, 디스플레이 장치(02)는 전술한 실시예들 중 어느 하나에 따른 디스플레이 패널(01)을 포함한다.
일부 예에서, 디스플레이 장치(02)는 디스플레이, TV, 모바일 폰, 태블릿 컴퓨터, 디지털 포토 프레임, 내비게이터, 스마트 워치, 스마트 팔찌, 또는 디스플레이 기능을 갖는 임의의 다른 제품 또는 컴포넌트와 같은, 광 인식(예를 들어, 지문 인식) 기능과 통합된 OLED 디스플레이 장치이다.
위의 실시예들의 설명에서, 특정 특징들, 구조들, 재료들 또는 특성들은 임의의 하나 이상의 실시예 또는 예에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 설명들은 단지 본 개시내용의 특정 구현 방식들이지만, 본 개시내용의 보호 범위는 이에 제한되지 않는다. 본 기술분야의 통상의 기술자가 본 개시내용의 기술적 범위 내에서 용이하게 인지할 수 있는 임의의 변경 또는 대체는 본 개시내용의 보호 범위에 포함될 것이다. 따라서, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 따를 것이다.

Claims (16)

  1. 디스플레이 패널로서,
    상이한 컬러들의 광을 방출할 수 있는 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함하는 서브-픽셀 어레이; 및
    상기 서브-픽셀 어레이의 발광 표면 아래에 배치된 복수의 감광 유닛
    을 포함하고, 상기 복수의 감광 유닛 각각은 감광 디바이스를 포함하고, 상기 감광 디바이스는 감광 층을 포함하고; 상기 디스플레이 패널의 패널 표면 상의 상기 감광 디바이스 내의 상기 감광 층의 정사 투영은 상기 디스플레이 패널의 패널 표면 상의 상기 제1 서브-픽셀, 상기 제2 서브-픽셀 및 상기 제3 서브-픽셀의 정사 투영들과 중첩 영역들을 갖는 디스플레이 패널.
  2. 제1항에 있어서,
    상기 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 상기 디스플레이 패널의 패널 표면 상의 제1 서브-픽셀들의 정사 투영들 사이의 중첩 영역의 면적이 동일하고;
    상기 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 상기 디스플레이 패널의 패널 표면 상의 제2 서브-픽셀들의 정사 투영들 사이의 중첩 영역의 면적이 동일하고;
    상기 디스플레이 패널의 패널 표면 상의 각각의 감광 층의 정사 투영과 상기 디스플레이 패널의 패널 표면 상의 제3 서브-픽셀의 정사 투영 사이의 중첩 영역의 면적이 동일한 디스플레이 패널.
  3. 제1항 또는 제2항에 있어서, 상기 서브-픽셀 어레이는, 열 방향으로 순차적으로 배열된 복수의 디스플레이 그룹을 포함하고;
    상기 복수의 디스플레이 그룹 각각은, 행 방향으로 순차적으로 교대로 배열된 제1 디스플레이 서브-그룹과 제2 디스플레이 서브-그룹을 포함하고; 각각의 제1 디스플레이 서브-그룹 및 각각의 제2 디스플레이 서브-그룹은 2개의 인접한 행에 분포된 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 각각 포함하고;
    각각의 디스플레이 그룹에서, 각각의 제1 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀은 각각의 제2 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀과 동일한 행에 위치하고, 각각의 제1 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀은 각각의 제2 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀과 동일한 행에 위치하는 디스플레이 패널.
  4. 제3항에 있어서, 상기 복수의 감광 유닛은 상기 서브-픽셀 어레이의 발광 표면 아래에 균등하게 분포되는 디스플레이 패널.
  5. 제4항에 있어서, 각각의 감광 층은, 제1 서브-감광 층, 제2 서브-감광 층, 및 제3 서브-감광 층을 포함하고;
    각각의 제1 디스플레이 서브-그룹의 발광 표면 아래에 감광 유닛이 배치되고 각각의 제2 디스플레이 서브-그룹의 발광 표면 아래에 감광 유닛이 배치되고;
    상기 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제1 디스플레이 서브-그룹에 대응하는 감광 유닛에서, 상기 제1 서브-감광 층은 상기 제1 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀 및 이웃하는 제2 디스플레이 서브-그룹 내의 상기 제2 서브-픽셀과 중첩하고, 상기 제2 서브-감광 층은 상기 제1 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀 및 또 다른 이웃하는 제2 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀과 중첩하고, 상기 제3 서브-감광 층은 상기 제1 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀과 중첩하고;
    상기 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제2 디스플레이 서브-그룹에 대응하는 감광 유닛에서, 상기 제1 서브-감광 층은 상기 제2 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀 및 이웃하는 제1 디스플레이 서브-그룹 내의 상기 제2 서브-픽셀과 중첩하고, 상기 제2 서브-감광 층은 상기 제2 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀 및 또 다른 이웃하는 제1 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀과 중첩하고, 상기 제3 서브-감광 층은 상기 제2 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀과 중첩하는 디스플레이 패널.
  6. 제5항에 있어서,
    열 방향에서, 각각의 제1 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀 및 또 다른 이웃하는 제1 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀은 제1 가상 서브-그룹을 구성하고, 각각의 제2 디스플레이 서브-그룹 내의 상기 제1 서브-픽셀과 상기 제2 서브-픽셀 및 또 다른 이웃하는 제2 디스플레이 서브-그룹 내의 상기 제3 서브-픽셀은 제2 가상 서브-그룹을 구성하고;
    각각의 제1 가상 서브-그룹의 발광 표면 아래에 감광 유닛이 배치되고 각각의 제2 가상 서브-그룹의 발광 표면 아래에 감광 유닛이 배치되고;
    상기 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제1 가상 서브-그룹에 대응하는 감광 유닛에서, 상기 제1 서브-감광 층은 상기 제1 가상 서브-그룹 내의 상기 제3 서브-픽셀 및 이웃하는 제2 가상 서브-그룹 내의 상기 제2 서브-픽셀과 중첩하고, 상기 제2 서브-감광 층은 상기 제1 가상 서브-그룹 내의 상기 제3 서브-픽셀 및 또 다른 이웃하는 제2 가상 서브-그룹 내의 상기 제1 서브-픽셀과 중첩하고, 상기 제3 서브-감광 층은 상기 제1 가상 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀과 중첩하고;
    상기 디스플레이 패널의 패널 표면에 수직인 방향에서, 각각의 제2 가상 서브-그룹에 대응하는 감광 유닛에서, 상기 제1 서브-감광 층은 상기 제2 가상 서브-그룹 내의 상기 제3 서브-픽셀 및 이웃하는 제1 가상 서브-그룹 내의 상기 제2 서브-픽셀과 중첩하고, 상기 제2 서브-감광 층은 상기 제2 가상 서브-그룹 내의 상기 제3 서브-픽셀 및 또 다른 이웃하는 제1 가상 서브-그룹 내의 상기 제1 서브-픽셀과 중첩하고, 상기 제3 서브-감광 층은 상기 제2 가상 서브-그룹 내의 상기 제1 서브-픽셀 및 상기 제2 서브-픽셀과 중첩하는 디스플레이 패널.
  7. 제6항에 있어서,
    각각의 제1 서브-감광 층과 대응하는 제2 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제1 서브-감광 층과 대응하는 제3 서브-픽셀 사이의 중첩 영역의 면적이 동일하고;
    각각의 제2 서브-감광 층과 대응하는 제1 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제2 서브-감광 층과 대응하는 제3 서브-픽셀 사이의 중첩 영역의 면적이 동일하고;
    각각의 제3 서브-감광 층과 대응하는 제1 서브-픽셀 사이의 중첩 영역의 면적이 동일하고, 각각의 제3 서브-감광 층과 대응하는 제2 서브-픽셀 사이의 중첩 영역의 면적이 동일한 디스플레이 패널.
  8. 제6항에 있어서,
    상기 제1 디스플레이 서브-그룹들의 열에서, 상기 제1 서브-픽셀과 상기 제2 서브-픽셀 사이의 갭은 상기 열 방향으로 상기 제3 서브-픽셀의 중심 선과 정렬되고;
    상기 제2 디스플레이 서브-그룹들의 열에서, 상기 제1 서브-픽셀과 상기 제2 서브-픽셀 사이의 갭은 상기 열 방향으로 상기 제3 서브-픽셀의 중심 선과 정렬되고;
    각각의 감광 유닛에서, 상기 제1 서브-감광 층의 중심, 상기 제2 서브-감광 층의 중심 및 상기 제3 서브-감광 층의 중심은 가상 삼각형을 형성하도록 연결되고;
    상기 행 방향에서의 2개의 인접한 가상 삼각형의 중간 지점들 사이의 거리는 상기 열 방향에서의 2개의 인접한 가상 삼각형의 중간 지점들 사이의 거리와 동일하고, 각각의 가상 삼각형의 중간 지점은 상기 제3 서브-감광 층의 중심이 위치하는 정점 코너로부터 반대 측까지의 수직 선의 중간 지점인 디스플레이 패널.
  9. 제6항에 있어서, 상기 감광 유닛에서, 상기 감광 층에 포함된 상기 제1 서브-감광 층, 상기 제2 서브-감광 층 및 상기 제3 서브-감광 층은 서로 연결되지 않는 디스플레이 패널.
  10. 제9항에 있어서, 상기 감광 유닛 내의 상기 감광 디바이스는, 상기 디스플레이 패널의 패널 표면에 수직인 방향으로 상기 감광 층의 양측에 배치된 하부 전극 및 상부 전극을 추가로 포함하고;
    상기 디스플레이 패널의 패널 표면 상의 하부 전극의 정사 투영은 상기 디스플레이 패널의 패널 표면 상의 상기 제1 서브-감광 층, 상기 제2 서브-감광 층 및 상기 제3 서브-감광 층의 정사 투영들을 커버하고, 상기 제1 서브-감광 층, 상기 제2 서브-감광 층 및 상기 제3 서브-감광 층에 대응하는 상기 하부 전극의 부분들은 서로 연결되고;
    상기 디스플레이 패널의 패널 표면 상의 상부 전극의 정사 투영은 상기 디스플레이 패널의 패널 표면 상의 상기 제1 서브-감광 층, 상기 제2 서브-감광 층 및 상기 제3 서브-감광 층의 정사 투영들을 커버하고, 상기 제1 서브-감광 층, 상기 제2 서브-감광 층 및 상기 제3 서브-감광 층에 대응하는 상기 상부 전극의 부분들은 서로 연결되는 디스플레이 패널.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 디스플레이 패널의 패널 표면에 수직인 방향에서, 상기 제1 서브-픽셀, 상기 제2 서브-픽셀 및 상기 제3 서브-픽셀의 패턴들은 모두 육각형들인 디스플레이 패널.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 디스플레이 패널은 지문 인식 디스플레이 패널인 디스플레이 패널.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 서브-픽셀은 제1 발광 디바이스를 포함하고, 상기 감광 층과 중첩되는 상기 제1 서브-픽셀의 부분은 상기 제1 서브-픽셀 내의 상기 제1 발광 디바이스의 발광 층이고;
    상기 제2 서브-픽셀은 제2 발광 디바이스를 포함하고, 상기 감광 층과 중첩되는 상기 제2 서브-픽셀의 부분은 상기 제2 서브-픽셀 내의 상기 제2 발광 디바이스의 발광 층이고;
    상기 제3 서브-픽셀은 제3 발광 디바이스를 포함하고, 상기 감광 층과 중첩되는 상기 제3 서브-픽셀의 부분은 상기 제3 서브-픽셀 내의 상기 제3 발광 디바이스의 발광 층인 디스플레이 패널.
  14. 제13항에 있어서, 각각의 제1 서브-픽셀, 각각의 제2 서브-픽셀 및 각각의 제3 서브-픽셀은, 대응하는 발광 디바이스에 전기적으로 연결된 구동 트랜지스터를 각각 추가로 포함하고;
    감광 유닛은 상기 감광 유닛 내의 상기 감광 디바이스에 전기적으로 연결된 스위칭 트랜지스터를 추가로 포함하고;
    상기 구동 트랜지스터 내의 활성 층의 재료는 상기 스위칭 트랜지스터 내의 활성 층의 재료와 상이하고, 상기 스위칭 트랜지스터 내의 상기 활성 층은 산화물 반도체 재료로 만들어지는 디스플레이 패널.
  15. 제14항에 있어서, 상기 구동 트랜지스터 내의 상기 활성 층은 저온 폴리실리콘 재료로 만들어지는 디스플레이 패널.
  16. 디스플레이 장치로서,
    제1항 내지 제15항 중 어느 항 항에 따른 디스플레이 패널
    을 포함하는 디스플레이 장치.
KR1020217016386A 2019-01-30 2019-12-25 디스플레이 패널 및 디스플레이 장치 KR20210119952A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201910093793.9 2019-01-30
CN201910093793.9A CN109801946B (zh) 2019-01-30 2019-01-30 显示面板及显示装置
PCT/CN2019/128345 WO2020155955A1 (zh) 2019-01-30 2019-12-25 显示面板及显示装置

Publications (1)

Publication Number Publication Date
KR20210119952A true KR20210119952A (ko) 2021-10-06

Family

ID=66560557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217016386A KR20210119952A (ko) 2019-01-30 2019-12-25 디스플레이 패널 및 디스플레이 장치

Country Status (6)

Country Link
US (2) US11653548B2 (ko)
EP (1) EP3920227A4 (ko)
JP (1) JP2022518308A (ko)
KR (1) KR20210119952A (ko)
CN (1) CN109801946B (ko)
WO (1) WO2020155955A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346498B (zh) * 2018-09-18 2020-06-16 京东方科技集团股份有限公司 一种阵列基板及显示面板
CN109801946B (zh) 2019-01-30 2021-01-26 京东方科技集团股份有限公司 显示面板及显示装置
CN110286796B (zh) 2019-06-27 2023-10-27 京东方科技集团股份有限公司 电子基板及其制作方法、显示面板
CN110427931B (zh) * 2019-07-31 2022-04-12 厦门天马微电子有限公司 一种阵列基板及显示装置
CN111128874A (zh) * 2019-12-18 2020-05-08 武汉华星光电半导体显示技术有限公司 Tft阵列基板及其制备方法、oled触控显示装置
EP4123710A4 (en) * 2020-03-18 2024-03-13 Wuhan China Star Optoelectronics Semiconductor Display Tech Co Ltd DISPLAY SUBSTRATE
US20220052147A1 (en) * 2020-04-26 2022-02-17 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display apparatus
EP4145337A4 (en) * 2020-04-27 2023-06-28 BOE Technology Group Co., Ltd. Texture recognition apparatus and opposite substrate
CN111830743B (zh) * 2020-07-10 2023-03-31 Tcl华星光电技术有限公司 一种阵列基板及其制备方法
CN112151554B (zh) 2020-09-18 2024-03-19 Tcl华星光电技术有限公司 一种阵列基板及其制备方法
CN113066798B (zh) * 2021-03-08 2022-11-08 武汉华星光电技术有限公司 驱动基板、显示面板及驱动基板的制备方法
CN115273744A (zh) * 2021-07-19 2022-11-01 Oppo广东移动通信有限公司 显示模组和显示设备
CN113851518B (zh) * 2021-09-28 2023-08-04 京东方科技集团股份有限公司 显示模组、显示装置及数据处理方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666177A (en) * 1996-02-26 1997-09-09 Industrial Technology Research Institute Black matrix for liquid crystal display
US7342256B2 (en) 2004-07-16 2008-03-11 Semiconductor Energy Laboratory Co., Ltd. Display device mounted with read function and electric appliance
CN103685992B (zh) * 2013-12-31 2018-10-16 上海集成电路研发中心有限公司 生成高动态范围图像的方法及图像传感器
CN103716558B (zh) * 2013-12-31 2018-11-09 上海集成电路研发中心有限公司 高动态像素阵列、像素单元及图像传感器
CN104659072B (zh) 2015-03-16 2017-07-28 京东方科技集团股份有限公司 阵列基板和阵列基板制作方法
CN104835832A (zh) * 2015-05-18 2015-08-12 京东方科技集团股份有限公司 像素排列结构、有机电致发光器件、显示装置、掩模板
US10043050B2 (en) 2016-03-07 2018-08-07 Microsoft Technology Licensing, Llc Image sensing with a display
CN106355136B (zh) 2016-07-11 2018-07-17 京东方科技集团股份有限公司 一种指纹识别显示装置、其制作方法及驱动方法
CN206322697U (zh) * 2016-11-21 2017-07-11 昆山国显光电有限公司 像素结构及包含所述像素结构的oled显示面板
CN106775063B (zh) * 2016-11-25 2020-04-21 京东方科技集团股份有限公司 触控面板及其制作方法、显示装置
KR20180085288A (ko) 2017-01-18 2018-07-26 삼성전자주식회사 지문 인식 기능을 가지는 전자 장치
KR20180092003A (ko) 2017-02-07 2018-08-17 삼성디스플레이 주식회사 표시 장치
CN106981503B (zh) * 2017-04-27 2019-11-15 上海天马微电子有限公司 一种显示面板及电子设备
CN107066162B (zh) 2017-05-27 2020-03-17 上海天马微电子有限公司 一种显示面板及显示装置
CN107133613B (zh) 2017-06-06 2020-06-30 上海天马微电子有限公司 一种显示面板及显示装置
CN107256880B (zh) 2017-06-27 2021-08-20 京东方科技集团股份有限公司 一种显示器阵列基板、制备方法和显示器
KR102367271B1 (ko) * 2017-07-28 2022-02-23 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치
CN107392171B (zh) 2017-08-01 2020-08-07 京东方科技集团股份有限公司 显示基板、显示面板及显示装置
CN108511480A (zh) * 2017-08-31 2018-09-07 昆山国显光电有限公司 像素结构以及oled显示装置
JP7015324B2 (ja) * 2017-08-31 2022-02-02 クンシャン ゴー－ビシオノクス オプト－エレクトロニクス カンパニー リミテッド ピクセル構造、ｏｌｅｄディスプレイデバイス、および駆動方法
CN108493224B (zh) * 2018-04-20 2021-02-23 京东方科技集团股份有限公司 一种像素排列结构及显示面板、显示装置、掩膜版
CN108596147B (zh) 2018-05-09 2021-02-09 上海中航光电子有限公司 显示面板和显示装置
CN109037276A (zh) * 2018-07-12 2018-12-18 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
CN109065582B (zh) 2018-08-02 2022-02-15 京东方科技集团股份有限公司 一种阵列基板及显示面板、显示装置
KR102642305B1 (ko) * 2018-09-12 2024-02-28 삼성전자주식회사 Oled 패널 및 이를 포함하는 표시 장치
CN109801946B (zh) 2019-01-30 2021-01-26 京东方科技集团股份有限公司 显示面板及显示装置

Also Published As

Publication number Publication date
EP3920227A1 (en) 2021-12-08
EP3920227A4 (en) 2022-11-02
CN109801946B (zh) 2021-01-26
US20230217785A1 (en) 2023-07-06
US11653548B2 (en) 2023-05-16
US20210134896A1 (en) 2021-05-06
JP2022518308A (ja) 2022-03-15
CN109801946A (zh) 2019-05-24
WO2020155955A1 (zh) 2020-08-06

Similar Documents

Publication Publication Date Title
US11653548B2 (en) Display panel and display apparatus
JP6963124B2 (ja) 表示パネル、ディスプレイ及び表示端末
US11411056B2 (en) Display panel and display device
US20240194141A1 (en) Display substrate and preparation method thereof, display panel, and display device
US7164230B2 (en) Dual panel-type organic electroluminescent display device and method for fabricating the same
CN111916485B (zh) 一种显示面板及显示装置
US20230371336A1 (en) Display Substrate and Display Apparatus
US11335748B2 (en) Transparent OLED substrate, display panel and OLED substrate
CN110212111B (zh) 显示基板及制作方法、显示面板、显示装置
CN215451420U (zh) 显示基板以及显示装置
CN209570781U (zh) 一种阵列基板和显示面板
US20230165052A1 (en) Display panel, method for manufacturing same, and display device
JPWO2020155955A5 (ko)
CN107978609B (zh) 一种阵列基板及显示装置
CN114613823A (zh) 显示面板及显示装置
KR20230033760A (ko) 표시장치 및 이를 포함하는 전자장치
CN113809135B (zh) 一种显示面板及显示装置
WO2022252502A1 (zh) 显示基板以及显示装置
US20240107804A1 (en) Display substrate and display device
US11972072B2 (en) Electronic device
CN112614877B (zh) 一种阵列基板、显示面板及显示装置
US20220182508A1 (en) Display device and method of image scanning
CN114823726A (zh) 显示面板及显示装置
KR20130031100A (ko) 유기발광 표시장치
CN117098412A (zh) 显示基板及其制作方法、以及显示装置

Legal Events

Date Code Title Description
A201 Request for examination