KR20210116984A - Semiconductor device including redistribution layer and method for fabricating the same - Google Patents
Semiconductor device including redistribution layer and method for fabricating the same Download PDFInfo
- Publication number
- KR20210116984A KR20210116984A KR1020200033258A KR20200033258A KR20210116984A KR 20210116984 A KR20210116984 A KR 20210116984A KR 1020200033258 A KR1020200033258 A KR 1020200033258A KR 20200033258 A KR20200033258 A KR 20200033258A KR 20210116984 A KR20210116984 A KR 20210116984A
- Authority
- KR
- South Korea
- Prior art keywords
- redistribution
- pad
- semiconductor device
- insulating layer
- trench
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 재배선층을 포함하는 반도체 장치에 관한 것이다.This patent document relates to a semiconductor device, and more particularly, to a semiconductor device including a redistribution layer.
반도체 장치는 다양한 기능을 갖는 집적 회로를 포함할 수 있다. 이러한 반도체 장치를 외부 단자와 접속시키기 위하여 재배선층의 형성이 요구될 수 있다.A semiconductor device may include an integrated circuit having various functions. Formation of a redistribution layer may be required to connect such a semiconductor device to an external terminal.
이러한 재배선층은 주로 회로 패턴이 형성된 웨이퍼를 팹-아웃(fab-out)한 상태, 즉 패키징 과정에서 형성될 수 있다. 그러나, 어떠한 경우에는, 재배선층이 웨이퍼에 회로 패턴을 형성하는 프론트 엔드(front-end) 공정에서 회로 패턴과 함께 형성될 수도 있다.Such a redistribution layer may be mainly formed in a state in which a wafer on which a circuit pattern is formed is fab-out, that is, in a packaging process. However, in some cases, the redistribution layer may be formed together with the circuit pattern in a front-end process of forming the circuit pattern on the wafer.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 장치의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the embodiments of the present invention is to provide a semiconductor device capable of improving process defects while securing reliability and operating characteristics of the semiconductor device, and a method of manufacturing the same.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 하부 구조물; 상기 하부 구조물 상의 재배선 절연층; 상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되고, 재배선 패드를 포함하는 재배선 도전층; 및 상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서, 상기 재배선 패드를 노출시키는 보호층을 포함하고, 상기 재배선 도전층은, 상기 재배선 패드 주위에 배치되고, 상기 재배선 도전층의 두께보다 작은 깊이를 갖는 트렌치를 포함하고, 상기 보호층의 일부는 상기 트렌치를 매립할 수 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a lower structure; a redistribution insulating layer on the lower structure; a redistribution conductive layer disposed on the redistribution insulating layer, electrically connected to a portion of the lower structure, and including a redistribution pad; and a protective layer covering the redistribution insulating layer and the redistribution conductive layer and exposing the redistribution pad, wherein the redistribution conductive layer is disposed around the redistribution pad, and the redistribution conductive layer and a trench having a depth smaller than a thickness of , and a portion of the passivation layer may fill the trench.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 하부 구조물; 상기 하부 구조물 상의 재배선 절연층; 상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되고, 재배선 패드를 포함하는 재배선 도전층; 및 상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 패드를 노출시키는 보호층을 포함하고, 상기 재배선 도전층은, 상기 재배선 패드를 포함하는 패드부, 상기 패드부로부터 적어도 일 방향으로 확장된 확장부 및 상기 확장부 내에 형성되어 상기 보호층의 일부를 수용하는 트렌치를 포함하고, 상기 트렌치는, 상기 확장부의 확장 방향과 수직한 방향에서 상기 확장부의 일부를 사이에 두고 두 부분으로 분리될 수 있다.In addition, a semiconductor device according to another embodiment of the present invention for solving the above problems includes: a lower structure; a redistribution insulating layer on the lower structure; a redistribution conductive layer disposed on the redistribution insulating layer, electrically connected to a portion of the lower structure, and including a redistribution pad; and a protective layer covering the redistribution insulating layer and the redistribution conductive layer and exposing the redistribution pad, wherein the redistribution conductive layer comprises at least a pad portion including the redistribution pad and at least from the pad portion. an extension portion extending in one direction and a trench formed in the extension portion to receive a portion of the protective layer, wherein the trench includes two portions of the extension portion interposed therebetween in a direction perpendicular to the extension direction of the extension portion can be separated into parts.
본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 반도체 장치의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있다.According to the semiconductor device and the method for manufacturing the same according to the embodiments of the present invention, it is possible to improve the defect in the process while securing the reliability and operating characteristics of the semiconductor device.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도로서, 각각 도 1의 A1-A1' 선 및 A2-A2' 선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치와 접속하는 접속 단자 형성 공정 중 일부를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 6은 도 5의 A3-A3' 선에 따른 부분 및 그 주변을 확대한 평면도이다.
도 7은 도 5의 A3-A3' 선에 따른 단면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치에 접속 단자가 더 형성된 상태를 보여주는 도면이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 10은 도 9의 A4-A4' 선에 따른 부분 및 그 주변을 확대한 평면도이다.
도 11은 도 9의 A4-A4' 선에 따른 단면도이다.
도 12는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 13은 도 12의 A5-A5' 선에 따른 부분 및 그 주변을 확대한 평면도이다.
도 14는 도 12의 A5-A5' 선에 단면도이다.
도 15a 내지 도 15c는 본 발명의 다른 일 실시예에 따른 재배선 패드 및 트렌치의 형상을 보여주는 평면도이다.1 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to an exemplary embodiment.
2 and 3 are cross-sectional views illustrating a semiconductor device according to an embodiment of the present invention, and are cross-sectional views taken along lines A1-A1' and A2-A2' of FIG. 1, respectively.
4 is a view for explaining a part of a process of forming a connection terminal for connecting to a semiconductor device according to an embodiment of the present invention.
5 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another embodiment of the present invention.
FIG. 6 is an enlarged plan view of a portion along line A3-A3' of FIG. 5 and its periphery;
7 is a cross-sectional view taken along line A3-A3' of FIG. 5 .
8 is a diagram illustrating a state in which a connection terminal is further formed in a semiconductor device according to another exemplary embodiment of the present invention.
9 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another exemplary embodiment of the present invention.
FIG. 10 is an enlarged plan view of a portion along line A4-A4' of FIG. 9 and its periphery;
11 is a cross-sectional view taken along line A4-A4' of FIG. 9 .
12 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another embodiment of the present invention.
13 is an enlarged plan view of a portion taken along line A5-A5' of FIG. 12 and its periphery;
14 is a cross-sectional view taken along line A5-A5' of FIG. 12 .
15A to 15C are plan views illustrating shapes of a redistribution pad and a trench according to another exemplary embodiment of the present invention.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. Hereinafter, various embodiments are described in detail with reference to the accompanying drawings.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.The drawings are not necessarily drawn to scale, and in some instances, the proportions of at least some of the structures illustrated in the drawings may be exaggerated in order to clearly show the features of the embodiments. When a multi-layer structure having two or more layers is disclosed in the drawings or detailed description, the relative positional relationship or arrangement order of the layers as shown only reflects a specific embodiment, and thus the present invention is not limited thereto, and the relative positions of the layers The relationship or arrangement order may be different. Further, the drawings or detailed description of a multi-layer structure may not reflect all layers present in a particular multi-layer structure (eg, one or more additional layers may be present between the two layers shown). For example, in the multilayer structure of the drawings or detailed description, where a first layer is on a second layer or on a substrate, it indicates that the first layer can be formed directly on the second layer or directly on the substrate. Furthermore, it may also indicate the case where one or more other layers are present between the first layer and the second layer or between the first layer and the substrate.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도로서, 각각 도 1의 A1-A1' 선 및 A2-A2' 선에 따른 단면도이다. 1 to 3 are diagrams for explaining a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention. Specifically, FIG. 1 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to an exemplary embodiment. 2 and 3 are cross-sectional views illustrating a semiconductor device according to an embodiment of the present invention, and are cross-sectional views taken along lines A1-A1' and A2-A2' of FIG. 1, respectively.
도 1 내지 도 3을 참조하면, 본 실시예의 반도체 장치는, 하부 구조물(US)과, 하부 구조물(US) 상에 형성되는 재배선 절연층(155)과, 재배선 절연층(155) 상에 형성되면서 하부 구조물(US)의 일부와 전기적으로 연결되는 재배선 도전층(160)과, 재배선 절연층(155) 및 재배선 도전층(160)을 덮으면서 재배선 도전층(160)의 일부는 노출시키는 개구를 갖는 보호층(170)을 포함할 수 있다.1 to 3 , in the semiconductor device of the present embodiment, the lower structure US, the
하부 구조물(US)은, 실리콘 등의 반도체 물질을 포함하는 반도체 기판(100)과, 반도체 기판(100)의 일면 상에 형성되어 집적 회로를 구성하는 다층의 도전성 및/또는 절연성 패턴을 포함할 수 있다. The lower structure US may include a
일례로서, 하부 구조물(US)의 하부는 반도체 기판(100) 및 반도체 기판(100) 상의 제1 층간 절연막(105)을 포함할 수 있다. 도시하지는 않았지만, 제1 층간 절연막(105) 내에는 트랜지스터, 콘택, 도전 라인 등이 형성된 상태일 수 있다. 하부 구조물(US)의 상부는 다층의 도전 패턴(110, 120, 130, 140)과 이러한 다층의 도전 패턴(110, 120, 130, 140)이 매립되는 제2 내지 제5 층간 절연막(115, 125, 135, 145)을 포함할 수 있다. 본 실시예에서 하부 구조물(US)의 상부는 제1 층간 절연막(105) 상의 제2 층간 절연막(115), 제2 층간 절연막(115)을 관통하여 자신의 바로 아래에 위치하는 도전 패턴(미도시됨)과 접속하는 제1 콘택(110), 제2 층간 절연막(115) 상에 형성되고 제1 콘택(110)과 접속하는 제1 패드(120), 제2 층간 절연막(115) 상에 형성되고 제1 패드(120)의 측면을 둘러싸는 제3 층간 절연막(125), 제1 패드(120)와 제3 층간 절연막(125)을 덮는 제4 층간 절연막(135), 제4 층간 절연막(135)을 관통하여 제1 패드(120)와 접속하는 제2 콘택(130), 제4 층간 절연막(135) 상에 형성되고 제2 콘택(130)과 접속하는 제2 패드(140), 및 제4 층간 절연막(135) 상에 형성되고 제2 패드(140)를 덮는 제5 층간 절연막(145)을 포함할 수 있다. 그러나, 본 실시예가 도시된 것에 한정되는 것은 아니며, 하부 구조물(US)에 포함되는 도전성/절연성 패턴의 형태, 구조 등은 다양하게 변형될 수 있다.As an example, a lower portion of the lower structure US may include the
한편, 하부 구조물(US)에 포함되는 도전성/절연성 패턴에 사용되는 물질은 반도체 장치의 요구되는 특성을 만족시키기 위하여 적절히 선택될 수 있다. 특히, 도전 라인 또는 패드로는 낮은 저항을 갖는 구리(Cu) 등의 금속이 이용될 수 있고, 이들 도전 라인 또는 패드 사이를 채우는 절연막으로는 낮은 유전율을 갖는 물질 즉, low-k 물질이 이용될 수 있다. 일례로서, 제1 콘택(110) 및/또는 제1 패드(120)는 구리를 포함할 수 있고, 제1 콘택(110) 및/또는 제1 패드(120)를 둘러싸는 제2 층간 절연막(115) 및/또는 제3 층간 절연막(125)은 유전율이 2.7 이하인 low-k 물질을 포함할 수 있다. 제4 층간 절연막(135) 및 제5 층간 절연막(145)은 통상적인 절연 물질 예컨대, 실리콘 산화물을 포함할 수 있다. Meanwhile, a material used for the conductive/insulating pattern included in the lower structure US may be appropriately selected to satisfy required characteristics of the semiconductor device. In particular, a low-resistance metal such as copper (Cu) may be used as the conductive line or pad, and a material having a low dielectric constant, that is, a low-k material, may be used as an insulating layer filling between these conductive lines or pads. can As an example, the
그런데, 이와 같은 하부 구조물(US)까지만 형성된 상태에서 반도체 장치의 표면을 보호층(170)으로 덮고 팹-아웃시켜 패키징한다면, 제4 층간 절연막(135) 및 제5 층간 절연막(145)을 통하여 상대적으로 흡습에 취약한 low-k 물질을 포함하는 제2 층간 절연막(115) 및/또는 제3 층간 절연막(125)까지 수분이 침투할 수 있고, 이 수분이 금속 이온 특히 구리 이온의 전기적 이동을 일으키게 함으로써 제1 콘택(110)과 인접한 다른 콘택(미도시됨) 사이 또는 제1 패드(120)와 인접한 다른 패드 사이에서 전기적 쇼트가 발생할 수 있다. 따라서, 본 실시예에서는, 이와 같은 문제를 방지하기 위하여, 팹-아웃 전에, 하부 구조물(US) 상에 재배선 절연층(155) 및 재배선 도전층(160)을 추가 형성할 수 있다.However, if only the lower structure US is formed and the surface of the semiconductor device is covered with the
재배선 절연층(155)은 low-k 물질보다 높은 유전율 및/또는 낮은 흡습율을 갖는 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또한, 재배선 절연층(155)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 재배선 절연층(155)은 수분 침투를 방지하기 위하여 상대적으로 두껍게 형성될 수 있다. 예컨대, 재배선 절연층(155)의 두께(T3)는 제4 층간 절연막(135)의 두께(T1), 제5 층간 절연막(145)의 두께(T2), 및/또는 제4 및 제5 층간 절연막(135, 145)의 두께의 합(T1+T2)보다 더 클 수 있다. The
재배선 도전층(160)은 재배선 절연층(155) 상에 형성될 수 있다. 재배선 도전층(160)은 원활한 신호 전달을 위하여 상대적으로 두껍게 형성될 수 있다. 예컨대, 재배선 도전층(160)의 두께는 재배선 절연층(155)의 두께(T3)와 동일 또는 유사한 정도로 두꺼울 수 있다. 또한, 재배선 도전층(160)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다.The redistribution
재배선 도전층(160)은 하부 구조물(US)의 최상부의 도전성 패턴 예컨대, 제2 패드(140)와 접속하는 것이 요구된다. 이를 위하여, 재배선 절연층(155) 및 제5 층간 절연막(145) 내에는 이들을 관통하여 상면이 재배선 도전층(160)과 접속하고 하면이 제2 패드(140)와 접속하는 제3 콘택(150)이 형성될 수 있다. The redistribution
재배선 도전층(160)의 상면 중 일부는 보호층(170)의 개구를 통하여 노출될 수 있다. 이와 같이 노출된 재배선 도전층(160)의 일부를 이하, 재배선 패드(160P)라 하기로 한다. 재배선 패드(160P)는 본 실시예의 반도체 장치를 외부 장치와 전기적으로 연결시키기 위한 접속 단자(미도시됨)가 접합되는 부분일 수 있다. A portion of the upper surface of the redistribution
재배선 패드(160P)는 필요에 따라 다양한 형태로 배열될 수 있고, 다양한 신호, 전원 등을 인가 받을 수 있다. 재배선 도전층(160) 또한 필요에 따라 다양한 형상을 가지면서 다양한 형태로 배열될 수 있다. 특히, 재배선 패드(160P) 중 동일한 전원이 인가되는 재배선 패드(160P)는 재배선 도전층(160)을 이용하여 서로 연결될 수 있다. 이는, 반도체 장치의 동작과정에서 필요한 전원의 효과적인 공급을 위해서이다. 일례로서, 도 1에 도시된 바와 같이, 동일한 제1 전압(V1)이 인가되는 제1 재배선 패드(160P1) 및 제2 재배선 패드(160P2)는, 제1 재배선 패드(160P1)와 중첩하면서 좌측으로 연장하는 제1 라인부(L1), 제2 재배선 패드(160P2)와 중첩하면서 좌측으로 연장하는 제2 라인부(L2), 및 제1 및 제2 라인부(L1, L2) 좌측에 배치되고 제1 및 제2 라인부(L1, L2)와 공통적으로 연결되는 평판부(PL)를 포함하는 재배선 도전층(160)에 의해 서로 연결될 수 있다. 이 외에도, 재배선 도전층(160)은 동일한 전원이 인가되는 재배선 패드(160P)를 서로 연결시키면서 다양하게 굽어진 라인 형상, 판 형상, 또는 이들이 조합된 형상을 가질 수 있다. 만약 본 실시예의 반도체 장치가 고속으로 동작하는 반도체 메모리인 경우, 데이터를 저장하거나 소거하는 동작에서 순간적으로 많은 전하의 이동이 발생할 수 있다. 이때, 전하의 공급이 즉시 일어나지 않으면 데이터 정합성(data integrity)에 문제가 발생할 수 있다. 그러나, 본 실시예와 같이, 동일한 전원이 인가되는 재배선 패드(160P)를 서로 연결하여 PDN(Power Distribution Network)을 형성하면, 순간적인 전압 변화에 대처가 가능하기 때문에, 이러한 문제를 해결할 수 있다. The
보호층(170)은 본 실시예의 반도체 장치를 보호하면서 재배선 패드(160P)를 정의하는 기능을 할 수 있다. 보호층(170)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 보호층(170)은 PIQ(Polyimide Isoindro Quindzoline) 등과 같은 폴리이미드 물질을 포함할 수 있다. The
보호층(170)은 자신의 아래에 배치되는 구조물의 단차 즉, 재배선 도전층(160)이 존재하는 영역과 존재하지 않는 영역 사이의 단차 때문에, 단차를 가질 수 있다. 전술한 바와 같이 재배선 도전층(160)의 두께가 상당히 크기 때문에, 보호층(170) 하부 구조물의 단차 및 보호층(170)의 단차가 상당히 클 수 있다. 또한, 보호층(170)의 아래에 배치되는 구조물의 단차로 인해 재배선 패드(160P)를 둘러싸는 측면의 경사(slope) 정도가 상이할 수 있다. 보다 구체적으로는, 보호층(170) 형성을 위한 폴리머 코팅 과정에서 단차로 인한 표면의 고저차가 발생하고, 후속 폴리머 큐어링 과정에서 폴리머 내부의 용제가 증발하고 고분자 결합이 이루어지면서 폴리머층이 수축하여 ┏형상이 완만한 ∠형상으로 변형되면서 경사도에 차이가 발생할 수 있다. 일례로서, 도 3에 도시된 바와 같이, 보호층(170) 중 제1 부분(170-1)의 높이와 제2 부분(170-2)의 높이 사이에 차이(H1 참조)가 발생할 수 있다. 보호층(170)의 제1 부분(170-1)은 전부가 재배선 도전층(160) 상에 위치하여 재배선 도전층(160)과 중첩 또는 접촉하는 부분이고, 제2 부분(170-2)은 일부(A 참조)가 재배선 절연층(155)과 중첩 또는 접촉하고 나머지(B 참조)는 재배선 도전층(160)과 중첩 또는 접촉하는 부분이다. 다시, 도 1 및 도 3을 함께 참조하면, 재배선 도전층(160)의 좌측으로 연장된 부분의 단부에 재배선 패드(160P)가 위치하는 경우, 보호층(170) 중 재배선 패드(160P)의 우측에 위치하는 제1 부분(170-1)의 높이와, 보호층(170) 중 재배선 패드(160P)의 우측을 제외한 나머지 3측을 둘러싸는 제2 부분(170-2)의 높이 사이에 상당한 차이가 발생할 수 있다. 나아가, 보호층(170)의 제1 부분(170-1)의 측면의 경사면(S1)의 기울기는 보호층(170)의 제2 부분(170-2)의 측면의 경사면(S2)의 기울기보다 가파를 수 있다. 이로 인해 발생할 수 있는 문제 및 그 해결 방안은 이하의 다른 실시예를 참조하여 더 상세히 설명하기로 한다.The
이상으로 설명한 반도체 장치의 제조 방법을 간략히 설명하면 아래와 같다.A method of manufacturing the semiconductor device described above will be briefly described as follows.
우선, 하부 구조물(US)을 형성할 수 있다. 하부 구조물(US)의 형성은, 반도체 기판(100) 상에 도전막 또는 절연막을 증착하고, 마스크 및 식각 공정으로 이 도전막 또는 절연막을 패터닝하는 공정을 반복하는 방식으로 형성될 수 있다. 하부 구조물(US) 형성의 마지막 공정은, 최상부의 도전 패턴 예컨대, 제2 패드(140)를 형성하고 이 도전 패턴을 덮는 절연막 예컨대, 제5 층간 절연막(145)을 형성하는 공정일 수 있다. First, the lower structure US may be formed. The lower structure US may be formed by depositing a conductive layer or an insulating layer on the
이어서, 하부 구조물(US)을 덮는 재배선 절연층(155)을 증착할 수 있다. Subsequently, a
이어서, 재배선 절연층(155) 및 제5 층간 절연막(145)을 선택적으로 식각하여 제2 패드(140)의 상면을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 도전 물질로 매립함으로써 제3 콘택(150)을 형성할 수 있다. Next, the
이어서, 제3 콘택(150)이 형성된 재배선 절연층(155) 상에 도전 물질을 증착하고 선택적으로 식각하여 재배선 도전층(160)을 형성할 수 있다. Subsequently, a conductive material may be deposited on the
이어서, 재배선 절연층(155) 및 재배선 도전층(160) 상에 보호층(170)을 형성하되, 재배선 도전층(160)의 재배선 패드(160P)는 노출시키는 개구를 갖는 보호층(170)을 형성할 수 있다. 보호층(170)은 코팅(coating) 방식으로 형성될 수 있다.Next, a
이러한 일련의 공정 즉, 반도체 기판(100) 상에 하부 구조물(US)을 형성하는 공정에서 보호층(170)을 형성하는 과정은, 프론트-엔드 공정에서 수행될 수 있다.This series of processes, that is, the process of forming the
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.According to the above-described semiconductor device and its manufacturing method, there are advantages as follows.
우선, 하부 구조의 바로 위에 상대적으로 두꺼운 재배선 절연층 및 재배선 도전층을 형성하기 때문에, 하부 구조물이 흡습성에 취약한 low-k 물질 및 수분에 의하여 이온화되어 손쉽게 이동하는 구리 등의 금속을 포함하더라도, 이 하부 구조물로의 수분 침투를 방지할 수 있다. 결과적으로, 반도체 장치의 신뢰성을 확보할 수 있다.First, since a relatively thick redistribution insulating layer and a redistribution conductive layer are formed directly on the lower structure, even if the lower structure contains a low-k material vulnerable to hygroscopicity and a metal such as copper that is easily ionized by moisture and moves , it is possible to prevent the penetration of moisture into the substructure. As a result, the reliability of the semiconductor device can be secured.
또한, 이 재배선 도전층을 이용하여 동일한 전원이 인가되는 패드를 서로 연결시킴으로써 효과적인 전원 공급을 가능하게 할 수 있다. 결과적으로, 반도체 장치의 동작 특성을 향상시킬 수 있다. In addition, effective power supply can be enabled by connecting pads to which the same power is applied using the redistribution conductive layer. As a result, it is possible to improve the operating characteristics of the semiconductor device.
한편, 위에서 이미 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치에 의하면, 보호층(170)의 높이 및 재배선 패드(160P)를 둘러싸는 측면의 경사도에 차이가 발생할 수 있다. 이러한 경우, 아래의 도 4에서 설명하는 접속 단자 형성 과정에서 문제가 발생할 수 있다.Meanwhile, as described above, according to the semiconductor device according to the exemplary embodiment of the present invention, a difference may occur in the height of the
도 4는 본 발명의 일 실시예에 따른 반도체 장치와 접속하는 접속 단자 형성 공정 중 일부를 설명하기 위한 도면이다. 도 3을 기준으로 후속 공정인 접속 단자 형성 공정 중 일부를 설명하기로 한다. 4 is a view for explaining a part of a process of forming a connection terminal for connecting to a semiconductor device according to an embodiment of the present invention. A part of the connection terminal forming process, which is a subsequent process, will be described with reference to FIG. 3 .
우선, 접속 단자 형성 공정을 전체적으로 간략히 설명하면, 도 3의 반도체 장치 상에 즉, 재배선 패드(160P) 및 보호층(170) 상에 포토레지스트(PR)를 도포할 수 있다. 이어서, 노광 공정을 통해 재배선 패드(160P) 상의 포토레지스트(PR)를 제거할 수 있다. 그 결과, 포토레지스트(PR)는 재배선 패드(160P)가 노출되도록 패터닝될 수 있다. 이어서, 노출된 재배선 패드(160P) 상에 전기 도금으로 범프 등의 접속 단자(미도시됨)을 형성할 수 있다.First, if the process of forming the connection terminals will be briefly described as a whole, the photoresist PR may be coated on the semiconductor device of FIG. 3 , that is, on the
그런데, 도 4의 좌측 도면을 참조하면, 포토레지스트(PR)를 노광하는 과정에서 보호층(170) 중 측면의 경사면(S1)의 기울기가 더 큰 제1 부분(170-1)을 향하여 입사되는 빛이 일부 반사되어 재배선 패드(160P) 상의 포토레지스트(PR)에도 노광이 진행될 수 있다. 그 결과, 도 4의 우측 도면과 같이, 현상 이후에도 포토레지스트(PR)가 재배선 패드(160P) 상에 잔류할 수 있다(점선 원 참조). 이러한 경우 후속 도금 공정을 정상적으로 진행하기 어려울 수 있다. 결과적으로 접속 단자 형성이 어려울 수 있다.However, referring to the left drawing of FIG. 4 , in the process of exposing the photoresist PR, the inclination of the side inclined surface S1 of the
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에서 발생하는 문제점까지 해결할 수 있는 실시예를 제안하고자 한다.Hereinafter, an embodiment capable of solving problems occurring in a semiconductor device and a method for manufacturing the same according to an embodiment of the present invention is proposed.
도 5 내지 도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 6은 도 5의 A3-A3' 선에 따른 부분 및 그 주변을 확대한 평면도이다. 도 7은 도 5의 A3-A3' 선에 따른 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.5 to 7 are diagrams for explaining a semiconductor device and a method of manufacturing the same according to another embodiment of the present invention. Specifically, FIG. 5 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another exemplary embodiment of the present invention. FIG. 6 is an enlarged plan view of a portion along line A3-A3' of FIG. 5 and its periphery; 7 is a cross-sectional view taken along line A3-A3' of FIG. 5 . A detailed description of the parts substantially the same as those of the above-described embodiment will be omitted.
도 5 내지 도 7을 참조하면, 본 실시예의 반도체 장치는, 재배선 절연층(255)과, 재배선 절연층(255) 상에 형성되는 재배선 도전층(260)과, 재배선 절연층(255) 및 재배선 도전층(260)을 덮으면서 재배선 도전층(260)의 일부는 노출시키는 개구를 가짐으로써 재배선 패드(260P)를 정의하는 보호층(270)을 포함할 수 있다. 재배선 절연층(255)은 전술한 실시예의 하부 구조물(도 2 및 3의 US 참조)과 실질적으로 동일한 하부 구조물(미도시됨) 상에 배치될 수 있고, 재배선 도전층(260)은 재배선 절연층(255)을 관통하는 콘택(250)을 통하여 이 하부 구조물과 전기적으로 연결될 수 있다. 5 to 7 , the semiconductor device of the present embodiment includes a
재배선 패드(260P)의 배열은 전술한 실시예의 재배선 패드(도 1의 160P 참조)와 실질적으로 동일할 수 있다. 또한, 재배선 도전층(260)의 아웃라인(outline) 및 배열은 전술한 실시예의 재배선 도전층(도 1의 160 참조)의 아웃라인 및 배열과 실질적으로 동일할 수 있다. 단, 본 실시예에서 재배선 도전층(260) 내에는 트렌치(T)가 더 형성될 수 있다. 이 트렌치(T)는 재배선 패드(260P) 주위에 형성될 수 있다. 특히, 재배선 도전층(260)은, 재배선 패드(260P)를 포함하는 패드부, 및 이 패드부와 인접하면서 패드부로부터 적어도 일 방향으로 확장된 확장부을 포함할 수 있고, 이러한 경우, 트렌치(T)는 확장부에 배치될 수 있다. 트렌치(T)의 배치에 대해 보다 구체적으로 설명하면 아래와 같다.The arrangement of the
일례로서, 도 5 및 도 6의 A3-A3' 선에 따른 부분 즉, P1으로 표기된 부분을 살펴보면, 재배선 도전층(260)은, 4개의 측, 예컨대, 상측, 하측, 우측 및 좌측을 갖는 재배선 패드(260P)와 중첩하는 패드부(P1-1), 및 패드부(P1-1)로부터 우측으로 확장된 확장부(P1-2)를 포함할 수 있다. 재배선 도전층(260)의 패드부(P1-1)의 평면 면적은 재배선 패드(260P)와 유사한 수준에서 재배선 패드(260P)보다 약간 더 클 수 있다. 그에 따라, 패드부(P1-1)에서 재배선 패드(260P)를 제외한 부분의 평면 면적은 상대적으로 작을 수 있다. 이는 평면상 보호층(270)과 패드부(P1-1)와의 중첩 면적이 상대적으로 작은 것을 의미할 수 있다. 따라서, 도 7에 도시된 바와 같이, 보호층(270)의 제2 부분(270-2)은 패드부(P1-1)와의 중첩 면적이 적고 상당 부분이 재배선 절연층(255) 상에 위치하므로, 높이가 낮고 측면의 경사면(S4)의 기울기가 완만할 수 있다. 참고로 보호층(270)의 제2 부분(270-2)은, 확장부(P1-2)를 제외한 패드부(P1-1)와 일부가 중첩하는 부분을 의미할 수 있다. 반면, 확장부(P1-2)에서는 트렌치(T)가 존재하기 때문에, 확장부(P1-2)의 평면 면적이 상대적으로 작을 수 있다. 이는 평면상 보호층(270)과 확장부(P1-2)와의 중첩 면적도 상대적으로 작은 것을 의미할 수 있다. 따라서, 도 7에 도시된 바와 같이, 보호층(270)의 제1 부분(270-1)은 확장부(P1-2)와의 중첩 면적이 적고 상당 부분이 트렌치(T) 내에 매립되므로, 높이가 낮고 측면의 경사면(S3)의 기울기가 완만할 수 있다. As an example, referring to the portion along the line A3-A3′ of FIGS. 5 and 6 , that is, the portion indicated by P1 , the redistribution
이러한 트렌치(T)의 깊이는 재배선 도전층(260)의 두께와 실질적으로 동일할 수 있다. 이 경우, 도 7의 단면 상으로는, 트렌치(T)에 의해 재배선 도전층(260)의 패드부(P1-1)와 확장부(P1-2)가 분리된 것처럼 보인다. 그러나, 재배선 도전층(260)을 통한 신호, 전원 전달을 위해서는 재배선 도전층(260)이 실질적으로 분리되면 안되므로, 평면상 트렌치(T)의 폭을 제어하여 재배선 도전층(260)의 패드부(P1-1)와 확장부(P1-2)의 전기적/물리적 분리를 방지할 수 있다. 즉, 도 6의 평면도로 나타낸 바와 같이, 재배선 도전층(260)의 확장 방향과 수직한 방향에서, 즉, 세로 방향에서, 트렌치(T)의 폭(W1)은 확장부(P1-2)의 폭(W2)보다 작을 수 있다. 나아가, 본 실시예에서는, 트렌치(T)는 확장부(P1-2)에 의해 둘러싸일 수 있다. 이 경우, 세로 방향에서 트렌치(T)의 양측에 위치하는 확장부(P1-2)의 일부(점선 참조)가 패드부(P1-1)와 확장부(P1-2)를 연결시키는 역할을 할 수 있다.The depth of the trench T may be substantially the same as the thickness of the redistribution
다른 일례로서, P2로 표기된 부분을 살펴보면, 2개의 재배선 패드(260P)가 가로 방향에서 서로 인접하여 배열될 수 있다. 이 경우, 재배선 도전층(260)은, 이 2 개의 재배선 패드(260P)와 동시에 중첩하는 패드부 및 이 패드부로부터 우측으로 확장된 확장부를 포함할 수 있다. 트렌치(T)는 이 확장부에, 즉, 재배선 패드(260P)의 우측에 배치될 수 있다. 2개의 재배선 패드(260P)가 서로 인접하여 배열되기 때문에, 2개의 재배선 패드(260P) 사이에는 트렌치(T)가 배치될 필요가 없다. 단, 2개의 재배선 패드(260P)의 간격이 커져서 2개의 재배선 패드(260P) 사이에 해당하는 재배선 도전층(260)의 평면 면적이 증가한다면, 2개의 재배선 패드(260P) 사이에 트렌치(T)가 추가 형성될 수도 있다. 즉, 2개의 재배선 패드(260P) 사이의 영역을 확장부로 판단할 수도 있다.As another example, referring to the portion indicated by P2 , two
다른 일례로서, P3로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측 및 우측 각각으로 확장된 확장부를 포함할 수 있다. 트렌치(T)는 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측 및 우측 각각에 배치될 수 있다. As another example, referring to the portion indicated by P3 , the redistribution
다른 일례로서, P4로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 두 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 하측 및 우측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 그러나, 우측 트렌치(T)의 아래 부분과 및 하측 트렌치(T)의 오른쪽 부분이 서로 연결되어 하나의 트렌치를 이룰 수도 있다. As another example, referring to the portion indicated by P4 , the redistribution
다른 일례로서, P5로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 세 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측, 우측 및 하측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 그러나, 이들 세 개의 트렌치(T) 중 적어도 두개가 서로 연결될 수도 있다.As another example, referring to the portion denoted by P5 , the redistribution
다른 일례로서, P6로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측, 상측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 네 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측, 우측, 상측 및 하측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 이들 네 개의 트렌치(T) 중 적어도 두개가 서로 연결될 수 있다. 그러나, 네 개의 트렌치(T) 전부가 연결될 수는 없다. 네 개의 트렌치(T) 전부가 연결되어 하나의 트렌치를 이루는 경우, 이 트렌치에 의해 재배선 도전층(260)의 패드부와 확장부가 서로 분리되기 때문이다. 다시 말해, 폐곡선 또는 닫힌 다각형 형태의 트렌치(T)로 재배선 패드(260P)를 완전히 둘러싸게 되면, 재배선 패드(260P)가 재배선 도전층(260)으로부터 분리될 수 있기 때문이다.As another example, referring to the portion indicated by P6, the redistribution
본 실시예에서, 트렌치(T)는 확장부에 하나씩 배치되면서 평면상 사각 형상을 갖는 것으로 도시되어 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 확장부에 배치되는 트렌치(T)의 개수는 2개 이상일 수 있다. 또한, 트렌치(T)의 평면 형상은 원형, 타원형, 슬릿형 등으로 다양하게 변형될 수 있다.In the present embodiment, the trenches T are shown to have a rectangular shape in plan view while being disposed one by one in the extension. However, the present disclosure is not limited thereto, and the number of trenches T disposed in the extension portion may be two or more. In addition, the planar shape of the trench T may be variously modified into a circular shape, an oval shape, a slit shape, and the like.
본 실시예에 의하는 경우, 트렌치(T)에 의해 보호층(270)의 단차가 감소 및/또는 제거되고, 보호층(270)의 재배선 패드(260P)를 둘러싸는 측면의 경사도가 동일/유사해지면서 상대적으로 완만해질 수 있다. 결과적으로, 전술한 실시예에서 접속 단자 형성 공정시 발생하는 문제점 즉, 노광 공정에서 경사면에 반사되는 빛에 의하여 재배선 패드 상에 포토레지스트가 잔류하는 문제점이 해소될 수 있다. 아울러 전술한 실시예의 장점 즉, 반도체 장치의 신뢰성을 확보하고 동작 특성을 향상시킬 수 있는 효과를 그대로 가질 수 있다.According to the present embodiment, the step difference of the
이상으로 설명한 반도체 장치의 제조 방법은 재배선 도전층의 형성 공정을 제외하고는 전술한 실시예의 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다. The manufacturing method of the semiconductor device described above may be substantially the same as the manufacturing method of the semiconductor device of the above-described embodiment except for the process of forming the redistribution conductive layer.
본 실시예에서, 트렌치(T)를 갖는 재배선 도전층(260)은 다음과 같은 방법으로 형성될 수 있다.In the present embodiment, the redistribution
일례로서, 재배선 절연층(255) 상에 도전 물질을 증착하고 선택적으로 식각하되, 재배선 도전층(260)의 아웃라인에 의해 정의되는 영역을 덮으면서 재배선 도전층(260) 내의 트렌치(T)가 형성될 영역을 오픈시키는 마스크를 이용하여 식각을 수행할 수 있다.As an example, a conductive material is deposited on the
또는, 다른 일례로서, 재배선 절연층(255) 상에 도전 물질을 증착하고 선택적으로 식각하여 도 1의 재배선 도전층(160)과 동일한 아웃라인을 갖는 재배선 도전층을 형성한 후, 트렌치(T)가 형성될 영역을 오픈시키는 마스크를 이용하여 이 재배선 도전층을 추가적으로 식각할 수 있다. Alternatively, as another example, a conductive material is deposited on the
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치에 접속 단자가 더 형성된 상태를 보여주는 도면이다.8 is a diagram illustrating a state in which a connection terminal is further formed in a semiconductor device according to another exemplary embodiment of the present invention.
도 8을 참조하면, 본 실시예의 반도체 장치는, 전술한 도 5 내지 도 7의 반도체 장치의 구성 요소에 더하여, 접속 단자(280)를 더 포함할 수 있다.Referring to FIG. 8 , the semiconductor device of the present embodiment may further include a
접속 단자(280)는 재배선 패드(260P) 각각과 접속하도록 형성될 수 있다. 도 5에서와 같이 복수의 재배선 패드(260P)가 배열된 경우, 접속 단자(280)는 복수의 재배선 패드(260P) 중 적어도 일부와 각각 접속할 수 있다. 이 접속 단자(280)를 통하여 반도체 장치는 외부 장치(미도시됨)과 전기적으로 연결될 수 있고, 신호, 전원 등을 인가받을 수 있다. The
접속 단자(280)는 재배선 패드(260P) 및 보호층(270) 상에 포토레지스트를 도포한 후, 노광 공정으로 재배선 패드(260P) 표면이 노출되도록 포토레지스트를 패터닝하고 도금 공정을 수행하는 방식으로 형성될 수 있다. 본 실시예에서 재배선 패드(260P)을 둘러싸는 보호층(270)의 높이가 낮고 측면 경사 정도가 완만하기 때문에, 노광 공정시 경사면에 반사되는 빛이 적어 포토레지스트의 패터닝이 용이할 수 있다. 결과적으로 접속 단자(280) 형성이 용이할 수 있다.The
본 실시예에서, 접속 단자(280)는 기둥형의 범프 형상을 가지고 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 접속 단자(280)로 솔더 볼, 본딩 와이어 등 다양한 형태의 커넥터가 이용될 수 있다. In the present embodiment, the
도 9 내지 도 11은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 10은 도 9의 A4-A4' 선에 따른 부분 및 그 주변을 확대한 평면도이다. 도 11은 도 9의 A4-A4' 선에 따른 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.9 to 11 are diagrams for explaining a semiconductor device and a method of manufacturing the same according to another embodiment of the present invention. Specifically, FIG. 9 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another exemplary embodiment. FIG. 10 is an enlarged plan view of a portion along line A4-A4' of FIG. 9 and its periphery; 11 is a cross-sectional view taken along line A4-A4' of FIG. 9 . A detailed description of the parts substantially the same as those of the above-described embodiment will be omitted.
도 9 내지 도 11을 참조하면, 본 실시예의 반도체 장치는, 재배선 절연층(355)과, 재배선 절연층(355) 상에 형성되고 재배선 패드(360P)를 포함하는 재배선 도전층(360)과, 재배선 절연층(355) 및 재배선 도전층(360)을 덮으면서 재배선 패드(360P)를 노출시키는 보호층(370)을 포함할 수 있다. 재배선 패드(360P)는 재배선 도전층(360)의 일부로서 보호층(370)에 덮이지 않고 개구부를 통해 노출되는 부분으로 정의될 수 있다. 재배선 도전층(360)은 재배선 절연층(355)을 관통하는 콘택(350)을 통하여 하부 구조물(미도시됨)과 전기적으로 연결될 수 있다. 9 to 11 , the semiconductor device according to the present embodiment includes a
재배선 도전층(360)은, 재배선 패드(360P)를 포함하는 패드부, 및 이 패드부와 인접하면서 패드부로부터 적어도 일 방향으로 확장된 확장부을 포함할 수 있고, 이러한 경우, 트렌치(T')는 확장부에 배치될 수 있다. 다만, 본 실시예에서 트렌치(T')의 깊이는 재배선 도전층(360)의 두께보다 작을 수 있고, 그에 따라, 트렌치(T')의 폭에 대한 제약이 존재하지 않을 수 있다. 이에 대하여 구체적으로 설명하면 아래와 같다.The redistribution
일례로서, 도 9 및 도 10의 A4-A4' 선에 따른 부분 즉, P1'로 표기된 부분을 살펴보면, 재배선 도전층(360)은, 4개의 측, 예컨대, 상측, 하측, 우측 및 좌측을 갖는 재배선 패드(360P)와 중첩하는 패드부(P1'-1), 및 패드부(P1'-1)로부터 우측으로 확장된 확장부(P1'-2)를 포함할 수 있다. 확장부(P1'-2) 내에 트렌치(T')가 배치될 수 있다. 패드부(P1'-1)의 평면 면적은 재배선 패드(360P)와 유사한 수준에서 재배선 패드(360P)보다 약간 더 클 수 있다. 그에 따라, 평면상 보호층(370)과 패드부(P1-1')의 중첩 면적은 상대적으로 작을 수 있다. 또한, 확장부(P1'-2)에도 트렌치(T')가 존재하기 때문에, 평면상 보호층(370)과 확장부(P1'-2)의 중첩 면적이 상대적으로 작을 수 있다. 그에 따라, 도 11에 도시된 바와 같이, 보호층(370)의 제2 부분(370-2)은 패드부(P1'-1)와의 중첩 면적이 적고 상당 부분이 재배선 절연층(355) 상에 위치하므로, 높이가 낮고 측면의 경사면(S4')의 기울기가 완만할 수 있다. 또한, 보호층(370)의 제1 부분(370-1)은 확장부(P1'-2)와의 중첩 면적이 적고 상당 부분이 트렌치(T') 내에 매립되므로, 높이가 낮고 측면의 경사면(S3')의 기울기가 완만할 수 있다. As an example, referring to the portion along the line A4-A4' of FIGS. 9 and 10 , that is, the portion indicated by P1', the redistribution
여기서, 트렌치(T')의 깊이(D1)는 재배선 도전층(360)의 두께(D2)보다 작을 수 있다. 즉, 재배선 도전층(360)은 트렌치(T') 아래에서 소정 두께로 잔류할 수 있다. 이 때문에, 트렌치(T')의 평면 형상과 무관하게, 패드부(P1'-1)와 확장부(P1'-2)가 전기적 및 물리적으로 연결될 수 있다. 예컨대, 도 10의 평면도로 나타낸 바와 같이, 재배선 도전층(360)의 확장 방향과 수직한 방향에서, 예컨대, 세로 방향에서, 트렌치(T')의 폭(W1')이 확장부(P1'-2)의 폭(W2')과 동일할 수 있다. 이러한 경우, 평면상 패드부(P1'-1)와 확장부(P1'-2)가 서로 분리된 것처럼 보일 수 있다. 그러나, 패드부(P1'-1)와 확장부(P1'-2)는 트렌치(T') 아래의 재배선 도전층(360)의 잔류 부분을 통하여 서로 연결될 수 있다.Here, the depth D1 of the trench T′ may be smaller than the thickness D2 of the redistribution
다른 일례로서, P2'로 표기된 부분을 살펴보면, 2개의 재배선 패드(360P)가 가로 방향에서 서로 인접하여 배열될 수 있다. 이 경우, 재배선 도전층(360)은, 이 2개의 재배선 패드(360P)와 동시에 중첩하는 패드부 및 이 패드부로부터 우측으로 확장된 확장부를 포함할 수 있다. 트렌치(T')는 이 확장부에, 즉, 재배선 패드(360P)의 우측에 배치될 수 있다. 평면상 확장 방향과 수직한 방향 예컨대 세로 방향에서, 트렌치(T')의 폭은 확장부의 폭과 동일할 수 있고, 그에 따라 재배선 패드(360P)가 트렌치(T')에 의하여 재배선 도전층(360)으로부터 분리되는 것처럼 보일 수 있다. 그러나, 트렌치(T')의 깊이가 재배선 도전층(360)의 두께보다 작기 때문에 사실상 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되지 않을 수 있다.다른 일례로서, P3'로 표기된 부분을 살펴보면, 재배선 도전층(360)은 재배선 패드(360P)와 중첩하는 패드부 및 이 패드부로부터 좌측 및 우측 각각으로 확장된 확장부를 포함할 수 있다. 트렌치(T')는 이들 확장부 각각에, 즉, 재배선 패드(360P)의 좌측 및 우측 각각에 배치될 수 있다. P1' 부분과 유사하게, 트렌치(T')의 폭은 확장부의 폭과 동일한 반면, 트렌치(T')의 깊이가 재배선 도전층(360)의 두께보다 작기 때문에 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되지 않을 수 있다.As another example, referring to the portion indicated by P2 ′, two
다른 일례로서, P4'로 표기된 부분을 살펴보면, 재배선 도전층(360)은 재배선 패드(360P)와 중첩하는 패드부 및 이 패드부로부터 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 트렌치(T')가 이들 확장부에 배치되어 재배선 패드(360P)를 완전히 둘러싸는 형상을 가질 수 있다. 즉, 트렌치(T')는 재배선 패드(360P)의 우측 및 하측과 대응하는 ┘ 형상을 가질 수 있다. 이 경우 트렌치(T')에 의하여 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되는 것처럼 보일 수 있다. 그러나, 트렌치(T')의 깊이가 재배선 도전층(360)의 두께보다 작아 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되지 않을 수 있다.As another example, referring to the portion indicated by P4 ′, the redistribution
다른 일례로서, P5'로 표기된 부분을 살펴보면, 재배선 도전층(360)은 재배선 패드(360P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측 및 상측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 트렌치(T')가 이들 확장부에 배치되어 재배선 패드(360P)를 완전히 둘러싸는 형상을 가질 수 있다. 즉, 트렌치(T')는 재배선 패드(360P)의 좌측, 우측 및 상측과 대응하는 ┌┐ 형상을 가질 수 있다. P4' 부분과 유사하게, 트렌치(T')의 깊이가 재배선 도전층(360)의 두께보다 작아 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되지 않을 수 있다.As another example, referring to the portion indicated by P5 ′, the redistribution
다른 일례로서, P6'로 표기된 부분을 살펴보면, 재배선 도전층(360)은 재배선 패드(360P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측, 상측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 트렌치(T')가 이들 확장부에 배치되어 재배선 패드(360P)를 완전히 둘러싸는 형상을 가질 수 있다. 즉, 트렌치(T')는 재배선 패드(360P)의 좌측, 우측, 상측 및 하측과 대응하는 □ 형상을 가질 수 있다. P4' 부분과 유사하게, 트렌치(T')의 깊이가 재배선 도전층(360)의 두께보다 작아 재배선 패드(360P)가 재배선 도전층(360)으로부터 분리되지 않을 수 있다.As another example, referring to the portion denoted by P6 ′, the redistribution
본 실시예에 의하는 경우에도, 트렌치(T')에 의해 보호층(370)의 단차가 감소 및/또는 제거되고, 보호층(370)의 재배선 패드(360P)를 둘러싸는 측면의 경사도가 동일/유사해지면서 상대적으로 완만해질 수 있다. 결과적으로, 전술한 실시예의 장점 즉, 반도체 장치의 신뢰성을 확보하고 동작 특성을 향상시킬 수 있는 효과를 그대로 가질 수 있다.Even according to the present embodiment, the step of the
이상으로 설명한 반도체 장치의 제조 방법은 재배선 도전층의 형성 공정을 제외하고는 전술한 실시예의 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다. The manufacturing method of the semiconductor device described above may be substantially the same as the manufacturing method of the semiconductor device of the above-described embodiment except for the process of forming the redistribution conductive layer.
본 실시예에서, 트렌치(T')를 갖는 재배선 도전층(360)은 다음과 같은 방법으로 형성될 수 있다.In the present embodiment, the redistribution
일례로서, 재배선 절연층(355) 상에 도전 물질을 증착하고 선택적으로 식각하여 도 1의 재배선 도전층(160)과 동일한 아웃라인을 갖는 재배선 도전층을 형성한 후, 트렌치(T')가 형성될 영역을 오픈시키는 마스크를 이용하여 이 재배선 도전층을 식각하되 식각 깊이를 조절함으로써 재배선 도전층의 두께보다 작은 깊이를 갖는 트렌치(T')를 형성할 수 있다. As an example, a conductive material is deposited on the
도 12 내지 도 14는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 12는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 13은 도 12의 A5-A5' 선에 따른 부분 및 그 주변을 확대한 평면도이다. 도 14는 도 12의 A5-A5' 선에 따른 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.12 to 14 are diagrams for explaining a semiconductor device and a method of manufacturing the same according to another embodiment of the present invention. Specifically, FIG. 12 is a plan view illustrating a redistribution conductive layer of a semiconductor device according to another exemplary embodiment of the present invention. 13 is an enlarged plan view of a portion taken along line A5-A5' of FIG. 12 and its periphery; 14 is a cross-sectional view taken along line A5-A5' of FIG. 12 . A detailed description of the parts substantially the same as those of the above-described embodiment will be omitted.
도 12 내지 도 14를 참조하면, 본 실시예의 반도체 장치는, 재배선 절연층(455)과, 재배선 절연층(455) 상에 형성되고 재배선 패드(460P)를 포함하는 재배선 도전층(460)과, 재배선 절연층(455) 및 재배선 도전층(460)을 덮으면서 재배선 패드(460P)를 노출시키는 보호층(470)을 포함할 수 있다. 12 to 14 , the semiconductor device of the present embodiment includes a
재배선 도전층(460)은, 재배선 패드(460P)를 포함하는 패드부, 및 이 패드부와 인접하면서 패드부로부터 적어도 일 방향으로 확장된 확장부을 포함할 수 있다. 재배선 도전층(460)의 확장부 내에는 트렌치(T")가 형성될 수 있다. 트렌치(T")의 배치에 대해 보다 구체적으로 설명하면 아래와 같다.The redistribution
일례로서, 도 12 및 도 13의 A5-A5' 선에 따른 부분 즉, P1"으로 표기된 부분을 살펴보면, 재배선 도전층(460)은, 4개의 측, 예컨대, 상측, 하측, 우측 및 좌측을 갖는 재배선 패드(460P)와 중첩하는 패드부(P1"-1), 및 패드부(P1"-1)로부터 우측으로 확장된 확장부(P1"-2)를 포함할 수 있다. 트렌치(T")는 확장부(P1"-2)에 배치될 수 있다. 패드부(P1"-1)의 평면 면적은 재배선 패드(460P)와 유사한 수준에서 재배선 패드(460P)보다 약간 더 클 수 있다. 그에 따라, 평면상 보호층(470)과 패드부(P1"-1)의 중첩 면적은 상대적으로 작을 수 있다. 또한, 확장부(P1"-2)에도 트렌치(T")가 존재하기 때문에, 평면상 보호층(470)과 확장부(P1"-2)의 중첩 면적이 상대적으로 작을 수 있다. 그에 따라, 도 14에 도시된 바와 같이, 보호층(470)의 제2 부분(470-2)은 패드부(P1"-1)와의 중첩 면적이 적고 상당 부분이 재배선 절연층(455) 상에 위치하므로, 높이가 낮고 측면의 경사면(S4")의 기울기가 완만할 수 있다. 또한, 보호층(470)의 제1 부분(470-1)은 확장부(P1"-2)와의 중첩 면적이 적고 상당 부분이 트렌치(T") 내에 매립되므로, 높이가 낮고 측면의 경사면(S3")의 기울기가 완만할 수 있다. As an example, referring to the portion along the line A5-A5′ of FIGS. 12 and 13 , that is, the portion marked with P1″, the redistribution
여기서, 트렌치(T")는 평면상 재배선 도전층(460)의 확장 방향과 수직한 방향 예컨대, 세로 방향에서 양측에 위치하는 제1 트렌치(T1") 및 제2 트렌치(T2")를 포함할 수 있다. 다만, 트렌치(T")의 폭(W1")은 확장부(P1"-2)의 폭(W2")보다 작기 때문에, 제1 트렌치(T1")와 제2 트렌치(T2") 사이에는 확장부(P1"-2)의 일부(점선 참조)가 존재하여 패드부(P1"-1)와 확장부(P1"-2)를 연결시키는 역할을 할 수 있다. 즉, 트렌치(T")의 깊이가 재배선 도전층(460)의 두께와 동일하더라도, 패드부(P1"-1)와 확장부(P1"-2)의 전기적 및 물리적 연결이 유지될 수 있다. Here, the trench T″ includes a first trench T1″ and a second trench T2″ positioned on both sides in a direction perpendicular to the expansion direction of the redistribution
특히, 점선으로 표기된 확장부(P1"-2)의 일부는, 세로 방향에서 중앙에 위치할 수 있다. 다시 말하면, 세로 방향에서 제1 트렌치(T1")의 폭과 제2 트렌치(T2")의 폭은 서로 동일할 수 있다. 본 실시예와 같이, 패드부(P1"-1)와 확장부(P1"-2)가 중앙에서 서로 연결되는 경우, 재배선 도전층(460)을 통한 전기적 신호 경로(점선 화살표 참조)가 최단 거리를 갖게 되므로, 신호 전달의 속도 및 효율성이 증가할 수 있다. In particular, a portion of the extended portion P1″-2 indicated by the dotted line may be located at the center in the vertical direction. In other words, the width of the first trench T1″ and the second trench T2″ in the vertical direction. may have the same width. As in the present embodiment, when the pad portion P1″-1 and the extension portion P1″-2 are connected to each other at the center, electrical power is passed through the redistribution
다른 일례로서, P2"로 표기된 부분을 살펴보면, 2개의 재배선 패드(460P)가 가로 방향에서 서로 인접하여 배열될 수 있다. 이 경우, 재배선 도전층(460)은, 이 2 개의 재배선 패드(460P)와 동시에 중첩하는 패드부 및 이 패드부로부터 우측으로 확장된 확장부를 포함할 수 있다. 트렌치(T")는 이 확장부에, 즉, 재배선 패드(460P)의 우측에 배치될 수 있다. 여기서, 트렌치(T")는, 세로 방향에서 중앙에 배치되는 확장부의 일부를 사이에 두고 양측에 배치되는 두 개의 트렌치를 포함할 수 있다. 즉, 트렌치(T")의 형상은 도 13에서 설명한 것과 실질적으로 동일할 수 있다.As another example, referring to the portion marked P2″, two
다른 일례로서, P3"로 표기된 부분을 살펴보면, 재배선 도전층(460)은 재배선 패드(460P)와 중첩하는 패드부 및 이 패드부로부터 좌측 및 우측 각각으로 확장된 확장부를 포함할 수 있다. 트렌치(T")는 이들 확장부 각각에, 즉, 재배선 패드(460P)의 좌측 및 우측 각각에 배치될 수 있다. 여기서, 두 개의 트렌치(T") 각각은, 세로 방향에서 중앙에 배치되는 확장부의 일부를 사이에 두고 양측에 배치되는 두 개의 트렌치를 포함할 수 있다. 즉, 두 개의 트렌치(T") 각각의 형상은 도 13에서 설명한 것과 실질적으로 동일할 수 있다.As another example, referring to the portion marked P3″, the redistribution
다른 일례로서, P4"로 표기된 부분을 살펴보면, 재배선 도전층(460)은 재배선 패드(460P)와 중첩하는 패드부 및 이 패드부로부터 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 트렌치(T")는 이들 확장부 각각에, 즉, 재배선 패드(460P)의 하측 및 우측 각각에 배치될 수 있다. 설명의 편의를 위하여 도 12에 P4" 부분을 확대하여 도시하였으며, 이를 함께 참조하면, 트렌치(T")는 재배선 패드(460P) 하측에 배치되는 하측 트렌치(TA") 및 재배선 패드(460P) 우측에 배치되는 우측 트렌치(TB")를 포함할 수 있다. 여기서, 하측 트렌치(TA")는 확장 방향과 수직한 방향 즉, 가로 방향에서 중앙에 배치되는 확장부의 일부(① 참조)를 사이에 두고 두 개의 부분 즉, 좌측 부분(TA1") 및 우측 부분(TA2")으로 구분될 수 있다. 또한, 우측 트렌치(TB")는 확장 방향과 수직한 방향 즉, 세로 방향에서 중앙에 배치되는 확장부의 일부(② 참조)를 사이에 두고 두 개의 부분 즉, 상측 부분(TB1") 및 하측 부분(TB2")으로 구분될 수 있다. 그런데, P1" 내지 P3"로 표기한 부분과 달리, P4"로 표기한 부분은 두 개의 확장부 즉, 하측 확장부 및 우측 확장부가 서로 인접한 형태를 가질 수 있다. 이 경우, 트렌치(T")의 여러 부분 중 서로 인접한 것들은 서로 연결될 수 있다. 즉, 하측 트렌치(TA") 중 우측 부분(TA2")과 우측 트렌치(TB") 중 하측 부분(TB2")이 서로 연결되어, 재배선 패드(460P)의 우측 및 하측 모서리를 감싸면서 ┘자 형상을 가질 수 있다. 본 실시예에서도 재배선 패드(460P)의 중앙으로 전기적 신호가 전달되므로 신호의 경로가 최단 거리를 가질 수 있다.As another example, referring to the portion marked P4″, the redistribution
다른 일례로서, P5"로 표기된 부분을 살펴보면, 재배선 도전층(460)은 재배선 패드(460P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측 및 상측으로 각각 확장된 확장부를 포함할 수 있다. 트렌치(T")는 이들 확장부 각각에, 즉, 재배선 패드(460P)의 좌측, 우측 및 상측 각각에 배치될 수 있다. 재배선 패드(460P) 좌측, 우측 및 상측 각각의 트렌치(T")는 확장 방향과 수직한 방향에서 중앙에 배치되는 확장부의 일부를 사이에 두고 두 개의 부분으로 구분될 수 있다. 본 P5"로 표기한 부분에서는 세 개의 확장부가 서로 인접한 형태를 가질 수 있다. 즉 좌측 및 상측 확장부가 서로 인접하고 우측 및 상측 확장부가 서로 인접할 수 있다. 이 경우, 트렌치(T")의 여러 부분 중 서로 인접한 것들은 서로 연결될 수 있다. 즉, 재배선 패드(460P) 좌측의 트렌치(T") 중 상측 부분과 재배선 패드(460P) 상측의 트렌치(T") 중 좌측 부분은 서로 연결되어, 재배선 패드(460P)의 좌측 및 상측 모서리를 감싸면서 ┌ 자 형상을 가질 수 있다. 재배선 패드(460P) 우측의 트렌치(T") 중 상측 부분과 재배선 패드(460P) 상측의 트렌치(T") 중 우측 부분은 서로 연결되어, 재배선 패드(460P)의 우측 및 상측 모서리를 감싸면서 ┐ 자 형상을 가질 수 있다. As another example, referring to the portion marked P5″, the redistribution
다른 일례로서, P6"로 표기된 부분을 살펴보면, 재배선 도전층(460)은 재배선 패드(460P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측, 하측 및 상측으로 각각 확장된 확장부를 포함할 수 있다. 트렌치(T")는 이들 확장부 각각에, 즉, 재배선 패드(460P)의 좌측, 우측, 하측 및 상측 각각에 배치될 수 있다. 재배선 패드(460P) 좌측, 우측, 하측 및 상측 각각의 트렌치(T")는 확장 방향과 수직한 방향에서 중앙에 배치되는 확장부의 일부를 사이에 두고 두 개의 부분으로 구분될 수 있다. 본 P6"로 표기한 부분에서는 네 개의 확장부가 서로 인접한 형태를 가질 수 있다. 즉. 상측 확장부는 좌측 및 우측 확장부와 인접하고, 하측 확장부는 좌측 및 우측 확장부와 인접할 수 있다. 이 경우, 트렌치(T")의 여러 부분 중 서로 인접한 것들은 서로 연결될 수 있다. 즉, 재배선 패드(460P) 좌측의 트렌치(T") 중 상측 부분과 재배선 패드(460P) 상측의 트렌치(T") 중 좌측 부분은 서로 연결되어, 재배선 패드(460P)의 좌측 및 상측 모서리를 감싸면서 ┌ 자 형상을 가질 수 있다. 재배선 패드(460P) 우측의 트렌치(T") 중 상측 부분과 재배선 패드(460P) 상측의 트렌치(T") 중 우측 부분은 서로 연결되어, 재배선 패드(460P)의 우측 및 상측 모서리를 감싸면서 ┐ 자 형상을 가질 수 있다. 재배선 패드(460P) 우측의 트렌치(T") 중 하측 부분과 재배선 패드(460P) 하측의 트렌치(T") 중 우측 부분은 서로 연결되어, 재배선 패드(460P)의 우측 및 하측 모서리를 감싸면서 ┘자 형상을 가질 수 있다. 재배선 패드(460P) 좌측의 트렌치(T") 중 하측 부분과 재배선 패드(460P) 하측의 트렌치(T") 중 좌측 부분은 서로 연결되어, 재배선 패드(460P)의 좌측 및 하측 모서리를 감싸면서 └자 형상을 가질 수 있다. As another example, referring to the portion marked P6″, the redistribution
한편, 위 실시예들에서는, 재배선 패드가 평면상 사각형 형상을 갖는 경우를 설명하였으나, 재배선 패드의 형상은 다각형 등 다양하게 변형될 수 있다. 그에 따라 트렌치의 위치나 형상 등도 다양하게 변형될 수 있다. 이에 대하여는, 도 15a 내지 도 15c를 참조하여 예시적으로 설명하기로 한다. Meanwhile, in the above embodiments, the case in which the redistribution pad has a rectangular shape on a plane has been described, but the shape of the redistribution pad may be variously modified, such as a polygon. Accordingly, the position or shape of the trench may be variously modified. This will be exemplarily described with reference to FIGS. 15A to 15C .
도 15a 내지 도 15c는 본 발명의 다른 일 실시예에 따른 재배선 패드 및 트렌치의 형상을 보여주는 평면도이다. 본 실시예에서, 평면상 재배선 패드(560P)는 제1 내지 제8측을 갖는 8각형 형상을 가질 수 있다. 또한, 재배선 도전층(560)의 확장부가 재배선 패드(560P)를 둘러쌀 수 있다. 15A to 15C are plan views illustrating shapes of a redistribution pad and a trench according to another exemplary embodiment of the present invention. In the present embodiment, the
도 15a를 참조하면, 트렌치(T''')는 재배선 패드(560P)의 제1 내지 제8 측 각각과 대응하도록 배치될 수 있다. 이들 트렌치(T''')는 서로 분리될 수 있다. 또는, 이들 트렌치(T''') 중 적어도 두개는 서로 연결될 수도 있다. 단, 트렌치(T''')의 깊이가 재배선 도전층(560)의 두께와 동일하다면 트렌치(T''') 전부가 연결될 수는 없다. Referring to FIG. 15A , the trench T ″″ may be disposed to correspond to each of the first to eighth sides of the
도 15b를 참조하면, 트렌치(T''')는 재배선 패드(560P)의 전체 측면을 둘러싸는 형태를 가질 수 있다. 이 경우, 재배선 패드(560P)와 재배선 도전층(560)의 연결을 위하여 트렌치(T''')의 깊이가 재배선 도전층(560)의 두께보다 작을 수 있다.Referring to FIG. 15B , the trench T″″ may have a shape surrounding the entire side surface of the
도 15c를 참조하면, 트렌치(T''')는 재배선 패드(560P)의 8개의 모서리 각각을 감싸도록 배치될 수 있다. 서로 인접한 트렌치(T''') 사이에는 재배선 도전층(560)의 일부가 존재하여 재배선 패드(560P)와 연결될 수 있다. 서로 인접한 트렌치(T''') 사이의 재배선 도전층(560)의 일부는 재배선 패드(560P)의 중앙과 대응할 수 있다. 재배선 도전층(560)에서 재배선 패드(560P)로의 전기적 신호 경로가 최단 거리를 갖게 하기 위함이다.Referring to FIG. 15C , the trench T ″″ may be disposed to surround each of eight corners of the
그러나, 도 15a 내지 도 15c의 실시예들과 달리, 재배선 도전층(560)의 확장부는 재배선 패드(560P)의 제1 내지 제8측 중 일부로부터 확장될 수 있다. 이 경우, 트렌치(T''')는 확장부에만 배치될 수 있다.However, unlike the embodiments of FIGS. 15A to 15C , the extended portion of the redistribution
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded according to the above preferred embodiments, it should be noted that the above-described embodiments are for explanation and not for limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical spirit of the present invention.
250: 콘택
255: 재배선 절연층
260: 재배선 도전층
260P: 재배선 패드
270: 보호층250: contact 255: redistribution insulating layer
260: redistribution
270: protective layer
Claims (33)
상기 하부 구조물 상의 재배선 절연층;
상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되고, 재배선 패드를 포함하는 재배선 도전층; 및
상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서, 상기 재배선 패드를 노출시키는 보호층을 포함하고,
상기 재배선 도전층은, 상기 재배선 패드 주위에 배치되고, 상기 재배선 도전층의 두께보다 작은 깊이를 갖는 트렌치를 포함하고,
상기 보호층의 일부는 상기 트렌치를 매립하는
반도체 장치.
substructure;
a redistribution insulating layer on the lower structure;
a redistribution conductive layer disposed on the redistribution insulating layer, electrically connected to a portion of the lower structure, and including a redistribution pad; and
a protective layer covering the redistribution insulating layer and the redistribution conductive layer and exposing the redistribution pad;
the redistribution conductive layer includes a trench disposed around the redistribution pad and having a depth smaller than a thickness of the redistribution conductive layer;
A portion of the protective layer fills the trench
semiconductor device.
상기 재배선 도전층은, 상기 재배선 패드를 포함하는 패드부 및 상기 패드부로부터 적어도 일 방향으로 확장된 확장부를 포함하고,
상기 트렌치는 상기 확장부에 배치되는
반도체 장치.
According to claim 1,
The redistribution conductive layer includes a pad portion including the redistribution pad and an extension portion extending from the pad portion in at least one direction;
The trench is disposed in the extension
semiconductor device.
상기 패드부와 상기 확장부는 상기 트렌치 아래에 위치하는 상기 재배선 도전층에 의해 물리적 및 전기적으로 서로 연결되는
반도체 장치.
3. The method of claim 2,
The pad part and the extension part are physically and electrically connected to each other by the redistribution conductive layer positioned under the trench.
semiconductor device.
상기 확장부의 확장 방향과 수직한 방향에서, 상기 트렌치의 폭은 상기 확장부의 폭과 동일한
반도체 장치.
3. The method of claim 2,
In a direction perpendicular to the extension direction of the extension part, the width of the trench is equal to the width of the extension part
semiconductor device.
상기 패드부는 제1 내지 제N 측을 포함하고,
상기 확장부는, 상기 패드부의 서로 인접한 제1 측 내지 제k 측으로부터 확장되고(여기서, k는 2 이상 N 이하의 자연수),
상기 트렌치는, 상기 확장부에서 상기 패드부의 상기 제1 측 내지 상기 제k 측을 둘러싸는 형상을 갖는
반도체 장치.
3. The method of claim 2,
The pad part includes first to N-th sides,
The extension portion extends from the first side to the k-th side adjacent to each other of the pad portion (here, k is a natural number of 2 or more and N or less),
The trench has a shape surrounding the first side to the k-th side of the pad part in the extension part
semiconductor device.
상기 하부 구조물은, 최상부에 도전성 패턴 및 상기 도전성 패턴을 덮는 절연층을 포함하고,
상기 재배선 절연층 및 상기 절연층을 관통하여 상기 도전성 패턴과 접속하는 콘택을 더 포함하는
반도체 장치.
According to claim 1,
The lower structure includes an insulating layer covering the conductive pattern and the conductive pattern on the uppermost portion,
Further comprising the redistribution insulating layer and a contact penetrating the insulating layer to be connected to the conductive pattern
semiconductor device.
상기 재배선 절연층의 두께는 상기 절연층의 두께보다 큰
반도체 장치.
7. The method of claim 6,
A thickness of the redistribution insulating layer is greater than a thickness of the insulating layer.
semiconductor device.
상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 낮은 유전율을 갖는
반도체 장치.
According to claim 1,
The lower structure includes a multilayered conductive pattern and a multilayered insulating layer in which the multilayered conductive pattern is embedded,
At least one insulating layer among the multi-layered insulating layers has a lower dielectric constant than that of the redistribution insulating layer.
semiconductor device.
상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 높은 흡습율을 갖는
반도체 장치.
According to claim 1,
The lower structure includes a multilayered conductive pattern and a multilayered insulating layer in which the multilayered conductive pattern is embedded,
At least one insulating layer among the multi-layered insulating layers has a higher moisture absorption rate than that of the redistribution insulating layer.
semiconductor device.
상기 다층의 도전성 패턴 중, 상기 재배선 절연층보다 낮은 유전율을 갖는 절연층 내에 매립되는 도전성 패턴은, 구리를 포함하는
반도체 장치.
10. The method of claim 9,
Among the multi-layered conductive patterns, a conductive pattern embedded in an insulating layer having a lower dielectric constant than that of the redistribution insulating layer may include copper.
semiconductor device.
상기 재배선 패드는, 동일한 전원이 인가되는 제1 재배선 패드 및 제2 재배선 패드를 포함하고,
상기 재배선 도전층은, 상기 제1 재배선 패드와 상기 제2 재배선 패드를 연결시키는
반도체 장치.
According to claim 1,
The redistribution pad includes a first redistribution pad and a second redistribution pad to which the same power is applied,
The redistribution conductive layer connects the first redistribution pad to the second redistribution pad.
semiconductor device.
상기 보호층은, 절연성의 폴리머 물질을 포함하는
반도체 장치.
According to claim 1,
The protective layer includes an insulating polymer material
semiconductor device.
상기 재배선 패드와 접속하는 접속 단자를 더 포함하는
반도체 장치.
According to claim 1,
Further comprising a connection terminal connected to the redistribution pad
semiconductor device.
상기 재배선 패드 주변에서, 상기 재배선 절연층 상의 상기 보호층의 경사도와 상기 재배선 도전층 상의 상기 보호층의 경사도는 동일한
반도체 장치.
According to claim 1,
In the vicinity of the redistribution pad, the slope of the passivation layer on the redistribution insulating layer is equal to the slope of the passivation layer on the redistribution conductive layer.
semiconductor device.
상기 재배선 절연층 상의 상기 보호층의 상면 높이와 상기 재배선 도전층 상의 상기 보호층의 상면 높이는 동일한
반도체 장치.
According to claim 1,
A top surface height of the protective layer on the redistribution insulating layer is the same as a top surface height of the protective layer on the redistribution conductive layer
semiconductor device.
상기 하부 구조물 상의 재배선 절연층;
상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되고, 재배선 패드를 포함하는 재배선 도전층; 및
상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 패드를 노출시키는 보호층을 포함하고,
상기 재배선 도전층은, 상기 재배선 패드를 포함하는 패드부, 상기 패드부로부터 적어도 일 방향으로 확장된 확장부 및 상기 확장부 내에 형성되어 상기 보호층의 일부를 수용하는 트렌치를 포함하고,
상기 트렌치는, 상기 확장부의 확장 방향과 수직한 방향에서 상기 확장부의 일부를 사이에 두고 두 부분으로 분리되는
반도체 장치.
substructure;
a redistribution insulating layer on the lower structure;
a redistribution conductive layer disposed on the redistribution insulating layer, electrically connected to a portion of the lower structure, and including a redistribution pad; and
a protective layer covering the redistribution insulating layer and the redistribution conductive layer and exposing the redistribution pad;
The redistribution conductive layer includes a pad portion including the redistribution pad, an extension portion extending from the pad portion in at least one direction, and a trench formed in the extension portion to receive a portion of the protective layer,
The trench is divided into two parts with a part of the extension part therebetween in a direction perpendicular to the extension direction of the extension part.
semiconductor device.
상기 트렌치의 상기 두 부분은, 상기 확장 방향과 수직한 방향에서, 동일한 폭을 갖는
반도체 장치.
17. The method of claim 16,
The two portions of the trench have the same width in a direction perpendicular to the extension direction.
semiconductor device.
상기 트렌치의 깊이는, 상기 재배선 도전층의 두께와 동일한
반도체 장치.
17. The method of claim 16,
The depth of the trench is the same as the thickness of the redistribution conductive layer.
semiconductor device.
상기 패드부와 상기 확장부는 상기 확장부의 상기 일부에 의해 물리적 및 전기적으로 서로 연결되는
반도체 장치.
17. The method of claim 16,
The pad part and the extension part are physically and electrically connected to each other by the part of the extension part.
semiconductor device.
상기 확장부의 확장 방향과 수직한 방향에서, 상기 트렌치의 폭은 상기 확장부의 폭보다 작은
반도체 장치.
17. The method of claim 16,
In a direction perpendicular to the extension direction of the extension part, the width of the trench is smaller than the width of the extension part.
semiconductor device.
상기 패드부는 제1 내지 제N 측을 포함하고,
상기 확장부는, 상기 패드부의 서로 인접한 제1 측 및 제2 측으로부터 각각 확장되는 제1 및 제2 확장부를 포함하고,
상기 트렌치는, 상기 제1 및 제2 확장부에 각각 형성되는 제1 및 제2 트렌치를 포함하고,
상기 제1 트렌치는, 상기 제1 확장부의 확장 방향과 수직한 방향에서 상기 제1 확장부의 일부를 사이에 두고 두 부분으로 분리되고,
상기 제2 트렌치는, 상기 제2 확장부의 확장 방향과 수직한 방향에서 상기 제2 확장부의 일부를 사이에 두고 두 부분으로 분리되는
반도체 장치.
17. The method of claim 16,
The pad part includes first to N-th sides,
The extension portion includes first and second extension portions extending from first and second sides adjacent to each other of the pad portion, respectively,
The trench includes first and second trenches respectively formed in the first and second extensions,
The first trench is divided into two parts with a part of the first extension interposed therebetween in a direction perpendicular to the extension direction of the first extension part,
The second trench is divided into two parts with a part of the second extension part therebetween in a direction perpendicular to the extension direction of the second extension part.
semiconductor device.
상기 제1 트렌치의 상기 두 부분 중 상기 제2 측에 인접한 것과 상기 제2 트렌치의 상기 두 부분 중 상기 제1 측에 인접한 것은 서로 연결되는
반도체 장치.
17. The method of claim 16,
one of the two portions of the first trench adjacent to the second side and one of the two portions of the second trench adjacent to the first side are connected to each other
semiconductor device.
상기 패드부는 제1 내지 제N 측을 포함하고,
상기 확장부는, 상기 패드부의 서로 인접한 제1 측 및 제2 측으로부터 각각 확장되는 제1 및 제2 확장부를 포함하고,
상기 트렌치는, 상기 제1 측 및 상기 제2 측에 의해 정의되는 상기 패드부의 모서리를 둘러싸는
반도체 장치.
17. The method of claim 16,
The pad part includes first to N-th sides,
The extension portion includes first and second extension portions extending from first and second sides adjacent to each other of the pad portion, respectively,
The trench may be configured to surround an edge of the pad portion defined by the first side and the second side.
semiconductor device.
상기 하부 구조물은, 최상부에 도전성 패턴 및 상기 도전성 패턴을 덮는 절연층을 포함하고,
상기 재배선 절연층 및 상기 절연층을 관통하여 상기 도전성 패턴과 접속하는 콘택을 더 포함하는
반도체 장치.
17. The method of claim 16,
The lower structure includes an insulating layer covering the conductive pattern and the conductive pattern on the uppermost portion,
Further comprising the redistribution insulating layer and a contact penetrating the insulating layer to be connected to the conductive pattern
semiconductor device.
상기 재배선 절연층의 두께는 상기 절연층의 두께보다 큰
반도체 장치.
25. The method of claim 24,
A thickness of the redistribution insulating layer is greater than a thickness of the insulating layer.
semiconductor device.
상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 낮은 유전율을 갖는
반도체 장치.
17. The method of claim 16,
The lower structure includes a multilayered conductive pattern and a multilayered insulating layer in which the multilayered conductive pattern is embedded,
At least one insulating layer among the multi-layered insulating layers has a lower dielectric constant than that of the redistribution insulating layer.
semiconductor device.
상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 높은 흡습율을 갖는
반도체 장치.
17. The method of claim 16,
The lower structure includes a multilayered conductive pattern and a multilayered insulating layer in which the multilayered conductive pattern is embedded,
At least one insulating layer among the multi-layered insulating layers has a higher moisture absorption rate than that of the redistribution insulating layer.
semiconductor device.
상기 다층의 도전성 패턴 중, 상기 재배선 절연층보다 낮은 유전율을 갖는 절연층 내에 매립되는 도전성 패턴은, 구리를 포함하는
반도체 장치.
28. The method of claim 27,
Among the multi-layered conductive patterns, a conductive pattern embedded in an insulating layer having a lower dielectric constant than that of the redistribution insulating layer may include copper.
semiconductor device.
상기 재배선 패드는, 동일한 전원이 인가되는 제1 재배선 패드 및 제2 재배선 패드를 포함하고,
상기 재배선 도전층은, 상기 제1 재배선 패드와 상기 제2 재배선 패드를 연결시키는
반도체 장치.
17. The method of claim 16,
The redistribution pad includes a first redistribution pad and a second redistribution pad to which the same power is applied,
The redistribution conductive layer connects the first redistribution pad to the second redistribution pad.
semiconductor device.
상기 보호층은, 절연성의 폴리머 물질을 포함하는
반도체 장치.
17. The method of claim 16,
The protective layer includes an insulating polymer material
semiconductor device.
상기 재배선 패드와 접속하는 접속 단자를 더 포함하는
반도체 장치.
17. The method of claim 16,
Further comprising a connection terminal connected to the redistribution pad
semiconductor device.
상기 재배선 패드 주변에서, 상기 재배선 절연층 상의 상기 보호층의 경사도와 상기 재배선 도전층 상의 상기 보호층의 경사도는 동일한
반도체 장치.
17. The method of claim 16,
In the vicinity of the redistribution pad, the slope of the passivation layer on the redistribution insulating layer is equal to the slope of the passivation layer on the redistribution conductive layer.
semiconductor device.
상기 재배선 절연층 상의 상기 보호층의 상면 높이와 상기 재배선 도전층 상의 상기 보호층의 상면 높이는 동일한
반도체 장치.17. The method of claim 16,
A top surface height of the protective layer on the redistribution insulating layer is the same as a top surface height of the protective layer on the redistribution conductive layer
semiconductor device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200033258A KR20210116984A (en) | 2020-03-18 | 2020-03-18 | Semiconductor device including redistribution layer and method for fabricating the same |
| US16/993,079 US11417618B2 (en) | 2019-12-26 | 2020-08-13 | Semiconductor device including redistribution layer and method for fabricating the same |
| TW109134663A TW202125744A (en) | 2019-12-26 | 2020-10-07 | Semiconductor device including redistribution layer and method for fabricating the same |
| CN202011079084.4A CN113053848A (en) | 2019-12-26 | 2020-10-10 | Semiconductor device including redistribution layer and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200033258A KR20210116984A (en) | 2020-03-18 | 2020-03-18 | Semiconductor device including redistribution layer and method for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210116984A true KR20210116984A (en) | 2021-09-28 |
Family
ID=77923261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200033258A KR20210116984A (en) | 2019-12-26 | 2020-03-18 | Semiconductor device including redistribution layer and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210116984A (en) |
-
2020
- 2020-03-18 KR KR1020200033258A patent/KR20210116984A/en active Search and Examination
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102406573B1 (en) | Semiconductor device and method for manufacturing the same | |
| US8410615B2 (en) | Semiconductor device and method for manufacturing the same | |
| US9935072B2 (en) | Semiconductor package and method for manufacturing the same | |
| US8981558B2 (en) | Semiconductor device | |
| KR100389037B1 (en) | Flip chip type semiconductor device and fabrication method thereof | |
| KR100437460B1 (en) | Semiconductor device having bonding pads and fabrication method thereof | |
| US20220102282A1 (en) | Semiconductor package | |
| CN109427658A (en) | Mask assembly and method for manufacturing chip packaging piece | |
| US9735121B2 (en) | Semiconductor chip, semiconductor package including the same, and method of fabricating the same | |
| US11862596B2 (en) | Semiconductor package | |
| US20230275011A1 (en) | Semiconductor package | |
| US20230215799A1 (en) | Semiconductor package | |
| US11948872B2 (en) | Semiconductor package and method of fabricating the same | |
| CN107818965B (en) | Semiconductor package and method for manufacturing redistribution pattern | |
| KR20210116984A (en) | Semiconductor device including redistribution layer and method for fabricating the same | |
| US11417618B2 (en) | Semiconductor device including redistribution layer and method for fabricating the same | |
| JP4728079B2 (en) | Semiconductor device substrate and semiconductor device | |
| KR20210082835A (en) | Semiconductor device including redistribution layer and method for fabricating the same | |
| KR20210053537A (en) | A semiconductor package | |
| JP7271754B2 (en) | semiconductor equipment | |
| US20230033087A1 (en) | Semiconductor package | |
| US11798872B2 (en) | Interconnection structure and semiconductor package including the same | |
| US20230109448A1 (en) | Semiconductor package and method of fabricating the same | |
| US20240014139A1 (en) | Semiconductor package and method of fabricating the same | |
| US20220293501A1 (en) | Semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |