KR20210116697A - 전도성 비아들을 포함하는 다층 세라믹 커패시터 - Google Patents

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KR20210116697A
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마리안느 베롤리니
제프리 혼
제프리 카인
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Abstract

본 발명은 다층 세라믹 커패시터에 관한 것이다. 커패시터는 상부 표면, 하부 표면, 그리고 상부 표면과 하부 표면을 연결하는 적어도 하나의 측부 표면을 포함한다. 커패시터는 복수의 교번하는 유전체 층들과 내부 전극 층들을 포함하는 본체를 포함하고, 여기서 내부 전극 층들은 제1의 복수의 내부 전극 층들 및 제2의 복수의 내부 전극 층들을 포함한다. 제 1 관통-홀 전도성 비아가 제1의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 1 외부 단자 및 상부 표면 상의 제 1 외부 단자에 전기적으로 연결한다. 제 2 관통-홀 전도성 비아가 제2의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 2 외부 단자 및 상부 표면 상의 제 2 외부 단자에 전기적으로 연결한다. 적어도 하나의 측부 표면은 외부 단자를 포함하지 않는다.

Description

전도성 비아들을 포함하는 다층 세라믹 커패시터
본 출원은 미국 가특허 출원 일련번호 제62/804,944호(출원일: 2019년 2월 13일)의 출원 혜택을 주장하고, 이것은 그 전체가 참조로 본 명세서에 통합된다.
일반적으로 다층 커패시터(multilayer capacitor)들은 적층(stack)으로 정렬된 복수의 유전체 층(dielectric layer)들 및 내부 전극 층(internal electrode layer)들을 갖도록 구성된다. 제조 동안, 적층된 유전체 층들 및 내부 전극 층들은 실질적으로 일원화된(unitary) 커패시터 몸체(capacitor body)를 달성하기 위해 압착(press) 및 소결(sinter)된다. 이러한 커패시터들의 성능을 향상시키기 위한 시도에서, 유전체 층들 및 내부 전극 층들에 대한 다양한 구성들 및 설계들이 이용되었다.
하지만, 새로운 성능 기준들을 요구하는 전자 산업에서의 급속한 변화들이 일어남에 따라, 이러한 구성들은 일반적으로 조작된다. 특히, 다양한 응용 설계 고려들은, 특히 더 빠른 그리고 더 조밀한 집적 회로(integrated circuit)들을 고려하여 볼 때, 고속 환경들에서 커패시터 파라미터(capacitor parameter)들 및 이들의 성능을 재정의할 필요성을 생성했다. 예를 들어, 더 큰 전류들, 더 조밀한 회로 보드(circuit board)들, 및 상승하는 비용들은 모두 더 좋은 그리고 더 효율적인 커패시터들에 대한 필요성에 초점을 맞추어져 일어났다. 추가적으로, 다양한 전자 컴포넌트(electronic component)들의 설계는 소형화 및 기능 증가를 향하는 전반적인 산업계 경향에 의해 추동되었다.
이러한 점에서, 커패시터에 향상된 동작 특성들을 제공하기 위한 필요성이 존재한다. 추가적으로, 일부 응용들은 또한 회로 보드 상에 더 작은 풋프린트(footprint)를 가질 수 있는 커패시터를 제공하는 것으로부터 혜택을 받게 된다.
본 발명의 일 시스템에 따르면, 다층 세라믹 커패시터가 개시된다. 커패시터는 상부 표면(top surface), 하부 표면(bottom surface), 그리고 상부 표면과 하부 표면을 연결하는 적어도 하나의 측부 표면(side surface)을 포함한다. 커패시터는 복수의 교번하는(alternating) 유전체 층들과 내부 전극 층들을 포함하는 본체(main body)를 포함하고, 여기서 내부 전극 층들은 제1의 복수의 내부 전극 층들 및 제2의 복수의 내부 전극 층들을 포함한다. 제 1 관통-홀 전도성 비아(through-hole conductive via)는 제1의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 1 외부 단자(external terminal) 및 상부 표면 상의 제 1 외부 단자에 전기적으로 연결한다. 제 2 관통-홀 전도성 비아는 제2의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 2 외부 단자 및 상부 표면 상의 제 2 외부 단자에 전기적으로 연결한다. 적어도 하나의 측부 표면은 외부 단자를 포함하지 않는다.
본 발명의 또 하나의 다른 실시예에 따르면, 다층 커패시터를 포함하는 회로 보드가 개시된다. 커패시터는 상부 표면, 하부 표면, 그리고 상부 표면과 하부 표면을 연결하는 적어도 하나의 측부 표면을 포함한다. 커패시터는 복수의 교번하는 유전체 층들과 내부 전극 층들을 포함하는 본체를 포함하고, 여기서 내부 전극 층들은 제1의 복수의 내부 전극 층들 및 제2의 복수의 내부 전극 층들을 포함한다. 제 1 관통-홀 전도성 비아는 제1의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 1 외부 단자 및 상부 표면 상의 제 1 외부 단자에 전기적으로 연결한다. 제 2 관통-홀 전도성 비아는 제2의 복수의 내부 전극 층들을 커패시터의 하부 표면 상의 제 2 외부 단자 및 상부 표면 상의 제 2 외부 단자에 전기적으로 연결한다. 적어도 하나의 측부 표면은 외부 단자를 포함하지 않는다.
본 발명의 다른 특징들 및 실시형태들은 아래에서 더 상세히 제시된다.
본 발명의 전체적 그리고 실행가능한 개시내용은 본 발명의 기술분야에서 숙련된 자에 대한 최상의 모드를 포함하며 본 명세서의 나머지에서 더 특정적으로 제시되고, 여기에는 수반되는 도면들이 참조되며, 도면들에서,
도 1a는 본 발명에 따른 4 × 4 패키지 커패시터(4 by 4 package capacitor)의 일 실시예의 전반적으로 상면 및 측면 외부 투시도를 예시하고;
도 1b는 도 1a의 커패시터의 내부 전극 층들의 하나의 구성의 측부 투시도를 예시하고;
도 1c는 도 1a의 커패시터의 내부 전극 층들의 또 하나의 다른 구성의 측부 투시도를 예시하고;
도 1d는 도 1b의 구성의 전극 층의 상면도를 예시하고;
도 1e는 도 1b의 구성의 전극 층의 상면도를 예시하고;
도 2는 본 발명의 다층 커패시터를 포함하는 집적 회로 패키지 및 회로 보드의 측면도를 예시하고; 그리고
도 3은 종래 기술의 다층 커패시터를 포함하는 집적 회로 패키지 및 회로 보드의 측면도를 예시한다.
본 논의가 단지 예시적 실시예들의 설명이라는 점 그리고 본 발명의 더 넓은 실시형태들을 한정하는 것으로서 의도된 것이 아니라는 점이, 본 발명의 기술분야에서 통상의 기술을 가진 자에 의해 이해될 것이다.
일반적으로 말하면, 본 발명은 다층 세라믹 커패시터에 관한 것으로, 예컨대, 회로 보드 상에 장착하기 위한 표면 장착 다층 세라믹 커패시터(surface mount multilayer ceramic capacitor)에 관한 것이다. 다층 커패시터는 복수의 유전체 층들 및 복수의 내부 전극 층들을 포함하고, 여기서 내부 전극 층들은 전도성 비아들을 사용하여 각각의 외부 단자들에 연결된다. 본 발명자들은 단일 몸체 또는 패키지 내의 소자들의 특정 구성이 수 가지 장점들을 제공할 수 있음을 발견했다. 예를 들어, 아래에서 더 논의되는 바와 같이, 본 발명의 커패시터는 표면 장착 커패시터로서 회로 보드 상에 장착될 수 있고 회로 보드 상에 더 작은 풋프린트를 제공할 수 있다. 이것은 또한 회로 보드의 크기에서의 감소를 가능하게 할 수 있다.
도 2를 참조하면, 상위 표면 및 하위 표면을 갖는 기판(예컨대, 절연 층)을 포함하는 회로 보드(406) 상에 커패시터(408)가 장착(예컨대, 표면 장착)될 수 있다. 회로 보드(406)는 그 안에 정의된 복수의 전기적 전류 경로들(미도시)을 갖는다. 커패시터(408)의 외부 단자들은 회로 보드(406)의 미리결정된 전류 경로들과 각각의 전기적 통신을 한다. 추가적으로, 커패시터(408)의 외부 단자들은 일반적인 솔더링 기법(soldering technique)들과 같은 본 발명의 기술분야에서 일반적으로 알려진 임의의 방법을 사용하여 회로 보드(406)에 물리적으로 연결될 수 있다.
도 2에서 예시되는 바와 같이, 집적 회로 패키지(402)가 또한 회로 보드(406) 상에 제공될 수 있다. 집적 회로 패키지(402)는 볼 그리드 어레이(ball grid array)(404)를 사용하여 회로 보드(406)에 연결될 수 있다. 회로 보드는 또한 프로세서(processor)(400)를 포함할 수 있다. 프로세서(400)는 또한 볼 그리드 어레이(412)를 사용하여 집적 회로 패키지(402)에 연결될 수 있다.
일반적으로, 볼 그리드 어레이(404)는 특정 피치(pitch)를 갖도록 구성될 수 있다. 본 발명의 기술분야에서 일반적으로 알려진 바와 같이, 피치는 중심들 사이의 공칭 거리를 지칭한다(이것은 또한 중심-대-중심 간격(center-to-center spacing)으로서 지칭됨). 커패시터(408)의 외부 단자들 및 볼 그리드 어레이(404)의 피치는 특정 회로 보드 구성에 의해 기술(dictate)될 수 있다. 하나의 방향(즉, x 또는 y 방향)에서 외부 단자들 사이의 피치는 다른 방향(즉, 각각, y 또는 x 방향)에서 인접하는 외부 단자들 사이의 피치와 동일할 수 있다. 즉, 임의의 두 개의 인접하는 외부 단자들 사이의 피치는 임의의 다른 두 개의 인접하는 외부 단자들 사이의 피치와 실질적으로 동일할 수 있다.
피치는 약 0.1 mm 이상일 수 있는데, 예컨대, 약 0.2 mm 이상일 수 있고, 예컨대, 약 0.3 mm 이상일 수 있고, 예컨대, 약 0.4 mm 이상일 수 있고, 예컨대, 약 0.5 mm 이상일 수 있고, 예컨대, 약 0.6 mm 이상일 수 있고, 예컨대, 약 0.7 mm 이상일 수 있고, 예컨대, 약 0.8 mm 이상일 수 있고, 예컨대, 약 0.9 mm 이상일 수 있고, 예컨대, 약 1.0 mm 이상일 수 있다. 피치는 약 2.0 mm 이하일 수 있는데, 예컨대, 약 1.5 mm 이하일 수 있고, 예컨대, 약 1.4 mm 이하일 수 있고, 예컨대, 약 1.3 mm 이하일 수 있고, 예컨대, 약 1.2 mm 이하일 수 있고, 예컨대, 약 1.1 mm 이하일 수 있고, 예컨대, 약 1.0 mm 이하일 수 있다. 예를 들어, 피치는 약 0.2 mm, 약 0.4 mm, 약 0.6 mm, 약 0.8 mm, 약 1.0 mm, 약 1.2 mm, 등일 수 있다. 특히, 피치는 0.6 mm, 0.8 mm, 또는 1.0 mm일 수 있다. 일 실시예에서, 피치는 약 0.6 mm일 수 있는데, 예컨대, 0.6 mm +/- 10%일 수 있고, 예컨대, +/- 5%일 수 있고, 예컨대, +/- 2%일 수 있고, 예컨대, +/- 1%일 수 있다. 또 하나의 다른 실시예에서, 피치는 약 0.8 mm일 수 있는데, 예컨대, 0.8 mm +/- 10%일 수 있고, 예컨대, +/- 5%일 수 있고, 예컨대, +/- 2%일 수 있고, 예컨대, +/- 1%일 수 있다. 또 다른 실시예에서, 피치는 약 1 mm일 수 있는데, 예컨대, 1 mm +/- 10%일 수 있고, 예컨대, +/- 5%일 수 있고, 예컨대, +/- 2%일 수 있고, 예컨대, +/- 1%일 수 있다.
유사한 방식으로, 커패시터(408)의 외부 단자들의 피치는 또한 볼 그리드 어레이(404)의 피치와 동일할 수 있다. 예를 들어, 외부 단자들은 볼-그리드 어레이, 특히 주변 볼-그리드 어레이에 의해 전형적으로 이용되는 바와 같은 접촉부(contact)들을 만들기 위해 제공될 수 있다. 이러한 점에서, 외부 단자들의 피치는 주변 볼-그리드 어레이의 피치와 동일할 수 있다. 즉, 피치는 주변 볼-그리드 어레이의 피치의 10% 내에 있을 수 있는데, 예컨대, 5% 내에 있을 수 있고, 예컨대, 2% 내에 있을 수 있고, 예컨대, 1% 내에 있을 수 있고, 예컨대, 0.5% 내에 있을 수 있고, 예컨대, 0.1% 내에 있을 수 있다.
추가적으로, 볼-그리드 어레이와 같이, 외부 단자들은 행(row)들 및/또는 열(column)들에서 제공될 수 있다. 즉, 외부 단자들은 적어도 하나의 행 및 적어도 두 개의 열들 내에 존재하도록 제공될 수 있다. 예를 들어, 외부 단자들은 적어도 두 개의 행들, 예컨대 적어도 세 개의 행들, 예컨대 적어도 네 개의 행들에서 제공될 수 있다. 추가적으로, 외부 단자들은 적어도 두 개의 열들, 예컨대 적어도 세 개의 열들, 예컨대 적어도 네 개의 열들에서 제공될 수 있다. 행들 및 열들의 수는 교번하는 유전체 층들과 내부 전극 층들의 서로 다른 세트(set)들의 수에 의해 기술될 수 있다.
더욱이, 볼 그리드 어레이(412)는 볼 그리드 어레이(404)에 관해 앞에서 언급된 바와 같은 피치를 가질 것이다. 일 실시예에서, 볼 그리드 어레이(412)의 피치는 커패시터(408)의 외부 단자들 및 볼 그리드 어레이(404)의 피치보다 더 작을 수 있다. 볼 그리드 어레이(412)에 대한 일부 공통 피치들은 0.1 mm 및 0.2 mm를 포함한다.
추가적으로, 집적 회로 패키지(402)는 또한 본 명세서에서 정의되는 바와 같은 커패시터(408)를 사용하여 회로 보드(406)에 연결될 수 있다. 이러한 점에서, 커패시터(408)의 내부 전극 층들은 집적 회로 패키지(402) 및 회로 보드(406)의 수평면(horizontal plane)에 평행하도록 위치할 수 있다. 예를 들어, 커패시터들(408)은 집적 회로 패키지(402)와 회로 보드(406) 사이에 위치하여 커패시터(408)가 이들 두 개의 컴포넌트들 사이에 "샌드위치(sandwich)"되도록 위치할 수 있다. 이러한 점에서, 커패시터들(408)은 집적 회로 패키지(402) 및 회로 보드(406)에 직접적으로 연결된다. 예를 들어, 커패시터(408)는 일반적인 솔더링 기법들과 같은 본 발명의 기술분야에서 일반적으로 알려진 임의의 방법을 사용하여 회로 보드(406) 및/또는 회로 패키지(402)에 물리적으로 연결될 수 있다.
앞서언급된 구성에서 커패시터를 이용함으로써, 커패시터(408)는 본래의 볼 그리드 어레이(404) 중 일부의 제거를 가능하게 할 수 있다. 하지만, 커패시터(408)는 도 2에서 예시되는 바와 같이 볼 그리드 어레이(404)에 의해 여전히 둘러싸일 수 있다.
앞서의 것에 추가하여, 비록 본 명세서에서 예시되지는 않지만, 일 실시예에서, 집적 회로 패키지 자체가 다층 커패시터를 포함할 수 있다. 이러한 점에서, 커패시터는 패키지에 직접적으로 내장(embed)될 수 있다. 커패시터의 이러한 통합은 크기에서의 감소를 가능하게 할 수 있고, 이는 다양한 전자 응용들에 대해 이로울 수 있다.
한편, 종래 기술의 회로 보드(506)가 도 3에서 예시된다. 회로 보드(506)는 프로세서(500), 집적 회로 패키지(502), 및 볼 그리드 어레이들(504 및 512)을 포함한다. 하지만, 도 2에서의 커패시터(408)와 같은 단일의 일원화된 커패시터 패키지를 이용하는 것이 아니라, 도 3의 회로 보드(506)는 개별 다층 세라믹 커패시터들(508)을 이용한다. 하지만, 본 명세서에서 언급되는 이유들에 대해, 단일의 일원화된 커패시터를 이용하는 본 구성은 개별 다층 세라믹 커패시터들을 이용하는 회로 보드와 비교하여 다양한 장점들 및 혜택들을 가능하게 할 수 있다.
복수의 개별 다층 세라믹 커패시터들을 이용하는 것과 비교해 본 발명의 커패시터들 및 구성의 하나의 명확한 장점은 직집적인 파워 그라운드 연결(direct power ground connection)에 관한 것이다. 도 2에서 예시되는 바와 같이, 본 발명의 커패시터(408)는 인쇄 회로 보드(printed circuit board)와 같은 회로 보드(406) 및 집적 회로 패키지(402)에 직접적으로 연결될 수 있다. 이러한 직접적인 연결은 전류가 커패시터를 통해 흐를 수 있게 하고, 그럼으로써 직접적인 파워 그라운드 연결을 제공하게 된다. 한편, 도 3에서 예시되는 바와 같은 종래 기술에서는, 높이에서의 약간의 차이를 포함하는 다양한 이유들로, 특정 다층 커패시터들(508)을 집적 회로 패키지(502) 및 회로 보드(506)에 직접적으로 연결할 수 없다. 이러한 균일성(uniformity) 문제들 때문에, 연결을 위해 다수의 개별 다층 커패시터들을 이용하는 것은 어려울 수 있다.
더욱이, 본 발명의 커패시터들 및 구성은 삽입 손실(insertion loss)을 최소화할 수 있는 능력을 가능하게 할 수 있다. 이러한 최소 삽입 손실은 임피던스 차이(impedance differential)를 최소화할 수 있는 능력에 기인할 수 있다. 이러한 점에서, 삽입 손실은 0.5 dB 이하일 수 있는데, 예컨대, 0.25 dB 이하일 수 있고, 예컨대, 0.15 dB 이하일 수 있고, 예컨대, 0.1 dB 이하일 수 있고, 예컨대, 0.05 dB 이하일 수 있다. 이러한 삽입 손실은 본 발명의 기술분야에서 일반적으로 알려진 임의의 방법을 사용하여 계산될 수 있다.
추가적으로, 커패시턴스 값(capacitance value)들이 반드시 제한될 필요는 없을 수 있다. 예를 들어, 커패시터들의 커패시턴스는 마이크로패럿(microfarad), 피코패럿(picoFarad) 또는 나노패럿(nanoFarad) 범위에 있을 수 있다. 특히, 커패시턴스는 1,000 μF 이하일 수 있는데, 예컨대, 750 μF 이하일 수 있고, 예컨대, 500 μF 이하일 수 있고, 예컨대, 250 μF 이하일 수 있고, 예컨대, 100 μF 이하일 수 있고, 예컨대, 50 μF 이하일 수 있고, 예컨대, 25 μF 이하일 수 있고, 예컨대, 10 μF 이하일 수 있고, 예컨대, 5 μF 이하일 수 있고, 예컨대, 2.5 μF 이하일 수 있고, 예컨대, 1 μF 이하일 수 있고, 예컨대, 750 nF 이하일 수 있고, 예컨대, 500 nF 이하일 수 있고, 예컨대, 250 nF 이하일 수 있고, 예컨대, 100 nF 이하일 수 있다. 커패시턴스는 1 pF 이상일 수 있는데, 예컨대, 10 pF 이상일 수 있고, 예컨대, 25 pF 이상일 수 있고, 예컨대, 50 pF 이상일 수 있고, 예컨대, 100 pF 이상일 수 있고, 예컨대, 250 pF 이상일 수 있고, 예컨대, 500 pF 이상일 수 있고, 예컨대, 750 pF 이상일 수 있고, 예컨대, 1 nF 이상일 수 있고, 예컨대, 10 nF 이상일 수 있고, 예컨대, 100 nF 이상일 수 있고, 예컨대, 500 nF 이상일 수 있고, 예컨대, 1 μF 이상일 수 있고, 예컨대, 5 μF 이상일 수 있고, 예컨대, 10 μF 이상일 수 있다. 커패시턴스는 본 발명의 기술분야에서 알려진 바와 같은 일반적인 기법들을 사용하여 측정될 수 있다.
더욱이, 커패시터의 저항(resistance)이 반드시 제한될 필요는 없을 수 있다. 예를 들어, 커패시터들의 저항은 100 mOhm 이하일 수 있는데, 예컨대, 75 mOhm 이하일 수 있고, 예컨대, 50 mOhm 이하일 수 있고, 예컨대, 40 mOhm 이하일 수 있고, 예컨대, 30 mOhm 이하일 수 있고, 예컨대, 25 mOhm 이하일 수 있고, 예컨대, 20 mOhm 이하일 수 있고, 예컨대, 15 mOhm 이하일 수 있고, 예컨대, 10 mOhm 이하일 수 있고, 예컨대, 5 mOhm 이하일 수 있다. 저항은 0.01 mOhm 이상일 수 있는데, 예컨대, 0.1 mOhm 이상일 수 있고, 예컨대, 0.25 mOhm 이상일 수 있고, 예컨대, 0.5 mOhm 이상일 수 있고, 예컨대, 1 mOhm 이상일 수 있고, 예컨대, 1.5 mOhm 이상일 수 있고, 예컨대, 2 mOhm 이상일 수 있고, 예컨대, 5 mOhm 이상일 수 있고, 예컨대, 10 mOhm 이상일 수 있다. 저항은 본 발명의 기술분야에서 알려진 바와 같은 일반적인 기법들을 사용하여 측정될 수 있다.
추가적으로, 커패시터의 인덕턴스(inductance)가 반드시 제한될 필요는 없을 수 있다. 예를 들어, 커패시터들의 인덕턴스는 1 나노헨리(nanohenry)보다 작을 수 있다. 특히, 인덕턴스는 900 피코헨리(picohenries) 이하일 수 있는데, 예컨대, 750 피코헨리 이하일 수 있고, 예컨대, 500 피코헨리 이하일 수 있고, 예컨대, 400 피코헨리 이하일 수 있고, 예컨대, 250 피코헨리 이하일 수 있고, 예컨대, 100 피코헨리 이하일 수 있고, 예컨대, 50 피코헨리 이하일 수 있고, 예컨대, 25 피코헨리 이하일 수 있고, 예컨대, 15 피코헨리 이하일 수 있고, 예컨대, 10 피코헨리 이하일 수 있다. 인덕턴스는 1 펨토헨리(femtohenry) 이상일 수 있는데, 예컨대, 25 펨토헨리 이상일 수 있고, 예컨대, 50 펨토헨리 이상일 수 있고, 예컨대, 100 펨토헨리 이상일 수 있고, 예컨대, 250 펨토헨리 이상일 수 있고, 예컨대, 500 펨토헨리 이상일 수 있고, 예컨대, 750 펨토헨리 이상일 수 있다.
본 발명자들은 앞서언급된 장점들이 커패시터의 구성을 제어함으로써 획득될 수 있음을 발견했다. 일반적으로, 본 발명은 상부 표면, 그리고 상부 표면의 반대편에 있는 하부 표면을 포함하는 다층 커패시터를 포함한다. 커패시터는 또한 상부 표면과 하부 표면 사이에서 연장되는 적어도 하나의 측부 표면을 포함한다. 커패시터는 적어도 세 개의 측부 표면들을 포함할 수 있는데, 예컨대, 적어도 네 개의 측부 표면들을 포함할 수 있다. 일반적으로, 측부 표면들은 커패시터의 하부 표면과 상부 표면을 연결한다. 일 실시예에서, 커패시터는 적어도 여섯 개의 전체 표면들(예컨대, 하나의 상부 표면, 하나의 하부 표면, 네 개의 측부 표면들)을 포한한다. 예를 들어, 커패시터는 평행육면체 형상(parallelepiped shape)을 가질 수 있는데, 예컨대, 직육면체 형상(rectangular parallelepiped shape)을 가질 수 있다.
추가적으로, 커패시터는 원하는 높이(혹은 두께)를 가질 수 있다. 예를 들어, 높이는 10 마이크론(microns) 이상일 수 있는데, 예컨대, 25 마이크론 이상일 수 있고, 예컨대, 50 마이크론 이상일 수 있고, 예컨대, 100 마이크론 이상일 수 있고, 예컨대, 200 마이크론 이상일 수 있고, 예컨대, 250 마이크론 이상일 수 있고, 예컨대, 300 마이크론 이상일 수 있고, 예컨대, 350 마이크론 이상일 수 있고, 예컨대, 500 마이크론 이상일 수 있고, 예컨대, 1,000 마이크론 이상일 수 있고, 예컨대, 2,000 마이크론 이상일 수 있다. 높이 5,000 마이크론 이하일 수 있는데, 예컨대, 4,000 마이크론 이하일 수 있고, 예컨대, 2,500 마이크론 이하일 수 있고, 예컨대, 2,000 마이크론 이하일 수 있고, 예컨대, 1,000 마이크론 이하일 수 있고, 예컨대, 750 마이크론 이하일 수 있고, 예컨대, 500 마이크론 이하일 수 있고, 예컨대, 450 마이크론 이하일 수 있다. 볼 그리드 어레이에 의해 둘러싸일 때, 커패시터의 높이는 볼 그리드 어레이의 볼들의 높이(혹은 직경)의 10% 내에 있을 수 있는데, 예컨대, 7% 내에 있을 수 있고, 예컨대, 5% 내에 있을 수 있고, 예컨대, 3% 내에 있을 수 있고, 예컨대, 2% 내에 있을 수 있고, 예컨대, 1% 내에 있을 수 있다. 예를 들어, 이러한 높이는 임의의 리플로우(reflow) 이전의 본래의 높이일 수 있다.
일 실시예에서, 커패시터의 높이는 피치의 10% 이상일 수 있는데, 예컨대, 20% 이상일 수 있고, 예컨대, 30% 이상일 수 있고, 예컨대, 40% 이상일 수 있고, 예컨대, 45% 이상일 수 있다. 높이는 피치의 100% 이하일 수 있는데, 예컨대, 90% 이하일 수 있고, 예컨대, 80% 이하일 수 있고, 예컨대, 70% 이하일 수 있고, 예컨대, 60% 이하일 수 있고, 예컨대, 55% 이하일 수 있다.
추가적으로, 커패시터는 원하는 폭 및/또는 길이를 가질 수 있다. 예를 들어, 폭 및/또는 길이는 10 마이크론 이상일 수 있는데, 예컨대, 25 마이크론 이상일 수 있고, 예컨대, 50 마이크론 이상일 수 있고, 예컨대, 100 마이크론 이상일 수 있고, 예컨대, 200 마이크론 이상일 수 있고, 예컨대, 250 마이크론 이상일 수 있고, 예컨대, 300 마이크론 이상일 수 있고, 예컨대, 350 마이크론 이상일 수 있고, 예컨대, 500 마이크론 이상일 수 있고, 예컨대, 1,000 마이크론 이상일 수 있고, 예컨대, 2,000 마이크론 이상일 수 있고, 예컨대, 3,000 마이크론 이상일 수 있고, 예컨대, 5,000 마이크론 이상일 수 있다. 폭 및/또는 길이는 20,000 마이크론 이하일 수 있는데, 예컨대, 15,000 마이크론 이하일 수 있고, 예컨대, 10,000 마이크론 이하일 수 있고, 예컨대, 7,500 마이크론 이하일 수 있고, 예컨대, 5,000 마이크론 이하일 수 있고, 예컨대, 4,000 마이크론 이하일 수 있고, 예컨대, 3,000 마이크론 이하일 수 있고, 예컨대, 2,500 마이크론 이하일 수 있고, 예컨대, 2,000 마이크론 이하일 수 있고, 예컨대, 1,000 마이크론 이하일 수 있고, 예컨대, 750 마이크론 이하일 수 있고, 예컨대, 500 마이크론 이하일 수 있고, 예컨대, 450 마이크론 이하일 수 있다.
일반적으로, 다층 커패시터는 복수의 유전체 층들과 복수의 내부 전극 층들을 교번하는 방식으로 포함한다. 교번하는 유전체 층들과 내부 전극 층들은 커패시터의 본체의 적어도 일부를 형성할 수 있다. 이에 따라, 커패시터는 다층 커패시터로서 지칭될 수 있고, 그리고 예를 들어, 유전체 층들이 세라믹을 포함할 때 특히 다층 세라믹 커패시터로서 지칭될 수 있다. 일반적으로, 커패시터는 또한 복수의 내부 전극 층들에 전기적으로 연결되는 외부 단자들을 포함하고, 여기서 외부 단자들은 커패시터의 상부 표면 상에 형성되고, 아울러 커패시터의 상부 표면의 반대편에 있는 커패시터의 하부 표면 상에 형성된다. 특히, 복수의 내부 전극 층들은 본 명세서에서 개시되는 바와 같은 전도성 비아들을 사용하여 각각의 외부 단자들에 전기적으로 연결된다.
커패시터 몸체는 복수의 유전체 층들과 내부 전극 층들을 적층 구성 혹은 래미네이트 구성(laminated configuration)으로 포함한다. 내부 전극 층들은 일반적으로 커패시터의 상부 표면 및 하부 표면 중 적어도 하나와 함께 평면이다. 일 실시예에서, 내부 전극 층들은 일반적으로 커패시터의 상부 표면 및 하부 표면 모두와 함께 평면이다. 이에 따라, 내부 전극 층들은 커패시터의 측부 표면들 중 적어도 두 개의 측부 표면들에 직교할 수 있는데, 예컨대, 커패시터의 측부 표면들 중 적어도 네 개의 측부 표면들에 직교할 수 있다. 유사하게, 유전체 층들은 일반적으로 커패시터의 상부 표면 및 하부 표면 중 적어도 하나와 함께 평면이다. 일 실시예에서, 유전체 층들은 일반적으로 커패시터의 상부 표면 및 하부 표면 모두와 함께 평면이다. 이에 따라, 유전체 층들은 커패시터의 측부 표면들 중 적어도 두 개의 측부 표면들에 직교할 수 있는데, 예컨대, 커패시터의 측부 표면들 중 적어도 네 개의 측부 표면들에 직교할 수 있다.
복수의 내부 전극 층들은 제1의 복수의 내부 전극 층들과 제2의 복수의 내부 전극 층을 대향하는 그리고 이격된 관계에서 깍지 낀 형태로 포함할 수 있으며 각각의 내부 전극 층 사이에는 유전체 층이 위치한다. 이러한 점에서, 각각의 내부 전극 층들은 구분된 그리고 분리된 내부 전극 층들이다.
일 실시예에서, 제1의 복수의 내부 전극 층들은 제 1 외부 단자, 또는 제1의 복수의 외부 단자들에 전기적으로 연결되고, 반면 제2의 복수의 내부 전극 층들은 제 2 외부 단자, 또는 제2의 복수의 외부 단자들에 전기적으로 연결된다. 예를 들어, 제1의 복수의 내부 전극 층들은 커패시터의 상부 표면 상의 제 1 외부 단자, 예컨대, 제1의 복수의 외부 단자들에 전기적으로 연결될 수 있고, 반면 제2의 복수의 내부 전극들은 커패시터의 상부 표면 상의 인접하는 제 2 외부 단자, 예컨대, 제2의 복수의 외부 단자들에 전기적으로 연결될 수 있다. 추가적으로, 제1의 복수의 내부 전극 층들은 커패시터의 하부 표면 상의 제 1 외부 단자, 예컨대, 제1의 복수의 외부 단자들에 전기적으로 연결될 수 있고, 반면 제2의 복수의 내부 전극들은 커패시터의 하부 표면 상의 인접하는 제 2 외부 단자, 예컨대, 제2의 복수의 외부 단자들에 전기적으로 연결될 수 있다. 예를 들어, 각각의 복수의 내부 전극 층들은, 전도성 비아가 커패시터의 상부 표면으로부터 커패시터의 하부 표면으로 연장됨에 따라, 커패시터의 상부 표면 및 하부 표면 상의 외부 단자에 전기적으로 연결될 수 있다.
추가적으로, 내부 전극 층들은 주어진 방향에서 커패시터 내에 대칭적으로 위치할 수 있는 그리고/또는 대칭일 수 있는 내부 전극을 포함할 수 있다. 예를 들어, 이들은 대각선(즉, 전극의 하나의 모서리(corner)로부터 전극의 반대편 모서리로 연장하는 선)에 대해 대칭일 수 있다. 더욱이, 제1의 복수의 내부 전극 층들(예컨대, 활성 내부 전극 층들) 및 제2의 복수의 내부 전극 층들(예컨대, 활성 내부 전극 층들)의 중심들은 커패시터 몸체의 중심과 실질적으로 동일한 위치에 있을 수 있다.
일 실시예에서, 복수의 내부 전극 층들은 활성 전극 층들을 포함할 수 있다. 이러한 점에서, 커패시터는 교번하는 복수의 유전체 층들과 복수의 활성 전극 층들을 포함하는 활성 전극 영역을 포함할 수 있다. 하지만, 커패시터는 또한 추가적인 전극 층들을 포함할 수 있다. 하지만, 커패시터는 또한 추가적인 전극 층들을 포함할 수 있다. 예를 들어, 커패시터는 차폐 전극 영역(shield electrode region)을 포함할 수 있는데, 여기서 차폐 전극 영역은 적어도 하나의 차폐 전극(shield electrode)을 포함하는 적어도 하나의 차폐 전극 층(shield electrode layer)을 포함한다. 추가적으로, 커패시터는 본 발명의 기술분야에서 일반적으로 알려진 바와 같은 전극들의 다른 타입들을 포함할 수 있음이 이해돼야 한다. 예를 들어, 커패시터는 또한 앵커(anchor)(또는 더미(dummy)) 전극들을 포함할 수 있다. 일 실시예에서, 커패시터는 예를 들어, 활성 전극 층 내에 차폐 전극 층들 및 앵커 전극들을 포함한다.
앞에서 표시된 바와 같이, 커패시터는 차폐 전극 층을 포함할 수 있다. 차폐 전극 층은 적어도 하나의 차폐 전극을 포함할 수 있다. 일 실시예에서, 차폐 전극 층은 제 1 차폐 전극 및 제 2 차폐 전극을 포함할 수 있다. 이에 따라, 이러한 제 1 차폐 전극 및 제 2 차폐 전극은 길이방향으로 그리고 측방향으로 동일한 평면에 있을 수 있다. 차폐 전극 층은 추가적인 커패시턴스, 전자기 간섭으로부터의 보호, 그리고/또는 다른 차폐 특성들을 제공하기 위해 이용될 수 있다.
일반적으로, 차폐 전극 층은 교번하는 유전체 층들과 활성 내부 전극 층들의 적층체 위에 그리고/또는 아래에 제공될 수 있다. 예를 들어, 차폐 전극 층들은 유전체 층들과 활성 내부 전극 층들의 적층된 조립체(stacked assembly) 위에, 예컨대, 바로 위에 제공될 수 있다. 또 하나의 다른 실시예에서, 차폐 전극 층들은 유전체 층들과 활성 내부 전극 층들의 적층된 조립체 위와 아래에, 예컨대, 바로 위와 아래에 제공될 수 있다. 일 실시예에서, 차폐 전극 영역은 유전체 영역, 예컨대, 어떠한 전극 층들도 포함하지 않은 영역에 의해 활성 전극 영역으로부터 분리될 수 있다. 존재하는 경우, 차폐 전극 층의 차폐 전극들은 활성 내부 전극들 및 외부 단자들에 접촉하는 전도성 비아들에 접촉할 수 있다. 특히, 제 1 차폐 전극은 제 1 외부 단자에 접촉하는 제 1 전도성 비아에 접촉할 수 있고, 반면 제 2 차폐 전극은 제 2 외부 단자에 접촉하는 제 2 전도성 비아에 접촉할 수 있다.
일반적으로, 차폐 전극 층들은 본 발명의 기술분야에서 알려진 임의의 구성을 가질 수 있다. 예를 들어, 차폐 전극들은 직사각형 구성을 가질 수 있다. 일반적으로, 차폐 전극들은 앞에서 설명된 제 1 활성 전극 층 및 제 2 활성 전극 층 그리고 아래에서 설명되는 앵커(또는 더미) 전극들의 구성들과는 다른 구성들 및 치수들을 가질 수 있다.
추가적으로, 일 실시예에서, 차폐 전극은 커패시터 내에 매립(bury)될 수 있다. 예를 들어, 커패시터의 본체는 상부 표면 및/또는 하부 표면 상에 세라믹 덮개(cover) 또는 층(layer)을 포함할 수 있다. 일 실시예에서, 커패시터는 상부 표면 및 하부 표면 양쪽 모두 상에 세라믹 덮개 또는 층을 포함한다. 세라믹 덮개 또는 층은 유전체 층들에 대해 이용된 것과 동일한 물질일 수 있다. 하지만, 일 실시예에서, 커패시터는 커패시터의 상부 표면 및/또는 하부 표면에 인접하는 차폐 전극 층을 포함할 수 있다. 또 하나의 다른 실시예에서, 차폐 전극 층은 커패시터의 상부 표면 및/또는 하부 표면 상에서 제공 및 노출될 수 있다. 이러한 차폐 전극은 외부 단자들을 형성하는 것을 도울 수 있다.
커패시터는 또한 본 발명의 기술분야에서 알려진 바와 같이 앵커(또는 더미) 전극들을 포함할 수 있다. 예를 들어, 이러한 앵커(또는 더미) 전극들은 내부 전극 층, 특히 활성 내부 전극 층의 일부를 형성할 수 있다. 앵커 전극들은 제 1 앵커 전극 및 제 2 앵커 전극을 포함할 수 있다. 제 1 앵커 전극과 제 2 앵커 전극은 활성 내부 전극 층들과 유사하게 대향하는 그리고 교번하는 구성으로 존재할 수 있다. 예를 들어, 활성 내부 전극 층은 활성 내부 전극 및 앵커 전극을 포함할 수 있다. 이에 따라, 제 1 활성 내부 전극 층과 제 2 활성 내부 전극 층은 대향하는 관계에서 깍지 낀 형태를 가질 수 있으며 이들 사이에는 유전체 층이 위치한다. 추가적으로, 제 1 활성 내부 전극 층 내에서, 제 1 활성 내부 전극은 제 1 전도성 비아에 전기적으로 연결될 수 있고, 반면 제 1 앵커 전극은 제 2 전도성 비아에 연결된다. 유사하게, 제 2 활성 내부 전극 층 내에서, 제 2 활성 내부 전극은 제 2 전도성 비아에 전기적으로 연결될 수 있고, 반면 제 2 앵커 전극은 제 1 전도성 비아에 연결된다. 추가적으로, 주어진 층 내에 존재하는 경우, 앵커 전극의 선두 가장자리(leading edge)와 활성 내부 전극의 선두 가장자리 사이에는 이들이 연결되지 않도록 간극(gap)이 존재할 수 있다. 예를 들어, 이러한 간극은 간극이 전기적으로 절연된 간극이 되도록 유전체 층의 유전체 물질로부터 형성될 수 있다.
앵커 전극 층들은 본 발명의 기술분야에서 알려진 임의의 구성을 가질 수 있다. 일반적으로, 앵커 전극들은 앞에서 설명된 제 1 활성 전극 및 제 2 활성 전극 그리고 앞에서 설명된 차폐 전극들의 구성들과는 다른 구성들을 가질 수 있다. 추가적으로, 앵커 전극 층들은 예를 들어, 표면을 따라 노출된 전극 층들에 직접적으로 전도성 물질의 얇은-필름 층(thin-film layer)을 도금할 때 외부 종단(external termination)을 위한 추가적인 핵형성 지점(nucleation point)들 및 가이드(guide)들을 제공하기 위해 이용될 수 있다. 이러한 도금 기법들은, 본 명세서에서 더 설명되는 바와 같이, 무전해(electroless) 및/또는 전해(electrolytic) 도금으로서 지칭될 수 있다.
일반적으로, 활성 내부 전극들, 앵커(또는 더미 전극들), 및 차폐 전극들을 포함하는 내부 전극 층들 및 유전체 층들의 두께는 제한되지 않으며, 성능 특성들에 따라 원하는 바에 따른 임의의 두께일 수 있다. 예를 들어, 내부 전극 층들의 두께는 약 500 nm 이상인 것, 예컨대, 약 1 μm 이상인 것, 예컨대, 약 2 μm 이상 내지 약 10 μm 이하인 것, 예컨대, 약 5 μm 이하인 것, 예컨대, 약 4 μm 이하인 것, 예컨대, 약 3 μm 이하인 것, 예컨대, 약 2 μm 이하인 것일 수 있는데, 하지만, 이러한 것으로만 한정되는 것은 아니다. 예를 들어, 내부 전극 층들은 약 1 μm 내지 약 2 μm의 두께를 가질 수 있다. 추가적으로, 일 실시예에서, 유전체 층의 두께는 전극 층들의 앞서언급된 두께에 따라 정의될 수 있다. 또한, 유전체 층들의 이러한 두께는 또한, 존재하는 경우 그리고 본 명세서에서 정의되는 바와 같은, 임의의 앵커 전극 층들, 차폐 전극 층들, 및/또는 부동 전극 층(floating electrode layer)들 사이의 층들에 적용될 수 있음이 이해돼야 한다.
추가적으로, 내부 전극 층들(예컨대, 활성 내부 전극들)의 측방향 및 길이방향 치수들(예컨대, 길이 및 폭)은 커패시터 몸체의 측부들의 대응하는 치수들보다 더 적을 수 있거나 더 작을 수 있다. 이러한 점에서, 내부 전극 층들(예컨대, 활성 내부 전극들)의 단부(end)들은 커패시터 몸체의 단부들에서 노출되지 않는다.
추가적으로, 본 발명은 전체 커패시터 내의 내부 전극 층들의 수에 의해 반드시 제한될 필요가 없다. 예를 들어, 커패시터는 5개 이상, 예컨대, 10개 이상, 예컨대, 25개 이상, 예컨대, 50개 이상, 예컨대, 100개 이상, 예컨대, 200개 이상, 예컨대, 300개 이상, 예컨대, 500개 이상, 예컨대, 600개 이상, 예컨대, 750개 이상, 예컨대, 1,000개 이상의 내부 전극 층들을 포함할 수 있다. 커패시터는 5,000개 이하, 예컨대, 4,000개 이하, 예컨대, 3,000개 이하, 예컨대, 2,000개 이하, 예컨대, 1,500개 이하, 예컨대, 1,000개 이하, 예컨대, 750개 이하, 예컨대, 500개 이하, 예컨대, 400개 이하, 예컨대, 300개 이하, 예컨대, 250개 이하, 예컨대, 200개 이하, 예컨대, 175개 이하, 예컨대, 150개 이하의 내부 전극 층들을 가질 수 있다.
본 명세서에서 표시되는 바와 같이, 본 발명의 커패시터는 또한, 상부 표면 및 하부 표면 상에 외부 단자들을 포함한다. 하나의 특정 실시예에서, 외부 단자들은 커패시터의 측부 표면 상에 존재하지 않을 수 있다.
외부 단자들은 적어도 하나의 제 1 극성 단자(polarity terminal) 및 적어도 하나의 제 2 반대 극성 단자를 포함한다. 커패시터들은 커패시터의 상부 표면 상에 적어도 1개, 예컨대, 적어도 2개, 예컨대, 적어도 4개, 예컨대, 적어도 6개, 예컨대, 적어도 8개의 제 1 극성 단자들 및/또는 제 2 반대 극성 단자들을 포함할 수 있다. 추가적으로, 커패시터들은 커패시터의 하부 표면 상에 앞서언급된 분량의 단자들을 포함할 수 있다.
커패시터들은 커패시터의 상부 표면 상에 그리고 커패시터의 하부 표면 상에 동일한 수의 제 1 극성 단자들 및/또는 제 2 극성 단자들을 포함할 수 있다. 제 1 극성 단자들의 수는 커패시터의 상부 표면 상의 제 2 반대 극성 단자들의 수와 동일 수 있다. 제 1 극성 단자들의 수는 커패시터의 하부 표면 상의 제 2 반대 극성 단자들의 수와 동일 수 있다. 커패시터의 상부 표면 상에 존재하는 단자들의 전체 수는 커패시터의 하부 표면 상에 존재하는 단자들의 전체 수와 동일할 수 있다. 커패시터의 상부 표면 및 하부 표면 상에 존재하는 제 1 극성 단자들의 전체 수는 커패시터의 상부 표면 및 하부 표면 상에 존재하는 제 2 반대 극성 단자들의 전체 수와 동일할 수 있다.
일반적으로, 커패시터의 상부 표면 및 하부 표면 상에 위치하는 극성 단자들은 깍지 낀 형태를 갖지 않을 수 있다. 이러한 점에서, 상부 및 하부 표면 상의 대응하는 극성 단자들은 단자 위치에 의해 오프셋(offset)되지 않을 수 있고, 하지만 대신 반대편 상부 또는 하부 표면 상의 또 하나의 다른 극성 단자 바로 위에 또는 아래에 위치할 수 있다. 달리 말하면, 교번하는 유전체 층들과 내부 전극 층들의 특정 세트에 대응하는 대응 극성 단자들은 실질적으로 나란히 정렬될 수 있다. 실질적으로 나란히 정렬된다는 의미는, 상부 표면 상의 극성 단자의 하나의 측방향 가장자리의 커패시터의 측부 표면으로부터의 오프셋이 하부 표면 상의 대응하는 극성 단자의 측부 가장자리로부터의 오프셋의 +/- 10% 내에 있음, 예컨대, +/- 5% 내에 있음, 예컨대, +/- 4% 내에 있음, 예컨대, +/- 3% 내에 있음, 예컨대, +/- 2% 내에 있음, 예컨대, +/- 1% 내에 있음, 예컨대, +/- 0.5% 내에 있음을 의미한다. 하지만, 일 실시예에서, 외부 단자들은 깍지 낀 형태를 가질 수 있다.
이에 따라, 외부 단자들이 상부 표면 및 하부 표면 상에 존재하기 때문에, 커패시터는, 유전체 층들 및 전극 층들이 커패시터가 장착되는 표면과 실질적으로 평행하도록, 장착될 수 있다. 이러한 점에서, 유전체 층들 및/또는 전극 층들은 수직 방향을 적층된다.
본 명세서에서 또한 표시되는 바와 같이, 내부 전극 층들은 예를 들어, 전도성 비아들을 사용하여 외부 단자들에 전기적으로 연결된다. 특히, 제1의 복수의 내부 전극 층들은 제 1 외부 단자에 전기적으로 연결되는 제 1 전도성 비아에 전기적으로 접촉할 수 있다. 제 1 전도성 비아가 제 2 전극 층을 통과할 때, 전도성 비아가 통과하는 부분 주위에 간극이 형성되어 비아는 제 2 내부 전극 층으로부터 절연되게 된다. 이러한 점에서, 제 1 전도성 비아는 제1의 복수의 내부 전극 층들과 전기적으로 연결되고, 제2의 복수의 내부 전극 층들의 비-접촉 홀(non-contact hole)을 통과한다. 일반적으로, 이러한 비-접촉 홀은 전도성 비아보다 더 큰 직경을 갖는다. 이러한 간극은 간극이 전기적으로 절연된 간극이 되도록 유전체 층의 유전체 물질로부터 형성될 수 있다.
추가적으로, 제2의 복수의 내부 전극 층들은 제 2 외부 단자에 전기적으로 연결되는 제 2 전도성 비아에 전기적으로 접촉할 수 있다. 제 2 전도성 비아가 제 1 전극 층을 통과할 때, 전도성 비아가 통과하는 부분 주위에 간극이 형성되어 비아는 제 1 내부 전극 층으로부터 절연되게 된다. 이러한 점에서, 제 2 전도성 비아는 제2의 복수의 내부 전극 층들과 전기적으로 연결되고, 제1의 복수의 내부 전극 층들의 비-접촉 홀을 통과한다. 일반적으로, 이러한 비-접촉 홀은 전도성 비아보다 더 큰 직경을 갖는다. 이러한 간극은 간극이 전기적으로 절연된 간극이 되도록 유전체 층의 유전체 물질로부터 형성될 수 있다.
더욱이, 전도성 비아들은 커패시터의 상부 표면으로부터 커패시터의 하부 표면으로 연장될 수 있다. 이러한 점에서, 전도성 비아들은 커패시터의 두께를 관통하여 연장되는 기둥형(columnar)일 수 있다. 이에 따라, 전도성 비아는 관통-홀 전도성 비아일 수 있다. 추가적으로, 제 1 전도성 비아와 제 2 전도성 비아는 동일한 길이를 가질 수 있다.
비아-홀의 단면적(cross-sectional area)은 5 × 10-4 mm2 이상 일 수 있는데, 예컨대, 1 × 10-4 mm2 이상일 수 있고, 예컨대, 1 × 10-3 mm2 이상일 수 있고, 예컨대, 1 × 10-2 mm2 이상일 수 있다. 비아-홀의 단면적은 1 mm2 이하 일 수 있는데, 예컨대, 0.5 mm2 이하일 수 있고, 예컨대, 0.1 mm2 이하일 수 있고, 예컨대, 0.09 mm2 이하일 수 있고, 예컨대, 0.07 mm2 이하일 수 있고, 예컨대, 0.05 mm2 이하일 수 있다.
또한, 본 명세서에서 언급되는 바와 같이, 외부 단자들은 특정 피치를 가질 수 있다. 이러한 점에서, 전도성 비아들은 또한 동일하거나 유사한 피치를 가질 수 있다. 더욱이, 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치는 제 1 전도성 비아 및 또 하나의 다른 제 1 전도성 비아 사이의 평균 피치보다 더 작을 수 있다.
더욱이, 제 1 전도성 비아와 제 2 전도성의 평균 길이는, 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치와 비교하여, 특정 길이일 수 있다. 일 실시예에서, 평균 길이는 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치보다 크거나 같을 수 있다. 또 다른 실시예에서, 평균 길이는 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치보다 작거나 같을 수 있다. 예를 들어, 평균 길이는 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치의 10배 이하일 수 있는데, 예컨대, 8배 이하일 수 있고, 예컨대, 6배 이하일 수 있고, 예컨대, 5배 이하일 수 있고, 예컨대, 4배 이하일 수 있고, 예컨대, 3배 이하일 수 있고, 예컨대, 2배 이하일 수 있고, 예컨대, 1배 이하일 수 있다. 평균 길이는 제 1 전도성 비아 및 인접하는 제 2 전도성 비아 사이의 평균 피치의 0.001배 이상일 수 있는데, 예컨대, 0.01배 이상일 수 있고, 예컨대, 0.1배 이상일 수 있고, 예컨대, 0.2배 이상일 수 있고, 예컨대, 0.3배 이상일 수 있고, 예컨대, 0.5배 이상일 수 있고, 예컨대, 0.7배 이상일 수 있고, 예컨대, 0.9배 이상일 수 있고, 예컨대, 1배 이상일 수 있다.
앞서의 것에 추가하여, 본 발명은 또한 다층 커패시터를 만드는 방법에 관한 것이다. 방법은 교번하는 유전체 층들 및 복수의 내부 전극 층들, 예컨대, 제1의 복수의 활성 내부 전극 층들 및 제2의 복수의 활성 내부 전극 층들을 제공하는 것을 포함한다. 방법은 또한, 적어도 하나의 차폐 전극을 포함하는 차폐 영역을 제공하는 것을 포함할 수 있고, 예를 들어, 차폐 영역은 활성 전즉 층들 위에 그리고/또는 아래에 존재한다. 방법은 또한, 활성 전극과 함께 활성 전극 층 내에 앵커 전극을 제공하는 것을 요구할 수 있다. 활성 전극들, 차폐 전극들, 및/또는 앵커 전극들을 포함하는 내부 전극 층들은, 적층 전에 세라믹 그린 시트(ceramic green sheet)의 하나의 표면 상에 전도성 금속의 페이스트(paste)를 프린팅(printing)함으로써 형성될 수 있다. 이에 따라, 본체는, 세라믹 그린 시트들 상에 내부 전극들을 형성하고, 시트들을 적층하고, 시트들을 압착하고, 그리고 필요하다면 시트들을 절단하여 원시(raw) 혹은 미가공(green) 디바이스들을 획득함으로써 제공될 수 있으며, 이러한 디바이스들은 이후 베이킹(baking) 혹은 소결(sinter)된다.
추가적으로, 방법은 외부 단자들을 형성하는 것을 포함할 수 있다. 이러한 외부 단자들은 차폐 전극들의 존재로 인해 형성될 수 있다. 이러한 점에서, 몸체는 외부 단자들이 커패시터의 두 개의 표면들(즉, 하부 표면 및 상부 표면) 상에만 형성되도록 노출될 수 있다.
방법은 또한 전도성 비아들을 형성하는 것을 포함할 수 있다. 전도성 비아들은 단일 종단 층 또는 다수의 종단 층들을 통해 형성될 수 있다. 일 실시예에서, 전도성 비아들은, 세라믹 그린 시트들이 함께 래미네이트되기 전에 세라믹 그린 시트들 내에 홀들을 형성하고, 그리고 세라믹 그린 시트들이 적층되기 전에 또는 후에 홀들을 전도성 페이스트로 채움으로써 형성될 수 있다. 대안적으로, 전도성 비아들은 본 명세서에서 언급되는 (예컨대, 전해, 무전해) 도금 기법들을 사용하여 형성될 수 있다.
본 발명의 다층 커패시터가 또한 도 1a 내지 도 1e에서 예시되는 바와 같은 실시예들에 따라 설명될 수 있다.
예를 들어, 도 1a는 커패시터(20)를 4 × 4 구성으로 예시한다. 이에 따라, 커패시터는 상부 표면 및 하부 표면(미도시)의 하나의 차원을 따라 네 개의 외부 단자들, 그리고 또 하나의 다른 차원을 따라 네 개의 단자들을 포함한다. 이러한 점에서, 커패시터는 상부 표면 상에 전체 16개의 외부 단자들(32, 24)을 포함하고, 하부 표면 상에 16개의 대응하는 외부 단자들을 포함하며, 여기서 상부 표면 상의 외부 단자들(32, 34)은 하부 표면 상의 대응하는 외부 단자들에 전기적으로 연결될 수 있다. 이에 따라, 도 1a의 커패시터(20)는 상부 표면 상에 적어도 하나의 제 1 극성 단자 및 적어도 하나의 제 2 반대 극성 단자를 포함할 수 있다. 보여지지는 않지만, 하부 표면은 또한 적어도 제 1 극성 단자 및 제 2 반대 단자를 포함할 수 있다.
도 1a의 커패시터는 상부 표면 및 하부 표면 당 16개의 단자들을 이용하고 이에 따라 16개의 전도성 비아들을 이용하고 있지만, 다른 구성들이 또한 이용될 수 있음이 이해돼야 한다. 즉, 커패시터는 더 적거나 더 많은 분량의 외부 단자들 및/또는 전도성 비아들을 포함할 수 있다.
도 1b 및 도 1c에 예시된 바와 같이, 커패시터(20)는 복수의 내부 전극 층들(205 및 215) 및 복수의 유전체 층들을 교번하는 구성으로 포함하고, 여기서 전극 층들은 대향하는 그리고 이격된 관계에서 깍지 낀 형태를 갖고 있으며 각각의 인접하는 전극 층 사이에는 유전체 층이 위치한다. 일반적으로, 내부 전극 층들은 전도성 비아들, 예를 들어, 제 1 전도성 비아(225) 및 제 2 전도성 비아(285)를 통해 외부 단자에 전기적으로 연결된다. 전도성 비아들은 커패시터의 상부 표면(235) 및 커패시터의 하부 표면(245)으로 연장된다. 이러한 점에서, 전도성 비아들은 커패시터의 상부 표면(235) 및 커패시터의 하부 표면(245) 상에서 노출될 수 있다. 이러한 노출은 커패시터의 상부 표면(235) 및 하부 표면(245) 상에 외부 단자들을 형성하는 것을 도울 수 있다. 더욱이, 내부 전극 층들(205 및 215)은 직사각형 구성을 갖고, 그리고 이들은 커패시터의 측부 표면으로 연장되지 않도록 제공된다.
추가적으로, 앞에서 표시된 바와 같이, 다층 커패시터는 차폐 전극을 포함하는 차폐 전극 층을 포함할 수 있다. 예를 들어, 도 1b 및 도 1c에서 예시되는 바와 같이, 다층 커패시터(20)는 제 1 차폐 영역(255) 및 제 2 차폐 영역(265)을 포함할 수 있고, 차폐 영역들 각각은 하나 이상의 차폐 전극 층들(275)을 포함할 수 있다. 보여지는 바와 같이, 차폐 영역들은 활성 전극 영역 및 활성 전극 층들(205, 215) 위에 그리고 아래에 제공된다.
더욱이, 도 1c는 활성 내부 전극 층 내의 앵커(또는 더미) 탭(tab)을 예시한다. 예를 들어, 도 1c는 제 1 앵커 전극(305) 및 제 2 앵커 전극(295)을 예시한다. 제 1 앵커 전극(305)은 제 1 활성 전극을 갖는 제 1 활성 전극 층(205) 내에 제공된다. 이러한 점에서, 제 1 활성 전극은 제 1 전도성 비아(225)에 전기적으로 연결되고, 반면 제 1 앵커 전극은 제 2 전도성 비아(285)에 연결된다. 유사하게, 제 2 앵커 전극(295)은 제 2 활성 전극을 갖는 제 2 활성 전극 층(215) 내에 제공된다. 이러한 점에서, 제 2 활성 전극은 제 2 전도성 비아(285)에 전기적으로 연결되고, 반면 제 2 앵커 전극은 제 1 전도성 비아(225)에 연결된다.
추가적으로, 도 1b에서 예시되는 바와 같이, 제 1 전도성 비아(225)는 제1의 복수의 내부 전극 층들(205)을 관통해 연장되고 이들과 전기적으로 접촉한다. 하지만, 제 1 전도성 비아(225)는 비-접촉 홀(105)을 관통해 연장되고, 여기서 제 1 전도성 비아(225)와 제2의 복수의 내부 전극 층들(215)의 전극들 사이에 간극(105)이 형성된다. 이러한 간극(105)은 제 1 전도성 비아(225)로부터 제2의 복수의 내부 전극 층들(215)의 절연을 가능하게 한다.
유사하게, 도 1b 및 도 1d에서 예시되는 바와 같이, 제 2 전도성 비아(285)는 제2의 복수의 내부 전극 층들(215)을 관통해 연장되고 이들과 전기적으로 접촉한다. 하지만, 제 2 전도성 비아(285)는 비-접촉 홀(115)을 관통해 연장되고, 여기서 제 2 전도성 비아(285)와 제1의 복수의 내부 전극 층들(205)의 전극들 사이에 간극(115)이 형성된다. 이러한 간극(115)은 제 2 전도성 비아(285)로부터 제1의 복수의 내부 전극 층들(205)의 절연을 가능하게 한다.
앵커(또는 더미) 전극들이 도 1c에서 예시되는 바와 같이 존재할 때, 이러한 층들은 또한 도 1c 및 도 1e에서 예시되는 바와 같이 간극들(125 및 135)을 포함한다. 도 1c에서 예시되는 바와 같이, 제 1 전도성 비아(225)는 제1의 복수의 내부 전극 층들(205)을 관통해 연장되고 이들과 전기적으로 접촉하고 제 2 앵커 탭들(295)과 접촉한다. 하지만, 제 2 앵커 탭(295)은 앵커 탭(295)과 활성 전극(215) 사이에 형성된 간극(125)을 통해 제2의 복수의 내부 전극 층들(215)의 활성 전극들로부터 격리된다. 이러한 간극(125)은 제 2 앵커 탭(295) 및 제 1 전도성 비아(225)로부터 제2의 복수의 내부 전극 층들(215)의 절연을 가능하게 한다.
유사하게, 도 1c 및 도 1e에서 예시되는 바와 같이, 제 2 전도성 비아(285)는 제2의 복수의 내부 전극 층들(215)을 관통해 연장되고 이들과 전기적으로 접촉하고 제 1 앵커 탭들(305)과 접촉한다. 하지만, 제 1 앵커 탭(305)은 앵커 탭(305)과 활성 전극(205) 사이에 형성된 간극(135)을 통해 제1의 복수의 내부 전극 층들(205)의 활성 전극들로부터 격리된다. 이러한 간극(205)은 제 1 앵커 탭(305) 및 제 2 전도성 비아(285)로부터 제1의 복수의 내부 전극 층들(205)의 절연을 가능하게 한다.
일반적으로, 본 발명은 다양한 혜택들 및 장점들을 제공하는 고유한 구성을 갖는 커패시터를 제공한다. 이러한 점에서, 커패시터를 구성하는데 이용되는 물질들은 제한되지 않을 수 있고, 본 발명의 기술분야에서 일반적으로 이용되는 바와 같은 임의의 것일 수 있으며, 본 발명의 기술분야에서 일반적으로 이용되는 임의의 방법을 사용하여 형성될 수 있음이 이해돼야 한다.
일반적으로, 유전체 층들은 상대적으로 높은 유전 상수(dielectric constant)(K), 예컨대, 약 10 내지 약 40,000, 일부 실시예들에서는 약 50 내지 약 30,000, 그리고 일부 실시예들에서는 약 100 내지 약 20,000을 갖는 물질로부터 전형적으로 형성된다.
이러한 점에서, 유전체 물질은 세라믹일 수 있다. 세라믹은 다양한 형태들에서 제공될 수 있는데, 예컨대, 웨이퍼(wafer)(예를 들어, 사전-소성(pre-fire)된 것), 또는 디바이스 자체 내에서 동시-소성(co-fire)되는 유전체 물질일 수 있다.
높은 유전체 물질의 타입의 특정 예들은, 예를 들어, NPO (COG) (최대 약 100), X7R (약 3,000 내지 약 7,000), X7S, Z5U, 그리고/또는 Y5V 물질들을 포함한다. 앞서언급된 물질들은 이들의 산업계에서 인정된 정의들에 의해 설명되고, 그 일부는 전자 산업 협회(Electronic Industries Alliance)(EIA)에 의해 확립된 표준 분류들이며, 이에 따라 본 발명의 기술분야에서 통상의 기술을 가진 자에 의해 인식돼야 하는 것임이 이해돼야 한다. 예를 들어, 이러한 물질은 세라믹을 포함할 수 있다. 이러한 물질들은 페로브스카이트를 포함할 수 있는데, 예컨대, 바륨 티타네이트 및 관련된 고용체들(예를 들어, 바륨-스트론튬 티타네이트, 바륨 칼슘 티타네이트, 바륨 지르코네이트 티타네이트, 바륨 스트론튬 지르코네이트 티타네이트, 바륨 칼슘 지르코네이트 티타네이트, 등), 납 티타네이트 및 관련된 고용체들(예를 들어, 납 지르코네이트 티타네이트, 납 란타넘 지르코네이트 티타네이트), 소듐 비스무스 티타네이트, 등을 포함할 수 있다. 하나의 특정 실시예에서, 예를 들어, 화학식 BaxSr1 - xTiO3의 바륨 스트론튬 티타네이트("BSTO")가 이용될 수 있는데, 여기서 x는 0 내지 1이고, 일부 실시예들에서는 약 0.15 내지 약 0.65이고, 그리고 일부 실시예들에서는 약 0.25 내지 약 0.6이다. 다른 적절한 페로브스카이트들은 예를 들어, BaxCa1 - xTiO3을 포함할 수 있는데, 여기서 x는 약 0.2 내지 약 0.8이고, 일부 실시예들에서는 약 0.4 내지 약 0.6이며, 그리고 PbxZr1 - xTiO3("PZT")을 포함할 수 있는데, 여기서 x의 범위는 약 0.05 내지 약 0.4이며, 그리고 납 란타넘 지르코늄 티타네이트("PLZT"), 납 티타네이트(PbTiO3), 바륨 칼슘 지르코늄 티타네이트(BaCaZrTiO3), 소듐 나이트레이트(NaNO3), KNbO3, LiNbO3, LiTaO3, PbNb2O6, PbTa2O6, KSr(NbO3) 및 NaBa2(NbO3)5KHb2PO4를 포함할 수 있다. 또 다른 추가적인 복합 페로브스카이트들은 A[B11/ 3B22 / 3]O3 물질들을 포함할 수 있는데, 여기서 A는 BaxSr1-x이고(x는 0 내지 1의 값일 수 있음); B1은 MgyZn1 - y이고(y는 0 내지 1의 값일 수 있음); B2는 TazNb1 - z이다(z는 0 내지 1의 값일 수 있음). 하나의 특정 실시예에서, 유전체 층들은 티타네이트를 포함할 수 있다.
내부 전극 층들은 본 발명의 기술분야에서 알려진 바와 같은 다양한 서로 다른 금속들 중 임의의 금속으로부터 형성될 수 있다. 내부 전극 층들은 전도성 금속과 같은 금속으로부터 만들어질 수 있다. 물질들은 귀금속들(예컨대, 은, 금, 팔라듐, 백금, 등), 비금속들(예컨대, 구리, 주석, 니켈, 크롬, 티타늄, 텅스텐, 등), 등을 포함할 수 있고, 뿐만 아니라 다양한 이들의 조합들을 포함할 수 있다. 스퍼터링된 티타늄/텅스텐(Ti/W) 합금들, 뿐만 아니라 크롬, 니켈, 및 금의 각각의 스퍼터링된 층들이 또한 적합할 수 있다. 하나의 특정 실시예에서, 내부 전극 층들은 니켈 또는 니켈의 합금을 포함할 수 있다.
외부 단자들은 본 발명의 기술분야에서 알려진 바와 같은 다양한 서로 다른 금속들 중 임의의 금속으로부터 형성될 수 있다. 외부 단자들은 전도성 금속과 같은 금속으로부터 만들어질 수 있다. 물질들은 귀금속들(예컨대, 은, 금, 팔라듐, 백금, 등), 비금속들(예컨대, 구리, 주석, 니켈, 크롬, 티타늄, 텅스텐, 등), 등을 포함할 수 있고, 뿐만 아니라 다양한 이들의 조합들을 포함할 수 있다. 하나의 특정 실시예에서, 외부 단자들은 구리 또는 구리의 합금을 포함할 수 있다.
외부 단자들은 본 발명의 기술분야에서 일반적으로 알려진 임의의 방법을 사용하여 형성될 수 있다. 외부 단자들은 스퍼터링(sputtering), 페인팅(painting), 프린팅(printing), 무전해 도금(electroless plating) 혹은 미세 구리 종단(Fine Copper Termination, FCT), 전기도금(electroplating), 플라즈마 증착(plasma deposition), 고압가스 스프레이(propellant spray)/에어 브러싱(air brushing), 등과 같은 기법들을 사용하여 형성될 수 있다.
외부 단자들은 외부 단자가 금속의 얇은-필름 도금이 되도록 형성될 수 있다. 이러한 얇은-필름 도금은 내부 전극 층의 노출된 부분 상에 전도성 금속과 같은 전도성 물질을 증착함으로써 형성될 수 있다. 예를 들어, 내부 전극 층의 선두 가장자리는 도금된 종단의 형성이 가능할 수 있도록 노출될 수 있다.
외부 단자들은 약 500 μm 이하의 평균 두께를 가질 수 있는데, 예컨대, 약 400 μm 이하, 예컨대, 약 250 μm 이하, 예컨대, 약 150 μm 이하, 예컨대, 약 100 μm 이하, 예컨대, 약 50 μm 이하, 예컨대, 약 40 μm 이하, 예컨대, 약 30 μm 이하, 예컨대, 약 25 μm 이하, 예컨대, 약 20 μm 이하 내지 약 5 μm 이상, 예컨대, 약 10 μm 이상, 예컨대, 약 15 μm 이상, 예컨대, 약 25 μm 이상, 예컨대, 약 50 μm 이상, 등의 평균 두께를 가질 수 있다. 예를 들어, 외부 단자들은 약 5 μm 내지 약 50 μm의 평균 두께를 가질 수 있는데, 예컨대, 약 10 μm 내지 약 40 μm, 예컨대, 약 15 μm 내지 약 30 μm, 예컨대, 약 15 μm 내지 약 25 μm의 평균 두께를 가질 수 있다.
일반적으로, 외부 단자는 도금된 단자를 포함할 수 있다. 예를 들어, 외부 단자는 전기도금된 단자, 무전해 도금된 단자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기도금된 단자는 전해 도금을 통해 형성될 수 있다. 무전해 도금된 단자는 무전해 도금을 통해 형성될 수 있다.
다수의 층들이 외부 단자를 구성할 때, 외부 단자는 전기도금된 단자 및 무전해 도금된 단자를 포함할 수 있다. 예를 들어, 물질의 초기 층을 증착하기 위해 무전해 도금이 먼저 이용될 수 있다. 그 다음에, 도금 기법은 물질의 더 빠른 구축(buildup)을 가능하게 할 수 있는 전기화학 도금 시스템(electrochemical plating system)으로 전환될 수 있다.
도금된 단자들을 어느 하나의 도금 방법으로 형성할 때, 커패시터의 본체로부터 노출된 내부 전극 층들의 선두 가장자리는 도금 용액(plating solution)의 영향 하에 있게 된다. 이러한 영향 하에서, 일 실시예의 경우, 커패시터는 도금 용액 안으로 침지(dip)될 수 있다.
도금 용액은 도금된 종단을 형성하기 위해 이용되는 전도성 금속과 같은 전도성 물질을 포함한다. 이러한 전도성 물질은 앞서언급된 물질들 중 임의의 물질일 수 있거나, 또는 본 발명의 기술분야에서 일반적으로 알려진 바와 같은 임의의 것일 수 있다. 예를 들어, 도금 용액은 도금된 층 및 외부 단자가 니켈을 포함하도록 니켈 술파메이트 배스 용액(nickel sulfamate bath solution) 또는 다른 니켈 용액일 수 있다. 대안적으로, 도금 용액은 도금된 층 및 외부 단자가 구리를 포함하도록 구리 산 배스(copper acid bath) 또는 다른 적절한 구리 용액일 수 있다.
추가적으로, 도금 용액은 본 발명의 기술분야에서 일반적으로 알려진 바와 같은 다른 첨가제(additive)들을 포함할 수 있음이 이해돼야 한다. 예를 들어, 첨가제들은 도금 공정을 도울 수 있는 다른 유기 첨가제들 및 매체들을 포함할 수 있다. 추가적으로, 첨가제들은 원하는 pH에서 도금 용액을 이용하기 위해 이용될 수 있다. 일 실시예에서, 전면적 도금 커버리지(complete plating coverage)를 돕기 위해 그리고 도금 물질들을 내부 전극 층들의 노출된 선두 가장자리들 및 커패시터에 본딩하는 것을 돕기 위해 저항-감소 첨가제(resistance-reducing additive)들이 용액들 내에서 이용될 수 있다.
커패시터는 미리결정된 분량의 시간 동안 도금 용액 내에 노출될 수 있거나, 잠길 수 있거나, 또는 침지될 수 있다. 이러한 노출 시간은 반드시 제한될 필요는 없지만 도금된 단자를 형성하기 위해 충분한 도금 물질이 증착될 수 있게 하는 충분한 분량의 시간일 수 있다. 이러한 점에서, 시간은, 교번하는 유전체 층들과 내부 전극 층들의 세트 내에서 각각의 내부 전극 층들의 주어진 극성의 내부 전극 층들의 원하는 노출된 인접하는 선두 가장자리들 간의 연속적인 연결의 형성을 가능하게 하기 위해 충분해야 한다.
일반적으로, 전해 도금과 무전해 도금 간의 차이는, 전해 도금은 예를 들어, 외부 전력 공급을 사용함으로써 전기적 바이어스(electrical bias)를 이용한다는 것이다. 전해 도금 용액은 전형적으로 높은 전류 밀도 범위, 예를 들어, 10 내지 15 amp/ft2(9.4 볼트에서의 정격)에 놓여질 수 있다. 도금된 단자들의 형성을 요구하는 커패시터에 대한 음의 연결(negative connection) 및 동일한 도금 용액 내의 고체 물질(예컨대, Cu 도금 용액 내의 Cu)에 대한 양의 연결(positive connection)을 갖는 연결이 형성될 수 있다. 즉, 커패시터는 도금 용액의 극성의 반대 극성으로 바이어스된다. 이러한 방법을 사용하여, 도금 용액의 전도성 물질이 내부 전극 층들의 노출된 선두 가장자리의 금속으로 끌린다.
커패시터를 도금 용액에 잠기게 하거나 영향을 받게 하기 전에, 다양한 사전처리 단계들이 이용될 수 있다. 이러한 단계들은, 내부 전극 층들의 선두 가장자리들에 대한 도금 물질들의 접착을 촉진시키기 위한 것, 가속화하기 위한 것, 그리고/또는 향상시키기 위한 것을 포함하는 다양한 목적들을 위해 수행될 수 있다.
추가적으로, 도금 또는 임의의 다른 사전처리 단계들 전에, 초기 세정 단계가 이용될 수 있다. 이러한 단계는 내부 전극 층들의 노출된 가장자리 상에 형성된 임의의 옥사이드 축적물(oxide buildup)을 제거하기 위해 이용될 수 있다. 이러한 세정 단계는, 내부 전극들 또는 다른 전도성 소자들이 니켈로 형성된 경우, 니켈 옥사이드의 임의의 축적물을 제거하는 것을 돕는 것에 특히 도움이 될 수 있다. 컴포넌트 세정(component cleaning)은 산 세정제(acid cleaner)를 포함하는 것과 같은 사전세정 배스(preclean bath) 내에 완전히 담금으로써 실행될 수 있다. 일 실시예에서, 노출은 약 10분과 같은 미리결정된 시간 동안 존재할 수 있다. 세정은 또한 대안적으로 화학적 연마 혹은 하퍼라이징(harperizing) 단계들에 의해 실행될 수 있다.
추가적으로, 내부 전극 층들의 노출된 금속 선두 가장자리들을 활성화시키기 위한 단계가, 전도성 금속들의 증착을 용이하게 하기 위해 수행될 수 있다. 활성화는, 팔라듐 솔트(palladium salt)들, (마스크 혹은 레이저를 통한) 포토 패터닝 팔라듐 유기금속 전구체(photo patterned palladium organometallic precursor)들, 스크린 프린팅 혹은 잉크-젯 증착 팔라듐 화합물(screen printed or ink-jet deposited palladium compound)들, 또는 전기영동 팔라듐(electrophoretic palladium) 증착에서 침지에 의해 달성될 수 있다. 팔라듐-기반 활성화는 니켈 또는 니켈의 합금으로 만들어진 노출된 탭 부분들에 대한 활성화와 함께 종종 잘 작동하는 활성화 용액들의 예로서 단지 현재 개시됨이 이해돼야 한다. 하지만, 다른 활성화 용액들이 또한 이용될 수 있음이 이해돼야 한다.
또한, 앞서언급된 활성화 단계 대신에 혹은 추가하여, 커패시터의 내부 전극 층들을 형성할 때, 전도성 물질에 활성화 도펀트(activation dopant)가 도입될 수 있다. 예를 들어, 내부 전극 층이 니켈을 포함하고 활성화 도펀트가 팔라듐을 포함할 때, 내부 전극 층들을 형성하는 니켈 잉크 또는 합성물에 팔라듐 도펀트가 도입될 수 있다. 이렇게 하는 것은 팔라듐 활성화 단계를 제거할 수 있다. 유기금속 전구체들과 같은 앞서의 활성화 방법들 중 일부는 또한 커패시터의 전반적으로 세라믹인 몸체에 대한 접착력 증가를 위해 유리 형성체(glass former)의 동시-증착(co-deposition)에 적합함이 또한 이해돼야 한다. 활성화 단계들이 앞에서 설명된 바와 같이 취해진 경우, 종단 도금 전에 그리고 후에 활성제 물질(activator material)의 흔적(trace)들이 종종 노출된 전도성 부분들에 남아 있을 수 있다.
추가적으로, 도금 이후 사후-처리 단계(post-treatment step)들이 또한 이용될 수 있다. 이러한 단계들은 물질들의 접착을 증진시키는 것, 그리고/또는 향상시키는 것을 포함하는 다양한 목적들을 위해 수행될 수 있다. 예를 들어, 가열(또는 어닐링(annealing)) 단계가 도금 단계를 수행한 후에 이용될 수 있다. 이러한 가열은 베이킹, 레이저 처리(laser subjection), UV 노출, 마이크로웨이브 노출(microwave exposure), 아크 용접(arc welding), 등을 통해 수행될 수 있다.
본 명세서에서 표시되는 바와 같이, 외부 단자는 적어도 하나의 도금 층(plating layer)을 포함한다. 일 실시예에서, 외부 단자는 단지 하나의 도금 층만을 포함할 수 있다. 하지만, 외부 단자들은 복수의 도금 층들을 포함할 수 있음이 이해돼야 한다. 예를 들어, 외부 단자들은 제 1 도금 층 및 제 2 도금 층을 포함할 수 있다. 추가적으로, 외부 단자들은 또한 제 3 도금 층을 포함할 수 있다. 이러한 도금 층들의 물질들은 앞서언급된 것 중 임의의 것일 수 있고, 본 발명의 기술분야에서 일반적으로 알려진 바와 같은 것일 수 있다.
예를 들어, 제 1 도금 층과 같은 하나의 도금 층은 구리 또는 구리의 합금을 포함할 수 있다. 제 2 도금 층과 같은 또 하나의 다른 도금 층은 니켈 또는 니켈의 합금을 포함할 수 있다. 제 3 도금 층과 같은 또 하나의 다른 도금 층은 주석, 납, 금, 또는 조합, 예컨대, 합금을 포함할 수 있다. 대안적으로, 초기 도금 층은 니켈을 포함할 수 있고, 후속하여 주석 또는 금의 도금 층들이 있을 수 있다. 또 하나의 다른 실시예에서, 구리의 초기 도금 층이 형성될 수 있고, 그 다음에 니켈 층이 형성될 수 있다.
일 실시예에서, 초기 혹은 제 1 도금 층은 전도성 금속(예컨대, 구리)일 수 있다. 그 다음에, 이러한 영역은 밀봉을 위한 저항체-중합 물질(resistor-polymeric material)을 포함하는 제 2 층으로 덮일 수 있다. 그 다음에, 이러한 영역은 저항성 중합 물질(resistive polymeric material)을 선택적으로 제거하기 위해 연마될 수 있고, 그 다음에, 전도성 금속 물질(예컨대, 구리)을 포함하는 제 3 층으로 다시 도금될 수 있다.
초기 도금 층 위의 앞서언급된 제 2 층은 솔더 장벽 층(solder barrier layer), 예를 들어, 니켈-솔더 장벽 층에 대응할 수 있다. 일부 실시예들에서, 앞서언급된 층은 초기 무전해로 또는 전해로 도금된 층(예컨대, 도금된 구리)의 상단 상에 금속(예컨대, 니켈)의 추가적인 층을 전기도금함으로써 형성될 수 있다. 앞서 언급된 솔더 장벽 층을 위한 다른 예시적 물질들은 니켈-인, 금, 및 은을 포함한다. 앞서언급된 솔더-장벽 층 상의 제 3 층은 일부 실시예들에서 전도성 층에 대응할 수 있는데, 예컨대, 도금된 Ni, Ni/Cr, Ag, Pd, Sn, Pb/Sn 또는 다른 적절한 도금된 솔더에 대응할 수 있다.
추가적으로, 금속 도금의 층이 형성될 수 있고, 이후에 이러한 금속 도금 위에 저항성 합금 또는 더 높은 저항성 금속 합금 코팅, 예컨대, 무전해 Ni-P 합금을 제공하기 위한 전기분해 단계가 수행될 수 있다. 하지만, 임의의 금속 코팅을 포함하는 것이 가능함이 이해돼야 하는데, 왜냐하면 본 발명의 기술분야에서 통상의 기술을 가진 자들은 본 명세서의 완전한 개시로부터 이해할 것이기 때문이다.
앞서언급된 단계들 중 임의의 단계는, 배럴 도금(barrel plating), 유동화 베드 도금(fluidized bed plating) 및/또는 플루우-쓰루 도금 종단(flow-through plating termination) 공정들과 같은 벌크 공정(bulk process)으로서 일어날 수 있고, 이들 모두는 본 발명의 기술분야에서 일반적으로 알려진 것임이 이해돼야 한다. 이러한 벌크 공적들은 다수의 컴포넌트들이 한 번에 처리될 수 있게 하고, 이는 효율적인 그리고 신속한 종단 공정을 제공한다. 이것은 개개의 컴포넌트 공정을 요구하는 두꺼운-필름 종단들의 프린팅과 같은 종래의 종단 방법들과 비교해 특히 이점이 있다.
본 명세서에서 설명되는 바와 같이, 외부 단자들의 형성은 내부 전극 층들의 노출된 선두 가장자리들의 위치에 의해 일반적으로 인도된다. 이러한 현상들은 "자기-결정적(self-determining)"으로서 지칭될 수 있는데, 왜냐하면 외부 도금된 단자들의 형성이, 커패시터 상의 선택된 주변 위치들에서 내부 전극 층들의 노출된 전도성 금속의 구성에 의해 결정되기 때문이다.
얇은-필름 도금된 종단들을 형성하기 위한 앞에서-설명된 기술의 추가적인 실시형태들은 미국 특허 번호 제7,177,137호(발명자: 리터(Ritter) 외) 및 제7,463,474호(발명자: 리터(Ritter) 외)에서 설명되며, 이들은 모든 목적들을 위해 본 명세서에 참조로 통합된다. 커패시터 단자들을 형성하기 위한 추가적인 기술들이 또한 본 기술의 범위 내에 있을 수 있음이 이해돼야 한다. 예시적인 대안예들은, 두꺼운-필름 또는 얇은-필름 전도성 층들을 형성하기 위한, 도금, 자기(magnetism), 마스킹, 전기영동/정전기, 스퍼터링, 진공 증착, 프린팅 또는 다른 기법들을 포함하지만, 이러한 것으로만 한정되는 것은 아니다.
더욱이, 본 명세서에서 표시되는 바와 같이, 커패시터들은 전도성 비아들을 포함한다. 전도성 비아들은, 내부 전극 층들에 관해 본 명세서에서 개시되는 것들과 같은, 임의의 전도성 물질을 포함할 수 있다. 특히, 전도성 물질은 금속 물질일 수 있다. 금속 물질은 순수 금속을 포함할 수 있다. 금속 물질은 금속 합금을 포함할 수 있다. 금속 물질은 Al, Cu, Au, Ag, Co, W, Ti, 및 Ta으로 구성되는 그룹으로부터의 하나 이상의 원소들을 포함할 수 있다. 가능한 물질들의 예들은, 순수 알루미늄, 알루미늄 합금, 순수 구리, 구리 합금, 순수 금, 금 합금, 순수 은, 은 합금, 순수 코발트, 코발트 합금, 순수 텅스텐, 텅스텐 합금, 순수 티타늄, 티타늄 합금, 탄탈륨 및 탄탈륨 합금을 포함하지만, 이러한 것으로만 한정되는 것은 아니다. 물질들의 조합들이 또한 사용될 수 있다. 더욱이, 전도성 물질은 폴리실리콘(예컨대, 도핑된 폴리실리콘) 물질과 같은 실리콘 물질일 수 있다. 전도성 물질은 흑연(graphite)일 수 있다. 대안적으로, 전도성 물질은 전도성 중합체(conductive polymer)일 수 있다.
본 발명의 커패시터들은 많은 응용들에서 이용될 수 있다. 예를 들어, 이들은 고속 인터페이스(예컨대, 고속 차동 인터페이스(high speed differential interface))를 요구하는 다양한 응용들에서 이용될 수 있다. 이러한 응용들은 SerDes(즉, 직렬화기(Serializer)/역직렬화기(Deserializer)) 기능 또는 아키텍처를 이용하는 것들을 포함할 수 있다. 이들은 또한 PCIE(즉, PCI 익스프레스(PCI Express)) 및/또는 QPI(즉, 빠른경로 상호연결(QuickPath Interconnect)) 기능 또는 아키텍처를 이용하는 그러한 응용들을 포함할 수 있다. 이러한 응용들은 다양한 통신 디바이스들을 포함할 수 있다. 예를 들어, 이들은 이더넷 시스템들, 예컨대, 기가비트 이더넷 시스템들, 무선 네트워크 라우터들, 광섬유 통신 시스템들, 및 저장 디바이스들을 포함할 수 있다.
본 발명의 이러한 그리고 다른 수정들 및 변형들은 본 발명의 사상 및 범위로부터 벗어남이 없이 본 발명의 기술분야에서 통상의 기술을 가진 자들에 의해 실시될 수 있다. 추가적으로, 다양한 실시예들의 실시형태들이 전체적으로 또는 부분적으로 모두 교환될 수 있음이 이해돼야 한다. 더욱이, 본 발명의 기술분야에서 통상의 기술을 가진 자들은, 앞서의 설명이 단지 예시적이라는 점, 그리고 이러한 첨부되는 청구항들에서 더 기술되는 바와 같은 본 발명을 한정하도록 의도된 것이 아니라는 점을 이해할 것이다.

Claims (26)

  1. 다층 세라믹 커패시터(multilayer ceramic capacitor)로서, 상기 다층 세라믹 커패시터는,
    상부 표면(top surface), 하부 표면(bottom surface), 그리고 상기 상부 표면과 상기 하부 표면을 연결하는 적어도 하나의 측부 표면(side surface)과,
    복수의 교번하는(alternating) 유전체 층(dielectric layer)들과 내부 전극 층(internal electrode layer)들을 포함하는 본체(main body)와, 여기서 상기 내부 전극 층들은 제1의 복수의 내부 전극 층들 및 제2의 복수의 내부 전극 층들을 포함하고,
    상기 제1의 복수의 내부 전극 층들을 상기 커패시터의 상기 하부 표면 상의 제 1 외부 단자(external terminal) 및 상기 상부 표면 상의 제 1 외부 단자에 전기적으로 연결하는 제 1 관통-홀 전도성 비아(through-hole conductive via)와, 그리고
    상기 제2의 복수의 내부 전극 층들을 상기 커패시터의 상기 하부 표면 상의 제 2 외부 단자 및 상기 상부 표면 상의 제 2 외부 단자에 전기적으로 연결하는 제 2 관통-홀 전도성 비아를 포함하고,
    상기 적어도 하나의 측부 표면은 외부 단자를 포함하지 않는 것을 특징으로 하는 다층 세라믹 커패시터.
  2. 임의의 앞선 항에 있어서,
    상기 제1의 복수의 내부 전극 층들은 제 1 활성 전극(active electrode) 및 제 1 앵커 전극(anchor electrode)을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제 2 관통-홀 전도성 비아는 상기 제 1 앵커 전극과 접촉(contact)하는 것을 특징으로 하는 다층 세라믹 커패시터.
  4. 임의의 앞선 항에 있어서,
    상기 제2의 복수의 내부 전극 층들은 제 2 활성 전극 및 제 2 앵커 전극을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제 1 관통-홀 전도성 비아는 상기 제 2 앵커 전극과 접촉하는 것을 특징으로 하는 다층 세라믹 커패시터.
  6. 임의의 앞선 항에 있어서,
    상기 본체는 또한 차폐 전극 층(shield electrode layer)을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 본체는 상기 내부 전극 층들 위에 그리고 아래에 차폐 전극 층을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  8. 임의의 앞선 항에 있어서,
    상기 제 1 관통-홀 전도성 비아와 상기 제2의 복수의 내부 전극 층들 사이에 전기적으로 절연된 간극(gap)이 형성되는 것을 특징으로 하는 다층 세라믹 커패시터.
  9. 임의의 앞선 항에 있어서,
    상기 제 2 관통-홀 전도성 비아와 상기 제1의 복수의 내부 전극 층들 사이에 전기적으로 절연된 간극이 형성되는 것을 특징으로 하는 다층 세라믹 커패시터.
  10. 임의의 앞선 항에 있어서,
    상기 제 1 관통-홀 전도성 비아의 평균 길이(average length)는, 상기 제 1 관통-홀 전도성 비아 및 인접하는 제 2 관통-홀 전도성 비아 사이의 평균 피치(average pitch)의 10배 이하 내지 0.01배 이상인 것을 특징으로 하는 다층 세라믹 커패시터.
  11. 임의의 앞선 항에 있어서,
    제 1 관통-홀 전도성 비아와 제 2 관통-홀 전도성 비아 사이의 평균 피치는 0.1 mm 내지 2 mm인 것을 특징으로 하는 다층 세라믹 커패시터.
  12. 임의의 앞선 항에 있어서,
    상기 유전체 층들은 세라믹을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 세라믹은 티타네이트(titanate)를 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  14. 임의의 앞선 항에 있어서,
    상기 내부 전극 층들은 전도성 금속을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  15. 제14항에 있어서,
    상기 전도성 금속은 니켈 또는 니켈의 합금을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  16. 임의의 앞선 항에 있어서,
    상기 외부 단자들은 전기도금된 층(electroplated layer)들인 것을 특징으로 하는 다층 세라믹 커패시터.
  17. 임의의 앞선 항에 있어서,
    상기 외부 단자들은 무전해 도금된 층(electroless plated layer)들인 것을 특징으로 하는 다층 세라믹 커패시터.
  18. 임의의 앞선 항에 있어서,
    상기 외부 단자들은 전도성 금속을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  19. 제18항에 있어서,
    상기 전도성 금속은 은(silver), 금(gold), 팔라듐(palladium), 백금(platinum), 주석(tin), 니켈(nickel), 크롬(chrome), 티타늄(titanium), 텅스텐(tungsten), 또는 이들의 조합들 혹은 합금들을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  20. 제18항에 있어서,
    상기 전도성 금속은 구리 또는 구리의 합금을 포함하는 것을 특징으로 하는 다층 세라믹 커패시터.
  21. 회로 보드(circuit board)로서, 상기 회로 보드는 임의의 앞선 청구항에 따른 커패시터를 포함하는 것을 특징으로 하는 회로 보드.
  22. 제21항에 있어서,
    상기 보드는 또한 집적 회로 패키지(integrated circuit package)를 포함하는 것을 특징으로 하는 회로 보드.
  23. 제22항에 있어서,
    수직 방향으로 상기 회로 보드와 상기 집적 회로 패키지 사이에 상기 커패시터가 위치하여 상기 회로 보드, 상기 커패시터, 및 상기 집적 회로 패키지는 적층 구성(stacked arrangement)으로 존재하게 되는 것을 특징으로 하는 회로 보드.
  24. 제22항에 있어서,
    상기 커패시터는 상기 회로 보드 및 상기 집적 회로 패키지에 적접적으로 연결되는 것을 특징으로 하는 회로 보드.
  25. 통신 디바이스(communications device)로서, 상기 통신 디바이스는 제21항 내지 제24항 중 어느 하나의 항에 따른 회로 보드를 포함하는 것을 특징으로 하는 통신 디바이스.
  26. 제25항에 있어서,
    상기 디바이스는 이더넷 시스템(Ethernet system), 무선 네트워크 라우터(wireless network router), 광섬유 통신 시스템(fiber optic communications system), 또는 저장 디바이스(storage device)를 포함하는 것을 특징으로 하는 통신 디바이스.
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