KR20210111982A - 알에프 스위치 소자 - Google Patents

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정진효
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엄승현
임기원
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이상용
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주식회사 디비하이텍
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Abstract

본 발명은 알에프 스위치 소자(100)에 관한 것으로, 더욱 상세하게는 게이트 영역(110)의 양 말단부와 인접한 측 또는 부분 중첩되는 측에 각각 바디 컨택 영역들(190)을 형성하여 디바이스의 바디에 축적되는 정공이 한 쪽 방향이 아닌 양 쪽 방향으로 릴리즈 되도록 하는 알에프 스위치 소자에 관한 것이다.

Description

알에프 스위치 소자{RF SWITCH DEVICE}
본 발명은 알에프 스위치 소자(100)에 관한 것으로, 더욱 상세하게는 게이트 영역(110)의 양 말단부와 인접한 측 또는 부분 중첩되는 측에 각각 바디 컨택 영역들(190)을 형성하여 디바이스의 바디에 축적되는 정공이 한 쪽 방향이 아닌 양 쪽 방향으로 릴리즈 되도록 하는 알에프 스위치 소자에 관한 것이다.
본 발명은 알에프 스위치 소자의 레이아웃 구조에 관한 것으로, 더욱 상세하게는 MOS 트렌지스터의 레이아웃(layout) 구조 변경을 통해 RF(Radio Frequency) 성능을 향상시키는 방법에 관한 것이다. 일반적으로 알에프 스위치 소자를 실리콘에서 제조하면 소자특성에 많은 제약이 따르며, 특성 저하가 초래된다. MOS(metal oxide semiconductor) 트랜지스터는 게이트 전극 및 그 양측의 기판에 형성되는 소스 영역와 드레인 영역으로 구성되며, 집적 회로를 구성하는 대표적인 디바이스 중 하나이고 메모리 소자 및 비메모리 소자에 걸쳐 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이러한 알에프 스위치 소자의 성능은 성능지수(Figure of Merit, FoM)와 항복전압 측면으로 나누어 볼 수 있다. 항복전압값을 증가시킬 수 있는 방법은 게이트 길이를 늘리는 것이 있으나, 상기 게이트의 길이가 길어질수록 온저항(Ron) 값이 증가하여 성능지수(FoM) 값을 증가시키게 되는 결과가 초래된다. 반대로 게이트 길이를 줄이면 성능지수(FoM) 값은 줄어드는 반면 항복전압값이 감소한다. 즉, 성능지수(FoM)와 항복전압값은 서로 Trade Off 관계를 가지고 있기 때문에 양 자를 동시에 개선하는 것에 그 한계가 있다.
또한, 일반적인 알에프 스위치 소자는 그 동작 과정에 있어서 드레인 영역에 충분히 높은 전압이 인가될 경우 이온화 충돌에 의해 드레인 영역에서 발생한 정공이 일반적인 벌크 MOSFET에서는 기판을 통해 빠져 나가게 되나, SOI MOSFET의 경우에는 바디가 플로팅되어 있어 기판으로 빠져 나가지 못하고 소스영역으로 빠져 나가야 하는데, 미처 빠져나가지 못한 정공들은 소스영역 부근의 플로팅 바디에 쌓이게 된다. 그 결과 플로팅 바디의 전위가 증가하게 되고, 이러한 전위의 증가는 문턱 전압을 감소시켜 항복전압 이전에도 갑자기 전류가 튀는 Kink 현상이 발생하게 되는 결과가 초래한다.
도 1은 종래의 알에프 스위치 소자의 레이아웃에 대한 참고도이다.
도 1을 참고하면, 일반적인 종래의 알에프 스위치 소자(900)는 전술한 플로팅 바디에 의하여 발생하는 문제점들을 해결하기 위하여 제1 도전형의 바디 영역에 바디 컨택 영역이 연결되도록 구성된다. 상세하게는, T-타입 게이트 영역(910), 게이트 영역(910) 일 측에 소스 영역(920) 및 타 측에 드레인 영역(930)이 위치한다. 그리고, 게이트 영역(910)의 다른 측에는 제1 도전형의 고농도 바디 컨택 영역(940)이 형성된다. 따라서, 디바이스 동작 중, 바디 영역(900)에 축적되는 정공이 P+ 채널을 통한 흐름에 의하여 릴리즈된다.
다만, 이와 같은 구조에도 불구하고 플로팅 바디에 의하여 발생하는 문제점들이 여전히 존재하며, 본 발명의 발명자들은 이를 위하여 바디 영역에 축적되는 정공들이 양 방향으로 릴리즈 가능하도록 하는 H-타입 게이트 영역을 가지며 항복전압 및 성능지수를 동시에 향상시킬 수 있도록 하는 알에프 스위치 소자에 대하여 제시하고자 한다.
국내공개특허 제10-2012-0069528호 '고주파 반도체 스위치'
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 충격 이온화에 의해 발생하는 정공들이 플로팅 바디에 축적되어 해당 플로팅 바디의 전위 증가에 의하여 문턱전압을 감소시켜 Kink 현상이 발생하는 것을 방지하고자 하는 것으로, H-타입 게이트 전극의 양 측에 바디 컨택 영역을 형성하여 해당 바디 영역에 축적된 정공들이 한 쌍의 바디 컨택 영역들을 통해 양 방향 릴리즈 되도록 함으로써 항복전압 개선 효과를 도모하도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
구체적으로, 본 발명은 제1 액티브 영역 내 제1 도전형의 바디영역과, 연장 영역 내 제1 도전형의 제1 웰 영역과, 제2 액티브 영역 내 제1 도전형의 제2 웰 영역이 연결되도록 함으로써 해당 바디 영역에 축적되는 정공이 양 방향 릴리즈 되도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
또한, 본 발명은 한 쌍의 바디 컨택 영역들을 활용함으로써 항복전압 개선과 함께, 이와 Trade Off 관계인 성능지수(FoM) 악화를 방지 가능하도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
또한, 본 발명은 아이솔레이션 영역을 구비함으로써, 제1 액티브 영역의 도체화 영역인 소스 영역 및 드레인 영역을 부분적으로 제거한 효과를 나타낼 수 있으므로 게이트-소스 간 기생 커패시터인 Cgs와, 게이트-드레인 간 기생 커패시터인 Cgd의 용량 증가를 최대한 억제할 수 있도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
또한, 본 발명은 아이솔레이션 영역의 제1 방향 폭 크기가 제1 전극들의 이격 거리보다 작은 크기로 배치되어, 추가적인 소스 영역, 드레인 영역 및 그에 따른 추가적인 채널 영역 형성에 따른 전류 경로 증가 및 그에 따른 전체적인 성능지수 개선을 도모하도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
또한, 본 발명은, 전술한 바와 같이, 제1 방향 폭 크기가 제1 전극들의 이격 거리보다 작은 크기로 배치됨으로써, 기생 커패시턴스 용량 증가를 방지하면서도 동시에 추가적인 채널 영역 형성을 가능하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 H-타입 게이트 전극 및 아이솔레이션 영역을 모두 구비함으로써, 항복전압 향상과 동시에 성능지수(FoM) 향상을 도모하도록 하는 알에프 스위치 소자를 제공하는 것에 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역; 상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역; 상기 한 쌍의 연장 영역의 타 단 측과 인접하는 한 쌍의 제2 액티브 영역; 및 상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 반도체 기판 상의 BOX층; 및 상기 BOX층 상의 반도체층;을 추가로 포함하는 것을 특징으로한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 제1 액티브 영역은 내 측에 상기 소스 영역 및 드레인 영역이 배치되도록 하며 반도체 층 내에 위치하는 제1 도전형의 바디 영역;을 포함하는 것을 특징으로 하는 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 한 쌍의 연장 영역은 상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 제1 도전형의 제1 웰 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 한 쌍의 제2 액티브 영역은 반도체 층 내에 위치하는 제1 도전형의 제2 웰 영역을 포함하며, 상기 제2 웰 영역은 제1 웰 영역에 의하여 바디 영역과 연결되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 알에프 스위치 소자는 충격 이온화를 통해 제1 액티브 영역 내 바디 영역에 축적되는 정공이 한 쌍의 제2 액티브 영역을 통해 릴리즈되도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역; 상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역; 상기 한 쌍의 연장 영역의 타 단 측과 인접하는 한 쌍의 제2 액티브 영역; 및 상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하며, 상기 연장 영역은 상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 아이솔레이션 영역을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 아이솔레이션 영역은 그 길이방향(제1 방향) 폭 크기가 인접한 제1 전극들의 이격 거리보다 작게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 아이솔레이션 영역은 상기 제2 전극의 하 측에서, 제1 액티브 영역의 인접한 제1 전극들과 제1 방향을 따라 중첩되지 않도록 배치되는 것을 특징으로 하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 아이솔레이션 영역은 제2 방향을 따라 서로 대향하는 측 말단부가 상기 제1 액티브 영역과 부분 중첩되도록 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 알에프 스위치 소자는 상기 제1 액티브 영역, 연장 영역 및 제2 액티브 영역의 외측을 따라 배치되는 소지분리막;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 한 쌍의 제2 액티브 영역은 반도체 층 내에 위치하는 제1 도전형의 컨택 영역을 포함하며, 상기 컨택 영역은 상기 제1 액티브 영역 내 제1 도전형의 바디 영역과 연결되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역; 상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역; 상기 한 쌍의 연장 영역의 타 단 측과 인접하는 한 쌍의 제2 액티브 영역; 및 상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하며, 상기 연장 영역은 상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 다수의 아이솔레이션 영역을 포함하고, 상기 아이솔레이션 영역은 제2 방향을 따라 서로 대향하는 측 말단부가 상기 제1 액티브 영역과 부분 중첩되되, 상기 제2 전극의 하 측에서 제1 액티브 영역의 인접한 제1 전극들과 제1 방향을 따라 중첩되지 않도록 배치되어 추가적인 채널 영역이 형성되도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 알에프 스위치 소자는 반도체 기판 상의 BOX층; 및 상기 BOX층 상의 반도체층;을 추가로 포함하며, 상기 제1 액티브 영역, 연장 영역 및 제2 액티브 영역은 상기 반도체 층 내에서 제1 액티브 영역 내 바디 영역에 축적되는 정공이 한 쌍의 제2 액티브 영역을 통해 양 방향 릴리즈되도록 구성되는 제1 도전형의 영역을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 제1 액티브 영역은 내 측에 상기 소스 영역 및 드레인 영역이 배치되도록 하며 반도체 층 내에 위치하는 제1 도전형의 바디 영역;을 포함하고, 상기 한 쌍의 연장 영역은 상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 제1 도전형의 제1 웰 영역;을 포함하며, 상기 한 쌍의 제2 액티브 영역은 반도체 층 내에 위치하는 제1 도전형의 제2 웰 영역을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 채널 영역이 형성되는 제1 액티브 영역과, 상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역과, 상기 한 쌍의 연장 영역의 타 단 측과 인접하며 상기 연장 영역에 의하여 바디 영역과 연결되는 한 쌍의 제2 액티브 영역으로 규정되며, 반도체 기판 상의 BOX층; 상기 BOX층 상의 반도체층; 상기 제1 액티브 영역에서 제2 방향을 따라 연장되는 제1 전극 및 상기 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극; 상기 제1 액티브 영역에서 반도체 층 내에 위치하는 제1 도전형의 바디 영역; 상기 제1 전극을 기준으로 소정 거리 상호 이격되어 반도체 층 내에 위치하는 제2 도전형의 소스 영역 및 드레인 영역; 및 상기 연장 영역에서 상기 제2 전극의 하 측 및 반도체 층 내에서 서로 이격되어 다수 배치되는 아이솔레이션 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 알에프 스위치 소자는 제1 방향을 따라 인접한 아이솔레이션 영역의 서로 대향하는 측 사이에 추가적인 드레인 영역 및 소스 영역을 포함함으로써 추가적인 채널 영역이 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 제2 전극은 제2 방향 폭 크기가 0.58㎛ 미만인 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 충격 이온화에 의해 발생하는 정공들이 플로팅 바디에 축적되어 해당 플로팅 바디의 전위 증가에 의하여 문턱전압을 감소시켜 Kink 현상이 발생하는 것을 방지하고자 하는 것으로, H-타입 게이트 전극의 양 측에 바디 컨택 영역을 형성하여 해당 바디 영역에 축적된 정공들이 한 쌍의 바디 컨택 영역들을 통해 양 방향 릴리즈 되도록 함으로써 항복전압 개선 효과를 도모하도록 하는 효과를 가진다.
구체적으로, 본 발명은 제1 액티브 영역 내 제1 도전형의 바디영역과, 연장 영역 내 제1 도전형의 제1 웰 영역과, 제2 액티브 영역 내 제1 도전형의 제2 웰 영역이 연결되도록 함으로써 해당 바디 영역에 축적되는 정공이 양 방향 릴리즈 되도록 하는 효과가 있다.
또한, 본 발명은 한 쌍의 바디 컨택 영역들을 활용함으로써 항복전압 개선과 함께, 이와 Trade Off 관계인 성능지수(FoM) 악화를 방지 가능하도록 하는 효과를 보인다.
또한, 본 발명은 아이솔레이션 영역을 구비함으로써, 제1 액티브 영역의 도체화 영역인 소스 영역 및 드레인 영역을 부분적으로 제거한 효과를 나타낼 수 있으므로 게이트-소스 간 기생 커패시터인 Cgs와, 게이트-드레인 간 기생 커패시터인 Cgd의 용량 증가를 최대한 억제할 수 있도록 하는 효과가 있다.
또한, 본 발명은 아이솔레이션 영역의 제1 방향 폭 크기가 제1 전극들의 이격 거리보다 작은 크기로 배치되어, 추가적인 소스 영역, 드레인 영역 및 그에 따른 추가적인 채널 영역 형성에 따른 전류 경로 증가 및 그에 따른 전체적인 성능지수 개선을 도모하도록 하는 효과를 나타낸다.
또한, 본 발명은, 전술한 바와 같이, 제1 방향 폭 크기가 제1 전극들의 이격 거리보다 작은 크기로 배치됨으로써, 기생 커패시턴스 용량 증가를 방지하면서도 동시에 추가적인 채널 영역 형성을 가능하도록 하는 효과를 가진다.
또한, 본 발명은 H-타입 게이트 전극 및 아이솔레이션 영역을 모두 구비함으로써, 항복전압 향상과 동시에 성능지수(FoM) 향상을 도모하도록 하는 효과가 도출된다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 알에프 스위치 소자의 레이아웃에 대한 참고도이고;
도 2는 본 발명의 일 실시예에 따른 알에프 스위치 소자의 레이아웃에 대한 참고도이고;
도 3은 도 2에 따른 알에프 스위치 소자의 AA' 단면도이고;
도 4는 도 2에 따른 알에프 스위치 소자의 BB' 단면도이고;
도 5는 도 2에 따른 알에프 스위치 소자의 CC' 단면도이고;
도 6은 도 2에 따른 알에프 스위치 소자의 항복전압 및 성능지수 간 개선관계를 나타내는 그래프이다.
첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.
발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하 명세서 내용에 있어서, 일 구성요소가 타 구성요소의 "위(On)", "상", "상측" 또는 "상부"에 배치 또는 위치한다고 지칭하는 것은, 일 구성요소가 타 구성요소의 상부 표면에 접촉되어 위치하는 것과 아울러, 타 구성요소 층과 일정 거리 이격되어 배치되는 것을 모두 포함하는 개념이다. 그리고 일 구성요소가 타 구성요소와 이격되어 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 더 배치될 수 있다. 또한, 일 구성요소가 "타 구성요소 상에 직접" 배치되는 경우 또는 "바로 위"에 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 배치될 수 없다.
그리고 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니며, 제2의 구성이 제1의 구성을 전제로 하는 것이 아님에 유의하여야 한다.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
이하에서 사용하는 용어 '제1 방향'이란 후술할 연장부의 길이 방향으로 채널 길이 방향과 동일 방향을, '제2 방향'이란 제1 방향과 수평으로 직교하는 방향으로 채널 폭 방향과 동일 방향을 지칭하는 것으로 이해한다.
또한, 이하에서는 설명하는 소스 영역, 드레인 영역, 게이트 전극 및 제2 웰 영역 상에는 컨택 플러그가 형성될 수 있으나 설명의 편의를 위하여 이에 대한 상세한 설명은 생략하도록 한다.
도 2는 본 발명의 일 실시예에 따른 알에프 스위치 소자의 레이아웃에 대한 참고도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 알에프 스위치 소자(100)에 대하여 상세히 설명하도록 한다.
도 2를 참고하면, 본 발명은 알에프 스위치 소자(100)에 관한 것으로, 더욱 상세하게는 게이트 영역(110)의 양 말단부와 인접한 측 또는 부분 중첩되는 측에 각각 바디 컨택 영역들(190)을 형성하여 디바이스의 바디에 축적되는 정공이 일 방향이 아닌 양 방향으로 릴리즈 되도록 하는 알에프 스위치 소자에 관한 것이다. 하기에서 상세히 설명하는 바와 같이, 본 발명은 바디 컨택 영역들(190)을 게이트 영역(110)의 양 말단부에 형성함으로써, 항복전압값 개선하며, 상기 항복전압과 Trade Off 관계를 가지는 성능지수(FoM) 값이 상승되지 않도록 하는 이점이 발생한다.
전술한 바와 같이, SOI MOSFET에서 바디 영역은 기판의 하단으로부터 전기적으로 격리되어 플로팅(Floating)된다. 그리고 드레인 영역에 충분히 높은 전압이 인가되어 동작될 때 채널 전자들이 드레인 측과 인접한 곳에서 충격 이온화를 발생시킨다. 이 때 바디 영역은 플로팅되어 있으므로 충격 이온화를 통해 발생한 정공이 기판으로 빠져나가지 못하고 바디 영역에 축적된다. 그에 따라 플로팅 바디의 전위 증가에 의해 문턱전압을 감소시키고 결국 Kink 현상이 발생하게 된다. 이와 같은 문제점을 방지하기 위하여, 도 1을 참고하면, 기판 상에 바디 컨택 영역을 형성하여 해당 바디 영역에 축적된 정공들이 바디 컨택 영역을 통해 릴리즈 되도록 하는 방법을 채택하는 것이 일반적이다.
본 발명은 이와 같은 구조에 더불어, 바디 영역에 축적된 정공들이 양 측 바디 컨택 영역(190)을 통해 릴리즈 되도록 함으로써 항복전압 개선 효과를 도모하도록 하는 것에 그 특징이 있다. 이하에서 그 구조에 대하여 상세히 설명하도록 한다.
본 발명에 따른 알에프 스위치 소자(100)는 제2 방향을 따라, 제1 액티브 영역(A1), 상기 제1 액티브 영역(A1) 및 제2 액티브 영역(A2) 사이의 연장 영역(B), 그리고 상기 연장 영역(B)과 서로 연결되는 제2 액티브 영역(A2)을 포함할 수 있다. 연장 영역(B) 및 제2 액티브 영역(A2)은 제1 액티브 영역(A1)을 기준으로 제2 연장 방향을 따라 각각 한 개씩 형성되어 있으며, 예를 들어 대칭되도록 형성될 수 있으나 이에 제한이 있는 것은 아니다. 하기에서 설명하겠지만, 제1 액티브 영역(A1)에는 게이트 전극(110)의 일 부분과, 소스 영역(120) 및 드레인 영역(130)이 위치할 수 있다.
게이트 전극(110)은 제1 액티브 영역(A1) 상에 제2 방향을 따라 배치되는 제1 전극(111) 및 연장 영역(B) 상에서 상기 제1 전극(111)의 양 말단부에 연결되도록 제1 방향을 따라 배치되는 한 쌍의 제2 전극(112)을 포함한다. 제1 전극(111)은 제2 전극(112)과 연결되되, 제1 방향을 따라 소정 거리 이격되어 제1 액티브 영역(A1) 상에 다수 형성될 수도 있다.
상기 제2 전극(112)은 예를 들어 게이트 컨택 패드일 수 있다. 제2 전극(112)은 상호 이격되는 양 연장 영역(B)을 따라 형성되는 한 쌍의 구성이다. 즉, 종래에는 T-타입 게이트 전극을 활용하는 것이 일반적이나, 본 발명의 일 실시예에 따른 알에프 스위치 소자(100)는 H-타입 게이트 전극을 활용하는 것에 특징이 있다.
또한, 제1 액티브 영역(A1)에는 게1 전극(111)을 기준으로 양 측에 소스 영역(120) 및 상기 소스 영역(120)으로부터 채널 형성 영역의 길이방향(제1 방향)으로 소정 거리 이격된 드레인 영역(130)이 형성된다. 본 발명의 일 실시예에 따른 알에프 스위치 소자는, 전술한 바와 같이, 한 쌍의 연장 영역(B)과 주변부 소자분리막(150) 사이의 제2 액티브 영역(A2)에는 한 쌍의 바디 컨택 영역(190)이 각각 형성되어 바디 영역에 축적된 정공들이 양 측 바디 컨택 영역(190)을 통해 양방향 릴리즈 되도록 함으로써 항복전압 개선(향상) 효과를 도모할 수 있다.
그리고, 제1 액티브 영역(A1), 연장 영역(B) 및 제2 액티브 영역(A2)의 외측에는 상기 영역들(A1, B, A2)의 주변부를 따라 소자분리막(150)이 형성되어 개별 소자들이 분리 구동되도록 하고, 각각의 연장 영역(B) 상에서, 제2 전극(112)의 하 측에는 다수의 아이솔레이션 영역(160)이 제1 방향을 따라 상호 이격되어 다수 형성될 수 있다.
여기에서, 아이솔레이션 영역(160)은 연장 영역(B)의 제2 전극(112) 하 측에 그리고 서로 인접한 제1 전극들(111)의 사이에 배치된다. 그리고, 아이솔레이션 영역(160)의 일단부는 제1 액티브 영역(A1)에 부분 중첩되도록 그리고 양 측부는 제1 전극들(111)과 중첩되지 않도록 소정 거리 이격되어 배치된다.
즉, 아이솔레이션 영역(160)은 제1 방향 두께는 소스 영역(120) 및/또는 드레인 영역(130)의 제1 방향 폭보다 작은 크기로 형성되는 것이다. 따라서, 아이솔레이션 영역(160)의 양 측부와 인접한 제1 전극들(111) 사이에는 이격 공간이 발생한다. 이러한 이격 공간은 추가적인 소스 영역(120) 및 드레인 영역(130)이 되기 때문에, 해당 위치의 제1 전극(111) 하측에 추가적인 채널 영역이 형성될 수 있는 것에 장점이 있다.
결국, 이는 전류 경로를 증가시켜 온저항(Ron) 개선효과가 발휘될 수 있는 것이다. 여기에서, 아이솔레이션 영역(160)은 한 쌍의 연장 영역들(B)에 모두 배치되므로, 추가적인 채널 영역 역시 한 쌍의 연장 영역(B)과 제1 액티브 영역(A1)의 경계와 인접한 모두 형성될 수 있다. 이러한 아이솔레이션 영역(160)은 채널 영역과 이격되어 위치하므로 알에프 스위치 소자의 구동 특성을 결정하는 채널 영역의 폭 및 길이에 영향을 주지 않는다.
또한, 추가적인 채널 영역 확보를 위하여 제2 게이트 전극(113)의 제2 방향 폭 크기를 상대적으로 얇게 할 수 있으며, 이로 인하여 증가하는 제1 액티브 영역(A1)의 도체화 영역인 소스 영역(120) 및 드레인 영역(130)을 부분적으로 제거한 효과를 나타낼 수 있으므로 게이트-소스 간 기생 커패시터인 Cgs와, 게이트-드레인 간 기생 커패시터인 Cgd의 용량 증가를 최대한 억제할 수 있다. 상기 아이솔레이션 영역(160)은 종래의 제2 전극(112)의 제2 방향 폭 크기인 0.58㎛ 미만 크기로 형성되는 것이 바람직하다. 따라서, 추가적인 채널에 따른 전류 경로가 형성될 수 있는 것이다.
기생 커패시턴스의 증가는 지연상수(DELAY CONSTANT; RC)의 크기를 증가시키며, 지연상수는 신호 전달 속도와 반비례한 관계를 가진다. 따라서, 기생 커패시턴스의 증가는 결국 칩(CHIP)의 전체 신호 전달 속도를 감소시켜 소자 특성을 저하시킨다. 따라서, 알에프(Radio Frequency; RF) 스위치에 있어서, 온저항(Ron)과 오프 커패시턴스의 곱으로 수치화되는 성능지수(Figure On Merits; FoM)의 값이 증가할 수밖에 없다. 따라서, 본 발명의 일 실시예에 따른 알에프 스위치 소자(100)는 아이솔레이션 영역(160)을 포함함으로써 이와 같은 문제점을 해결할 수 있는 것이다. 종합하면, 한 쌍의 제2 전극(112)의 제2 방향 폭 크기를 상대적으로 얇게 하여 추가적인 채널 영역 확보가 가능한 동시에, 상기 제2 전극(112)의 두께가 얇아짐으로써 발생 가능한 기생 커패시터의 용량 증가를 상대적으로 억제 가능한 것으로 이해한다.
이러한 소자분리막(150) 및 아이솔레이션 영역(160)은 모두 예를 들어 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통해 형성되며, 실리콘 산화물 또는 실리콘 질화물 등으로 이루어질 수 있으며 이에 별도의 제한이 있는 것은 아니다.
도 3은 도 2에 따른 알에프 스위치 소자의 AA' 단면도이고; 도 4는 도 2에 따른 알에프 스위치 소자의 BB' 단면도이고; 도 5는 도 2에 따른 알에프 스위치 소자의 CC' 단면도이다.
도 3 내지 도 5를 참고하면, 본 발명의 일 실시예에 따른 알에프 스위치 소자(100)는 기판(101) 상에 형성된다. 기판(101)은, 예를 들어 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역을 수도 또는 기판 상에 에픽택셜 성장된 P형 에피택셜층일 수도 있으며 이에 별도의 제한이 있는 것은 아니다. 그리고, 기판(101) 상에는 절연층으로써 BOX층(옥사이드층; 102)이 형성되고, 상기 BOX층(102) 상에는 반도체층(103)이 형성된다. 이러한 반도체층(103)은 소자분리막(150)에 의해 한정되어 상기 반도체층(103)에 형성되는 개별 소자들이 분리 구동되도록 할 수 있다. 소자분리막(150)은 예를 들어 반도체층(103)과 동일 두께로 형성될 수 있으나 이에 별도의 제한이 있는 것은 아니다.
도 3을 참고하면, 제1 액티브 영역(A1)에서는 반도체층(103) 내에 제1 도전형의 바디 영역(170)이 형성된다. 이러한 바디 영역(170)은 소자분리막(150)이 형성된 이후 P형 불순물을 이용하는 이온 주입 공정을 통해 형성될 수 있다. 또한, 바디 영역(170) 내에 제2 도전형의 소스 영역(120)이 형성되고, 상기 소스 영역(120)과 소정 거리 이격되어 제2 도전형의 드레인 영역(130)이 형성될 수 있다.
인접한 소스 영역(120) 및 드레인 영역(130) 사이에는 ,제1 전극(111)의 하측을 따라 채널 영역이 형성될 수 있다. 그리고 반도체층(130)의 표면 상 측에 제1 전극(111)이 형성되고, 상기 제1 전극(111)과 반도체층(130)의 표면 사이에는 게이트 절연막(113)이 형성될 수 있다.
예를 들어, 제1 전극(111)의 일 단은 소스 영역(120)의 상 측에, 상기 소스 영역(120)과 일부 중첩된 위치에 형성될 수 있으며, 상기 제1 전극(111)의 타 단은 드레인 영역(130)의 일 단 상 측에, 상기 드레인 영역(130)과 일부 중첩된 위치에 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제1 전극(111)은 일반적으로 도전성 폴리실리콘, 금속, 도전성 금속 질화물 및 이들의 조합 중 어느 하나로 이루어질 수 있고, CVD, PVC, ALD, MOALD, 또는 MOCVD 공정 등 다양한 공지된 또는 공지될 임의의 공정을 통해 형성될 수 있으며 별도의 제한이 있는 것은 아니다.
또한, 제1 전극(111) 및 게이트 절연막(113)의 외측면(측벽)에는 예를 들어 산화막, 질화막 및 이들의 조합 중 어느 하나로 이루어질 수 있는 게이트 스페이서(미도시)가 형성될 수 있고, 상기 게이트 스페이서는 제1 전극(110) 및 게이트 절연막(113)의 일 측면에만 형성될 수도, 또는 양 측면에 모두 형성될 수도 있으며 이에 별도의 제한이 있는 것은 아니다.
도 4를 참고하면, 제1 액티브 영역(A1)과 연장 영역(B)의 경계 측 추가적인 채널 영역이 형성되는 측에서는 반도체층(103) 상에 게이트 절연막(113)이, 상기 게이트 절연막(113) 상에는 제1 전극(111)이 배치된다. 또한, 반도체층(103) 내에는 제1 도전형의 바디 영역(170)이 형성되어 있으며, 상기 바디 영역(170) 내에 소자분리막(150)이 배치되고, 인접한 소자분리막들(150) 사이에는 소스 영역(120) 및 드레인 영역(130)이 상호 제1 방향으로 이격되어 배치될 수 있다. 그리고, 각각의 소스 영역(120) 및 드레인 영역(130)과 인접하여 또는 맞닿는 측에 아이솔레이션 영역(160)이 각각 배치될 수 있다. 이 때 아이솔레이션 영역(160)은 소스 영역(120) 및/또는 드레인 영역(130)의 게이트 영역과 먼 측 말단부와 인접하게 배치될 수도, 개별 소스 영역(120) 및/또는 드레인 영역(130)의 중심 측을 가로지르도록 형성될 수도 있고 이에 별도의 제한이 있는 것은 아니다. 전술한 바와 같이, 아이솔레이션 영역(160)은 제1 전극(111)과 높이 방향을 따라 중첩되지 않도록 배치되는 것이 바람직하다.
그리고, 연장 영역(B)에서는 반도체층(130) 상에 게이트 절연막(113)이, 상기 게이트 절연막(113) 상에는 제2 게이트 전극(112)이 배치된다. 또한, 반도체층(103) 내에는 제1 도전형의 제1 웰 영역(180)이 형성되어 바디 영역(170)과 후술할 제2 웰 영역(190)이 상호 연결되도록 할 수 있다. 이러한 제1 웰 영역(180)은 소자분리막(150) 및 아이솔레이션 영역(160)이 형성된 이후 P형 불순물을 이용하는 이온 주입 공정을 통해 형성될 수 있다. 그리고, 각각의 아이솔레이션 영역(160)이 제1 웰 영역(180) 사이에 배치될 수 있다.
도 5를 참고하면, 제2 액티브 영역(A2)에서는 반도체 층(103) 내에는 제1 도전형의 제2 웰 영역(190)이 형성되어 상기 제1 웰 영역(180)에 의하여 바디 영역(170)과 연결되도록 할 수 있다. 이러한 제2 웰 영역(190)은 소자분리막(150)이 형성된 이후 P형 불순물을 이용하는 이온 주입 공정을 통해 형성될 수 있다. 또한, 제2 웰 영역(190) 상에는 상기 제2 웰 영역(190)보다 고농도 불순물 영역인 제1 도전형의 웰 컨택 영역(191)을 추가로 포함할 수 있다.
상기 알에프 스위치 소자(100)를 통하여 플로팅 바디의 전위 증가에 따라 문턱전압을 감소시켜 Kink 현상이 발생하는 것을 방지하기 위하여, H-타입 게이트 전극(110)의 양 측에 바디 컨택 영역을 형성하여 바디 영역에 축적된 정공들이 양 측의 바디 컨택 영역(190)을 통해 릴리즈 되도록 함으로써 항복전압 향상을 도모하도록 하는 것에 그 특징이 있다.
또한, 본 발명은 아이솔레이션 영역(160)을 구비함으로써, 제1 액티브 영역(A1)의 도체화 영역인 소스 영역(120) 및 드레인 영역(130)을 부분적으로 제거한 효과를 나타낼 수 있으므로 게이트-소스 간 기생 커패시터인 Cgs와, 게이트-드레인 간 기생 커패시터인 Cgd의 용량 증가를 최대한 억제할 수 있는 이점이 발생할 수 있다.
도 6은 도 2에 따른 알에프 스위치 소자의 항복전압 및 성능지수 간 개선관계를 나타내는 그래프이다.
도 6을 참고하면, 종래의 T-타입 게이트 전극 대비 본 발명의 일 실시예에 따른 H-타입 게이트 전극은 동일 항복전압 대비 성능지수값이 작아진 것을 알 수 있다. 또한, 아이솔레이션 영역(160)을 추가적으로 포함하는 알에프 스위치 소자의 경우 H-타입 게이트 전극과 비교하면, 동일 항복전압 대비 성능지수값이 작아진 것을 알 수 있다. 따라서, 항복전압 및 성능지수 측면에서 알에프 스위치 소자 특성에 대해 살펴보면, 종래의 T-타입 게이트 알에프 스위치 소자(900)보다 H-타입 게이트 알에프 스위치 소자가, 상기 H-타입 게이트 알에프 스위치 소자보다 아이솔레이션 영역(160)을 추가로 포함하는 H-타입 게이트 알에프 스위치 소자(100)가 상대적으로 소자 특성 개선에 우수한 효과가 있는 것을 쉽게 알 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
100 : 알에프 스위치 소자
101 : 기판 102 : BOX층
103 : 반도체층
110 : 게이트 전극
111 : 제1 전극 112 : 제2 전극
113 : 게이트 절연막
120 : 소스 영역 130 : 드레인 영역
150 : 소자분리막 160 : 아이솔레이션 영역
170 : 바디 영역 180 : 제1 웰 영역
190 : 제2 웰 영역 191 : 웰 컨택 영역
A1 : 제1 액티브 영역 B : 연장 영역
A2 : 제2 액티브 영역
900 : 종래의 알에프 스위치 소자
910 : 게이트 영역 920 : 소스 영역
930 : 드레인 영역 940 : 바디 컨택 영역

Claims (18)

  1. 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역;
    상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역;
    상기 한 쌍의 연장 영역의 타 단 측과 인접하며 바디 컨택 영역으로 이루어지는 한 쌍의 제2 액티브 영역; 및
    상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 한 쌍의 연장 영역 상에서 상기 제1 전극의 양 말단부와 연결되어 제1 방향을 따라 연장되는 한 쌍의 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  2. 제1항에 있어서, 상기 알에프 스위치 소자는
    반도체 기판 상의 BOX층; 및
    상기 BOX층 상의 반도체층;을 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  3. 제2항에 있어서, 상기 제1 액티브 영역은
    상기 반도체 층 내에 위치하는 제1 도전형의 바디 영역;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  4. 제3항에 있어서, 상기 한 쌍의 연장 영역은
    상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 제1 도전형의 제1 웰 영역;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.

  5. 제4항에 있어서, 상기 한 쌍의 제2 액티브 영역은
    반도체 층 내에 위치하는 제1 도전형의 제2 웰 영역을 포함하며,
    상기 제2 웰 영역은 제1 웰 영역에 의하여 바디 영역과 연결되는 것을 특징으로 하는 알에프 스위치 소자.
  6. 제1항에 있어서, 상기 알에프 스위치 소자는
    충격 이온화를 통해 제1 액티브 영역 내 바디 영역에 축적되는 정공이 한 쌍의 제2 액티브 영역을 통해 양 방향 릴리즈되도록 구성되는 것을 특징으로 하는 알에프 스위치 소자.
  7. 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역;
    상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역;
    상기 한 쌍의 연장 영역의 타 단 측과 인접하며 바디 컨택 영역으로 이루어지는 한 쌍의 제2 액티브 영역; 및
    상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 제1 전극의 양 말단부와 연결되고 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하며,
    상기 연장 영역은
    상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 아이솔레이션 영역을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  8. 제7항에 있어서, 상기 아이솔레이션 영역은
    그 길이방향(제1 방향) 폭 크기가 인접한 제1 전극들의 이격 거리보다 작게 형성되는 것을 특징으로 하는 알에프 스위치 소자.
  9. 제7항에 있어서, 상기 아이솔레이션 영역은
    상기 제2 전극의 하 측에서, 제1 액티브 영역 상의 인접한 제1 전극들과 제1 방향을 따라 중첩되지 않도록 배치되는 것을 특징으로 하는 것을 특징으로 하는 알에프 스위치 소자.
  10. 제9항에 있어서, 상기 아이솔레이션 영역은
    제2 방향을 따라 서로 대향하는 측 말단부가 상기 제1 액티브 영역과 부분 중첩되도록 배치되는 것을 특징으로 하는 알에프 스위치 소자.
  11. 제7항에 있어서, 상기 알에프 스위치 소자는
    상기 제1 액티브 영역, 연장 영역 및 제2 액티브 영역의 외측을 따라 배치되는 소지분리막;을 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  12. 제7항에 있어서, 상기 한 쌍의 제2 액티브 영역은
    반도체 층 내에 위치하는 제1 도전형의 컨택 영역을 포함하며,
    상기 컨택 영역은 상기 제1 액티브 영역 내 제1 도전형의 바디 영역과 연결되는 것을 특징으로 하는 알에프 스위치 소자.
  13. 제2 도전형의 소스 영역 및 상기 소스 영역과 제1 방향으로 이격되어 배치되는 제2 도전형의 드레인 영역을 포함하는 제1 액티브 영역;
    상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역;
    상기 한 쌍의 연장 영역의 타 단 측과 인접하며 바디 컨택 영역으로 이루어지는 한 쌍의 제2 액티브 영역; 및
    상기 제1 액티브 영역 상에서 제2 방향을 따라 연장되는 제1 전극 및 상기 제1 전극의 양 말단부와 연결되고 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;을 포함하며,
    상기 연장 영역은
    상기 제2 전극의 하 측 및 반도체 층 내에 위치하며, 제1 방향을 따라 상호 이격되는 다수의 아이솔레이션 영역을 포함하고,
    상기 아이솔레이션 영역은
    제2 방향을 따라 서로 대향하는 측 말단부가 상기 제1 액티브 영역과 부분 중첩되되, 상기 제2 전극의 하 측에서 제1 액티브 영역의 인접한 제1 전극들과 제1 방향을 따라 중첩되지 않도록 배치되어 추가적인 소스 영역 및 드레인 영역이 형성되도록 구성되는 것을 특징으로 하는 알에프 스위치 소자.
  14. 제13항에 있어서, 상기 알에프 스위치 소자는
    반도체 기판 상의 BOX층; 및
    상기 BOX층 상의 반도체층;을 추가로 포함하며,
    상기 제1 액티브 영역, 연장 영역 및 제2 액티브 영역은 상기 반도체 층 내에서 제1 액티브 영역 내 바디 영역에 축적되는 정공이 한 쌍의 제2 액티브 영역을 통해 양 방향 릴리즈되도록 구성되는 제1 도전형의 영역을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  15. 제13항에 있어서, 상기 제1 액티브 영역은
    내 측에 상기 소스 영역 및 드레인 영역이 배치되도록 하며 반도체 층 내에 위치하는 제1 도전형의 바디 영역;을 포함하고,
    상기 한 쌍의 연장 영역은
    상기 제2 전극의 하 측 및 반도체 층 내에 위치하는 제1 도전형의 제1 웰 영역;을 포함하며,
    상기 한 쌍의 제2 액티브 영역은
    반도체 층 내에 위치하는 제1 도전형의 제2 웰 영역을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  16. 채널 영역이 형성되는 제1 액티브 영역과, 상기 제1 액티브 영역의 제2 방향 양 말단부 측과 일 단 측이 인접하는 한 쌍의 연장 영역과, 상기 한 쌍의 연장 영역의 타 단 측과 인접하며 상기 연장 영역에 의하여 바디 영역과 연결되는 측을 포함하는 한 쌍의 제2 액티브 영역으로 규정되며,
    반도체 기판 상의 BOX층;
    상기 BOX층 상의 반도체층;
    상기 제1 액티브 영역에서 제2 방향을 따라 연장되는 제1 전극 및 상기 제1 전극과 연결되고, 한 쌍의 연장 영역 상에서 제1 방향을 따라 연장되는 제2 전극을 포함하는 H-타입 게이트 전극;
    상기 제1 액티브 영역에서 반도체 층 내에 위치하는 제1 도전형의 바디 영역;
    상기 제1 전극을 기준으로 소정 거리 상호 이격되어 반도체 층 내에 위치하는 제2 도전형의 소스 영역 및 드레인 영역; 및
    상기 연장 영역에서 상기 제2 전극의 하 측 및 반도체 층 내에서 서로 이격되어 다수 배치되는 아이솔레이션 영역;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  17. 제16항에 있어서, 상기 알에프 스위치 소자는
    제1 방향을 따라 인접한 아이솔레이션 영역의 서로 대향하는 측 사이에 추가적인 드레인 영역 및 소스 영역을 포함함으로써 추가적인 채널 영역이 형성되는 것을 특징으로 하는 알에프 스위치 소자.
  18. 제17항에 있어서, 상기 제2 전극은
    제2 방향 폭 크기가 0.58㎛ 미만인 것을 특징으로 하는 알에프 스위치 소자.
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