KR20210104260A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20210104260A
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protrusion
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KR1020200018756A
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이인열
김주연
김진욱
박주훈
배덕한
엄명윤
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삼성전자주식회사
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Abstract

게이트 전극과 게이트 컨택 사이의 얼라인먼트(alignment)를 개선하여, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 방향으로 연장되는 게이트 전극과, 게이트 전극 상에 배치되는 게이트 캡핑 패턴을 포함하는 게이트 구조체, 및 게이트 구조체 내에 배치되고, 게이트 전극과 연결되는 게이트 컨택을 포함하고, 게이트 전극은 게이트 컨택과 게이트 캡핑 패턴 사이에 개재되는 돌출부를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하려는 과제는, 게이트 전극과 게이트 컨택 사이의 얼라인먼트(alignment)를 개선하여, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 게이트 전극과 게이트 컨택 사이의 얼라인먼트(alignment)를 개선하여, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장되는 게이트 전극과, 게이트 전극 상에 배치되는 게이트 캡핑 패턴을 포함하는 게이트 구조체, 및 게이트 구조체 내에 배치되고, 게이트 전극과 연결되는 게이트 컨택을 포함하고, 게이트 전극은 게이트 컨택과 게이트 캡핑 패턴 사이에 개재되는 돌출부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 활성 영역 및 필드 영역을 포함하는 기판, 활성 영역에 배치되고, 제1 방향으로 연장되는 다채널 활성 패턴, 다채널 활성 패턴과 교차되고, 제2 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조체, 게이트 구조체의 적어도 일측에 배치되고, 다채널 활성 패턴과 연결되는 소오스/드레인 패턴, 기판의 활성 영역에 배치되고, 게이트 전극과 연결되는 게이트 컨택, 및 기판의 활성 영역에 배치되고, 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택을 포함하고, 게이트 전극은 내측벽과, 내측벽과 대향되고 내측벽의 둘레를 따라 정의되는 외측벽을 포함하는 돌출부를 포함하고, 게이트 컨택의 적어도 일부는 게이트 전극의 돌출부의 내측벽에 의해 정의된 포켓(pocket) 내에 배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 서로 간에 이격된 복수의 나노 시트들로, 각각의 나노 시트는 제1 방향으로 연장되는 복수의 나노 시트들, 기판 상에, 각각의 나노 시트를 감싸고, 제2 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조체, 복수의 나노 시트들과 연결되고, 게이트 구조체의 적어도 일측에 배치되는 소오스/드레인 패턴, 및 게이트 구조체 내에 배치되고, 게이트 전극과 연결되는 게이트 컨택을 포함하고, 게이트 전극은 게이트 컨택의 측벽의 적어도 일부를 덮고, 기판의 두께 방향으로 돌출된 돌출부를 포함하고, 게이트 전극의 돌출부는 게이트 컨택과 접촉하는 제1 측벽과, 제1 측벽과 대향되고 제1 측벽과 직접 만나는 제2 측벽을 포함하고, 게이트 전극의 돌출부의 제1 측벽은 곡면을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 프리 게이트 전극을 형성하고, 프리 게이트 전극 내에, 게이트 컨택홀을 형성하고, 게이트 컨택홀의 적어도 일부를 채우는 게이트 컨택을 형성하고, 게이트 컨택을 마스크로 이용하여 프리 게이트 전극의 일부를 리세스하여, 게이트 전극을 형성하고, 게이트 전극 상에 게이트 캡핑 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 내지 도 5는 각각 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다.
도 6은 도 1의 Q 부분의 게이트 전극을 설명하기 위한 평면도이다.
도 7a 및 도 7b는 도 6의 E - E 및 F - F를 절단한 예시적인 단면도들이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14a 및 도 14b는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21a 내지 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 26 내지 도 31은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 평면(planar) 트랜지스터에 적용될 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 7b를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 내지 도 5는 각각 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다. 도 6은 도 1의 Q 부분의 게이트 전극을 설명하기 위한 평면도이다. 도 7a 및 도 7b는 도 6의 E - E 및 F - F를 절단한 예시적인 단면도들이다.
설명의 편의성을 위해, 도 1에서는 배선 구조체(210)을 도시하지 않았다. 참고적으로, 도 7a 및 도 7b는 게이트 전극(120)의 일부만을 도시하였다.
도 1 내지 도 7b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 적어도 하나 이상의 제1 활성 패턴(AF1)과, 적어도 하나 이상의 제2 활성 패턴(AF2), 적어도 하나 이상의 게이트 구조체(GS1, GS2, GS3), 제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270), 게이트 컨택(180)을 포함할 수 있다.
기판(100)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 경계를 이룰 수 있다.
제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 서로 간에 이격되어 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 필드 영역(FX)에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 주변을 소자 분리막이 감싸고 있을 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 있는 부분이 필드 영역(FX)으로 정의될 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
도 4a 내지 도 5에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AF1)은 제1 활성 영역(RX1)에 형성될 수 있다. 제1 활성 패턴(AF1)은 제1 활성 영역(RX1)의 기판(100)으로부터 돌출되어 있을 수 있다. 제1 활성 패턴(AF1)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제2 활성 패턴(AF2)은 제2 활성 영역(RX2)에 형성될 수 있다. 제2 활성 패턴(AF2)에 관한 설명은 제1 활성 패턴(AF1)에 관한 설명과 실질적으로 동일할 수 있다.
예를 들어, 제1 활성 패턴(AF1)은 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 활성 패턴(AF1)은 예를 들어, 핀형 패턴일 수 있다. 제1 활성 패턴(AF1)은 트랜지스터의 채널 패턴으로 사용될 수 있다. 제1 활성 패턴(AF1)과, 제2 활성 패턴(AF2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 각각 하나 이상일 수 있다.
제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 동일한 물질을 포함할 수 있다. 다른 예로, 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)는 서로 다른 물질을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 활성 패턴(AF1)의 측벽의 일부 및 제2 활성 패턴(AF2)의 측벽의 일부 상에 형성될 수 있다. 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
게이트 구조체(GS1, GS2, GS3)는 제2 방향(Y)으로 길게 연장될 수 있다. 게이트 구조체(GS1, GS2, GS3)는 각각 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)과 교차할 수 있다. 게이트 구조체(GS1, GS2, GS3)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140) 및 게이트 캡핑 패턴(145)을 포함할 수 있다.
게이트 구조체(GS1, GS2, GS3)는 각각 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 구조체(GS1, GS2, GS3) 중 적어도 하나는 두 부분으로 분리되어, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
게이트 구조체(GS1, GS2, GS3)는 제1 방향(X)으로 연장되는 게이트 절단 패턴(160) 사이에 배치될 수 있다. 게이트 구조체(GS1, GS2, GS3)는 게이트 절단 패턴(160)과 연결될 수 있다.
게이트 절단 패턴(160)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 게이트 절단 패턴(160)은 단일막으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 전극(120)은 제2 방향(Y)으로 길게 연장될 수 있다. 게이트 전극(120)은 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2) 상에 배치될 수 있다. 게이트 전극(120)은 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)과 교차할 수 있다.
게이트 전극(120)은 바디부(120_B)와, 돌출부(120_P)를 포함할 수 있다. 게이트 전극의 바디부(120_B)는 제2 방향(Y)으로 길게 연장될 수 있다. 게이트 전극의 바디부(120_B)는 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2) 상에 배치되어, 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)과 교차할 수 있다.
게이트 전극의 돌출부(120_P)는 제1 방향(X) 및 제2 방향(Y)과 다른 방향으로 돌출될 수 있다. 게이트 전극의 돌출부(120_P)는 기판(100)의 두께 방향으로 돌출될 수 있다. 게이트 전극의 돌출부(120_P)는 이후에 설명될 게이트 컨택(180) 주변에 정의될 수 있다. 게이트 전극의 돌출부(120_P)는 기판(100)에서 멀어짐에 따라 제2 방향(Y)으로의 폭이 감소할 수 있다. 게이트 전극(120) 및 게이트 컨택(180) 사이의 관계는 이하에서 상술한다.
게이트 전극(120)은 예를 들어, 티타늄(Ti), 티타늄 화합물, 탄탈륨(Ta) 및 탄탈륨 화합물 중 적어도 하나를 포함할 수 있다. 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 티타늄(Ti), 탄탈륨(Ta) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 전극(120)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 전극(120)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것이 뿐, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(Y)으로 길게 연장될 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 제1 활성 패턴(AF1), 제2 활성 패턴(AF2) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 도시되지 않았지만, 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)의 프로파일을 따라 계면막이 더 형성될 수 있다. 게이트 절연막(130)은 계면막 상에 형성될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연막(130)은 게이트 절단 패턴(160)의 측벽을 따라 연장되지 않을 수 있다. 즉, 게이트 전극(120)은 게이트 절단 패턴(160)과 접촉할 수 있다.
게이트 절연막(130)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
게이트 캡핑 패턴(145)은 게이트 전극(120) 및 게이트 스페이서(140) 상에 배치될 수 있다. 게이트 캡핑 패턴(145)는 게이트 스페이서(140) 사이에 배치될 수 있다.
게이트 캡핑 패턴(145)은 서로 대향되는 하면(145bs)과 상면(145us)을 포함할 수 있다. 게이트 캡핑 패턴의 하면(145bs)은 기판(100)을 바라볼 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 캡핑 패턴의 상면(145us)은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다. 또한, 게이트 캡핑 패턴의 상면(145us)은 게이트 절단 패턴(160)의 상면과 동일 평면에 놓일 수 있다.
게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인 패턴(150)은 제1 활성 패턴(AF1) 상에 형성될 수 있다. 소오스/드레인 패턴(150)은 기판(100) 상에 위치할 수 있다. 소오스/드레인 패턴(150)은 게이트 구조체(GS1, GS2, GS3)의 적어도 일측에 배치될 수 있다.
소오스/드레인 패턴(150)은 에피택셜 패턴을 포함할 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AF1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
소오스/드레인 패턴(150)은 제2 방향(Y)으로 길게 연장된 형태를 가질 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AF1)과 연결될 수 있다. 예를 들어, 소오스/드레인 패턴(150)은 제1 활성 패턴(AF1) 중 채널로 사용되는 채널 패턴부와 연결될 수 있다.
소오스/드레인 패턴(150)은 각각의 제1 활성 패턴(AF1) 상에 형성된 3개의 에피택셜 패턴이 합쳐진(merged) 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 활성 패턴(AF1) 상에 형성된 에피택셜 패턴은 서로 간에 분리되어 있을 수 있다. 또는, 인접하는 2개의 에피택셜막은 합쳐지고, 나머지 1개는 분리되어 있을 수도 있다.
제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2)에 배치될 수 있다.
제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1)에 형성된 소오스/드레인 패턴(150)과 연결될 수 있다. 도시되지 않았지만, 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2)에 형성된 소오스/드레인 패턴과 연결될 수 있다.
이하의 설명은 제1 활성 영역(RX1) 상에 배치되는 제1 소오스/드레인 컨택(170) 및 제1 게이트 컨택(180)을 이용하여 설명한다.
제1 소오스/드레인 컨택(170)은 소오스/드레인 패턴(150)과 연결될 수 있다. 제1 소오스/드레인 컨택(170)은 소오스/드레인 패턴(150) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(170)과, 소오스/드레인 패턴(150) 사이에, 실리사이드막(155)이 형성될 수 있다. 실리사이드막(155)는 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 실리사이드막(155)는 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 소오스/드레인 컨택(170)은 제2 방향(Y)으로 연장되는 제1 하부 컨택 구조체(171)와, 제1 하부 컨택 구조체(171) 상의 제1 상부 컨택 구조체(172)를 포함할 수 있다. 제1 상부 컨택 구조체(172)는 제1 하부 컨택 구조체(171)로부터 돌출되어 있을 수 있다. 제1 상부 컨택 구조체(172)는 제1 하부 컨택 구조체(171)와 직접 연결되어 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 컨택 구조체(171)의 제2 방향(Y)으로의 폭은 제1 상부 컨택 구조체(172)의 폭보다 크다. 예를 들어, 제2 방향(Y)으로 절단한 단면도에서, 제1 소오스/드레인 컨택(170)은 180도 회전한 "T"자 형상을 가질 수 있다.
하지만, 도 5에서 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 기판(100)에서 멀어짐에 따라 제2 방향(Y)으로의 폭이 증가하거나, 일정할 수 있음은 물론이다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택의 상면(170us)은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다. 제1 상부 컨택 구조체(172)의 상면은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
제1 소오스/드레인 컨택(170)은 제1 컨택 배리어막(170a)와, 제1 컨택 배리어막(170a) 상의 제1 컨택 필링막(170b)을 포함할 수 있다. 제1 컨택 배리어막(170a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. 제1 컨택 필링막(170b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
게이트 컨택(180)은 제1 활성 영역(RX1) 및/또는 제2 활성 영역(RX2) 상에 배치될 수 있다. 게이트 컨택(180)은 제1 활성 영역(RX1) 및/또는 제2 활성 영역(RX2)과 전체적으로 중첩되는 위치에 배치될 수 있다. 게이트 컨택(180)의 일부는 제1 활성 영역(RX1) 상에 배치되고, 게이트 컨택(180)의 또 다른 일부는 제2 활성 영역(RX2) 상에 배치될 수 있다.
게이트 컨택(180)은 게이트 구조체(GS1, GS2, GS3)와 연결될 수 있다. 예를 들어, 게이트 컨택(180)은 게이트 전극(120)과 연결된다.
게이트 컨택(180)은 게이트 전극(120) 상에 배치될 수 있다. 게이트 컨택(180)은 게이트 전극(120)과 접촉한다.
게이트 컨택(180)은 게이트 구조체(GS1, GS2, GS3) 내에 배치될 수 있다. 게이트 구조체(GS1, GS2, GS3)는 게이트 컨택홀(180H)을 포함할 수 있다. 게이트 컨택(180)은 게이트 컨택홀(180H) 내에 배치될 수 있다. 게이트 컨택(180)은 게이트 컨택홀(180H)의 적어도 일부를 채울 수 있다.
게이트 컨택홀(180H)의 적어도 일부는 게이트 전극(120)에 의해 정의될 수 있다. 예를 들어, 게이트 컨택홀(180H)의 적어도 일부는 게이트 전극의 돌출부(120_P)에 의해 정의될 수 있다.
게이트 컨택홀(180H)은 게이트 전극의 돌출부(120_P), 게이트 캡핑 패턴(145) 및 게이트 스페이서(140)에 의해 정의될 수 있다. 즉, 게이트 컨택홀(180H)의 일부는 게이트 전극의 돌출부(120_P)에 의해 정의될 수 있다. 게이트 컨택홀(180H)의 나머지는 게이트 캡핑 패턴(145)과, 게이트 스페이서(140)에 의해 정의될 수 있다.
게이트 전극의 돌출부(120_P)는 게이트 컨택(180)의 측벽의 적어도 일부를 덮을 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극의 돌출부(120_P)는 게이트 컨택(180)의 측벽의 일부를 덮을 수 있다. 게이트 컨택(180)의 측벽의 나머지는 게이트 캡핑 패턴(145) 및 게이트 스페이서(140)에 의해 덮일 수 있다.
도 4a 및 도 4b에서, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극(120)의 일부는 기판(100)의 두께 방향을 따라 게이트 컨택(180)과 게이트 캡핑 패턴(145) 사이에 개재될 수 있다. 게이트 전극의 돌출부(120_P)는 게이트 컨택(180)과 게이트 캡핑 패턴(145) 사이에 개재될 수 있다. 게이트 전극의 돌출부(120_P)는 게이트 컨택(180)과 게이트 캡핑 패턴(145) 사이의 경계를 따라 연장될 수 있다.
도 4a 및 도 4b에서, 게이트 컨택(180)의 측벽은 게이트 전극의 돌출부(120_P) 및 게이트 캡핑 패턴(145)에 의해 덮일 수 있다. 게이트 컨택(180)은 하부 게이트 컨택(181)과, 상부 게이트 컨택(182)을 포함할 수 있다. 게이트 전극의 돌출부(120_P)는 하부 게이트 컨택(181)의 측벽을 덮을 수 있다. 게이트 캡핑 패턴(145)은 상부 게이트 컨택(182)의 측벽을 덮을 수 있다.
게이트 컨택의 상면(180us)은 게이트 캡핑 패턴의 상면(145us)보다 위로 돌출되지 않을 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택의 상면(180us)은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
게이트 컨택(180)은 게이트 컨택 배리어막(180a)와, 게이트 컨택 배리어막(180a) 상의 게이트 컨택 필링막(180b)을 포함할 수 있다. 게이트 컨택 배리어막(180a)는 게이트 컨택홀(180H)의 프로파일을 따라 연장될 수 있다. 게이트 컨택 필링막(180b)은 게이트 컨택 배리어막(180a)이 배치된 게이트 컨택홀(180H)을 채울 수 있다.
도 4a에서, 게이트 컨택 배리어막(180a)는 게이트 캡핑 패턴의 상면(145us)까지 연장될 수 있다. 또는, 게이트 컨택 배리어막(180a)는 게이트 컨택 필링막(180b)의 상면까지 연장될 수 있다.
도 4b에서, 게이트 컨택 배리어막(180a)은 게이트 캡핑 패턴의 상면(145us)까지 연장되지 않는다. 게이트 컨택 배리어막(180a)과 게이트 전극(120)이 동일한 물질을 포함할 경우, 게이트 전극(120)이 형성될 때, 게이트 컨택 배리어막(180a)의 일부도 식각될 수 있다. 또는, 게이트 컨택 배리어막(180a)과 게이트 전극(120)이 동일한 식각 에천트에 식각될 경우, 게이트 전극(120)이 형성될 때, 게이트 컨택 배리어막(180a)의 일부도 식각될 수 있다.
도 2에서, 식각 공정에 의해 게이트 전극(120)이 형성될 때, 게이트 스페이서(140)는 게이트 컨택 배리어막(180a)을 식각 공정으로부터 보호할 수 있다. 이에, 도 4b와 같은 경우에도, 게이트 컨택 배리어막(180a)는 게이트 컨택 필링막(180b)의 상면까지 연장될 수 있다.
게이트 컨택 배리어막(180a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional material) 중 적어도 하나를 포함할 수 있다. 게이트 컨택 필링막(180b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180)의 컨택 필링막(180b)에 포함된 물질의 비저항은 게이트 전극(120)에 포함된 물질의 비저항보다 작다.
도 2, 도 4a, 도 4b, 도 6 내지 도 7b에서, 게이트 전극의 돌출부(120_P)는 서로 대향되는 내측벽(120_Pis)과, 외측벽(120_Pos)을 포함할 수 있다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)을 따라 정의될 수 있다.
게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)은 게이트 컨택(180)을 마주볼 수 있다. 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)은 게이트 컨택(180)과 경계를 이룰 수 있다. 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)은 게이트 컨택(180)과 접촉한다.
게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 캡핑 패턴(145) 및 게이트 스페이서(140)를 마주볼 수 있다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 캡핑 패턴(145) 및 게이트 스페이서(140)와 경계를 이룰 수 있다.
기판(100)에서 멀어짐에 따라, 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)과 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis) 사이의 거리는 감소한다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)과 직접 만날 수 있다.
게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)은 곡면을 포함할 수 있다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)도 곡면을 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)은 게이트 컨택 포켓(120pc)를 정의할 수 있다. 게이트 컨택 포켓(120pc)은 기판(100)을 향해 볼록한 형상을 가질 수 있다. 게이트 컨택 포켓(120pc)의 바닥면은 평평한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 컨택 포켓(120pc)은 전체적으로 곡면에 의해 정의될 수 있음은 물론이다. 게이트 컨택 포켓(120pc)은 게이트 컨택홀(180H)의 일부일 수 있다.
게이트 컨택(180)은 게이트 컨택 포켓(120pc) 내에 배치될 수 있다. 게이트 컨택(180)의 일부는 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)에 의해 둘러싸일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)의 높이(H12)와 동일할 수 있다. 여기에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는 게이트 컨택홀(180H)의 최하부로부터 게이트 전극의 돌출부(120_P)의 최상부까지의 높이일 수 있다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)의 높이(H12)는 게이트 전극의 바디부(120_B)의 상면으로부터 게이트 전극의 돌출부(120_P)의 최상부까지의 높이일 수 있다.
도 7a에서, 게이트 캡핑 패턴(145)과 경계를 이루는 게이트 전극의 돌출부(120_P)에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이는 H11이다. 도 7b에서, 게이트 스페이서(140)와 경계를 이루는 게이트 전극의 돌출부(120_P)에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이는 H11E이다.
도 7a 및 도 7b에서, 게이트 캡핑 패턴(145)과 경계를 이루는 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는, 게이트 스페이서(140)와 경계를 이루는 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11E)보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
게이트 전극의 돌출부(120_P)는 게이트 컨택(180)의 측벽의 적어도 일부를 감싸므로, 게이트 전극(120)과 게이트 컨택(180) 사이의 접촉 면적이 증가할 수 있다. 게이트 컨택의 바닥면과 게이트 전극이 접촉하는 경우와 비교하여, 몇몇 실시예들에 따른 반도체 장치에서 게이트 전극(120)과 게이트 컨택(180) 사이의 접촉 저항은 낮아질 수 있다.
제1 층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 컨택(170) 및 게이트 구조체(GS1, GS2, GS3)를 감쌀 수 있다. 제1 층간 절연막(190)의 상면은 게이트 구조체(GS1, GS2, GS3)의 상면과 동일 평면에 놓일 수 있다. 제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270) 및 게이트 컨택(180)은 제1 층간 절연막(190)의 상면보다 위로 돌출된 부분을 포함하지 않는다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(195)는 제1 층간 절연막(190) 상에 배치될 수 있다. 제2 층간 절연막(195)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 제1 층간 절연막(190) 및 제2 층간 절연막(195) 사이에 식각 정지막이 배치될 수 있다.
배선 구조체(210)은 제2 층간 절연막(195) 내에 배치될 수 있다. 배선 구조체(210)은 예를 들어, 제1 소오스/드레인 컨택(170), 게이트 컨택(180) 및 제2 소오스/드레인 컨택(270)과 전기적으로 연결될 수 있다.
배선 구조체(210)은 제1 소오스/드레인 컨택(170), 제1 게이트 컨택(180) 및 제2 소오스/드레인 컨택(270)과 바로 연결될 수 있다.
배선 구조체(210)는 비아(211)와, 배선 패턴(212)을 포함할 수 있다. 배선 구조체(210)는 배선 배리어막(210a)과, 배선 필링막(210b)을 포함할 수 있다. 비아(211)는 제1 소오스/드레인 컨택(170), 게이트 컨택(180) 및 제2 소오스/드레인 컨택(270)과 바로 연결될 수 있다.
비아(211)과, 배선 패턴(212)은 각각 배선 배리어막(210a)과, 배선 필링막(210b)을 포함할 수 있다. 배선 배리어막(210a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 배선 필링막(210b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 5에서, 배선 패턴(212)은 제1 방향(X)으로 연장되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8 내지 도 10은 각각 도 1의 C - C를 따라 절단한 단면도들이다.
도 8 및 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)의 높이(H12)와 다르다.
도 8에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)의 높이(H12)보다 작다.
게이트 캡핑 패턴(145)을 형성하기 위한 게이트 전극 리세스 공정(도 30)에서, 게이트 컨택(180)의 바닥면을 기준으로 프리 게이트 전극이 많이 식각될 때, 이와 같은 형상이 제조될 수 있다.
도 9에서, 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)의 높이(H11)는 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)의 높이(H12)와 크다.
게이트 캡핑 패턴(145)을 형성하기 위한 게이트 전극 리세스 공정(도 30)에서, 게이트 컨택(180)의 바닥면을 기준으로 프리 게이트 전극이 적게 식각될 때, 이와 같은 형상이 제조될 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극의 돌출부(120_P)는 게이트 컨택의 상면(180us)까지 연장될 수 있다.
제2 방향(Y)으로 절단한 단면도에서, 게이트 컨택홀(180H)은 게이트 전극의 돌출부(120_P)에 의해 정의될 수 있다. 게이트 컨택홀(180H)은 게이트 캡핑 패턴(145)에 의해 정의되지 않는다. 게이트 컨택(180)과 게이트 캡핑 패턴(145)의 경계 사이에 게이트 전극의 돌출부(120_P)가 전체적으로 개재되므로, 게이트 캡핑 패턴(145)은 게이트 컨택(180)의 측벽과 접촉하지 않을 수 있다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 11은 도 1의 A - A를 따라 절단한 단면도이고, 도 12는 도 1의 C - C를 따라 절단한 단면도들이다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180) 상에 배치되는 게이트 컨택 캡핑막(183)을 더 포함할 수 있다. 배선 구조체(210) 중 비아(211)은 게이트 컨택 캡핑막(183)을 관통할 수 있다.
게이트 컨택 캡핑막(183)은 게이트 컨택홀(180H) 내에 배치될 수 있다. 게이트 컨택 캡핑막(183)의 상면은 제1 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 게이트 컨택 캡핑막(183)의 상면은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
게이트 컨택의 상면(180us)은 게이트 캡핑 패턴의 상면(145us)보다 기판(100)에 인접할 수 있다. 제1 활성 패턴(AF1)의 상면을 기준으로, 게이트 컨택의 상면(180us)은 게이트 캡핑 패턴의 상면(145us)보다 낮을 수 있다. 게이트 컨택의 상면(180us)은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓이지 않는다.
게이트 컨택 캡핑막(183)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
배선 구조체(210)를 형성하기 전에, 게이트 컨택 캡핑막(183)을 제거하지 않을 경우, 게이트 컨택(180) 상에 게이트 컨택 캡핑막(183)이 남아 있을 수 있다.
이와 같은 경우, 제1 활성 패턴(AF1)의 상면을 기준으로, 게이트 컨택의 상면(180us)은 제1 소오스/드레인 컨택의 상면(도 3의 170us)보다 낮을 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14a 및 도 14b는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 14a는 도 1의 A - A를 따라 절단한 단면도이고, 도 13, 도 14b 및 도 15는 각각 도 1의 C - C를 따라 절단한 단면도이다.
도 13 내지 도 14b를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180)은 게이트 컨택 배리어막(도 4a의 180a) 없이 게이트 컨택 필링막(180b)을 포함할 수 있다.
게이트 컨택 필링막(180b)은 게이트 전극의 돌출부(120_P)와 접촉할 수 있다.
도 13에서, 게이트 컨택 필링막(180b)은 게이트 캡핑 패턴(145) 및 게이트 스페이서(도 2의 140)와 접촉할 수 있다. 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)과 직접 만날 수 있다.
도 13에서 도시된 것과 달리, 게이트 전극의 돌출부(120_P)는 게이트 캡핑 패턴의 상면(145us) 및 게이트 컨택의 상면(180us)까지 연장될 수 있다.
도 14a 및 도 14b에서, 게이트 전극의 돌출부(120_P)의 외측벽(120_Pos)은 게이트 전극의 돌출부(120_P)의 내측벽(120_Pis)과 직접 만나지 않을 수 있다. 게이트 전극의 돌출부(120_P)는 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓이는 상면을 포함할 수 있다.
게이트 컨택(180)은 게이트 캡핑 패턴(145) 및 게이트 스페이서(140)와 접하지 않을 수 있다. 도 14a에서, 게이트 전극의 돌출부(120_P)는 게이트 절연막(130)의 상면을 덮을 수 있다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연막(130)은 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다.
게이트 전극(120)과 게이트 절단 패턴(160) 사이에, 게이트 절연막(130)이 개재될 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 16은 도 1의 B - B를 따라 절단한 단면도이고, 도 17은 도 1의 C - C를 따라 절단한 단면도들이다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 캡핑 패턴(145)은 게이트 전극(120) 및 게이트 스페이서(140) 상에 배치될 수 있다.
게이트 스페이서(140)의 상면은 게이트 전극(120)의 상면과 같이 제1 활성 패턴(AF1)의 상면을 향해 리세스되어 있을 수 있다.
게이트 캡핑 패턴(145)은 게이트 절단 패턴(160) 상에 배치될 수 있다. 게이트 캡핑 패턴(145)는 게이트 절단 패턴(160)의 상면을 덮을 수 있다.
도시되지 않았지만, 제1 방향(X)으로 절단한 단면도인 도 2에서, 게이트 캡핑 패턴(145)은 게이트 컨택(180)과 제1 층간 절연막(190) 사이에 개재될 수도 있다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 18 내지 도 20은 각각 도 1의 C - C를 따라 절단한 단면도이다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 비아(211)에 포함된 배선 필링막(210b)와, 배선 패턴(212)에 포함된 배선 필링막(210b) 사이에, 배선 배리어막(210a)이 배치될 수 있다.
비아(211)는 배선 패턴(212)와 서로 다른 제조 공정을 통해 형성될 수 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 영역(FX)에 형성된 더미 돌출 패턴(DPF)을 포함할 수 있다. 필드 영역(FX)에 깊은 트렌치(도 2의 DT)는 형성되지 않는다.
더미 돌출 패턴(DPF)의 상면은 필드 절연막(105)에 의해 덮여 있다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)은 베이스 기판(101)과 베이스 기판(101) 상의 매립 절연막(102)를 포함할 수 있다.
베이스 기판(101)은 반도체 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 매립 절연막(102)은 베이스 기판(101)의 상면을 따라 전체적으로 형성될 수 있다. 매립 절연막(102)은 절연 물질을 포함할 수 있다.
도 21a 내지 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1, 도 21a 내지 도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서. 제1 활성 패턴(AF1)은 하부 패턴(BF1)과, 상부 패턴(UF1)을 포함할 수 있다.
하부 패턴(BF1)은 제1 방향(X)으로 길게 연장될 수 있다. 하부 패턴(BF1)은 핀형 모양을 가질 수 있다. 복수의 상부 패턴(UF1)은 하부 패턴(BF1) 상에, 하부 패턴(BF1)과 이격되어 배치될 수 있다. 상부 패턴(UF1)은 제1 방향(X)으로 이격되어 배치될 수 있다. 상부 패턴(UF1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 패턴(UF1)은 소오스/드레인 패턴(150)과 연결될 있다. 상부 패턴(UF1)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 상부 패턴(UF)는 나노 시트 또는 나노 와이어일 수 있다.
게이트 전극(120)은 각각의 상부 패턴(UF1)을 감쌀 수 있다. 기판(100)의 두께 방향으로 이격된 상부 패턴(UF1) 사이에, 게이트 전극(120)은 배치될 수 있다. 게이트 절연막(130)은 각각의 상부 패턴(UF1)을 감쌀 수 있다.
도 21a에서, 게이트 스페이서(140)은 내측 스페이서(141)와, 외측 스페이서(142)를 포함할 수 있다. 내측 스페이서(141)는 외측 스페이서(142)와 다른 물질을 포함할 수도 있고, 외측 스페이서(142)와 동일한 물질을 포함할 수도 있다.
도 21b에서, 도 21a와 달리, 게이트 스페이서(140)는 내측 스페이서를 포함하지 않는다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 21a 및 도 22를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23을 참고하면, 제1 소오스/드레인 컨택(170)의 일부는 소오스/드레인 패턴(150) 내로 삽입될 수 있다.
소오스/드레인 패턴(150)과, 소오스/드레인 패턴(150)과 내로 삽입된 제1 소오스/드레인 컨택(170) 사이에, 실리사이드막(155)이 형성될 수 있다. 제1 소오스/드레인 컨택(170)의 바닥면은 복수의 상부 패턴(UF1) 중 최하부에 배치된 상부 패턴의 상면과, 최상부에 배치된 상부 패턴의 하면 사이에 위치할 수 있다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180)의 일부는 제1 활성 영역(RX1)과 필드 영역(FX)에 걸쳐서 배치될 수 있다. 게이트 컨택(180)의 일부는 제1 활성 영역(RX1)과 중첩되는 위치에 배치될 수 있다.
게이트 컨택(180)의 또 다른 일부는 제2 활성 영역(RX2) 상에 배치될 수 있다.
도시된 것과 달리, 게이트 컨택(180)의 일부는 제2 활성 영역(RX2)과 필드 영역(FX)에 걸쳐서 배치될 수 있다.
도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180)의 일부는 필드 영역(FX) 상에 배치될 수 있다. 게이트 컨택(180)의 일부는 필드 영역(FX)과 전체적으로 중첩되는 위치에 배치될 수 있다.
도시된 것과 달리, 제2 활성 영역(RX2)과 중첩되는 위치에 배치된 게이트 컨택(180) 중 적어도 일부는 제2 활성 영역(RX2)과 필드 영역(FX)에 걸쳐서 배치될 수 있다.
도1, 도 24 및 도 25에서 도시된 것과 달리, 모든 게이트 컨택(180)은 필드 영역(FX)과 중첩되는 위치에 배치될 수 있음은 물론이다.
도 1, 도 24 및 도 25에서, 게이트 컨택(180)의 위치에 따라, 각각의 제1 소오스/드레인 컨택(170)의 단면(제2 방향(Y)으로 절단한 도면)과, 제2 소오스/드레인 컨택(270)의 단면은 180도 회전한 "T"자 형상을 가질 수도 있고, "L"자 형상을 가질 수도 있다.
도 26 내지 도 31은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 26 내지 도 31은 각각 도 1의 C - C를 따라 절단한 단면을 이용한 제조 공정 도면일 수 있다.
도 26을 참고하면, 기판(100) 상에, 제1 활성 패턴(AF1)과 교차하는 프리(pre) 게이트 전극(120a)이 형성된다.
프리 게이트 전극(120a)과, 제1 활성 패턴(AF1) 사이에, 게이트 절연막(130)이 배치될 수 있다.
게이트 절연막(130) 및 프리 게이트 전극(120a)이 형성된 후, 게이트 절단 패턴(160)이 형성될 수 있다.
상술한 것과 달리, 게이트 절단 패턴(160)을 형성한 후, 게이트 절연막(130) 및 프리 게이트 전극(120a)이 형성될 수도 있다. 이와 같은 경우, 도 14와 같이, 게이트 절연막(130)은 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다.
도 27을 참고하면, 프리 게이트 전극(120a) 내에, 게이트 컨택홀(180H)이 형성될 수 있다.
좀 더 구체적으로, 프리 게이트 전극(120a) 상에, 프리 게이트 전극(120a)의 일부를 노출시키는 제1 마스크 패턴이 형성될 수 있다. 제1 마스크 패턴을 이용하여, 프리 게이트 전극(120a)의 일부가 식각될 수 있다. 이를 통해, 게이트 컨택홀(180H)이 형성될 수 있다. 게이트 컨택홀(180H)을 형성한 후, 제1 마스크 패턴은 제거될 수 있다.
제1 방향(X)으로 절단한 도 2와 같은 단면도에서, 게이트 컨택홀(180H)은 게이트 스페이서(140)에 의해 자가 정렬(self-aligned)될 수 있다. 이를 통해, 이 후에 형성되는 게이트 컨택(180)은 게이트 전극(120)과 오정렬(misalignment)이 방지될 수 있다.
도 28을 참고하면, 프리 게이트 전극(120a)의 상면 및 게이트 컨택홀(180H)을 채우는 프리 게이트 컨택(180p)이 형성될 수 있다.
프리 게이트 컨택(180p)은 프리 배리어막(180ap)와, 프리 배리어막(180ap) 상의 프리 필링막(180bp)를 포함할 수 있다. 프리 배리어막(180ap)는 프리 게이트 전극(120a)의 상면 및 게이트 컨택홀(180H)의 프로파일을 따라 연장될 수 있다.
도 28 및 29를 참고하면, 게이트 컨택홀(180H)의 적어도 일부를 채우는 게이트 컨택(180)이 형성될 수 있다.
좀 더 구체적으로, 프리 게이트 컨택(180p)의 일부를 리세스하여, 게이트 컨택홀(180H)의 일부를 채우는 게이트 컨택(180)이 형성될 수 있다. 게이트 컨택(180)이 형성되는 동안, 프리 게이트 컨택(180p)의 상면 상에 배치된 프리 게이트 컨택(180p)이 제거될 수 있다.
또한, 게이트 컨택(180)의 상면은 프리 게이트 전극(120a)의 상면보다 기판(100)을 향해 리세스될 수 있다.
이어서, 게이트 컨택홀(180H)의 나머지를 채우고, 프리 게이트 전극(120a)의 상면을 덮는 컨택 캡핑막(183a)이 형성될 수 있다.
도 30을 참고하면, 프리 게이트 전극(120a)의 상면을 덮는 컨택 캡핑막(183a)을 제거하여, 게이트 컨택홀(180H)의 나머지를 채우는 게이트 컨택 캡핑막(183)이 형성될 수 있다.
게이트 컨택홀(180H) 내에, 게이트 컨택(180) 및 게이트 컨택 캡핑막(183)이 형성될 수 있다.
도 31을 참고하면, 게이트 컨택(180) 및 게이트 컨택 캡핑막(183)을 마스크로 이용하여, 프리 게이트 전극(120a)의 일부가 제거될 수 있다. 프리 게이트 전극(120a)의 일부를 리세스하여, 게이트 전극(120)이 형성될 수 있다.
이어서, 도 4a를 참고하면, 게이트 전극(120) 상에 게이트 캡핑 패턴(145)이 형성될 수 있다.
또한, 게이트 캡핑 패턴(145)을 형성한 후, 제1 소오스/드레인 컨택(도 5의 170)이 형성될 수 있다.
이어서, 게이트 컨택(180)과 바로 연결되는 배선 구조체(210)가 형성될 수 있다.
일 예로, 게이트 컨택 캡핑막(183)은 게이트 캡핑 패턴(145)을 형성하는 과정에서 제거될 수 있다. 다른 예로, 게이트 컨택 캡핑막(183)은 제1 소오스/드레인 컨택(170)이 형성되는 과정에서 제거될 수 있다. 또 다른 예로, 게이트 컨택 캡핑막(183)은 제거되지 않고 게이트 컨택(180) 상에 남아 있을 수도 있다.
도 31에서, 게이트 전극(120)을 형성하는 동안, 게이트 절단 패턴(160)의 일부를 식각되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 전극(120)을 형성하는 동안, 게이트 절단 패턴(160)의 일부가 제거될 수 있다. 이와 같은 경우, 도 17과 같이, 게이트 캡핑 패턴(145)은 게이트 절단 패턴(160)의 상면을 덮을 수 있다.
도 32는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 참고적으로, 도 32는 도 28 이후에 진행되는 공정일 수 있다.
도 32를 참고하면, 게이트 컨택홀(180H)을 전체적으로 채우는 게이트 컨택(180)이 형성될 수 있다.
프리 게이트 전극(120a)의 상면 상에 배치된 프리 게이트 컨택(180p)을 제거하여, 게이트 컨택(180)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
150: 소오스/드레인 패턴 170, 270: 소오스/드레인 컨택
180: 게이트 컨택 AF1, AF2: 활성 패턴
활성 영역: RX1, RX2 필드 영역: FX

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 게이트 전극과, 상기 게이트 전극 상에 배치되는 게이트 캡핑 패턴을 포함하는 게이트 구조체; 및
    상기 게이트 구조체 내에 배치되고, 상기 게이트 전극과 연결되는 게이트 컨택을 포함하고,
    상기 게이트 전극은 상기 게이트 컨택과 상기 게이트 캡핑 패턴 사이의 경계를 따라 연장된 돌출부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극의 돌출부는 상기 게이트 컨택의 측벽의 적어도 일부를 덮는 반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 컨택의 측벽은 상기 게이트 전극의 돌출부에 의해 덮이는 제1 부분과, 상기 게이트 캡핑 패턴에 의해 덮이는 제2 부분을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 캡핑 패턴은 상기 기판을 바라보는 하면과, 하면에 대향되는 상면을 포함하고,
    상기 게이트 컨택의 상면은 상기 게이트 캡핑 패턴의 상면보다 위로 비돌출되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 컨택 상에 배치되는 배선 구조체를 더 포함하고,
    상기 배선 구조체는 비아와, 상기 비아와 연결되는 배선 패턴을 포함하고,
    상기 비아는 상기 게이트 컨택과 바로 연결되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극의 돌출부는 상기 게이트 컨택과 마주보는 제1 측벽과, 상기 제1 측벽과 대향되는 제2 측벽을 포함하고,
    상기 게이트 전극의 돌출부의 제1 측벽은 곡면을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 게이트 전극의 돌출부의 제1 측벽의 높이는 상기 게이트 전극의 돌출부의 제2 측벽의 높이와 동일한 반도체 장치.
  8. 제6 항에 있어서,
    상기 게이트 전극의 돌출부의 제1 측벽의 높이는 상기 게이트 전극의 돌출부의 제2 측벽의 높이보다 큰 반도체 장치.
  9. 제6 항에 있어서,
    상기 게이트 전극의 돌출부의 제1 측벽의 높이는 상기 게이트 전극의 돌출부의 제2 측벽의 높이보다 작은 반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 구조체는 게이트 컨택홀을 포함하고,
    상기 게이트 컨택은 상기 게이트 컨택홀의 프로파일을 따라 연장되는 컨택 배리어막과, 상기 컨택 배리어막 상에 상기 게이트 컨택홀을 채우는 컨택 필링막을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 컨택 배리어막은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 기판 상에 배치되고, 제2 방향으로 연장되는 다채널 활성 패턴을 더 포함하고,
    상기 게이트 구조체는 상기 다채널 활성 패턴과 교차하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 게이트 구조체는 상기 기판과 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하고,
    상기 게이트 절연막은 보론 질화물(boron nitride)를 포함하는 반도체 장치.
  14. 활성 영역 및 필드 영역을 포함하는 기판;
    상기 활성 영역에 배치되고, 제1 방향으로 연장되는 다채널 활성 패턴;
    상기 다채널 활성 패턴과 교차되고, 제2 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조체;
    상기 게이트 구조체의 적어도 일측에 배치되고, 상기 다채널 활성 패턴과 연결되는 소오스/드레인 패턴;
    상기 기판의 활성 영역에 배치되고, 상기 게이트 전극과 연결되는 게이트 컨택; 및
    상기 기판의 활성 영역에 배치되고, 상기 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택을 포함하고,
    상기 게이트 전극은 내측벽과, 상기 내측벽과 대향되고 상기 내측벽의 둘레를 따라 정의되는 외측벽을 포함하는 돌출부를 포함하고,
    상기 게이트 컨택의 적어도 일부는 상기 게이트 전극의 돌출부의 내측벽에 의해 정의된 포켓(pocket) 내에 배치되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 게이트 구조체는 상기 제2 방향으로 연장되는 상기 게이트 전극의 측벽 상에 배치되는 게이트 스페이서와, 상기 게이트 전극의 상면을 따라 연장되는 게이트 캡핑 패턴을 포함하고,
    상기 게이트 전극의 돌출부의 외측벽은 상기 게이트 스페이서 및 상기 게이트 캡핑 패턴과 경계를 이루는 반도체 장치.
  16. 제14 항에 있어서,
    상기 게이트 전극의 돌출부는 상기 게이트 컨택의 상면까지 연장되는 반도체 장치.
  17. 제14 항에 있어서,
    상기 게이트 구조체 상에 배치되는 배선 구조체를 더 포함하고,
    상기 배선 구조체는 비아와, 상기 비아와 연결되는 배선 패턴을 포함하고,
    상기 비아는 상기 게이트 컨택과 바로 연결되는 반도체 장치.
  18. 제14 항에 있어서,
    상기 게이트 전극의 돌출부는 상기 기판의 두께 방향으로 연장되는 반도체 장치.
  19. 기판 상에, 서로 간에 이격된 복수의 나노 시트들로, 각각의 상기 나노 시트는 제1 방향으로 연장되는 복수의 나노 시트들;
    상기 기판 상에, 각각의 상기 나노 시트를 감싸고, 제2 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조체;
    상기 복수의 나노 시트들과 연결되고, 상기 게이트 구조체의 적어도 일측에 배치되는 소오스/드레인 패턴; 및
    상기 게이트 구조체 내에 배치되고, 상기 게이트 전극과 연결되는 게이트 컨택을 포함하고,
    상기 게이트 전극은 상기 게이트 컨택의 측벽의 적어도 일부를 덮고, 상기 기판의 두께 방향으로 돌출된 돌출부를 포함하고,
    상기 게이트 전극의 돌출부는 상기 게이트 컨택과 접촉하는 제1 측벽과, 상기 제1 측벽과 대향되고 상기 제1 측벽과 직접 만나는 제2 측벽을 포함하고,
    상기 게이트 전극의 돌출부의 제1 측벽은 곡면을 포함하는 반도체 장치.
  20. 기판 상에 프리 게이트 전극을 형성하고,
    상기 프리 게이트 전극 내에, 게이트 컨택홀을 형성하고,
    상기 게이트 컨택홀의 적어도 일부를 채우는 게이트 컨택을 형성하고,
    상기 게이트 컨택을 마스크로 이용하여 상기 프리 게이트 전극의 일부를 리세스하여, 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 캡핑 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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