KR20210098565A - 파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지 Download PDF

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Abstract

본 출원의 일 측면에 따르는 패키지 기판은 기판 몸체부, 및 상기 기판 몸체부의 제1 면 상에 배치되는 제1 파워 트레이스 패턴 및 제1 접지 트레이스 패턴을 포함한다. 상기 제1 파워 트레이스 패턴은 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하고, 상기 제1 접지 트레이스 패턴은 모 접지 라인부, 상기 모 접지 라인부에서 분기되는 적어도 하나의 자 접지 라인부를 구비한다. 상기 제1 파워 트레이스 패턴의 적어도 일부분은 상기 제1 접지 트레이스 패턴의 적어도 일부분을 둘러싸고, 상기 제1 접지 트레이스 패턴의 적어도 일부분은 상기 제1 파워 트레이스 패턴의 적어도 일부분을 둘러싸도록 배치된다.

Description

파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지{Package substrate having power trace pattern and ground trace pattern, and semiconductor package including the same}
본 출원은 대체로(generally) 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것으로서, 보다 상세하게는 파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 반도체 제품을 낮은 비용으로 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 기술이다. 반도체 패키지 기술은 웨이퍼 공정을 거쳐 회로부가 형성된 반도체 칩을 패키지 기판 상에 실장하는 기술, 상기 패키지 기판을 통하여 반도체 칩과 외부 전자 기기와의 전기적 연결을 확보하는 기술, 상기 반도체 칩을 외부 환경으로부터 보호하는 기술 등을 의미한다.
최근에는, 패키지 제품의 경박단소화 경향에 따라, 이에 상응하는 패키지 기판의 설계 기술이 다양하게 연구되고 있다. 또한, 패키지 기판의 박형화에 대응하여, 상기 패키지 기판 내에서 소자 동작의 안정성 및 신뢰성을 보증하는 회로 패턴 설계 기술에 대한 연구도 지속되고 있다.
본 출원의 일 실시 예는, 소자 동작의 안정성 및 신뢰성을 향상시키는 파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판을 제공한다.
본 출원의 일 측면에 따르는 패키지 기판은 기판 몸체부, 및 상기 기판 몸체부의 제1 면 상에 배치되는 제1 파워 트레이스 패턴 및 제1 접지 트레이스 패턴을 포함한다. 상기 제1 파워 트레이스 패턴은 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하고, 상기 제1 접지 트레이스 패턴은 모 접지 라인부, 상기 모 접지 라인부에서 분기되는 적어도 하나의 자 접지 라인부를 구비한다. 상기 제1 파워 트레이스 패턴의 적어도 일부분은 상기 제1 접지 트레이스 패턴의 적어도 일부분을 둘러싸고, 상기 제1 접지 트레이스 패턴의 적어도 일부분은 상기 제1 파워 트레이스 패턴의 적어도 일부분을 둘러싸도록 배치된다.
본 출원의 다른 측면에 따르는 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상에 실장되는 반도체 칩을 포함한다. 상기 패키지 기판은 서로 다른 제1 및 제2 면을 구비하는 기판 몸체부, 상기 제1 면 상에서 측면 방향으로 서로 교대로 배치되는 제1 파워 트레이스 패턴 및 제1 접지 트레이스 패턴, 및 상기 제2 면 상에서 측면 방향으로 서로 교대로 배치되는 제2 파워 트레이스 패턴 및 제2 접지 트레이스 패턴을 포함한다. 상기 제1 및 제2 파워 트레이스 패턴은 파워 라인 비아에 의해 전기적으로 연결되고, 상기 제1 및 제2 접지 트레이스 패턴은 접지 라인 비아에 의해 전기적으로 연결된다. 상기 제1 파워 트레이스 패턴과 상기 제2 접지 트레이스 패턴은 상기 제1 및 제2 면에 수직인 방향으로 서로 중첩되도록 배치된다. 상기 제1 접지 트레이스 패턴과 상기 제2 파워 트레이스 패턴은 상기 제1 및 제2 면에 수직인 방향으로 서로 중첩되도록 배치된다.
본 출원의 실시 예들에 따르면, 패키지 기판 내에서 동일 면 상에 배치되는 파워 트레이스 패턴과 접지 트레이스 패턴은 서로 인접하도록 배치될 수 있다. 또한, 서로 다른 면 상에 배치되는 파워 트레이스 패턴과 접지 트레이스 패턴은 서로 중첩되도록 배치될 수 있다. 상기 파워 트레이스 패턴과 상기 접지 트레이스 패턴의 배치를 통해, 캐패시터 소자를 형성할 수 있다.
이 때, 서로 다른 면 상에 배치되는 파워 트레이스 패턴은 파워 라인 비아로 연결되고, 서로 다른 면 상에 배치되는 접지 트레이스 패턴은 접지 라인 비아로 연결될 수 있다. 이에 따라, 복수의 파워 트레이스 패턴 및 복수의 접지 트레이스 패턴은 각각 전기적 병렬 연결 될 수 있다.
상술한 배치 구성을 통해, 외부 전력을 소모하는 반도체 패키지의 동작 시에, 상기 캐패시터 소자에 의해 상기 반도체 패키지 내부로부터 새로운 전력이 신속히 보충 공급될 수 있다. 또한, 상기 파워 트레이스 패턴이 상기 전기적 병렬 연결을 통해 복수의 전기적 경로를 가짐으로써, 상기 반도체 패키지 내부에 전력이 원활하게 공급될 수 있다. 또한, 상기 병렬 연결되는 복수의 접지 트레이스 패턴을 통해 상기 반도체 패키지 내부에 접지 전위가 안정적으로 유지될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지(1)를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2c는 본 출원의 일 실시 예에 따르는 파워 트레이스 패턴 및 접지 트레이스 패턴을 개략적으로 설명하는 도면이다.
도 3은 본 출원의 일 실시 예에 따르는 패키지 기판의 일 면 상에 배치되는 트레이스 패턴을 개략적으로 나타내는 도면이다.
도 4는 본 출원의 일 실시 예에 따르는 패키지 기판의 다른 일 면 상에 배치되는 트레이스 패턴을 개략적으로 나타내는 도면이다.
도 5a는 본 출원의 일 실시 예에 있어서, 서로 다른 면 상에 배치되는 트레이스 패턴들을 포함하는 패키지 기판을 개략적으로 나타내는 사시도이다. 도 5b는 도 5a의 패키지 기판의 내부 구조도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상" 및 "하"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지(1)를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 반도체 패키지(1)는 패키지 기판(100) 및 패키지 기판(100) 상에 실장되는 반도체 칩(200)을 포함한다. 패키지 기판(100)과 반도체 칩(200)은 본딩 와이어(310)에 의해 전기적으로 연결될 수 있다.
패키지 기판(100)은 기판 몸체부(101)를 구비할 수 있다. 기판 몸체부(101)은 제1 층간 절연층(101a)과 제2 층간 절연층(101b)을 포함할 수 있다. 기판 몸체부(101)는 제1 면(S1), 제2 면(S2) 및 제3 면(S3)을 구비할 수 있다. 제1 면(S1)은 제1 층간 절연층(101a)의 상부면일 수 있다. 제2 면(S1)은 기판 몸체부(101)의 내부면으로서, 제1 층간 절연층(101a)과 제2 층간 절연층(101b)의 계면일 수 있다. 제3 면(S3)는 제2 층간 절연층(101b)의 하부면일 수 있다.
기판 몸체부(101)의 제1 면(S1) 상에는 본딩 패드(110)가 배치될 수 있다. 본딩 패드(110)는 반도체 칩(200)과의 와이어본딩을 위한 본드 핑거로서 기능할 수 있다. 기판 몸체부(101)의 제1 면(S1) 상에는 본딩 패드(110)와 전기적으로 연결되는 제1 배선(120)이 배치될 수 있다. 제1 배선(120)은 제1 파워 트레이스 패턴(미도시) 및 제1 접지 트레이스 패턴(미도시)을 각각 포함할 수 있다.
기판 몸체부(101)의 제2 면(S2) 상에는 제2 배선(130)이 배치될 수 있다. 제2 배선(130)은 제2 파워 트레이스 패턴(미도시) 및 제2 접지 트레이스 패턴(미도시)을 각각 포함할 수 있다.
기판 몸체부(101)의 제3 면(S3) 상에는 범프 패드(140)가 배치될 수 있다. 일 실시 예로서, 범프 패드(140)는 제3 면(S3)과 동일 평면 상에 하부면이 노출되고, 상기 하부면을 제외한 나머지 부분은 제2 층간 절연층(101b)에 의해 매립될 수 있다.
범프 패드(140)의 상기 하부면 상에 접속 구조물(150)이 배치될 수 있다. 접속 구조물(150)은 일 예로서, 범프 또는 솔더볼일 수 있다. 접속 구조물(150)은 외부의 인쇄회로기판 또는 외부 시스템에 접속될 수 있다. 한편, 접속 구조물(150)은 수행하는 기능에 따라, 파워 핀 구조물, 접지 핀 구조물, 및 입출력 핀 구조물로 분류될 수 있다. 비록 도 1에 구체적으로 도시되지 않았지만, 반도체 패키지(1)는 접속 구조물(150)로서, 파워 핀 구조물, 접지 핀 구조물, 및 입출력 핀 구조물을 포함할 수 있다. 상기 파워 핀 구조물, 상기 접지 핀 구조물, 및 상기 입출력 핀 구조물은 제3 면(S3) 상에 서로 이격하여 배치될 수 있다.
도 1을 다시 참조하면, 제1 층간 절연층(101a)의 내부에는 제1 비아(161)가 배치될 수 있다. 제1 비아(161)은 제1 배선(120)과 제2 배선(130)을 전기적으로 연결할 수 있다. 제2 층간 절연층(101b)의 내부에는 제2 비아(162)가 배치될 수 있다. 제2 비아(162)는 범프 패드(140)와 제2 배선(130)을 전기적으로 연결할 수 있다.
후술하는 바와 같이, 본 출원의 실시예들에 있어서, 접속 구조물(150)이 상기 파워 핀 구조물인 경우, 상기 파워 핀 구조물과 전기적으로 연결되는 일 내부 배선으로서, 범프 패드(140)(즉, 파워 라인 범프 패드), 제2 비아(162)(즉, 제2 파워 라인 비아), 제2 배선(130)(즉, 제2 파워 트레이스 패턴), 제1 비아(161)(즉, 제1 파워 라인 비아), 제1 배선(120)(즉, 제1 파워 트레이스 패턴) 및 본딩 패드(110)(즉, 파워 패드)가 각각 배치될 수 있다. 접속 구조물(150)이 상기 접지 핀 구조물인 경우, 상기 접지 핀 구조물과 전기적으로 연결되는 다른 내부 배선으로서, 범프 패드(140)(즉, 접지 라인 범프 패드), 제2 비아(162)(즉, 제2 접지 라인 비아), 제2 배선(130)(즉, 제2 접지 트레이스 패턴), 제1 비아(161)(즉, 제1 접지 라인 비아), 제1 배선(120)(즉, 제1 접지 트레이스 패턴), 및 본딩 패드(110)(즉, 접지 패드)가 각각 배치될 수 있다.
이때, 도 2a 내지 도 2c, 도 3, 도 4, 도 5a 및 도 5b와 관련하여 후술하는 바와 같이, 상기 제1 파워 트레이스 패턴 및 상기 제1 접지 트레이스 패턴은 제1 면(S1) 상에서 인접하여 배치될 수 있다. 상기 제2 파워 트레이스 패턴 및 상기 제2 접지 트레이스 패턴은 제2 면(S2) 상에서 인접하여 배치될 수 있다.
또한, 도 2a 내지 도 2c, 도 3, 도 4, 도 5a 및 도 5b와 관련하여 후술하는 바와 같이, 제1 면(S1) 상의 상기 제1 파워 트레이스 패턴은 제2 면(S2) 상의 상기 제2 접지 트레이스 패턴과 서로 중첩되도록 배치될 수 있다. 제1 면(S1) 상의 상기 제1 접지 트레이스 패턴은 제2 면(S2) 상의 상기 제2 파워 트레이스 패턴과 서로 중첩되도록 배치될 수 있다.
도 2a 내지 도 2c는 본 출원의 일 실시 예에 따르는 파워 트레이스 패턴 및 접지 트레이스 패턴을 개략적으로 설명하는 도면이다. 구체적으로, 도 2a는 동일 평면 상에서 상기 파워 트레이스 패턴 및 상기 접지 트레이스 패턴의 배치에 따라 형성되는 캐패시터 소자를 개략적으로 설명하는 도면이다. 도 2b는 서로 다른 평면 상에서 상기 파워 트레이스 패턴 및 상기 접지 트레이스 패턴의 배치에 따라 형성되는 캐패시터 소자를 개략적으로 설명하는 도면이다. 도 2c는 본 출원의 일 실시 예에 따르는 파워 트레이스 패턴 및 접지 트레이스 패턴의 배치에 따라 형성되는 캐패시터 소자에 기인하는 파워 전달 특성을 개략적으로 설명하는 모식도이다.
도 2a를 참조하면, 제1 평면(S10) 상에 제1 파워 트레이스 패턴(10a) 및 제1 접지 트레이스 패턴(10b)이 배치될 수 있다. 제1 파워 트레이스 패턴(10a) 및 제1 접지 트레이스 패턴(10b)은 소정 거리(d1)로 이격하여 배치될 수 있다. 제1 파워 트레이스 패턴(10a) 및 제1 접지 트레이스 패턴(10b) 사이에는 유전체로 기능하는 제1 절연층(10c)이 삽입 배치될 수 있다. 제1 파워 트레이스 패턴(10a), 제1 절연층(10c) 및 제1 접지 트레이스 패턴(10b)은 제1 평면(S10) 상에서 각각 소정의 두께(t1)을 가질 수 있다.본 실시 예에서, 제1 파워 트레이스 패턴(10a), 제1 절연 물질(10c) 및 제1 접지 트레이스 패턴(10b)은 제1 평면(S10) 상에서 제1 캐패시터 소자(C1)를 구성할 수 있다. 제1 파워 트레이스 패턴(10a) 및 제1 접지 트레이스 패턴(10b)이 소정의 측면 면적(A1)을 가질 때, 제1 평면(S10) 상에서 제1 캐패시터 소자(C1)의 캐패시턴스는 제1 절연 물질(10c)의 유전율 및 측면 면적(A1)의 곱에 비례하고, 제1 파워 트레이스 패턴(10a) 및 제2 접지 트레이스 패턴(10b) 사이의 거리(d1)에 반비례할 수 있다.
한편, 도 1의 반도체 패키지(1)에서, 외부 시스템으로부터 공급되는 전력이 접합 구조물(150)로 입력되어, 범프 패드(140), 제2 비아(162), 제2 배선(130), 제1 비아(161), 및 제1 배선(120)을 경유하여, 본딩 패드(110)를 통해 출력되어 반도체 칩(200)으로 전달될 수 있다. 그리고, 반도체 칩(200)에서 각종 연산 및 제어 동작을 수행할 때, 상기 전력이 소모될 수 있다. 본 실시 예에서는, 제1 평면(S10) 상에서 제1 파워 트레이스 패턴(10a) 및 제1 접지 트레이스 패턴(10b)에 의해 제1 캐피시터 소자(C1)가 형성될 수 있다. 본 실시 예에서는, 제1 캐패시터 소자(C1)를 통해 상기 소모되는 전력에 대응하여 새로운 전력을 패키지 기판(100) 내부로부터 보다 신속하게 보충할 수 있다. 즉, 제1 캐패시터 소자(C1)가 패키지 기판(100)에 배치되는 예비 전원의 역할을 수행할 수 있다. 이에 따라, 소자 동작 시의 전압 강하 현상 등을 방지하여 반도체 패키지가 원활하게 동작하도록 도울 수 있다.
도 2b를 참조하면, 제1 평면(S10) 상에 제1 파워 트레이스 패턴(10a)이 배치되고, 제1 평면(S10)과 다른 제2 평면(S20) 상에 제2 접지 트레이스 패턴(20b)이 배치된다. 제1 파워 트레이스 패턴(10a) 및 제2 접지 트레이스 패턴(20b)은 서로 다른 평면에서 서로 중첩되도록 배치될 수 있다. 제2 접지 트레이스 패턴(20b)은 소정의 제2 두께(t2)를 가질 수 있다. 제1 파워 트레이스 패턴(10a) 및 제2 접지 트레이스 패턴(20b)은 소정의 거리(d2)로 이격하여 배치될 수 있다. 제1 파워 트레이스 패턴(10a) 및 제2 접지 트레이스 패턴(20b) 사이에는 유전체로 기능하는 제2 절연 물질(20c)이 삽입 배치될 수 있다.
본 실시 예에서, 제1 파워 트레이스 패턴(10a), 제2 절연층(20c) 및 제2 접지 트레이스 패턴(20b)은 제1 및 제2 평면(S10, S20)에 수직인 방향으로 제2 캐패시터 소자(C2)를 구성할 수 있다. 제1 파워 트레이스 패턴(10a)이 제1 평면(S10) 상에서 소정의 면적(A2)를 가지고, 제2 접지 트레이스 패턴(20b)이 제2 평면(S20) 상에서 동일한 면적(A2)을 가질 수 있다. 즉, 제1 파워 트레이스 패턴(10a)과 제2 접지 트레이스 패턴(20b)은 서로 중첩되는 면적(A2)을 가질 수 있다. 이 때, 제2 캐패시터 소자(C2)의 캐패시턴스는 제2 절연 물질(20c)의 유전율 및 중첩되는 면적(A2)의 곱에 비례하고, 제1 파워 트레이스 패턴(10a) 및 제2 접지 트레이스 패턴(20b) 사이의 거리(d2)에 반비례할 수 있다.
본 실시 예에서는, 제1 및 제2 평면(S10, S20)에 각각 수직한 방향으로 형성되는 제2 캐패시터(C2)가 제1 파워 트레이스 패턴(10a)으로 전력을 공급할 수 있다. 이에 따라, 외부 전력을 소모하는 반도체 패키지의 동작 시에, 상기 소모되는 외부 전력에 대해 새로운 전력을 신속히 보충할 수 있다. 이에 따라, 제2 캐패시터(C2)는 반도체 패키지 내로 공급되는 전력을 안정적으로 유지시킬 수 있다.
도 2c를 참조하면, 제1 평면(S10) 상에 제1 파워 트레이스 패턴(10a)과 제1 접지 트레이스 패턴(10b)이 인접하여 배치된다. 또한, 제1 평면(S10)과는 다른 평면인 제2 평면(S20) 상에 제2 파워 트레이스 패턴(20a)과 제2 접지 트레이스 패턴(20b)이 인접하여 배치될 수 있다. 제1 파워 트레이스 패턴(10a)과 제2 접지 트레이스 패턴(20b)이 제1 및 제2 평면(S10, S20)에 수직한 방향으로 서로 중첩되도록 배치될 수 있다. 또한, 제1 접지 트레이스 패턴(10b)과 제2 파워 트레이스 패턴(20a)이 제1 및 제2 평면(S10, S20)에 수직한 방향으로 서로 중첩되도록 배치될 수 있다. 한편, 제1 평면(S10) 상에서 제1 파워 트레이스 패턴(10a)과 제1 접지 트레이스 패턴(10b) 사이에는 유전체로 기능하는 상기 제1 절연 물질(미도시)이 배치될 수 있다. 제1 평면(S10)의 제1 파워 트레이스 패턴(10a)과 제2 평면(S20)의 제2 접지 트레이스 패턴(20b) 사이에는 유전체로 기능하는 상기 제2 절연 물질(미도시)이 배치될 수 있다. 제2 평면(S20)에서 제2 접지 트레이스 패턴(20b)과 제2 파워 트레이스 패턴(20a) 사이에는 유전체로 기능하는 제3 절연 물질(미도시)이 배치될 수 있다. 제1 평면(S10)의 제1 접지 트레이스 패턴(10b)와 제2 평면(S20)의 제2 파워 트레이스 패턴(20a) 사이에는 유전체로 기능하는 제4 절연 물질(미도시)이 배치될 수 있다.
상술한 배치를 통해, 제1 평면(S10) 상에서, 제1 파워 트레이스 패턴(10a), 상기 제1 절연 물질, 및 제1 접지 트레이스 패턴(10b)에 의해 제1 캐패시터 소자(C1)가 형성될 수 있다. 제1 평면(S10)과 제2 평면(S20) 사이에서 제1 파워 트레이스 패턴(10a), 상기 제2 절연 물질, 및 제2 접지 트레이스 패턴(20b)에 의해 제2 캐패시터 소자(C1)가 형성될 수 있다. 제2 평면(S20) 상에서, 제2 파워 트레이스 패턴(20a), 상기 제3 절연 물질, 및 제2 접지 트레이스 패턴(20b)에 의해 제3 캐패시터 소자(C3)가 형성될 수 있다. 제1 평면(S10)과 제2 평면(S20) 사이에서 제2 파워 트레이스 패턴(20a), 상기 제4 절연 물질, 및 제1 접지 트레이스 패턴(10b)에 의해 제4 캐패시터 소자(C4)가 형성될 수 있다. 제1 내지 제4 캐패시터 소자(C1, C2, C3, C4)는 각각 제1 파워 트레이스 패턴(10a) 또는 제2 파워 트레이스 패턴(20a)에 전하를 공급할 수 있다. 이에 따라, 외부 전력을 소모하는 반도체 패키지의 동작 시에, 제1 내지 제4 캐패시터 소자(C1, C2, C3, C4)는 상기 소모되는 외부 전력에 대해 새로운 전력을 신속히 보충할 수 있어서, 반도체 패키지 내에 공급되는 전력을 안정적으로 유지시킬 수 있다.
도 3은 본 출원의 일 실시 예에 따르는 패키지 기판의 일 면 상에 배치되는 트레이스 패턴을 개략적으로 나타내는 도면이다. 도 4는 본 출원의 일 실시 예에 따르는 패키지 기판의 다른 일 면 상에 배치되는 트레이스 패턴을 개략적으로 나타내는 도면이다. 도 5a는 본 출원의 일 실시 예에 있어서, 서로 다른 면 상에 배치되는 트레이스 패턴들을 포함하는 패키지 기판을 개략적으로 나타내는 사시도이다. 도 5b는 도 5a의 패키지 기판에 대한 내부 구조도로서, 도 5b는 도 5a의 제3 절연층(3100)의 도시가 생략된다. 도 5b는 도 3의 트레이스 패턴과 도 4의 트레이스 패턴이 비아를 통해 연결된 상기 패키지 기판의 구조를 나타낸다.
도 3의 트레이스 패턴(1000)은 도 1과 관련하여 상술한 패키지 기판(100)에서, 제1 면(S1) 상에 배치되는 제1 배선(120)의 일부분일 수 있다. 도 4의 트레이스 패턴(2000)은 도 1과 관련하여 상술한 패키지 기판(100)에서, 제2 면(S2) 상에 배치되는 제2 배선(130)의 일부분일 수 있다. 이하에서는, 설명의 편의상 도 3의 트레이스 패턴(1000)은 제1 트레이스 패턴(1000)으로 명명하고, 도 4의 트레이스 패턴(2000)을 제2 트레이스 패턴(2000)으로 명명한다.
도 3을 참조하면, 제1 트레이스 패턴(1000)은 제1 파워 트레이스 패턴(1000a) 및 제1 접지 트레이스 패턴(1000b)을 포함할 수 있다.
제1 파워 트레이스 패턴(1000a)의 일 단은 파워 패드(1101)에 연결되고, 제1 접지 트레이스 패턴(1000b)의 일 단은 접지 패드(1201)에 연결될 수 있다. 파워 패드(1101) 및 접지 패드(1201)는 서로 인접하여 배치될 수 있다. 다만, 파워 패드(1101) 및 접지 패드(1201)는 서로 이격하여 배치됨으로써, 서로 전기적으로 절연될 수 있다.
파워 패드(1101) 및 접지 패드(1201)는 도 1의 기판 몸체부(101)의 제1 면(S1) 상에 배치되는 본딩 패드(110)에 각각 대응될 수 있다. 파워 패드(1101)는 제1 면(S1) 상에 실장되는 반도체 칩(200)의 칩 패드(210) 중 파워 칩 패드와 와이어본딩될 수 있다. 접지 패드(1201)는 반도체 칩(200)의 칩 패드(210) 중 접지 칩 패드와 와이어본딩될 수 있다.
제1 파워 트레이스 패턴(1000a)은 파워 패드(1101)와 연결되는 모 파워 라인부(1110) 및 모 파워 라인부(1110)에서 분기되는 제1 내지 제3 자 파워 라인부(1120, 1130, 1140)를 포함할 수 있다. 제1 접지 트레이스 패턴(1000b)은 접지 패드(1201)와 연결되는 모 접지 라인부(1210) 및 모 접지 라인부(1210)에서 분기되는 제1 내지 제3 자 접지 라인부(1220, 1230, 1240)를 포함할 수 있다.
제1 파워 트레이스 패턴(1000a)과 제1 접지 트레이스 패턴(1000b)은 서로 인접하여 배치될 수 있다. 제1 파워 트레이스 패턴(1000a)과 제1 접지 트레이스 패턴(1000b)은 서로 이격하여 배치됨으로써, 서로 전기적으로 절연될 수 있다. 일 실시 예에서, 제1 파워 트레이스 패턴(1000a)의 적어도 일부분은 제1 접지 트레이스 패턴(1000b)의 적어도 일부분을 둘러싸고, 제1 접지 트레이스 패턴(1000b)의 적어도 일부분은 제1 파워 트레이스 패턴(1000a)의 적어도 일부분을 둘러싸도록 배치될 수 있다. 도 3을 다시 참조하면, 제1 파워 트레이스 패턴(1000a)과 제1 접지 트레이스 패턴(1000b) 사이에는 유전체로 기능하는 제1 절연층(1300)이 배치될 수 있다. 이에 따라, 제1 파워 트레이스 패턴(1000a), 제1 절연층(1300) 및 제1 접지 트레이스 패턴(1000b)이 서로 중첩되는 영역에서, 도 2a와 관련하여 설명한 제1 캐패시터 소자(C1)와 실질적으로 동일한 구성의 캐패시터 소자가 형성될 수 있다.
도 3을 다시 참조하면, 모 파워 라인부(1110)는 모 접지 라인부(1210)에 인접하여 배치될 수 있다. 모 파워 라인부(1110)는 모 접지 라인부(1210)를 둘러싸도록 배치될 수 있다. 모 파워 라인부(1110)는 파워 패드(1101)와 연결되는 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1110E)에 이를 수 있다.
모 파워 라인부(1110)에는 도 4의 제2 파워 트레이스 패턴(2000a)의 모 파워 라인부(2110)와 연결되는 파워 라인 비아(PV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 파워 라인 비아(PV)는 제1 트레이스 패턴(1000)의 중앙에 배치될 수 있고, 또한, 모 파워 라인부(1110)의 상기 일 단부 및 타 단부(1110E)에 인접하여 배치될 수 있다. 상기 일 단부는 제1 자 파워 라인부(1120)와의 경계(PB1)와 인접하여 배치될 수 있다.
제1 자 파워 라인부(1120)는 모 파워 라인부(1110)의 일부분에서 분기되어, 모 파워 라인부(1110)를 둘러싸도록 배치될 수 있다. 제1 자 파워 라인부(1120)는 모 파워 라인부(1110)와의 경계(PB1)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1120E)에 이를 수 있다. 제1 자 파워 라인부(1120)에는 도 4의 제2 파워 트레이스 패턴(2000a)의 제1 자 파워 라인부(2120)와 연결되는 파워 라인 비아(PV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제1 자 파워 라인부(1120)의 파워 라인 비아(PV)는 제1 파워 라인부(1120)의 상기 일 단부 및 타 단부(1120E)에 인접하여 배치될 수 있다.
제2 자 파워 라인부(1130)는 제1 자 파워 라인부(1120)의 일부분에서 분기되어, 제1 자 파워 라인부(1120) 및 모 파워 라인부(1110)를 둘러싸도록 배치될 수 있다. 제2 자 파워 라인부(1130)는 제1 자 파워 라인부(1120)와의 경계(PB2)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1130E)에 이를 수 있다. 제2 자 파워 라인부(1130)에는 도 4의 제2 파워 트레이스 패턴(2000a)의 제2 자 파워 라인부(2130)와 연결되는 파워 라인 비아(PV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제2 자 파워 라인부(1130)의 파워 라인 비아(PV)는 제2 파워 라인부(1130)의 상기 일 단부 및 타 단부(1130E)에 인접하여 배치될 수 있다.
제3 자 파워 라인부(1140)는 제2 자 파워 라인부(1130)의 일부분에서 분기되어, 제2 자 파워 라인부(1130), 제1 자 파워 라인부(1120) 및 모 파워 라인부(1110)를 둘러싸도록 배치될 수 있다. 제3 자 파워 라인부(1140)는 제2 자 파워 라인부(1130)와의 경계(PB3)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1140E)에 이를 수 있다. 제3 자 파워 라인부(1140)에는 도 4의 제2 파워 트레이스 패턴(2000a)의 제3 자 파워 라인부(2140)와 연결되는 파워 라인 비아(PV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제3 자 파워 라인부(1140)의 파워 라인 비아(PV)는 제3 파워 라인부(1140)의 타 단부(1140E)에 인접하여 배치될 수 있다.
도 3을 다시 참조하면, 제1 접지 트레이스 패턴(1000b)이 제1 파워 트레이스 패턴(1000a)과 인접하여 배치된다. 모 접지 라인부(1210)는 모 파워 라인부(1110)에 인접하여 배치될 수 있다. 모 접지 라인부(1210)는 접지 패드(1201)와 연결되는 일 단부로부터 x-방향으로 연장되어 타 단부(1210E)에 이를 수 있다.
모 접지 라인부(1210)에는 도 4의 제2 접지 트레이스 패턴(2000b)의 모 접지 라인부(2210)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다. 도 4에 도시되는 것과 같이, 접지 라인 비아(GV)는 제1 트레이스 패턴(1000)의 중앙에서, 파워 라인 비아(PV)와 인접하여 배치될 수 있다. 제1 자 접지 라인부(1220)는 모 접지 라인부(1210)의 일부분에서 분기되어, 모 접지 라인부(1210)를 둘러싸도록 배치될 수 있다. 제1 자 접지 라인부(1220)는 모 접지 라인부(1210)와의 경계(GB1)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1220E)에 이를 수 있다. 제1 자 접지 라인부(1220)에는 도 4의 제2 접지 트레이스 패턴(2000b)의 제1 자 접지 라인부(2220)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제1 자 접지 라인부(1220)의 접지 라인 비아(GV)는 제1 자 접지 라인부(1220)의 상기 일 단부 및 타 단부(1220E)에 인접하여 배치될 수 있다.
제2 자 접지 라인부(1230)는 제1 자 접지 라인부(1220)의 일부분에서 분기되어, 제1 자 접지 라인부(1220) 및 모 접지 라인부(1210)를 둘러싸도록 배치될 수 있다. 제2 자 접지 라인부(1230)는 제1 자 접지 라인부(1220)와의 경계(GB2)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1230E)에 이를 수 있다. 제2 자 접지 라인부(1230)에는 도 4의 제2 접지 트레이스 패턴(2000b)의 제2 자 접지 라인부(2230)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제2 자 접지 라인부(1230)의 접지 라인 비아(GV)는 제2 접지 라인부(1230)의 상기 일 단부 및 타 단부(1230E)에 인접하여 배치될 수 있다.
제3 자 접지 라인부(1240)는 제2 자 접지 라인부(1230)의 일부분에서 분기되어, 제2 자 접지 라인부(1230), 제1 자 접지 라인부(1220) 및 모 접지 라인부(1210)를 둘러싸도록 배치될 수 있다. 제3 자 접지 라인부(1240)는 제2 자 접지 라인부(1230)와의 경계(GB3)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(1240E)에 이를 수 있다. 제3 자 접지 라인부(1240)에는 도 4의 제2 접지 트레이스 패턴(2000b)의 제3 접지 라인부(2240)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다. 도 3에 도시되는 것과 같이, 제3 자 접지 라인부(1240)의 접지 라인 비아(GV)는 제3 접지 라인부(1240)의 타 단부(1240E)에 인접하여 배치될 수 있다.
도 3을 다시 참조하면, 모 파워 라인부(1110)는 모 접지 라인부(1210)를 둘러싸도록 배치되고, 제1 자 접지 라인부(1220)는 모 파워 라인부(1110)를 둘러싸도록 배치되고, 제1 자 파워 라인부(1120)는 제1 자 접지 라인부(1220)를 둘러싸도록 배치되고, 제2 자 접지 라인부(1230)는 제1 자 파워 라인부(1120)를 둘러싸도록 배치되고, 제2 자 파워 라인부(1130)는 제2 접지 라인부(1230)를 둘러싸도록 배치되고, 제3 자 접지 라인부(1240)는 제2 자 파워 라인부(1130)를 둘러싸도록 배치되고, 제3 자 파워 라인부(1140)은 제3 자 접지 라인부(1240)를 둘러싸도록 배치될 수 있다. 이와 같이, 제1 파워 트레이스 패턴(1000a)와 제1 접지 트레이스 패턴(1000b)은 도 1과 관련하여 상술한 패키지 기판(100)의 제1 면(S1) 상에서 측면 방향을 따라 서로 교대로 배치될 수 있다. 한편, 도 3에서는 3개의 자 파워 라인부를 도시하고 있지만, 반드시 이에 한정되지 않는다. 제1 파워 트레이스 패턴(1000a)은 적어도 하나 이상의 다양한 개수의 자 파워 라인부를 구비할 수 있다. 마찬가지로, 도 3에서는 3개의 자 접지 라인부를 도시하고 있지만, 반드시 이에 한정되지 않는다. 제1 접지 트레이스 패턴(1000b)은 적어도 하나 이상의 다양한 개수의 자 접지 라인부를 구비할 수 있다.
도 4를 참조하면, 제2 트레이스 패턴(2000)이 개시된다. 제2 트레이스 패턴(2000)은 제2 파워 트레이스 패턴(2000a) 및 제2 접지 트레이스 패턴(2000b)을 포함할 수 있다. 제2 파워 트레이스 패턴(2000a)은 모 파워 라인부(2110) 및 모 파워 라인부(2110)에서 분기되는 제1 내지 제3 자 파워 라인부(2120, 2130, 2140)를 포함할 수 있다. 제2 접지 트레이스 패턴(2000b)은 모 접지 라인부(2210) 및 모 접지 라인부(2210)에서 분기되는 제1 내지 제3 자 접지 라인부(2220, 2230, 2240)를 포함할 수 있다.
제2 파워 트레이스 패턴(2000a)과 제2 접지 트레이스 패턴(2000b)은 서로 인접하여 배치될 수 있다. 제2 파워 트레이스 패턴(2000a)과 제2 접지 트레이스 패턴(2000b)은 서로 이격하여 배치됨으로써, 전기적으로 절연될 수 있다. 제2 파워 트레이스 패턴(2000a)과 제2 접지 트레이스 패턴(2000b) 사이에는 유전체로 기능하는 제2 절연층(2300)이 배치될 수 있다. 이에 따라, 제2 파워 트레이스 패턴(2000a), 제2 절연층(2300) 및 제1 접지 트레이스 패턴(2000b)이 서로 중첩되는 영역에서, 도 2a와 관련하여 설명한 제1 캐패시터 소자(C1)와 실질적으로 동일한 구성의 캐패시터 소자가 형성될 수 있다.
제2 파워 트레이스 패턴(2000a)과 제2 접지 트레이스 패턴(2000b)의 배치는 도 3과 관련하여 상술한 제1 파워 트레이스 패턴(1000a)과 제1 접지 트레이스 패턴(1000b)의 배치와 실질적으로 동일하다. 일 실시 예에서, 제2 파워 트레이스 패턴(2000a)의 적어도 일부분은 제2 접지 트레이스 패턴(2000b)의 적어도 일부분을 둘러싸고, 제2 접지 트레이스 패턴(2000b)의 적어도 일부분은 제2 파워 트레이스 패턴(2000a)의 적어도 일부분을 둘러싸도록 배치될 수 있다.
도 4를 참조하면, 제2 파워 트레이스 패턴(2000a)의 모 파워 라인부(2110)는 x-방향으로 연장되도록 배치될 수 있다. 모 파워 라인부(2210)는 제1 자 파워 라인부(2120)와의 경계(PB4)에 위치한 일 단부와 x-방향으로 연장된 타 단부(2110E)를 구비할 수 있다. 또한, 복수의 파워 라인 비아(PV)가 모 파워 라인부(2110)에 접속할 수 있다. 복수의 파워 라인 비아(PV)는 제2 파워 트레이스 패턴(2000a)의 모 파워 라인부(2110)를 제1 파워 트레이스 패턴(1000a)의 모 파워 라인(1110)에 전기적으로 연결할 수 있다.
제1 자 파워 라인부(2120)는 모 파워 라인부(2110)의 일부분에서 분기되어, 모 파워 라인부(2110)를 둘러싸도록 배치될 수 있다. 제1 자 파워 라인부(2120)는 모 파워 라인부(2110)와의 경계(PB4)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2120E)에 이를 수 있다. 제1 자 파워 라인부(2120)에는 도 3의 제1 파워 트레이스 패턴(1000a)의 제1 자 파워 라인부(1120)와 연결되는 복수의 파워 라인 비아(PV)가 접속할 수 있다.
제2 자 파워 라인부(2130)는 제1 자 파워 라인부(2120)의 일부분에서 분기되어, 제1 자 파워 라인부(2120) 및 모 파워 라인부(2110)를 둘러싸도록 배치될 수 있다. 제2 자 파워 라인부(2130)는 제1 자 파워 라인부(1220)와의 경계(PB5)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2130E)에 이를 수 있다. 제2 자 파워 라인부(2130)에는 도 3의 제1 파워 트레이스 패턴(1000a)의 제2 자 파워 라인부(1130)과 연결되는 복수의 파워 라인 비아(PV)가 접속할 수 있다.
제3 자 파워 라인부(2140)는 제2 자 파워 라인부(2130)의 일부분에서 분기되어, 제2 자 파워 라인부(2130), 제1 자 파원 라인부(2120) 및 모 파워 라인부(2110)를 둘러싸도록 배치될 수 있다. 제3 자 파워 라인부(2140)는 제2 자 파워 라인부(2130)와의 경계(PB6)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2140E)에 이를 수 있다. 제3 자 파워 라인부(2140)에는 도 3의 제1 파워 트레이스 패턴(1000a)의 제3 자 파워 라인부(1140)과 연결되는 복수의 파워 라인 비아(PV)가 접속할 수 있다.
도 4를 다시 참조하면, 제2 접지 트레이스 패턴(2000b)의 모 접지 라인부(2210)가 모 파워 라인부(2110)에 인접하여 배치될 수 있다. 모 접지 라인부(2210)는 모 파워 라인부(2110)를 둘러싸도록 배치될 수 있다. 모 접지 라인부(2210)에는 도 3의 제1 접지 트레이스 패턴(1000b)의 모 접지 라인부(1210)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다.
제1 자 접지 라인부(2220)는 모 접지 라인부(2210)의 일부분에서 분기되어, 모 접지 라인부(2210)를 둘러싸도록 배치될 수 있다. 제1 자 접지 라인부(2220)는 모 접지 라인부(2210)와의 경계(GB4)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2220E)에 이를 수 있다. 제1 자 접지 라인부(2220)에는 도 3의 제1 접지 트레이스 패턴(1000b)의 제1 자 접지 라인부(1220)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다.
제2 자 접지 라인부(2230)는 제1 자 접지 라인부(2220)의 일부분에서 분기되어, 제1 자 접지 라인부(2220) 및 모 접지 라인부(2210)를 둘러싸도록 배치될 수 있다. 제2 자 파워 라인부(2230)는 제1 자 접지 라인부(2220)와의 경계(GB5)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2230E)에 이를 수 있다. 제2 자 접지 라인부(2230)에는 도 3의 제1 접지 트레이스 패턴(1000b)의 제2 자 접지 라인부(1230)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다.
제3 자 접지 라인부(2240)는 제2 자 접지 라인부(2230)의 일부분에서 분기되어, 제2 자 접지 라인부(2230), 제1 자 접지 라인부(2220) 및 모 접지 라인부(2210)를 둘러싸도록 배치될 수 있다. 제3 자 접지 라인부(2240)는 제2 자 접지 라인부(2230)와의 경계(GB6)에 위치한 일 단부로부터 'ㄷ' 형태로 연장되어 타 단부(2240E)에 이를 수 있다. 제3 자 접지 라인부(2240)에는 도 3의 제1 접지 트레이스 패턴(1000b)의 제3 접지 라인부(1240)와 연결되는 접지 라인 비아(GV)가 접속할 수 있다.
도 4를 다시 참조하면, 모 접지 라인부(2210)는 모 파워 라인부(2110)를 둘러싸도록 배치되고, 제1 자 파워 라인부(2120)는 상기 모 접지 라인부(2210)를 둘러싸도록 배치되고, 제1 자 접지 라인부(2220)는 상기 제1 자 파워 라인부(2120)를 둘러싸도록 배치되고, 제2 자 파워 라인부(2130)는 제1 자 접지 라인부(2220)를 둘러싸도록 배치되고, 제2 자 접지 라인부(2230)는 제2 자 파워 라인부(2130)를 둘러싸도록 배치되고, 제3 자 파워 라인부(2140)은 제2 자 접지 라인부(2230)을 둘러싸도록 배치되고, 제3 자 접지 라인부(2240)은 제3 자 파워 라인부(2140)을 둘러싸도록 배치될 수 있다.
도 5a 및 도 5b를 참조하면, 도 3의 제1 트레이스 패턴(1000)과 도 4의 제2 트레이스 패턴(2000)이 비아를 통해 연결되는 패턴 적층 구조(3000)가 개시된다. 도 1, 도 5a 및 도 5b를 함께 참조하면, 도 1의 제1 면(S1) 상에 위치하는 제1 파워 트레이스 패턴(1000a) 및 제1 접지 트레이스 패턴(1000b)과 도 1의 제2 면(S2) 상에 위치하는 제2 접지 트레이스 패턴(2000b) 및 제2 파워 트레이스 패턴(2000a)은 각각 서로 대응하도록 배치될 수 있다. 즉, 제1 파워 트레이스 패턴(1000a)과 제2 접지 트레이스 패턴(2000b)은 제1 면(S1) 및 제2 면(S2)에 수직인 방향으로 서로 중첩되도록 배치될 수 있다. 제1 접지 트레이스 패턴(1000b)과 제2 파워 트레이스 패턴(2000a)은 제1 면(S1) 및 제2 면(S2)에 수직인 방향으로 서로 중첩되도록 배치될 수 있다. 제1 면(S1) 상의 제1 트레이스 패턴(1000)과 제2 면(S2) 상의 제2 트레이스 패턴(2000) 사이의 공간(S3000)에는 유전체로 기능하는 제3 절연층(3100)이 배치될 수 있다.
이를 통해, 도 2b 및 도 2c와 관련하여 상술한 바와 같이, 제1 파워 트레이스 패턴(1000a), 상기 층간 절연층, 및 제2 접지 트레이스 패턴(2000b)은 제1 면(S1) 및 제2 면(S2)에 수직인 방향으로 일 캐패시터 소자를 구성할 수 있다. 또한, 제1 접지 트레이스 패턴(1000b), 상기 층간 절연층 및 제2 파워 트레이스 패턴(2000a)은 제1 면(S1) 및 제2 면(S2)에 수직인 방향으로 일 캐패시터 소자를 구성할 수 있다. 상기 캐패시터 소자들은 각각 제1 및 제2 파워 트레이스 패턴(2000a)에 전하를 공급할 수 있다. 이에 따라, 외부 전력을 소모하는 반도체 패키지의 동작 시에, 상기 캐패시터 소자들은 상기 소모되는 외부 전력에 대해 새로운 전력을 신속히 보충할 수 있어서, 반도체 패키지 내에 공급되는 전력을 안정적으로 유지시킬 수 있다.
한편, 복수의 파워 라인 비아(PV)는 제1 파워 트레이스 패턴(1000a)과 제2 파워 트레이스 패턴(2000a)을 전기적으로 연결시킬 수 있다. 이에 따라, 제1 파워 트레이스 패턴(1000a)과 제2 파워 트레이스 패턴(2000a)은 서로 전기적으로 병렬 연결될 수 있다. 마찬가지로, 복수의 접지 라인 비아(GV)는 제1 접지 트레이스 패턴(1000b)과 제2 접지 트레이스 패턴(2000b)을 전기적으로 연결시킬 수 있다. 이에 따라, 제1 접지 트레이스 패턴(1000b)과 제2 접지 트레이스 패턴(2000b)은 서로 전기적으로 병렬 연결될 수 있다.
도 1을 다시 참조하면, 반도체 패키지(1)에서, 외부 시스템으로부터 공급되는 전력은 접합 구조물(150)로 입력되어, 범프 패드(140), 제2 비아(161), 제2 파워 트레이스 패턴(2000a) 및 제2 접지 트레이스 패턴(2000b)을 포함하는 제2 배선(130), 파워 라인 비아(PV) 및 접지 라인 비아(GV)를 포함하는 제1 비아(161), 제1 파워 트레이스 패턴(1000a) 및 제1 접지 트레이스 패턴(1000b)을 포함하는 제1 배선(120), 및 파워 패드(1101) 및 접지 패드(1201)을 포함하는 본딩 패드(110)를 통해 출력되어 반도체 칩(200)으로 전달될 수 있다. 복수의 파워 라인 비아(PV) 는 제2 파워 트레이스 패턴(2000a)으로부터 제1 파워 트레이스 패턴(1000a)에 이르는 전력 공급의 경로를 증가시킬 수 있다. 이와 같이, 복수의 전력 공급 경로를 가짐으로써, 상기 반도체 패키지 내부에 전력이 원활하게 공급될 수 있다.
복수의 접지 라인 비아(GV)는 제1 및 제2 접지 트레이스 패턴(1000b, 2000c)을 서로 전기적으로 연결시켜, 접지 전위를 안정화시킬 수 있다. 제1 및 제2 접지 트레이스 패턴(1000b, 2000c)은 접합 구조물(150)을 통해, 외부 시스템의 접지 라인에 연결될 수 있다.
상술한 바와 같이, 본 출원의 실시예들에 따르면, 패키지 기판 내 파워 트레이스 패턴, 접지 트레이스 패턴, 파워 라인 비아 및 접지 라인 비아의 배치를 제어하여, 외부 전력을 효과적으로 패키지 기판을 경유하여 반도체 칩으로 전달할 수 있는 반도체 패키지를 제공할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1: 반도체 패키지,
10a: 제1 파워 트레이스 패턴, 10b: 제1 접지 트레이스 패턴,
20a: 제2 파워 트레이스 패턴, 20b: 제2 접지 트레이스 패턴,
10c: 제1 유전층, 20c: 제2 유전층,
S10: 제1 면, S20: 제2 면,
100: 패키지 기판, 101: 기판 몸체부,
101a: 제1 층간 절연층, 101b: 제2 층간 절연층,
S1: 제1 면, S2: 제2 면, S3: 제3 면,
110: 본딩 패드, 120: 제1 배선, 130: 제2 배선,
140: 범프 패드, 150: 접속 구조물, 161: 제1 비아, 162: 제2 비아,
200: 반도체 칩, 210: 칩 패드,
310: 본딩 와이어,
1000: 제1 트레이스 패턴, 1000a: 제1 파워 트레이스 패턴, 1000b: 제1 접지 트레이스 패턴,
1101: 파워 패드, 1110: 모 파워 라인부,
1120: 제1 자 파워 라인부, 1130: 제2 자 파워 라인부, 1140: 제3 자 파워 라인부,
1110E: 모 파워 라인부의 단부, 1120E: 제1 자 파워 라인부의 단부, 1130E: 제2 자 파원 라인부의 단부, 1140E: 제3 자 파워 라인부의 단부,
1201: 접지 패드, 1210: 모 접지 라인부,
1220: 제1 자 접지 라인부, 1230: 제2 자 접지 라인부, 1240: 제3 자 접지 라인부,
1210E: 모 접지 라인부의 단부, 1220E: 제1 자 접지 라인부의 단부, 1230E: 제2 자 접지 라인부의 단부, 1240E: 제3 자 접지 라인부의 단부,
1300: 제1 절연층,
PV: 파워 라인 비아, GV: 접지 라인 비아,
2000: 제2 트레이스 패턴, 2000a: 제1 파워 트레이스 패턴, 2000b: 제2 접지 트레이스 패턴,
2110: 모 파워 라인부, 2120: 제1 자 파워 라인부, 2130: 제2 자 파워 라인부, 2140: 제3 자 파워 라인부,
2110E: 모 파워 라인부의 단부, 2120E: 제1 자 파워 라인부의 단부, 2130E: 제2 자 파원 라인부의 단부, 2140E: 제3 자 파워 라인부의 단부,
2210: 모 접지 라인부, 2220: 제1 자 접지 라인부, 2230: 제2 자 접지 라인부, 2240: 제3 자 접지 라인부,
2210E: 모 접지 라인부의 단부, 2220E: 제1 자 접지 라인부의 단부, 2230E: 제2 자 접지 라인부의 단부, 2240E: 제3 자 접지 라인부의 단부,
2300: 제2 절연층,
PB1: 제1 경계면, PB2: 제2 경계면, PB3: 제3 경계면, PB4: 제4 경계면, PB5: 제5 경계면,
GB1: 제1 경계면, GB2: 제2 경계면, GB3: 제3 경계면, GB4: 제4 경계면, GB5: 제5 경계면

Claims (22)

  1. 기판 몸체부; 및
    상기 기판 몸체부의 제1 면 상에 배치되는 제1 파워 트레이스 패턴 및 제1 접지 트레이스 패턴을 포함하고,
    상기 제1 파워 트레이스 패턴은 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하고,
    상기 제1 접지 트레이스 패턴은 모 접지 라인부, 상기 모 접지 라인부에서 분기되는 적어도 하나의 자 접지 라인부를 구비하고,
    상기 제1 파워 트레이스 패턴의 적어도 일부분은 상기 제1 접지 트레이스 패턴의 적어도 일부분을 둘러싸고, 상기 제1 접지 트레이스 패턴의 적어도 일부분은 상기 제1 파워 트레이스 패턴의 적어도 일부분을 둘러싸도록 배치되는
    패키지 기판.
  2. 제1 항에 있어서,
    상기 제1 면 상에 배치되고, 일 반도체 칩과 전기적으로 연결되는 파워 패드 및 접지 패드를 더 포함하되,
    상기 파워 패드는 상기 제1 파워 트레이스 패턴의 일 단부와 연결되며,
    상기 접지 패드는 상기 제1 접지 트레이스 패턴의 일 단부와 연결되는
    패키지 기판.
  3. 제1 항에 있어서,
    상기 적어도 하나의 자 파워 라인부는 상기 모 파워 라인부를 둘러싸도록 배치되고,
    상기 적어도 하나의 자 접지 라인부는 상기 모 접지 라인부를 둘러싸도록 배치되는
    패키지 기판.
  4. 제1 항에 있어서,
    상기 적어도 하나의 자 파워 라인부는
    상기 모 파워 라인부에서 분기되는 제1 자 파워 라인부; 및
    상기 제1 자 파워 라인부에서 분기되는 제2 파워 라인부를 포함하며
    상기 적어도 하나의 자 접지 라인부는
    상기 모 접지 라인부에서 분기되는 제1 자 접지 라인부; 및
    상기 제1 자 접지 라인부에서 분기되는 제2 자 접지부를 포함하는
    패키지 기판.
  5. 제4 항에 있어서,
    상기 모 파워 라인부는 상기 모 접지 라인부를 둘러싸고,
    상기 제1 자 접지 라인부는 상기 모 파워 라인부를 둘러싸고,
    상기 제1 자 파워 라인부는 상기 제1 자 접지 라인부를 둘러싸고,
    상기 제2 자 접지 라인부는 상기 제1 자 파워 라인부를 둘러싸고,
    상기 제2 자 파워 라인부는 상기 제2 접지 라인부를 둘러싸는
    패키지 기판.
  6. 제4 항에 있어서,
    상기 모 접지 라인부는 상기 모 파워 라인부를 둘러싸고,
    상기 제1 자 파워 라인부는 상기 모 접지 라인부를 둘러싸고,
    상기 제1 자 접지 라인부는 상기 제1 자 파워 라인부를 둘러싸고,
    상기 제2 자 파워 라인부는 상기 제1 자 접지 라인부를 둘러싸고,
    상기 제2 자 접지 라인부는 상기 제2 자 파워 라인부를 둘러싸는
    패키지 기판.
  7. 제1 항에 있어서,
    상기 기판 몸체부의 상기 제1 면과 다른 제2 면 상에 배치되는 제2 파워 트레이스 패턴 및 제2 접지 트레이스 패턴을 더 포함하고,
    상기 제2 파워 트레이스 패턴은 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하고,
    상기 제2 접지 트레이스 패턴은 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하는
    패키지 기판.
  8. 제7 항에 있어서,
    상기 제1 면 상에서 상기 제1 파워 트레이스 패턴 및 상기 제1 접지 트레이스 패턴 사이에 배치되어, 유전체로 기능하는 제1 절연층;
    상기 제2 면 상에서 상기 제2 파워 트레이스 패턴 및 상기 제2 접지 트레이스 패턴 사이에 배치되어, 유전체로 기능하는 제2 절연층; 및
    상기 제1 면과 상기 제2 면 사이의 공간에 배치되어 유전체로 기능하는 제3 절연층을 더 포함하는
    패키지 기판.
  9. 제7 항에 있어서,
    상기 제1 면 상의 상기 제1 파워 트레이스 패턴과 상기 제2 면 상의 상기 제2 파워 트레이스 패턴을 전기적으로 연결하는 파워 라인 비아; 및
    상기 제1 면 상의 상기 제1 접지 트레이스 패턴과 상기 제2 면 상의 상기 제2 접지 트레이스 패턴을 연결하는 전기적으로 연결하는 접지 라인 비아를 더 포함하는
    패키지 기판.
  10. 제9 항에 있어서,
    상기 파워 라인 비아는 상기 제1 및 제2 파워 트레이스 패턴과 접속하고,
    상기 접지 라인 비아는 상기 제1 및 제2 접지 트레이스 패턴과 접속하되,
    상기 파워 라인 비아와 상기 접지 라인 비아는 인접한 한 쌍으로 배치되는
    패키지 기판.
  11. 제7 항에 있어서,
    상기 제1 파워 트레이스 패턴과 상기 제2 접지 트레이스 패턴은 상기 제1 면 및 상기 제2 면에 수직인 방향으로 서로 중첩되고,
    상기 제1 접지 트레이스 패턴과 상기 제2 파워 트레이스 패턴은 상기 제1 면과 상기 제2 면에 수직인 방향으로 서로 중첩되는
    패키지 기판.
  12. 제11 항에 있어서,
    상기 제1 파워 트레이스 패턴의 상기 모 파워 라인부는 상기 제2 접지 트레이스 패턴의 상기 모 접지 라인부와 중첩되고,
    상기 제1 파워 트레이스 패턴의 상기 적어도 하나의 자 파워 라인부는 상기 제2 접지 트레이스 패턴의 상기 적어도 하나의 자 접지 라인부와 중첩되고,
    상기 제1 접지 트레이스 패턴의 상기 모 접지 라인부는 상기 제2 파워 트레이스 패턴의 상기 모 파워 라인부와 중첩되고,
    상기 제1 접지 트레이스 패턴의 상기 적어도 하나의 자 접지 라인부는 상기 제2 파워 트레이스 패턴의 상기 적어도 하나의 자 파워 라인부와 중첩되는
    패키지 기판.
  13. 제7 항에 있어서,
    상기 제1 및 제2 파워 트레이스 패턴 및 상기 제1 및 제2 접지 트레이스 패턴은 각각 밴드 형태를 가지는
    패키지 기판.
  14. 패키지 기판 및 상기 패키지 기판 상에 실장되는 반도체 칩을 포함하고,
    상기 패키지 기판은
    서로 다른 제1 및 제2 면을 구비하는 기판 몸체부;
    상기 제1 면 상에서 측면 방향으로 서로 교대로 배치되는 제1 파워 트레이스 패턴 및 제1 접지 트레이스 패턴; 및
    상기 제2 면 상에서 측면 방향으로 서로 교대로 배치되는 제2 파워 트레이스 패턴 및 제2 접지 트레이스 패턴을 포함하고,
    상기 제1 및 제2 파워 트레이스 패턴은 파워 라인 비아에 의해 전기적으로 연결되고, 상기 제1 및 제2 접지 트레이스 패턴은 접지 라인 비아에 의해 전기적으로 연결되고,
    상기 제1 파워 트레이스 패턴과 상기 제2 접지 트레이스 패턴은 상기 제1 및 제2 면에 수직인 방향으로 서로 중첩되도록 배치되며,
    상기 제1 접지 트레이스 패턴과 상기 제2 파워 트레이스 패턴은 상기 제1 및 제2 면에 수직인 방향으로 서로 중첩되도록 배치되는
    반도체 패키지
    .
  15. 제14 항에 있어서,
    상기 제1 면 상에서 상기 제1 파워 트레이스 패턴 및 상기 제1 접지 트레이스 패턴 사이에 배치되어, 유전체로 기능하는 제1 절연층;
    상기 제2 면 상에서 상기 제2 파워 트레이스 패턴 및 상기 제2 접지 트레이스 패턴 사이에 배치되어, 유전체로 기능하는 제2 절연층; 및
    상기 제1 면과 상기 제2 면 사이의 공간에 배치되어 유전체로 기능하는 제3 절연층을 더 포함하는
    반도체 패키지.
  16. 제14 항에 있어서,
    상기 제1 면 상에 배치되고, 상기 반도체 칩과의 전기적으로 연결되는 파워 패드 및 접지 패드를 더 포함하되,
    상기 파워 패드는 상기 제1 파워 트레이스 패턴의 일 단부와 연결되며,
    상기 접지 패드는 상기 제1 접지 트레이스 패턴의 일 단부와 연결되는
    반도체 패키지.
  17. 제14 항에 있어서,
    상기 제1 면 상에서 상기 제1 파워 트레이스 패턴의 적어도 일부분은 상기 제1 접지 트레이스 패턴의 적어도 일부분을 둘러싸고, 상기 제1 접지 트레이스 패턴의 적어도 일부분은 상기 제1 파워 트레이스 패턴의 적어도 일부분을 둘러싸도록 배치되며,
    상기 제2 면 상에서, 상기 제2 파워 트레이스 패턴의 적어도 일부분은 상기 제2 접지 트레이스 패턴의 적어도 일부분을 둘러싸고, 상기 제2 접지 트레이스 패턴의 적어도 일부분은 상기 제2 파워 트레이스 패턴의 적어도 일부분을 둘러싸도록 배치되는
    반도체 패키지.
  18. 제14 항에 있어서,
    상기 제1 및 제2 파워 트레이스 패턴은 각각 모 파워 라인부, 상기 모 파워 라인부에서 분기되는 적어도 하나의 자 파워 라인부를 구비하고,
    상기 제1 및 제2 접지 트레이스 패턴은 각각 모 접지 라인부, 상기 모 접지 라인부에서 분기되는 적어도 하나의 자 접지 라인부를 구비하는
    반도체 패키지.
  19. 제18 항에 있어서,
    상기 제1 및 제2 파워 트레이스 패턴의 각각에서, 상기 적어도 하나의 자 파워 라인부는 상기 모 파워 라인부를 둘러싸도록 배치되고,
    상기 제1 및 제2 접지 트레이스 패턴의 각각에서, 상기 적어도 하나의 자 접지 라인부는 상기 모 접지 라인부를 둘러싸도록 배치되는
    반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 및 제2 파워 트레이스 패턴의 각각에서,
    상기 적어도 하나의 자 파워 라인부는
    상기 모 파워 라인부에서 분기되는 제1 자 파워 라인부; 및
    상기 제1 자 파워 라인부에서 분기되는 제2 파워 라인부를 포함하며
    상기 제1 및 제2 접지 트레이스 패턴의 각각에서, 상기 적어도 하나의 자 접지 라인부는
    상기 모 접지 라인부에서 분기되는 제1 자 접지 라인부; 및
    상기 제1 자 접지 라인부에서 분기되는 제2 자 접지부를 포함하는
    반도체 패키지.
  21. 제20 항에 있어서,
    상기 제1 평면 상에서,
    상기 제1 파워 트레이스 패턴의 상기 모 파워 라인부는 상기 제1 접지 트레이스 패턴의 상기 모 접지 라인부를 둘러싸고,
    상기 제1 접지 트레이스 패턴의 상기 제1 자 접지 라인부는 상기 제1 파워 트레이스 패턴의 상기 모 파워 라인부를 둘러싸고,
    상기 제1 파워 트레이스 패턴의 상기 제1 자 파워 라인부는 상기 제1 접지 트레이스 패턴의 상기 제1 자 접지 라인부를 둘러싸고,
    상기 제1 접지 트레이스 패턴의 상기 제2 자 접지 라인부는 상기 제1 파워 트레이스 패턴의 상기 제1 자 파워 라인부를 둘러싸고,
    상기 제1 파워 트레이스 패턴의 상기 제2 자 파워 라인부는 상기 제1 접지 트레이스 패턴의 상기 제2 접지 라인부를 둘러싸는
    반도체 패키지.
  22. 제21 항에 있어서,
    상기 제2 평면 상에서,
    상기 제2 접지 트레이스 패턴의 상기 모 접지 라인부는 상기 제2 파워 트레이스 패턴의 상기 모 파워 라인부를 둘러싸고,
    상기 제2 파워 트레이스 패턴의 상기 제1 자 파워 라인부는 상기 제2 접지 트레이스 패턴의 상기 모 접지 라인부를 둘러싸고,
    상기 제2 접지 트레이스 패턴의 상기 제1 자 접지 라인부는 상기 제2 파워 트레이스 패턴의 상기 제1 자 파워 라인부를 둘러싸고,
    상기 제2 파워 트레이스 패턴의 상기 제2 자 파워 라인부는 상기 제2 접지 트레이스 패턴의 상기 제1 자 접지 라인부를 둘러싸고,
    상기 제2 접지 트레이스 패턴의 상기 제2 자 접지 라인부는 상기 제2 파워 트레이스 패턴의 상기 제2 자 파워 라인부를 둘러싸는
    반도체 패키지.
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