KR20210094696A - 비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법 Download PDF

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KR20210094696A
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Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 쓰기 어드레스 및 쓰기 데이터를 수신하는 단계, 상기 쓰기 어드레스에 대응하는 시드를 생성하는 단계, 상기 시드를 사용하여 랜덤열을 생성하는 단계, 상기 랜덤열을 사용하여 상기 쓰기 데이터를 랜덤화하는 단계, 그리고 랜덤화된 상기 쓰기 데이터를 상기 쓰기 어드레스에 대응하는 메모리 영역에 프로그램하는 단계를 포함하되, 상기 시드는 상기 워드 라인의 위치에 따라 가변되는 상태 셰이핑을 제공하는 단계를 포함한다.
상술한 본 발명의 실시 예에 따라, 워드 라인의 위치에 따라 가변되는 상태 셰이핑이 가능하여 스토리지 장치 및 비휘발성 메모리 장치의 신뢰성을 높일 수 있다.

Description

비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE, STORAGE DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 컴퓨터, 스마트폰, PDA, 디지털 카메라, 캠코더, 보이스 리코더, MP3 플레이어, 휴대용 컴퓨터(Handheld PC)와 같은 정보 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 스토리지 장치로서 플래시 메모리 장치는 점점 보편화되고 있다. 최근에는, 플래시 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 보급되고 있다. 3차원 어레이 구조의 플래시 메모리의 셀 스트링은 기판과 수직한 방향을 따라 적층된다. 즉, 메모리 셀들은 기판상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다.
반도체 제조 기술이 발전되면서, 플래시 메모리를 사용하는 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은, 고집적화에 따라 발생하는 읽기 교란이나 전하 누설에 의한 신뢰성 저하 문제를 해결할 수 있는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 쓰기 어드레스 및 쓰기 데이터를 수신하는 단계, 상기 쓰기 어드레스에 대응하는 시드를 생성하는 단계, 상기 시드를 사용하여 랜덤열을 생성하는 단계, 상기 랜덤열을 사용하여 상기 쓰기 데이터를 랜덤화하는 단계, 그리고 랜덤화된 상기 쓰기 데이터를 상기 쓰기 어드레스에 대응하는 메모리 영역에 프로그램하는 단계를 포함하되, 상기 시드는 상기 워드 라인의 위치에 따라 가변되는 상태 셰이핑을 제공하는 단계를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 호스트로부터 쓰기 데이터 및 쓰기 어드레스를 수신하고, 상기 쓰기 어드레스에 따라 선택된 메모리 셀들의 상태 셰이핑을 수행하기 위해 상기 쓰기 데이터에 대한 랜덤화를 수행하는 스토리지 컨트롤러, 그리고 상기 스토리지 컨트롤러의 제어에 따라 상기 랜덤화된 쓰기 데이터를 상기 쓰기 어드레스에 대응하는 메모리 영역에 프로그램하는 비휘발성 메모리 장치를 포함하되, 상기 스토리지 컨트롤러는 상기 상태 셰이핑을 위해 워드 라인의 위치에 따라 가변되는 랜덤 시드를 사용한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 프로그램 상태를 갖는 메모리 셀들을 포함하는 셀 어레이, 상기 셀 어레이에 데이터를 프로그램하는 페이지 버퍼, 외부에서 입력되는 쓰기 데이터를 랜덤화하여 상기 페이지 버퍼에 전달하는 온칩 랜더마이저, 그리고 외부에서 제공되는 명령어 및 어드레스에 응답하여 상기 셀 어레이에서 메모리 셀들을 선택하고, 상기 선택된 메모리 셀들에 랜덤화된 상기 쓰기 데이터를 프로그램하도록 상기 페이지 버퍼 및 온칩 랜더마이저를 제어하는 제어 로직 회로를 포함하되, 상기 온칩 랜더마이저는 워드 라인의 위치에 따라 상기 쓰기 데이터에 대한 상태 셰이핑을 수행한다.
이상과 같은 본 발명의 실시 예에 따르면, 비휘발성 메모리 장치의 고집적화에 따라 발생하는 읽기 교란이나 전하 누설에 의한 신뢰성 저하 문제를 해결할 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 도 1의 상태 셰이핑 엔진에 의해서 수행되는 영역별 상태 셰이핑 방법을 보여주는 순서도이다.
도 3은 도 1의 스토리지 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 5는 메모리 블록에 대한 회로도를 보여준다.
도 6은 도 5의 메모리 블록에 포함되는 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 7은 도 3의 상태 셰이핑 엔진의 예시적인 구성을 보여주는 블록도이다.
도 8a 내지 도 8c는 본 발명의 시드 선택에 따른 상태 셰이핑 동작의 결과를 보여주는 도면들이다.
도 9는 본 발명의 실시 예에 따른 시드 테이블(Seed table)을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 시드 테이블(Seed table)을 예시적으로 보여주는 도면이다.
도 11a 및 도 11b는 본 발명의 시드 선택에 따른 상태 셰이핑 동작의 다른 예를 보여주는 도면들이다.
도 12a 및 도 12b는 본 발명의 다른 실시 예에 따른 시드 테이블들을 보여주는 도면들이다.
도 13은 본 발명의 다른 실시 예에 따른 온칩 랜덤화 연산을 수행하는 비휘발성 메모리 장치를 보여주는 블록도이다.
도 14는 도 13에 도시된 온칩 랜더마이저의 구성을 간략히 보여주는 블록도이다.
도 15는 도 14의 랜덤열 발생기의 예를 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 비휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 더불어, 본 발명에서 사용되는 '상태 셰이핑(State shaping)'이란 용어는 비휘발성 메모리 장치에 저장되는 데이터의 패턴을 인코딩하는 동작을 의미한다. 즉, '상태 셰이핑(State shaping)'은 쓰기 데이터가 비휘발성 메모리 장치에 프로그램됨에 따라 형성되는 영역별 문턱 전압의 산포를 스테이트 단위로 조정하기 위한 인코딩 연산을 의미한다. 예를 들면, '상태 셰이핑(State shaping)'은 영역별 문턱 전압의 산포를 형성하기 위해 쓰기 데이터에 적용되는 랜더마이징 연산을 포함할 수 있다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함한다. 예시적으로, 스토리지 컨트롤러(110) 및 비휘발성 메모리 장치(120) 각각은 하나의 칩, 하나의 패키지, 또는 하나의 모듈로 제공될 수 있다. 또는, 스토리지 컨트롤러(110) 및 비휘발성 메모리 장치(120)는 하나의 칩, 하나의 패키지, 또는 하나의 모듈로 형성되어, 메모리 카드, 메모리 스틱, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등과 같은 메모리 시스템으로 제공될 수 있다.
스토리지 컨트롤러(110)는 비휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 호스트(Host)의 요청에 따라 비휘발성 메모리 장치(120)에 데이터를 기입하거나 또는 비휘발성 메모리 장치(120)에 저장된 데이터를 독출할 수 있다. 이러한 비휘발성 메모리 장치(120)로의 접근을 위하여, 스토리지 컨트롤러(110)는 명령어, 어드레스, 데이터 그리고 제어 신호를 비휘발성 메모리 장치(120)에 제공할 수 있다.
특히, 스토리지 컨트롤러(110)는 본 발명의 실시 예에 따른 상태 셰이핑 엔진(118)을 포함할 수 있다. 상태 셰이핑 엔진(118)은 비휘발성 메모리 장치(120)의 신뢰성을 저하시키는 쓰기 데이터의 패턴을 안정된 패턴으로 인코딩할 수 있다. 더불어, 상태 셰이핑 엔진(118)은 독출된 데이터의 패턴을 디코딩하여 원래의 패턴으로 복원할 수도 있다.
프로그램 동작시에, 호스트(Host)로부터 수신되는 쓰기 데이터는 상태 셰이핑 엔진(118)에 의해 인코딩된다. 특히, 상태 셰이핑 엔진(118)은 비휘발성 메모리 장치(120)의 영역별로 차별화된 산포를 제공하기 위한 인코딩을 수행할 수 있다. 예를 들면, 상태 셰이핑 엔진(118)은 비휘발성 메모리 장치(120)의 워드 라인들 각각의 취약 특성을 반영하여, 쓰기 데이터의 패턴을 워드 라인 단위로 최적의 산포를 갖는 데이터 패턴으로 인코딩할 수 있다. 여기서, 쓰기 데이터의 패턴의 셰이핑을 위한 인코딩은 워드 라인 단위만 한정되지 않음은 잘 이해될 것이다. 더불어, 인코딩은 쓰기 데이터의 논리값을 랜덤하게 배열하는 랜더마이징 연산(Randomizing Operation)을 포함할 수 있다. 상태 셰이핑 엔진(118)에 의해 인코딩된 데이터는 비휘발성 메모리 장치(120)에 프로그램될 것이다.
비휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)의 제어에 따라 스토리지 컨트롤러(110)로부터 수신된 데이터를 저장하거나 또는 저장된 데이터를 스토리지 컨트롤러(110)로 전송할 수 있다. 비휘발성 메모리 장치(120)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKi) 각각은 기판에 수직 방향으로 워드 라인 레이어가 적층되는 3차원 메모리 구조를 갖는다. 복수의 메모리 블록들(BLK1~BLKi) 각각은 스토리지 컨트롤러(110)에 의해서 소거 카운트(Erase count: 이하, EC)와 같은 웨어 레벨링을 위한 정보를 통해서 관리될 수 있다.
이상의 본 발명의 실시 예에 따르면, 스토리지 장치(100)는 비휘발성 메모리 장치(120)의 신뢰성을 저하시키는 쓰기 데이터의 패턴을 인코딩할 수 있다. 이를 위하여 스토리지 컨트롤러(110)는 쓰기 데이터의 워드 라인 단위로 최적의 산포 패턴으로 인코딩하기 위한 상태 셰이핑 엔진(118)을 포함할 수 있다. 상태 셰이핑 엔진(118)의 구체적인 동작은 후술하는 도면들을 통해서 상세히 설명될 것이다. 본 발명의 실시 예에 따르면, 3차원으로 적층되는 비휘발성 메모리 장치(120)에서 발생하는 워드 라인별 신뢰성 특성의 차별화에 따라 최적의 신뢰성을 제공하기 위한 상태 셰이핑(State shaping)이 가능하다.
도 2는 도 1의 상태 셰이핑 엔진에 의해서 수행되는 영역별 상태 셰이핑 방법을 보여주는 순서도이다. 도 2를 참조하면, 상태 셰이핑 엔진(118, 도 1 참조)은 프로그램될 데이터를 영역별(예를 들면, 워드 라인별)로 상태 셰이핑(State Shaping)을 수행하기 위한 랜덤화 연산을 수행할 수 있다.
S110 단계에서, 스토리지 컨트롤러(110)는 호스트(Host) 또는 외부로부터 쓰기 요청을 수신한다. 쓰기 요청에는 명령어나 쓰기 데이터, 어드레스 등이 포함될 수 있다. 수신된 쓰기 요청은 상태 셰이핑 엔진(118)에 전달될 것이다.
S120 단계에서, 상태 셰이핑 엔진(118)은 쓰기 어드레스(ADDR)를 참조하여 상태 셰이핑을 위한 시드(Seed)를 생성 또는 선택한다. 상태 셰이핑 엔진(118)은 시드 테이블(Seed table)에서 입력되는 데이터가 프로그램될 워드 라인의 위치에 대응하는 시드를 선택할 수 있다. 예컨대, 입력된 쓰기 어드레스(ADDR) 중에서 행 어드레스(Row address)가 기판에 대해 하단에 위치하는 워드 라인에 대응하는 경우, 상태 셰이핑 엔진(118)은 선택된 워드 라인에 맵핑된 시드를 선택할 것이다. 기판에 가까운 하단의 워드 라인에 연결된 메모리 셀들은 읽기 교란에 취약한 특성을 가진다. 하단의 워드 라인에 맵핑된 시드를 적용하여 데이터를 프로그램하는 경우, 소거 상태(E)에 포함되는 메모리 셀들이 대폭 감소할 수 되었다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다.
반면에, 입력된 쓰기 어드레스(ADDR)가 기판에 대해 중단에 위치하는 워드 라인에 대응하는 경우, 상태 셰이핑 엔진(118)은 하단과는 다른 시드를 선택할 것이다. 기판과 비트 라인 사이에서 중단에 위치하는 메모리 셀들에서는 전하 누설 특성이 현저하다. 이들 중단의 워드 라인에 연결된 메모리 셀들의 프로그램시, 상위 프로그램 상태들(예를 들면, QLC에서의 프로그램 상태들 P14, P15)로 프로그램되는 것들의 수를 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
S130 단계에서, 상태 셰이핑 엔진(118)은 선택된 시드를 사용하여 랜덤열(Random Sequence)을 생성한다. 상태 셰이핑 엔진(118)은 예를 들면, 선택된 시드를 소스로 하여 랜덤열(RS)을 생성하기 위한 랜덤열 발생기(RS Generator)를 포함할 수 있을 것이다.
S140 단계에서, 생성된 랜덤열(RS)과 쓰기 데이터를 처리하는 랜덤화 연산이 수행된다. 예를 들면, 랜덤화를 위해 쓰기 데이터 각각의 비트들과 랜덤열(RS) 각각의 비트들이 배타적 논리합(XOR) 연산으로 처리될 수 있다.
S150 단계에서, 랜덤화된 쓰기 데이터가 어드레스(ADDR)에 의해서 선택된 메모리 영역에 프로그램될 것이다.
이상의 절차를 통해서, 데이터가 프로그램되는 워드 라인의 위치에 따라 상이한 상태 셰이핑이 적용되는 본 발명의 실시 예가 설명되었다. 본 발명의 프로그램 방법에 따르면, 기판에 가까운 하단의 워드 라인들에 데이터가 프로그램되는 경우, 소거 상태(E)에 포함되는 메모리 셀들의 수가 감소되는 시드(Seed)가 사용된다. 따라서, 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다. 반면, 중단의 워드 라인들에 연결되는 메모리 셀들의 프로그램시, 상위 프로그램 상태들(예를 들면, P14, P15)로 프로그램되는 것들의 수를 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
도 3은 도 1의 스토리지 컨트롤러의 구성을 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 스토리지 컨트롤러(110)는 프로세싱 유닛(111), 워킹 메모리(113), 호스트 인터페이스(115), 에러 정정 코드 블록(117), 상태 셰이핑 엔진(118), 그리고 메모리 인터페이스(119)를 포함한다. 하지만, 스토리지 컨트롤러(110)의 구성 요소들이 앞서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 스토리지 컨트롤러(110)는 초기 부팅(Booting) 동작에 필요한 코드 데이터(Code data)를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
프로세싱 유닛(111)은 중앙 처리 장치(Central Processing Unit) 또는 마이크로-프로세서(Micro-processor)를 포함할 수 있다. 프로세싱 유닛(111)은 스토리지 컨트롤러(110)의 제반 동작을 주관한다. 프로세싱 유닛(111)은 스토리지 컨트롤러(110)를 구동하기 위한 펌웨어(Firmware)를 구동하도록 구성된다.
워킹 메모리(113)에는 스토리지 컨트롤러(110)를 제어하기 위한 소프트웨어(또는, 펌웨어)나 데이터가 로드(Load)된다. 저장된 소프트웨어 및 데이터는 프로세싱 유닛(111)에 의해 구동되거나 처리된다. 특히, 본 발명의 실시 예에 따르면, 워킹 메모리(113)에는 주소 맵핑(Address mapping), 웨어 레벨링(Wear leveling), 및 가비지 컬렉션(Garbage collection) 등의 기능을 수행하는 플래시 변환 계층(114)이 로드될 수 있다.
호스트 인터페이스(115)는 호스트(Host)와 스토리지 컨트롤러(110) 사이의 인터페이스를 제공한다. 호스트와 스토리지 컨트롤러(110)는 다양한 표준 인터페이스들(Standardized Interfaces) 중 하나를 통해 연결될 수 있다. 여기에서, 표준 인터페이스들은 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral component Interconnection), PCIe(PCI Express), USB(Universal Serial Bus), IEEE 1394, UFS(Universal Flash Storage), Card 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함한다.
에러 정정 코드 블록(117)은 다양한 원인으로 인해 손상되는 데이터의 에러를 정정할 수 있다. 예를 들면, 에러 정정 코드 블록(117)은 비휘발성 메모리 장치(120)로부터 읽혀진 데이터의 에러를 검출 또는 정정하기 위한 연산을 수행할 것이다. 에러 정정 코드 블록(117)은 플래시 변환 계층(114)의 요청에 따라 워드 라인 단위 메모리 셀로부터 읽혀진 데이터의 에러 비트 수 또는 비트 에러율(BER)를 검출할 수 있다. 본 발명의 상태 셰이핑 기술을 적용하는 경우, 각각의 워드 라인별로 상태 셰이핑이 적용될 수 있어, 데이터의 신뢰성이 향상될 수 있다. 따라서, 메모리 블록들에 기입된 데이터의 비트 에러율(BER)이 획기적으로 개선될 수 있다.
상태 셰이핑 엔진(118)은 호스트(Host)로부터 수신되는 쓰기 데이터를 인코딩하여 비휘발성 메모리 장치(120)에 프로그램을 위해 전달한다. 특히, 상태 셰이핑 엔진(118)은 비휘발성 메모리 장치(120)의 영역별로 차별화된 상태 셰이핑이 가능한 인코딩을 수행할 수 있다. 상태 셰이핑 엔진(118)은 비휘발성 메모리 장치(120)의 워드 라인들의 위치에 따른 취약 특성을 반영하여 쓰기 데이터를 인코딩할 수 있다. 인코딩된 쓰기 데이터가 비휘발성 메모리 장치(120)에 프로그램되면, 워드 라인 단위로 최적의 신뢰도를 갖는 문턱 전압 산포가 형성될 수 있다. 여기서, 쓰기 데이터의 패턴의 셰이핑을 위한 인코딩은 워드 라인 단위만 한정되지 않음은 잘 이해될 것이다.
메모리 인터페이스(119)는 스토리지 컨트롤러(110)와 비휘발성 메모리 장치(120) 사이의 인터페이스를 제공한다. 예를 들면, 프로세싱 유닛(111)에 의해서 처리된 데이터가 메모리 인터페이스(119)를 통해 비휘발성 메모리 장치(120)에 저장된다. 다른 예로써, 비휘발성 메모리 장치(120)에 저장된 데이터는 메모리 인터페이스(119)를 통해 프로세싱 유닛(111)에 제공된다.
이상에서 예시적으로 설명된 스토리지 컨트롤러(110)의 구성들이 설명되었다. 본 발명의 스토리지 컨트롤러(110)에 포함되는 상태 셰이핑 엔진(118)의 기능에 따르면, 비휘발성 메모리 장치(120)에 데이터를 프로그램할 때, 워드 라인 또는 블록 단위로 상태 셰이핑을 차별화할 수 있다. 따라서, 메모리 영역별로 나타나는 취약성을 고려하여 상태 셰이핑이 가능하여 프로그램 데이터의 신뢰성을 높일 수 있다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 비휘발성 메모리 장치(120)는 셀 어레이(121), 디코더(122), 페이지 버퍼(123), 입출력 버퍼(124), 그리고 제어 로직 회로(125)를 포함한다.
셀 어레이(121)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 디코더(122)에 연결된다. 셀 어레이(121)는 비트 라인들(BLs)을 통해서 페이지 버퍼(123)에 연결된다. 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 각각의 메모리 블록들은 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 셀 어레이(121)에는 페이지 단위로 데이터가 기입될 수 있다. 소거 동작은 메모리 블록 단위로 수행될 것이다.
본 발명의 개념에 따른 실시 예로서, 셀 어레이(121)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
디코더(122)는 어드레스(ADD)에 응답하여 셀 어레이(121)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 디코더(122)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 워드 라인 전압을 제공할 수 있다. 그리고 디코더(122)는 선택 라인들(SSL, GSL)에 선택 신호를 제공하여 메모리 블록을 선택할 수 있다. 읽기 동작시, 메모리 블록의 선택 워드 라인으로는 읽기 전압(Vrd)을, 그리고 비선택 워드 라인들로는 패스 읽기 전압(Vread)을 제공할 수 있다.
페이지 버퍼(123)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(123)는 셀 어레이(121)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(123)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(123)는 감지된 데이터를 래치하여 외부에 전달한다.
입출력 버퍼(124)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(123)에 전달한다. 입출력 버퍼(124)는 읽기 동작시에 페이지 버퍼(123)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(124)는 입력되는 어드레스 또는 명령어를 제어 로직 회로(125)이나 디코더(122)에 전달할 수 있다.
제어 로직 회로(125)는 명령어(CMD) 또는 제어 신호(CTRL)에 응답하여 페이지 버퍼(123)와 디코더(122)를 제어한다. 제어 로직 회로(125)는 프로그램 명령에 따라서 서로 다른 방식의 바이어스를 생성하도록 디코더(122)를 제어할 수 있다. 특히, 제어 로직 회로(125)는 스토리지 컨트롤러(110)로부터 요청에 따라 프로그램 결과 정보를 출력할 수 있다.
메모리 블록들(BLK1~BLKi) 각각에 적층되는 워드 라인의 수는 대용량화를 위해 증가하고 있다. 그리고 메모리 셀들 각각에 저장되는 데이터의 비트 수도 증가하고 있다. 특히, 하나의 메모리 블록 내에서, 메모리 셀들은 기판에 대한 상대적인 위치에 따라 상이한 취약성을 가질 수 있다. 예를 들면, 기판에 가까운 메모리 셀들은 읽기 교란(Read disturbance)에 취약한 특성을 가진다. 반면, 기판과 비트 라인 사이의 중단에 위치하는 메모리 셀들은 전하 누설 특성이 상대적으로 크다.
상술한 바와 같이 메모리 셀들의 위치에 따라 최적의 산포를 형성할 수 있는 상태 셰이핑이 적용될 수 있다. 즉, 메모리 블록 내에서 하단에 위치하는 메모리 셀들의 경우, 소거 상태(E)에 포함되는 메모리 셀들의 수를 줄이는 상태 셰이핑이 적용될 수 있다. 그리고 메모리 블록 내에서 중단에 위치하는 메모리 셀들의 경우, 최상위 상태(QLC의 P15)에 포함되는 메모리 셀들의 수를 줄이는 상태 셰이핑이 적용될 수 있다. 이러한 상태 셰이핑이 적용되면, 읽기 교란이나 전하 누설과 같은 취약 특성에 따른 신뢰성 저하를 줄일 수 있다.
도 5는 메모리 블록에 대한 회로도를 보여준다. 도 5를 참조하면, 메모리 블록(BLK1)을 구성하기 위해 비트 라인들(BL0, BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링들(NS)이 형성된다.
비트 라인(BL0) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(NS10, NS20, …)이 형성된다. 동일한 방식으로 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에도 복수의 셀 스트링들(NS11, NS21, NS12, NS22, NS13, NS23)이 형성된다. 셀 스트링들(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 셀 스트링들(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 셀 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MCs)이 제공된다.
셀 스트링들(NS) 각각은 접지 선택 트랜지스터(GST)를 포함한다. 셀 스트링들(NS)에 포함되는 접지 선택 트랜지스터들은 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 혹은 도시되지는 않았지만, 각 행들에 대응하는 셀 스트링들은 서로 다른 접지 선택 라인들에 의해서 제어될 수 있다.
하나의 층은 하나의 워드 라인으로 모델링 될 수 있다. 그리고 하나의 워드 라인에는 복수의 메모리 셀들(MC)이 연결된다. 상술한 3차원 구조의 메모리 블록에서 메모리 셀들은 기판(SUB)과의 상대적 거리에 따라 상이한 특성을 가질 수 있다. 예컨대, 기판(SUB)과 가까운 하단의 워드 라인에 연결된 메모리 셀들은 읽기 교란에 취약한 특성을 가진다. 반면에, 기판(SUB)과 비트 라인들(BL1~BL4)의 중단의 워드 라인들에 연결된 메모리 셀들에서는 전하 누설 특성이 상대적으로 크게 나타난다.
상술한 위치별 특성을 보상하기 위해, 메모리 블록의 하단에 위치하는 메모리 셀들에는 소거 상태(E)에 포함되는 메모리 셀들의 수를 줄일 수 있는 상태 셰이핑이 적용될 수 있다. 그리고 메모리 블록 내에서 중단에 위치하는 메모리 셀들에는 최상위 상태(QLC의 P15)에 포함되는 메모리 셀들의 수를 줄일 수 있는 상태 셰이핑이 적용될 수 있을 것이다.
이상에서는 하나의 메모리 블록에 포함되는 메모리 셀들의 회로 구조가 간략히 설명되었다. 하지만, 도시된 메모리 블록의 회로 구조는 설명의 편의를 위해 간략화한 구조일 뿐, 실제의 메모리 블록은 도시된 예에 국한되지 않는다. 즉, 하나의 물리 블록에는 보다 많은 반도체 레이어와 비트 라인(BLs)들, 그리고 스트링 선택 라인들(SSLs)이 포함될 수 있음은 잘 이해될 것이다.
도 6은 도 5의 메모리 블록에 포함되는 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다.
여기서, 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WLs) 및 스트링 선택 라인들(SSLs)에 동일한 전압이 인가될 때에, 기판(SUB)에 가까운 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장(Electric Field)은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 세다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다.
상술한 셀 스트링(CS)의 기하적인 특징에 따른 문제를 해소하기 위해, 본 발명의 선택되는 워드 라인의 위치에 따라 가변되는 상태 셰이핑이 적용될 수 있다.
도 7은 도 3의 상태 셰이핑 엔진의 예시적인 구성을 보여주는 블록도이다. 도 7을 참조하면, 상태 셰이핑 엔진(118)은 시드 발생기(118a), 랜덤열 발생기(118b), 그리고 믹서(Mixer, 118c)를 포함할 수 있다.
프로그램 동작 이후, 메모리 셀들이 형성하는 문턱 전압 산포는 프로그램되는 데이터의 랜덤화 연산에서 사용되는 시드(Seed)에 따라 조정될 수 있다. 예를 들면, 16개의 문턱 전압 상태를 갖는 QLC(Quadruple Level Cell)의 프로그램 동작시, 랜덤화 연산에 사용되는 시드 값에 의해서 특정 상태(State)에 포함되는 메모리 셀들의 수가 감소되거나 증가될 수 있다. 결국, 상태 셰이핑(State shaping)은 특정 상태(State)에 포함되는 메모리 셀들의 수를 증가시키거나 감소시키기 위한 랜덤화 연산에서 사용되는 시드(Seed)를 생성하거나 선택하는 기술이다.
시드 발생기(118a)는 입력되는 어드레스(ADDR)를 참조하여 특정 영역 단위에 대응하는 시드(Seed)를 생성한다. 여기서, 특정 영역은 페이지 단위, 워드 라인 단위, 그룹화된 워드 라인 단위, 또는 메모리 블록이나 플레인(Plane)과 같은 비휘발성 메모리 장치(120)의 영역 단위에 대응할 수 있다. 즉, 시드 발생기(118a)는 특정 영역 단위로 할당될 수 있는 시드(Seed)를 생성한다. 예를 들면, 시드 발생기(118a)는 비휘발성 메모리 장치(120)의 워드 라인들의 위치에 따라 상이한 시드(Seed)가 선택되도록 룩업 테이블(Lookup table) 형태로 구현될 수 있다. 이 경우, 시드 발생기(118a)는 어드레스(ADDR)를 참조하여 워드 라인들 각각에 대한 시드(Seed)를 룩업 테이블로부터 획득할 수 있다. 하나의 워드 라인에 대응하는 시드(Seed)가 생성되면, 시드 발생기(118a)는 생성된 시드(Seed)를 랜덤열 발생기(118b)로 전달한다.
랜덤열 발생기(118b)는 시드 발생기(118a)로부터 제공된 시드(Seed)를 이용하여 랜덤열(Random Sequence: 이하, RS)을 생성한다. 랜덤열 발생기(118b)는 입력되는 시드(Seed)를 소스로 랜덤열(RS)을 생성한다. 예를 들면, 랜덤열 발생기(118b)는 피보나치 방식(Fibonacci configuration)으로 동작하는 선형 피드백 시프트 레지스터(LSFR)로 구성될 수 있다.
랜덤화 연산을 위해서 랜덤열 발생기(118b)에 의해서 생성된 랜덤열(RS)은 믹서(118c)에 의해서 입력 데이터(Din)와 믹싱된다. 예를 들면, 랜덤열(RS) 각각의 비트들은 입력 데이터(Din) 각각의 비트들과 배타적 논리합(XOR) 연산에 따라 출력 데이터(Dout)를 생성하게 될 것이다. 여기서, 입력 데이터(Din)는 하나의 워드 라인에 연결된 메모리 셀들에 저장될 복수의 페이지 데이터일 수 있다. 믹서(118c)에 의해서 생성된 랜덤화된 데이터(Dout)가 비휘발성 메모리 장치(120)의 페이지 버퍼(123)에 전달되고, 선택된 영역에 프로그램될 수 있다.
도 8a 내지 도 8c는 본 발명의 시드 선택에 따른 상태 셰이핑 동작의 결과를 보여주는 도면들이다. 도 8a는 모든 상태들에 동일한 수의 메모리 셀들이 할당되는 상태 셰이핑의 결과를, 도 8b 및 도 8c는 워드 라인별로 상이한 상태 셰이핑이 적용된 경우를 보여주는 도면들이다. 여기서, 비휘발성 메모리 장치(120)의 메모리 셀들이 16개의 문턱 전압 상태를 갖는 QLC(Quadruple Level Cell)인 경우를 예로 들어 본 발명의 특징이 설명될 것이다.
도 8a를 참조하면, 선택된 메모리 셀들의 프로그램 시에 상태들(E~P15) 각각에 동일한 수의 메모리 셀들이 할당되는 균일 셰이핑(Equal Shaping)의 예를 보여준다.
균일 셰이핑이 적용되면, 선택된 영역의 메모리 셀들은 상태들(E~P15) 각각에 대해 동일하거나 유사한 수가 할당된다. 여기서, 셀 비율(Cell Ratio)은 기본 값(Basic value)에 대한 해당 상태에 포함되는 메모리 셀들의 수를 비율로 표현한 것이다. 여기서, 기본 값(Basic value)은 모든 상태들에 동일한 수의 메모리 셀들이 할당되는 경우에, 각 상태들에 포함되는 메모리 셀들의 수를 나타낸다. 즉, 셀 비율(Cell ratio)이 100%인 경우, 해당 상태에 대한 상태 셰이핑이 적용되지 않은 균일 셰이핑(Equal Shaping)으로 이해될 수 있다. 즉, 균일 셰이핑이 적용되면, 프로그램 동작이 완료되는 시점에서 모든 프로그램 상태들에 동일한 수의 메모리 셀들이 포함되게 된다.
도 8b를 참조하면, 본 발명의 실시 예에 따른 워드 라인(WLi)에 연결되는 메모리 셀들의 상태 셰이핑이 도시되어 있다. 워드 라인(WLi)에 연결된 메모리 셀들을 프로그램하기 위한 랜덤화 연산에서, 도시된 형태의 상태 셰이핑을 위한 제 1 시드(SED1)가 사용될 수 있다. 이 경우, 소거 상태(E)의 셀 비율(Cell Ratio)은 51%가 된다. 즉, 워드 라인(WLi)에 연결되는 메모리 셀들 중에서 프로그램 이후에 소거 상태(E)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 49% 감소된 것을 의미한다.
더불어, 상대적으로 높은 문턱 전압 산포에 대응하는 프로그램 상태들(P13, P14, P15) 각각의 셀 비율은 95%이다. 즉, 프로그램 상태들(P13, P14, P15)로 프로그램되는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 5%씩 감소된 것을 의미한다.
마찬가지로, 프로그램 상태(P1)의 셀 비율은 60%가 된다. 즉, 워드 라인(WLi)에 연결된 메모리 셀들 중에서 프로그램 상태(P1)로 프로그램되는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 40% 감소된 것을 의미한다.
반면, 프로그램 상태들(P5, P6, P9, P10) 각각의 셀 비율은 110%이다. 즉, 워드 라인(WLi)에 연결된 메모리 셀들 중에서 프로그램 이후에 프로그램 상태들(P5, P6, P9, P10)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 10%씩 증가된 것을 의미한다. 또한, 프로그램 상태들(P7, P8) 각각의 셀 비율은 120%이다. 즉, 워드 라인(WLi)에 연결되는 메모리 셀들 중에서 프로그램 이후에 프로그램 상태들(P7, P8)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 20%씩 증가될 수 있음을 의미한다. 더불어, 어떤 프로그램 상태들(P3, P4, P11, P12)의 셀 비율은 각각 100%에 해당한다. 이 경우, 프로그램 이후에 프로그램 상태들(P3, P4, P11, P12)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우와 동일함을 의미한다.
도 8c를 참조하면, 본 발명의 실시 예에 따른 워드 라인(WLj)에 연결되는 메모리 셀들의 상태 셰이핑이 도시되어 있다. 워드 라인(WLj)에 연결된 메모리 셀들을 프로그램하기 위한 랜덤화 연산에서, 제 1 시드(SED1)와는 다른 제 2 시드(SED2)가 사용될 수 있다. 이 경우, 소거 상태(E)의 셀 비율은 95%가 된다. 즉, 워드 라인(WLj)에 연결되는 메모리 셀들 중에서 프로그램 이후에 소거 상태(E)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 5%만 감소된 것을 의미한다.
더불어, 상대적으로 높은 문턱 전압 산포에 대응하는 프로그램 상태들(P14, P15) 각각의 셀 비율은 51%이다. 즉, 프로그램 상태들(P14, P15)로 프로그램되는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 49%씩 감소된 것을 의미한다. 프로그램 상태(P13)의 셀 비율은 60%이다. 즉, 프로그램 상태(P13)로 프로그램되는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 40% 감소된 것을 의미한다.
프로그램 상태들(P7, P8) 각각의 셀 비율은 120%이다. 즉, 워드 라인(WLj)에 연결되는 메모리 셀들 중에서 프로그램 이후에 프로그램 상태들(P7, P8)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 20%씩 증가될 수 있음을 의미한다. 그리고, 반면, 프로그램 상태들(P5, P6, P9, P10) 각각의 셀 비율은 110%이다. 즉, 워드 라인(WLj)에 연결되는 메모리 셀들 중에서 프로그램 이후에 프로그램 상태들(P5, P6, P9, P10)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 각각 10%씩 증가된 것을 의미한다.
프로그램 상태들(P1, P2, P3, P4, P11, P12)의 셀 비율은 각각 100%에 해당한다. 이 경우, 프로그램 이후에 프로그램 상태들(P1, P2, P3, P4, P11, P12)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우와 동일함을 의미한다.
이상에서는 본 발명의 실시 예에 따른 메모리 셀들의 상태 셰이핑의 예가 간략히 설명되었다. 워드 라인(WLi)에 연결되는 메모리 셀들의 상태 셰이핑에 따르면, 소거 상태(E)에 포함되는 메모리 셀들의 수가 대폭 감소하였다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다. 읽기 교란에 의한 특성 저하는 3차원 비휘발성 메모리 장치에서 기판에 가까이 위치하는 워드 라인들에 대응하는 메모리 셀들에 현저하게 나타난다. 따라서, 워드 라인(WLi)은 기판에 가까운 하단 워드 라인들일 수 있다.
반면, 워드 라인(WLj)에 연결되는 메모리 셀들의 상태 셰이핑에 따르면, 문턱 전압이 상대적으로 높은 상위 프로그램 상태(P13, P14, P15)에 포함되는 메모리 셀들의 수가 대폭 감소하였다. 상위 프로그램 상태(P13, P14, P15)의 메모리 셀들은 프로그램 이후에 전하 누설에 의한 문턱 전압의 강하가 현저하게 나타난다. 따라서, 상위 프로그램 상태(P13, P14, P15)의 메모리 셀들의 수를 줄임으로써 전하 누설에 따른 신뢰성 저하를 줄일 수 있을 것이다. 특히, 전하 누설에 따른 신뢰성 저하(또는 리텐션) 특성은 3차원 비휘발성 메모리 장치에서 중위의 워드 라인에 연결된 메모리 셀들에서 현저하게 나타난다. 따라서, 워드 라인(WLj)은 기판과 비트 라인 사이의 중간에 위치하는 중단 워드 라인들일 수 있다.
이상에서는 워드 라인들(WLi, WLj) 단위의 상태 셰이핑을 통해서 3차원 비휘발성 메모리 장치의 읽기 교란 특성 및 리텐션 특성의 저하를 개선할 수 있음이 설명되었다. 하지만, 워드 라인들 각각의 위치에 따른 특성 저하는 상술한 특성에만 한정되지 않는다. 다양한 특성 저하가 감지되는 워드 라인들에 대해 다양한 상태 셰이핑을 적용하기 위한 시드(SED)가 적용될 수 있음은 잘 이해될 것이다.
도 9는 본 발명의 실시 예에 따른 시드 테이블(Seed table)을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 시드 발생기(118a, 도 7 참조)는 워드 라인 단위로 할당되는 시드들(SED1~SED92)을 구성할 수 있다. 시드들(SED1~SED92) 각각은 해당 워드 라인에 연결되는 메모리 셀들의 상태 셰이프를 결정할 수 있다. 여기서, 워드 라인의 번호(WLk에서 k)가 낮을수록 기판에 가까운 워드 라인을 의미한다.
워드 라인(WL1)에는 시드(SED1)가 할당될 수 있다. 시드(SED1)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 하위 상태들(E, P1, P2, P3)에 포함되는 메모리 셀들의 수가 대폭 축소된다. 즉, 시드(SED1)가 할당된 워드 라인(WL1)이 경우, 소거 상태(E)와 프로그램 상태들(P1, P2, P3)의 셀 비율이 50%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 프로그램 상태(P13)의 셀 비율은 90%, 상위 프로그램 상태들(P14, P15)의 셀 비율은 95%로 형성될 수 있다.
마찬가지로, 워드 라인(WL2)에 할당되는 시드(SED2)에 의하면, 소거 상태(E)의 셀 비율은 52%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 73%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 상위 프로그램 상태들(P13, P14, P15)의 셀 비율은 95%로 형성될 수 있다. 워드 라인(WL3)에 할당되는 시드(SED3)에 의하면, 소거 상태(E)의 셀 비율은 53%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 73%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 프로그램 상태들(P13, P14)의 셀 비율은 98%, 프로그램 상태(P15)의 셀 비율은 95%로 형성될 수 있다. 워드 라인(WL4)에 할당되는 시드(SED4)에 의하면, 소거 상태(E)의 셀 비율은 53%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 73%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 프로그램 상태들(P13, P14)의 셀 비율은 98%, 프로그램 상태(P15)의 셀 비율은 96%로 형성될 수 있다.
워드 라인들(WL1~WL4)은 기판에 가까운 하단의 워드 라인들에 대응한다. 따라서, 워드 라인들(WL1~WL4)에 연결된 메모리 셀들은 읽기 교란에 취약한 특성을 가진다. 상술한 바와 같이 이들 워드 라인들에 대응하는 시드들을 적용하여 데이터를 프로그램하는 경우, 소거 상태(E)에 포함되는 메모리 셀들이 대폭 감소할 수 되었다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다.
워드 라인(WL44)에는 시드(SED44)가 할당될 수 있다. 시드(SED44)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 최상위 프로그램 상태(P15)에 포함되는 메모리 셀들의 수가 대폭 축소된다. 즉, 시드(SED44)가 할당된 워드 라인(WL44)이 경우, 최상위 프로그램 상태(P15)의 셀 비율은 50%, 차상위 프로그램 상태(P14)의 셀 비율은 60%, 그리고 프로그램 상태(P14)의 셀 비율은 70%로 형성될 수 있다. 시드(SED44)가 적용되면, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3)의 셀 비율은 95%, 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%로 형성된다.
워드 라인(WL45)에 할당되는 시드(SED45)에 의하면, 최상위 프로그램 상태(P15)의 셀 비율은 51%, 차상위 프로그램 상태(P14)의 셀 비율은 61%, 그리고 프로그램 상태(P14)의 셀 비율은 71%로 형성될 수 있다. 시드(SED44)가 적용되면, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3)의 셀 비율은 95%, 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%로 형성된다.
워드 라인(WL46)에 할당되는 시드(SED46)에 의하면, 최상위 프로그램 상태(P15)의 셀 비율은 51%, 차상위 프로그램 상태(P14)의 셀 비율은 60%, 그리고 프로그램 상태(P14)의 셀 비율은 70%로 형성될 수 있다. 시드(SED44)가 적용되면, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3)의 셀 비율은 96%, 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%로 형성된다.
워드 라인(WL47)에 할당되는 시드(SED47)에 의하면, 최상위 프로그램 상태(P15)의 셀 비율은 50%, 차상위 프로그램 상태(P14)의 셀 비율은 62%, 그리고 프로그램 상태(P14)의 셀 비율은 69%로 형성될 수 있다. 시드(SED47)가 적용되면, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3)의 셀 비율은 96%, 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%로 형성된다.
워드 라인들(WL44~WL47)은 기판과 비트 라인 사이에 형성되는 워드 라인들(WL1~WL92) 중에서 중단의 워드 라인들에 대응한다. 따라서, 워드 라인들(WL44~WL47)에 연결된 메모리 셀들은 전하 누설 특성이 상대적으로 크다. 이들 중단의 워드 라인에 연결된 메모리 셀들의 프로그램시, 상위 프로그램 상태들(예를 들면, P14, P15)로 프로그램되는 것들의 수를 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
워드 라인들(WL89~WL92)에도 각각에 대응하는 시드들(SED89~SED92)이 할당될 수 있다. 시드들(SED89~SED92)을 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3)의 셀 비율은 99%, 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%로 형성된다. 그리고 상위 프로그램 상태들(P13, P14, P153)의 셀 비율은 98%로 형성될 수 있다.
이상의 시드 테이블에서 설명된 워드 라인에 따른 시드 할당에 의하면, 워드 라인의 위치에 따라 발생하는 메모리 셀들의 특성 저하에 대응할 수 있다. 즉, 기판에 가까운 하단의 워드 라인들에 대응하는 메모리 셀들은 소거 상태(E)의 메모리 셀들을 수를 줄임으로써 읽기 교란에 의한 특성 저하를 줄일 수 있다. 더불어, 기판과 비트 라인 사이의 중단의 워드 라인에 연결된 메모리 셀들의 프로그램시, 상위 프로그램 상태들(예를 들면, P14, P15)로 프로그램되는 것들의 수를 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 시드 테이블(Seed table)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 시드 발생기(118a, 도 7 참조)는 워드 라인 그룹 단위로 할당되는 시드들(SED_a~SED_c)을 구성할 수 있다. 그리고 시드 발생기(118a)는 시드들(SED_a~SED_c)을 시드 테이블로 저장하고 관리할 수 있다. 시드들(SED_a~SED_c)은 할당된 워드 라인에 연결되는 메모리 셀들의 상태 셰이프를 결정할 수 있다.
제 1 워드 라인 그룹(WL1~WL9)에는 제 1 시드(SED_a)가 할당될 수 있다. 제 1 시드(SED_a)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 50%로 형성될 수 있다. 더불어, 상대적으로 낮은 문턱 전압에 대응하는 프로그램 상태들(P1, P2, P3)의 셀 비율이 70%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 90% 또는 95%로 형성될 수 있다.
셀 스트링이 기판에 대해 수직으로 형성되는 3차원 구조에서, 하단에 위치하는 제 1 워드 라인 그룹(WL1~WL9)의 메모리 셀들은 읽기 교란(Read disturbance)에 취약한 특성을 가진다. 제 1 워드 라인 그룹(WL1~WL9)의 메모리 셀들의 프로그램시에 제 1 시드(SED_a)를 적용하면, 소거 상태(E) 또는 하위 프로그램 상태들(예를 들면, P1~P3)에 포함되는 메모리 셀들이 대폭 감소될 수 있다. 특히, 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다.
제 2 워드 라인 그룹(WL10~WL78)에는 제 2 시드(SED_b)가 할당될 수 있다. 제 2 시드(SED_b)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 95%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 96%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 프로그램 상태(P13)의 셀 비율은 71%, 프로그램 상태(P14)의 셀 비율은 61%, 프로그램 상태(P15)의 셀 비율은 51%로 형성될 수 있다.
셀 스트링이 기판에 대해 수직으로 형성되는 3차원 구조에서, 중단에 위치하는 제 2 워드 라인 그룹(WL10~WL78)의 메모리 셀들은 전하 누설 특성이 상대적으로 크다. 이들 중단의 워드 라인에 연결된 메모리 셀들의 프로그램시, 상위 프로그램 상태들(예를 들면, P13, P14, P15)로 프로그램되는 것들의 수를 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
제 3 워드 라인 그룹(WL79~WL92)에는 제 3 시드(SED_c)가 할당될 수 있다. 제 3 시드(SED_c)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E) 및 하위 프로그램 상태들(P1, P2, P3)의 셀 비율은 99%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 98%로 형성될 수 있다. 제 3 시드(SED_c)를 사용하는 경우, 제 1 시드(SED_a) 및 제 2 시드(SED_b)를 사용하는 경우보다 각 상태들의 셀 비율은 상대적으로 균일한 편이다. 제 3 워드 라인 그룹(WL79~WL92)에 포함되는 메모리 셀들은 제 1 및 제 2 워드 라인 그룹들에 비해서 상대적으로 읽기 교란이나 전하 누설 특성에 덜 노출되기 때문이다.
이상에서는 워드 라인의 그룹 단위로 할당되는 시드들(SED_a~SED_c)을 적용하는 시드 테이블에 대한 예가 간략히 설명되었다. 하지만, 여기서 워드 라인 그룹의 범위, 상태들 각각에 대한 셀 비율의 크기는 예시적일 뿐이다. 다양한 목적에 따라 워드 라인 그룹의 범위, 상태들 각각에 대한 셀 비율의 크기는 변경될 수 있음은 잘 이해될 것이다.
도 11a 및 도 11b는 본 발명의 시드 선택에 따른 상태 셰이핑 동작의 다른 예를 보여주는 도면들이다. 도 11a는 하단의 워드 라인들에 대응하는 상태 셰이핑을, 도 11b는 중단의 워드 라인들에 대한 상태 셰이핑을 보여주는 도면들이다. 여기서, 비휘발성 메모리 장치(120, 도 1 참조)의 메모리 셀들이 8개의 문턱 전압 상태를 갖는 TLC(Triple Level Cell)인 경우를 예로 들어 본 발명의 특징이 설명될 것이다.
도 11a를 참조하면, 하단의 워드 라인들(WLi)에 포함되는 메모리 셀들의 상태 셰이핑이 도시되어 있다. 워드 라인(WLi)에 연결된 메모리 셀들을 프로그램하기 위한 랜덤화 연산에서 도시된 형태의 상태 셰이핑을 위한 시드가 사용될 수 있다. 이 경우, 소거 상태(E)의 셀 비율은 51%가 될 수 있다. 즉, 워드 라인(WLi)에 연결되는 메모리 셀들 중에서 프로그램 이후에 소거 상태(E)를 갖는 메모리 셀들의 수는 균일 셰이핑이 적용되는 경우에 비해 감소된 것을 의미한다. 더불어, 프로그램 상태(P1)의 셀 비율은 70%가 될 수 있다. 프로그램 상태들(P2, P6)의 셀 비율은 각각 100%, 프로그램 상태들(P3, P5)의 셀 비율은 각각 110%, 프로그램 상태(P4)의 셀 비율은 120%, 그리고 최상위 프로그램 상태(P7)의 셀 비율은 95%가 될 수 있다.
워드 라인(WLi)은 기판에 가까운 하단의 워드 라인일 수 있다. 하단에 위치하는 워드 라인(WLi)에 연결된 메모리 셀들은 읽기 교란에 취약한 특성을 가진다. 상술한 바와 같이 이들 하단 워드 라인들에 대응하는 시드(Seed)를 적용하여 데이터를 프로그램하는 경우, 소거 상태(E)에 포함되는 메모리 셀들이 대폭 감소할 수 되었다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다.
도 11b를 참조하면, 중단에 위치하는 워드 라인들(WLj)에 포함되는 메모리 셀들의 상태 셰이핑이 도시되어 있다. 워드 라인(WLj)에 연결된 메모리 셀들을 프로그램하기 위해서는 도시된 형태의 상태 셰이핑을 위한 시드가 사용될 수 있다. 이 경우, 소거 상태(E)의 셀 비율은 95%가 될 수 있다. 더불어, 프로그램 상태(P1)의 셀 비율은 97%가 될 수 있다. 프로그램 상태들(P2, P6)의 셀 비율은 각각 100%, 프로그램 상태들(P3, P5)의 셀 비율은 각각 110%, 프로그램 상태(P4)의 셀 비율은 120%, 그리고 최상위 프로그램 상태(P7)의 셀 비율은 51%가 될 수 있다.
워드 라인(WLj)에 연결된 메모리 셀들을 프로그램하기 위한 랜덤화 연산에서는 도 10a에 도시된 워드 라인(WLi)에 적용된 시드와는 다른 시드가 적용될 수 있다. 이 경우, 소거 상태(E)의 셀 비율은 95%, 최상위 프로그램 상태(P7)의 셀 비율은 51%가 된다. 즉, 최상위 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수가 상대적으로 감소된 것을 의미한다.
워드 라인(WLj)에 연결되는 메모리 셀들의 상태 셰이핑에 따르면, 문턱 전압이 상대적으로 높은 최상위 프로그램 상태(P7)에 포함되는 메모리 셀들의 수가 대폭 축소되었다. 최상위 프로그램 상태(P7)의 메모리 셀들은 프로그램 이후에 전하 누설에 의한 문턱 전압의 강하가 현저하게 나타난다. 따라서, 최상위 프로그램 상태(P7)의 메모리 셀들의 수를 줄임으로써 전하 누설에 따른 신뢰성 저하를 줄일 수 있을 것이다.
이상에서는 하단 및 중단에 위치하는 두 워드 라인들(WLi, WLj) 각각에 대응하는 메모리 셀들의 상태 셰이핑 결과가 예시적으로 설명되었다. 워드 라인(WLi)에 연결되는 메모리 셀들의 상태 셰이핑에 따르면, 소거 상태(E)에 포함되는 메모리 셀들의 수가 상대적으로 감소하였다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다. 반면, 워드 라인(WLj)에 연결되는 메모리 셀들의 상태 셰이핑에 따르면, 문턱 전압이 상대적으로 높은 최상위 프로그램 상태(P7)에 포함되는 메모리 셀들의 수가 대폭 감소하였다. 최상위 프로그램 상태(P7)의 메모리 셀들은 프로그램 이후에 전하 누설에 의한 문턱 전압의 강하가 현저하게 나타난다. 따라서, 최상위 프로그램 상태(P7)의 메모리 셀들의 수를 줄임으로써 전하 누설에 따른 신뢰성 저하를 줄일 수 있을 것이다.
워드 라인들(WLi, WLj) 단위의 상태 셰이핑을 통해서 3차원 비휘발성 메모리 장치의 읽기 교란 특성 및 리텐션 특성의 저하를 개선할 수 있음이 설명되었다. 하지만, 워드 라인들 각각의 위치에 따른 특성 저하는 상술한 특성에만 한정되지 않는다. 다양한 특성 저하가 감지되는 워드 라인들에 대해 다양한 상태 셰이핑을 적용하기 위한 시드(SED)가 적용될 수 있음은 잘 이해될 것이다.
도 12a 및 도 12b는 본 발명의 다른 실시 예에 따른 시드 테이블들을 보여주는 도면들이다. 도 12a는 메모리 블록에 따라 상태 셰이핑을 수행하기 위한 시드 테이블을 보여주고, 도 12b는 메모리 플레인에 따른 상태 셰이핑을 수행하기 위한 시드 테이블을 보여준다.
도 12a를 참조하면, 시드 발생기(118a, 도 7 참조)는 메모리 블록에 따라 할당되는 시드들(SED_i~SED_l)을 구성할 수 있다. 그리고 시드 발생기(118a)는 시드들(SED_i~SED_l)을 시드 테이블로 저장하고 관리할 수 있다. 시드들(SED_i~SED_l)은 할당된 워드 라인에 연결되는 메모리 셀들의 상태 셰이프를 결정할 수 있다.
제 1 블록 그룹(BLK0~BLK2999)에는 제 1 시드(SED_i)가 할당될 수 있다. 제 1 시드(SED_i)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 50%로 형성될 수 있다. 더불어, 상대적으로 낮은 문턱 전압에 대응하는 프로그램 상태들(P1, P2, P3)의 셀 비율이 70%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 90% 또는 95%로 형성될 수 있다.
제 2 블록 그룹(BLK3000~BLK3399)에는 제 2 시드(SED_j)가 할당될 수 있다. 제 2 시드(SED_j)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 95%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 96%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 프로그램 상태(P13)의 셀 비율은 71%, 프로그램 상태(P14)의 셀 비율은 61%, 프로그램 상태(P15)의 셀 비율은 51%로 형성될 수 있다.
제 3 블록 그룹(BLK3400~BLK3799)에는 제 3 시드(SED_k)가 할당될 수 있다. 제 3 시드(SED_k)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E) 및 하위 프로그램 상태들(P1, P2, P3)의 셀 비율은 99%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 98%로 형성될 수 있다.
제 4 블록 그룹(BLK3800~BLK6799)에는 제 4 시드(SED_l)가 할당될 수 있다. 제 3 시드(SED_l)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 95%, 하위 프로그램 상태들(P1, P2, P3)의 셀 비율은 97%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 프로그램 상태(P13)의 셀 비율은 97%, 상위의 프로그램 상태들(P14, P15)의 셀 비율은 95%로 형성될 수 있다.
이상에서는 블록 단위로 할당되는 시드들(SED_i~SED_l)을 적용하는 시드 테이블에 대한 예가 간략히 설명되었다. 하지만, 여기서 예시된 블록의 범위, 상태들 각각에 대한 셀 비율의 크기는 예시적일 뿐이다. 다양한 목적에 따라 워드 라인 그룹의 범위, 상태들 각각에 대한 셀 비율의 크기는 변경될 수 있음은 잘 이해될 것이다.
도 12b를 참조하면, 시드 발생기(118a, 도 7 참조)는 플레인에 따라 할당되는 시드들(SED_i~SED_l)을 구성할 수 있다. 그리고 시드 발생기(118a)는 시드들(SED_i~SED_l)을 시드 테이블로 저장하고 관리할 수 있다. 시드들(SED_i~SED_l)은 할당된 워드 라인에 연결되는 메모리 셀들의 상태 셰이프를 결정할 수 있다.
제 1 플레인 그룹(Plane1~Plane5)에는 제 1 시드(SED_i)가 할당될 수 있다. 제 1 시드(SED_i)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 50%로 형성될 수 있다. 더불어, 상대적으로 낮은 문턱 전압에 대응하는 프로그램 상태들(P1, P2, P3)의 셀 비율이 70%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 90% 또는 95%로 형성될 수 있다.
제 2 플레인 그룹(Plane6~Plane10)에는 제 2 시드(SED_j)가 할당될 수 있다. 제 2 시드(SED_j)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 95%, 프로그램 상태들(P1, P2, P3)의 셀 비율이 96%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 110%, 프로그램 상태(P13)의 셀 비율은 71%, 프로그램 상태(P14)의 셀 비율은 61%, 프로그램 상태(P15)의 셀 비율은 51%로 형성될 수 있다.
제 3 플레인 그룹(Plane11~Plane15)에는 제 3 시드(SED_k)가 할당될 수 있다. 제 3 시드(SED_k)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E) 및 하위 프로그램 상태들(P1, P2, P3)의 셀 비율은 99%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 상위의 프로그램 상태들(P13, P14, P15)의 셀 비율은 98%로 형성될 수 있다.
제 1 플레인 그룹(Plane16~Plane20)에는 제 4 시드(SED_l)가 할당될 수 있다. 제 3 시드(SED_l)를 통해서 생성된 랜덤열을 사용하여 프로그램될 데이터를 랜덤화하는 경우, 소거 상태(E)의 셀 비율은 95%, 하위 프로그램 상태들(P1, P2, P3)의 셀 비율은 97%로 형성될 수 있다. 그리고 프로그램 상태들(P4~P12)의 셀 비율은 105%, 프로그램 상태(P13)의 셀 비율은 97%, 상위의 프로그램 상태들(P14, P15)의 셀 비율은 95%로 형성될 수 있다.
이상에서는 비휘발성 메모리 장치의 플레인(Plane) 단위로 할당되는 시드들(SED_i~SED_l)을 적용하는 시드 테이블의 예가 간략히 설명되었다. 하지만, 여기서 예시된 플레인의 범위, 상태들 각각에 대한 셀 비율의 크기는 예시적일 뿐이다. 다양한 목적에 따라 워드 라인 그룹의 범위, 상태들 각각에 대한 셀 비율의 크기는 변경될 수 있음은 잘 이해될 것이다. 더불어, 시드가 블록 또는 플레인 단위로 할당되는 예가 설명되었으나, 신뢰성의 향상을 위해 시드는 비휘발성 메모리 장치의 다양한 메모리 영역 단위로 할당 가능함을 잘 이해될 것이다.
도 13은 본 발명의 다른 실시 예에 따른 온칩 랜덤화 연산을 수행하는 비휘발성 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 비휘발성 메모리 장치(200)는 셀 어레이(210), 디코더(220), 페이지 버퍼(230), 온칩 랜더마이저(240), 입출력 버퍼(250), 그리고 제어 로직 회로(260)을 포함한다.
셀 어레이(210)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 디코더(220)에 연결된다. 셀 어레이(210)는 비트 라인(BL)을 통해서 페이지 버퍼(230)에 연결된다. 셀 어레이(210)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다.
디코더(220)는 행 어드레스(ADDR)에 응답하여 셀 어레이(210)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 디코더(220)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 디코더(220)는 선택된 메모리 블록의 워드 라인들에 워드 라인 전압(VWL)을 전달한다. 디코더(220)는 선택된 메모리 블록의 선택 라인들(예를 들면, SSL이나 GSL)에 선택 신호들을 전달한다. 디코더(220)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달할 수 있다.
페이지 버퍼(230)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(230)는 셀 어레이(210)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(230)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(230)는 감지된 데이터를 래치하여 외부로 출력할 수 있다.
온칩 랜더마이저(240)는 셀 어레이(210)에 프로그램될 데이터에 대한 랜덤화 연산을 수행하도록 구성된다. 온칩 랜더마이저(240)는 어드레스(ADDR)를 참조하여 랜덤화 연산에 사용되는 시드를 선택할 수 있다. 시드의 선택에 의해서 온칩 랜더마이저(240)는 영역(예를 들면, 워드 라인 단위)에 따른 상태 셰이핑을 수행할 수 있다. 더불어, 온칩 랜더마이저(240)는 셀 어레이(210)로부터 센싱되어 페이지 버퍼(230)에 저장된 데이터에 대한 디-랜덤화 연산을 수행할 수 있다. 디-랜덤화 연산에는 램덤화 연산시 사용된 시드가 사용될 수 있다.
온칩 랜더마이저(240)는 프로그램될 데이터를 랜덤화하여 페이지 버퍼(230)에 전달한다. 특히, 온칩 랜더마이저(240)은 셀 어레이(210)의 영역별 차별화된 문턱 전압 산포를 제공하기 위한 인코딩을 수행할 수 있다. 온칩 랜더마이저(240)는 셀 어레이(210)의 워드 라인들의 위치에 따른 취약 특성을 영하여 프로그램될 데이터를 인코딩할 수 있다. 인코딩된 데이터가 셀 어레이(210)에 프로그램되면, 워드 라인 단위로 최적의 신뢰도를 갖는 문턱 전압 산포가 형성될 수 있다. 여기서, 온칩 랜더마이저(240)의 셰이핑을 위한 인코딩은 워드 라인 단위만 한정되지 않음은 잘 이해될 것이다.
온칩 랜더마이저(240)는 어드레스(ADDR)로부터 시드(Seed)를 생성 또는 선택할 수 있다. 온칩 랜더마이저(240)는 시드(Seed)를 참조하여 랜덤열(Random Sequence: RS)을 생성할 수 있다. 온칩 랜더마이저(240)는 생성된 랜덤열(RS)을 이용하여 타깃 영역에 저장될 데이터를 랜덤화한 후에 페이지 버퍼(230)에 전달할 것이다.
입출력 버퍼(250)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(230)에 전달한다. 입출력 버퍼(250)는 읽기 동작시에 페이지 버퍼(230)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(250)는 입력되는 어드레스 또는 명령어를 제어 로직 회로(260)이나 디코더(220), 온칩 랜더마이저(240)에 전달한다.
제어 로직 회로(260)은 입출력 버퍼(250)로부터 전달되는 명령어(CMD) 및 어드레스(ADDR)에 응답하여 페이지 버퍼(230) 및 온칩 랜더마이저(240)를 제어한다. 제어 로직 회로(260)은 입출력 버퍼(250)를 통해서 제공되는 쓰기 명령어, 읽기 명령어, 소거 명령에 응답하여 선택된 메모리 영역에 대한 명령을 수행한다.
본 발명의 실시 예에 따르면, 비휘발성 메모리 장치(200)는 영역별로 차별화되는 상태 셰이핑을 수행하는 온칩 랜더마이저(240)를 포함한다. 예를 들면, 온칩 랜더마이저(240)는 워드 라인들 단위로 상태 셰이핑을 수행하기 위한 시드를 적용할 수 있다. 예컨대, 기판에 가까운 하단의 워드 라인들에 연결된 메모리 셀들은 읽기 교란에 취약한 특성을 가진다. 온칩 랜더마이저(240)는 이들 워드 라인들에 연결된 메모리 셀들을 프로그램하는 경우, 소거 상태(E)에 포함되는 메모리 셀들의 수가 감소되는 시드를 사용할 수 있다. 소거 상태(E)의 메모리 셀들의 수를 줄임으로써 읽기 교란(Read disturbance)에 의한 특성 저하를 줄일 수 있다. 또는, 온칩 랜더마이저(240)는 중단에 위치하는 워드 라인들에 연결된 메모리 셀들의 프로그램시, 상위 프로그램 상태들로 프로그램되는 메모리 셀들을 줄임으로써 전하 누설로 인한 신뢰성 저하를 감소시킬 수 있다.
도 14는 도 13에 도시된 온칩 랜더마이저의 구성을 간략히 보여주는 블록도이다. 도 14를 참조하면, 온칩 랜더마이저(240)는 시드 발생기(242), 랜덤열 발생기(244), 그리고 믹서(Mixer, 246)를 포함할 수 있다.
시드 발생기(242)는 입력되는 어드레스(ADDR)를 참조하여 특정 영역 단위에 대응하는 시드(Seed)를 생성한다. 여기서, 특정 영역은 페이지 단위, 워드 라인 단위, 워드 라인의 범위 단위, 또는 메모리 블록이나 플레인(Plane)과 같은 셀 어레이(210)의 영역 단위일 수 있다. 즉, 시드 발생기(242)는 특정 영역 단위로 할당될 수 있는 시드(Seed)를 생성한다. 예를 들면, 시드 발생기 시드 발생기(242)는 워드 라인들의 위치에 따라 상이한 시드(Seed)가 선택되도록 룩업 테이블 형태로 구현될 수 있다. 이 경우, 시드 발생기 시드 발생기(242)는 타깃 어드레스(ADDR)를 참조하여 워드 라인들 각각에 대한 시드(Seed)를 시드 테이블(Seed table)로부터 획득할 수 있다. 하나의 워드 라인에 대응하는 시드(Seed)가 생성되면, 시드 발생기(242)는 생성된 시드(Seed)를 랜덤열 발생기(118b)로 전달한다.
랜덤열 발생기(244)는 시드 발생기(242)로부터 제공된 시드(Seed)를 이용하여 랜덤열(Random Sequence: 이하, RS)을 생성한다. 랜덤열 발생기(244)는 입력되는 시드(Seed)를 초기값으로 하는 랜덤열(RS)을 생성한다. 예를 들면, 랜덤열 발생기(244)는 피보나치 방식(Fibonacci configuration)으로 동작하는 선형 피드백 시프트 레지스터(LSFR)로 구성될 수 있다.
랜덤화 연산을 위해서 랜덤열 발생기(244)에 의해서 생성된 랜덤열(RS)은 믹서(246)에 의해서 입력 데이터(Din)와 믹싱된다. 예를 들면, 랜덤열(RS) 각각의 비트들은 입력 데이터(Din) 각각의 비트들과 배타적 논리합(XOR) 연산에 따라 출력 데이터(Dout)를 생성하게 될 것이다. 여기서, 입력 데이터(Din)는 입출력 버퍼(250)로부터 전달되는 하나 이상의 페이지 데이터일 수 있다.
랜덤화 연산을 위해서 랜덤열 발생기(244)에 의해서 생성된 랜덤열(RS)은 믹서(246)에 의해서 입력 데이터(Din)와 믹싱된다. 예를 들면, 랜덤열(RS) 각각의 비트들은 입력 데이터(Din) 각각의 비트들과 배타적 논리합(XOR) 연산에 따라 출력 데이터(Dout)를 생성하게 될 것이다. 여기서, 입력 데이터(Din)는 하나의 워드 라인에 연결된 메모리 셀들에 저장될 복수의 페이지 데이터일 수 있다. 믹서(246)에 의해서 생성된 랜덤화된 데이터(Dout)가 페이지 버퍼(230)에 전달되고, 선택된 영역에 프로그램될 수 있다.
도 15는 도 14의 랜덤열 발생기의 예를 보여주는 도면이다. 도 15를 참조하면, 4개의 플립플롭으로 구성되는 피보나치 방식의 랜덤 시퀀스를 생성하는 랜덤열 발생기(244)가 도시되어 있다. 이러한 랜덤열 발생기(244)를 구성하기 위한 생성 다항식 g(X)는 아래 수학식 1으로 나타낼 수 있다.
Figure pat00001
즉, 복수의 플립플롭으로 구성된 선형 피드백 시프트 레지스터(LFSR)로 랜덤열 발생기(244)가 구성될 수 있다. 여기서, 플립플롭들(D0, D1, D2, D3)에 저장되는 각각의 이진 값들이 시드에 해당한다. 그리고 클록 사이클의 증가에 따라 출력되는 비트열이 바로 랜덤 시퀀스(RS)가 될 것이다.
랜덤열 발생기(244)의 플립플롭들(D0, D1, D2, D3)의 초기값이 [1 0 0 0]으로 가정하자. 그러면, 클록 사이클의 증가에 따라 15 클록 이후에는 레지스터들(D0, D1, D2, D3)의 값은 초기와 동일하게 설정된다. 그 이후(T=15)에는 처음의 사이클 증가 때와 동일한 방식으로 레지스터들(D0, D1, D2, D3)의 데이터 상태가 설정될 것이다. 이때, 레지스터(D3)의 출력 측으로 전달되는 비트열이 랜덤 시퀀스로서 제공될 수 있다. 도시한 랜덤열 발생기(244)는 피보나치 방식(Fibonacci Configuration)의 랜덤열을 생성하는 일 예에 불과하다. 다양한 방식의 랜덤열 발생기(244)가 제공될 수 있음을 잘 이해될 것이다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    쓰기 어드레스 및 쓰기 데이터를 수신하는 단계;
    상기 쓰기 어드레스에 대응하는 시드를 생성하는 단계;
    상기 시드를 사용하여 랜덤열을 생성하는 단계;
    상기 랜덤열을 사용하여 상기 쓰기 데이터를 랜덤화하는 단계; 그리고
    랜덤화된 상기 쓰기 데이터를 상기 쓰기 어드레스에 대응하는 메모리 영역에 프로그램하는 단계를 포함하되,
    상기 시드는 워드 라인의 위치에 따라 가변되는 상태 셰이핑을 제공하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 시드를 생성하는 단계에서,
    상기 쓰기 어드레스가 제 1 워드 라인에 대응하는 경우, 상기 제 1 워드 라인에 연결된 제 1 메모리 영역의 소거 상태에는 제 1 개수의 메모리 셀들이 포함되도록 제 1 시드가 생성되고,
    상기 쓰기 어드레스가 상기 제 1 워드 라인보다 기판으로부터 멀리 위치하는 제 2 워드 라인에 대응하는 경우, 상기 제 2 워드 라인에 연결된 제 2 메모리 영역의 소거 상태에는 상기 제 1 개수보다 많은 제 2 개수의 메모리 셀들이 포함되도록 제 2 시드가 생성되는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 2 메모리 영역의 최상위 프로그램 상태에 포함되는 메모리 셀들의 수는 상기 제 1 메모리 영역의 최상위 프로그램 상태에 포함되는 메모리 셀들의 수보다 적은 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 제 1 워드 라인은 상기 기판에 인접하는 워드 라인을 포함하는 프로그램 방법.
  5. 제 2 항에 있어서,
    상기 제 2 워드 라인은 상기 기판과 복수의 비트 라인들이 형성되는 반도체 층의 중간에 위치하는 워드 라인을 포함하는 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 시드를 생성하는 단계에서, 상기 시드는 미리 생성된 복수의 시드들 중 상기 쓰기 어드레스에 맵핑된 어느 하나가 선택되는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 시드는 상기 비휘발성 메모리 장치의 메모리 블록 또는 플레인의 위치에 따라 상태 셰이핑을 제공하도록 설정되는 프로그램 방법.
  8. 호스트로부터 쓰기 데이터 및 쓰기 어드레스를 수신하고, 상기 쓰기 어드레스에 따라 선택된 메모리 셀들의 상태 셰이핑을 수행하기 위해 상기 쓰기 데이터에 대한 랜덤화를 수행하는 스토리지 컨트롤러; 그리고
    상기 스토리지 컨트롤러의 제어에 따라 상기 랜덤화된 쓰기 데이터를 상기 쓰기 어드레스에 대응하는 메모리 영역에 프로그램하는 비휘발성 메모리 장치를 포함하되,
    상기 스토리지 컨트롤러는 상기 상태 셰이핑을 위해 워드 라인의 위치에 따라 가변되는 랜덤 시드를 사용하는 스토리지 장치.
  9. 제 8 항에 있어서,
    상기 스토리지 컨트롤러는, 상기 쓰기 데이터 및 상기 쓰기 어드레스를 사용하여 상기 선택된 메모리 셀들에 대한 상기 상태 셰이핑을 수행하는 상태 셰이핑 엔진을 포함하는 스토리지 장치.
  10. 제 9 항에 있어서,
    상기 상태 셰이핑 엔진은:
    상기 쓰기 어드레스에 대응하는 시드를 생성하는 시드 발생기;
    상기 시드를 사용하여 랜덤열을 생성하는 랜덤열 발생기; 그리고
    상기 쓰기 데이터와 상기 랜덤열을 배타적 논리합 연산으로 처리하여 랜덤화 연산을 수행하는 믹서를 포함하는 스토리지 장치.
  11. 제 10 항에 있어서,
    상기 시드 발생기는 워드 라인의 위치에 따라 맵핑되는 복수의 시드들을 저장하는 시드 테이블을 포함하는 스토리지 장치.
  12. 제 11 항에 있어서,
    상기 시드 테이블에는 제 1 워드 라인에 맵핑되는 제 1 시드와 상기 제 1 워드 라인보다 기판으로부터 멀리 위치하는 제 2 워드 라인에 맵핑되는 제 2 시드가 정의되며,
    상기 제 1 시드가 적용된 프로그램 동작시, 상기 제 1 워드 라인에 연결된 제 1 메모리 영역의 소거 상태에는 제 1 개수의 메모리 셀들이 포함되고,
    상기 제 2 시드가 적용된 프로그램 동작시, 상기 제 2 워드 라인에 연결된 제 2 메모리 영역의 소거 상태에는 상기 제 1 개수보다 많은 제 2 개수의 메모리 셀들이 포함되는 스토리지 장치.
  13. 제 11 항에 있어서,
    상기 제 2 메모리 영역의 최상위 프로그램 상태에 포함되는 메모리 셀들의 수는 상기 제 1 메모리 영역의 최상위 프로그램 상태에 포함되는 메모리 셀들의 수보다 적은 것을 특징으로 하는 스토리지 장치.
  14. 제 10 항에 있어서,
    상기 시드 발생기는 메모리 블록 또는 플레인 위치에 따라 맵핑되는 복수의 시드들을 저장하는 시드 테이블을 포함하는 스토리지 장치.
  15. 복수의 프로그램 상태를 갖는 메모리 셀들을 포함하는 셀 어레이;
    상기 셀 어레이에 데이터를 프로그램하는 페이지 버퍼;
    외부에서 입력되는 쓰기 데이터를 랜덤화하여 상기 페이지 버퍼에 전달하는 온칩 랜더마이저; 그리고
    외부에서 제공되는 명령어 및 어드레스에 응답하여 상기 셀 어레이에서 메모리 셀들을 선택하고, 상기 선택된 메모리 셀들에 랜덤화된 상기 쓰기 데이터를 프로그램하도록 상기 페이지 버퍼 및 온칩 랜더마이저를 제어하는 제어 로직 회로를 포함하되,
    상기 온칩 랜더마이저는 워드 라인의 위치에 따라 상기 쓰기 데이터에 대한 상태 셰이핑을 수행하는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 온칩 랜더마이저는:
    상기 어드레스에 대응하는 시드를 생성하는 시드 발생기;
    상기 시드를 사용하여 랜덤열을 생성하는 랜덤열 발생기; 그리고
    상기 쓰기 데이터와 상기 랜덤열을 배타적 논리합 연산으로 처리하여 랜덤화 연산을 수행하는 믹서를 포함하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 시드 발생기는:
    제 1 워드 라인에 대응하는 상기 어드레스에 응답하여 제 1 시드를 생성하고, 제 2 워드 라인에 대응하는 상기 어드레스에 응답하여 제 2 시드를 생성하되,
    상기 제 1 시드와 상기 제 2 시드는 소거 상태에 대응하는 메모리 셀들의 수가 다른 상태 셰이핑을 제공하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 워드 라인은 상기 제 2 워드 라인보다 기판에 더 가까이 위치하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 워드 라인에 연결된 메모리 셀들의 최상위 상태에 포함되는 메모리 셀들의 수는 상기 제 2 워드 라인에 연결된 메모리 셀들의 최상위 상태에 포함되는 메모리 셀들의 수보다 많은 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 2 워드 라인은 상기 기판과 비트 라인이 형성되는 반도체 층의 중간에 위치하는 워드 라인을 포함하는 비휘발성 메모리 장치.
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