KR20210087751A - 반도체 패키지 - Google Patents

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KR20210087751A
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KR
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redistribution
vertical connection
connection conductor
core member
hole
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KR1020200000864A
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강명삼
고영찬
문경돈
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는 제1 재배선층을 포함하는 재배선 기판, 제1 재배선층과 연결되는 접속 패드를 갖는 반도체 칩, 제1 재배선층을 통해서 접속 패드와 전기적으로 연결되는 수직 연결 도체, 반도체 칩을 수용하는 제1 관통홀 및 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재, 제1 및 제2 관통홀을 채우는 봉합재 및 제2 재배선층을 포함하는 재배선 부재를 포함하며, 상기 수직 연결 도체와 상기 코어 부재는 동일한 물질을 포함하고, 상기 수직 연결 도체의 하면의 폭은 상기 수직 연결 도체의 상면의 폭 보다 작고, 상기 제1 관통홀의 하단의 폭은 상기 제1 관통홀의 상단의 폭 보다 크고, 상기 제2 관통홀의 하단의 폭은 상기 제2 관통홀의 상단의 폭 보다 큰 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 반도체 칩의 고성능화에 따라서 강성과 방열 특성이 향상된 반도체 패키지에 대한 관심이 높아지고 있다. 반도체 패키지의 강성 향상을 위해서 패키지 내부에 별도의 구조체(예를 들어, 인쇄회로기판)를 내장하는 경우, 제조 공정 및 비용이 증가하며 별도의 구조체를 가공하는 과정에서 미세 이물이 발생하여 패키지의 수율이 저하되는 문제가 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 강성이 우수하고 워피지 특성과 방열 특성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판의 상기 제1 면 상에 배치되며, 상기 제1 재배선층과 연결되는 접속 패드를 갖는 반도체 칩, 상기 재배선 기판의 상기 제1 면 상에 배치되며, 상기 제1 재배선층을 통해서 상기 접속 패드와 전기적으로 연결되는 수직 연결 도체, 상기 반도체 칩을 수용하는 제1 관통홀 및 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재, 상기 재배선 기판의 상기 제1 면 상에서 상기 반도체 칩을 덮으며, 상기 제1 및 제2 관통홀을 채우는 봉합재 및 상기 봉합재 상에 배치되며, 상기 수직 연결 도체와 전기적으로 연결되는 제2 재배선층을 포함하는 재배선 부재를 포함하며, 상기 수직 연결 도체와 상기 코어 부재는 동일한 물질을 포함하고, 상기 수직 연결 도체의 하면의 폭은 상기 수직 연결 도체의 상면의 폭 보다 작고, 상기 제1 관통홀의 하단의 폭은 상기 제1 관통홀의 상단의 폭 보다 크고, 상기 제2 관통홀의 하단의 폭은 상기 제2 관통홀의 상단의 폭 보다 큰 반도체 패키지를 제공할 수 있다.
또한, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 연결되는 반도체 칩, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층을 통해서 상기 반도체 칩과 전기적으로 연결되는 수직 연결 도체, 상기 반도체 칩을 수용하는 제1 관통홀과 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재 및 상기 반도체 칩, 상기 수직 연결 도체, 및 상기 코어 부재의 적어도 일부를 덮으며, 상기 제1 및 제2 관통홀들을 채우는 봉합재를 포함하며, 상기 수직 연결 도체는 상기 수직 연결 도체의 하면의 폭이 상기 수직 연결 도체의 상면의 폭 보다 작도록 상기 수직 연결 도체의 측면이 테이퍼진 단면 형상을 갖고, 상기 제1 및 제2 관통홀들은 각각 상기 수직 연결 도체와 반대 방향으로 테이퍼진 단면 형상을 갖는 반도체 패키지를 제공할 수 있다.
또한, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 연결되는 접속 패드를 갖는 반도체 칩, 상기 재배선 기판 상에서 상기 반도체 칩과 이격되며, 상기 제1 재배선층을 통해서 상기 접속 패드와 전기적으로 연결되는 수직 연결 도체, 상기 반도체 칩을 수용하는 제1 관통홀과 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재, 상기 재배선 기판 상에 배치되며 상기 제1 및 제2 관통홀들을 각각 채우며 상기 반도체 칩의 상면과 상기 코어 부재의 외측면을 덮는 봉합재 및 상기 봉합재의 상면에 배치되며, 상기 수직 연결 도체와 전기적으로 연결되는 제2 재배선층을 갖는 재배선 부재를 포함하며, 상기 봉합재의 상면은 상기 수직 연결 도체의 상면 및 상기 코어 부재의 상면과 동일한 평면에 있고, 상기 수직 연결 도체의 하면의 평면적은 상기 수직 연결 도체의 상기 상면의 평면적 보다 작고, 상기 코어 부재의 하면의 평면적은 상기 코어 부재의 상기 상면의 평면적 보다 작은 반도체 패키지를 제공할 수 있다.
본 발명의 실시예들에 따르면, 하나의 금속 플레이트를 가공하여 형성된 코어 부재와 수직 연결 도체를 도입함으로써, 강성이 우수하고 워피지 특성과 방열 특성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 내지 2b는 각각 도 1의 패키지의 A-A', B-B' 절단면을 나타낸 평면도들이다.
도 2c 내지 2d는 각각 도 2a 및 2b의 변형예를 나타낸 평면도들이다.
도 3a 내지 3b는 도 1의 패키지의 일부 구성 요소에 대한 다른 실시예들을 나타낸 평면도들이다.
도 4a, 4b, 도 5a 내지 8c는 도 1의 패키지의 제조 방법을 나타낸 단면도들이다.
도 4c는 도 1의 패키지의 일부 구성 요소의 다른 실시예를 나타낸 단면도이다.
도 9 내지 10b는 본 발명의 다른 실시예에 따른 반도체 패키지와 그 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
도 11 내지 12c는 본 발명의 다른 실시예에 따른 반도체 패키지와 그 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2a는 도 1의 패키지의 A-A' 절단면을 상부에서 바라본 평면도이고, 도 2b는 도 1의 패키지의 B-B' 절단면을 하부에서 바라본 평면도이다.
도 1 및 도 2a 내지 2b를 참조하면, 반도체 패키지(100A)는 코어 부재(110a), 반도체 칩(120), 수직 연결 도체(130), 봉합재(140), 재배선 기판(150), 및 재배선 부재(160)를 포함할 수 있다. 또한, 반도체 패키지(100A)는 패시베이션층(170-1, 170-2), 언더범프금속(180), 및 연결 범프(190)를 더 포함할 수 있다.
코어 부재(110a 또는 110)는 반도체 칩(120)의 두께 이상의 두께를 갖는 플레이트 형상의 바디와, 바디를 관통하며 반도체 칩(120)이 배치되는 제1 관통홀(111), 및 수직 연결 도체(130)가 배치되는 제2 관통홀(112)을 포함할 수 있다. 제1 관통홀(111)은 코어 부재(110) 의 중심부(예를 들어, 팬-인 영역)에 형성되며, 제2 관통홀(112)은 코어 부재(110)의 외곽부, (예를 들어, 팬-아웃 영역)에 형성될 수 있다. 제1 및 제2 관통홀들(111, 112)은 플레이트 상태의 코어 부재(110a)의 바디(도 4a의 "CM")를 에칭(etching)하여 형성될 수 있다. 따라서, 코어 부재(110a)의 외측면은 코어 부재(110a)의 중심을 기준으로 테이퍼(taper)진 수직 단면 형상을 가질 수 있고, 제1 및 제2 관통홀들(111, 112)의 측벽면이 되는 코어 부재(110a)의 내측면들은 제1 및 제2 관통홀들(111, 112)의 중심을 기준으로 테이퍼진 수직 단면 형상을 가질 수 있다. 제1 및 제2 관통홀들(111, 112)은 각각의 측벽면이 테이퍼진 수직 단면 형상을 가질 수 있다. 예를 들어, 제1 관통홀(111)의 하단의 폭(도 2b의 W3')은 제1 관통홀(111)의 상단의 폭(도 2a의 W3) 보다 크고, 제2 관통홀(112)의 하단의 폭(도 2b의 W2')은 제2 관통홀(112)의 상단의 폭(도 2b의 W2) 보다 클 수 있다. 제1 관통홀(111)의 하단의 폭(도 2b의 W3')은 반도체 칩(120)의 폭 및 서로 대향하는 반도체 칩(120)의 양단과 제1 관통홀(111)의 하단 사이의 이격 거리를 더한 값이며, 반도체 칩(120)의 양단과 제1 관통홀(111)의 하단 사이의 이격 거리는 약 110um 일 수 있다. 제1 관통홀(111)의 상단의 폭(도 2a의 W3)은 반도체 칩(120)의 폭 및 서로 대향하는 반도체 칩(120)의 양단과 제1 관통홀(111)의 상단 사이의 이격 거리를 더한 값이며, 반도체 칩(120)의 양단과 제1 관통홀(111)의 상단 사이의 이격 거리는 약 60um 일 수 있다. 제2 관통홀(112)의 하단의 폭(도 2b의 W2')은 대응하는 수직 연결 도체(130) 하부의 폭 및 서로 대향하는 수직 연결 도체(130)의 양단과 제2 관통홀(112)의 하단 사이의 이격 거리를 더한 값이며, 수직 연결 도체(130)의 양단과 제2 관통홀(112)의 하단 사이의 이격 거리는 약 160um 일 수 있다. 제2 관통홀(112)의 상단의 폭(도 2b의 W2)은 대응하는 수직 연결 도체(130) 상부의 폭 및 서로 대향하는 수직 연결 도체(130)의 양단과 제2 관통홀(112)의 상단 사이의 이격 거리를 더한 값이며, 수직 연결 도체(130)의 양단과 제2 관통홀(112)의 상단 사이의 이격 거리는 약 60um 일 수 있다. 또한, 코어 부재(110)의 하면의 평면적은 그 상면의 평면적 보다 작을 수 있다.
코어 부재(110)는 반도체 패키지(100A)의 강성을 향상시키고 워피지를 제어할 수 있다. 또한, 코어 부재(110)를 통해서 반도체 칩(120)에서 발생한 열이 패키지(100A)의 외부로 방출될 수 있다. 코어 부재(110)는 금속물질, 예를 들어, 구리(Cu)를 포함할 수 있으나, 이에 한정되는 것은 아니며, 다른 금속물질, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수도 있다. 코어 부재(110)는 반도체 칩(120)을 위한 그라운드(GND)로 사용될 수 있고, 또는 더미(Dummy) 패턴으로 사용될 수도 있다.
수직 연결 도체(130)는 재배선 기판(150)의 제1 면 상에 배치되며, 제1 재배선층(152)을 통해서 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다. 수직 연결 도체(130)는 코어 부재(110)와 동일한 물질을 포함할 수 있고, 코어 부재(110)의 제2 관통홀(112)을 채우는 봉합재(140)에 의해서 코어 부재(110)와 전기적으로 절연된 아일랜드 구조를 가질 수 있다. 수직 연결 도체(130)는 코어 부재(110)의 관통홀들(111, 112)과 함께 형성될 수 있다. 따라서, 수직 연결 도체(130)는 그 하면과 상면을 연결하는 측면이 테이퍼진 수직 단면 형상을 가질 수 있다. 예를 들어, 수직 연결 도체(130)의 측면은 수직 연결 도체(130)의 중심을 기준으로 테이퍼진 수직 단면 형상을 가질 수 있고, 수직 연결 도체(130)의 하면의 폭(도 2b의 W1')은 수직 연결 도체(130)의 상면의 폭(도 2a의 W1) 보다 작을 수 있다. 수직 연결 도체(130)의 하면의 폭(도 2b의 W1')은 약 60um 내지 240um 이고, 수직 연결 도체(130)의 상면의 폭(도 2a의 W1)은 약 100um 내지 340um일 수 있다. 코어 부재(110)의 측면들은 수직 연결 도체(130)와 동일한 방향으로 테이퍼진 단면 형상을 가질 수 있고, 제1 및 제2 관통홀들(111, 112)은 각각 수직 연결 도체(130)와 반대 방향으로 테이퍼진 단면 형상을 가질 수 있다. 또한, 수직 연결 도체(130)의 하면의 평면적은 그 상면의 평면적 보다 작을 수 있다.
수직 연결 도체(130)의 수평 단면 형상(평면도 상에서 단면 형상)은 특별히 제안되지 않는다. 예를 들어, 도 2a 및 도 2b와 같이, 수직 연결 도체(130)의 수평 단면은 원 형태일 수 있으나, 이와 달리 타원, 사각형 등의 다양한 형태를 가질 수 있다. 예를 들어, 도 2c 및 2d에 도시된 변형예와 같이, 수직 연결 도체(130)의 수평 단면은 사각형 형태일 수 있다. 다만, 수직 연결 도체(130)의 수평 단면과 수직 연결 도체(130)를 수용하는 제2 관통홀(112)의 수평 단면은 서로 유사한 형상을 가질 수 있다.
일 실시예에서, 수직 연결 도체(130)는 서로 이격된 복수의 수직 연결 도체들(130)을 포함하고, 코어 부재(110a)는 복수의 수직 연결 도체들(130) 각각을 수용하는 복수의 제2 관통홀들(112)을 가지며, 복수의 제2 관통홀들(112)은 서로 이격될 수 있다.
수직 연결 도체(130)는 패키지(100A)의 상/하 구성요소들을 연결하는 전기적 연결 경로를 제공할 수 있다. 수직 연결 도체(130)는 제2 관통홀(112) 내에서 제2 관통홀(112)의 측벽면과 이격되어 고립될 수 있다. 수직 연결 도체(130)는 재배선 기판(150)의 제1 재배선 비아(153) 및 재배선 부재(160)의 제2 재배선 비아(163)와 연결될 수 있다. 수직 연결 도체(130)에 의해서 패키지(100A) 상부에 다른 패키지가 결합된 패키지 온 패키지 구조가 용이하게 구현될 수 있다. 수직 연결 도체(130)는 코어 부재(110)와 같이 금속물질, 예를 들어, 구리(Cu)를 포함할 수 있으나, 이에 한정되는 것은 아니며, 다른 금속물질, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수도 있다. 수직 연결 도체(130)는 반도체 칩(120)을 위한 신호(Signal) 패턴으로 사용될 수 있다.
일반적으로 반도체 패키지에서 반도체 칩의 주위를 덮는 몰딩 재료의 취약점(낮은 강성, 낮음 방열성 등)을 보강하기 위해서 패키지의 내부에 강성 향상을 위한 절연성 구조체 또는/및 방열 및 워피지 특성을 개선하고 전기 연결 경로를 형성하기 위한 도전성 구조체를 배치한다. 그러나, 패키지에 내장되는 구조체들의 제조 및 가공에 여러 개의 공정 단계들이 적용되는 경우 패키지 자체의 제조 시간 및 비용이 증가되고 패키지의 수율이 저하될 수 있다.
이에, 본 발명은 하나의 금속 플레이트를 에칭하여 패키지의 강성과 워피지 특성을 개선할 수 있는 코어 부재와 패키지 내에 전기적 경로를 형성하는 수직 연결 도체를 동시에 제작함으로써, 추가되는 공정을 최소화 하면서 패키지의 강성, 워피지 특성, 및 방열 특성을 향상시킬 수 있다. 따라서, 일 실시예에서 코어 부재(110)와 수직 연결 도체(130)는 서로 동일한 금속 물질을 포함할 수 있고, 코어 부재(110)의 측면들(내측면 및 외측면)과 수직 연결 도체(130)의 측면은 각각 테이퍼(taper)진 수직 단면 형상을 가질 수 있다.
반도체 칩(120)은 재배선 기판(150)의 제1 면 상에 배치되며, 재배선 기판(150)의 제1 재배선층(152)과 전기적으로 연결되는 접속 패드(120P)를 가질 수 있다.
반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 또는 갈륨비소(GaAs)를 포함하며 다양한 종류의 집적회로가 형성될 수 있다. 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다.
접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시킬 수 있다. 접속 패드(120P)는 도전성 물질, 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니며 다른 종류의 도전성 물질을 제한 없이 포함할 수 있다.
봉합재(140)는 재배선 기판(150)의 제1 면 상에 배치되며, 코어 부재(110), 수직 연결 도체(130), 및 반도체 칩(120)의 적어도 일부를 봉합하며, 반도체 칩(120)과 제1 관통홀(111)의 측벽면 사이의 공간과 수직 연결 도체(130)와 제2 관통홀(112)의 측벽면 사이의 공간을 채울 수 있다. 봉합재(140)는 코어 부재(110)의 외측면을 덮을 수 있고, 따라서, 코어 부재(110)는 패키지(100A)의 외부로 노출되지 않을 수 있다. 봉합재(140)의 상면은 수직 연결 도체(130)의 상면 및 코어 부재(110)의 상면과 동일한 평면(Coplanar)에 있을 수 있다.
일 실시예에서, 수직 연결 도체(130)의 하면과 코어 부재(110)의 하면은 반도체 칩(120)의 하면 보다 높은 레벨에 있고, 봉합재(140)는 수직 연결 도체(130)의 하면과 코어 부재(110)의 하면을 덮으며, 봉합재(140)의 하면은 반도체 칩(120)의 하면과 동일한 레벨에 있을 수 있다. 봉합재(140)의 하면은 수직 연결 도체(130)의 하면 및 코어 부재(110)의 하면과 소정거리(t1) 이격될 수 있다.
봉합재(140)는 절연물질, 예를 들어, ABF를 포함할 수 있으나, 특별히 재한되는 것은 아니며, 다른 절연물질을 포함할 수 있다. 예를 들어, 봉합재(140)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등을 포함할 수 있다. 또한, EMC와 같은 몰딩 물질 또는 PID와 같은 감광성 재료가 사용될 수도 있다.
재배선 기판(150)은 코어 부재(110), 수직 연결 도체(130), 반도체 칩(120)이 배치되는 제1 면과 제1 면과 반대에 위치한 제2 면을 가지며, 반도체 칩(120)의 접속 패드(120P)와 수직 연결 도체(130)를 전기적으로 연결하는 제1 재배선층(152)을 포함할 수 있다.
일 실시예에서, 봉합재(140)는 수직 연결 도체(130)의 하면의 일부를 오픈하는 제1 비아 홀(140h)을 가지며, 재배선 기판(150)은 봉합재(140)의 하면 및 반도체 칩(120)의 하면 상에 배치되며 제1 비아 홀(140h) 내에서 수직 연결 도체(130)의 하면의 일부를 오픈하는 제2 비아 홀(151h)을 갖는 절연층(151)과, 절연층(151) 상의 제1 재배선층(152)과, 제2 비아 홀(151h)을 채우며 제1 재배선층(152)을 수직 연결 도체(130)와 연결하는 재배선 비아(153)를 포함할 수 있다. 여기서, 제1 및 제2 비아 홀들(140h, 151h)의 측벽면들은 서로 이격될 수 있다.
재배선 기판(150)은 반도체 칩(120)의 접속 패드(120P)를 재배선하며, 도면에 도시된 것 보다 많은 수의 제1 절연층(151), 제1 재배선층(152), 및 제1 재배선 비아(153)를 포함할 수 있다. 제1 절연층(151)은 절연물질을 포함할 수 있다. 예를 들어, PID와 같은 감광성 절연물질을 포함할 수 있다. 이 경우 포토리소그라피 공정에 의한 파인 피치를 구현할 수 있어, 반도체 칩(120)의 접속 패드(120P)를 효과적으로 재배선할 수 있다. 다만, 제1 절연층(151)에 포함된 절연물질이 이에 한정되는 것은 아니며, 다른 종류의 절연물질을 포함할 수도 있다. 제1 절연층(151)은 봉합재(140)와 동일한 절연물질을 포함하거나 다른 종류의 절연물질을 포함할 수도 있다.
제1 재배선층(152)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 재배선층(152)은 설계에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(Ground, GND) 패턴, 파워(Power, PWR) 패턴, 신호(Signal, S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호를 전달할 수 있다.
제1 재배선 비아(153)는 서로 다른 레벨의 재배선층들(152)을 서로 전기적으로 연결하고, 또한, 반도체 칩(120)의 접속 패드(120P) 및 수직 연결 도체(130)를 제1 재배선층(152)에 전기적으로 연결할 수 있다. 제1 재배선 비아(153)는 반도체 칩(120)의 접속 패드(120P)와 직접 연결될 수 있으나, 이에 한정되지 않으며, 솔더(Solder)나 금속 필라(Pillar)를 통해서 접속 패드(120P)와 연결될 수도 있다. 제1 재배선 비아(153)는 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선 비아(153)는 도전성 물질로 완전히 충전된 필드(filled) 비아일 수 있고, 도전성 물질이 비아 홀의 벽면을 따라 배치된 컨퍼멀(conformal) 비아일 수도 있다. 제1 재배선 비아(153)는 측면이 테이퍼진 형상, 모래시계 형상 또는 원통 형상을 가질 수 있다. 제1 재배선 비아(153)는 제1 재배선층(152)과 일체화될 수 있으나, 이에 한정되지는 않는다.
재배선 부재(160)(또는 후면 재배선 부재)는 봉합재(140)의 상면, 코어 부재(110)의 상면, 및 수직 연결 도체(130)의 상면들이 연결된 평면(도 7c의 S1) 상의 제2 절연층(161), 제2 절연층(161) 상의 제2 재배선층(162), 및 제2 절연층(161)을 관통하여 제2 재배선층(162)과 수직 연결 도체(130)를 연결하는 제2 재배선 비아(163)를 포함할 수 있다. 재배선 부재(160)는 도면에 도시된 것 보다 많은 수의 제2 절연층(161), 제2 재배선층(162), 및 제2 재배선 비아(163)를 포함할 수 있다.
제2 절연층(161)은 절연물질을 포함할 수 있다. 예를 들어, PID와 같은 감광성 절연물질을 포함할 수 있다. 이 경우 포토리소그라피 공정에 의한 파인 피치를 구현할 수 있다. 다만, 제2 절연층(161)에 포함된 절연물질이 이에 한정되는 것은 아니며, 다른 종류의 절연물질을 포함할 수도 있다. 제2 절연층(161)은 재배선 기판(150)의 제1 절연층(151)과 동일한 절연물질을 포함하거나, 다른 종류의 절연물질을 포함할 수 있다.
제2 재배선층(162)은 패키지(100A)의 상부에서 적어도 일부가 노출되며, 패키지(100A)의 외부에서 제공되는 다른 전자 부품과 물리적/전기적으로 결합할 수 있다. 제2 재배선층(162)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제2 재배선층(162)은 설계에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(Ground, GND) 패턴, 파워(Power, PWR) 패턴, 신호(Signal, S) 패턴을 포함할 수 있다.
제2 재배선 비아(163)는 제2 재배선층(162)를 수직 연결 도체(130)에 전기적으로 연결할 수 있다. 제2 재배선 비아(163)는 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제2 재배선 비아(163)는 도전성 물질로 완전히 충전된 필드(filled) 비아일 수 있고, 도전성 물질이 비아 홀의 벽면을 따라 배치된 컨퍼멀(conformal) 비아일 수도 있다. 제2 재배선 비아(163)는 측면이 테이퍼진 형상, 모래시계 형상 또는 원통 형상을 가질 수 있다. 제2 재배선 비아(163)는 제2 재배선층(162)과 일체화될 수 있으나, 이에 한정되지는 않는다.
패시베이션층(170-1, 170-2)은 재배선 기판(150) 상에 배치된 제1 패시베이션층(170-1)과 재배선 부재(160) 상에 배치된 제2 패시베이션층(170-2)을 포함할 수 있다. 제1 패시베이션층(170-1)은 재배선 기판(150)의 제2 면 상에 배치되며 제1 재배선층(152)의 일부를 노출시키는 개구부를 가질 수 있다. 제2 패시베이션층(170-2)은 재배선 부재(160)의 상면 상에 배치되며 제2 재배선층(162)의 일부를 노출시키는 개구부를 가질 수 있다. 패시베이션층(170-1, 170-2)은 절연물질, 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니며 다른 종류의 절연물질을 포함할 수 있다.
언더범프금속(180)은 제1 패시베이션층(170-1)의 개구부에 배치되며 제1 패시베이션층(170-1)의 개구부에 의해 노출된 제1 재배선층(152)의 일부와 전기적으로 연결될 수 있다. 언더범프금속(180)은 연결 범프(190)의 접속 신뢰성과 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(180)은 금속을 이용한 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
연결 범프(190)는 제1 패시베이션층(170-1) 상에 배치되며, 언더범프금속(180)을 통해서 제1 재배선층(152)과 전기적으로 연결될 수 있다. 연결 범프(190)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 연결 범프(190)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(190)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 연결 범프(190)는 구리 필라(pillar) 또는 솔더(Solder)를 포함할 수 있다. 연결 범프(190) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역과 중첩되지 않는 영역을 의미한다.
도 3a 내지 3b는 도 1의 패키지(100A)의 일부 구성 요소(110a)에 대한 다른 실시예들을 나타낸 평면도들이다.
도 3a를 참조하면, 다른 실시예에 따른 코어 부재(110b)는 복수의 수직 연결 도체들(130)을 각각 수용하는 복수의 제2 관통홀들을 가지며, 복수의 제2 관통홀들 중 인접하게 배치된 일부의 제2 관통홀들(112-1, 112-2)은 서로 연결될 수 있다. 따라서, 서로 연결된 제2 관통홀들(112-1, 112-2)의 내부에 배치된 수직 연결 도체(130)들 사이에는 코어 부재(110b)가 존재하지 않고 봉합재(140)가 채워질 수 있다. 서로 연결된 제2 관통홀들(112-1, 112-2)은 수직 연결 도체들(130) 사이에 충분한 공간을 확보하여 봉합재(140)의 매립 공정에서 보이드(void) 발생을 방지할 수 있다.
도 3b를 참조하면, 다른 실시예의 코어 부재(110c)는 서로 이격된 제1 내지 제3 코어 부재들(110-1, 110-2, 110-3)을 포함할 수 있다. 복수의 제2 관통홀들은 서로 연결되어 제3 코어 부재(110-3)와 제2 코어 부재(110-2)를 분리시키는 제1 그룹(112-1)과 제2 코어 부재(110-2)와 제1 코어 부재(110-1)를 분리시키는 제2 그룹(112-2)을 형성할 수 있다. 서로 이격된 제1 내지 제3 코어 부재들(110-1, 110-2, 110-3)은 서로 다른 기능을 수행할 수 있다. 예를 들어, 제1 및 제2 코어 부재들(110-1, 110-2)은 그라운드 패턴과 연결되고, 제3 코어 부재(110-3)는 파워 패턴과 연결될 수 있다.
한편, 도 3a 및 3b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소의 기술적 특징은 도 1에 도시된 구성요소들의 기술적 특징과 유사하므로 이에 대한 설명은 생략한다.
도 4a, 4b, 도 5a 내지 8c는 도 1의 패키지(100A)의 제조 방법을 나타낸 단면도들이고, 도 4c는 도 1의 패키지(100A)의 일부 구성 요소들(110a, 130)의 다른 실시예를 나타낸 단면도이다.
도 4a 내지 4b를 참조하면, 먼저, 코어 부재(110a) 및 수직 연결 도체(130)를 형성할 수 있다. 코어 부재(110a)는 제1 캐리어(C1) 상에 접착층(AD) 및 금속 플레이트(CM)를 형성하고, 금속 플레이트(CM) 상에 제1 및 제2 관통홀(111, 112)과 수직 연결 도체(130)를 형성하기 위해서 패터닝된 에칭 레지스트(R)(예를 들어, 포토 레지스트)를 형성할 수 있다. 접착층(AD)을 스토퍼 층으로 금속 플레이트(CM)를 에칭하여 제1 및 제2 관통홀(111, 112)을 갖는 코어 부재(110a)와 제2 관통홀(112) 내에 위치한 수직 연결 도체(130)를 형성할 수 있다. 따라서, 코어 부재(110a)의 외측면(110as)은 코어 부재(110a)의 상면을 향해서 테이퍼진 단면을 가질 수 있고, 수직 연결 도체(130)의 측면(130s)은 그 상면을 향해서 테이퍼진 단면을 가질 수 있다. 또한, 제1 및 제2 관통홀(111, 112) 각각의 제1 및 제2 측벽면(111s, 112s)은 관통홀(111, 112)의 하단을 향해서 테이퍼진 단면을 가질 수 있다. 여기서, 상면/하면, 상단/하단은 도면을 기준으로 하며 에칭에 의해 형성되는 측면들의 테이퍼 방향을 설명하기 위해 사용된 용어이다. 이후 패키지의 제조 과정에서 코어 부재(110a)의 상/하가 반전되는 경우 해당 도면을 기준으로 전술한 "상면"은 "하면"으로 전술한 "상단"은 "하단"으로 기재될 수 있다.
제1 캐리어(C1)는 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있고, 접착층(AD)은 금속 물질, 예를 들어, 니켈(Ni)을 포함할 수 있다. 금속 플레이트(CM)는 반도체 칩의 두께에 상당한 두께를 갖는 구리 플레이트일 수 있다. 제1 캐리어(C1)와 접착층(AD)는 재료가 특별히 한정되는 것은 아니며, 금속 물질이 아닌 유기 물질을 포함할 수도 있다. 단, 제1 캐리어(C1)와 접착층(AD)이 금속 물질을 포함하는 경우 접착층(AD)은 금속 플레이트(CM)와 다른 종류의 금속 물질을 포함할 수 있다. 따라서, 접착층(AD)이 금속 플레이트(CM)의 에칭 스토퍼 역할을 할 수 있고, 이후 접착층(AD)을 에칭할 때, 코어 부재(110a)의 손상을 방지할 수 있다. 예를 들어, 제1 캐리어(C1)-접착층(AD)-금속 플레이트(CM)는 각각 구리-니켈-구리를 포함하며, 압연 공정으로 형성될 수 있다.
도 4c를 참조하면, 일례에서 코어 부재(110a')의 내측면들(111s', 112s')과 외측면(110as)은 오목한 수직 단면 형상을 가질 수 있다. 수직 연결 도체(130')의 측면(130s')은 오목한 수직 단면 형상을 가질 수 있다. 따라서, 제1 관통홀(111)의 제1 측벽면(111s')은 제1 관통홀(111)의 중심선에 대해서 볼록한 수직 단면 형상을 가질 수 있고, 제2 관통홀(112)의 제2 측벽면(112s')은 제2 관통홀(112)의 중심선에 대해서 볼록한 수직 단면 형상을 가질 수 있다.
도 5a 및 5b를 참조하면, 코어 부재(110a)의 제1 관통홀(111)에 반도체 칩(120)을 배치하고 반도체 칩(120)과 코어 부재(110a)를 봉합하는 봉합재(140)를 형성할 수 있다. 봉합재(140)는 봉합재(140)를 가열하면서, 제1 및 제2 관통홀(111, 112)이 형성된 코어 부재(110a)와 제2 관통홀(112)에 배치된 수직 연결 도체(130)를 봉합재(140)의 일면에서 압착하고, 제2 캐리어(C2)에 배치된 반도체 칩(120)을 봉합재(140)의 타면에서 압착하여 형성할 수 있다. 봉합재(140)는 ABF일 수 있다. 수직 연결 도체(130)와 코어 부재(110a)는 제1 캐리어(C1) 상에 부착된 상태로 봉합재(140)에 매립되므로, 수직 연결 도체(130)의 상면과, 코어 부재(110a)의 상면과, 봉합재(140)의 상면은 서로 동일한 평면에 있을 수 있다. 이후 제2 캐리어(C2)를 제거하고 재배선 기판을 형성할 수 있다.
도 6a 내지 6c를 참조하면, 반도체 칩(120)의 하면 상에 재배선 기판(150)을 형성할 수 있다. 도 5b의 제2 캐리어(C2)를 제거하고, 수직 연결 도체(130)의 하면을 덮는 봉합재(140)를 관통하는 제1 비아 홀(140h)을 형성할 수 있다. 반도체 칩(120)의 하면과 봉합재(140)의 하면을 덮으며 제1 비아 홀(140h)을 채우는 제1 절연층(151)을 형성하고, 제1 절연층(151)을 관통하여 제1 비아홀 (140h) 내에서 수직 연결 도체(130)의 하면의 일부를 오픈하는 제2 비아 홀(151h)을 형성할 수 있다. 제2 비아 홀(151h)을 채우는 제1 재배선 비아(153)와 제1 절연층(151) 상의 제1 재배선층(152)를 형성할 수 있다. 제1 비아 홀(140h)은 레이저 드릴로 형성할 수 있고, 제2 비아 홀(151h)은 포토리소그라피 공정으로 형성할 수 있다. 제1 재배선층(152)과 제1 재배선 비아(153)는 도금 공정으로 형성할 수 있다. 포토리소그라피 공정과 도금 공정을 반복하여 복수의 절연층(151), 복수의 재배선층(152), 및 복수의 재배선 비아(153)를 포함하는 재배선 기판(150)을 형성할 수 있다.
도 7a 내지 7c를 참조하면, 제1 캐리어(C1)와 접착층(AD)을 제거하여 봉합재(140)의 상면을 노출시킬 수 있다. 재배선 기판(150)의 하부에 제1 패시베이션층(170-1)과 언더범프금속(170)을 형성하고 언더범프금속(170)이 형성된 면을 제3 캐리어(C3)에 부착할 수 있다. 제1 패시베이션층(170-1)은 솔더 레지스트일 수 있다. 제1 캐리어(C1)는 알카리성 약품을 이용한 에칭으로 제거할 수 있다. 접착층(AD)은 질산을 포함하는 약품을 이용한 에칭으로 제거 할 수 있다. 제1 캐리어(C1)의 에칭 과정에서 접착층(AD)는 부식되지 않고, 접착층(AD)의 에칭 과정에서 코어 부재(110a) 및 수직 연결 도체(130)는 부식되지 않을 수 있다. 접착층(AD)을 제거하여 노출된 봉합재(140)의 상면은 코어 부재(110a)의 상면 및 수직 연결 도체(130)의 상면과 동일한 평면(S1)에 있을 수 있다.
도 8a 내지 8c를 참조하면, 재배선 부재(160)를 형성할 수 있다. 도 7c에서 노출된 평면(S1) 상에 제2 절연층(161)을 형성하고 수직 연결 도체(130)의 상면의 일부를 오픈하는 비아 홀을 형성할 수 있다. 비아 홀은 포토리소그라피 공정으로 형성할 수 있다. 비아홀 상에 제2 재배선층(162)과 제2 재배선 비아(163)를 형성할 수 있다. 제2 재배선층(162)과 제2 재배선 비아(163)는 도금 공정으로 형성할 수 있다. 재배선 부재(160) 상에 제2 재배선층(162)의 일부를 노출시키는 개구부를 갖는 제2 패시베이션층(170-2)을 형성할 수 있다. 제2 패시베이션층(170-2)은 솔더 레지스트일 수 있다. 이후, 제3 캐리어(C3)를 제거하고 언더범프금속(180)을 덮는 연결 범프를 형성하여 반도체 패키지를 완성할 수 있다.
도 9 내지 10b는 본 발명의 다른 실시예에 따른 반도체 패키지(100B)와 그 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
도 9를 참조하면, 반도체 패키지(100B)에서 봉합재(140)의 하면은 수직 연결 도체(130)의 하면 및 코어 부재(110a)의 하면과 동일한 평면(S2)에 있고, 재배선 기판(150)은 동일한 평면(S2) 상의 절연층(151)과, 절연층(151) 상의 제1 재배선층(152)과, 절연층(151)을 관통하여 제1 재배선층(152)을 수직 연결 도체(130)와 연결하는 재배선 비아(153)를 포함할 수 있다.
도 10a 및 10b를 참조하면, 도 5a 및 5b와 유사한 봉합재(140)의 형성 과정에서 코어 부재(110a)의 하면과 수직 연결 도체(130)의 하면이 제2 캐리어(C2)의 표면에 밀착될 수 있다. 따라서, 봉합재(140)의 하면은 수직 연결 도체(130)의 하면 및 코어 부재(110a)의 하면과 동일한 평면(S2)에 있을 수 있다. 따라서, 봉합재(140)를 관통하는 레이저 비아(도 6a의 140h)의 형성 공정을 생략할 수 있으며 수직 연결 경로를 단축할 수 있다.
한편, 도 9 내지 10b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소의 기술적 특징은 도 1에 도시된 구성요소들의 기술적 특징과 유사하므로 이에 대한 설명은 생략한다.
도 11 내지 12c는 본 발명의 다른 실시예에 따른 반도체 패키지(100C)와 그 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
도 11을 참조하면, 반도체 패키지(100C)에서, 봉합재(140)는 수직 연결 도체(130)의 하면의 일부를 오픈하는 제1 비아 홀(140h)을 가지며, 재배선 기판(150)은 봉합재(140)의 하면 및 반도체 칩(120)의 하면 상에 배치되며 제1 비아 홀(140h)과 연결된 제2 비아 홀(151h)을 갖는 제1 절연층(151)과, 제1 절연층(151) 상의 제1 재배선층(152)과, 제1 및 제2 비아 홀(140h, 151h)을 채우며 제1 재배선층(152)을 수직 연결 도체(130)와 연결하는 재배선 비아(153)를 포함하되, 제1 및 제2 비아 홀들(140h, 151h)의 측벽면은 서로 동일한 평면(S3)에 있을 수 있다. 봉합재(140)는 제1 절연층(151)과 동일한 물질을 포함할 수 있다. 예를 들어, 봉합재(140)와 제1 절연층(151)은 모두 PID 수지를 포함할 수 있다. 따라서, 제1 비아 홀(140h)과 제2 비아 홀(151h)을 동시에 형성하여 봉합재(140)를 관통하는 레이저 비아(도 6a의 140h)의 형성 공정을 생략할 수 있다.
도 12a 내지 12c를 참조하면, 도 6a 내지 도 6c와 유사하게 재배선 기판(150)을 형성할 수 있다. 다만, 봉합재(140)와 제1 절연층(151)은 동일한 절연 물질을 포함하기 때문에 봉합재를 관통하는 제1 비아 홀(140h)과 제1 절연층(151)을 관통하는 제2 비아 홀(151h)을 동일한 공정으로 형성할 수 있다. 봉합재(140)와 제1 절연층(151)은 모두 PID 수지를 포함하는 경우, 제1 비아 홀(140h)과 제2 비아 홀(151h)은 하나로 연결된 포토 비아일 수 있고, 제1 및 제2 비아 홀들(140h, 151h)의 측벽면은 서로 동일한 평면(S3)에 있을 수 있다.
한편, 도 9 내지 10b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소의 기술적 특징은 도 1에 도시된 구성요소들의 기술적 특징과 유사하므로 이에 대한 설명은 생략한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지(300)를 나타낸 단면도이다.
도 13을 참조하면, 반도체 패키지(300)는 도 1의 반도체 패키지(100A) 상에 제2 반도체 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다.
제2 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211, 212)을 포함할 수 있고, 내부에 상기 재배선 패드들(211, 212)과 연결되는 재배선 패턴들을 포함할 수 있다. 재배선 패턴들은 제2 반도체 칩(220)의 접속 패드를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 상기 접속 패드(220P)는 접속 범프(220B)에 의해서 제2 재배선 기판(210)과 전기적으로 연결될 수 있다. 일례에서 제2 패키지(200)는 금속 범프(220B)를 감싸는 언더필 물질(220R)을 더 포함할 수 있다. 언더필 물질(220R)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(220B)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.
도면에 도시된 것과 달리, 일례에서 제2 반도체 칩(220)의 접속 패드(220P)가 제2 재배선 기판(210)의 상면에 직접 접촉하고, 제2 재배선 기판(210) 내부의 비아를 통해서 재배선 패턴들과 전기적으로 연결될 수 있다.
제2 봉합재(230)는 반도체 패키지(100A)의 봉합재(140)와 동일하거나 유사한 재료를 포함할 수 있다.
한편, 제2 패키지(200)는 제2 연결 범프(240)에 의해서 반도체 패키지(100A)와 물리적/전기적으로 연결될 수 있다. 제2 연결 범프(240)는 제2 재배선 기판(210) 하면의 재배선 패드(211)를 통하여 제2 재배선 기판(210) 내부의 재배선 패턴들과 전기적으로 연결될 수 있다. 또는, 상기 제2 재배선 기판(210) 하면의 재배선 패드(211) 상에 배치되는 언더범프금속을 통해서 상기 재배선 패턴들과 전기적으로 연결될 수 있다. 제2 연결 범프(240)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
한편, 도 13에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A~100C, 300: 반도체 패키지 110a~110c: 코어 부재
111, 112: 제1 및 제2 관통홀 130: 수직 연결 도체
140: 봉합재 150: 재배선 기판
160: 후면 재배선 부재 170: 패시베이션층
180: 언더범프금속 190: 연결 범프

Claims (20)

  1. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판의 상기 제1 면 상에 배치되며, 상기 제1 재배선층과 연결되는 접속 패드를 갖는 반도체 칩;
    상기 재배선 기판의 상기 제1 면 상에 배치되며, 상기 제1 재배선층을 통해서 상기 접속 패드와 전기적으로 연결되는 수직 연결 도체;
    상기 반도체 칩을 수용하는 제1 관통홀 및 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재;
    상기 재배선 기판의 상기 제1 면 상에서 상기 반도체 칩을 덮으며, 상기 제1 및 제2 관통홀을 채우는 봉합재; 및
    상기 봉합재 상에 배치되며, 상기 수직 연결 도체와 전기적으로 연결되는 제2 재배선층을 포함하는 재배선 부재를 포함하며,
    상기 수직 연결 도체와 상기 코어 부재는 동일한 물질을 포함하고,
    상기 수직 연결 도체의 하면의 폭은 상기 수직 연결 도체의 상면의 폭 보다 작고,
    상기 제1 관통홀의 하단의 폭은 상기 제1 관통홀의 상단의 폭 보다 크고,
    상기 제2 관통홀의 하단의 폭은 상기 제2 관통홀의 상단의 폭 보다 큰 반도체 패키지.
  2. 제1 항에 있어서,
    상기 수직 연결 도체와 상기 코어 부재는 상기 봉합재에 의해 서로 절연되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 수직 연결 도체는 측면이 테이퍼(taper)진 수직 단면 형상을 갖고,
    상기 제1 관통홀은 제1 측벽면이 테이퍼진 수직 단면 형상을 갖고,
    상기 제2 관통홀은 제2 측벽면이 테이퍼진 수직 단면 형상을 갖는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 수직 연결 도체는 상기 측면이 오목한 수직 단면 형상을 갖고,
    상기 제1 관통홀은 상기 제1 측벽면이 볼록한 수직 단면 형상을 갖고,
    상기 제2 관통홀은 상기 제2 측벽면이 볼록한 수직 단면 형상을 갖는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 코어 부재는 외측면이 테이퍼진 수직 단면 형상을 갖는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 봉합재는 상기 코어 부재의 상기 외측면을 덮는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 수직 연결 도체의 상기 상면과, 상기 코어 부재의 상기 상면과, 상기 봉합재의 상면은 서로 동일한 평면에 있는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 재배선 부재는 상기 동일한 평면 상의 절연층, 상기 절연층 상의 제2 재배선층, 및 상기 절연층을 관통하여 상기 제2 재배선층과 상기 수직 연결 도체를 연결하는 재배선 비아를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 수직 연결 도체의 상기 하면과 상기 코어 부재의 상기 하면은 상기 반도체 칩의 하면 보다 높은 레벨에 있고,
    상기 봉합재는 상기 수직 연결 도체의 상기 하면과 상기 코어 부재의 상기 하면을 덮으며,
    상기 봉합재의 하면은 상기 반도체 칩의 하면과 동일한 레벨에 있는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 봉합재는 상기 수직 연결 도체의 상기 하면의 일부를 오픈하는 제1 비아 홀을 가지며,
    상기 재배선 기판은 상기 봉합재의 상기 하면 및 상기 반도체 칩의 상기 하면 상에 배치되며 상기 제1 비아 홀 내에서 상기 수직 연결 도체의 상기 하면의 일부를 오픈하는 제2 비아 홀을 갖는 절연층과, 상기 절연층 상의 상기 제1 재배선층과, 상기 제2 비아 홀을 채우며 상기 제1 재배선층을 상기 수직 연결 도체와 연결하는 재배선 비아를 포함하되,
    상기 제1 및 제2 비아 홀들의 측벽면은 서로 이격된 반도체 패키지.
  11. 제9 항에 있어서,
    상기 봉합재는 상기 수직 연결 도체의 상기 하면의 일부를 오픈하는 제1 비아 홀을 가지며,
    상기 재배선 기판은 상기 봉합재의 상기 하면 및 상기 반도체 칩의 상기 하면 상에 배치되며 상기 제1 비아 홀과 연결된 제2 비아 홀을 갖는 절연층과, 상기 절연층 상의 상기 제1 재배선층과, 상기 제1 및 제2 비아 홀을 채우며 상기 제1 재배선층을 상기 수직 연결 도체와 연결하는 재배선 비아를 포함하되,
    상기 제1 및 제2 비아 홀들의 측벽면은 서로 동일한 평면에 있는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 봉합재의 하면은 상기 수직 연결 도체의 상기 하면 및 상기 코어 부재의 상기 하면과 동일한 평면에 있고,
    상기 재배선 기판은 상기 동일한 평면 상의 절연층과, 상기 절연층 상의 상기 제1 재배선층과, 상기 절연층을 관통하여 상기 제1 재배선층을 상기 수직 연결 도체와 연결하는 재배선 비아를 포함하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 수직 연결 도체는 서로 이격된 복수의 수직 연결 도체들을 포함하고,
    상기 코어 부재는 상기 복수의 수직 연결 도체들 각각을 수용하는 복수의 제2 관통홀들을 가지며,
    상기 복수의 제2 관통홀들은 서로 이격된 반도체 패키지.
  14. 제1 항에 있어서,
    상기 수직 연결 도체는 서로 이격된 복수의 수직 연결 도체들을 포함하고,
    상기 코어 부재는 상기 복수의 수직 연결 도체들 각각을 수용하는 복수의 제2 관통홀들을 가지며,
    상기 복수의 제2 관통홀들 중 적어도 일부는 서로 연결된 반도체 패키지.
  15. 제1 항에 있어서,
    상기 코어 부재는 상기 반도체 칩의 두께 이상의 두께를 갖는 플레이트 형상을 갖는 반도체 패키지.
  16. 제1 항에 있어서,
    상기 재배선 기판의 상기 제2 면 상에 배치되며 상기 제1 재배선층의 일부를 노출시키는 개구부를 갖는 패시베이션층;
    상기 개구부 상에 배치되며 상기 제1 재배선층의 상기 일부와 전기적으로 연결된 언더범프금속; 및
    상기 패시베이션층 상에 배치되며, 상기 언더범프금속을 통해서 상기 제1 재배선층과 전기적으로 연결되는 연결 범프를 포함하는 반도체 패키지.
  17. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 연결되는 반도체 칩;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선층을 통해서 상기 반도체 칩과 전기적으로 연결되는 수직 연결 도체;
    상기 반도체 칩을 수용하는 제1 관통홀과 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재; 및
    상기 반도체 칩, 상기 수직 연결 도체, 및 상기 코어 부재의 적어도 일부를 덮으며, 상기 제1 및 제2 관통홀들을 채우는 봉합재를 포함하며,
    상기 수직 연결 도체는 하면의 폭이 상면의 폭 보다 작도록 측면이 테이퍼진 단면 형상을 갖고,
    상기 제1 및 제2 관통홀들은 각각 상기 수직 연결 도체와 반대 방향으로 테이퍼진 단면 형상을 갖는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 코어 부재는 상기 반도체 칩의 두께 이상의 두께를 갖는 플레이트 형상을 가지며,
    상기 수직 연결 도체는 상기 코어 부재의 상기 두께와 동일한 두께를 갖는 반도체 패키지.
  19. 제17 항에 있어서,
    상기 코어 부재 및 상기 수직 연결 도체는 서로 동일한 금속 물질을 포함하는 반도체 패키지.
  20. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 연결되는 접속 패드를 갖는 반도체 칩;
    상기 재배선 기판 상에서 상기 반도체 칩과 이격되며, 상기 제1 재배선층을 통해서 상기 접속 패드와 전기적으로 연결되는 수직 연결 도체;
    상기 반도체 칩을 수용하는 제1 관통홀과 상기 수직 연결 도체를 수용하는 제2 관통홀을 갖는 코어 부재;
    상기 재배선 기판 상에 배치되며 상기 제1 및 제2 관통홀들을 각각 채우며 상기 반도체 칩의 상면과 상기 코어 부재의 외측면을 덮는 봉합재; 및
    상기 봉합재의 상면에 배치되며, 상기 수직 연결 도체와 전기적으로 연결되는 제2 재배선층을 갖는 재배선 부재를 포함하며,
    상기 봉합재의 상면은 상기 수직 연결 도체의 상면 및 상기 코어 부재의 상면과 동일한 평면에 있고,
    상기 수직 연결 도체의 하면의 평면적은 상기 수직 연결 도체의 상기 상면의 평면적 보다 작고,
    상기 코어 부재의 하면의 평면적은 상기 코어 부재의 상기 상면의 평면적 보다 작은 반도체 패키지.
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