KR20210087602A - 표시 장치 및 표시 장치의 정렬 검사 방법 - Google Patents

표시 장치 및 표시 장치의 정렬 검사 방법 Download PDF

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KR20210087602A
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김진형
오영진
최경하
강구현
임희철
강호윤
김재영
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Abstract

표시 장치 및 표시 장치의 정렬 검사 방법이 제공된다. 표시 장치는 홀, 상기 홀을 둘러싸는 비표시 영역, 및 상기 비표시 영역을 둘러싸는 표시 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 표시 영역에 배치되는 화소들을 포함하는 표시 유닛, 상기 표시 유닛 상에서, 상기 표시 영역에 배치되는 센싱 전극들과 상기 비표시 영역에 배치되는 제1 얼라인 마크를 포함한다.

Description

표시 장치 및 표시 장치의 정렬 검사 방법{DISPLAY DEVICE AND METHOD FOR ALIGNMENT MEASURING OF DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치의 정렬 검사 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
센싱 유닛은 정보 입력 장치의 일종으로서, 표시 장치에 구비되어 사용될 수 있다. 터치 센서는 표시 장치의 표시 패널의 일면에 부착되거나, 표시 패널과 일체로 제작되어 사용될 수 있다. 사용자는 표시 장치의 화면에 표시되는 이미지를 보면서 센싱 유닛을 누르거나 터치하여 정보를 입력할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치에 형성되는 홀의 평면상 형상 및 홀의 개수에 관계없이 홀과 홀을 둘러싸는 비표시 영역에 배치되는 얼라인 마크의 상대적인 거리를 이용하여 정렬 불량 여부를 검사할 수 있는 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 비표시 영역을 최소화할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 홀, 상기 홀을 둘러싸는 비표시 영역, 및 상기 비표시 영역을 둘러싸는 표시 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 표시 영역에 배치되는 화소들을 포함하는 표시 유닛, 상기 표시 유닛 상에서, 상기 표시 영역에 배치되는 센싱 전극들과 상기 비표시 영역에 배치되는 제1 얼라인 마크를 포함한다.
상기 기판은 상기 비표시 영역과 상기 표시 영역 사이에 배치되는 주변 영역을 더 포함하고, 상기 표시 유닛 상에서, 상기 주변 영역에 배치되며, 상기 센싱 전극들을 연결하는 연결 라인을 더 포함할 수 있다.
상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 떨어져 배치되는 제2 얼라인 마크를 포함할 수 있다.
상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 최소 거리는 상기 홀의 지름보다 클 수 있다.
상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 일 방향에서 상기 홀의 중앙을 기준으로 상하 반전과 좌우 반전될 수 있다.
상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크와 떨어져 배치되는 제3 얼라인 마크를 포함할 수 있다.
상기 센싱 전극들은 일 방향으로 전기적으로 연결되는 제1 센싱 전극들, 상기 일 방향과 교차하는 타 방향으로 전기적으로 연결되는 제2 센싱 전극들, 및 상기 제1 센싱 전극들 중에서 상기 일 방향에서 서로 인접한 제1 센싱 전극들을 연결하는 연결부를 포함하며, 상기 연결부는 표시 유닛 상에 배치되며, 상기 제1 센싱 전극들과 상기 제2 센싱 전극들은 상기 연결부 상에 배치되는 센싱 절연막 상에 배치될 수 있다.
상기 제1 얼라인 마크는 상기 센싱 절연막 상에 배치될 수 있다.
상기 제1 얼라인 마크는 상기 제1 센싱 전극들 및 상기 제2 센싱 전극들과 동일한 물질을 포함할 수 있다.
상기 제1 얼라인 마크는 상기 표시 유닛 상에 배치될 수 있다.
상기 제1 얼라인 마크는 상기 연결부와 동일한 물질을 포함할 수 있다.
상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 중첩하는 테스트 배선을 더 포함할 수 있다.
상기 테스트 배선의 광 투과율은 상기 제1 얼라인 마크의 광 투과율보다 클 수 있다.
상기 테스트 배선의 폭은 상기 제1 얼라인 마크의 폭보다 작을 수 있다.
상기 테스트 배선은 상기 표시 유닛 상에 배치되며, 상기 제1 얼라인 마크는 상기 센싱 절연막 상에 배치될 수 있다.
상기 테스트 배선은 상기 연결부와 동일한 물질을 포함하며, 상기 제1 얼라인 마크는 상기 제1 센싱 전극들 및 상기 제2 센싱 전극들과 동일한 물질을 포함할 수 있다.
상기 제1 얼라인 마크는 서로 다른 크기를 갖고 일 방향으로 서로 이격되는 제1 메인 얼라인 마크와 제1 보조 얼라인 마크를 포함할 수 있다.
상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 상기 일 방향과 교차하는 타 방향으로 서로 이격되어 배치되는 제2 얼라인 마크를 더 포함할 수 있다.
상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 일 방향에서 상기 홀의 중앙을 기준으로 상하 반전과 좌우 반전될 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 정렬 검사 방법은 홀, 상기 홀을 둘러싸며 제1 얼라인 마크를 포함하는 비표시 영역, 및 상기 비표시 영역을 둘러싸는 표시 영역을 포함하는 표시 패널을 지지대 상에 배치하는 단계;
상기 홀과 상기 비표시 영역 상에서, 상기 홀과 상기 비표시 영역의 제1 얼라인 마크의 검사 이미지를 촬영하는 단계, 및 일 방향에서 상기 검사 이미지의 제1 얼라인 이미지 패턴과 홀 이미지 패턴 사이의 거리가 임계 범위 내에 포함되는 경우, 상기 표시 패널을 양품으로 판단하는 단계를 포함한다.
상기 제1 얼라인 이미지 패턴은 상기 제1 얼라인 마크와 대응되고, 상기 홀 이미지 패턴은 상기 홀과 대응될 수 있다.
상기 검사 이미지의 상기 제1 얼라인 이미지 패턴과 상기 홀 이미지 패턴 사이의 거리가 임계 범위 내에 포함되지 않는 경우, 상기 표시 패널을 불량으로 판단하는 단계를 더 포함할 수 있다.
상기 표시 패널은 상기 비표시 영역에 배치되는 제2 얼라인 마크를 더 포함하며, 상기 검사 이미지에서 상기 제1 얼라인 이미지 패턴의 일 변과 상기 제2 얼라인 마크에 대응되는 제2 얼라인 이미지 패턴의 일 변은 상기 일 방향에서 나란하게 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 표시 장치에 형성되는 홀의 평면상 형상 및 홀의 개수에 관계없이 홀과 홀을 둘러싸는 비표시 영역에 배치되는 얼라인 마크의 상대적인 거리를 이용하여 정렬 불량 여부를 검사할 수 있으므로, 새로운 홀의 형상에 대응하는 새로운 검사 방법의 개발 비용이 절감될 수 있다.
일 실시예에 다른 표시 장치는 비표시 영역에 배치되는 테스트 배선과 얼라인 마크를 중첩 배치함으로써, 비표시 영역을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
도 3은 도 1의 III-III' 선을 따라 자른 개략적인 단면도이다.
도 4는 일 실시예에 따른 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 5는 일 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다
도 6은 일 실시예에 따른 센싱 영역의 부분 확대도이다.
도 7은 도 6의 A 영역의 확대도이다.
도 8은 도 7의 VIII-VIII' 선을 기준으로 자른 단면도이다.
도 9는 도 5의 B 영역의 일 예를 나타낸 확대도이다.
도 10은 일 실시예에 따른 얼라인 마크의 평면도이다.
도 11은 도 9의 XI-XI' 선을 기준으로 자른 일 예를 나타낸 단면도이다.
도 12는 도 9의 XI-XI' 선을 기준으로 자른 다른 예를 나타낸 단면도이다.
도 13은 일 실시예에 따른 정렬 검사 장치를 개략적으로 나타낸 측면도이다.
도 14는 일 실시예에 따른 정렬 검사 방법을 나타낸 순서도이다.
도 15는 S200 단계에서 생성된 검사 이미지이다.
도 16은 S300 단계의 일 예를 보여주는 검사 이미지이다.
도 17은 S501 단계의 일 예를 보여주는 검사 이미지이다.
도 18은 S502 단계의 일 예를 보여주는 검사 이미지이다.
도 19는 도 9의 XI-XI' 선을 기준으로 자른 또 다른 예를 나타낸 단면도이다.
도 20은 일 실시예에 따른 정렬 검사 장치를 이용하여 도 19의 표시 장치를 촬영한 검사 이미지이다.
도 21은 도 5의 B 영역의 다른 예를 나타낸 확대도이다.
도 22는 도 20의 XXII-XXII' 선을 기준으로 자른 단면도이다.
도 23은 도 5의 B 영역의 또 다른 예를 나타낸 확대도이다.
도 24는 도 23의 XXIV-XXIV' 선을 기준으로 자른 단면도이다.
도 25는 일 실시예에 따른 정렬 검사 장치를 이용하여 도 23의 표시 장치를 촬영한 검사 이미지이다.
도 26은 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 27은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 28은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 29는 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 30은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다. 도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
도면에서는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되 어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 실시예들에서 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다.
이하의 실시예들에서 별도의 언급이 없는 한, 제1 방향(DR1) 일측은 평면도상 우측 방향을, 제1 방향(DR1) 타측은 평면도상 좌측 방향을, 제2 방향(DR2) 일측은 평면도상 상측 방향을 제2 방향(DR2) 타측은 평면도상 하측 방향을 각각 지칭하는 것으로 한다. 또한, 상부는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, 마찬가지로 상면은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, 하부는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(1)의 예로는 유기발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기영동 표시 장치, 전기습윤 표시 장치, 양자점 발광 표시 장치, 마이크로 LED 표시 장치 등일 수 있다. 이하에서는 표시 장치(1)로 유기발광 표시 장치를 예로 하여 설명하지만, 본 발명이 그에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(1)는 표시 패널(10), 구동 회로(20), 및 회로 보드(30)를 포함할 수 있다.
표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉시블 기판을 포함할 수 있다. 그에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 메인 영역(MR)과 메인 영역(MR)의 일 측으로부터 돌출된 돌출 영역을 포함할 수 있다.
메인 영역(MR)은 대체로 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 예시적인 실시예에서, 표시 장치(1)가 평면상 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형 형상을 갖는 경우, 메인 영역(MR)은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 다만, 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 메인 영역(MR)은 일 평면에 위치한 평탄 영역일 수 있다 그러나, 이에 제한되지 않고, 메인 영역(MR)에서 돌출 영역과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MR)에는 표시 패널(10)을 관통하는 홀(AH)(또는, 내부 홈)이 형성될 수 있다.
메인 영역(MR)은 화면을 표시하는 표시 영역(DA) 및 화면을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상이 표시되는 영역으로서 정의될 수 있다. 표시 영역(DA)은 메인 영역(MR)의 중앙부에 배치될 수 있다. 표시 패널(10)은 표시 영역(DA)에서 복수의 화소들뿐만 아니라, 화소들에 접속되는 스캔 라인들, 데이터 라인들, 및 전원 라인이 배치될 수 있다. 또한, 사용자의 터치를 감지하기 위한 센싱 영역은 표시 영역(DA)에 중첩되거나 표시 영역(DA) 내에 배치될 수 있다.
표시 영역(DA)은 직사각형 형상 또는 모서리가 둥근 직사각형 형상을 가질 수 있다. 예시된 표시 영역(DA)의 형상은 모서리가 둥글고 제2 방향(DR2)이 제1 방향(DR1)보다 긴 직사각형이다. 그러나, 이에 제한되는 것은 아니고, 표시 영역(DA)은 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형 형상, 정사각형이나 기타 다각형 또는 원형, 타원형 등과 같은 다양한 형상을 가질 수 있다.
비표시 영역(NDA)은 화상이 표시되지 않는 영역으로 정의될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외측을 둘러싸는 제1 비표시 영역(NDA1) 및 표시 영역(DA)의 내부에 배치되는 제2 비표시 영역(NDA2)을 포함할 수 있다.
제1 비표시 영역(NDA1)은 표시 영역(DA)의 가장자리를 에워쌀 수 있다. 제1 비표시 영역(NDA1)에는 스캔 라인들에 스캔 신호들을 인가하기 위한 스캔 구동부, 데이터 라인들과 구동 회로(20)를 연결하는 팬 아웃 라인들, 및 센싱 영역에 신호를 인가하기 위한 센싱 신호 라인들이 배치될 수 있다.
제2 비표시 영역(NDA2)은 표시 영역(DA) 내에 배치되어, 표시 영역(DA)이 둘러싸도록 형성될 수 있다. 제2 비표시 영역(NDA2)은 표시 패널(10)에 형성된 홀(AH)을 둘러싸도록 형성될 수 있다. 제2 비표시 영역(NDA2)에는 스캔 라인 및 데이터 라인의 일부 영역 또는 이격되어 배치되는 센싱 전극을 전기적으로 연결하는 연결 라인이 배치될 수 있다. 제2 비표시 영역(NDA2)에 배치되는 스캔 라인 및 데이터 라인의 일부 영역과 연결 라인에 대한 상세한 설명은 후술하기로 한다.
돌출 영역은 메인 영역(MR)의 일 측으로부터 돌출될 수 있다. 예를 들어, 돌출 영역은 도 1과 같이 메인 영역(MR)의 하 측으로부터 돌출될 수 있다. 돌출 영역의 제1 방향(DR1)의 길이는 메인 영역(MR)의 제1 방향(DR1)의 길이보다 작을 수 있다.
돌출 영역은 표시 패널(10)이 벤딩되는 영역인 벤딩 영역(BR) 및 패드부를 포함하는 서브 영역(SR)을 포함할 수 있다. 이 경우, 메인 영역(MR)은 벤딩 영역(BR)의 일 측에 배치되고, 서브 영역(SR)은 벤딩 영역(BR)의 타 측에 배치될 수 있다. 예를 들어, 메인 영역(MR)은 벤딩 영역(BR)의 상 측에 배치되고, 서브 영역(SR)은 벤딩 영역(BR)의 하 측에 배치될 수 있다.
벤딩 영역(BR)은 메인 영역(MR)의 제2 방향(DR2) 타 측에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 하 측 단변을 통해 연결될 수 있다. 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BR)에서 표시 패널(10)은 두께 방향(DR3)으로 타측 방향, 다시 말하면 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BR)은 일정한 곡률 반경은 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 도 2와 같이, 상부를 항하는 표시 패널(10)의 일면이 벤딩 영역(BR)을 통해 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 표시 패널(10)의 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)의 폭은 벤딩 영역(BR)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
구동 회로(20)는 표시 패널(10)의 서브 영역(SR) 상에 배치될 수 있다. 구동 회로(20)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 구동 회로(20)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 또한, 구동 회로(20)는 전원 라인에 전원 전압을 공급하며, 스캔 구동부에 스캔 제어 신호들을 공급할 수 있다. 구동 회로(20)는 표시면과 동일한 면인 표시 패널(10)의 일면 상에 배치되되, 상술한 바와 같이, 벤딩 영역(BR)이 벤딩되어 반전됨에 따라 표시 장치(1)의 두께 방향(DR3)으로 하부를 향하는 표시 패널(10)의 면에 장착되어 구동 회로(20)의 상면이 하부를 향할 수 있다.
구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 서브 영역(SR)에서 표시 패널(10) 상에 부착될 수 있다. 구동 회로(20)의 제1 방향(DR1)의 폭은 표시 패널(10)의 제1 방향(DR1)의 폭보다 작을 수 있다. 구동 회로(20)는 서브 영역(SR)의 제1 방향(DR1)의 중앙부에 배치되고, 구동 회로(20)의 양 측면은 서브 영역(SR)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
표시 패널(10)의 서브 영역(SR) 단부에는 패드부가 배치될 수 있다. 패드부는 구동 회로(20)에 전기적으로 연결되는 복수의 표시 패드와 센싱 라인들에 전기적으로 연결되는 복수의 센싱 패드를 포함할 수 있다.
회로 보드(30)는 서브 영역(SR) 단부에 배치되는 패드부에 연결될 수 있다. 회로 보드(30)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 상술한 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(30)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(30)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드(30)는 표시 유닛(DU, 도 3 참조)의 구동과 센싱 유닛(TDU, 도 3 참조)의 구동을 함께 하는 통합 구동 회로 보드일 수 있다. 그러나, 이에 제한되는 것은 아니며, 별도의 센싱 구동 회로 보드가 표시 패널(10)의 서브 영역(SR)에 부착될 수도 있다.
도 3은 도 1의 III-III' 선을 따라 자른 개략적인 단면도이다.
도 1 및 도 3을 참조하면, 표시 패널(10)은 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 갖는 표시 유닛(DU)과, 센싱층(TSL)을 갖는 센싱 유닛(TDU)을 포함할 수 있다. 표시 패널(10)은 편광층(PF)을 더 포함할 수 있다. 센싱 유닛(TDU)은 표시 유닛(DU) 상에 배치되고, 편광층(PF)은 센싱 유닛(TDU) 상에 배치될 수 있다.
상술한 바와 같이, 제2 비표시 영역(NDA2)은 홀(AH)을 둘러싸도록 형성될 수 있다. 홀(AH)은 표시 패널(10)의 표시 유닛(DU), 센싱 유닛(TDU), 및 편광층(PF)의 전면 및 배면을 관통하여 형성될 수 있다. 즉, 표시 유닛(DU), 센싱 유닛(TDU), 및 편광층(PF) 각각은 홀(AH)에 대응하는 관통홀(또는 개구, 홀)이 형성될 수 있다. 이하, 설명의 편의를 위해 표시 유닛(DU) 및 센싱 유닛(TDU)에 형성된 관통홀을 표시 패널의 홀(AH)로 지칭하기로 한다.
홀(AH)은 평면상 원형의 형상을 가질 수 있다. 홀(AH)은 원기둥 형상일 수 있다. 다만, 이에 제한되지 않고, 홀(AH)의 형상은 다양할 수 있다. 몇몇 실시예에서, 홀(AH)은 평면상 사각형을 포함한 다각 형상이거나 비정형 형상을 가질 수도 있다. 이 때, 홀(AH)은 다각 기둥 또는 비정형 기둥의 형상일 수 있다.
표시 유닛(DU)은 표시 영역(DA), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)에 배치될 수 있다. 표시 유닛(DU)에는 표시 유닛(DU)을 관통하며 표시 패널(10)의 홀(AH)에 대응하는 관통홀(AH, 또는 홀)이 형성될 수 있다. 제2 비표시 영역(NDA2)은 상기 표시 유닛(DU)에 형성된 관통홀(AH, 또는 홀)을 둘러싸도록 배치될 수 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 팬 아웃 라인들 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 무기막 또는 무기막과 유기막이 적층된 구조를 포함할 수 있다.
박막 봉지층(TFEL) 상에는 센싱 유닛(TDU)이 배치될 수 있다. 센싱 유닛(TDU)은 표시 영역(DA) 및 제1 비표시 영역(NDA1)에 배치될 수 있다. 또한, 센싱 유닛(TDU)은 표시 영역(DA)에서 제2 비표시 영역(NDA2) 측으로 연장하여 제2 비표시 영역(NDA2)의 일부 영역에 배치될 수 있다. 상기 센싱 유닛(TDU)이 배치된 제2 비표시 영역(NDA2)의 일부 영역은 홀(AH)과 중첩하지 않은 영역일 수 있다.
센싱 유닛(TDU)은 센싱층(TSL)을 포함할 수 있다.
센싱층(TSL)은 박막 봉지층(TFEL) 상에 배치될 수 있다. 센싱층(TSL)은 사용자의 터치 입력을 감지하는 층으로서, 터치 부재의 기능을 수행할 수 있다. 센싱층(TSL)은 상호 정전 용량 방식으로 사용자의 터치를 감지하기 위한 센싱 전극들과 패드들과 센싱 전극들을 연결하는 센싱 라인들을 포함할 수 있다. 센싱층(TSL)은 제2 비표시 영역(NDA2)에 표시 장치(1)의 홀(AH)의 정렬 검사에 이용되는 얼라인 마크를 포함할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
센싱층(TSL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 터치 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(1)의 두께를 줄일 수 있는 장점이 있다.
센싱층(TSL) 상에는 편광층(PF)이 배치될 수 있다. 편광층(PF)은 표시 영역(DA) 및 제1 비표시 영역(NDA1)에 배치될 수 있다. 또한, 편광층(PF)은 표시 영역(DA)에서 제2 비표시 영역(NDA2) 측으로 연장하여 제2 비표시 영역(NDA2)의 일부 영역에 배치될 수 있다. 상기 편광층(PF)이 배치된 제2 비표시 영역(NDA2)의 일부 영역은 홀(AH)과 중첩하지 않은 영역일 수 있다.
일 실시예에서, 편광층(PF)은 편광 필름일 수 있다. 편광 필름은 선편광판과 λ/4 판(quarter-wave plate)과 같은 위상지연필름을 포함할 수 있다. 이 경우, 위상지연필름이 센싱층(TSL) 상에 배치되고, 선편광판이 위상지연필름 상에 배치될 수 있다.
도시하지는 않았으나, 표시 패널(10)은 편광층(PF) 상에 배치되는 보호층을 더 포함할 수 있다. 보호층은 예컨대 윈도우 부재를 포함할 수 있다. 보호층은 OCA(optically clear adhesive) 필름과 같은 투명 접착 부재에 의해 편광층(PF) 상에 부착될 수 있다. 이 경우에, 보호층은 홀(AH)을 포함하지 않으며, 편광층(PF)의 상부에서 표시 영역(DA), 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 및 홀(AH)과 중첩하는 영역을 완전히 덮도록 배치될 수 있다. 즉, 보호층은 편광층(PF)의 상부에 배치되어 보호층의 하부에 형성된 홀(AH)을 커버할 수 있다. 다만, 이에 제한되지 않고, 보호층도 보호층을 관통하여 형성된 홀(AH)을 포함할 수 있다.
도 4는 일 실시예에 따른 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 4에서는 설명의 편의를 위해 표시 유닛(DU)의 화소(PX)들, 스캔 라인(SL)들, 데이터 라인(DL)들, 스캔 제어 라인(SCL)들, 팬 아웃 라인(DLL)들, 스캔 구동부(SD), 구동 회로(20), 및 표시 패드(DP)들을 도시하였다.
도 4를 참조하면, 표시 유닛(DU)은 표시 영역(DA), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)이 정의된다. 표시 유닛(DU)의 표시 영역(DA), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)은 표시 패널(10)의 표시 영역(DA), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)에 각각 대응될 수 있다.
표시 유닛(DU)은 복수의 화소(PX), 복수의 스캔 라인(SL), 복수의 데이터 라인(DL), 복수의 스캔 제어 라인(SCL), 복수의 팬 아웃 라인(DLL), 스캔 구동부(SD), 구동 회로(20), 및 표시 패드(DP)를 포함할 수 있다.
화소(PX)들은 표시 영역(DA)에 배치되고, 스캔 라인(SL)들 및 데이터 라인(DL)들은 표시 영역(DA) 및 제2 비표시 영역(NDA2)에 배치될 수 있다.
스캔 라인(SL)들은 표시 영역(DA)에서 제1 방향(DR1)으로 연장하고, 데이터 라인(DL)들은 표시 영역(DA)에서 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다. 한편, 스캔 라인(SL)들 중 일부, 데이터 라인(DL)들 중 일부는 홀(AH)을 우회하도록 배치될 수 있다. 상기 일부 스캔 라인(SL)들 및/또는 데이터 라인(EL)들이 홀(AH)을 우회하는 경우, 홀(AH)을 우회하는 일부 배선(라인)들의 적어도 일부분은 제2 비표시 영역(NDA2)에 배치될 수 있다.
화소(PX)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다. 화소(PX)들 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 발광 소자, 및 커패시터를 포함할 수 있다. 화소(PX)들 각각은 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 공급받으며, 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 소자인 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 발광 소자는 애노드 전극, 양자점 발광층, 및 캐소드 전극을 포함하는 양자점 발광 소자, 애노드 전극, 무기 반도체를 갖는 무기 발광층, 및 캐소드 전극을 포함하는 무기 발광 소자, 또는 초소형 발광 다이오드를 포함하는 초소형 발광 소자로 구현될 수 있다.
스캔 구동부(SD)는 복수의 스캔 제어 라인(SCL)들을 통해 구동 회로(20)에 연결된다. 스캔 구동부(SD)는 스캔 제어 라인(SCL)들을 통해 구동 회로(20)의 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(SD)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 공급한다.
도 4에서는 스캔 구동부(SD)가 표시 영역(DA)의 좌측 바깥쪽의 제1 비표시 영역(NDA1)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SD)는 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 제1 비표시 영역(NDA1)에 모두 형성될 수도 있다.
구동 회로(20)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 구동 회로(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(DLL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 구동 회로(20)는 복수의 스캔 제어 라인(SCL)들을 통해 스캔 구동부(SD)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(SD)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(PX)들에 데이터 전압들이 공급된다.
표시 유닛(DU)은 도 4와 같이 구동 회로(20)에 전기적으로 연결되는 표시 패드(DP)들과 센싱 라인들에 전기적으로 연결되는 센싱 패드들(TP1, TP2)을 포함할 수 있다. 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)은 제1 센싱 패드(TP1)들이 배치되는 제1 센싱 패드 영역(TA1)과 제2 센싱 패드(TP2)들이 배치되는 제2 센싱 패드 영역(TA2) 사이에 배치될 수 있다. 도 4와 같이, 표시 패드 영역(DPA)은 서브 영역(SR)의 일 단의 중앙에 배치되고, 제1 센싱 패드 영역(TA1)은 서브 영역(SR)의 일 단의 좌측에 배치되며, 제2 센싱 패드 영역(TA2)은 서브 영역(SR)의 일 단의 우측에 배치될 수 있다.
표시 패드(DP)들과 센싱 패드들(TP1, TP2) 상에는 상술한 회로 보드(30)가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드(30)의 리드 라인들은 표시 패드(DP)들과 센싱 패드들(TP1, TP2)에 전기적으로 연결될 수 있다.
도 5는 일 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다. 도 6은 일 실시예에 따른 센싱 영역의 부분 확대도이다.
도 5를 참조하면, 센싱 유닛(TDU)은 사용자의 터치를 감지하기 위한 센싱 영역(TSA)과 비센싱 영역(TPA)을 포함한다. 비센싱 영역(TPA)은 센싱 영역(TSA)의 주변에 배치되는 제1 비센싱 영역(TPA1) 및 센싱 영역(TSA)의 내부에 배치되는 제2 비센싱 영역(TPA2)을 포함할 수 있다. 센싱 영역(TSA)은 상술한 표시 영역(DA)에 중첩하고, 제1 비센싱 영역(TPA1)은 제1 비표시 영역(NDA1)과 중첩하고, 제2 비센싱 영역(TPA2)은 제2 비표시 영역(NDA2)과 중첩할 수 있다.
도 5에서는 상대적으로 홀(AH) 및 제2 비센싱 영역(TPA2)을 도 4의 홀(AH) 및 제2 비표시 영역(NDA2)에 비하여 넓게 도시하였으나, 제2 비센싱 영역(TPA2)과 제2 비표시 영역(NDA2)의 형상은 실질적으로 동일할 수 있다.
센싱 유닛(TDU)은 센싱 전극들(RE, TE), 센싱 라인들(RL, TL), 센싱 패드들(TP1, TP2)을 포함할 수 있다.
센싱 영역(TSA)에는 센싱 전극들(RE, TE)이 배치될 수 있다. 센싱 전극들(RE, TE)은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들을 포함할 수 있다. 제1 센싱 전극(RE) 및 제2 센싱 전극(TE) 중 어느 하나는 구동 전극이고, 다른 하나는 감지 전극일 수 있다. 도 5에 도시된 실시예에서, 제1 센싱 전극(RE)은 감지 전극이고, 제2 센싱 전극(TE)은 구동 전극인 것을 예시한다.
도 5 및 도 6을 참조하면, 제1 센싱 전극(RE)들은 제1 방향(DR1)으로 연장하고, 복수의 행에 반복적으로 배열될 수 있다. 제1 센싱 전극(RE)들은 전기적으로 연결될 수 있다. 제2 센싱 전극(TE)들은 제2 방향(DR2)으로 연장하고, 복수의 열에 반복적으로 배열될 수 있다. 제2 센싱 전극(TE)들은 전기적으로 연결될 수 있다. 제1 방향(DR1)으로 서로 인접한 제1 센싱 전극(RE)들은 제1 연결부(BE1)를 통해 전기적으로 연결되고, 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들은 제2 연결부(BE2)를 통해 전기적으로 연결될 수 있다.
제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 서로 전기적으로 분리될 수 있다. 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 물리적으로 상호 이격되어 배치될 수 있다. 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들이 그들의 교차 영역들에서 전기적으로 분리되기 위해, 제1 연결부(BE1)와 제2 연결부(BE2)를 서로 다른 층에 위치하는 도전층으로 형성함으로써, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들 사이의 절연을 확보할 수 있다.
제1 센싱 전극(RE) 및 제2 센싱 전극(TE)의 적어도 일부는 마름모 형상일 수 있다. 몇몇 제1 센싱 전극(RE) 및 제2 센싱 전극(TE)은 마름모 형상으로부터 잘린 도형 형상을 가질 수 있다. 예를 들어, 연장 방향 양 단부를 제외한 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 모두 마름모 형상이고, 연장 방향 양 단부에 위치하는 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 각각 마름모를 절반으로 절단한 삼각형 형상일 수 있다. 마름모 형상의 제1 센싱 전극(RE)들과 마름모 형상의 제2 센싱 전극(TE)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 삼각형 형상의 제1 센싱 전극(RE)들과 삼각형 형상의 제2 센싱 전극(TE)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 그러나, 실시예가 상기 예시된 것에 제한되는 것은 아니고, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들의 형상 및 크기는 다양하게 변형 가능하다.
제1 연결부(BE1)는 제1 센싱 전극(RE)들로부터 연장된 형태를 가질 수 있다. 제1 연결부(BE1)는 이웃하는 제1 센싱 전극(RE)들의 마름모 또는 삼각형의 모서리 부위를 연결할 수 있다. 제1 연결부(BE1)는 제1 센싱 전극(RE)들과 동일한 층에 배치될 수 있다.
제2 연결부(BE2)는 제1 컨택홀(CNT1-1, , 도 7 참조)들을 통해 제2 센싱 전극(TE)들과 접속될 수 있다. 제2 연결부(BE2)들은 적어도 한 번 절곡된 형상을 가질 수 있다. 도 6에서는 제2 연결부(BE2)들이 "<" 또는 ">"와 같이 절곡된 것을 예시하였으나, 제2 연결부(BE2)들의 형상은 이에 한정되지 않는다. 또한, 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들이 복수 개의 제2 연결부(BE2)들에 의해 연결되므로, 제2 연결부(BE2)들 중 어느 하나가 단선되더라도, 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들은 안정적으로 연결될 수 있다. 도 6에서는 서로 인접한 제2 센싱 전극(TE)들이 두 개의 제2 연결부(BE2)들에 의해 연결되는 것을 예시하였으나, 제2 연결부(BE2)들의 개수는 이에 한정되지 않는다.
도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 전기적으로 분리될 수 있다. 즉, 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 이격되어 배치될 수 있다. 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각에 의해 둘러싸이도록 배치될 수 있다.
도전 패턴(DE)들 각각의 크기는 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 크기보다 작을 수 있다. 도 6에서는 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 및 도전 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 및 도전 패턴(DE)들 각각의 평면 형태는 이에 한정되지 않는다.
도전 패턴(DE)들로 인해 발광 소자층(EML)의 제2 전극과 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE) 사이의 기생 정전 용량이 작아질 수 있다. 기생 정전 용량이 작아지는 경우 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이의 상호 용량이 충전되는 충전 속도를 높일 수 있다.
도 5를 참조하면, 센싱 영역(TSA)의 외측인 제1 비센싱 영역(TPA1)에는 복수의 센싱 신호 라인이 배치될 수 있다. 센싱 신호 라인은 서브 영역(SR)에 위치하는 센싱 패드 영역(TA1, TA2)으로부터 벤딩 영역(BR)을 거쳐 메인 영역(MR)의 제1 비표시 영역(NDA1)과 중첩하는 제1 비센싱 영역(TPA1)으로 연장된다.
복수의 센싱 신호 라인은 가드 라인(GL)들, 접지 라인(GRL)들을 더 포함할 수 있다.
센싱 라인들(RL, TL)은 제1 센싱 전극(RE)들에 연결되는 제1 센싱 라인(RL), 제2 센싱 전극(TE)들에 연결되는 제2 센싱 라인(TL)을 포함할 수 있다. 도 5에 도시된 실시예에서, 제1 센싱 라인(RL)은 감지 라인이고, 제2 센싱 라인(TL)은 구동 라인인 것을 중심으로 설명한다.
제1 센싱 라인(RL)의 일단은 제1 센싱 전극(RE)과 전기적으로 연결되고, 제1 센싱 라인(RL)의 타단은 제2 센싱 패드(TP2)들과 연결될 수 있다. 구체적으로, 센싱 영역(TSA)의 일 측에 배치된 제1 센싱 전극(RE)들은 제1 센싱 라인(RL)들의 일단과 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 방향(DR1)으로 전기적으로 연결된 제1 센싱 전극(RE)들 중 우측 끝에 배치된 제1 센싱 전극(RE)들은 제1 센싱 라인(RL)에 연결될 수 있다.
제1 센싱 라인(RL)은 제2 센싱 패드(TP2)들이 배치된 제1 비센싱 영역(TPA1)으로부터 센싱 영역(TSA)의 가장자리까지 연장할 수 있다. 제1 센싱 라인(RL)은 센싱 영역(TSA)의 가장자리에서 제1 센싱 전극(RE)과 전기적으로 연결될 수 있다.
제2 센싱 라인(TL)의 일단은 제2 센싱 전극(TE)과 전기적으로 연결되고, 제2 센싱 라인(TL)의 타단은 제1 센싱 패드(TP1)들과 연결될 수 있다. 구체적으로, 센싱 영역(TSA)의 일 측에 배치된 제2 센싱 전극(TE)들은 제2 센싱 라인(TL1)들의 일단과 연결되고, 센싱 영역(TSA)의 타 측에 배치된 제2 센싱 전극(TE)들은 제2 센싱 라인(TL2)들의 일단과 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 방향(DR2)으로 전기적으로 연결된 제2 센싱 전극(TE)들 중 하측 끝에 배치된 제2 센싱 전극(TE)들은 제2 센싱 라인(TL1)에 연결되며, 제2 센싱 전극(TE)들 중 상측 끝에 배치된 제2 센싱 전극(TE)은 제2 센싱 라인(TL2)에 연결될 수 있다.
제2 센싱 라인(TL)은 제1 센싱 패드(TP1)들이 배치된 제1 비센싱 영역(TPA1)으로부터 센싱 영역(TSA)의 가장자리까지 연장할 수 있다. 제2 센싱 라인(TL)은 센싱 영역(TSA)의 가장자리에서 제2 센싱 전극(TE)과 전기적으로 연결될 수 있다.
센싱 신호 라인의 최외곽부에는 접지 라인(GRL)이 배치될 수 있다. 접지 라인(GRL)은 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)을 포함할 수 있다. 제1 내지 제3 접지 라인(GRL1, GRL2, GRL3)은 제1 비센싱 영역(TPA1)에 배치되어, 센싱 영역(TSA) 및 센싱 라인(RL, TL1, TL2)들을 링 형상으로 둘러쌀 수 있다.
제1 접지 라인(GRL1)은 제1 비센싱 영역(TPA1)의 우측에 배치된 제1 센싱 라인(RL)의 외측에서 제1 센싱 라인(RL)들을 커버할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 접지 라인(GRL1)은 제1 비센싱 영역(TPA1)의 우측에 배치된 제1 센싱 라인(RL)들 중 우측 끝에 배치되어 제1 비센싱 영역(TPA1)의 하측으로 연장되는 제1 센싱 라인(RL)의 우측 및 하측에 배치될 수 있다.
제2 접지 라인(GRL2)은 제1 비센싱 영역(TPA1)의 우측에 배치된 제1 센싱 라인(RL)의 내측 및 제1 비센싱 영역(TPA1)의 하측에 배치된 제2 센싱 라인(TL1)의 외측을 커버할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 접지 라인(GRL2)은 제1 비센싱 영역(TPA1)의 우측에 배치된 제1 센싱 라인(RL)들 중 좌측 끝에 배치되어 제1 비센싱 영역(TPA1)의 하측으로 연장되는 제1 센싱 라인(RL)의 좌측에 배치되고, 제1 비센싱 영역(TPA1)의 하측에 배치된 제2 센싱 라인(TL1)들 중 하측 끝에 배치된 제2 센싱 라인(TL1)을 커버하도록 배치될 수 있다. 제2 접지 라인(GRL2)은 제1 센싱 패드(TP1)들 중 가장 우측에 배치된 제1 센싱 패드(TP1)와 제2 센싱 패드(TP2)들 중에 가장 좌측에 배치된 제2 센싱 패드(TP2)에 연결될 수 있다.
제3 접지 라인(GRL3)은 제1 비센싱 영역(TPA1)의 상측 및 좌측에 배치된 제2 센싱 라인(TL2)의 외측에서 제2 센싱 라인(TL2)들을 커버할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제3 접지 라인(GRL3)은 제1 비센싱 영역(TPA1)의 상측 및 좌측에 배치된 제2 센싱 라인(TL)들 중 상측 및 좌측 끝에 배치된 제1 센싱 라인(RL)의 상측, 좌측, 및 하측에 배치될 수 있다.
제1 내지 제3 접지 라인(GRL1, GRL2, GRL3)에는 접지 전압이 인가될 수 있다. 제1 내지 제3 접지 라인(GRL1, GRL2, GRL3)은 제1 센싱 라인(RL) 및 제2 센싱 라인(TL1, TL2)에 가해질 수 있는 정전기적 충격을 완화시키는 역할을 할 수 있다.
센싱 라인(RL, TL)과 접지 라인(GRL) 사이에는 가드 라인(GL)이 배치될 수 있다. 가드 라인(GL)은 제1 가드 라인(GL1), 제2 가드 라인(GL2), 제3 가드 라인(GL3), 제4 가드 라인(GL4), 및 제5 가드 라인(GL5)을 포함할 수 있다.
제1 가드 라인(GL1)은 제1 비센싱 영역(TPA1)의 우측에 배치된 제1 센싱 라인(RL)들 중 가장 외측에 배치된 제1 센싱 라인(RL)과 제1 접지 라인(GRL1) 사이에 배치될 수 있다.
제2 가드 라인(GL2)은 제1 비센싱 영역(TPA1)의 하측에 배치된 제1 센싱 라인(RL)들 중 내측에 배치된 제1 센싱 라인(RL)과 제2 접지 라인(GRL2) 사이에 배치될 수 있다. 도 5와 같이, 제1 센싱 라인(RL)들 중 가장 내측에 배치된 제1 센싱 라인(RL)은 제1 센싱 라인(RL)들 중 좌측 끝에 배치된 제1 센싱 라인(RL)일 수 있다.
제3 가드 라인(GL3)은 제1 비센싱 영역(TPA1)의 하측에 배치된 제2 센싱 라인(TL1)들 중 가장 우측에 배치된 제2 센싱 라인(TL1)과 제2 접지 라인(GRL2) 사이에 배치될 수 있다.
제4 가드 라인(GL4)은 제1 비센싱 영역(TPA1)의 좌측에 배치된 제2 센싱 라인(TL2)들 중 내측에 배치된 제2 센싱 라인(TL2)과 센싱 영역(TSA) 사이에 배치될 수 있다.
제5 가드 라인(GL5)은 제1 비센싱 영역(TPA1)의 좌측 및 상측에 배치된 제2 센싱 라인(TL2)들 중 외측에 배치된 제2 센싱 라인(TL2)과 제3 접지 라인(GRL3) 사이에 배치될 수 있다.
제1 내지 제5 가드 라인(GL1, GL2, GL3, GL4, GL5)에는 접지 전압이 인가될 수 있다. 제1 내지 제5 가드 라인(GL1, GL2, GL3, GL4, GL5)은 인접한 라인 사이에 발생할 수 있는 신호 간섭 현상을 방지하는 역할을 할 수 있다.
제2 비센싱 영역(TPA2)은 홀(AH)을 둘러싸도록 배치될 수 있다. 홀(AH)은 대체로 제2 비센싱 영역(TPA2)의 중앙부에 배치될 수 있다.
제2 비센싱 영역(TPA2)의 주변에 인접하여 배치된 적어도 하나의 제1 센싱 전극(RE) 및 제2 센싱 전극(TE)은 홀(AH)에 의해 분리되어 상호 이격될 수 있다. 또한, 홀(AH)과 교차하는 적어도 하나의 제1 센싱 전극(RE) 및 제2 센싱 전극(TE)은 홀(AH)에 의해 분리되어 상호 이격될 수 있다. 따라서, 제2 비센싱 영역(TPA2)에는 홀(AH)에 의해 제1 방향(DR1)으로 상호 이격된 제1 센싱 전극(RE)을 전기적으로 연결하는 연결 라인 및 제2 방향(DR2)으로 상호 이격된 제2 센싱 전극(TE)을 전기적으로 연결하는 연결 라인이 더 배치될 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
또한, 상술한 바와 같이 센싱 유닛(TDU)은 얼라인 마크를 포함할 수 있다. 구체적으로, 제2 비표시 영역(NDA)에 대응하는 센싱 유닛(TDU)의 제2 비센싱 영역(TPA2)에는 센싱 유닛(TDU)을 관통하는 홀(AH)을 형성하는 공정 후, 홀(AH)의 정렬 검사에 이용되는 얼라인 마크가 배치될 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
이하에서는, 설명의 편의상 별도로 구분할 필요가 있는 경우를 제외하고는 센싱 영역(TSA)은 표시 영역(DA)으로, 제1 비센싱 영역(TPA2)은 제1 비표시 영역(NDA1)으로, 제2 비센싱 영역(TPA2)은 제2 비표시 영역(NDA2)으로 지칭하기로 한다.
도 7은 도 6의 A 영역의 확대도이다.
도 7을 참조하면, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)들은 메쉬 형상 또는 그물망 형상을 가질 수 있다. 도전 패턴(DE)들 역시 메쉬 형상 또는 그물망 형상을 가질 수 있다. 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)들이 메쉬 형상 또는 그물망 형상을 가지는 경우 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)를 구성하는 도전층은 불투명한 물질로 이루어지더라도 무방하다. 이하에서는 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들이 메쉬 형상을 가지는 것을 예로 하여 설명하지만, 이에 제한되는 것은 아니다.
제1 센싱 전극(RE), 제2 센싱 전극(TE)들, 도전 패턴(DE)들은 서로 이격되어 배치될 수 있다. 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이, 제1 센싱 전극(RE)과 도전 패턴(DE) 사이, 제2 센싱 전극(TE)과 도전 패턴(DE) 사이, 제2 센싱 전극(TE)과 제1 연결부(BE1) 사이에는 갭이 존재할 수 있다. 도 7에서는 설명의 편의를 위해 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이의 경계, 제2 센싱 전극(TE)과 제1 연결부(BE1) 사이의 경계, 및 제1 센싱 전극(RE)과 제1 연결부(BE1) 사이의 경계를 점선으로 도시하였다.
제1 연결부(BE1)는 제1 센싱 전극(RE)들 사이에 배치될 수 있다. 제1 연결부(BE1)는 제1 센싱 전극(RE)들 각각에서 연장될 수 있다. 그러므로, 제1 연결부(BE1)는 별도의 컨택홀 없이 제1 센싱 전극(RE)들에 연결될 수 있다.
제2 연결부(BE2)는 컨택홀들(CNT1-1, CNT1-2)을 통해 제2 센싱 전극(TE)들에 각각 접속될 수 있다. 제2 연결부(BE2)의 일 단은 컨택홀(CNT1-1)을 통해 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들 중 어느 한 제2 센싱 전극(TE)에 접속될 수 있다. 제2 연결부(BE2)의 타 단은 컨택홀(CNT1-2)을 통해 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들 중 다른 제2 센싱 전극(TE)에 접속될 수 있다.
제2 연결부(BE2)는 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE)과 중첩할 수 있다. 또는, 제2 연결부(BE2)는 제1 센싱 전극(RE) 대신에 제1 연결부(BE1)와 중첩할 수도 있다. 또는, 제2 연결부(BE2)는 제1 센싱 전극(RE)과 제1 연결부(BE1) 모두에 중첩할 수도 있다. 제2 연결부(BE2)는 제1 연결부(BE1)와 상이한 층에 배치될 수 있다. 따라서, 제2 연결부(BE2)는 제1 연결부(BE1)와 중첩하더라도, 제1 연결부(BE1)에 단락(short-circuited)되지 않을 수 있다.
제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)와 비중첩하도록 배치될 수 있다. 즉, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)의 가장자리를 따라 배치될 수 있다. 즉, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)를 정의하는 화소 정의막과 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 상술한 바와 같이 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)들이 메쉬 형상 또는 그물망 형상을 가지므로, 서브 화소(R, G, B)들은 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)들과 중첩하지 않을 수 있다. 따라서, 서브 화소(R, G, B)들로부터 출력된 광이 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)들에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.
서브 화소(R, G, B)들은 제1 색을 발광하는 제1 서브 화소(R), 제2 색을 발광하는 제2 서브 화소(G), 및 제3 색을 발광하는 제3 서브 화소(B)를 포함할 수 있다. 도 7에서는 제1 색이 적색, 제2 색이 녹색, 제3 색이 청색인 것을 예시하였으나, 이에 한정되지 않는다. 도 7에서는 제1 서브 화소(R), 제2 서브 화소(G), 및 제3 서브 화소(B)가 육각형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 제1 서브 화소(R), 제2 서브 화소(G), 및 제3 서브 화소(B)는 육각형 이외에 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 7에서는 제1 서브 화소(R)의 크기, 제2 서브 화소(G)의 크기, 및 제3 서브 화소(B)의 크기가 실질적으로 동일한 것을 예시하였으나, 서브 화소(R, G, B)들의 크기는 이에 한정되지 않는다. 예를 들어, 제3 서브 화소(B)의 크기가 가장 크고, 제2 서브 화소(G)의 크기가 가장 작을 수 있다. 또는, 제1 서브 화소(R)의 크기와 제3 서브 화소(B)의 크기는 실질적으로 동일하고, 제2 서브 화소(G)의 크기는 제1 서브 화소(R)의 크기와 제3 서브 화소(B)의 크기 각각보다 작을 수 있다.
화소(PX)는 계조를 표현할 수 있는 한 그룹의 서브 화소들을 가리킨다. 도 7에서는 일 화소(PX)가 하나의 제1 서브 화소(R), 두 개의 제2 서브 화소(G)들, 및 하나의 제3 서브 화소(B)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 화소(PX)는 하나의 제1 서브 화소(R), 하나의 제2 서브 화소(G), 및 하나의 제3 서브 화소(B)를 포함할 수도 있다.
도 8은 도 7의 VIII-VIII' 선을 기준으로 자른 단면도이다.
도 7 및 도 8을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치된다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 반도체층(ACT), 제1 절연층(IL1), 제1 도전층(110), 제2 절연층(IL2), 제2 도전층(120), 및 제3 절연층(IL3), 및 제4 절연층(IL4)을 포함한다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)의 일면 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 발광층(152)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼층(BF)은 생략될 수 있다.
버퍼층(BF) 상에는 반도체층(ACT)이 배치된다. 반도체층(ACT)은 화소들의 복수의 트랜지스터의 채널을 이룬다. 반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(ACT)이 다결정 실리콘으로 이루어지는 경우, 반도체층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 반도체층(ACT)은 도전성을 가질 수 있다. 이로 인해, 반도체층(ACT)은 복수의 트랜지스터의 채널 영역뿐만 아니라 소스 영역과 드레인 영역을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각 채널 영역의 양 옆에 연결되어 있을 수 있다.
다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(ACT) 상에는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(IL1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(IL1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(IL1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 제1 절연층(IL1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(IL1) 상에는 제1 도전층(110)이 배치된다. 제1 도전층은 트랜지스터의 게이트 전극(111)과 그에 연결된 스캔 라인, 및 커패시터 제1 전극을 포함할 수 있다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다
제1 도전층(110) 상에는 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(IL2)은 제1 도전층(110)과 제2 도전층(120)을 절연시키는 역할을 한다. 제2 절연층(IL2)은 층간 절연막일 수 있다. 제2 절연층(IL2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제2 도전층(120)이 배치된다. 제2 도전층(120)은 상술한 데이터 라인들, 트랜지스터의 제1 소스/드레인 전극(121) 및 제2 소스/드레인 전극(122)을 포함할 수 있다. 제1 소스/드레인 전극(121) 및 제2 소스/드레인 전극(122)은 제2 절연층(IL2) 및 제1 절연층(IL1)을 관통하는 컨택홀을 통해 각각 반도체층(ACT)의 소스 영역 및 드레인 영역과 접속될 수 있다. 일 실시예에서, 제1 소스/드레인 전극(121)은 트랜지스터의 소스 전극이고, 제2 소스/드레인 전극(122)은 트랜지스터의 드레인 전극일 수 있다.
제2 도전층(120)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(120)은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층(120)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제2 도전층(120) 상에는 제3 절연층(IL3)이 배치된다. 제3 절연층(IL3)은 트랜지스터를 절연하여 보호하는 역할을 할 수 있다. 제3 절연층(IL3)은 패시베이션층일 수 있다. 제3 절연층(IL3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제3 절연층(IL3)상에는 제4 절연층(IL4)이 배치된다. 제4 절연층(IL4)은 비아층일 수 있다. 제4 절연층(IL4)은 트랜지스터로 인한 단차를 평탄하게 하는 역할을 할 수 있다. 제4 절연층(IL4)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 제1 전극층(151), 발광층(152), 제2 전극층(153) 및 화소 정의막(140)을 포함할 수 있다.
서브 화소(R, G, B)들 각각은 제1 전극층(151), 발광층(152), 및 제2 전극층(153)이 순차적으로 적층되어 제1 전극층(151)으로부터의 정공과 제2 전극층(153)으로부터의 전자가 발광층(152)에서 서로 결합되어 발광하는 영역을 나타낸다. 제2 서브 화소(G)와 제3 서브 화소(B)는 도 8에 도시된 제1 서브 화소(R)와 실질적으로 동일한 구성을 포함할 수 있다.
제1 전극층(151)은 제4 절연층(IL4) 상에 배치될 수 있다. 서브 화소(R, G, B)들의 애노드 전극은 제1 전극층(151)으로 이루어질 수 있다. 제1 전극층(151)은 제4 절연층(IL4) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제2 소스/드레인 전극(122)(또는 트랜지스터의 드레인 전극)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고 애노드 전극은 제4 절연층(IL4) 및 제3 절연층(IL3)을 관통하는 컨택홀을 통해 제1 소스/드레인 전극(121)과 연결될 수도 있다.
제1 전극층(151)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(152)에 가깝게 배치될 수 있다. 제1 전극층(151)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(151) 및 제4 절연층(IL4) 상에는 화소 정의막(140)이 배치될 수 있다. 화소 정의막(140)은 서브 화소(R, G, B)들을 정의하는 역할을 하기 위해 제4 절연층(IL4) 상에서 제1 전극층(151)을 구획하도록 형성될 수 있다. 화소 정의막(140)은 제1 전극층(151)의 적어도 일부를 노출하는 개구부를 포함할 수 있다. 즉, 화소 정의막(140)은 제1 전극층(151)의 가장자리를 덮도록 형성될 수 있다. 상기 개구부는 각 서브 화소(R, G, B)의 발광 영역을 정의할 수 있다.
화소 정의막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(140)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
화소 정의막(140)의 개구부 내에는 발광층(152)이 배치된다. 발광층(152)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(152)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 서브 화소(R)의 발광층(152)은 적색 광을 발광하고, 제2 서브 화소(G)의 발광층(152)은 녹색 광을 발광하며, 제3 서브 화소(B)의 발광층(152)은 청색 광을 발광할 수 있다.
또는, 서브 화소(R, G, B)들의 발광층(152)들은 하나의 층으로 이루어져 백색 광, 자외선 광, 또는 청색 광을 발광할 수 있다. 이 경우 제1 서브 화소(R)는 적색 광을 투과시키는 적색 컬러 필터층과 중첩하고, 제2 서브 화소(G)는 녹색 광을 투과시키는 녹색 컬러 필터층과 중첩하며, 제3 서브 화소(B)는 청색 광을 투과시키는 청색 컬러 필터층과 중첩할 수 있다. 적색 컬러 필터층, 녹색 컬러 필터층, 및 청색 컬러 필터층은 박막 봉지층(TFEL) 상에 배치될 수 있다. 또한, 제1 서브 화소(R)는 자외선 광 또는 청색 광을 적색 광으로 변환하는 적색 파장 변환층과 중첩하고, 제2 서브 화소(G)는 자외선 광 또는 청색 광을 녹색 광으로 변환하는 적색 파장 변환층과 중첩하며, 제3 서브 화소(B)는 자외선 광 또는 청색 광을 청색 광으로 변환하는 청색 파장 변환층과 중첩할 수 있다. 적색 파장 변환층, 녹색 파장 변환층, 및 청색 파장 변환층은 박막 봉지층(TFEL) 상에 배치될 수 있다. 예를 들어, 적색 파장 변환층은 박막 봉지층(TFEL)과 적색 컬러 필터층 사이에 배치되고, 녹색 파장 변환층은 박막 봉지층(TFEL)과 녹색 컬러 필터층 사이에 배치되며, 청색 파장 변환층은 박막 봉지층(TFEL)과 청색 컬러 필터층 사이에 배치될 수 있다.
발광층(152)과 화소 정의막(140) 상에는 제2 전극층(153)이 배치된다. 캐소드 전극은 제2 전극층(153)으로 이루어질 수 있다. 캐소드 전극은 표시 영역(DA) 전체에 걸쳐 배치될 수 있다. 제2 전극층(153)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 제2 전극층(153)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다. 제2 전극층(153) 상에는 캡핑층(capping layer)이 형성될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 제2 전극층(153) 상에 배치된다. 상술한 바와 같이, 박막 봉지층(TFEL)은 발광층(152)과 제2 전극층(153)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFEL)은 제2 전극층(153) 상에 배치된 제1 무기막(161), 제1 무기막(161) 상에 배치된 유기막(162), 유기막(162) 상에 배치된 제2 무기막(163)을 포함할 수 있다.
제1 무기막(161)과 제2 무기막(163)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있으나, 이에 한정되지 않는다.
유기막(162)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 박막 봉지층(TFEL)과 센싱층(TSL) 사이에는 버퍼막이 추가로 형성될 수 있다.
센싱층(TSL)은 제1 센싱 도전층(171), 제1 센싱 절연층(TIL1), 제2 센싱 도전층(172), 및 제2 센싱 절연층(TIL2)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제2 무기막(163) 상에는 제1 센싱 도전층(171)이 배치된다. 상술한 제2 연결부(BE2)는 제1 센싱 도전층(171)으로 이루어질 수 있다. 몇몇 실시예에서, 제2 비표시 영역(NDA2)에 형성되는 얼라인 마크도 제1 센싱 도전층(171)으로 이루어질 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제1 센싱 도전층(171)은 금속이나 투명 도전층을 포함할 수 있다. 예를 들어, 상기 금속은 알루미늄, 티타늄, 구리, 몰리브덴, 은 또는 이들의 합금을 포함할 수 있다. 상기 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물이나, PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
제1 센싱 도전층(171) 상에는 제1 센싱 절연층(TIL1)이 배치될 수 있다. 제1 센싱 절연층(TIL1)은 제1 센싱 도전층(171)과 제1 센싱 절연층(TIL1) 상에 배치된 제2 센싱 도전층(172)을 상호 절연시킨다. 제1 센싱 절연층(TIL1)은 유기막 및/또는 무기막을 포함할 수 있다. 상기 유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 센싱 절연층(TIL1) 상에는 제2 센싱 도전층(172)이 배치될 수 있다. 제1 센싱 전극(RE), 제2 센싱 전극(TE), 및 제1 연결부(BE1)는 제2 센싱 도전층(172)으로 이루어질 수 있다. 몇몇 실시예에서, 제2 비표시 영역(NDA2)에 형성되는 얼라인 마크도 제2 센싱 도전층(172)으로 이루어질 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제2 센싱 도전층(172)은 제1 센싱 절연층(TIL1)을 관통하는 컨택홀(CNT1-1)을 통해 제1 센싱 도전층(171)의 일부에 전기적으로 연결될 수 있다. 구체적으로, 제2 센싱 도전층(172)에 포함된 제2 센싱 전극(TE)은 제1 센싱 절연층(TIL1)을 관통하는 컨택홀(CNT1-1)을 통해 제1 센싱 도전층(171)에 포함된 제2 연결부(BE2)와 전기적으로 연결될 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 제2 방향(DR2)으로 서로 인접한 제2 센싱 전극(TE)들이 제2 연결부(BE2)를 통해 전기적으로 연결될 수 있다.
제2 센싱 도전층(172)은 상술한 제1 센싱 도전층(171)과 동일한 물질을 포함하거나, 제1 센싱 도전층(171)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 센싱 도전층(171)과 제2 센싱 도전층(172) 중 적어도 하나는 불투명 도전층을 포함할 수 있다.
몇몇 실시예에서, 제1 센싱 도전층(171)과 제2 센싱 도전층(172)은 동일한 물질을 포함할 수 있다. 이 경우, 제1 센싱 도전층(171) 및 제2 센싱 도전층(172)을 구성하는 물질은 특정 광에 대한 투과율이 낮은 불투명 도전층을 포함할 수 있다. 상술한 특정 광은 가시광선 또는 적외선을 포함할 수 있다.
다른 몇몇 실시예에서, 제1 센싱 도전층(171)과 제2 센싱 도전층(172)은 상이한 물질을 포함할 수 있다. 예를 들어, 제1 센싱 도전층(171)은 불투명 도전층을 포함하고, 제2 센싱 도전층(172)은 투명 도전층을 포함할 수 있다. 이 경우, 불투명 도전층으로 형성된 제1 센싱 도전층(171)은 제2 비표시 영역(NDA2)에 배치되는 얼라인 마크를 포함할 수 있다. 이와 반대로, 제1 센싱 도전층(171)은 투명 도전층을 포함하고, 제2 센싱 도전층(172)은 불투명 도전층을 포함할 수 있다. 이 경우, 불투명 도전층으로 형성된 제2 센싱 도전층(172)은 제2 비표시 영역(NDA2)에 배치되는 얼라인 마크를 포함할 수 있다. 또한, 제1 센싱 도전층(171)과 제2 센싱 도전층(172)은 각각 상이한 불투명 도전층을 포함할 수도 있다. 이 경우, 특정 광에 대한 제1 센싱 도전층(171)과 제2 센싱 도전층(172)의 투과율은 상이하고, 제1 및 제2 센싱 도전층(171, 172) 중 특정 광에 대한 투과율이 낮은 물질로 형성된 센싱 도전층은 제2 비표시 영역(NDA2)에 얼라인 마크를 포함할 수 있다. 즉, 특정 광에 대한 투과율이 낮은 물질로 이루어지는 센싱 도전층은 제2 비표시 영역(NDA2)에 얼라인 마크를 포함할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제2 센싱 도전층(172) 상에는 제2 센싱 절연층(TIL2)이 배치될 수 있다. 제2 센싱 절연층(TIL2)은 제1 센싱 도전층(171)과 제2 센싱 도전층(172)로 인해 형성된 단차를 평탄화하는 역할을 할 수 있다. 제2 센싱 절연층(TIL2)은 상술한 제1 센싱 절연층(TIL1)과 동일한 물질을 포함하거나, 제1 센싱 절연층(TIL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 9는 도 5의 B 영역의 일 예를 나타낸 확대도이다. 도 10은 일 실시예에 따른 얼라인 마크의 평면도이다.
도 9의 B 영역은 제2 비표시 영역(NDA2)(또는 제2 비센싱 영역(TPA2)) 및 제2 비표시 영역(NDA2)과 인접한 표시 영역(DA)(또는 센싱 영역(TSA))을 확대하여 도시하였다. 상술한 바와 같이, 센싱 영역(TSA)은 표시 영역(DA)과 중첩하고, 제2 비센싱 영역(TPA2)은 제2 비표시 영역(NDA2)과 중첩될 수 있다. 따라서, 설명의 편의상 센싱 영역(TSA)은 표시 영역(DA), 제2 비센싱 영역(TPA2)은 제2 비표시 영역(NDA2)으로 지칭하기로 한다. 또한, 도 9에는 설명의 편의상 센싱 유닛(TDU)의 센싱층(TSL)에 포함되는 제1 센싱 도전층(171) 및 제2 센싱 도전층(172) 만을 도시하였다.
도 9를 참조하면, 제2 비표시 영역(NDA2)은 홀(AH)이 형성되는 영역과 중첩하는 메인홀 영역(MH)을 둘러싸도록 배치될 수 있다. 제2 비표시 영역(NDA2)은 댐 영역(DMA) 및 주변 영역(AHA)을 포함할 수 있다. 주변 영역(AHA)은 메인홀 영역(MH)과 표시 영역(DA) 사이에 배치되어, 표시 영역(DA)에 인접한 영역이고, 댐 영역(DMA)은 메인홀 영역(MH)과 주변 영역(AHA) 사이에 배치되어, 메인홀 영역(MH)에 인접한 영역일 수 있다.
메인홀 영역(MH)의 평면상 형상 및 면적은 홀(AH)의 평면상 형상 및 면적과 동일할 수 있다. 몇몇 실시예에서, 메인홀 영역(MH)의 평면상 형상은 제2 비표시 영역(NDA2)의 평면상 형상과 닮은꼴의 형상일 수 있으나, 이에 제한되지 않는다. 다른 몇몇 실시예에서, 제2 비표시 영역(NDA2)의 평면상 형상과 메인홀 영역(MH)의 형상을 상이할 수 있다.
주변 영역(AHA)은 메인홀 영역(MH)과 표시 영역(DA) 사이에 배치되어, 표시 영역(DA)에 인접한 영역일 수 있다. 주변 영역(AHA)은 메인홀 영역(MH) 및 댐 영역(DMA)을 둘러싸도록 배치될 수 있다. 주변 영역(AHA)은 평면상 환형으로 형성될 수 있으나, 이에 한정되지 않는다. 즉, 주변 영역(AHA)은 홀(AH)과 중첩된 메인홀 영역(MH) 및 댐 영역(DMA)을 둘러싸도록 배치되므로 메인홀 영역(MH) 및/또는 댐 영역(DMA)의 평면 형상에 종속적일 수 있다.
주변 영역(AHA)에는 홀(AH)에 의해 상호 이격되어 배치된 센싱 전극(RE, TE)들을 연결하는 연결 라인(BER1, BET), 및 홀(AH)의 정렬 검사를 위한 복수의 얼라인 마크(M)가 배치될 수 있다.
연결 라인(BER1, BET)은 제1 연결 라인(BER1) 및 제2 연결 라인(BET)을 포함할 수 있다. 연결 라인(BER1, BET)은 주변 영역(AHA)의 가장자리를 따라 배치될 수 있다.
제1 연결 라인(BER1)은 홀(AH)에 의해 제1 방향(DR1)으로 상호 이격 배치된 제1 센싱 전극(RE)들을 전기적으로 연결할 수 있다. 제1 연결 라인(BER1)은 주변 영역(AHA) 가장자리의 일측(예를 들어, 하측)을 따라 우회하여 배치될 수 있다.
제2 연결 라인(BET)은 홀(AH)에 의해 제2 방향(DR2)으로 상호 이격 배치된 제2 센싱 전극(TE)들을 전기적으로 연결할 수 있다. 제2 연결 라인(BET)은 주변 영역(AHA)의 가장자리의 타측(예를 들어, 우측)을 따라 우회하여 배치될 수 있다.
제1 연결 라인(BER1)과 제2 연결 라인(BET)은 연장하는 방향이 교차하므로 일부 중첩할 수 있다. 제1 연결 라인(BER1) 및 제2 연결 라인(BET)은 제2 센싱 도전층(172)으로 형성될 수 있다. 따라서, 동일 센싱 도전층(예를 들어, 제2 센싱 도전층(172))으로 형성된 제1 연결 라인(BER1)과 제2 연결 라인(BET)이 교차하는 영역에서 제1 연결 라인(BER1)과 제2 연결 라인(BET)의 쇼트 현상을 방지하기 위하여 제1 연결 라인(BER1) 및 제2 연결 라인(BET) 중 하나는 제2 센싱 도전층(172)과 상이한 센싱 도전층, 예를 들어 제1 센싱 도전층(171)으로 형성된 브릿지 라인을 포함할 수 있다.
예시적인 실시예에서, 제1 연결 라인(BER1)은 브릿지 라인(BER2)을 통해 제2 연결 라인(BET)과 접촉하지 않되, 서로 전기적 연결을 유지할 수 있다. 구체적으로, 브릿지 라인(BER2)의 일단 및 타단은 브릿지 라인(BER2)의 일단 및 타단 상의 제1 센싱 절연층(TIL1)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 연결 라인(BER1)과 전기적으로 연결될 수 있다.
복수의 얼라인 마크(M)는 댐 영역(DMA)에 인접하도록 주변 영역(AHA)에 배치될 수 있다. 일 실시예에서, 복수의 얼라인 마크(M)는 연결 라인(BER1, BET)과 중첩하지 않도록 배치될 수 있다. 예를 들어, 복수의 얼라인 마크(M)는 평면상 주변 영역(AHA)에서 연결 라인(BER1, BET)보다 메인홀 영역(MH) 측에 인접하도록 배치될 수 있다. 다만 이에 제한되지 않고, 복수의 얼라인 마크(M)는 평면상 주변 영역(AHA)에서 연결 라인(BER1, BET)보다 표시 영역(DA) 측에 인접하도록 배치될 수 있다. 몇몇 실시예에서, 복수의 얼라인 마크(M)와 연결 라인(BER1, BET)이 서로 상이한 센싱 도전층으로 이루어지는 경우, 복수의 얼라인 마크(M)와 연결 라인(BER1, BET)은 중첩하여 배치될 수도 있다.
복수의 얼라인 마크(M)는 제1 얼라인 마크(M1), 제2 얼라인 마크(M2), 제3 얼라인 마크(M3), 및 제4 얼라인 마크(M4)를 포함할 수 있다. 제1 내지 제4 얼라인 마크(M1, M2, M3, M4)는 서로 이격되어 배치될 수 있다.
각 얼라인 마크(M1, M2, M3, M4)는 메인 얼라인 마크(M11, M21, M31, M41), 및 보조 얼라인 마크(M12, M22, M32, M42)를 포함할 수 있다. 각 얼라인 마크(M1, M2, M3, M4)는 그 위치를 제외하고 그 기능이나 구성이 상호 실질적으로 동일할 수 있다. 구체적으로, 복수의 얼라인 마크(M1, M2, M3, M4)의 평면상 형상은 대체로 동일하나, 메인 얼라인 마크(M11, M21, M31, M41)가 배치되는 방향이 서로 상이할 수 있다.
도 10을 참조하여, 제3 얼라인 마크(M3)의 평면상 형상에 대하여 자세히 설명하기로 한다. 이하에서는 복수의 얼라인 마크(M1, M2, M3, M4)의 공통된 특징을 제3 얼라인 마크(M3)를 기준으로 설명하기로 하며, 중복되는 설명은 생략한다.
제3 얼라인 마크(M3)는 평면상 바(bar) 형상일 수 있다. 제3 얼라인 마크(M3)는 평면상 제4 방향(d1)으로의 길이(Mx)가 제4 방향(d1)에 수직하는 제5 방향(d2)으로의 길이(My)보다 긴 직사각형 형상일 수 있다. 이하에서는, 설명의 편의를 위해 제3 얼라인 마크(M3)의 장변의 길이(Mx)는 제3 얼라인 마크(M3)의 길이(Mx)로 지칭하고, 제3 얼라인 마크(M3)의 단변의 길이(My)의 길이는 제3 얼라인 마크(M3)의 폭(My)이라고 지칭한다.
제3 얼라인 마크(M3)는 후술하는 홀(AH)의 정렬 여부를 판단 시, 얼라인 마크의 정확한 식별을 위해 평면상 충분한 길이(Mx)와 폭(My)을 갖도록 형성될 수 있다. 예시적인 실시예에서, 제3 얼라인 마크(M3)의 길이(Mx)는 약 100 μm 이상일 수 있다. 제3 얼라인 마크(M3)의 길이(Mx)는 약 150 μm 이상인 것이 바람직할 수 있다. 제3 얼라인 마크(M3)의 폭(My)은 약 50 μm 이상 약 100 μm 이하일 수 있다.
제3 얼라인 마크(M3)는 제3 메인 얼라인 마크(M31) 및 제3 보조 얼라인 마크(M32)를 포함할 수 있다. 일 실시예에서, 제3 메인 얼라인 마크(M31)와 제3 보조 얼라인 마크(M32)는 서로 다른 크기를 갖고 일 방향으로 서로 이격되어 배치될 수 있다. 다만 이에 제한되지 않고, 몇몇 실시예에서, 메인 얼라인 마크와 보조 얼라인 마크는 서로 동일한 크기 및 형상을 가질 수도 있다.
제3 메인 얼라인 마크(M31)는 평면상 제4 방향(d1)으로의 길이(Mx1)가 제5 방향(d2)으로의 길이(My)보다 긴 직사각형 형상일 수 있다. 이에 제한되는 것은 아니나, 제3 메인 얼라인 마크(M31)는 평면상 제4 방향(d1)으로의 길이(Mx1)는 제3 얼라인 마크(M3)의 길이(Mx)의 0.5배이고, 제3 메인 얼라인 마크(M31)는 평면상 제5 방향(d2)으로의 길이(My)는 제3 얼라인 마크(M3)의 폭(My)과 동일하게 형성될 수 있다.
제3 보조 얼라인 마크(M32)는 제3 메인 얼라인 마크(M31)와 이격되어 배치될 수 있다. 제3 보조 얼라인 마크(M32)는 제3 메인 얼라인 마크(M31)와 제3 얼라인 마크(M3)의 길이 방향(d1)으로 서로 이격되어 배치될 수 있다. 제3 보조 얼라인 마크(M32)의 길이(Mx2)는 제3 메인 얼라인 마크(M31)의 길이(Mx1)보다 작고, 제3 보조 얼라인 마크(M32)의 폭(My)은 제3 메인 얼라인 마크(M31)의 폭(My)과 동일하게 형성될 수 있다.
다시 도 9를 참조하면, 제1 얼라인 마크(M1)는 평면상 주변 영역(AHA)의 좌측에 배치될 수 있다. 제1 얼라인 마크(M1)는 장변이 제2 방향(DR2)과 나란하게 배치될 수 있다. 제1 얼라인 마크(M1)는 제1 메인 얼라인 마크(M11)가 제2 방향(DR2) 일측을 향하고 제1 보조 얼라인 마크(M12)가 제2 방향(DR2) 타측을 향하도록 배치될 수 있다. 즉, 제1 얼라인 마크(M1)는 평면상 주변 영역(AHA)의 좌측에 배치되되, 제1 메인 얼라인 마크(M11)가 상측, 제1 보조 얼라인 마크(M12)가 하측에 배치되도록 형성될 수 있다.
제2 얼라인 마크(M2)는 제1 얼라인 마크(M1)와 제1 방향(DR1)으로 이격되어 평면상 주변 영역(AHA)의 우측에 배치될 수 있다. 제2 얼라인 마크(M2)와 제1 얼라인 마크(M1)의 제1 방향(DR1)으로의 이격 거리는 홀(AH)의 제1 방향(DR1)으로의 길이보다 클 수 있다. 예시적인 실시예에서, 평면상 홀(AH)이 원형 형상인 경우, 제2 얼라인 마크(M2)와 제1 얼라인 마크(M1)의 제1 방향(DR1)으로의 이격 거리는 홀(AH)의 지름보다 클 수 있다.
제2 얼라인 마크(M2)는 홀(AH)의 중앙(AHP)을 기준으로 제1 얼라인 마크(M1)와 상하 반전과 좌우 반전되어 배치될 수 있다. 따라서, 제2 얼라인 마크(M2)는 제1 얼라인 마크(M1)와 각 메인 얼라인 마크(M11, M21)가 배치되는 방향이 서로 반대 방향일 수 있다. 제2 얼라인 마크(M2)는 장변이 제2 방향(DR2)과 나란하게 배치될 수 있다. 제2 얼라인 마크(M2)는 제2 메인 얼라인 마크(M21)가 제2 방향(DR2) 타측을 향하고 제2 보조 얼라인 마크(M22)가 제2 방향(DR2) 일측을 향하도록 배치될 수 있다. 즉, 제2 얼라인 마크(M2)는 평면상 제2 메인 얼라인 마크(M21)가 하측, 제2 보조 얼라인 마크(M22)가 상측에 배치되도록 형성될 수 있다.
제3 얼라인 마크(M3)는 제1 얼라인 마크(M1) 및 제2 얼라인 마크(M2)와 이격되어 배치될 수 있다.
제3 얼라인 마크(M3)는 평면상 주변 영역(AHA)의 하측에 배치될 수 있다. 제3 얼라인 마크(M3)는 장변이 제1 방향(DR1)과 나란하게 배치될 수 있다. 제3 얼라인 마크(M3)는 제3 메인 얼라인 마크(M31)가 제1 방향(DR1) 일측을 향하고 제3 보조 얼라인 마크(M32)가 제1 방향(DR1) 타측을 향하도록 배치될 수 있다. 즉, 제3 얼라인 마크(M3)는 평면상 제3 메인 얼라인 마크(M31)가 우측, 제3 보조 얼라인 마크(M32)가 좌측에 배치되도록 형성될 수 있다.
제4 얼라인 마크(M4)는 제3 얼라인 마크(M3)와 제2 방향(DR2)으로 이격되어 평면상 주변 영역(AHA)의 상측에 배치될 수 있다. 제4 얼라인 마크(M4)와 제3 얼라인 마크(M3)의 제2 방향(DR2)으로의 이격 거리는 홀(AH)의 지름보다 클 수 있다.
제4 얼라인 마크(M4)는 홀(AH)의 중앙(AHP)을 기준으로 제3 얼라인 마크(M3)와 상하 반전과 좌우 반전되어 배치될 수 있다. 따라서, 제4 얼라인 마크(M4)는 제3 얼라인 마크(M3)와 각 메인 얼라인 마크(M31, M41)가 배치되는 방향이 서로 반대 방향일 수 있다. 제4 얼라인 마크(M4)는 장변이 제1 방향(DR1)과 나란하게 배치될 수 있다. 제4 얼라인 마크(M4)는 제4 메인 얼라인 마크(M41)가 제1 방향(DR1) 타측을 향하고 제4 보조 얼라인 마크(M42)가 제1 방향(DR1) 일측을 향하도록 배치될 수 있다. 즉, 제4 얼라인 마크(M4)는 평면상 제4 메인 얼라인 마크(M41)가 좌측, 제4 보조 얼라인 마크(M42)가 우측에 배치되도록 형성될 수 있다.
제1 보조 얼라인 마크(M12)와 대향하는 제1 메인 얼라인 마크(M11)의 일변과 제2 보조 얼라인 마크(M22)와 대향하는 제2 메인 얼라인 마크(M21)의 일변은 제1 연장선(MLA1)에 놓일 수 있다. 예시적인 실시예에서, 상기 제1 메인 얼라인 마크(M11)의 일변은 평면상 제1 메인 얼라인 마크(M11)의 하변이고, 상기 제2 메인 얼라인 마크(M21)의 일변은 평면상 제2 메인 얼라인 마크(M21)의 상변일 수 있다. 이에 제한되는 것은 아니나, 제1 연장선(MLA1)은 메인홀 영역(MH)의 중앙, 즉 홀(AH)의 중앙(AHP)을 지날 수 있다.
제3 보조 얼라인 마크(M32)와 대향하는 제3 메인 얼라인 마크(M31)의 일변과 제4 보조 얼라인 마크(M42)와 대향하는 제4 메인 얼라인 마크(M41)의 일변은 제2 연장선(MLA2)에 놓일 수 있다. 예시적인 실시예에서, 상기 제3 메인 얼라인 마크(M31)의 일변은 평면상 제3 메인 얼라인 마크(M31)의 좌변이고, 상기 제4 메인 얼라인 마크(M41)의 일변은 평면상 제4 메인 얼라인 마크(M41)의 우변일 수 있다. 이에 제한되는 것은 아니나, 제2 연장선(MLA2)은 메인홀 영역(MH)의 중앙, 즉 홀(AH)의 중앙(AHP)을 지날 수 있다. 또한, 제1 연장선(MLA1)과 제2 연장선(MLA2)은 서로 수직하고, 홀(AH)의 중앙(AHP)에서 서로 교차할 수 있다.
댐 영역(DMA)은 메인홀 영역(MH)과 주변 영역(AHA) 사이에 배치된 영역일 수 있다. 댐 영역(DMA)에는 후술하는 댐(DM, 도 11 참조)과 댐(DM) 사이에 형성되는 그루브(GRV, 도 11 참조)가 배치되는 영역일 수 있다.
댐 영역(DMA)은 메인홀 영역(MH)을 둘러싸도록 배치될 수 있다. 댐 영역(DMA)은 평면상 환형으로 형성될 수 있으나, 이에 한정되지 않는다. 즉, 댐 영역(DMA)은 홀(AH)과 중첩된 메인홀 영역(MH)을 둘러싸도록 배치되므로 메인홀 영역(MH)의 평면 형상에 종속적일 수 있다.
도 11은 도 9의 XI-XI' 선을 기준으로 자른 일 예를 나타낸 단면도이다.
이하, 도 8, 도 9 및 도 11을 결부하여, 홀(AH)이 형성된 메인홀 영역(MH)을 둘러싸는 제2 비표시 영역(NDA2)의 적층 구조에 대해 자세히 설명한다. 표시 영역(DA)의 적층 구조에 대해서는 도 8을 참조하여 전술하였으므로 중복 설명은 생략한다.
도 8, 도 9 및 도 11을 참조하면, 기판(SUB) 및 기판(SUB) 상에 배치된 버퍼층(BF)은 표시 영역(DA) 및 메인홀 영역(MH)을 둘러싼 제2 비표시 영역(NDA2)에 배치될 수 있다. 구체적으로, 기판(SUB) 및 기판(SUB) 상에 배치된 버퍼층(BF)은 표시 영역(DA), 주변 영역(AHA), 및 댐 영역(DMA)에 전면적으로 배치될 수 있다.
제2 비표시 영역(NDA2)의 버퍼층(BF) 상에는 버퍼층(BF)의 적어도 일부를 노출하는 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)이 배치될 수 있다.
표시 장치는 복수의 댐(DM1, DM2)을 더 포함할 수 있다. 복수의 댐(DM1, DM2)은 기판(SUB)의 댐 영역(DMA)에 배치될 수 있다. 복수의 댐(DM1, DM2)은 평면상 홀(AH)을 에워싸는 폐곡선 형상을 가질 수 있다. 본 실시예에서, 복수의 댐(DM1, DM2)은 평면상 홀(AH)을 에워싸는 환(ring) 형상을 가질 수 있다. 복수의 댐(DM1, DM2)은 홀(AH)의 직경보다 큰 직경을 가질 수 있다.
복수의 댐(DM1, DM2)은 제1 댐(DM1) 및 제2 댐(DM2)을 포함할 수 있다. 제1 댐(DM1)은 댐 영역(DMA)에 배치되되, 주변 영역(AHA)에 인접하여 배치될 수 있다. 제2 댐(DM2)은 제1 댐(DM1)과 메인홀 영역(MH) 사이에 배치될 수 있다. 제1 댐(DM1)과 제2 댐(DM2)은 서로 이격되어 배치될 수 있다.
제1 댐(DM1)은 댐 영역(DMA)에 배치되는 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)으로 형성될 수 있다. 제1 댐(DM1)의 제4 절연층(IL4)은 단차를 포함할 수 있다. 예시적인 실시예에서, 기판(SUB)의 상면으로부터 댐 영역(DMA)에 배치되는 제1 댐(DM1)을 형성하는 제4 절연층(IL4)의 상면까지의 높이는 표시 영역(DA)에 배치되는 제4 절연층(IL4)의 상면까지의 높이보다 클 수 있다.
마찬가지로, 제2 댐(DM2)은 댐 영역(DMA)에 배치되는 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)으로 형성될 수 있다. 기판(SUB)의 상면으로부터 댐 영역(DMA)에 배치되는 제2 댐(DM2)을 형성하는 제4 절연층(IL4)의 상면까지의 높이는 표시 영역(DA)에 배치되는 제4 절연층(IL4)의 상면까지의 높이와 대체로 동일할 수 있다. 즉, 제1 댐(DM1)의 높이(즉, 기판(SUB)의 상면으로부터 제1 댐(DM1)의 제4 절연층(IL4)의 상면까지의 거리)는 제2 댐(DM2)의 높이(즉, 기판(SUB)의 상면으로부터 제2 댐(DM2)의 제4 절연층(IL4)의 상면까지의 거리)보다 높을 수 있다.
제1 댐(DM1) 및 제2 댐(DM2)은 홀(AH)로부터 유입되는 산소나 수분의 침투 경로를 차단하는 역할을 할 수 있다. 또한, 제1 댐(DM1)은 박막 봉지층(TFEL)의 유기막(162)의 형성 범위를 정의할 수도 있다. 또한, 제2 댐(DM2)은 외부 충격으로부터 홀(AH) 및 홀(AH)이 형성된 메인홀 영역(MH)과 인접한 제2 비표시 영역(NDA2)에 형성되는 부재가 손상되는 것을 방지하는 역할을 할 수도 있다.
도면에서는 홀(AH)을 에워싸는 복수의 댐(DM1, DM2)의 개수가 2개인 것으로 도시되었으나, 이에 제한되지 않는다. 표시 장치는 더 많은 수의 복수의 댐을 포함할 수도 있다.
표시 장치는 복수의 그루브(GRV1, GRV2, GRV3)를 더 포함할 수 있다. 복수의 그루브(GRV1, GRV2, GRV3)는 기판(SUB)의 댐 영역(DMA) 및 주변 영역(AHA) 상에 배치될 수 있다. 복수의 그루브(GRV1, GRV2, GRV3)는 평면상 홀(AH)을 에워싸는 폐곡선 형상을 가질 수 있다. 본 실시예에서, 복수의 그루브(GRV1, GRV2, GRV3)는 평면상 홀(AH)을 에워싸는 환(ring) 형상을 가질 수 있다. 복수의 그루브(GRV1, GRV2, GRV3)는 홀(AH)의 직경보다 큰 직경을 가질 수 있다.
복수의 그루브(GRV1, GRV2, GRV3)는 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)으로부터 제3 방향(DR3)의 반대 방향, 에컨대 하부로 함몰되어 형성될 수 있다. 구체적으로, 복수의 그루브(GRV1, GRV2, GRV3)는 제2 비표시 영역(NDA2)에 배치된 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)의 적어도 일부가 제거되어 형성될 수 있다.
복수의 그루브(GRV1, GRV2, GRV3)는 제1 그루브(GRV1), 제2 그루브(GRV2), 및 제3 그루브(GRV3)를 포함할 수 있다.
제1 그루브(GRV1)는 주변 영역(AHA)에 배치될 수 있다. 제1 그루브(GRV1)는 주변 영역(AHA)에 배치된 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)이 제3 방향(DR3)의 반대 방향으로 함몰되어 형성될 수 있다. 제1 그루브(GRV1)는 언더 컷된 형상을 포함할 수 있다. 구체적으로, 제1 그루브(GRV1)는 유기 절연 물질을 포함하는 제2 절연층(IL2) 및 제4 절연층(IL4)과 무기 절연 물질을 포함하는 제3 절연층(IL3)의 식각 선택비의 차이에 의하여 제3 절연층(IL3)이 돌출된 팁(TIP)이 형성될 수 있다.
제2 그루브(GRV2) 및 제3 그루브(GRV3)는 댐 영역(DMA)에 배치될 수 있다. 제2 그루브(GRV2)는 제1 댐(DM1)과 제2 댐(DM2) 사이에 형성될 수 있다. 제3 그루브(GRV3)는 제2 그루브(GRV2)와 홀(AH) 사이에 형성될 수 있다. 즉, 제2 그루브(GRV2) 및 제3 그루브(GRV3)는 댐 영역(DMA)에서 복수의 댐 사이에 형성될 수 있다.
제2 그루브(GRV2) 및 제3 그루브(GRV3)는 제1 그루브(GRV1)와 대체로 유사하게 형성될 수 있다. 즉, 제2 그루브(GRV2) 및 제3 그루브(GRV3)는 댐 영역(DMA)에 배치된 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)이 제3 방향(DR3)의 반대 방향으로 함몰되어 형성될 수 있다. 제2 그루브(GRV2) 및 제3 그루브(GRV3)는 언더 컷된 형상을 포함할 수 있다.
제1 그루브(GRV1), 제2 그루브(GRV2) 및 제3 그루브(GRV3)는 서로 이격되어 배치될 수 있다. 제1 그루브(GRV1)의 직경은 제2 그루브(GRV2)보다 크고, 제2 그루브(GRV2)의 직경은 제3 그루브(GRV3)보다 클 수 있다.
도면에는 홀(AH)을 에워싸는 그루브들(GRV1, GRV2, GRV3)의 개수가 3개인 것으로 도시되었으나 이에 제한되지 않는다. 예를 들어, 표시 장치는 4개 이상의 그루브들을 포함할 수도 있다.
홀(AH)에 인접하여 형성된 그루브들(GRV1, GRV2, GRV3)이 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)이 제3 방향(DR3)의 반대 방향으로 함몰되는 구조로 형성됨으로써, 홀(AH)로부터 유입되는 산소나 수분의 침투 경로를 차단하여 표시 영역(DA)의 발광 소자층(EML) 및 트랜지스터를 보호하는 역할을 할 수 있다.
주변 영역(AHA) 및 댐 영역(DMA)의 제4 절연층(IL4) 상에는 박막 봉지층(TFEL)의 제1 무기막(161)이 배치될 수 있다. 구체적으로, 표시 영역(DA)의 제2 전극층(153) 상에 배치된 제1 무기막(161)은 제2 비표시 영역(NDA2)의 주변 영역(AHA) 및 댐 영역(DMA)으로 연장되어 주변 영역(AHA) 및 댐 영역(DMA)에 전면적으로 배치될 수 있다.
주변 영역(AHA)의 제1 무기막(161) 상에는 유기막(162)이 배치될 수 있다. 구체적으로, 표시 영역(DA)의 제1 무기막(161) 상에 배치된 유기막(162)은 제2 비표시 영역(NDA2)의 주변 영역(AHA)으로 연장되어 배치될 수 있다. 유기막(162)은 주변 영역(AHA)에 전면적으로 배치되고, 제1 댐(DM1)의 적어도 일부와 중첩할 수 있다. 유기막(162)은 제2 댐(DM2)과 비중첩할 수 있다.
제1 댐(DM1)은 유기막(162)을 형성하는 과정에서 액상의 유기 물질이 퍼지는 영역을 정의할 수 있다. 유기막은 액상의 유기 물질을 잉크젯 방식으로 제1 무기막(161) 상에 도포하여 형성할 수 있는데, 이때, 제1 댐(DM1)은 액상의 유기물질이 배치되는 영역의 경계를 설정하고, 액상의 유기물질이 댐 영역(DMA)으로 넘치는 것을 방지한다.
주변 영역(AHA)의 유기막(162) 및 댐 영역(DMA)의 제1 무기막(161) 상에는 제2 무기막(163)이 배치될 수 있다. 구체적으로, 표시 영역(DA)의 유기막(162) 상에 배치된 제2 무기막(163)은 제2 비표시 영역(NDA2)의 주변 영역(AHA) 및 댐 영역(DMA)으로 연장되어 주변 영역(AHA) 및 댐 영역(DMA)에 전면적으로 배치될 수 있다.
주변 영역(AHA)의 제1 무기막(161)과 제2 무기막(163)은 사이에 유기막(162)이 개재되어 제3 방향(DR3)으로 서로 이격되어 배치될 수 있다. 따라서, 제1 그루브(GRV1)에 형성된 제1 무기막(161)은 제2 무기막(163)과 비접촉할 수 있다.
댐 영역(DMA)의 제1 무기막(161)과 제2 무기막(163)은 서로 접촉하도록 배치될 수 있다. 따라서, 복수의 댐(DM1, DM2), 제2 그루브(GRV2), 및 제3 그루브(GRV3)에 형성된 제1 무기막(161)의 상면에는 제2 무기막(163)이 배치될 수 있다.
댐 영역(DMA)의 제2 무기막(163) 상에는 외곽 평탄화층(170)이 배치될 수 있다. 외곽 평탄화층(170)은 제1 댐(DM1) 및 제2 댐(DM2) 상에 배치되어 제1 댐(DM1) 및 제2 댐(DM2)을 완전히 덮도록 배치될 수 있다. 외곽 평탄화층(170)은 댐 영역(DMA)에 전면적으로 배치되고, 주변 영역(AHA) 측으로 연장되어 주변 영역(AHA)의 일부에 배치될 수 있다.
외곽 평탄화층(170)은 댐 영역(DMA)에 배치된 외곽 평탄화층(170)의 상면이 표시 영역(DA)의 제2 무기막(163)의 상면과 동일한 평면 상에 배치되도록 형성될 수 있다. 외곽 평탄화층(170)은 댐 영역(DMA)의 상면 높이(즉, 기판(SUB)의 상면으로부터 댐 영역(DMA)의 최상위층의 상면까지의 거리)와 표시 영역(DA)의 제2 무기막(163)의 상면 높이(기판(SUB)의 상면으로부터 표시 영역(DA)의 제2 무기막(163)의 상면까지의 거리)를 동일하게 하는 평탄화층의 역할을 할 수 있다.
외곽 평탄화층(170)은 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 고평탄화 가지는 유기 절연 물질을 포함할 수 있다.
도 11에는 도시하지 않았으나, 상술한 바와 같이, 제2 무기막(163) 상에는 제1 센싱 도전층(171)이 배치될 수 있다. 제1 센싱 도전층(171)은 표시 영역(DA)에 배치되는 제2 연결부(BE2), 및 제2 비표시 영역(NDA2)의 주변 영역(AHA)에 배치되는 브릿지 라인(BER2)을 포함할 수 있다.
제2 무기막(163) 및 외곽 평탄화층(170) 상에는 제1 센싱 절연층(TIL1)이 배치될 수 있다. 제1 센싱 절연층(TIL1)은 표시 영역(DA), 주변 영역(AHA), 및 댐 영역(DMA)에 전면적으로 배치될 수 있다. 구체적으로, 제1 센싱 절연층(TIL1)은 표시 영역(DA) 및 주변 영역(AHA)의 제2 무기막(163) 상에 전면적으로 배치될 수 있다. 또한, 제1 센싱 절연층(TIL1)은 주변 영역(AHA)에서 메인홀 영역(MH) 측으로 연장되어 댐 영역(DMA)의 외곽 평탄화층(170) 상까지 전면적으로 배치될 수 있다.
제1 센싱 절연층(TIL1) 상에는 제2 센싱 도전층(172)이 배치될 수 있다. 제2 센싱 도전층(172)은 표시 영역(DA)에 배치되는 제1 센싱 전극(RE), 제2 센싱 전극(TE), 및 제1 연결부(BE1)를 포함하고, 제2 비표시 영역(NDA2)의 주변 영역(AHA)에 배치되는 복수의 얼라인 마크(M)를 포함할 수 있다. 도 11에는 도시하지 않았으나, 제2 센싱 도전층(172)은 주변 영역(AHA)에 배치되는 연결 라인(BET, BER1)을 더 포함할 수 있다. 이 경우, 제1 센싱 도전층(171)은 제1 연결 라인(BER1)을 전기적으로 연결하며, 주변 영역(AHA)에 배치되는 브릿지 라인(BER2)을 더 포함할 수 있다. 도 11에서는 주변 영역(AHA)에 배치되는 제1 얼라인 마크(M1, 구체적으로 제1 메인 얼라인 마크(M11))만을 도시하였으나, 제2 내지 제4 얼라인 마크(M2, M3, M4)도 제1 얼라인 마크(M1)와 동일한 층으로 형성될 수 있다. 즉, 제1 내지 제4 얼라인 마크(M1, M2, M3, M4)는 제2 센싱 도전층(172)으로 형성될 수 있다.
본 실시예에서, 복수의 얼라인 마크(M)가 제2 센싱 도전층(172)으로 형성되는 경우, 제2 센싱 도전층(172)은 특정 파장대의 범위를 갖는 광에 대한 투과율이 낮은 불투명 도전성 물질을 포함할 수 있다. 따라서, 표시 장치(1)의 홀(AH)이 형성된 인접 영역에 특정 광을 조사하는 경우, 특정 광은 제2 센싱 도전층(172)으로 형성된 얼라인 마크(M)를 투과하지 못하고, 암부로 나타내어질 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
주변 영역(AHA)에 배치되는 제1 얼라인 마크(M1, 또는 제1 메인 얼라인 마크(M11))는 주변 영역(AHA)에서 댐 영역(DMA)에 인접하여 배치될 수 있다. 제1 얼라인 마크(M1)를 주변 영역(AHA)에서 댐 영역(DMA)에 인접하도록 배치함으로써, 홀(AH)을 이루는 일 측벽으로부터 제1 얼라인 마크(M1)의 일 측면까지의 제1 방향(DR1) 및/또는 제2 방향(DR2)으로의 거리는 감소할 수 있다. 홀(AH)의 일 측벽과 각 얼라인 마크(M1, M2, M3, M4)의 일 측면 사이의 거리를 작게 형성함으로써, 후술하는 홀(AH)의 정렬 검사 공정에서 오차를 줄여 정렬 검사 효율을 증가시킬 수 있다.
제1 센싱 절연층(TIL1) 및 제2 센싱 도전층(172) 상에는 제2 센싱 절연층(TIL2)이 배치될 수 있다. 구체적으로, 표시 영역(DA), 주변 영역(AHA), 및 댐 영역(DMA)의 제2 센싱 도전층(172) 및 제2 센싱 도전층(172)이 노출하는 제1 센싱 절연층(TIL1) 상에는 제2 센싱 절연층(TIL2)이 배치될 수 있다. 제2 센싱 절연층(TIL2)은 표시 영역(DA) 및 제2 비표시 영역(NDA2)에 전면적으로 배치될 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 메인홀 영역(MH)을 둘러싸는 제2 비표시 영역(NDA2)에 제2 센싱 도전층(172)으로 형성된 복수의 얼라인 마크(M)가 배치될 수 있다. 따라서, 얼라인 마크(M)를 형성하기 위한 별도의 도전층을 추가하지 않고, 제2 센싱 도전층(172)으로 얼라인 마크(M)를 형성함으로써, 표시 장치의 공정 효율이 증가될 수 있다.
도 12는 도 9의 XI-XI' 선을 기준으로 자른 다른 예를 나타낸 단면도이다.
도 12는 얼라인 마크(M)가 제1 센싱 도전층(171)으로 형성되는 점이 도 11의 실시예와 차이점이다. 이하, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
본 실시예에서, 주변 영역(AHA)에 배치되는 제2 무기막(163) 상에는 제1 센싱 도전층(171)이 배치될 수 있다. 제1 센싱 도전층(171)은 표시 영역(DA)에 배치되는 제2 연결부(BE2)를 포함하고, 제2 비표시 영역(NDA2)의 주변 영역(AHA)에 배치되는 브릿지 라인(BER2) 및 복수의 얼라인 마크(M)를 포함할 수 있다. 주변 영역(AHA)에 배치되는 브릿지 라인(BER2)과 복수의 얼라인 마크(M)는 서로 비중첩하도록 이격되어 배치될 수 있다.
도면에서는 주변 영역(AHA)예 배치되는 제2 무기막(163) 상에 제1 얼라인 마크(M1, 또는 제1 메인 얼라인 마크(M11))가 배치된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 댐 영역(DMA)에 배치된 외곽 평탄화층(170)이 주변 영역(AHA)의 제2 무기막(163) 상에 배치되고, 복수의 얼라인 마크는 주변 영역(AHA)에 배치된 외곽 평탄화층(170) 상에 배치될 수도 있다.
복수의 얼라인 마크(M)가 제1 센싱 도전층(171)으로 형성되는 경우, 제1 센싱 도전층(171)은 특정 파장대의 범위를 갖는 광에 대한 투과율이 낮은 불투명 도전성 물질을 포함할 수 있다. 따라서, 표시 장치(1)의 홀(AH)이 형성된 인접 영역에 특정 광을 조사하는 경우, 특정 광은 제1 센싱 도전층(171)으로 형성된 얼라인 마크(M)를 투과하지 못하고, 암부로 나타내어질 수 있다.
도 13은 일 실시예에 따른 정렬 검사 장치를 개략적으로 나타낸 측면도이다.
도 13을 참조하면, 일 실시예에 따른 정렬 검사 장치는 지지대(910), 광 조사부(920), 카메라부(930), 및 제어부(940)를 포함할 수 있다. 도시하지는 않았으나, 정렬 검사 장치는 표시 장치(1)를 이동시키는 이동부를 더 포함할 수 있다.
지지대(910)는 표시 장치(1)에 형성된 홀(AH)의 정렬 검사를 위해 정렬 검사 장치에 수납되는 표시 장치(1)의 하면(제3 방향(DR3) 타측을 향하는 표면)을 지지한다. 도 13에서는 지지대(910)가 표시 장치(1)의 하면 전체를 지지하도록 배치된 것을 예시하였으나, 이에 한정되지 않는다. 지지대(910)는 후술하는 광 조사부(920)와 표시 장치(1)의 상대적인 위치에 따라 광 조사부(920)에서 방출되는 광이 표시 장치(1)를 적어도 일부를 투과하여 카메라부(930)에 의해 영상 또는 이미지가 출력되는 데에 방해하지 않도록 형성되어 표시 장치(1)를 지지할 수 있다.
구체적으로, 지지대(910)는 메인홀 영역(MH), 제2 비표시 영역(NDA2), 및 제2 비표시 영역(NDA2)에 인접한 표시 영역(DA)의 적어도 일부 영역이 제3 방향(DR3)으로 노출되도록 형성될 수도 있다. 예를 들어, 지지대(910)는 사각 프레임과 같이 표시 장치(1)의 가장자리를 지지하도록 형성되거나 표시 장치(1)의 네 측 중 적어도 마주보는 두 측을 지지하도로 형성될 수도 있다. 지지대(910)는 광 투과성이 있는 투명한 물질을 포함할 수 있으나, 이에 한정되지 않는다.
광 조사부(920)는 지지대(910)의 하부에 배치될 수 있다. 광 조사부(920)는 지지대(910)의 하부에 배치되어 지지대(910) 측으로 광을 방출할 수 있다. 구체적으로, 광 조사부(920)는 지지대(910) 상에 배치되는 표시 장치(1)의 하면으로 광이 입사할 수 있도록 지지대(910)의 하부에서 지지대(910) 상에 배치되는 표시 장치(1)의 하면 측으로 광을 방출할 수 있다. 광 조사부(920)에서 방출되는 광의 파장대의 범위는 특별히 제한되지 않는다. 다만, 광 조사부(920)에서 방출되는 광은 표시 장치(1)의 복수의 얼라인 마크(M)를 형성하는 센싱 도전층(171, 172)에 대한 투과율이 낮은 파장 대의 광일 수 있다. 예를 들어, 복수의 얼라인 마크(M)가 제1 센싱 도전층(171)으로 형성되는 경우, 광 조사부(920)에서 방출되는 광은 복수의 얼라인 마크(M)를 형성하는 제1 센싱 도전층(171)에 대한 투과율은 낮고, 다른 부재들에 대한 투과율을 상대적으로 높은 파장 대의 광일 수 있다. 마찬가지로, 복수의 얼라인 마크(M)가 제2 센싱 도전층(172)으로 형성되는 경우, 광 조사부(920)에서 방출되는 광은 복수의 얼라인 마크(M)를 형성하는 제2 센싱 도전층(172)에 대한 투과율은 낮고, 다른 부재들에 대한 투과율을 상대적으로 높은 파장 대의 광일 수 있다.
카메라부(930)는 지지대(910) 상에 배치될 수 있다. 카메라부(930)는 지지대(910)의 상부에서 광 조사부(920)와 이격되어 배치될 수 있다. 지지대(910) 상에 표시 장치(1)가 배치되고 광 조사부(920)에서 광을 방출하면, 카메라부(930)는 지지대(910)의 상부에서 지지대(910) 상에 배치된 표시 장치(1)를 촬영할 수 있다. 카메라부(930)는 표시 장치(1)의 메인홀 영역(MH), 제2 비표시 영역(NDA2), 및 제2 비표시 영역(NDA2)에 인접한 표시 영역(DA)의 적어도 일부 영역을 촬영할 수 있다. 예시적인 실시예에서, 카메라부(930)가 촬영한 표시 장치(1)의 영상(또는 이미지)은 광 조사부(920)로부터 방출된 광이 메인홀 영역(MH)은 투과하고, 표시 장치(1)의 제2 비표시 영역(NDA2)의 일부 영역은 투과 및/또는 반사하고, 이외의 영역은 흡수된 영상일 수 있다. 카메라부(930)는 표시 장치(1)의 상부에서 촬영한 표시 장치(1)의 영상 데이터를 제어부(940)로 전달할 수 있다.
제어부(940)는 카메라부(930)로부터 영상 데이터(또는 이미지)를 전달받아 상기 영상 데이터(또는 이미지)를 통해 표시 장치(1)에 형성된 홀(AH)의 정렬 불량 여부를 판단할 수 있다. 구체적으로, 제어부(940)는 카메라부(930)로부터 전달받은 영상 데이터를 통해 적어도 둘 이상의 이미지 패턴을 산출하고, 산출된 복수의 이미지 패턴 사이의 거리를 측정하여 표시 장치(1)에 형성된 홀(AH)의 정렬 불량 여부를 판단할 수 있다. 예를 들어, 제어부(940)는 얼라인 마크(M1, M2, M3, M4)와 대응되는 복수의 얼라인 이미지 패턴 및 홀(AH)과 대응되는 홀 이미지 패턴을 검출하고, 상기 얼라인 이미지 패턴과 홀 이미지 패턴 사이의 거리를 측정하고, 측정된 상기 이미지 패턴들 사이의 거리와 미리 정해진 기준 데이터를 비교하여, 표시 장치(1)에 형성된 홀(AH)의 정렬이 불량인지 여부를 판단할 수 있다.
이하에서는 도 13 내지 도 18을 결부하여, 일 실시예에 따른 정렬 검사 장치를 이용한 표시 장치의 홀의 정렬 검사 방법에 대하여 설명한다.
도 14는 일 실시예에 따른 정렬 검사 방법을 나타낸 순서도이다. 도 15는 S200 단계에서 생성된 검사 이미지이다. 도 16은 S300 단계의 일 예를 보여주는 검사 이미지이다. 도 17은 S501 단계의 일 예를 보여주는 검사 이미지이다. 도 18은 S502 단계의 일 예를 보여주는 검사 이미지이다.
도 14를 참조하면, 일 실시예에 따른 표시 장치의 홀의 정렬 검사 방법은 지지대 상에 표시 장치를 준비하는 단계(S100), 광 조사부에서 광을 방출하고 카메라부는 표시 장치의 홀이 형성된 영역을 촬영하여 검사 이미지를 생성하는 단계(S200), 생성된 검사 이미지에서 홀 이미지 패턴과 얼라인 이미지 패턴을 산출하고 홀 이미지 패턴과 얼라인 이미지 패턴 사이의 거리를 측정하는 단계(S300), 측정된 이미지 패턴 사이의 거리와 임계값을 비교하는 단계(S400), 및 표시 장치에 형성된 홀의 정렬 불량 여부를 판단하는 단계(S501, 502)를 포함할 수 있다.
먼저, 홀이 형성된 표시 장치를 지지대 상에 준비한다. (도 14의 S100)
구체적으로, 도 13 및 도 14를 참조하면, 홀(AH)이 형성된 표시 장치(1)는 지지대(910)의 상부에 배치될 수 있다. 상술한 바와 같이, 표시 장치(1)는 홀(AH), 홀(AH)을 둘러싸며 복수의 얼라인 마크(M)를 포함하는 제2 비표시 영역(NDA2), 및 상기 제2 비표시 영역(NDA2)을 둘러싸는 표시 영역(DA)을 포함하는 표시 패널(10)을 포함할 수 있다. 홀(AH)이 형성된 표시 패널(10)을 포함하는 표시 장치(1)는 지지대(910) 상의 미리 정해진 영역에 대응되는 위치에 안착될 수 있다. 표시 장치(1)는 지지대(910)에 의해 지지되도록 지지대(910) 상에 배치할 수 있다. 상술한 바와 같이, 표시 장치(1)와 지지대(910)의 상대적인 배치 관계는 표시 장치(1)에 형성된 홀(AH)의 정렬 검사가 이루어지는 동안 표시 장치(1)가 지지대(910)에 고정되는 범위 내에서 한정되지 않는다.
이어, 광 조사부에서 광을 방출하고, 카메라부는 표시 장치의 일부 영역을 촬영하여 검사 이미지를 생성한다. (도 14의 S200),
구체적으로, 도 13 내지 도 15를 참조하면, 표시 장치(1)가 준비된 지지대(910) 하부에 배치된 광 조사부(920)에서 표시 장치(1) 측으로 광을 방출할 수 있다. 광 조사부(920)에서 방출된 광은 표시 장치(1)의 하면으로 입사하여 표시 장치(1)의 일부 영역에서는 투과되고, 다른 일부 영역에서는 흡수될 수 있다.
카메라부(930)는 표시 장치(1)의 일부 영역을 촬영하고, 명암으로 나타내어진 검사 이미지(IMG)를 생성할 수 있다. 구체적으로, 카메라부(930)가 촬영하는 표시 장치(1)의 일부 영역은 홀(AH)이 형성된 제2 비표시 영역(NDA2) 및 제2 비표시 영역(NDA2)을 둘러싸며, 제2 비표시 영역(NDA2)과 인접한 표시 영역(DA)일 수 있다.
예시적인 실시예에서, 카메라부(930)가 촬영하여 생성한 검사 이미지(IMG)는 도 15와 같이 복수의 이미지 패턴을 포함할 수 있다. 광 조사부(920)에서 방출된 광은 제1 도전층(110), 제2 도전층(120), 및 제2 센싱 도전층(172)에 대한 투과율이 낮을 수 있다. 복수의 얼라인 마크(M1, M2, M3, M4)가 형성된 영역의 주변부는 광학적으로 투명할 수 있다. 여기서 광학적으로 투명하다고 하는 것은 광 조사부(920)에서 방출된 광을 적어도 부분적으로 투과시킴을 의미할 수 있다. 따라서, 제1 도전층(110), 제2 도전층(120), 및 제2 센싱 도전층(172)이 배치된 영역은 암부로 나타내어지고, 상기 암부 이외 영역은 명부로 나타내어질 수 있다.
이어, 제어부는 생성된 검사 이미지에서 홀 이미지 패턴과 복수의 얼라인 이미지 패턴을 산출하고, 홀 이미지 패턴과 얼라인 이미지 패턴 사이의 거리를 측정한다. (도 14의 S300),
제어부(940)는 생성된 검사 이미지(IMG)의 복수의 패턴에서 홀 이미지 패턴(PL1) 및 복수의 얼라인 이미지 패턴(MPT)을 산출할 수 있다.
　도 13, 도 14, 및 도 16을 참조하면, 검사 이미지(IMG)는 암부로 나타내어진 홀 이미지 패턴(PL1), 복수의 얼라인 이미지 패턴(MPT), 및 제3 이미지 패턴(PT3)과 명부로 나타내어진 제1 및 제2 이미지 패턴(PT1, PT2)을 포함할 수 있다.
복수의 얼라인 이미지 패턴(MPT)은 복수의 얼라인 마크(M)의 평면상 형상에 대응되는 패턴으로서, 암부로 형성될 수 있다. 복수의 얼라인 이미지 패턴(MPT)은 제1 얼라인 이미지 패턴(MPT1), 제2 얼라인 이미지 패턴(MPT2), 제3 얼라인 이미지 패턴(MPT3), 및 제4 얼라인 이미지 패턴(MPT4)을 포함할 수 있다.
제1 얼라인 이미지 패턴(MPT1), 제2 얼라인 이미지 패턴(MPT2), 제3 얼라인 이미지 패턴(MPT3), 및 제4 얼라인 이미지 패턴(MPT4)은 각각 제1 얼라인 마크(M1), 제2 얼라인 마크(M2), 제3 얼라인 마크(M3), 및 제4 얼라인 마크(M4)에 대응되는 패턴으로서, 암부로 형성될 수 있다. 상기 복수의 얼라인 이미지 패턴(MPT1, MPT2, MPT3, MPT4)는 복수의 얼라인 마크(M1, M2, M3, M4)에 대응되는 패턴으로서, 광 조사부(920)에서 방출된 광이 제2 센싱 도전층(172)으로 형성된 복수의 얼라인 마크(M1, M2, M3, M4)에 흡수되어 어둡게 보일 수 있다. 다만, 이에 제한되지 않고, 복수의 얼라인 마크(M1, M2, M3, M4)가 제1 센싱 도전층(171)으로 형성되는 경우, 광 조사부(920)에서 방출된 광은 제1 센싱 도전층(171)에 대한 광 투과율이 낮아 얼라인 마크(M1, M2, M3, M4)에 흡수되어 어둡게 보일 수 있다.
제1 얼라인 이미지 패턴(MPT1)은 제1 메인 얼라인 이미지 패턴(MPT11) 및 제1 보조 얼라인 이미지 패턴(MPT12)을 포함할 수 있다. 제1 메인 얼라인 이미지 패턴(MPT11)은 제1 메인 얼라인 마크(M11)에 대응되고, 제1 보조 얼라인 이미지 패턴(MPT12)은 제1 보조 얼라인 마크(M12)에 대응되는 패턴일 수 있다. 이하, 제2 내지 제4 얼라인 이미지 패턴(MPT2, MPT3, MPT4)의 상세한 설명은 제1 얼라인 이미지 패턴(MPT1)의 설명으로 대체하기로 한다.
복수의 이미지 패턴(PT1, PT2, PT3)은 제1 이미지 패턴(PT1), 제2 이미지 패턴(PT2), 및 제3 이미지 패턴(PT3)을 포함할 수 있다.
홀 이미지 패턴(PL1)은 홀(AH)의 평면상 형상에 대응되는 패턴으로서, 암부로 형성될 수 있다. 홀 이미지 패턴(PL1)에 의해 구획되는 제1 이미지 패턴(PT1)은 메인홀 영역(MH)에 대응되는 패턴으로서, 명부로 형성될 수 있다.
제2 이미지 패턴(PT2)은 제3 이미지 패턴(PT3)에 의해 구획되는 영역으로서, 명부로 형성될 수 있다. 제2 이미지 패턴(PT2)은 메인홀 영역(MH)을 둘러싸는 제2 비표시 영역(NDA2)에 대응되는 패턴일 수 있다.
제3 이미지 패턴(PT3)은 제2 비표시 영역(NDA2)에 인접한 표시 영역(DA)에 대응되는 패턴으로서, 암부로 형성될 수 있다. 제3 이미지 패턴(PT3)은 광 조사부(920)에서 방출된 광이 표시 영역(DA)에 배치된 제1 도전층(110) 및 제2 도전층(120)에 흡수되어 어둡게 보일 수 있다.
이어, 제어부(940)는 홀 이미지 패턴(PL1)과 각 얼라인 이미지 패턴(MPT1, MPT2, MPT3, MPT4) 사이의 거리를 측정할 수 있다.
구체적으로, 제1 메인 얼라인 이미지 패턴(MPT11)의 하변과 제2 메인 얼라인 이미지 패턴(MPT21)의 상변을 지나는 제1 연장선(MPL1) 및 제3 메인 얼라인 이미지 패턴(MPT31)의 좌변과 제4 메인 얼라인 이미지 패턴(MPT41)의 우변을 지나는 제2 연장선(MPL2)을 산출할 수 있다. 예시적인 실시예에서, 제1 연장선(MPL1)은 제1 방향(DR1)으로 연장된 선이고, 제2 연장선(MPL2)은 제2 방향(DR2)으로 연장된 선일 수 있다.
제어부(940)는 제1 연장선(MPL1)을 따라 이격된 홀 이미지 패턴(PL1)과 제1 얼라인 이미지 패턴(MPT1) 사이의 거리인 제1 거리(td1)를 측정할 수 있다. 상기 제1 거리(td1)은 홀 이미지 패턴(PL1)과 제1 얼라인 이미지 패턴(MPT1) 사이의 제1 방향(DR1)으로의 이격 거리일 수 있다.
마찬가지로, 제어부(940)는 제1 연장선(MPL1)을 따라 이격된 홀 이미지 패턴(PL1)과 제2 얼라인 이미지 패턴(MPT2) 사이의 거리인 제2 거리(td2)를 측정할 수 있다. 상기 제2 거리(td2)은 홀 이미지 패턴(PL1)과 제2 얼라인 이미지 패턴(MPT2) 사이의 제1 방향(DR1)으로의 이격 거리일 수 있다.
제어부(940)는 제2 연장선(MPL2)을 따라 이격된 홀 이미지 패턴(PL1)과 제3 얼라인 이미지 패턴(MPT3) 사이의 거리인 제3 거리(td3)를 측정할 수 있다. 상기 제3 거리(td3)은 홀 이미지 패턴(PL1)과 제3 얼라인 이미지 패턴(MPT3) 사이의 제2 방향(DR2)으로의 이격 거리일 수 있다.
제어부(940)는 제2 연장선(MPL2)을 따라 이격된 홀 이미지 패턴(PL1)과 제4 얼라인 이미지 패턴(MPT4) 사이의 거리인 제4 거리(td4)를 측정할 수 있다. 상기 제4 거리(td4)은 홀 이미지 패턴(PL1)과 제4 얼라인 이미지 패턴(MPT4) 사이의 제2 방향(DR2)으로의 이격 거리일 수 있다.
이어, 측정된 거리와 임계 범위을 비교한다. (도 14의 S400),
제어부(940)는 측정된 제1 내지 제4 거리(td1, td2, td3, td4)와 미리 정해진 임계 범위를 비교할 수 있다. 제1 내지 제4 거리(td1, td2, td3, td4)와 비교하는 각 임계 범위은 서로 상이할 수 있다. 제1 내지 제4 거리(td1, td2, td3, td4)와 비교하는 각 임계 범위는 홀(AH)의 형상 및 홀(AH)과 얼라인 마크(M)의 상대적인 위치에 따라 상이할 수 있다.
이어, 측정된 거리가 모두 임계 범위 내에 포함된다고 판단되는 경우, 제어부는 표시 장치를 양품으로 판단한다. (도 14의 S501)
예를 들어, 도 17과 같이 홀 이미지 패턴(PL1_1)이 산출되는 경우, 측정된 제1 내지 제4 거리(td1, td2, td3, td4)가 모두 임계 범위 내에 포함되므로, 제어부(940)는 표시 장치(1)에 형성된 홀(AH)의 정렬이 정상이라고 판단할 수 있다. 따라서, 제어부(940)는 표시 장치(1)를 양품이라고 판단할 수 있다.
이어, 측정된 거리 중 적어도 하나가 임계 범위 내에 포함되지 않는다고 판단되는 경우, 제어부는 표시 장치를 불량품으로 판단한다. (도 14의 S502)
예를 들어, 도 18과 같이 홀 이미지 패턴(PL1_2)이 산출되는 경우, 측정된 제1 내지 제4 거리(td1, td2, td3, td4)가 임계 범위 중 적어도 하나가 임계 범위 내에 포함되지 않으므로, 제어부(940)는 표시 장치(1)에 형성된 홀(AH)의 정렬이 정상이 아니라고 판단할 수 있다. 따라서, 제어부(940)는 표시 장치(1)를 불량품이라고 판단할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 메인홀 영역(MH)을 둘러싸는 제2 비표시 영역(NDA2)에 제2 센싱 도전층(172) 및/또는 제1 센싱 도전층(171)으로 형성된 복수의 얼라인 마크(M)가 배치될 수 있다. 따라서, 홀(AH)의 경계과 각 얼라인 마크(M1, M2, M3, M4)의 이격 거리를 감소시킴으로써, 정렬 검사에 있어서, 동일한 오차율에 대한 거리 차이가 감소될 수 있다. 따라서, 홀(AH)의 정렬 검사 효율이 개선될 수 있다. 또한, 얼라인 마크(M)를 형성하기 위한 별도의 도전층을 추가하지 않고, 제1 센싱 도전층(171) 또는 제2 센싱 도전층(172)으로 얼라인 마크(M)를 형성함으로써, 표시 장치의 공정 효율이 증가될 수 있다.
또한, 홀(AH)의 경계로부터 제1 방향(DR1)의 일측 및 타측, 제2 방향(DR2)의 일측 및 타측의 인접 영역에 복수의 얼라인 마크(M)를 배치함으로써, 홀(AH)의 형상이 원형인 아닌 경우에도, 각 얼라인 마크와 홀(AH)의 경계 사이의 이격 거리를 측정함으로써, 홀(AH)의 정렬 불량 여부를 검사할 수 있다. 따라서, 홀(AH)의 형상에 관계없이 홀(AH)의 정렬 불량 여부를 검사할 수 있으므로, 다양한 홀(AH)의 형상에 대응하는 새로운 정렬 검사 방법의 개발 비용이 절감될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 19는 도 9의 XI-XI' 선을 기준으로 자른 또 다른 예를 나타낸 단면도이다. 도 20은 일 실시예에 따른 정렬 검사 장치를 이용하여 도 19의 표시 장치를 촬영한 검사 이미지이다. 도 19의 실시예는 제1 댐(DM1) 및 제2 댐(DM2)의 상부에 제2 전극층(153)으로 형성된 도전층이 더 형성되는 점이 도 11의 실시예와 차이점이다.
도 19를 참조하면, 제2 전극층(153)은 표시 영역(DA)에 배치되는 제1 영역(153_1), 댐 영역(DMA)에 배치되는 제2 영역(153_2), 및 주변 영역(AHA)에 배치되는 제3 영역(153_3)을 포함할 수 있다. 표시 영역(DA)에 배치되는 제2 전극층 제1 영역(153_1)은 상술한 캐소드 전극일 수 있다. 댐 영역(DMA)에 배치되는 제2 전극층 제2 영역(153_2), 및 주변 영역(AHA)에 배치되는 제2 전극층 제3 영역(153_3)은 제4 절연층(IL4) 상에 배치될 수 있다.
제1 댐(DM1) 및 제2 댐(DM2)을 형성하는 제4 절연층(IL4) 상에는 제2 전극층 제2 영역(153_2)이 형성될 수 있다. 제1 댐(DM1)의 제2 전극층 제2 영역(153_2)의 측면은 제4 절연층(IL4)의 측면과 나란하게 형성될 수 있다. 마찬가지로, 제2 댐(DM2)을 형성하는 제4 절연층(IL4) 상에는 제2 전극층 제2 영역(153_2)이 형성될 수 있다. 제2 댐(DM2)의 제2 전극층 제2 영역(153_2)의 측면은 제4 절연층(IL4)의 측면과 나란하게 형성될 수 있다. 다만, 이에 제한되지 않고, 제1 댐(DM1) 및 제2 댐(DM2)에 포함되는 전극층을 제2 전극층(153)이 아닌 별도의 도전층으로 형성될 수도 있다. 상기 제1 댐(DM1), 및 제2 댐(DM2)의 상부에 배치되는 제2 전극층 제2 영역(153_2)은 외부의 충격으로부터 발광 소자층(EML) 및 트랜지스터를 보호하는 역할을 할 수 있다.
도 19 및 도 20을 참조하면, 본 실시예에 따른 검사 이미지(IMG)는 암부로 나타내어진 홀 이미지 패턴(PL1), 복수의 얼라인 이미지 패턴(MPT), 및 표시 영역(DA)에 대응하는 제3 이미지 패턴(PT3) 이외에, 제2 비표시 영역(NDA2)에 배치되는 제2 전극층 제2 영역(153_2)에 대응하는 제4 이미지 패턴(PL2) 및 제2 전극층 제3 영역(153_3)에 대응하는 제5 이미지 패턴(PL3)을 더 포함할 수 있다. 이 경우에도, 홀 이미지 패턴(PL1)과 복수의 얼라인 이미지 패턴(MPT) 사이의 거리를 측정하여 홀(AH)의 정렬 불량 여부를 검사할 수 있다.
도 21은 도 5의 B 영역의 다른 예를 나타낸 확대도이다. 도 22는 도 21의 XXII-XXII' 선을 기준으로 자른 단면도이다. 도 21의 실시예는 복수의 얼라인 마크가 댐 영역에 형성되는 점이 도 9의 실시예와 차이점이다.
도 21 및 도 22를 참조하면, 복수의 얼라인 마크(M1, M2, M3, M4)는 댐 영역(DMA)에 배치될 수 있다. 복수의 얼라인 마크(M1, M2, M3, M4)는 댐 영역(DMA)에 배치되는 외곽 평탄화층(170) 상에 배치될 수 있다. 복수의 얼라인 마크(M1, M2, M3, M4)는 댐 영역(DMA)에 배치된 제1 댐(DM1) 및/또는 제2 댐(DM2)의 적어도 일부와 제3 방향(DR3)으로 중첩되도록 배치될 수 있다.
도 23은 도 5의 B 영역의 또 다른 예를 나타낸 확대도이다. 도 24는 도 23의 XXIV-XXIV' 선을 기준으로 자른 단면도이다. 도 25는 일 실시예에 따른 정렬 검사 장치를 이용하여 도 23의 표시 장치를 촬영한 검사 이미지이다. 도 23의 실시예는 복수의 얼라인 마크와 제3 방향(DR3)으로 중첩하는 테스트 배선(HCD)을 더 포함하는 점이 도 9의 실시예와 차이점이다.
도 23 내지 도 25를 참조하면, 표시 장치는 주변 영역(AHA)에 복수의 얼라인 마크(M1, M2, M3, M4)와 제3 방향(DR3)으로 중첩되어 배치되는 테스트 배선(HCD)을 더 포함할 수 있다. 테스트 배선(HCD)은 평면상 원형으로 배치될 수 있다. 테스트 배선(HCD)은 홀(AH)을 형성하는 공정 후 표시 장치(1)가 손상되었는지 검사하는 역할을 하는 배선일 수 있다.
테스트 배선(HCD)은 주변 영역(AHA)에 배치되는 제1 센싱 도전층(171)으로 형성될 수 있다. 테스트 배선(HCD)은 주변 영역(AHA)의 제2 무기막(163) 상에 배치될 수 있다. 테스트 배선(HCD)의 폭(WH)은 얼라인 마크(M1, M2, M3, M4)의 폭(MY)보다 작을 수 있다. 테스트 배선(HCD) 상에 배치된 얼라인 마크(M1, M2, M3, M4)는 테스트 배선(HCD)을 제3 방향(DR3)으로 완전히 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고, 복수의 얼라인 마크(M1, M2, M3, M4)가 제1 센싱 도전층(171)으로 형성되고, 테스트 배선(HCD)는 제2 센싱 도전층(172)으로 형성될 수도 있다.
도 13의 정렬 검사 장치의 광 조사부(920)에서 방출된 광의 테스트 배선(HCD)에 대한 투과율과 얼라인 마크(M1, M2, M3, M4)에 대한 투과율은 상이할 수 있다. 예시적인 실시예에서, 광 조사부(920)에서 방출된 광의 테스트 배선(HCD)에 대한 투과율은 얼라인 마크(M1, M2, M3, M4)에 대한 투과율보다 높을 수 있다. 즉, 테스트 배선(HCD)이 제1 센싱 도전층(171)으로 형성되고, 복수의 얼라인 마크(M1, M2, M3, M4)가 제2 센싱 도전층(172)으로 형성되는 경우, 광 조사부(920)에서 방출된 광의 제1 센싱 도전층(171)에 대한 투과율은 제2 센싱 도전층(172)에 대한 투과율보다 높을 수 있다. 따라서, 정렬 검사 공정에 있어서, 광 조사부(920)에서 방출된 광이 테스트 배선(HCD)에 대한 투과율이 높은 경우, 카메라부(930)가 촬영하고 생성한 검사 이미지(IMG)에는 테스트 배선(HCD)에 대응되는 패턴이 명부로 나타내어지므로 포함되지 않을 수 있다.
다만, 이에 제한되지 않고, 도 13의 정렬 검사 장치의 광 조사부(920)에서 방출된 광의 테스트 배선(HCD)에 대한 투과율과 얼라인 마크(M1, M2, M3, M4)에 대한 투과율은 유사할 수도 있다. 즉, 광 조사부(920)에서 방출된 광의 제1 센싱 도전층(171)에 대한 투과율과 제2 센싱 도전층(172)에 대한 투과율을 유사할 수 있다. 이 경우, 도 25와 같이 카메라부(930)가 촬영하고 생성한 검사 이미지(IMG)에는 암부로 나타내어진 테스트 배선(HCD)에 대응되는 패턴이 포함될 수 있다.
도 25를 참조하면, 광 조사부(920)에서 방출된 광의 테스트 배선(HCD)에 대한 투과율과 얼라인 마크(M1, M2, M3, M4)에 대한 투과율은 유사한 경우, 검사 이미지(IMG)는 테스트 배선(HCD)에 대응하는 테스트 이미지 패턴(PL4)을 더 포함할 수 있다. 다만, 이 경우에도 테스트 이미지 패턴(PL4)의 폭이 얼라인 이미지 패턴(MPT1, MPT2, MPT3, MPT4)의 폭보다 작으므로 얼라인 이미지 패턴(MPT1, MPT2, MPT3, MPT4)는 얼라인 이미지 패턴으로서 인식될 수 있다.
본 실시예에서, 주변 영역(AHA)에 배치되는 복수의 얼라인 마크(M1, M2, M3, M4)와 테스트 배선(HCD)을 제3 방향(DR3)으로 중첩하여 배치함으로써, 홀(AH)을 둘러싸는 제2 비표시 영역(NDA2)의 폭을 줄일 수 있다. 또한, 얼라인 마크(M1, M2, M3, M4)의 폭을 테스트 배선(HCD)의 폭보다 넓게 형성함으로써, 얼라인 마크(M1, M2, M3, M4)과 테스트 배선(HCD)이 중첩하여 배치되는 경우에도, 얼라인 마크(M1, M2, M3, M4)를 이용하여 표시 장치(1)에 형성된 홀(AH)의 정렬 검사를 할 수 있다.
도 26은 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다. 도 26의 실시예는 홀(AH)의 형상이 다각형으로 형성되는 점이 도 9의 실시예와 차이점이다.
도 26을 참조하면, 표시 장치(1)의 홀(AH)의 평면상 형상은 사각형일 수 있다. 홀(AH)의 평면상 형상이 사각형인 경우에도, 홀(AH)의 경계선과 각 얼라인 마크(M1, M2, M3, M4) 사이의 이격 거리를 측정하여 표시 장치(1)에 형성된 홀(AH)의 정렬 불량 여부를 판단할 수 있다. 따라서, 홀(AH)의 평면상 형상에 관계없이 홀(AH)의 제1 내지 제4 측에 이격되어 배치된 복수의 얼라인 마크(M1, M2, M3, M4)와 홀(AH)의 상대적인 거리를 이용하여 정렬 불량 여부를 검사할 수 있다. 따라서, 홀(AH)의 형상이 다양하게 변형됨에 따라 변형되는 홀(AH)의 형상에 대응하여 새로운 정렬 검사 방법을 개발하는 데에 소요되는 시간과 비용을 절약할 수 있다.
도 27은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 27을 참조하면, 표시 장치(1)는 복수의 홀(AH1, AH2)을 포함할 수 있다. 표시 장치(1)의 표시 패널(10)에 형성된 복수의 홀(AH1, AH2)은 제1 홀(AH1) 및 제2 홀(AH2)을 포함할 수 있다. 제1 홀(AH1)과 제2 홀(AH2)은 서로 이격되어 배치될 수 있다. 제1 홀(AH1)과 제2 홀(AH2)의 평면상 형상은 서로 상이할 수 있다. 다만, 이에 제한되지 않고 제1 홀(AH1)과 제2 홀(AH2)의 평면상 형상은 서로 동일할 수도 있다. 예시적인 실시예에서, 제1 홀(AH1)과 제2 홀(AH2)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 예를 들어, 제2 홀(AH2)은 제1 홀(AH1)의 우측에 배치될 수 있다.
복수의 얼라인 마크(M)는 제1 홀(AH1) 및 제2 홀(AH2)을 둘러싸는 제2 비표시 영역(NDA2)에 배치될 수 있다. 복수의 얼라인 마크(M1, M2, M3, M4)는 복수의 홀(AH1, AH2)의 최외곽으로부터 제1 내지 제4 측에 이격되어 배치될 수 있다. 구체적으로, 제1 얼라인 마크(M1)는 제1 홀(AH1)의 좌측에 배치될 수 있다. 제2 얼라인 마크(M2)는 제2 홀(AH2)의 우측에 배치될 수 있다. 제3 얼라인 마크(M3)는 제1 홀(AH1) 및 제2 홀 영역(AH2)의 하측에 배치될 수 있다. 제4 얼라인 마크(M4)는 제1 홀(AH1) 및 제2 홀(AH2)의 상측에 배치될 수 있다.
도 28은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다.
도 28을 참조하면, 표시 장치(1)는 복수의 홀(AH1, AH2, AH3)을 포함할 수 있다. 복수의 홀(AH1)은 제1 홀(AH1), 제2 홀(AH2), 및 제3 홀(AH3)을 포함할 수 있다. 제2 홀(AH2)은 제1 홀(AH1)의 우측에 이격되어 배치될 수 있다. 제3 홀(AH3)은 제2 홀(AH2)의 우측에 이격되어 배치될 수 있다. 복수의 얼라인 마크는 각 홀(AH1, AH2, AH3)의 사이에 더 배치될 수 있다. 본 실시예에서, 각 홀(AH1, AH2, AH3)의 경계선 외측에 모두 얼라인 마크를 형성함으로써, 복수 개의 홀의 정렬 오차율을 개선할 수 있다.
도 29는 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다. 도 30은 또 다른 실시예에 따른 홀과 얼라인 마크의 배치도이다. 도 29 및 도 30의 실시예는 얼라인 마크(M1, M2, M3, M4)는 평면상 형상이 바(bar) 형상과 상이하게 형성된 점이 도 9의 실시예와 차이점이다.
각 얼라인 마크(M1, M2, M3, M4)의 평면상 형상은 대체로 동일하나, 각 얼라인 마크(M1, M2, M3, M4)가 배치되는 위치 및/또는 방향이 서로 상이할 수 있다. 따라서, 도 29 및 도 30에서는 제3 얼라인 마크(M3)의 평면상 형상에 대하여 자세히 설명하고, 복수의 얼라인 마크의 공통된 특징은 제3 얼라인 마크(M3)를 기준으로 설명하고 중복되는 설명은 생략하기로 한다.
도 29를 참조하면, 제3 얼라인 마크(M3)는 평면상 이등변 삼각형 형상일 수 있다. 제3 얼라인 마크(M3)의 밑변의 길이(Mx)는 높이(My)보다 클 수 있다. 예시적인 실시예에서, 제3 얼라인 마크(M3)의 밑변의 길이(Mx)는 약 100 μm 이상일 수 있다. 제3 얼라인 마크(M3)의 밑변의 길이(Mx)는 약 150 μm 이상인 것이 바람직할 수 있다. 제3 얼라인 마크(M3)의 높이(My)는 약 50 μm 이상 약 100 μm 이하일 수 있다.
제1 얼라인 마크(M1)는 제1 얼라인 마크(M1)의 꼭지각의 방향이 제1 방향(DR1) 타측, 즉 평면상 좌측을 향하도록 배치될 수 있다. 제2 얼라인 마크(M2)는 홀(AH)의 중심을 기준으로 제1 얼라인 마크(M1)와 상하 반전과 좌우 반전되어 배치될 수 있다. 따라서, 제2 얼라인 마크(M2)는 제2 얼라인 마크(M2)의 꼭지각의 방향이 제1 방향(DR1) 일측, 즉 평면상 우측을 향하도록 배치될 수 있다. 제3 얼라인 마크(M3)는 제3 얼라인 마크(M3)의 꼭지각의 방향이 제2 방향(DR2) 타측, 즉 평면상 하측을 향하도록 배치될 수 있다. 제4 얼라인 마크(M4)는 홀(AH)의 중심을 기준으로 제3 얼라인 마크(M3)와 상하 반전과 좌우 반전되어 배치될 수 있다. 따라서, 제4 얼라인 마크(M4)는 제4 얼라인 마크(M4)의 꼭지각의 방향이 제2 방향(DR2) 일측, 즉 평면상 상측을 향하도록 배치될 수 있다.
본 실시예에서, 제1 방향(DR1)으로 이격되어 배치되는 제1 얼라인 마크(M1)의 꼭지각과 제2 얼라인 마크(M2)의 꼭지각을 이은 연장선(MLA1)을 기준으로 홀(AH)과 제1 및 제2 얼라인 마크(M1, M2) 사이의 거리(d1, d2)를 각각 측정할 수 있다. 구체적으로, 제어부(940)는 제1 연장선(MLA1)을 따라 이격된 홀(AH)의 경계과 제1 얼라인 마크(M1) 사이의 제1 거리(d1)를 측정할 수 있다. 또한, 제어부(940)는 제1 연장선(MLA1)을 따라 이격된 홀(AH)의 경계과 제2 얼라인 마크(M2) 사이의 제2 거리(d2)를 측정할 수 있다. 마찬가지로, 제2 방향(DR2)으로 이격되어 배치되는 제3 얼라인 마크(M3)의 꼭지각과 제4 얼라인 마크(M4)의 꼭지각을 이은 연장선(MLA2)을 기준으로 홀(AH)과 제3 및 제4 얼라인 마크(M3, M4) 사이의 거리(d3, d4)를 각각 측정할 수 있다. 구체적으로, 제어부(940)는 제2 연장선(MLA2)을 따라 이격된 홀(AH)의 경계과 제3 얼라인 마크(M3) 사이의 제3 거리(d3)를 측정할 수 있다. 또한, 제어부(940)는 제2 연장선(MLA2)을 따라 이격된 홀(AH)의 경계과 제4 얼라인 마크(M4) 사이의 제4 거리(d4)를 측정할 수 있다.
도 30을 참조하면, 제3 얼라인 마크(M3)는 평면상 이중 삼각형 형상일 수 있다. 제3 얼라인 마크(M3)는 제3 메인 얼라인 마크(M31) 및 제3 보조 얼라인 마크(M32)를 포함할 수 있다. 제3 메인 얼라인 마크(M31) 및 제3 보조 얼라인 마크(M32)는 동일한 형상 및 크기로 형성될 수 있다. 제3 메인 얼라인 마크(M31) 및 제3 보조 얼라인 마크(M32)는 직각 삼각형 형상일 수 있다.
본 실시예에서, 제1 메인 얼라인 마크(M11)와 제2 메인 얼라인 마크(M21)의 일 변을 연장한 제1 연장선(MLA1) 및 제3 메인 얼라인 마크(M31)와 제4 메인 얼라인 마크(M41)의 일 변을 연장한 제2 연장선(MLA2)을 이용하여 홀(AH)의 정렬 불량 여부를 검사할 수 있다. 예를 들어, 제어부(940)는 제1 연장선(MLA1)을 따라 서로 이격된 홀(AH)과 제1 및 제2 얼라인 마크(M1, M2) 사이의 거리(d1, d2)를 측정하고, 제2 연장선(MLA2)을 따라 서로 이격된 홀(AH)과 제3 및 제4 얼라인 마크(M3, M4) 사이의 거리(d3, d4)를 측정하여 홀(AH)의 정렬 불량 여부를 검사할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
M1: 제1 얼라인 마크
M2: 제2 얼라인 마크
M3: 제3 얼라인 마크
M4: 제4 얼라인 마크
DA: 표시 영역
NDA1: 제1 비표시 영역
NDA2: 제2 비표시 영역

Claims (23)

  1. 홀, 상기 홀을 둘러싸는 비표시 영역, 및 상기 비표시 영역을 둘러싸는 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 표시 영역에 배치되는 화소들을 포함하는 표시 유닛;
    상기 표시 유닛 상에서, 상기 표시 영역에 배치되는 센싱 전극들과 상기 비표시 영역에 배치되는 제1 얼라인 마크를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판은 상기 비표시 영역과 상기 표시 영역 사이에 배치되는 주변 영역을 더 포함하고,
    상기 표시 유닛 상에서, 상기 주변 영역에 배치되며, 상기 센싱 전극들을 연결하는 연결 라인을 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 떨어져 배치되는 제2 얼라인 마크를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 최소 거리는 상기 홀의 지름보다 큰 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 일 방향에서 상기 홀의 중앙을 기준으로 상하 반전과 좌우 반전되는 표시 장치.
  6. 제3 항에 있어서,
    상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크와 떨어져 배치되는 제3 얼라인 마크를 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 센싱 전극들은 일 방향으로 전기적으로 연결되는 제1 센싱 전극들, 상기 일 방향과 교차하는 타 방향으로 전기적으로 연결되는 제2 센싱 전극들, 및 상기 제1 센싱 전극들 중에서 상기 일 방향에서 서로 인접한 제1 센싱 전극들을 연결하는 연결부를 포함하며,
    상기 연결부는 표시 유닛 상에 배치되며,
    상기 제1 센싱 전극들과 상기 제2 센싱 전극들은 상기 연결부 상에 배치되는 센싱 절연막 상에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 얼라인 마크는 상기 센싱 절연막 상에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 얼라인 마크는 상기 제1 센싱 전극들 및 상기 제2 센싱 전극들과 동일한 물질을 포함하는 표시 장치.
  10. 제7 항에 있어서,
    상기 제1 얼라인 마크는 상기 표시 유닛 상에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 얼라인 마크는 상기 연결부와 동일한 물질을 포함하는 표시 장치.
  12. 제7 항에 있어서,
    상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 중첩하는 테스트 배선을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 테스트 배선의 광 투과율은 상기 제1 얼라인 마크의 광 투과율보다 큰 표시 장치.
  14. 제12 항에 있어서,
    상기 테스트 배선의 폭은 상기 제1 얼라인 마크의 폭보다 작은 표시 장치
  15. 제12 항에 있어서,
    상기 테스트 배선은 상기 표시 유닛 상에 배치되며, 상기 제1 얼라인 마크는 상기 센싱 절연막 상에 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 테스트 배선은 상기 연결부와 동일한 물질을 포함하며,
    상기 제1 얼라인 마크는 상기 제1 센싱 전극들 및 상기 제2 센싱 전극들과 동일한 물질을 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 얼라인 마크는 서로 다른 크기를 갖고 일 방향으로 서로 이격되는 제1 메인 얼라인 마크와 제1 보조 얼라인 마크를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 표시 유닛 상에서, 상기 비표시 영역에 배치되며, 상기 제1 얼라인 마크와 상기 일 방향과 교차하는 타 방향으로 서로 이격되어 배치되는 제2 얼라인 마크를 더 포함하는 표시 장치.
  19. 제 18항에 있어서,
    상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 일 방향에서 상기 홀의 중앙을 기준으로 상하 반전과 좌우 반전되는 표시 장치.
  20. 홀, 상기 홀을 둘러싸며 제1 얼라인 마크를 포함하는 비표시 영역, 및 상기 비표시 영역을 둘러싸는 표시 영역을 포함하는 표시 패널을 지지대 상에 배치하는 단계;
    상기 홀과 상기 비표시 영역 상에서, 상기 홀과 상기 비표시 영역의 제1 얼라인 마크의 검사 이미지를 촬영하는 단계; 및
    일 방향에서 상기 검사 이미지의 제1 얼라인 이미지 패턴과 홀 이미지 패턴 사이의 거리가 임계 범위 내에 포함되는 경우, 상기 표시 패널을 양품으로 판단하는 단계를 포함하는 정렬 검사 방법.
  21. 제20 항에 있어서,
    상기 제1 얼라인 이미지 패턴은 상기 제1 얼라인 마크와 대응되고,
    상기 홀 이미지 패턴은 상기 홀과 대응되는 정렬 검사 방법.
  22. 제20 항에 있어서,
    상기 검사 이미지의 상기 제1 얼라인 이미지 패턴과 상기 홀 이미지 패턴 사이의 거리가 임계 범위 내에 포함되지 않는 경우, 상기 표시 패널을 불량으로 판단하는 단계를 더 포함하는 정렬 검사 방법.
  23. 제20 항에 있어서,
    상기 표시 패널은 상기 비표시 영역에 배치되는 제2 얼라인 마크를 더 포함하며,
    상기 검사 이미지에서 상기 제1 얼라인 이미지 패턴의 일 변과 상기 제2 얼라인 마크에 대응되는 제2 얼라인 이미지 패턴의 일 변은 상기 일 방향에서 나란하게 배치되는 정렬 검사 방법.

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