KR20210086396A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에서, 디바이스는 반도체 기판; 반도체 기판 위의 제1 층간 유전체(ILD); 제1 ILD를 통해 연장되는 제1 전도성 피처; 제1 전도성 피처 및 제1 ILD 위의 제1 에칭 정지 층 - 제1 에칭 정지 층은 제1 유전체 물질임 - ; 제1 에칭 정지 층 위의 제2 ILD; 제2 ILD를 통해 연장되는 제1 부분 및 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 콘택트는 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - ; 및 콘택트의 제2 부분을 둘러싸는 제1 보호 층 - 콘택트의 제1 부분은 제1 보호 층이 없고, 제1 보호 층은 제2 유전체 물질이고, 제2 유전체 물질은 제1 유전체 물질과 상이함 - 을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
일반적으로, 능동 디바이스 및 수동 디바이스는 반도체 기판 상에 그리고 반도체 기판 내에 형성된다. 일단 형성되면, 이러한 능동 디바이스 및 수동 디바이스는 일련의 전도성 층 및 절연 층을 사용하여 서로 연결되고 외부 디바이스에 연결될 수 있다. 이들 층들은 다양한 능동 디바이스 및 수동 디바이스를 상호 접속하고, 예를 들어, 콘택트 패드를 통해 외부 디바이스에 전기 연결을 제공하는 것을 도울 수 있다.
이들 층 내에 이러한 상호 접속부를 형성하기 위해, 일련의 포토 리소그래피, 에칭, 성막 및 평탄화 기술이 사용될 수 있다. 그러나 능동 디바이스 및 수동 디바이스의 크기가 감소함에 따라 이러한 기술의 사용은 더욱 복잡해져서, 상호 접속부의 크기의 감소도 요구된다. 이와 같이, 결함 또는 문제점을 줄이면서 전체 디바이스를 더 작고, 저렴하며, 보다 효율적으로 만들기 위해 상호 접속부의 형성 및 구조물의 개선이 요구된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 간략화된 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 3 차원 도면의 예를 도시한다.
도 2 내지 도 19는 일부 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다.
도 20 내지 도 28은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다.
도 29 내지 도 38은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다.
도 39 내지 도 47은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다.
도 48 내지 도 57은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
일부 실시예들에 따르면, 층간 유전체(inter-layer dielectric; ILD) 사이와 같은 인접한 유전체 층 사이에 에칭 정지 층(etch-stop layer; ESL)이 형성된다. ESL은 알루미늄 산화물로 형성되고, ILD는 실리콘 산화물로 형성되어, ESL 및 ILD가 일련의 에칭 공정에 대해 높은 에칭 선택도를 가질 수 있게 한다. 따라서, ESL의 오버 에칭이 방지되어 패턴 부하 효과를 감소시킬 수 있다. 소스/드레인 또는 게이트 콘택트를 위한 개구를 형성할 때, 다단계 에칭이 수행된다. 특히, 상부의 ILD를 패턴화하기 위해 건식 에칭이 수행되고, 이어서 ESL을 통해 개구를 연장시키기 위해 습식 에칭이 수행된다. 습식 에칭은 유전체 보호제를 포함하며, 이는 에칭 동안 ESL의 측벽 상에 보호 층을 형성함으로써 ESL의 측면 에칭량을 제어하는 것을 돕는다. 측면 에칭량을 제어함으로써, ESL의 측면 에칭량은 감소될 수 있고, 이는 개구에 후속적으로 형성된 콘택트로부터 전류 누출량을 감소시키는 것을 돕는다.
도 1은 일부 실시예들에 따른 간략화된 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 3 차원 도면의 예를 도시한다. FinFET의 다른 피처들(아래에서 논의됨)은 설명의 명확성을 위해 생략된다. FinFET는 예를 들어 하나 이상의 트랜지스터, 예컨대 4 개의 트랜지스터로서 동작하는 방식으로 전기적으로 연결되거나 결합될 수 있다. FinFET는 기판(70) 및 기판(70)으로부터 연장되는 핀(72)을 포함한다. 기판(70) 위에 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역(74)이 배치되고, 핀(72)은 이웃하는 STI 영역(74) 사이에서 위로 돌출된다. FinFET는 핀(72) 및 STI 영역(74) 상에 배치된 게이트 스택(76)을 더 포함한다. 게이트 스택(76)은 핀(72)의 측벽을 따라 그리고 핀(72)의 상부 표면 위로 연장되고, 핀(72)의 각각의 채널 영역(78)(도 2 참조)을 커버한다. FinFET는 핀(72)의 채널 영역(78)에 인접한 게이트 스택(76)의 대향 측면 상에서 핀(72)에 배치된 소스/드레인 영역(80)을 더 포함한다. 게이트 스택(76)의 측벽을 따라 게이트 스페이서(82)가 배치되고, 게이트 스페이서(82)는 게이트 스택(76)으로부터 소스/드레인 영역(80)을 물리적으로 그리고 전기적으로 분리한다. 게이트 스택(76)의 대향 측면을 따라 소스/드레인 영역(80) 위에 제1 층간 유전체(ILD)(84)가 배치된다. 아래에서 더 논의되는 바와 같이, 제1 ILD(84) 위에 제2 ILD가 성막될 수 있다.
기판(70)은 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(70)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층이다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(70)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 예를 들어, p 형 디바이스가 형성될 때, 기판(70)은 약 0 % 내지 약 40 % 범위의 게르마늄 농도를 갖는 실리콘 게르마늄(SixGe1 -x, 여기서 x는 0 내지 1의 범위일 수 있음)과 같은 변형 물질일 수 있으며, p 형 완전 변형 채널(p-type fully strained channel; PFSC) 영역을 갖는 FinFET가 형성된다.
핀(72)은 반도체 스트립이다. 일부 실시예들에서, 핀(72)은 기판(70)에 트렌치를 에칭함으로써 기판(70)에 형성될 수 있으며, 트렌치 사이의 기판(70)의 남아 있는 물질은 핀(72)을 형성한다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다.
STI 영역(74)은 절연 물질로 형성된다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물, 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학적 기상 성막(high density plasma chemical vapor deposition; HDP-CVD), 유동성 화학적 기상 성막(flowable chemical vapor deposition; FCVD)(예를 들어, 원격 플라즈마 시스템에서 화학적 기상 성막(CVD) 기반 물질 성막 및 후 경화하여 산화물과 같은 다른 물질로 변환) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예들에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일부 실시예들에서, 라이너(도시되지 않음)가 먼저 기판(70) 및 핀(72)의 표면을 따라 형성될 수 있고, 충전 물질(예컨대, 전술된 절연 물질)이 라이너 상에 형성될 수 있다. 핀(72)을 노출시키기 위해 절연 물질에 제거 공정이 적용된다. 일부 실시예들에서, 핀(72)을 노출시키기 위해 화학적 기계적 연마(chemical mechanical polish; CMP), 에치백 공정 또는 이들의 조합 등과 같은 평탄화 공정이 사용되며, 평탄화 공정 이후에 남아 있는 절연 물질 부분은 STI 영역(74)을 형성한다.
전술한 공정은 핀(72)이 형성될 수 있는 방법의 단지 하나의 예일 뿐이다. 핀(72) 및 STI 영역(74)은 임의의 허용 가능한 공정으로 형성될 수 있다. 다른 실시예에서, 핀(72)은 STI 영역(74) 후에 형성된다. 예를 들어, 절연 물질 층이 기판(70) 위에 형성될 수 있고, 개구가 절연 물질에 형성될 수 있다. 그런 다음, 핀(72)은 에피택셜 성장 공정에 의해 개구에서 성장될 수 있으며, 핀(72) 사이에 남아 있는 절연 물질 부분은 STI 영역(74)을 형성한다.
핀(72) 및/또는 기판(70)에 적절한 웰(도시되지 않음)이 형성될 수 있다. NMOS 트랜지스터와 같은 n 형 디바이스, 예를 들어 n 형 FinFET가 형성될 때, p 형 웰이 형성될 수 있다. PMOS 트랜지스터와 같은 p 형 디바이스, 예를 들어 p 형 FinFET가 형성될 때, n 형 웰이 형성될 수 있다. 일부 실시예들에서, 웰은 주입 도핑에 의해 형성된다. 일부 실시예들에서, 핀(72) 및/또는 기판(70)의 성장된 물질은 성장 동안 인시투(in-situ) 도핑(주입 도핑을 제거할 수 있음)될 수 있지만, 인시투 및 주입 도핑은 함께 사용될 수 있다.
게이트 스택(76)은 게이트-퍼스트 공정 또는 게이트-라스트 공정으로 형성될 수 있다. 게이트-퍼스트 공정이 사용될 때, 초기에 핀(72)의 각각의 채널 영역(78) 위에 게이트 스택(76)이 형성되고, 그런 다음 게이트 스택(76)의 측벽을 따라 게이트 스페이서(82)가 성막되고, 게이트 스페이서(82)에 인접하여 소스/드레인 영역(80)이 성장되며, 소스/드레인 영역(80) 위에 제1 ILD(84)가 성막된다. 게이트-라스트 공정이 사용될 때, 초기에 핀(72)의 채널 영역(78) 상에 더미 게이트 스택이 형성되고, 더미 게이트 스택의 측벽을 따라 게이트 스페이서(82)가 성막되고, 게이트 스페이서(82)에 인접하여 소스/드레인 영역(80)이 성장되고, 소스/드레인 영역(80) 위에 제1 ILD(84)가 성막되며, 더미 게이트 스택은 교체 게이트 스택(76)으로 대체된다. 게이트 스택(76)은 핀(72) 및 STI 영역(74) 상의 게이트 유전체(86) 및 게이트 유전체(86) 위의 게이트 전극(88)을 포함한다. 게이트-라스트 공정이 사용될 때, 게이트 유전체(86)는 게이트 스페이서(82)의 측벽을 따라 연장될 수 있고; 게이트-퍼스트 공정이 사용될 때, 게이트 유전체(86)는 게이트 스페이서(82)의 측벽을 따라 연장되지 않는다.
게이트 스페이서(82)는 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 조합 등과 같은 유전체 물질로 형성될 수 있다. 일부 실시예들(도시되지 않음)에서, 게이트 스페이서(82)는 다층 절연 물질로 형성되고, 다수의 층을 포함한다. 예를 들어, 게이트 스페이서(82)는 다수의 실리콘 질화물 층을 포함하거나, 2 개의 실리콘 질화물 층 사이에 배치된 1 개의 실리콘 산화물 층을 포함할 수 있다.
게이트 유전체(86)는 실리콘 산화물, 실리콘 질화물 또는 이들의 다층과 같은 유전체 물질로 형성될 수 있다. 다른 실시예들에서, 게이트 유전체(86)는 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체(86)는 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체(86)의 형성 방법은 분자 빔 성막(Molecular Beam Deposition; MBD), 원자층 성막(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다.
게이트 전극(88)은 게이트 유전체(86) 위에 성막된다. 게이트 전극(88)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단층 게이트 전극(88)이 도 1에 도시되어 있지만, 게이트 전극(88)은 임의의 수의 라이너 층(도시되지 않음), 임의의 수의 일 함수 조정 층 및 충전 물질(88A)(도 2 참조)을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(88)은 캡핑 층(88B)(도 2 참조)을 포함하며, 이는 후속적으로 형성된 게이트 콘택트의 저항을 낮추는 것을 도울 수 있다. 게이트 전극(88)을 충전한 후, 게이트 스페이서(82) 위의 게이트 유전체(86) 및 게이트 전극(88)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
소스/드레인 영역(80)은 에피택셜 성장 공정에 의해 형성될 수 있다. 이러한 실시예들에서, 게이트 스페이서(82)에 인접한 핀(72)에 리세스가 형성된다. 리세스에 소스/드레인 영역(80)을 성장시키기 위해 하나 이상의 에피택시 공정이 수행된다. 소스/드레인 영역(80)은 p 형 또는 n 형 디바이스를 위한 임의의 허용 가능한 물질로 형성될 수 있다. 예를 들어, n 형 디바이스가 필요한 경우, 소스/드레인 영역(80)은 핀(72)의 채널 영역에 인장 변형을 가하는 물질, 예컨대, 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 마찬가지로, p 형 디바이스가 필요한 경우, 소스/드레인 영역(80)은 핀(72)의 채널 영역에 압축 변형을 가하는 물질, 예컨대, SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 소스/드레인 영역(80)은 n 형 및/또는 p 형 불순물로 도핑되고, 성장 동안 인시투 도핑될 수 있거나, 또는 성장 후 도펀트로 주입될 수 있다. 다수의 트랜지스터가 형성되는 실시예들에서, 소스/드레인 영역(80)은 다양한 트랜지스터 사이에 공유될 수 있다. 예를 들어, 하나의 트랜지스터가 다수의 핀(72)으로 형성되는 실시예들에서, 이웃하는 소스/드레인 영역(80)은 예컨대 에피택셜 성장 동안 소스/드레인 영역(80)을 병합하는 것, 또는 소스/드레인 영역(80)을 동일한 소스/드레인 콘택트와 결합하는 것을 통해 전기적으로 연결될 수 있다.
소스/드레인 영역(80)의 형성 후, 제1 ILD(84)는 소스/드레인 영역(80) 위에 성막된다. 제1 ILD(84)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예들에서, 제1 ILD(84)와 게이트 스택(76), 소스/드레인 영역(80) 및 게이트 스페이서(82) 사이에 콘택트 에칭 정지 층(contact etch stop layer; CESL)이 배치된다. 그런 다음, 게이트 스택(76) 및 게이트 스페이서(82)의 상부 표면과 제1 ILD(84)의 상부 표면을 대등하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 게이트 스택(76), 게이트 스페이서(82) 및 제1 ILD(84)의 상부 표면은 대등하다. 따라서, 게이트 스택(76)의 상부 표면은 제1 ILD(84)를 통해 노출된다.
도 2 내지 도 19는 일부 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다. 도 2 내지 도 19은 다수의 FinFET를 제외하고는, 도 1에 도시된 기준 단면(A-A)을 따라 도시된다. 단면(A-A)은 핀(72)의 세로 축을 따르고, 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 있다.
도 2는 도 1에 도시된 FinFET와 유사한 피처를 형성한 후, 기판(70)의 영역(70A) 및 영역(70B)을 도시한다. 일부 실시예들에서, 영역(70A)은 n 형 디바이스를 형성하기 위해 사용되고, 영역(70B)은 p 형 디바이스를 형성하기 위해 사용된다. 일부 실시예들에서, 영역들(70A 및 70B)은 동일한 타입의 디바이스를 형성하기 위해 사용된다. 영역들(70A 및 70B)은 동일한 핀(72) 또는 상이한 핀(72)을 포함할 수 있다.
도 3에서, 게이트 스택(76) 위에 게이트 마스크(102)가 형성된다. 게이트 마스크(102)는 후속 처리 동안 게이트 스택(76)을 보호하고, 후속적으로 형성된 게이트 콘택트는 게이트 전극(88)의 상부 표면과 접촉하기 위해 게이트 마스크(102)를 관통할 것이다. 게이트 마스크(102)는 또한 게이트 스페이서(82) 위에 형성될 수 있다. 게이트 마스크(102)를 형성하기 위한 예로서, 게이트 유전체(86) 및 게이트 전극(88)은 예를 들어 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정에 의해 리세스된다. 게이트 스페이서(82)는 또한 에칭 공정에 의해 부분적으로 리세스될 수 있다. 상이한 물질의 에칭 속도의 차이로 인해, 게이트 전극(88)은 게이트 유전체(86) 및 게이트 스페이서(82)보다 더 리세스될 수 있다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질 층이 리세스 내에 충전된다. 일부 실시예들에서, 게이트 마스크(102)는 실리콘 질화물로 형성된다. 제1 ILD(84) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위해 평탄화 공정이 수행될 수 있다. 리세스 내의 유전체 물질의 나머지 부분은 게이트 마스크(102)를 형성한다.
도 4a에서, 제1 ILD(84)를 통해 하부 소스/드레인 콘택트(104)가 형성되어 소스/드레인 영역(80)에 물리적으로 그리고 전기적으로 결합된다. 도 4b는 하부 소스/드레인 콘택트(104)의 추가 세부 사항을 도시한, 도 4a의 영역(4B)의 상세도이다. 하부 소스/드레인 콘택트(104)를 위한 개구가 제1 ILD(84)를 통해 형성된다. 개구는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 예를 들어, 확산 장벽 층, 접착 층 등과 같은 라이너(104A) 및 전도성 물질(104B)이 개구에 형성될 수 있다. 라이너(104A)는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질(104B)은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 일부 실시예들에서, 전도성 물질(104B)은 코발트이다. 제1 ILD(84)의 상부 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너(104A) 및 전도성 물질(104B)은 하부 소스/드레인 콘택트(104)를 형성한다. 하부 소스/드레인 콘택트(104)와 소스/드레인 영역(80) 사이의 계면에서 실리사이드를 형성하기 위해 어닐링 공정이 수행될 수 있다.
일부 실시예들에서, 하부 소스/드레인 콘택트(104) 주위에 콘택트 라이너(106)가 형성된다. 콘택트 라이너(106)는 하부 소스/드레인 콘택트(104)를 위한 개구에 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 물질 층을 컨포멀하게 성막함으로써 형성될 수 있다. 성막은 MBD, ALD, PECVD 등에 의해 이루어질 수 있다. 그런 다음, 유전체 층의 수평 부분을 제거하기 위해 이방성 에칭과 같은 허용 가능한 에칭이 수행될 수 있으며, 개구의 측벽을 따른 나머지 부분은 콘택트 라이너(106)를 형성할 수 있다. 그런 다음, 하부 소스/드레인 콘택트(104)는 개구에 형성될 수 있다. 콘택트 라이너(106)는 하부 소스/드레인 콘택트(104)를 게이트 스택(76)으로부터 물리적으로 그리고 전기적으로 분리하는 것을 돕는 추가 층이다.
도 5에서, 제1 ILD(84), 게이트 마스크(102), 하부 소스/드레인 콘택트(104) 및 콘택트 라이너(106)(형성될 때) 위에 에칭 정지 층(108)이 형성된다. 그런 다음, 에칭 정지 층(108) 위에 제2 ILD(110)가 형성된다. 에칭 정지 층(108)은 제2 ILD(110)보다 높은 에칭 선택도를 갖는 물질로 형성되어, 제2 ILD(110)는 동일한 에칭 공정에 대해 에칭 정지 층(108)보다 높은 속도로 에칭된다. 예를 들어, 에칭 정지 층(108)은 알루미늄 산화물의 단일 층과 같은 절연 물질로 형성된다. 에칭 정지 층(108)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 에칭 정지 층(108)은 동일한 에칭 공정에 대해 제2 ILD(110)보다 높은 에칭 선택도를 갖기 때문에, 작은 두께(T1)로 형성될 수 있다. 예를 들어, 에칭 정지 층(108)은 약 20 Å 내지 약 50 Å 범위의 두께(T1)를 가질 수 있다.
제2 ILD(110)는 유동성 CVD 방법에 의해 형성될 수 있는 유동성 필름이다. 일부 실시예들에서, 제2 ILD(110)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다.
도 6에서, 제2 ILD(110)를 통해 소스/드레인 콘택트 개구(112)가 형성된다. 소스/드레인 콘택트 개구(112)는 에칭 정지 층(108)을 노출시킨다. 소스/드레인 콘택트 개구(112)는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 포토 레지스트(도시되지 않음)가 제2 ILD(110) 위에 형성되고 소스/드레인 콘택트 개구(112)의 패턴으로 패턴화된다. 일부 실시예들에서, 포토 레지스트의 패턴을 제2 ILD(110)로 전사하여 소스/드레인 콘택트 개구(112)를 형성하기 위해 건식 에칭 공정(114)이 수행된다. 예를 들어, 일부 실시예들에서, 건식 에칭 공정(114)은 염소 또는 브롬 가스를 사용하여 제2 ILD(110) 위에 플라즈마 시스를 생성하는 단계를 포함한다. 건식 에칭 공정(114)은 아르곤 또는 질소를 포함하는 환경에서 수행될 수 있으며, 약 10 초 내지 약 150 초 범위의 지속 시간 동안 수행될 수 있다.
에칭 정지 층(108)의 물질(예를 들어, 알루미늄 산화물)은 제2 ILD(110)의 물질(예를 들어, 실리콘 산화물)보다 높은 에칭 선택도를 가지므로, 제2 ILD(110)는 건식 에칭 공정(114)에 대해 에칭 정지 층(108)보다 높은 속도로 에칭된다. 예를 들어, 건식 에칭 공정(114)에 대해, 제2 ILD(110)의 에칭 속도 대 에칭 정지 층(108)의 에칭 속도의 비는 약 10 : 1 내지 약 100 : 1의 범위일 수 있다. 이와 같이, 건식 에칭 공정(114) 동안 에칭 정지 층(108)의 두께(T1)는 실질적으로 감소되지 않거나 거의 감소되지 않는다. 후속 처리에서의 부하 효과는 에칭 정지 층(108)의 오버 에칭을 감소시킴으로써 감소될 수 있다.
도 7은 건식 에칭 공정(114)이 수행된 후, 도 6의 영역(70C)의 추가 세부 사항을 도시한다. 건식 에칭 공정(114) 동안 에칭 정지 층(108)의 두께(T1)의 감소가 실질적으로 발생하지 않지만, 에칭 정지 층(108)의 일부 영역(108D)은 건식 에칭 공정(114)에 의해 손상(또는 더 일반적으로는 변경)된다. 예를 들어, 건식 에칭 공정(114)의 에천트는 에칭 정지 층(108)의 물질과 반응하여 손상된 에칭 정지 층 영역(108D)의 물질 조성을 변화시킬 수 있다. 건식 에칭 공정(114)의 정확한 파라미터에 따라, 손상된 에칭 정지 층 영역(108D)의 새로운 물질 조성은 보다 다공성일 수 있다. 일부 실시예들에서, 건식 에칭 공정(114)은 손상된 에칭 정지 층 영역(108D)의 산소를 플루오르화물 또는 브롬화물 화합물로 대체한다. 따라서, 손상된 에칭 정지 층 영역(108D)은 손상되지 않은 에칭 정지 층 영역(108U)과는 물질이 상이하다. 예를 들어, 손상되지 않은 에칭 정지 층 영역(108U)은 여전히 알루미늄 산화물로 형성될 수 있지만, 손상된 에칭 정지 층 영역(108D)은 알루미늄 염화물, 알루미늄 브롬화물 등으로 형성될 수 있다. 아래에서 더 논의되는 바와 같이, 손상된 에칭 정지 층 영역(108D)은 후속 처리에서 보다 신속하게 에칭될 것이다.
도 8에서, 소스/드레인 콘택트 개구(112)는 에칭 정지 층(108)을 통해 연장된다. 연장된 소스/드레인 콘택트 개구(112)는 하부 소스/드레인 콘택트(104)를 노출시킨다. 소스/드레인 콘택트 개구(112)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 에칭 정지 층(108)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 습식 에칭 공정(116)이 수행된다.
도 9a는 습식 에칭 공정(116)이 수행된 후, 도 8의 영역(70C)의 추가 세부 사항을 도시한다. 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)이 제거되고 하부 소스/드레인 콘택트(104)가 노출될 때까지 수행된다. 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)의 물질(예를 들어, 알루미늄 염화물 또는 알루미늄 브롬화물)에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104) 및 손상되지 않은 에칭 정지 층 영역(108U)보다 높은 속도로 에칭된다. 습식 에칭 공정(116)은 이방성일 수 있지만, 손상되지 않은 에칭 정지 층 영역(108U)의 측벽 프로파일에서 약간의 불균일이 여전히 발생할 수 있다. 예를 들어, 도 9b는 손상되지 않은 에칭 정지 층 영역(108U)이 에칭된 측벽에서 만곡 프로파일을 갖는 실시예를 도시한다.
습식 에칭 공정(116)은 에칭 정지 층(108)을 에칭제, 유전체 보호제 및 코발트 보호제를 포함하는 에칭 용액에 노출시킴으로써 수행된다. 에칭 용액은 약 20 % 내지 약 98 %(예컨대, 약 95 %) 농도의 탈 이온수, 약 0.1 % 내지 약 3 %(예컨대, 약 2.5 %) 농도의 에칭제, 약 0.01 % 내지 약 3 %(예컨대, 약 2.5 %) 농도의 유전체 보호제, 및 약 0.01 % 내지 약 3 %(예컨대, 약 1 % 미만)의 농도의 코발트 보호제를 포함할 수 있다. 일부 실시예들에서, 에칭 용액은 또한 암모니아 과산화물 혼합물(ammonia peroxide mixture; APM) 또는 탄산 탈 이온수를 포함할 수 있다. 에칭제는 아래에서 보다 상세히 논의되는 바와 같이, 손상된 에칭 정지 층 영역(108D)의 물질과 반응하여 손상된 에칭 정지 층 영역(108D)을 제거하면서 제한된 양의 손상되지 않은 에칭 정지 층 영역(108U)을 제거한다. 일부 실시예들에서, 에칭제는 플루오르화 수소산, 암모니아 등과 같은 알칼리도가 높은 산이다.
유전체 보호제는 에칭 정지 층(108)의 물질(예를 들어, 알루미늄 산화물)과 반응하여 손상되지 않은 에칭 정지 층 영역(108U)의 에칭 속도를 늦춘다. 일부 실시예들에서, 유전체 보호제는 과산화수소(H2O2), 오존 등과 같은 산화제이다. 습식 에칭 공정(116) 동안, 손상된 에칭 정지 층 영역(108D)은 신속하게 제거된다. 손상되지 않은 에칭 정지 층 영역(108U)의 측벽이 노출됨에 따라, 유전체 보호제는 손상되지 않은 에칭 정지 층 영역(108U)의 물질(예를 들어, 알루미늄 산화물)과 반응하여 보호 층(117)을 형성한다. 보호 층(117)은 손상되지 않은 에칭 정지 층 영역(108U)의 물질과 유전체 보호제의 생성물을 포함한다. 예를 들어, 손상되지 않은 에칭 정지 층 영역(108U)이 알루미늄 산화물인 경우, 보호 층(117)은 고밀도 알루미늄 산화물 또는 알루미늄 수산화물을 포함할 수 있다. 보호 층(117)의 밀도는 손상되지 않은 에칭 정지 층 영역(108U)의 밀도보다 클 수 있다. 일부 실시예들에서, 보호 층(117)의 형성을 촉진하기 위해 열 공정이 수행된다. 예를 들어, 손상되지 않은 에칭 정지 층 영역(108U)의 측벽을 열 산화시키기 위해 에칭 전에 어닐링 또는 베이킹 공정이 수행될 수 있다. 보호 층(117)은 손상되지 않은 에칭 정지 층 영역(108U)의 측벽을 보호한다. 따라서, 습식 에칭 공정(116) 동안 제거된 손상되지 않은 에칭 정지 층 영역(108U)의 양은 크게 감소되거나 제어될 수 있다.
코발트 보호제는 하부 소스/드레인 콘택트(104)의 에칭 속도를 늦추기 위해 하부 소스/드레인 콘택트(104)의 물질(예를 들어, 코발트)과 반응한다. 일부 실시예들에서, 코발트 보호제는 코발트 억제제, 예컨대 메틸 또는 에틸 측쇄를 갖는 벤조트리아졸(BTA) 중합체이다. 습식 에칭 공정(116) 동안, 코발트 보호제는 하부 소스/드레인 콘택트(104)를 커버하는 보호 층(119)을 형성하기 위해 하부 소스/드레인 콘택트(104)의 노출된 표면을 부동태화한다. 보호 층(119)은 예를 들어 안트라센일 수 있고, 전기 전도성일 수 있다. 습식 에칭 공정(116) 후, 일부 보호 층(119)이 남아 있을 수 있다. 따라서, 하부 소스/드레인 콘택트(104)는 습식 에칭 공정(116) 동안 보호된 상태로 유지될 수 있다. 또한, 유전체 보호제는 산화제이기 때문에, 하부 소스/드레인 콘택트(104) 물질의 산화물(예를 들어, 코발트 산화물)을 형성할 수 있다. 코발트 보호제는 또한 하부 소스/드레인 콘택트(104)로부터 산화물을 제거하여 접촉 저항을 감소시킬 수 있다.
형성 후, 소스/드레인 콘택트 개구(112)는 제2 ILD(110)를 통한 상부 폭(WU1) 및 에칭 정지 층(108)을 통한 하부 폭(WL1)을 갖는다. 상부 폭(WU1)은 약 3 nm 내지 약 100 nm의 범위일 수 있다. 전술한 바와 같이, 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)의 물질(예를 들어, 알루미늄 염화물 또는 알루미늄 브롬화물)에 대해 선택적이다. 따라서, 습식 에칭 공정(116) 동안 손상되지 않은 에칭 정지 층 영역(108U)의 일부 측면 에칭이 발생하지만, 측면 에칭량은 적다. 예를 들어, 습식 에칭 공정(116)은 손상되지 않은 에칭 정지 층 영역(108U)을 약 1 nm 내지 약 9 nm 범위(예컨대, 약 1.5 nm 미만)의 양만큼 측면 에칭한다. 따라서, 하부 폭(WL1)은 약 4 nm 내지 약 109 nm의 범위일 수 있다. 측면 에칭량이 적기 때문에, 상부 폭(WU1) 대 하부 폭(WL1)의 비는 약 3 : 4 내지 약 100 : 109의 범위와 같이 1에 가깝다. 측면 에칭량에 따라, 게이트 마스크(102) 및/또는 콘택트 라이너(106)의 일부가 노출될 수도 있다.
일부 실시예들에서, 상이한 폭의 소스/드레인 콘택트 개구(112)가 형성될 수 있다. 예를 들어, 제1 서브 세트의 소스/드레인 콘택트 개구(112A)는 약 3 nm의 상부 폭(WU1)과 같은 작은 상부 폭(WU1)을 가질 수 있고, 제2 서브 세트의 소스/드레인 콘택트 개구(112B)는 약 10 nm의 상부 폭(WU1)과 같은 큰 상부 폭(WU1)을 가질 수 있다. 소스/드레인 콘택트 개구(112)의 원하는 폭은 소스/드레인 콘택트 개구(112)를 초기에 형성하기 위해 사용되는 포토 리소그래픽 공정의 한계에 의존할 수 있다. 더 넓은 소스/드레인 콘택트 개구(112)가 형성될 때, 이들은 또한 하나 이상의 게이트 마스크(102) 및/또는 접촉 라이너(106)를 노출시킬 수 있다. 습식 에칭 공정(116)은 손상되지 않은 에칭 정지 층 영역(108U)의 물질(예를 들어, 알루미늄 산화물)에 대해 선택적이기 때문에, 게이트 마스크(102)의 물질(예를 들어, 실리콘 질화물)의 에칭은 회피되거나 감소될 수 있다. 예를 들어, 습식 에칭 공정(116)에 대해, 손상되지 않은 에칭 정지 층 영역(108U)의 에칭 속도 대 게이트 마스크(102)의 에칭 속도의 비는 약 100 : 1보다 클 수 있다.
도 10에서, 제2 ILD(110) 및 에칭 정지 층(108)을 통해 상부 소스/드레인 콘택트(118)가 형성되어 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 일부 실시예들에서, 상부 소스/드레인 콘택트(118)는 소스/드레인 콘택트 개구(112) 내에 형성된 확산 방지 층, 접착 층 등과 같은 라이너 및 전도성 물질을 포함한다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 일부 실시예들에서, 전도성 물질은 텅스텐이다. 일부 실시예들에서, 하부 소스/드레인 콘택트(104)는 제1 전도성 물질(예를 들어, 코발트)로 형성되고, 상부 소스/드레인 콘택트(118)는 상이한 제2 전도성 물질(예를 들어, 텅스텐)로 형성된다. 제2 ILD(110)의 상부 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 상부 소스/드레인 콘택트(118)를 형성한다.
도 11은 상부 소스/드레인 콘택트(118)가 형성된 후, 도 10의 영역(70C)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 상부 소스/드레인 콘택트(118) 부분은 상부 폭(WU1)을 갖고, 에칭 정지 층(108)을 통해 연장되는 상부 소스/드레인 콘택트(118) 부분은 하부 폭(WL1)을 갖는다. 상부 소스/드레인 콘택트(118)는 소스/드레인 콘택트 개구(112A)의 상부 소스/드레인 콘택트(118A)를 포함하고, 소스/드레인 콘택트 개구(112B)의 상부 소스/드레인 콘택트(118B)를 포함한다.
모든 하부 소스/드레인 콘택트(104)는 대응하는 상부 소스/드레인 콘택트(118)를 갖는 것이 아님을 이해해야 한다. 일부 유형의 디바이스에서, 하부 소스/드레인 콘택트(104)의 서브 세트는 커버된 상태로 유지되고, 이어서 공유 콘택트, 예를 들어 게이트 스택(76)(도 10 참조)과 소스/드레인 영역(80) 사이에서 공유되는 콘택트에 결합될 것이다. 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 디바이스와 같은 일부 유형의 메모리 디바이스를 형성하기 위해 공유 콘택트가 사용될 수 있다.
도 12에서, 제2 ILD(110)를 통해 게이트 콘택트 개구(120)가 형성된다. 게이트 콘택트 개구(120)는 에칭 정지 층(108)을 노출시킨다. 게이트 콘택트 개구(120)는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 포토 레지스트(도시되지 않음)가 제2 ILD(110) 위에 형성되고 게이트 콘택트 개구(120)의 패턴으로 패턴화된다. 일부 실시예들에서, 포토 레지스트의 패턴을 제2 ILD(110)로 전사하여 게이트 콘택트 개구(120)를 형성하기 위해 건식 에칭 공정(122)이 수행된다. 에칭 정지 층(108)의 물질(예를 들어, 알루미늄 산화물)은 제2 ILD(110)의 물질(예를 들어, 실리콘 산화물)보다 높은 에칭 선택도를 가지므로, 제2 ILD(110)는 건식 에칭 공정(122)에 대해 에칭 정지 층(108)보다 높은 속도로 에칭된다. 이와 같이, 건식 에칭 공정(122) 동안 에칭 정지 층(108)의 두께(T1)의 감소는 실질적으로 발생하지 않는다. 후속 처리에서의 부하 효과는 에칭 정지 층(108)의 오버 에칭을 감소시킴으로써 감소될 수 있다.
건식 에칭 공정(122)은 건식 에칭 공정(114)(도 6 참조)과 유사할 수 있다. 건식 에칭 공정(122) 후, 에칭 후 세정 공정이 수행된다. 에칭 후 세정 공정 동안, 중간 구조물이 텅스텐 보호제에 노출된다. 텅스텐 보호제는 후속 공정 동안 상부 소스/드레인 콘택트(118)를 보호하는 보호 층(123)을 형성하기 위해 상부 소스/드레인 콘택트(118)(예를 들어, 텅스텐)의 노출된 표면에 흡착된다. 일부 실시예들에서, 텅스텐 보호제는 텅스텐 억제제, 예컨대 염소 측쇄를 갖는 벤조트리아졸(BTA) 중합체이다. 보호 층(123)은 예를 들어 안트라센일 수 있고, 전기 전도성일 수 있다. 건식 에칭 공정(122) 후, 일부 보호 층(123)이 남아 있을 수 있다.
도 13은 건식 에칭 공정(122)이 수행된 후, 도 12의 영역(70D)의 추가 세부 사항을 도시한다. 전술한 바와 같이, 건식 에칭 공정(122) 동안 에칭 정지 층(108)의 두께(T1)의 감소가 실질적으로 발생하지 않지만, 에칭 정지 층(108)의 일부 영역(108D)은 건식 에칭 공정(122)에 의해 변경되거나 손상된다. 손상된 에칭 정지 층 영역(108D)은 손상되지 않은 에칭 정지 층 영역(108U)과는 물질이 상이하며, 후속 처리에서 보다 신속하게 에칭될 것이다.
도 14에서, 게이트 콘택트 개구(120)는 에칭 정지 층(108)을 통해 연장된다. 연장된 게이트 콘택트 개구(120)는 게이트 마스크(102)를 노출시킨다. 게이트 콘택트 개구(120)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 에칭 정지 층(108)을 통해 게이트 콘택트 개구(120)를 연장시키기 위해 습식 에칭 공정(124)이 수행된다.
도 15는 습식 에칭 공정(124)이 수행된 후, 도 14의 영역(70D)의 추가 세부 사항을 도시한다. 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)이 제거되고 게이트 마스크(102)가 노출될 때까지 수행된다. 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)의 물질(예를 들어, 알루미늄 염화물 또는 알루미늄 브롬화물)에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104) 및 손상되지 않은 에칭 정지 층 영역(108U)보다 높은 속도로 에칭된다. 습식 에칭 공정(124)은 손상되지 않은 에칭 정지 층 영역(108U)을 에칭으로부터 보호하는 보호 층(117)을 형성한다.
습식 에칭 공정(124)은 에칭 정지 층(108)을 에칭제, 유전체 보호제 및 코발트 보호제를 포함하는 에칭 용액에 노출시킴으로써 수행된다. 에칭 용액은 약 20 % 내지 약 98 %(예컨대, 약 95 %) 농도의 물, 약 0.1 % 내지 약 3 %(예컨대, 약 2.5 %) 농도의 에칭제, 약 0.01 % 내지 약 3 %(예컨대, 약 2.5 %) 농도의 유전체 보호제, 및 약 0.01 % 내지 약 3 %(예컨대, 약 1 % 미만)의 농도의 코발트 보호제를 포함할 수 있다. 에칭제, 유전체 보호제 및 코발트 보호제는 습식 에칭 공정(116)에서 사용되는 대응하는 에칭제, 유전체 보호제 및 코발트 보호제와 유사하다. 에칭 정지 층(108)의 물질(예를 들어, 알루미늄 산화물)은 게이트 마스크(102)의 물질(예를 들어, 실리콘 질화물)보다 높은 에칭 선택도를 가지므로, 에칭 정지 층(108)은 습식 에칭 공정(124)에 대해 게이트 마스크(102)보다 높은 속도로 에칭된다. 이와 같이, 게이트 마스크(102)의 높이의 감소는 실질적으로 발생하지 않는다.
습식 에칭 공정(124) 동안, 상부 소스/드레인 콘택트(118)는 보호된다. 일부 실시예들에서, 상부 소스/드레인 콘택트(118)는 습식 에칭 공정(124)을 위한 에칭 용액에 텅스텐 보호제를 포함함으로써 보호된다. 텅스텐 보호제는 건식 에칭 공정(122) 후 에칭 후 세정 공정 동안 사용되는 텅스텐 보호제와 유사할 수 있다. 일부 실시예들에서, 상부 소스/드레인 콘택트(118)는 텅스텐의 에칭 속도를 감소시키기 위해 습식 에칭 공정(124)의 환경을 조정함으로써 보호된다. 예를 들어, 습식 에칭 공정(124)은 약 20 ℃ 내지 약 40 ℃의 온도와 같은 저온에서 그리고 약 5 pH 내지 약 7 pH와 같은 낮은 pH를 갖는 에칭 용액으로 수행될 수 있어, 텅스텐의 에칭 속도를 낮추고 텅스텐의 제거를 제한 또는 감소시킨다. 일부 실시예들에서, 습식 에칭 공정(124) 동안 텅스텐 보호제 및 조정된 환경이 모두 사용된다. 상부 소스/드레인 콘택트(118)를 보호함으로써, 상부 소스/드레인 콘택트(118)의 높이의 감소는 실질적으로 발생하지 않는다.
도 16에서, 게이트 콘택트 개구(120)는 게이트 마스크(102)를 통해 연장된다. 연장된 게이트 콘택트 개구(120)는 게이트 스택(76)을 노출시킨다. 게이트 콘택트 개구(120)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 게이트 마스크(102)를 통해 게이트 콘택트 개구(120)를 연장시키기 위해 건식 에칭 공정(126)이 수행된다. 예를 들어, 일부 실시예들에서, 건식 에칭 공정(126)은 플루오르화 탄소(예를 들어, CxFy) 가스를 사용하여 제2 ILD(110) 위에 플라즈마 시스를 생성하는 단계를 포함한다. 건식 에칭 공정(126)은 아르곤 또는 질소를 포함하는 환경에서 수행될 수 있으며, 약 10 초 내지 약 150 초 범위의 지속 시간 동안 수행될 수 있다. 건식 에칭 공정(126)은 게이트 마스크(102)의 일부가 제거되고 게이트 스택(76)이 노출될 때까지 수행된다. 게이트 스택(76)의 일부(예를 들어, 캡핑 층(88B)의 일부)가 또한 제거될 수 있다. 게이트 마스크(102)의 물질(예를 들어, 실리콘 질화물)은 제2 ILD(110)의 물질(예를 들어, 실리콘 산화물) 및 에칭 정지 층(108)의 물질(예를 들어, 알루미늄 산화물)보다 높은 에칭 선택도를 가지므로, 게이트 마스크(102)는 건식 에칭 공정(126)에 대해 에칭 정지 층(108) 및 제2 ILD(110)보다 높은 속도로 에칭된다. 따라서, 제2 ILD(110)의 높이의 감소는 실질적으로 발생하지 않으며, 에칭 정지 층(108)의 측면 에칭은 실질적으로 발생하지 않는다. 또한, 습식 에칭 공정(124) 동안 상부 소스/드레인 콘택트(118) 및 하부 소스/드레인 콘택트(104)는 코발트 보호제 및 텅스텐 보호제에 노출되었기 때문에, 건식 에칭 공정(126) 동안 상부 소스/드레인 콘택트(118) 또는 하부 소스/드레인 콘택트(104)의 높이의 감소는 실질적으로 발생하지 않는다.
도 17은 건식 에칭 공정(126)이 수행된 후, 도 16의 영역(70D)의 추가 세부 사항을 도시한다. 형성 후, 게이트 콘택트 개구(120)는 제2 ILD(110)를 통한 상부 폭(WU2), 에칭 정지 층(108)을 통한 중간 폭(WI2) 및 게이트 마스크(102)를 통한 하부 폭(WL2)을 갖는다. 상부 폭(WU2)은 약 3 nm 내지 약 100 nm의 범위일 수 있다. 전술한 바와 같이, 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)의 물질(예를 들어, 알루미늄 염화물 또는 알루미늄 브롬화물)에 대해 선택적이다. 따라서, 습식 에칭 공정(124) 동안 손상되지 않은 에칭 정지 층 영역(108U)의 일부 측면 에칭이 발생하지만, 측면 에칭량은 적다. 예를 들어, 습식 에칭 공정(124)은 손상되지 않은 에칭 정지 층 영역(108U)을 약 1 nm 내지 약 9 nm 범위(예컨대, 약 1.5 nm 미만)의 양만큼 측면 에칭한다. 따라서, 중간 폭(WI2)은 약 4 nm 내지 약 109 nm의 범위일 수 있다. 또한, 하부 폭(WL2)은 중간 폭(WI2)보다 작을 수 있다. 예를 들어, 하부 폭(WL2)은 약 2 nm 내지 약 90 nm의 범위일 수 있다.
일부 실시예들에서, 상이한 폭의 게이트 콘택트 개구(120)가 형성될 수 있다. 예를 들어, 제1 서브 세트의 게이트 콘택트 개구(120A)는 약 3 nm의 상부 폭(WU2)과 같은 작은 상부 폭(WU2)을 가질 수 있고, 제2 서브 세트의 게이트 콘택트 개구(120B)는 약 10 nm의 상부 폭(WU2)과 같은 큰 상부 폭(WU2)을 가질 수 있다. 제1 서브 세트의 게이트 콘택트 개구(120A)는 게이트 스택(76)에 전용인 게이트 콘택트를 위한 것일 수 있고, 제2 서브 세트의 게이트 콘택트 개구(120B)는 공유 콘택트, 예컨대, 게이트 스택(76)과 소스/드레인 영역(80) 사이에서 공유되는 콘택트를 위한 것일 수 있다. 따라서, 제2 서브 세트의 게이트 콘택트 개구(120B)는 또한 하나 이상의 하부 소스/드레인 콘택트(104) 및/또는 콘택트 라이너(106)를 노출시킬 수 있다.
도 18에서, 제2 ILD(110), 에칭 정지 층(108) 및 게이트 마스크(102)를 통해 게이트 콘택트(128)가 형성되어 게이트 스택(76)에 그리고 선택적으로 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 확산 장벽 층, 접착 층 등과 같은 라이너, 및 전도성 물질이 게이트 콘택트 개구(120)에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 일부 실시예들에서, 전도성 물질은 텅스텐이다. 일부 실시예들에서, 게이트 콘택트(128) 및 상부 소스/드레인 콘택트(118)는 동일한 전도성 물질(예를 들어, 텅스텐)로 형성된다. 제2 ILD(110)의 상부 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 게이트 콘택트(128)를 형성한다. 게이트 콘택트(128)는 게이트 콘택트 개구(120A)의 게이트 콘택트(128A) 및 게이트 콘택트 개구(120B)의 게이트 콘택트(128B)를 포함한다. 게이트 콘택트(128B)는 소스/드레인 영역(80)을 게이트 스택(76)에 결합하는 공유 콘택트일 수 있다.
공유 콘택트가 게이트 콘택트(128)를 형성하는 공정 동안 형성되는 것으로 도시되어 있지만, 공유 콘택트는 또한 상부 소스/드레인 콘택트(118)를 형성하는 공정 동안 형성될 수 있음을 이해해야 한다. 예를 들어, 건식 에칭 공정(126)과 유사한 건식 에칭 공정이 수행되어 게이트 마스크(102)를 통해 소스/드레인 콘택트 개구(112B)(도 8 참조)를 연장시킬 수 있다. 상부 소스/드레인 콘택트(118) 중 일부는 또한 공유 콘택트일 수 있다. 다시 말해서, 공유 콘택트는 소스/드레인 콘택트, 게이트 콘택트 또는 둘 모두와 동시에 형성될 수 있다.
도 19는 게이트 콘택트(128)가 형성된 후, 도 18의 영역(70D)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 게이트 콘택트(128) 부분은 상부 폭(WU2)을 가지며, 에칭 정지 층(108)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI2)을 가지며, 게이트 마스크(102)를 통해 연장되는 게이트 콘택트(128) 부분은 하부 폭(WL2)을 갖는다.
도 20 내지 도 28은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다. 도 20 내지 도 28은 다수의 FinFET를 제외하고는, 도 1에 도시된 기준 단면(A-A)을 따라 도시된다. 이 실시예에서, 에칭 정지 층(108) 위에 버퍼 층(130)이 형성되며, 이는 제2 ILD(110)에 대한 건식 에칭 공정(114) 동안 에칭 정지 층(108)을 오버 에칭으로부터 보호한다.
도 20에서, 도 5의 중간 구조물과 유사한 구조물이 도시되어 있다. 에칭 정지 층(108)과 제2 ILD(110) 사이에 버퍼 층(130)이 형성된다. 버퍼 층(130)은 에칭 정지 층(108)보다 높은 에칭 선택도를 갖는 물질로 형성되어, 버퍼 층(130)은 동일한 에칭 공정에 대해 하부의 에칭 정지 층(108)보다 높은 속도로 에칭된다. 버퍼 층(108)은 에칭 정지 층(108)의 에칭을 제어하는 것을 도울 수 있다. 예를 들어, 버퍼 층(130)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 텅스텐 탄화물 등과 같은 절연 물질로 형성된다. 버퍼 층(130)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 버퍼 층(130)은 게이트 마스크(102)와 동일한 물질일 수 있다. 도시된 실시예에서, 버퍼 층(130)은 실리콘 질화물의 단일 층이다. 에칭 정지 층(108)은 작은 두께(T2)로 형성될 수 있다. 예를 들어, 에칭 정지 층(108)은 약 20 Å 내지 약 50 Å 범위의 두께(T2)를 가질 수 있다. 버퍼 층(130)은 또한 작은 두께(T3)로 형성될 수 있다. 예를 들어, 버퍼 층(130)은 약 20 Å 내지 약 50 Å 범위의 두께(T3)를 가질 수 있다.
도 21에서, 제2 ILD(110) 및 버퍼 층(130)을 통해 소스/드레인 콘택트 개구(112)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 6을 참조하여 위에서 논의된 건식 에칭 공정(114)과 유사할 수 있다. 건식 에칭 공정(114)은 제2 ILD(110) 및 버퍼 층(130)의 물질에 대해 선택적이며, 비록 상이한 속도지만 두 층의 물질을 제거한다.
도 22에서, 에칭 정지 층(108)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 8을 참조하여 위에서 논의된 습식 에칭 공정(116)과 유사할 수 있다. 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104), 손상되지 않은 에칭 정지 층 영역(108U), 게이트 마스크(102) 및 버퍼 층(130)보다 높은 속도로 에칭된다.
도 23에서, 제2 ILD(110), 에칭 정지 층(108) 및 버퍼 층(130)을 통해 상부 소스/드레인 콘택트(118)가 형성되어 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 상부 소스/드레인 콘택트(118)는 도 10과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 소스/드레인 콘택트 개구(112) 내에 형성될 수 있다. 별도로 도시되지는 않았지만, 상부 소스/드레인 콘택트(118)와 하부 소스/드레인 콘택트(104) 사이에 보호 층(119)(도 9a 참조)이 형성될 수 있다.
도 24에서, 제2 ILD(110) 및 버퍼 층(130)을 통해 게이트 콘택트 개구(120)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 12를 참조하여 위에서 논의된 건식 에칭 공정(122)과 유사할 수 있다. 건식 에칭 공정(122)은 제2 ILD(110) 및 버퍼 층(130)의 물질에 대해 선택적이며, 비록 상이한 속도지만 두 층의 물질을 제거한다. 별도로 도시되지는 않았지만, 건식 에칭 공정 동안 상부 소스/드레인 콘택트(118) 상에 보호 층(123)(도 12 참조)이 형성될 수 있다.
도 25에서, 에칭 정지 층(108)을 통해 게이트 콘택트 개구(120)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 14를 참조하여 위에서 논의된 습식 에칭 공정(124)과 유사할 수 있다. 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104), 손상되지 않은 에칭 정지 층 영역(108U) 및 버퍼 층(130)보다 높은 속도로 에칭된다.
도 26에서, 게이트 마스크(102)를 통해 게이트 콘택트 개구(120)를 연장시키기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 16을 참조하여 위에서 논의된 건식 에칭 공정(126)과 유사할 수 있다. 연장된 게이트 콘택트 개구(120)는 게이트 스택(76)을 노출시킨다. 건식 에칭 공정은 또한 에칭 정지 층(108)을 측면 에칭할 수 있지만, 에칭 정지 층(108)의 에칭 속도는 게이트 마스크(102)의 에칭 속도와 비교하여 무시할 수 있다.
도 27에서, 제2 ILD(110), 에칭 정지 층(108), 게이트 마스크(102) 및 버퍼 층(130)을 통해 게이트 콘택트(128)가 형성되어 게이트 스택(76)에 그리고 선택적으로 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 게이트 콘택트(128)는 도 18과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 게이트 콘택트 개구(120) 내에 형성될 수 있다.
도 28은 게이트 콘택트(128)가 형성된 후, 도 27의 영역(70E)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 게이트 콘택트(128) 부분은 상부 폭(WU2)을 가지며, 에칭 정지 층(108)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI2)을 가지며, 게이트 마스크(102)를 통해 연장되는 게이트 콘택트(128) 부분은 하부 폭(WL2)을 갖는다. 또한, 버퍼 층(130)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI3)을 가지며, 이는 중간 폭(WI2)보다 작다. 예를 들어, 중간 폭(WI3)은 3 nm 내지 약 100 nm의 범위일 수 있다.
도 29 내지 도 38은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다. 도 29 내지 도 38은 다수의 FinFET를 제외하고는, 도 1에 도시된 기준 단면(A-A)을 따라 도시된다. 이 실시예에서, 에칭 정지 층(108) 아래에 버퍼 층(132)이 형성되며, 이는 습식 에칭 공정(116) 동안 하부 소스/드레인 콘택트(104)를 보호하는 것을 돕는다.
도 29에서, 도 5의 중간 구조물과 유사한 구조물이 도시되어 있다. 제1 ILD(84) 위에 버퍼 층(132)이 형성되고, 버퍼 층(132) 위에 에칭 정지 층(108)이 형성된다. 버퍼 층(132)은 동일한 에칭 공정에 대해 에칭 정지 층(108)보다 높은 에칭 선택도를 갖는 물질로 형성된다. 예를 들어, 버퍼 층(132)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 텅스텐 탄화물 등과 같은 절연 물질로 형성된다. 버퍼 층(132)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 버퍼 층(132)은 게이트 마스크(102)와 동일한 물질일 수 있다. 도시된 실시예에서, 버퍼 층(132)은 실리콘 질화물의 단일 층이다. 에칭 정지 층(108)은 작은 두께(T4)로 형성될 수 있다. 예를 들어, 에칭 정지 층(108)은 약 20 Å 내지 약 50 Å 범위의 두께(T4)를 가질 수 있다. 버퍼 층(132)은 또한 작은 두께(T5)로 형성될 수 있다. 예를 들어, 버퍼 층(132)은 약 20 Å 내지 약 50 Å 범위의 두께(T5)를 가질 수 있다.
도 30에서, 제2 ILD(110)을 통해 소스/드레인 콘택트 개구(112)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 6을 참조하여 위에서 논의된 건식 에칭 공정(114)과 유사할 수 있다.
도 31에서, 에칭 정지 층(108)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 8을 참조하여 위에서 논의된 습식 에칭 공정(116)과 유사할 수 있다. 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104) 및 손상되지 않은 에칭 정지 층 영역(108U)보다 높은 속도로 에칭된다.
도 32에서, 소스/드레인 콘택트 개구(112)는 버퍼 층(132)을 통해 연장된다. 연장된 소스/드레인 콘택트 개구(112)는 하부 소스/드레인 콘택트(104)를 노출시킨다. 소스/드레인 콘택트 개구(112)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 버퍼 층(132)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 건식 에칭 공정(134)이 수행된다. 예를 들어, 일부 실시예들에서, 건식 에칭 공정(134)은 플루오르화 탄소(예를 들어, CxFy) 가스를 사용하여 제2 ILD(110) 위에 플라즈마 시스를 생성하는 단계를 포함한다. 건식 에칭 공정(134)은 아르곤 또는 질소를 포함하는 환경에서 수행될 수 있으며, 약 10 초 내지 약 150 초 범위의 지속 시간 동안 수행될 수 있다. 건식 에칭 공정(134)은 버퍼 층(132)의 일부가 제거되고 하부 소스/드레인 콘택트(104)가 노출될 때까지 수행된다. 게이트 마스크(102)의 일부가 또한 제거될 수 있다. 건식 에칭 공정(134)은 건식 에칭 공정(126)과 유사하지만, 다른 지속 시간 동안 수행될 수 있다. 게이트 마스크(102) 및 버퍼 층(132)의 물질이 동일한 에칭 속도를 갖는 동일한 물질 또는 물질들인 실시예들에서, 건식 에칭 공정(134)은 게이트 마스크(102)의 일부를 제거할 수 있다. 이와 같이, 건식 에칭 공정(134)은 버퍼 층(132)이 제거되도록 시간이 정해진 에칭일 수 있고, 건식 에칭 공정(134)은 게이트 마스크(102)의 물질을 거의 또는 전혀 제거하지 않으면서 중지된다. 예를 들어, 건식 에칭 공정(134)은 약 10 초 내지 약 150 초의 지속 시간 동안 수행될 수 있다. 따라서, 게이트 마스크(102)의 높이의 감소는 실질적으로 발생하지 않는다.
도 33에서, 제2 ILD(110), 에칭 정지 층(108) 및 버퍼 층(132)을 통해 상부 소스/드레인 콘택트(118)가 형성되어 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 상부 소스/드레인 콘택트(118)는 도 10과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 소스/드레인 콘택트 개구(112) 내에 형성될 수 있다. 별도로 도시되지는 않았지만, 상부 소스/드레인 콘택트(118)와 하부 소스/드레인 콘택트(104) 사이에 보호 층(119)(도 9a 참조)이 형성될 수 있다.
도 34에서, 제2 ILD(110)을 통해 게이트 콘택트 개구(120)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 12를 참조하여 위에서 논의된 건식 에칭 공정(122)과 유사할 수 있다. 별도로 도시되지는 않았지만, 건식 에칭 공정 동안 상부 소스/드레인 콘택트(118) 상에 보호 층(123)(도 12 참조)이 형성될 수 있다.
도 35에서, 에칭 정지 층(108)을 통해 게이트 콘택트 개구(120)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 14를 참조하여 위에서 논의된 습식 에칭 공정(124)과 유사할 수 있다. 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 하부 소스/드레인 콘택트(104), 손상되지 않은 에칭 정지 층 영역(108U) 및 버퍼 층(132)보다 높은 속도로 에칭된다.
도 36에서, 버퍼 층(132) 및 게이트 마스크(102)를 통해 게이트 콘택트 개구(120)를 연장시키기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 16을 참조하여 위에서 논의된 건식 에칭 공정(126)과 유사할 수 있다. 연장된 게이트 콘택트 개구(120)는 게이트 스택(76)을 노출시킨다. 버퍼 층(132) 및 게이트 마스크(102)는 유사한 물질로 형성될 수 있기 때문에, 건식 에칭 공정(126)은 두 층의 물질을 유사한 속도로 제거할 수 있다.
도 37에서, 제2 ILD(110), 에칭 정지 층(108), 게이트 마스크(102) 및 버퍼 층(132)을 통해 게이트 콘택트(128)가 형성되어 게이트 스택(76)에 그리고 선택적으로 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 게이트 콘택트(128)는 도 18과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 게이트 콘택트 개구(120) 내에 형성될 수 있다.
도 38은 게이트 콘택트(128)가 형성된 후, 도 37의 영역(70F)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 게이트 콘택트(128) 부분은 상부 폭(WU2)을 가지며, 에칭 정지 층(108)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI2)을 가지며, 버퍼 층(132)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI3)을 가지며, 게이트 마스크(102)를 통해 연장되는 게이트 콘택트(128) 부분은 하부 폭(WL2)을 가지며, 이는 게이트 마스크(102)의 상부에서 측정될 수 있다.
도 39 내지 도 47은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다. 도 39 내지 도 47은 다수의 FinFET를 제외하고는, 도 1에 도시된 기준 단면(A-A)을 따라 도시된다. 이 실시예에서, 다른 에칭 정지 층(136)이 형성되고, 에칭 정지 층들(108 및 136) 사이에 버퍼 층(138)이 형성된다.
도 39에서, 도 5의 중간 구조물과 유사한 구조물이 도시되어 있다. 제1 ILD(84) 위에 에칭 정지 층(136)이 형성되고, 에칭 정지 층(136) 위에 버퍼 층(138)이 형성되며, 버퍼 층(138) 위에 에칭 정지 층(108)이 형성된다. 다수의 에칭 정지 층을 사용하면 소스/드레인 콘택트 개구를 형성하기 위한 후속 공정에서 패턴 부하를 보다 양호하게 제어할 수 있다. 에칭 정지 층(136)은 동일한 에칭 공정에 대해 제2 ILD(110)보다 높은 에칭 선택도를 갖는 물질로 형성된다. 예를 들어, 에칭 정지 층(136)은 알루미늄 산화물의 단일 층과 같은 절연 물질로 형성된다. 에칭 정지 층(136)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 에칭 정지 층(136)은 동일한 에칭 공정에 대해 제2 ILD(110)보다 높은 에칭 선택도를 갖기 때문에, 작은 두께(T6)로 형성될 수 있다. 예를 들어, 에칭 정지 층(136)은 약 20 Å 내지 약 40 Å 범위의 두께(T6)를 가질 수 있다.
버퍼 층(138)은 동일한 에칭 공정에 대해 에칭 정지 층들(108 및 136)보다 높은 에칭 선택도를 갖는 물질로 형성된다. 예를 들어, 버퍼 층(138)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 텅스텐 탄화물 등과 같은 절연 물질로 형성된다. 버퍼 층(138)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 버퍼 층(138)은 게이트 마스크(102)와 동일한 물질일 수 있다. 도시된 실시예에서, 버퍼 층(138)은 실리콘 질화물의 단일 층이다. 버퍼 층(138)은 또한 작은 두께(T7)로 형성될 수 있다. 예를 들어, 버퍼 층(138)은 약 20 Å 내지 약 40 Å 범위의 두께(T7)를 가질 수 있다. 에칭 정지 층(108)은 작은 두께(T8)로 형성될 수 있다. 예를 들어, 에칭 정지 층(108)은 약 20 Å 내지 약 40 Å 범위의 두께(T8)를 가질 수 있다.
도 40에서, 제2 ILD(110)를 통해 소스/드레인 콘택트 개구(112)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 6을 참조하여 위에서 논의된 건식 에칭 공정(114)과 유사할 수 있다.
도 41에서, 소스/드레인 콘택트 개구(112)는 에칭 정지 층들(108 및 136) 및 버퍼 층(138)을 통해 연장된다. 연장된 소스/드레인 콘택트 개구(112)는 하부 소스/드레인 콘택트(104)를 노출시킨다. 소스/드레인 콘택트 개구(112)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 소스/드레인 콘택트 개구(112)를 연장시키기 위해 조합 에칭 공정(140)이 수행된다. 조합 에칭 공정(140)은 두 번의 습식 에칭 또는 한 번의 건식 에칭을 포함할 수 있다. 습식 에칭 각각은 습식 에칭 공정(116)과 유사하고, 소량의 측면 에칭으로 에칭 정지 층들(108 및 136)을 에칭한다. 건식 에칭은 버퍼 층(138)을 에칭하고, 건식 에칭 공정(134)과 유사할 수 있다.
도 42에서, 제2 ILD(110), 에칭 정지 층들(108 및 136) 및 버퍼 층(138)을 통해 상부 소스/드레인 콘택트(118)가 형성되어 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 상부 소스/드레인 콘택트(118)는 도 10과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 소스/드레인 콘택트 개구(112) 내에 형성될 수 있다. 별도로 도시되지는 않았지만, 상부 소스/드레인 콘택트(118)와 하부 소스/드레인 콘택트(104) 사이에 보호 층(119)(도 9a 참조)이 형성될 수 있다.
도 43에서, 제2 ILD(110)을 통해 게이트 콘택트 개구(120)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 12를 참조하여 위에서 논의된 건식 에칭 공정(122)과 유사할 수 있다. 별도로 도시되지는 않았지만, 건식 에칭 공정 동안 상부 소스/드레인 콘택트(118) 상에 보호 층(123)(도 12 참조)이 형성될 수 있다.
도 44에서, 게이트 콘택트 개구(120)는 에칭 정지 층들(108 및 136) 및 버퍼 층(138)을 통해 연장된다. 게이트 콘택트 개구(120)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 게이트 콘택트 개구(120)를 연장시키기 위해 조합 에칭 공정(142)이 수행된다. 조합 에칭 공정(142)은 도 41을 참조하여 위에서 논의된 조합 에칭 공정(140)과 유사할 수 있다.
도 45에서, 버퍼 층(138) 및 게이트 마스크(102)를 통해 게이트 콘택트 개구(120)를 연장시키기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 16을 참조하여 위에서 논의된 건식 에칭 공정(126)과 유사할 수 있다. 연장된 게이트 콘택트 개구(120)는 게이트 스택(76)을 노출시킨다.
도 46에서, 제2 ILD(110), 에칭 정지 층들(108 및 136), 게이트 마스크(102) 및 버퍼 층(138)을 통해 게이트 콘택트(128)가 형성되어 게이트 스택(76)에 그리고 선택적으로 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 게이트 콘택트(128)는 도 18과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 게이트 콘택트 개구(120) 내에 형성될 수 있다.
도 47은 게이트 콘택트(128)가 형성된 후, 도 46의 영역(70G)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 게이트 콘택트(128) 부분은 상부 폭(WU2)을 가지며, 에칭 정지 층들(108 및 136)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI2)을 가지며, 버퍼 층(138)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI3)을 가지며, 게이트 마스크(102)를 통해 연장되는 게이트 콘택트(128) 부분은 하부 폭(WL2)을 갖는다.
도 48 내지 도 57은 일부 다른 실시예들에 따른 FinFET를 위한 콘택트의 제조에 있어서 중간 단계의 단면도이다. 도 48 내지 도 57은 다수의 FinFET를 제외하고는, 도 1에 도시된 기준 단면(A-A)을 따라 도시된다. 이 실시예들에서, 에칭 정지 층(108)을 사이에 두고 2 개의 버퍼 층들(144 및 146)이 형성된다.
도 48에서, 도 5의 중간 구조물과 유사한 구조물이 도시되어 있다. 제1 ILD(84) 위에 버퍼 층(144)이 형성되고, 버퍼 층(144) 위에 에칭 정지 층(108)이 형성되며, 에칭 정지 층(108) 위에 버퍼 층(146)이 형성된다. 버퍼 층들(144 및 146)은 동일한 에칭 공정에 대해 에칭 정지 층(108)보다 높은 에칭 선택도를 갖는 물질로 형성된다. 예를 들어, 버퍼 층들(144 및 146)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 텅스텐 탄화물 등과 같은 절연 물질로 형성된다. 버퍼 층들(144 및 146)은 ALD, CVD, PECVD 등과 같은 성막 공정에 의해 형성될 수 있다. 버퍼 층들(144 및 146)은 게이트 마스크(102)와 동일한 물질일 수 있다. 도시된 실시예에서, 버퍼 층들(144 및 146)은 실리콘 질화물의 단일 층이다. 버퍼 층(144)은 작은 두께(T9)로 형성될 수 있다. 예를 들어, 버퍼 층(144)은 약 20 Å 내지 약 40 Å 범위의 두께(T9)를 가질 수 있다. 에칭 정지 층(108)은 작은 두께(T10)로 형성될 수 있다. 예를 들어, 에칭 정지 층(108)은 약 20 Å 내지 약 40 Å 범위의 두께(T10)를 가질 수 있다. 또한, 버퍼 층(146)은 작은 두께(T11)로 형성될 수 있다. 예를 들어, 버퍼 층(146)은 약 20 Å 내지 약 40 Å 범위의 두께(T11)를 가질 수 있다.
도 49에서, 제2 ILD(110) 및 버퍼 층(146)을 통해 소스/드레인 콘택트 개구(112)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 6을 참조하여 위에서 논의된 건식 에칭 공정(114)과 유사할 수 있다. 건식 에칭 공정(114)은 제2 ILD(110) 및 버퍼 층(146)의 물질에 대해 선택적이며, 비록 상이한 속도지만 두 층의 물질을 제거한다.
도 50에서, 에칭 정지 층(108)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 8을 참조하여 위에서 논의된 습식 에칭 공정(116)과 유사할 수 있다. 습식 에칭 공정(116)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 손상되지 않은 에칭 정지 층 영역(108U) 및 버퍼 층들(144 및 146)보다 높은 속도로 에칭된다.
도 51에서, 소스/드레인 콘택트 개구(112)는 버퍼 층(144)을 통해 연장된다. 연장된 소스/드레인 콘택트 개구(112)는 하부 소스/드레인 콘택트(104)를 노출시킨다. 소스/드레인 콘택트 개구(112)는 허용 가능한 에칭 기술을 사용하여 연장될 수 있다. 일부 실시예들에서, 버퍼 층(144)을 통해 소스/드레인 콘택트 개구(112)를 연장시키기 위해 건식 에칭 공정(148)이 수행된다. 예를 들어, 일부 실시예들에서, 건식 에칭 공정(148)은 플루오르화 탄소(예를 들어, CxFy) 가스를 사용하여 제2 ILD(110) 위에 플라즈마 시스를 생성하는 단계를 포함한다. 건식 에칭 공정(148)은 아르곤 또는 질소를 포함하는 환경에서 수행될 수 있으며, 약 10 초 내지 약 150 초 범위의 지속 시간 동안 수행될 수 있다. 건식 에칭 공정(148)은 버퍼 층(144)의 일부가 제거되고 하부 소스/드레인 콘택트(104)가 노출될 때까지 수행된다. 게이트 마스크(102)의 일부가 또한 제거될 수 있다. 건식 에칭 공정(148)은 건식 에칭 공정(126)과 유사하지만, 다른 지속 시간 동안 수행될 수 있다. 게이트 마스크(102) 및 버퍼 층(144)의 물질이 유사하기 때문에, 건식 에칭 공정(148)은 게이트 마스크(102)의 일부를 제거할 수 있다. 이와 같이, 건식 에칭 공정(148)은 버퍼 층(144)이 제거되도록 시간이 정해진 에칭일 수 있고, 건식 에칭 공정(148)은 게이트 마스크(102)의 물질을 거의 또는 전혀 제거하지 않으면서 중지된다. 예를 들어, 건식 에칭 공정(148)은 약 10 초 내지 약 150 초의 지속 시간 동안 수행될 수 있다. 따라서, 게이트 마스크(102)의 높이의 감소는 실질적으로 발생하지 않는다.
도 52에서, 제2 ILD(110), 에칭 정지 층(108) 및 버퍼 층들(144 및 146)을 통해 상부 소스/드레인 콘택트(118)가 형성되어 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 상부 소스/드레인 콘택트(118)는 도 10과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 소스/드레인 콘택트 개구(112) 내에 형성될 수 있다. 별도로 도시되지는 않았지만, 상부 소스/드레인 콘택트(118)와 하부 소스/드레인 콘택트(104) 사이에 보호 층(119)(도 9a 참조)이 형성될 수 있다.
도 53에서, 제2 ILD(110) 및 버퍼 층(146)을 통해 게이트 콘택트 개구(120)를 형성하기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 12를 참조하여 위에서 논의된 건식 에칭 공정(122)과 유사할 수 있다. 건식 에칭 공정(122)은 제2 ILD(110) 및 버퍼 층(146)의 물질에 대해 선택적이며, 비록 상이한 속도지만 두 층의 물질을 제거한다. 별도로 도시되지는 않았지만, 건식 에칭 공정 동안 상부 소스/드레인 콘택트(118) 상에 보호 층(123)(도 12 참조)이 형성될 수 있다.
도 54에서, 에칭 정지 층(108)을 통해 게이트 콘택트 개구(120)를 연장시키기 위해 습식 에칭 공정이 수행된다. 습식 에칭 공정은 도 14를 참조하여 위에서 논의된 습식 에칭 공정(124)과 유사할 수 있다. 습식 에칭 공정(124)은 손상된 에칭 정지 층 영역(108D)(도 7 참조)의 물질에 대해 선택적이므로, 손상된 에칭 정지 층 영역(108D)은 손상되지 않은 에칭 정지 층 영역(108U) 및 버퍼 층들(144 및 146)보다 높은 속도로 에칭된다.
도 55에서, 버퍼 층(144) 및 게이트 마스크(102)를 통해 게이트 콘택트 개구(120)를 연장시키기 위해 건식 에칭 공정이 수행된다. 건식 에칭 공정은 도 16을 참조하여 위에서 논의된 건식 에칭 공정(126)과 유사할 수 있다. 연장된 게이트 콘택트 개구(120)는 게이트 스택(76)을 노출시킨다. 버퍼 층(144) 및 게이트 마스크(102)는 유사한 물질로 형성될 수 있기 때문에, 건식 에칭 공정(126)은 두 층의 물질을 유사한 속도로 제거할 수 있다.
도 56에서, 제2 ILD(110), 에칭 정지 층(108), 게이트 마스크(102) 및 버퍼 층들(144 및 146)을 통해 게이트 콘택트(128)가 형성되어 게이트 스택(76)에 그리고 선택적으로 일부 하부 소스/드레인 콘택트(104)에 물리적으로 그리고 전기적으로 결합된다. 게이트 콘택트(128)는 도 18과 관련하여 위에서 논의된 것과 유사한 방법을 사용하여 게이트 콘택트 개구(120) 내에 형성될 수 있다.
도 57은 게이트 콘택트(128)가 형성된 후, 도 56의 영역(70H)의 추가 세부 사항을 도시한다. 제2 ILD(110)를 통해 연장되는 게이트 콘택트(128) 부분은 상부 폭(WU2)을 가지며, 에칭 정지 층(108)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI2)을 가지며, 버퍼 층들(144 및 146)을 통해 연장되는 게이트 콘택트(128) 부분은 중간 폭(WI3)을 가지며, 게이트 마스크(102)를 통해 연장되는 게이트 콘택트(128) 부분은 하부 폭(WL2)을 갖는다.
실시예들은 장점을 달성할 수 있다. 동일한 에칭 공정들에 대해, 게이트 마스크(102) 및 제2 ILD(110)보다 높은 에칭 선택도를 갖는 물질로 에칭 정지 층(108)을 형성함으로써, 에칭 정지 층(108)의 오버 에칭량이 감소될 수 있다. 후속 처리에서의 부하 효과는 에칭 정지 층(108)의 오버 에칭을 감소시킴으로써 감소될 수 있다. 또한, 유전체 보호제를 포함하는 에칭 용액으로 에칭 정지 층(108)을 개방함으로써, 소스/드레인 콘택트 개구(112) 및 게이트 콘택트 개구(120)를 형성할 때 에칭 정지 층(108)의 측면 에칭량은 감소될 수 있다. 에칭 정지 층(108)의 측면 에칭을 감소시키는 것은 상부 소스/드레인 콘택트(118) 및 게이트 콘택트(128)의 전류 누설량이 감소될 수 있게 한다.
일 실시예에서, 방법은 제1 층간 유전체(ILD) 위에 에칭 정지 층을 성막하는 단계 - 에칭 정지 층은 제1 유전체 물질을 포함함 - ; 에칭 정지 층 위에 제2 ILD를 성막하는 단계; 제1 건식 에칭 공정으로 제2 ILD를 통한 제1 개구를 에칭하는 단계 - 제1 개구는 에칭 정지 층의 제1 영역을 노출시키고, 제1 영역은 제1 건식 에칭 공정에 의해 제2 유전체 물질로 변형되고, 에칭 정지 층의 제2 영역은 제2 ILD에 의해 커버된 상태로 유지되며, 제1 건식 에칭 공정 후 제2 영역은 제1 유전체 물질임 - ; 및 제1 습식 에칭 공정으로 에칭 정지 층을 통해 제1 개구를 연장시키는 단계 - 에칭 정지 층은 제1 습식 에칭 공정 동안 제1 에칭 용액에 노출되고, 제1 에칭 용액은 제1 유전체 물질을 위한 유전체 보호제 및 제2 유전체 물질을 위한 에칭제를 포함함 - 를 포함한다.
본 방법의 일부 실시예들에서, 제1 유전체 물질은 알루미늄 산화물이고, 제2 유전체 물질은 알루미늄 염화물 또는 알루미늄 브롬화물이다. 본 방법의 일부 실시예들에서, 에칭제는 플루오르화 수소산 또는 암모니아이고, 유전체 보호제는 과산화수소 또는 오존이다. 일부 실시예들에서, 방법은 반도체 기판 위에 제1 전도성 피처를 형성하는 단계 - 제1 전도성 피처는 제1 전도성 물질을 포함함 - ; 및 제1 전도성 피처 위에 제1 ILD를 성막하는 단계를 더 포함하고, 제1 에칭 용액은 제1 전도성 물질을 위한 제1 금속 보호제를 더 포함한다. 일부 실시예들에서, 방법은 제1 개구 내에 제1 콘택트를 형성하는 단계 - 제1 콘택트는 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합되고, 제1 콘택트는 제2 전도성 물질을 포함함 - ; 제2 건식 에칭 공정으로 제2 ILD를 통한 제2 개구를 에칭하는 단계; 및 제2 습식 에칭 공정으로 에칭 정지 층을 통해 제2 개구를 연장시키는 단계 - 에칭 정지 층은 제2 습식 에칭 공정 동안 제2 에칭 용액에 노출되고, 제2 에칭 용액은 유전체 보호제, 에칭제, 제1 금속 보호제, 및 제2 전도성 물질을 위한 제2 금속 보호제를 포함함 - 를 더 포함한다. 본 방법의 일부 실시예들에서, 제1 전도성 물질은 코발트이고, 제2 전도성 물질은 텅스텐이다. 본 방법의 일부 실시예들에서, 제1 금속 보호제는 메틸 또는 에틸 측쇄를 갖는 벤조트리아졸 중합체이고, 제2 금속 보호제는 염소 측쇄를 갖는 벤조트리아졸 중합체이다. 일부 실시예들에서, 방법은 반도체 기판 위에 제2 전도성 피처를 형성하는 단계; 제2 전도성 피처 위에 마스크를 성막하는 단계; 및 마스크 위에 에칭 정지 층을 성막하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 제3 건식 에칭 공정으로 마스크를 통해 제2 개구를 연장시키는 단계; 및 제2 개구 내에 제2 콘택트를 형성하는 단계 - 제2 콘택트는 제2 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - 를 더 포함한다. 일부 실시예들에서, 방법은 마스크 위에 버퍼 층을 성막하는 단계 - 에칭 정지 층은 버퍼 층 위에 성막됨 - ; 및 제3 건식 에칭 공정으로 버퍼 층을 통해 제2 개구를 연장시키는 단계를 더 포함한다. 일부 실시예들에서, 방법은 에칭 정지 층 위에 버퍼 층을 성막하는 단계 - 제2 ILD는 버퍼 층 위에 성막됨 - ; 및 제1 건식 에칭 공정으로 버퍼 층을 통해 제1 개구를 연장시키는 단계를 더 포함한다.
일 실시예에서, 디바이스는 반도체 기판; 반도체 기판 위의 제1 층간 유전체(ILD); 제1 ILD를 통해 연장되는 제1 전도성 피처; 제1 전도성 피처 및 제1 ILD 위의 제1 에칭 정지 층 - 제1 에칭 정지 층은 제1 유전체 물질임 - ; 제1 에칭 정지 층 위의 제2 ILD; 제2 ILD를 통해 연장되는 제1 부분 및 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 콘택트는 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - ; 및 콘택트의 제2 부분을 둘러싸는 제1 보호 층 - 콘택트의 제1 부분은 제1 보호 층이 없고, 제1 보호 층은 제2 유전체 물질이고, 제2 유전체 물질은 제1 유전체 물질과 상이함 - 을 포함한다.
디바이스의 일부 실시예들에서, 제1 에칭 정지 층은 알루미늄 산화물이다. 디바이스의 일부 실시예들에서, 제1 보호 층은 알루미늄 수산화물이다. 디바이스의 일부 실시예들에서, 콘택트의 제1 부분은 제1 폭을 갖고, 콘택트의 제2 부분은 제2 폭을 가지며, 제2 폭은 제1 거리만큼 제1 폭보다 크고, 제1 거리는 1 nm 내지 9 nm의 범위에 있다. 일부 실시예들에서, 디바이스는 제1 전도성 피처와 제1 에칭 정지 층 사이에 배치된 버퍼 층을 더 포함하고, 콘택트는 버퍼 층을 통해 연장되는 제3 부분을 가지며, 콘택트의 제3 부분은 제1 보호 층이 없다. 일부 실시예들에서, 디바이스는 제1 에칭 정지 층과 제2 ILD 사이에 배치된 버퍼 층을 더 포함하고, 콘택트는 버퍼 층을 통해 연장되는 제3 부분을 가지며, 콘택트의 제3 부분은 제1 보호 층이 없다. 일부 실시예들에서, 디바이스는 버퍼 층과 제2 ILD 사이에 배치된 제2 에칭 정지 층 - 제2 에칭 정지 층은 제1 유전체 물질이고, 콘택트는 제2 에칭 정지 층을 통해 연장되는 제4 부분을 가짐 - ; 및 콘택트의 제4 부분을 둘러싸는 제2 보호 층 - 제2 보호 층은 제2 유전체 물질임 - 을 더 포함한다. 일부 실시예들에서, 디바이스는 제1 ILD와 제1 에칭 정지 층 사이에 배치된 제1 버퍼 층 - 콘택트는 제1 버퍼 층을 통해 연장되는 제3 부분을 가지며, 콘택트의 제3 부분은 제1 보호 층이 없음 - ; 및 제1 에칭 정지 층과 제2 ILD 사이에 배치된 제2 버퍼 층 - 콘택트는 제2 버퍼 층을 통해 연장되는 제4 부분을 가지며, 콘택트의 제4 부분은 제1 보호 층이 없음 - 을 더 포함한다.
일 실시예에서, 디바이스는 반도체 기판; 반도체 기판 위의 제1 전도성 피처; 제1 전도성 피처 위의 제1 에칭 정지 층 - 제1 에칭 정지 층은 제1 유전체 물질임 - ; 제1 에칭 정지 층 위의 층간 유전체(ILD); 및 ILD를 통해 연장되는 제1 부분 및 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 콘택트는 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - 을 포함하고, 여기서 콘택트의 제1 부분은 제1 폭을 가지며, 콘택트의 제2 부분은 제2 폭을 가지며, 제2 폭은 제1 거리만큼 제1 폭보다 크고, 제1 거리는 1 nm 내지 9 nm의 범위에 있다.
[실시예 1] 방법으로서,
제1 층간 유전체(inter-layer dielectric; ILD) 위에 에칭 정지 층을 성막하는 단계 - 상기 에칭 정지 층은 제1 유전체 물질을 포함함 - ;
상기 에칭 정지 층 위에 제2 ILD를 성막하는 단계;
제1 건식 에칭 공정으로 상기 제2 ILD를 통한 제1 개구를 에칭하는 단계 - 상기 제1 개구는 상기 에칭 정지 층의 제1 영역을 노출시키고, 상기 제1 영역은 상기 제1 건식 에칭 공정에 의해 제2 유전체 물질로 변형되고, 상기 에칭 정지 층의 제2 영역은 상기 제2 ILD에 의해 커버된 상태로 유지되며, 상기 제1 건식 에칭 공정 후 상기 제2 영역은 상기 제1 유전체 물질임 - ; 및
제1 습식 에칭 공정으로 상기 에칭 정지 층을 통해 상기 제1 개구를 연장시키는 단계 - 상기 에칭 정지 층은 상기 제1 습식 에칭 공정 동안 제1 에칭 용액에 노출되고, 상기 제1 에칭 용액은 상기 제1 유전체 물질을 위한 유전체 보호제 및 상기 제2 유전체 물질을 위한 에칭제를 포함함 -
를 포함하는, 방법.
[실시예 2] 실시예 1에 있어서,
상기 제1 유전체 물질은 알루미늄 산화물이고, 상기 제2 유전체 물질은 알루미늄 염화물 또는 알루미늄 브롬화물인 것인, 방법.
[실시예 3] 실시예2에 있어서,
상기 에칭제는 플루오르화 수소산 또는 암모니아이고, 상기 유전체 보호제는 과산화수소 또는 오존인 것인, 방법.
[실시예 4] 실시예 1에 있어서,
반도체 기판 위에 제1 전도성 피처를 형성하는 단계 - 상기 제1 전도성 피처는 제1 전도성 물질을 포함함 - ; 및
상기 제1 전도성 피처 위에 상기 제1 ILD를 성막하는 단계
를 더 포함하고,
제1 에칭 용액은 상기 제1 전도성 물질을 위한 제1 금속 보호제를 더 포함하는 것인, 방법.
[실시예 5] 실시예 4에 있어서,
상기 제1 개구 내에 제1 콘택트를 형성하는 단계 - 상기 제1 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합되고, 상기 제1 콘택트는 제2 전도성 물질을 포함함 - ;
제2 건식 에칭 공정으로 상기 제2 ILD를 통한 제2 개구를 에칭하는 단계; 및
제2 습식 에칭 공정으로 상기 에칭 정지 층을 통해 상기 제2 개구를 연장시키는 단계 - 상기 에칭 정지 층은 상기 제2 습식 에칭 공정 동안 제2 에칭 용액에 노출되고, 상기 제2 에칭 용액은 상기 유전체 보호제, 상기 에칭제, 상기 제1 금속 보호제, 및 상기 제2 전도성 물질을 위한 제2 금속 보호제를 포함함 -
를 더 포함하는, 방법.
[실시예 6] 실시예 5에 있어서,
상기 제1 전도성 물질은 코발트이고, 상기 제2 전도성 물질은 텅스텐인 것인, 방법.
[실시예 7] 실시예 6에 있어서,
상기 제1 금속 보호제는 메틸 또는 에틸 측쇄를 갖는 벤조트리아졸 중합체이고, 상기 제2 금속 보호제는 염소 측쇄를 갖는 벤조트리아졸 중합체인 것인, 방법.
[실시예 8] 실시예 5에 있어서,
상기 반도체 기판 위에 제2 전도성 피처를 형성하는 단계;
상기 제2 전도성 피처 위에 마스크를 성막하는 단계; 및
상기 마스크 위에 상기 에칭 정지 층을 성막하는 단계
를 더 포함하는, 방법.
[실시예 9] 실시예 8에 있어서,
제3 건식 에칭 공정으로 상기 마스크를 통해 상기 제2 개구를 연장시키는 단계; 및
상기 제2 개구 내에 제2 콘택트를 형성하는 단계 - 상기 제2 콘택트는 상기 제2 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 -
를 더 포함하는, 방법.
[실시예 10] 실시예 9에 있어서,
상기 마스크 위에 버퍼 층을 성막하는 단계 - 상기 에칭 정지 층은 상기 버퍼 층 위에 성막됨 - ; 및
상기 제3 건식 에칭 공정으로 상기 버퍼 층을 통해 상기 제2 개구를 연장시키는 단계
를 더 포함하는, 방법.
[실시예 11] 실시예 1에 있어서,
상기 에칭 정지 층 위에 버퍼 층을 성막하는 단계 - 상기 제2 ILD는 상기 버퍼 층 위에 성막됨 - ; 및
상기 제1 건식 에칭 공정으로 상기 버퍼 층을 통해 상기 제1 개구를 연장시키는 단계
를 더 포함하는, 방법.
[실시예 12] 디바이스로서,
반도체 기판;
상기 반도체 기판 위의 제1 층간 유전체(ILD);
상기 제1 ILD를 통해 연장되는 제1 전도성 피처;
상기 제1 전도성 피처 및 상기 제1 ILD 위의 제1 에칭 정지 층 - 상기 제1 에칭 정지 층은 제1 유전체 물질임 - ;
상기 제1 에칭 정지 층 위의 제2 ILD;
상기 제2 ILD를 통해 연장되는 제1 부분 및 상기 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 상기 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - ; 및
상기 콘택트의 상기 제2 부분을 둘러싸는 제1 보호 층 - 상기 콘택트의 상기 제1 부분은 상기 제1 보호 층이 없고, 상기 제1 보호 층은 제2 유전체 물질이고, 상기 제2 유전체 물질은 상기 제1 유전체 물질과 상이함 -
을 포함하는, 디바이스.
[실시예 13] 실시예 12에 있어서,
상기 제1 에칭 정지 층은 알루미늄 산화물인 것인, 디바이스.
[실시예 14] 실시예 12에 있어서,
상기 제1 보호 층은 알루미늄 수산화물인 것인, 디바이스.
[실시예 15] 실시예 12에 있어서,
상기 콘택트의 상기 제1 부분은 제1 폭을 갖고, 상기 콘택트의 상기 제2 부분은 제2 폭을 가지며, 상기 제2 폭은 제1 거리만큼 상기 제1 폭보다 크고, 상기 제1 거리는 1 nm 내지 9 nm의 범위 내에 있는 것인, 디바이스.
[실시예 16] 실시예 12에 있어서,
상기 제1 전도성 피처와 상기 제1 에칭 정지 층과의 사이에 배치된 버퍼 층
을 더 포함하고,
상기 콘택트는 상기 버퍼 층을 통해 연장되는 제3 부분을 가지며, 상기 콘택트의 상기 제3 부분은 상기 제1 보호 층이 없는 것인, 디바이스.
[실시예 17] 실시예 12에 있어서,
상기 제1 에칭 정지 층과 상기 제2 ILD와의 사이에 배치된 버퍼 층
을 더 포함하고,
상기 콘택트는 상기 버퍼 층을 통해 연장되는 제3 부분을 가지며, 상기 콘택트의 상기 제3 부분은 상기 제1 보호 층이 없는 것인, 디바이스.
[실시예 18] 실시예 17에 있어서,
상기 버퍼 층과 상기 제2 ILD와의 사이에 배치된 제2 에칭 정지 층 - 상기 제2 에칭 정지 층은 상기 제1 유전체 물질이고, 상기 콘택트는 상기 제2 에칭 정지 층을 통해 연장되는 제4 부분을 가짐 - ; 및
상기 콘택트의 상기 제4 부분을 둘러싸는 제2 보호 층 - 상기 제2 보호 층은 상기 제2 유전체 물질임 -
을 더 포함하는, 디바이스.
[실시예 19] 실시예 12에 있어서,
상기 제1 ILD와 상기 제1 에칭 정지 층과의 사이에 배치된 제1 버퍼 층 - 상기 콘택트는 상기 제1 버퍼 층을 통해 연장되는 제3 부분을 가지며, 상기 콘택트의 상기 제3 부분은 상기 제1 보호 층이 없음 - ; 및
상기 제1 에칭 정지 층과 상기 제2 ILD와의 사이에 배치된 제2 버퍼 층 - 상기 콘택트는 상기 제2 버퍼 층을 통해 연장되는 제4 부분을 가지며, 상기 콘택트의 상기 제4 부분은 상기 제1 보호 층이 없음 -
을 더 포함하는, 디바이스.
[실시예 20] 디바이스로서,
반도체 기판;
상기 반도체 기판 위의 제1 전도성 피처;
상기 제1 전도성 피처 위의 제1 에칭 정지 층 - 상기 제1 에칭 정지 층은 제1 유전체 물질임 - ;
상기 제1 에칭 정지 층 위의 층간 유전체(ILD); 및
상기 ILD를 통해 연장되는 제1 부분 및 상기 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 상기 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 -
을 포함하고,
상기 콘택트의 상기 제1 부분은 제1 폭을 가지며, 상기 콘택트의 상기 제2 부분은 제2 폭을 가지며, 상기 제2 폭은 제1 거리만큼 상기 제1 폭보다 크고, 상기 제1 거리는 1 nm 내지 9 nm의 범위 내에 있는 것인, 디바이스.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 방법에 있어서,
    제1 층간 유전체(inter-layer dielectric; ILD) 위에 에칭 정지 층을 성막하는 단계 - 상기 에칭 정지 층은 제1 유전체 물질을 포함함 - ;
    상기 에칭 정지 층 위에 제2 ILD를 성막하는 단계;
    제1 건식 에칭 공정으로 상기 제2 ILD를 통한 제1 개구를 에칭하는 단계 - 상기 제1 개구는 상기 에칭 정지 층의 제1 영역을 노출시키고, 상기 제1 영역은 상기 제1 건식 에칭 공정에 의해 제2 유전체 물질로 변형되고, 상기 에칭 정지 층의 제2 영역은 상기 제2 ILD에 의해 커버된 상태로 유지되며, 상기 제1 건식 에칭 공정 후 상기 제2 영역은 상기 제1 유전체 물질임 - ; 및
    제1 습식 에칭 공정으로 상기 에칭 정지 층을 통해 상기 제1 개구를 연장시키는 단계 - 상기 에칭 정지 층은 상기 제1 습식 에칭 공정 동안 제1 에칭 용액에 노출되고, 상기 제1 에칭 용액은 상기 제1 유전체 물질을 위한 유전체 보호제 및 상기 제2 유전체 물질을 위한 에칭제를 포함함 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    반도체 기판 위에 제1 전도성 피처를 형성하는 단계 - 상기 제1 전도성 피처는 제1 전도성 물질을 포함함 - ; 및
    상기 제1 전도성 피처 위에 상기 제1 ILD를 성막하는 단계
    를 더 포함하고,
    제1 에칭 용액은 상기 제1 전도성 물질을 위한 제1 금속 보호제를 더 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 개구 내에 제1 콘택트를 형성하는 단계 - 상기 제1 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합되고, 상기 제1 콘택트는 제2 전도성 물질을 포함함 - ;
    제2 건식 에칭 공정으로 상기 제2 ILD를 통한 제2 개구를 에칭하는 단계; 및
    제2 습식 에칭 공정으로 상기 에칭 정지 층을 통해 상기 제2 개구를 연장시키는 단계 - 상기 에칭 정지 층은 상기 제2 습식 에칭 공정 동안 제2 에칭 용액에 노출되고, 상기 제2 에칭 용액은 상기 유전체 보호제, 상기 에칭제, 상기 제1 금속 보호제, 및 상기 제2 전도성 물질을 위한 제2 금속 보호제를 포함함 -
    를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제1 전도성 물질은 코발트이고, 상기 제2 전도성 물질은 텅스텐인 것인, 방법.
  5. 제3항에 있어서,
    상기 반도체 기판 위에 제2 전도성 피처를 형성하는 단계;
    상기 제2 전도성 피처 위에 마스크를 성막하는 단계; 및
    상기 마스크 위에 상기 에칭 정지 층을 성막하는 단계
    를 더 포함하는, 방법.
  6. 제5항에 있어서,
    제3 건식 에칭 공정으로 상기 마스크를 통해 상기 제2 개구를 연장시키는 단계; 및
    상기 제2 개구 내에 제2 콘택트를 형성하는 단계 - 상기 제2 콘택트는 상기 제2 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 -
    를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 마스크 위에 버퍼 층을 성막하는 단계 - 상기 에칭 정지 층은 상기 버퍼 층 위에 성막됨 - ; 및
    상기 제3 건식 에칭 공정으로 상기 버퍼 층을 통해 상기 제2 개구를 연장시키는 단계
    를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 에칭 정지 층 위에 버퍼 층을 성막하는 단계 - 상기 제2 ILD는 상기 버퍼 층 위에 성막됨 - ; 및
    상기 제1 건식 에칭 공정으로 상기 버퍼 층을 통해 상기 제1 개구를 연장시키는 단계
    를 더 포함하는, 방법.
  9. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 층간 유전체(ILD);
    상기 제1 ILD를 통해 연장되는 제1 전도성 피처;
    상기 제1 전도성 피처 및 상기 제1 ILD 위의 제1 에칭 정지 층 - 상기 제1 에칭 정지 층은 제1 유전체 물질임 - ;
    상기 제1 에칭 정지 층 위의 제2 ILD;
    상기 제2 ILD를 통해 연장되는 제1 부분 및 상기 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 상기 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 - ; 및
    상기 콘택트의 상기 제2 부분을 둘러싸는 제1 보호 층 - 상기 콘택트의 상기 제1 부분은 상기 제1 보호 층이 없고, 상기 제1 보호 층은 제2 유전체 물질이고, 상기 제2 유전체 물질은 상기 제1 유전체 물질과 상이함 -
    을 포함하는, 디바이스.
  10. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 전도성 피처;
    상기 제1 전도성 피처 위의 제1 에칭 정지 층 - 상기 제1 에칭 정지 층은 제1 유전체 물질임 - ;
    상기 제1 에칭 정지 층 위의 층간 유전체(ILD); 및
    상기 ILD를 통해 연장되는 제1 부분 및 상기 제1 에칭 정지 층을 통해 연장되는 제2 부분을 갖는 콘택트 - 상기 콘택트는 상기 제1 전도성 피처에 물리적으로 그리고 전기적으로 결합됨 -
    을 포함하고,
    상기 콘택트의 상기 제1 부분은 제1 폭을 가지며, 상기 콘택트의 상기 제2 부분은 제2 폭을 가지며, 상기 제2 폭은 제1 거리만큼 상기 제1 폭보다 크고, 상기 제1 거리는 1 nm 내지 9 nm의 범위 내에 있는 것인, 디바이스.
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