KR20210085055A - 표시장치 - Google Patents

Abstract

본 발명은 표시장치에 관한 것으로, 이 표시장치는 연성 회로 기판, 소스 드라이브 IC, 및 레벨 시프터 중 적어도 하나에 배치된 단락 센싱부를 포함한다. 단락 불량 센싱부는 센싱 모드에서 플래그 신호를 발생한다. 단락 불량 센싱부는 샘플 전압이 인가되는 저항; 및 상기 연성 회로 기판의 배선, 상기 레벨 시프터의 출력 단자, 및 상기 소스 드라이브 IC의 출력 단자 중 어느 하나로부터 수신된 센싱 전압을 미리 설정된 기준 전압과 비교하는 비교기를 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 단락 불량 센싱 기능을 갖는 표시장치에 관한 것이다.

평판 표시장치(Flat Panel Display, FPD) 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다.

평판 표시장치는 입력 영상의 픽셀 데이터를 픽셀들에 기입하는 표시패널 구동회로와, 표시패널 구동회로를 제어하는 타이밍 콘트롤러(Timing controller) 등을 포함한다. 표시패널 구동회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로와, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등의 표시패널 구동회로를 포함한다. 데이터 구동회로는 IC(integrated circuit)로 구현될 수 있다.

표시패널의 구동에 필요한 신호가 표시패널 구동회로에 공급된다. 신호 전송 경로 상에서 도전성 이물질 또는 습기에 의해 전원 배선들이 단락(short circuit)될 수 있다. 이 경우, 표시패널 구동회로와 픽셀들은 정상적으로 구동될 수 없다. 제품 출하전 테스트 공정에서 전원 배선들의 불량을 감지하는 방법이 알려져 있다.

제품 출하후 발생하는 전원 배선들의 진행성 불량을 감지할 수 있는 방법이 없다. 제품 출하 후에 표시장치에 회로의 불량 검사 단계 없이 전원이 입력될 수 있다. 회로 구성 요소들 중에 단락 불량이 발생된 부분은 표시장치에 전원이 인가될 때 물리적 손상이 발생될 수 있고 심한 경우, 회로 일부가 파괴될 수 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 표시장치 구동회로의 단락 불량을 사전에 감지할 수 있고 단락 불량 위치를 빠르고 정확하게 판단할 수 있는 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 표시장치는 복수의 데이터 라인들과 복수의 게이트 라인들이 교차되고 픽셀 어레이가 배치된 표시패널; 상기 표시패널 상에 배치되어 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 입력 신호의 전압 레벨을 시프트하여 상기 게이트 구동부에 공급하는 레벨 시프터; 상기 레벨 시프터가 배치된 인쇄 회로 보드; 디스플레이 모드에서 상기 데이터 라인들에 데이터 신호를 공급하는 소스 드라이브 IC; 및 상기 소스 드라이브 IC가 배치되고 상기 표시패널과 상기 인쇄 회로보드 사이에 연결된 연성 회로 기판를 포함한다.

상기 연성 회로 기판, 상기 소스 드라이브 IC, 및 상기 레벨 시프터 중 적어도 하나는 센싱 모드에서 플래그 신호를 발생하는 단락 불량 센싱부를 포함한다.

상기 단락 불량 센싱부는 샘플 전압이 인가되는 저항; 및 상기 연성 회로 기판의 배선, 상기 레벨 시프터의 출력 단자, 및 상기 소스 드라이브 IC의 출력 단자 중 어느 하나로부터 수신된 센싱 전압을 미리 설정된 기준 전압과 비교하는 비교기를 포함한다.

본 발명은 소스 드라이브 IC, 소스 드라이브 IC가 배치된 연성 회로 기판, 레벨 시프터 중 적어도 하나에 배치된 단락 불량 센싱부를 이용하여 표시패널 구동회로의 단락 불량을 센싱할 수 있다.

본 발명은 표시패널 구동회로에 단락 불량이 센싱될 때 표시패널 구동회로를 디스에이블시켜 표시패널 구동회로의 손상을 방지하여 표시장치의 수명을 연장할 수 있다. 본 발명은 표시패널 구동회로에 단락 불량이 센싱될 때 경고 메시지를 외부로 전송할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는, 첨부 도면은 본 발명에 대한 실시예를 제공하고, 상세한 설명과 함께 본 발명의 기술적 특징을 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 디멀티플렉서 어레이의 스위치 소자들을 보여 주는 회로도이다.
도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 4는 유기 발광 표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 5는 도 4에 도시된 디멀티플렉서와 픽셀 회로의 동작을 보여 주는 파형도이다.
도 6은 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 7 및 도 8은 타이밍 콘트롤러와 레벨 시프터 사이의 배선들을 보여 주는 도면들이다.
도 9는 본 발명의 실시예에 따른 불량 센싱 방법을 개략적으로 보여 주는 흐름도이다.
도 10은 표시패널 구동회로에 단락이 감지될 때 화면 상에 표시되는 경보 메시지 후에 패널 신호가 차단된 화면의 일 예를 보여 주는 도면이다.
도 11은 표시패널 구동회로에 단락이 감지될 때 네크워크를 통해 경보 메시지가 외부로 전송되는 예를 보여 주는 도면이다.
도 12는 본 발명의 제1 실시예에 따른 단락 불량 센싱부를 보여 주는 회로도이다.
도 13은 COF의 배선들과 패드들이 단락될 때 COF와 단락 분량 감지부 사이의 단락 회로를 보여 주는 등가 회로도이다.
도 14a 및 도 14b는 본 발명의 제2 실시예에 따른 단락 불량 센싱부를 보여 주는 회로도들이다.
도 15a 내지 도 15c는 소스 드라이브 IC에 내장된 단락 불량 센싱부와, 이 소스 드라이브 IC의 동작 모드를 보여 주는 회로도들이다.
도 16a 내지 도 16c는 레벨 시프터에 내장된 단락 불량 센싱부와, 이 레벨 시프터의 동작 모드를 보여 주는 회로도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 표시패널 구동회로, 픽셀 어레이, 레벨 시프터 등은 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인으로 흐르기 때문에 전류가 소스로부터 드레인으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

본 발명은 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등 어떠한 평판 표시장치에도 적용 가능하다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치(1000)는 표시패널(100)과, 표시패널 구동회로를 포함한다.

표시패널(100)의 화면은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다.

표시패널(100)의 화면 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱(sensing)되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동회로들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동회로는 디스플레이 모드에서 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다. 표시패널 구동회로는 단락 불량 센싱부(ERC)를 이용하여 센싱 모드에서 단락 불량을 센싱할 수 있다.

데이터 구동부(110)는 디스플레이 모드에서 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 아날로그 감마 보상 전압으로 변환하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 신호(Vdata1~3)는 데이터 라인들(DL)에 공급된다.

데이터 구동부(110)는 도 7 및 도 8에 도시된 소스 드라이브 IC(SIC)에 집적될 수 있다. 소스 드라이브 IC(SIC)는 연성 회로 기판 예를 들어, COF(Chip on film) 상에 실장될 수 있다. 소스 드라이브 IC(SIC) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다.

게이트 구동부(120)는 디스플레이 모드에서 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 타이밍 제어신호를 입력 받아 데이터 신호(Vdata1~3)에 동기되는 게이트 신호(GATE1~3)1를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호(GATE1~3)는 서브 픽셀들(101)의 스위치 소자를 턴-온(turn-on)시켜 데이터 신호(Vdata1~3)의 전압이 충전되는 픽셀 라인을 선택한다. 게이트 신호(GATE1~3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트한다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 디스플레이 모드에서 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.

디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 도 2와 같은 다수의 스위치 소자들을 포함한다.

타이밍 콘트롤러(130)는 디스플레이 모드에서 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호, 단락 불량 센싱을 위한 제어 신호 등을 발생할 수 있다.

게이트 타이밍 제어신호는 스타트 펄스(Gate Start Pulse, VST), 시프트 클럭(GCLK) 등을 포함할 수 있다. 스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다. 타이밍 콘트롤러(130)는 레벨 시프터(140)를 제어하기 위한 제어 신호를 발생할 수 있다.

호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다.

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC에 연결될 수 있다.

레벨 시프터(level shifter, 140)는 타이밍 콘트롤러(130)로부터 수신된 입력 신호의 전압을 시프트하여 출력한다. 레벨 시프터(140)의 입력 신호는 로우 레벨(0V)과 하이 레벨(3.3V)의 TTL(Transistor-transistor logic) 레벨의 신호일 수 있다. 레벨 시프터(140)는 입력 신호의 하이 레벨을 게이트 하이 전압(VGH)으로 변환하고, 입력 신호의 로우 레벨을 게이트 로우 전압(VGL)으로 변환할 수 있다. 레벨 시프터(140)의 입력 신호는 게이트 타이밍 제어신호와, MUX 제어신호를 포함할 수 있다. 레벨 시프터(140)에 의해 전압이 시프트된 게이트 타이밍 제어신호는 게이트 구동부(120)에 공급된다. 레벨 시프터(140)에 의해 전압이 시프트된 MUX 제어신호는 디멀티플렉서(1120) 에 공급된다.

본 발명의 표시장치(1000)는 전원부(400)를 더 포함한다.

전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH, VEH). 게이트 로우 전압(VGL, VEL), 하프 VDD(HVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 하프 VDD 전압은 VDD 대비 1/2 전압으로 낮으며 소스 드라이브 IC의 출력 버퍼 구동 전압으로 이용될 수 있다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다. 전원부(400)로부터 발생된 전원들은 도 9에 도시된 바와 같이 COF를 통해 표시패널(100)에 공급될 수 있다.

도 2는 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)을 보여 주는 회로도이다.

도 2를 참조하면, 데이터 구동부(110)에서 하나의 채널(CH1, CH2)에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(DL1~4) 에 연결될 수 있다. 데이터 라인들(DL1~4)은 TFT(Thin Film Transistor)를 통해 서브 픽셀들의 픽셀 전극(1011~1014)에 연결될 수 있다.

디멀티플렉서 어레이(112)는 다수의 디멀티플렉서들(Demultiplexer)을 포함한다. 디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 둘 이상의 양의 정수) 개인 1:N 디멀티플렉서일 수 있다. MUX 제어신호(MUX1, MUX2)는 디멀티플렉서(21, 22)의 제어 노드에 입력되어 스위치 소자들(M1, M2)의 게이트에 인가된다. MUX 제어신호(MUX1, MUX2)는 스위치 소자들(M1, M2)의 온/오프 타이밍을 제어한다.

디멀티플렉서들(21, 22)은 도 2에서 1:2 디멀티플렉서로 예시되었으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.

디멀티플렉서 어레이(112)는 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제1 채널(CH1)을 통해 출력되는 데이터 신호(Vdata1)를 제1 및 제2 데이터 라인들(DL1, DL2)에 시분할 분배하는 제1 디멀티플렉서(21)와, 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제2 채널(CH2)을 통해 출력되는 데이터 신호(Vdata1)를 제3 및 제4 데이터 라인들(DL3, DL4)에 시분할 분배하는 제2 디멀티플렉서(22)를 포함한다.

스위치 소자들(M1, M2) 각각은 트랜지스터로 구현될 수 있다. 스위치 소자들(M1, M2)은 레벨 시프터(140)를 통해 게이트에 인가되는 MUX 제어신호(MUX1, MUX2)의 게이트 하이 전압(VGH)에 따라 턴-온(turn-on)되어 데이터 구동부(110)의 채널을 데이터 라인(DL1~DL4)에 연결한다.

제1 스위치 소자(M1)는 제1 MUX 신호(MUX1)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제1 데이터 라인(DL1)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제3 데이터 라인(DL3)에 연결된다.

제2 스위치 소자(M2)가 제2 MUX 신호(MUX2)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제2 데이터 라인(DL2)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제4 데이터 라인(DL4)에 연결된다.

도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.

도 3을 참조하면, 서브 픽셀들 각각은 픽셀 전극(1), 공통 전극(2), 액정셀(Clc), 픽셀 전극(31)에 연결된 TFT 및 스토리지 캐패시터(Storage Capacitor, Cst)를 포함한다. TFT는 데이터 라인(DL1~3)과 게이트 라인(GL1)의 교차부에 형성된다. TFT는 게이트 라인(GATE)으로부터의 게이트 신호(GATE)에 응답하여 데이터 라인(DL1~3)으로부터의 데이터 신호(Vdata)의 전압을 픽셀 전극(31)에 공급한다.

픽셀 전극(1)에 데이터 신호 즉, 픽셀 데이터의 데이터 전압이 인가된다. 공통 전극(2)에 픽셀들의 기준 전위인 공통 전압(Vcom)이 인가된다.

유기 발광 표시장치의 서브 픽셀들은 도 4의 예와 같이 발광 다이오드 소자(Organic Light Emitting Diode, “OLED”라 함)를 이용하여 입력 영상의 픽셀 데이터에 따라 빛을 발생하여 영상을 표시한다. 유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 폴더블 디스플레이(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 디스플레이는 응용 분야가 확대되고 있다.

플렉시블 디스플레이는 플라스틱 패널과 같은 유연한 기판을 이용하는 OLED 패널로 구현될 수 있다. 플라스틱 패널의 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이가 형성될 수 있다. 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함할 수 있다.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 및/또는 외부 보상 기술이 적용될 수 있다.

외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 내부 보상 회로는 구동 소자(DT)의 게이트에 연결된 스토리지 커패시터(Cst)와, 스토리지 커패시터(Cst)와 구동 소자(DT) 및 발광 소자(EL)를 연결하는 하나 이상의 스위치 소자들(T1~5)를 포함한다.

멀티플렉서들(21, 22)은 내부 보상 기술이나 외부 보상 기술이 적용된 유기 발광 표시장치 모두에 적용될 수 있다. 도 4는 내부 보상 기술이 적용된 유기 발광 표시장치에 멀티플렉서(21)가 배치된 예를 도시한 것이나, 본 발명은 이에 한정되지 않는다.

도 4 및 도 5를 참조하면, 게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “EM 신호”라 함)를 포함할 수 있다. 도 4에서, GL11~13는 1 픽셀 라인의 서브 픽셀들에 연결된 게이트 라인들이다. 도 5에서, D1(N) 및 D2(N)는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. D1(N+1) 및 D2(N+1)는 제N+1 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. X는 데이터 신호(Vdata)가 없는 구간이다.

전원부(400)는 유기 발광 표시장치에서 픽셀들에 인가되는 픽셀 구동 전압(ELVDD), 저전위 전압(ELVSS), 및 기준 전압(Vref) 등의 픽셀 전원을 출력할 수 있다.

1 수평 기간(1H)은 초기화 기간(Tini), 데이터 기입 기간(Twr), 및 유지 기간(Th)을 포함할 수 있다.

픽셀들은 발광 기간(Tem) 동안 발광될 수 있다. 발광 기간(Tem)은 1 프레임 기간에서 1 수평 기간(1H)을 제외한 1 프레임 기간의 대부분 시간에 해당한다. 데이터 기입 기간(Twr)과 발광 기간(Tem) 사이에 유지 기간(Th)이 추가될 수 있다.

저계조(low gray scale)의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 기간(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 스윙(swing)할 수 있다.

제2 스캔 신호[SCAN2(N)]의 펄스는 제1 스캔 신호[SCAN1(N)] 보다 먼저 게이트 온 전압(VGL)으로 반전되고, 제1 스캔 신호[SCAN1(N)]의 펄스와 동시에 게이트 오프 전압(VGH)으로 반전된다. 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]의 펄스 폭은 1 수평 기간(1H) 이하로 설정될 수 있다.

EM 신호(EM)의 펄스는 데이터 기입 기간(Twr)과 유지 기간(Th) 동안 발광 소자(EL)의 발광을 억제하기 위하여 게이트 하이 전압(VEH)으로 발생될 수 있다. EM 신호(EM)는 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전될 때 게이트 하이 전압(VEH)으로 반전되고, 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]가 게이트 하이 전압(VEH)으로 반전된 후에 게이트 로우 전압(VEL)으로 반전될 수 있다.

초기화 기간(Tini) 동안, 제2 스캔 신호[SCAN2(N)]가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 픽셀 회로의 주요 노드들이 초기화될 수 있다.

데이터 기입 기간(Twr) 동안, 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 데이터 신호(Vdata)가 커패시터(Cst)의 제1 전극에 인가되고, 커패시터(Cst)의 제2 전극에 ELVDD-Vth가 인가된다. 데이터 기입 기간(Twr) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프(turn-off)되어 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 이 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. OLED의 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다.

발광 소자(EL)의 캐소드에 저전위 전원 전압(VSS)이 인가된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 데이터 신호(Vdata)의 전압에 따라 구동 소자(DT)에 의해 조절되는 전류로 발광한다. 발광 소자(EL)의 전류패스는 제4 스위치 소자(T4)에 의해 스위칭된다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 신호(Vdata)의 전압이 충전된다. 서브 픽셀들 각각에서 데이터 신호(Vdata)의 전압은 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 소자(DT)의 문턱 전압 편차가 보상될 수 있다.

제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온(turn-on)되어 데이터 신호(Vdata)의 전압을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]가 인가되는 제1 게이트 라인(GL11)에 연결된 게이트, 데이터 라인(DL1, DL2)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]가 인가되는 제2 게이트 라인(GL12)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(T3)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제1 노드(n1)에 기준 전압(Vref)을 공급한다. 제3 스위치 소자(T3)로 인하여, 초기화 기간(Tini)과 발광 기간(Tem) 동안 커패시터(Cst)의 제1 전극 전압이 Vref로 초기화된다. 제3 스위치 소자(T3)는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(G13)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vref가 인가되는 Vref 라인에 연결된 제2 전극을 포함한다.

제4 스위치 소자(T4)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(GL13)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(T5)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 초기화 기간(Tini)과 데이터 기입 기간(Twr) 동안 Vref을 제4 노드(n4)에 공급한다. 제5 스위치 소자(T5)의 게이트는 제2 게이트 라인(GL12)에 연결된다. 제5 스위치 소자(T5)의 제1 전극은 Vref 라인에 연결되고, 제5 스위치 소자(T5)의 제2 전극은 제4 노드(n4)에 연결된다.

구동 소자(DT)는 데이터 기입 기간(Twr)에 턴-온된 제2 스위치 소자(T2)에 의해 다이오드(Diode)로 동작된다. 구동 소자(DT)의 문턱 전압(Vth)은 데이터 기입 기간(Twr) 동안 샘플링된다. 구동 소자(DT)는 발광 기간(Tem) 동안 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, ELVDD가 인가되는 ELVDD 라인에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

게이트 구동부(120)는 시프트 레지스터(shift register)를 포함할 수 있다. 타이밍 콘트롤러(130)는 도 6과 같은 게이트 타이밍 제어신호(VST, GCLK)를 발생하여 게이트 구동부(120)를 제어할 수 있다. 게이트 타이밍 제어신호(VST, GCLK)는 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다.

도 6은 게이트 구동부(120)의 시프트 레지스터(shift register)를 개략적으로 보여 주는 도면이다. 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[SR(n-1)~(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 캐리 신호(CAR)를 입력 받고 시프트 클럭(GCLK) 타이밍에 맞추어 출력 신호[OUT(n-1))~(n+2)]를 발생한다. 캐리 신호(CAR)는 이전 스테이지로부터 출력될 수 있다.

스테이지들[SR(n-1)~(n+2)] 각각은 Q 노드와 QB 노드를 충방전하는 제어부(60)와, Q 노드 전압에 따라 게이트 라인을 충전하여 게이트 신호의 파형을 라이징(rising) 시키고 QB 노드 전압에 따라 게이트 라인을 방전시키는 버퍼를 포함한다. 버퍼는 풀업(pull-up) 트랜지스터(Tup)와 풀다운(pull-down) 트랜지스터(Tdn)를 포함한다. 스테이지들[SR(n-1)~(n+2)]의 출력 신호[OUT(n-1)~(n+2)]는 게이트 라인들에 순차적으로 인가되는 게이트 신호이다.

대화면 표시장치에서 콘트롤 보드는 도 7 및 도 8과 같이 두 개 이상의 소스 PCB들(printed circuit board)에 연결될 수 있다.

도 7 및 도 8을 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a, 151b)를 통해 제1 및 제2 소스 PCB들에 연결될 수 있다.

소스 드라이브 IC(SIC)가 실장된 COF는 소스 PCB와 표시패널(100) 사이에 연결된다. COF의 입력 패드들은 소스 PCB의 출력 단자들에 연결된다. COF의 출력 패드들은 표시패널의 입력 패드들에 연결된다. COF의 출력 패드들은 이방선 도전 필름(Anisotropic conductive film, ACF)을 통해 표시패널(100)의 입력 패드들 상에 접착될 수 있다.

타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 7에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들은 FFC(151), 소스 PCB, COF 및 표시패널(100) 상의 LOG(Line On Glass) 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.

레벨 시프터(140)는 도 8에 도시된 바와 같이 소스 PCB들 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB에 실장된 제2 레벨 시프터(142)를 포함할 수 있다. 레벨 시프터들(141, 142) 각각의 입력 단자들은 콘트롤 보드(150), FFC(151) 및 소스 PCB를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결될 수 있다. 레벨 시프터들(141, 142)의 출력 단자들은 소스 PCB, COF 및 표시패널(100) 상의 LOG 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.

게이트 구동부(120)와 가까운 표시패널(100)의 최좌측 및/또는 최우측에 배치된 COF는 도 9에 도시된 바와 같이 게이트 구동부(120)의 전원 또는 픽셀 전원이 인가되는 전원 배선들과 클럭 배선들이 형성될 수 있다.

표시패널 구동회로 특히, COF와 표시패널(100) 간의 본딩(bonding) 부분에서 도전성 이물질 또는 습기로 인하여 전원 배선들 간에 단락(short circuit) 불량이 발생될 수 있다. COF나 본딩 부분에서 단락이 발생되면, 소스 드라이브 IC나 레벨 시프터에서도 단락 발량이 발생된다. 이러한 단락 불량이 존재하는 표시장치(1000)에 전원이 입력되어(Power ON) 표시패널 구동회로가 구동되어 패널 신호(Panel signal)가 발생되면, 단락된 회로에 패널 신호가 인가된다. 패널 신호는 데이터 신호, 게이트 신호, 픽셀 구동 전원 등 픽셀들을 구동하는데 필요한 신를 포함한다. 단락 불량이 존재하는 표시장치에서 패널 신호가 발생되면, 단락된 회로의 손상은 물론, 심한 경우에 소스 드라이브 IC와 레벨 시프터의 물리적 파괴가 야기될 수 있다.

본 발명의 표시장치는 단락 불량 센싱부를 포함한다. 본 발명은 단락 불량 센싱부를 이용하여 표시패널 구동회로의 단락 여부를 실시간 감시(monitor)하여 표시패널 구동회로의 단락이 감지되면 표시패널 구동회로를 디스에이블(disable) 시켜 패널 신호 발생을 차단한다. 표시패널 구동회로의 단락될 때, 표시장치는 화면 상에 경보 메시지(alarm message)를 표시한다.

도 9는 본 발명의 실시예에 따른 불량 센싱 방법을 개략적으로 보여 주는 흐름도이다. 도 10은 표시패널 구동회로에 단락이 감지될 때 화면 상에 표시되는 경보 메시지 후에 패널 신호가 차단된 화면의 일 예를 보여 주는 도면이다. 도 11은 표시패널 구동회로에 단락이 감지될 때 네크워크를 통해 경보 메시지가 외부로 전송되는 예를 보여 주는 도면이다.

도 9 내지 도 10을 참조하면, 표시장치(1000)는 표시패널 구동회로를 자가 진단하여 표시패널 구동회로의 단락을 감시(monitor)한다(S00, S01). 표시장치(1000)의 전원이 입력되면 표시장치(1000)는 단락 불량 센싱부를 구동하여 표시패널 구동회로 특히, 소스 드라이브 IC), COF, 레벨 시프터(LS) 등의 단락 여부를 판단한다.

표시패널 구동회로가 단락되면, 표시장치(1000)는 도 10과 같이 미리 설정된 경보 메시지를 화면 상에 표시한 후에 표시패널 구동회로를 디스에이블시켜 패널 신호를 차단한다(S02).

패널 신호가 차단될 때, 화면은 검게 보인다. 표시장치(1000)는 호스트 시스템(2000)의 통신 모듈에 연결된 유/무선 네트워크를 통해 경보 메시지(AM)를 외부로 전송할 수 있다(SO2). 경보 메시지는 표시장치의 모듈 조립 공정에서 공정 라인에 연결된 공정 제어 시스템(2000)으로 전송될 수 있다. 표시장치의 제품 출하 후에, 경보 메시지는 유/무선 네크워크를 통해 서비스 센터(Warranty and repair service center, 3000)로 전송될 수 있다.

표시장치(1000)의 전원이 입력될 때 표시패널 구동회로의 단락이 감지되지 않을 때, 표시패널 구동회로는 정상적으로 구동되어 패널 신호를 발생하여 입력 영상 신호를 화면 상에 표시한다(S03, S04).

도 12는 본 발명의 제1 실시예에 따른 단락 불량 센싱부를 보여 주는 회로도이다.

도 12를 참조하면, 표시패널 구동회로는 표시패널(100)과 PCB 사이에 연결된 COF를 포함한다.

픽셀 어레이(AA)와 게이트 구동부(120)는 표시패널(100) 상에 배치될 수 있다. 레벨 시프터(LS)는 PCB 상에 배치될 수 있다. 단락 불량 센싱부(ERC)는 PCB 상에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 단락 불량 센싱부(ERC)는 도 14a 내지 도 16c에 도시된 바와 같이 레벨 시프터(LS) 및/또는 소스 드라이브 IC(SIC)에 내장될 수 있다.

소스 드라이브 IC(SIC)는 COF 상에 배치될 수 있다. COF는 클럭 배선들(30), 더미 배선들(33), 데이터 입력 배선들(34), 데이터 출력 배선들(35), PCB의 커넥터에 연결된 입력 패드들(31), 및 표시패널(100)에 연결된 출력 패드들(32)을 포함한다. 입력 패드들(31)은 클럭 배선들(30) 각각의 일측 끝단, 더미 배선들(33) 각각의 일측 끝단, 데이터 입력 배선들(34) 각각의 일측 끝단에 연결되어 커넥터를 통해 PCB의 출력 패드들에 1:1로 연결된다. 출력 패드들(32)은 클럭 배선들(30) 각각의 타측 끝단, 더미 배선들(33) 각각의 타측 끝단, 데이터 출력 배선들(35) 각각의 일측 끝단에 연결되어 ACF를 통해 표시패널(100)의 패드들에 접합된다.

클럭 배선들(30)은 레벨 시프터(LS)의 클럭 출력 단자들을 게이트 구동부(120)의 클럭 입력 단자들에 연결한다. 표시패널 기판 상에 COF와 게이트 구동부(120)를 연결하는 LOG(Line on glass) 클럭 배선(CL)이 형성된다.

데이터 입력 배선들(34) 각각의 타측 끝단에 연결된 패드들은 소스 드라이브 IC(SIC)의 입력 단자들에 연결된다. 데이터 출력 배선들(34) 각각의 타측 끝단에 연결된 패드들은 소스 드라이브 IC(SIC)의 출력 단자들에 연결된다. 데이터 입력 배선들(34)은 타이밍 콘트롤러(130)의 데이터 출력 단자들과 소스 드라이브 IC(SIC)의 입력 단자들에 연결한다.

더미 배선들(30)과, 이 더미 배선들(30)에 연결된 COF와 표시패널(100)의 본딩 공정에서 그들 간의 얼라인(Align) 확인 용도로 이용될 수 있다. 더미 배선들(30)은 얼라인용 이외의 다른 용도로 이용될 수 있다.

레벨 시프터(LS)는 레벨 시프터(LS)의 채널들 각각에서 출력 단자에 연결된 버퍼들을 포함한다. 레벨 시프터(LS)의 버퍼는 제1 및 제2 트랜지스터들(M11, M12)를 이용하여 디스플레이 모드에서 출력 단자를 통해 게이트 하이 전압(VGH)과 게이트 로우 전압 (VGL) 사이에서 스윙하는 신호를 출력한다. 제1 트랜지스터(M11)는 타이밍 콘트롤러(130)의 제어 하에 턴-온(turn-on)되어 게이트 하이 전압(VGH)을 출력 단자에 공급한다. 제2 트랜지스터(M12)는 타이밍 콘트롤러(130)의 제어 하에 턴-온되어 출력 단자를 VGL 노드에 연결하여 출력 단자를 게이트 로우 전압(VGH)까지 방전시킨다.

레벨 시프터(LS)는 그라운드 모드에서 턴-온되는 제3 트랜지스터(M13)를 더 포함한다.

제3 트랜지스터(M13)는 타이밍 콘트롤러(130)에 의해 단락 불량 센싱부(ERC)에 동기된다. 제3 트랜지스터(M13)는 타이밍 콘트롤러(130)의 제어 하에 단락 불량 센싱부(ERC)가 구동될 때 턴-온되어 레벨 시프터(LS)의 출력 단자를 그라운드(GND)에 연결한다.

레벨 시프터(LS)로부터 출력된 스타트 펄스와 시프트 클럭은 클럭 배선들(30)을 통해 데이터 구동부(120)에 공급된다.

소스 드라이브 IC(SIC)는 소스 드라이브 IC(SIC)의 출력 단자들 각각에 연결되어 데이터 신호(Vdata)를 출력하는 출력 버퍼들(AMP) 및 제4 트랜지스터(M31)를 포함한다.

제4 트랜지스터(M31)는 타이밍 콘트롤러(M31)에 의해 단락 불량 센싱부(ERC)와 동기된다. 제4 트랜지스터(M31)는 타이밍 콘트롤러(130)의 제어 하에 단락 불량 센싱부(ERC)가 구동될 때 턴-온되어 소스 드라이브 IC(SIC)의 출력 단자를 그라운드(GND)에 연결한다.

단락 불량 센싱부(ERC)는 샘플 전압(Vsam)이 인가되는 전류 제한 저항(R1)과, 전류 제한 저항(R1)에 연결된 비교기(COMP)를 포함한다. 단락 불량 센싱부(ERC)는 센싱 모드에서 COF, 소스 드라이브 IC(SIC), 및 상기 레벨 시프터 중 적어도 하나의 단락 불량을 지시하는 플래그 신호(Vflag)를 발생할 수 있다.

전류 제한 저항(R1)은 샘플 전압 입력 노드와 COF의 입력 패드(32) 사이에 연결되어 COF로 흐르는 전류를 제한하여 단락 센싱 감도를 높인다. 전류 제한 저항(R1)은 PCB의 출력 패드, 커넥터를 통해 COF의 입력 패드(32)에 연결될 수 있다. 전류 제한 저항(R1)이 없으면 비교기(COMP)의 입력 전압이 단락이 있든 없든 전압 레벨 차이가 작기 때문에 단락 센싱 감도가 낮아진다. 전류 제한 저항(R1)의 저항값과 비교기(COMP)의 기준 전압(Vr)의 전압 레벨은 원하는 단락 센싱 감도와 단락 판단 레벨에 따라 적절히 선택될 수 있다.

전원부(400)는 표시장치(100)의 전원이 입력될 때(Power ON), 단락 불량 센싱부(ERC)에 샘플 전압(Vsam)을 공급한다. 샘플 전압(Vsam)은 3.3V일 수 있으나 이에 한정되지 않는다.

비교기(COMP)는 기준 전압(Vr)이 인가되는 제1 입력 단자(-), 전류 제한 저항(R1)과 COF의 입력 패드 사이의 노드에 연결되어 센싱 전압(Sensed voltage, Vsen)을 입력 받는 제2 입력 단자(+) 및 플래그 신호(Vflag)를 출력하는 출력 단자를 포함한다.

센싱 전압(Vsen)이 인가되는 비교기(COMP1)의 제1 입력 단자(-)와 전류 제한 저항(R1)이 COF의 입력 패드(31)에 연결될 수 있다.

표시장치(1000)에 전원이 입력되면(Power ON), 단락 불량 센싱부(ERC)와 트랜지스터들(M13, M31)이 타이밍 콘트롤러(130)의 제어 하에 구동된다. 트랜지스터들(M13, M31)이 턴-온되면 COF의 배선들이 그라운드(GND)에 연결된다.

도전성 이물질(40)이 COF와 표시패널(100) 간의 본딩 부분에서 도전성 이물질(40)이 있으면, 센싱 전압(Vsen)이 낮아진다. COF의 배선들과 패드들이 단락될 때, 도 13에 도시된 바와 같이 전류 제한 저항(R1)과 도전성 이물로 인한 저항(R2) 사이의 노드에서 센싱 전압(Vsen)이 전압 분배 법칙에 따라 결정된다. 도전성 이물이 없는 경우에 비하여, 도전성 이물로 인하여 COF가 단락되면, 샘플 센싱 전압(Vsen)이 낮아진다.

비교기(COMP)는 기준 전압(Vr)과 센싱 전압(Vsen)을 비교하여 센싱 전압(Vsen)이 기준 전압(Vr) 이상일 때 하이 레벨(High level)의 플래그 신호(Vflag)을 출력한다. 비교기(COMP)는 기준 전압(Vr)과 센싱 전압(Vsen)을 비교하여 센싱 전압(Vsen)이 기준 전압(Vr) 보다 낮아질 때 로우 레벨(Low leven)의 플래그 신호(Vflag)을 출력한다. 따라서, COF의 배선들과 패드들이 단락되면, 플래그 신호(Vflag)의 전압은 로우 레벨이다.

비교기(COMP)의 기준 전압(Vref)에 따라 단락 판단 레벨이 달라질 수 있다. 예를 들어, Vsam = Vr = 3.3V, R1 = 10KΩ, R2 < 10KΩ일 때 Vsen < 3.3V 일 때 단락 불량이 감지된다. Vsam = 3.3V, Vr = 1.6 V, R1 = 10KΩ, R2 < 10KΩ일 때 Vsen < 1.6V 일 때 단락 불량이 감지된다.

로우 레벨의 플래그 신호(Vflag)가 타이밍 콘트롤러(130)에 입력될 때, 미리 설정된 경고 메시지 데이터를 소스 드라이브 IC(SIC)로 전송하여 경고 메시지를 화면 상에 표시할 수 있다. 경고 메지지 데이터는 소스 드라이브 IC(SIC)의 내부 메모리에 저장될 수 있다. 이 경우, 소스 드라이브 IC(SIC)는 플래그 신호(Vflag)에 응답하여 경고 메시지 데이터의 데이터 전압을 출력하여 경고 메시지를 화면 상에 표시할 수 있다. 호스트 시스템(200)은 로우 레벨의 플래그 신호(Vflag)가 수신되면 미리 설정된 경고 메시지(AM)를 통신 모듈과 네트워크를 통해 외부로 전송할 수 있다.

도 14a 및 도 14b는 본 발명의 제2 실시예에 따른 단락 불량 센싱부를 보여 주는 회로도들이다. 도 14a 및 도 14b에서 전류 제한 저항은 생략되어 있다.

도 14a 및 도 14b를 참조하면, 소스 드라이브 IC(SIC)와 레벨 시프터(LS) 중 적어도 하나는 단락 불량 센싱부를 포함할 수 있다.

소스 드라이브 IC(SIC)의 채널들 각각은 단락 불량 센싱부(ERC)의 비교부(COMP)와 전류 제한 저항(R1)을 포함할 수 있다. 소스 드라이브 IC(SIC)의 채널들 각각에서 센싱 전압(Vsen)이 인가되는 비교기(COMP)의 제1 입력 단자(+)와, 전류 제한 저항(RC)이 소스 드라이브 IC(SIC)의 출력 단자에 연결된다. 출력 단자는 COF의 출력 패드(32)에 연결된다.

센싱 모드에서 소스 드라이브 IC(SIC)의 채널들 각각은 출력 단자를 통해 단락 불량을 감지할 수 있다. 센싱 모드는 제1 단계와 제2 단계로 나뉘어질 수 있다. 제1 단계와 제2 단계에서 소스 드라이브 IC(SIC)와 레벨 시프터(LS)의 채널들이 미리 설정된 순서로 순차적으로 단락 불량 여부가 센싱되지만, 순서는 이에 한정되지 않는다는 것에 주의하여야 한다.

제1 단계에서, 소스 드라이브 IC(SIC)는 도 14a와 같이 기수 번째 채널(CODD)의 출력 단자를 통해 샘플 전압(Vsam)을 출력하고, 비교기(COMP)로 센싱 전압(Vsen)을 감지한다. 이 때, 우수 번째 채널(CEVEN)의 출력 단자는 트랜지스터(M31)를 통해 그라운드(GND)에 연결된다. 기수 번째 채널(CODD)로부터 출력된 샘플 전압(Vsam)은 COF 상의 기수 번째 배선들(35)에 인가된다. 제1 단계에서, 소스 드라이브 IC(SIC)의 기수 번째 채널(CODD)의 단락 분량이 비교기(COMP)에 의해 감지될 수 있다.

제1 단계에서, 레벨 시프터(LS)는 도 14b와 같이 기수 번째 채널(LODD)의 출력 단자를 통해 샘플 전압(Vsam)을 출력하고, 비교기(COMP)로 센싱 전압(Vsen)을 감지한다. 이 때, 기수 번째 채널(LEVEN)의 출력 단자는 트랜지스터(M13)를 통해 그라운드(GND)에 연결된다. 기수 번째 채널(LODD)로부터 출력된 샘플 전압(Vsam)은 COF 상의 기수 번째 배선들(30)에 인가된다. 이 때, 레벨 시프터(LS)의 기수 번째 채널(LODD)의 단락 분량이 비교기(COMP)에 의해 감지될 수 있다.

제2 단계에서, 소스 드라이브 IC(SIC)는 도 14b와 같이 우수 번째 채널(CEVEN)의 출력 단자를 통해 샘플 전압(Vsam)을 출력하고, 비교기(COMP)로 센싱 전압(Vsen)을 감지한다. 이 때, 우수 번째 채널(CEVEN)의 출력 단자는 트랜지스터(M31)를 통해 그라운드(GND)에 연결된다. 우수 번째 채널(CEVEN)로부터 출력된 샘플 전압(Vsam)은 COF 상의 우수 번째 배선들(35)에 인가된다. 제2 단계에서, 소스 드라이브 IC(SIC)의 우수 번째 채널(CEVEN)의 단락 분량이 비교기(COMP)에 의해 감지될 수 있다.

제2 단계에서, 레벨 시프터(LS)는 도 14b와 같이 우수 번째 채널(LEVEN)의 출력 단자를 통해 샘플 전압(Vsam)을 출력하고, 비교기(COMP)로 센싱 전압(Vsen)을 감지한다. 이 때, 기수 번째 채널(LODD)의 출력 단자는 트랜지스터(M13)를 통해 그라운드(GND)에 연결된다. 우수 번째 채널(LODD)로부터 출력된 샘플 전압(Vsam)은 COF 상의 우수 번째 배선들(30)에 인가된다. 이 때, 레벨 시프터(LS)의 우수 번째 채널(LEVEN)의 단락 분량이 비교기(COMP)에 의해 감지될 수 있다.

레벨 시프터(LS)는 도 14a 및 도 14b에 도시된 바와 같이 별도의 회로소자들을 추가하지 않고 버퍼(M11, M12)를 이용하여 샘플 전압(Vsam)을 발생할 수 있다. 예를 들어, 제1 트랜지스터(M11)의 게이트 전압을 조정하여 게이트-소스간 전압에 따라 결정되는 출력 전압으로 샘플 전압을 출력할 수 있다. 이 경우, 전류 제한 저항(R1)은 제1 트랜지스터(M11)의 채널 저항으로 대신될 수 있다. 다른 실시예로, 도 16a 내지 도 16c와 같이 별도의 전류 제한 저항과 스위치 소자가 추가될 수 있다.

도 15a 내지 도 15c는 소스 드라이브 IC(SIC)에 내장된 단락 불량 센싱부와, 이 소스 드라이브 IC의 동작 모드를 보여 주는 회로도들이다.

도 15a 내지 도 15c를 참조하면, 소스 드라이브 IC(SIC)의 채널들 각각은 타이밍 콘트롤러(130)의 제어 하에 센싱 모드, 그라운드 모드, 및 디스플레이 모드로 동작할 수 있다.

센싱 모드는 소스 드라이브 IC(SIC)의 채널을 통해 샘플 전압(Vsam)을 출력하고 센싱 전압(Vsen)을 입력 받아 단락 불량을 센싱한다. 그라운드 모드는 소스 드라이브 IC(SIC)의 다른 채널의 센싱 모드와 연동하여 해당 채널을 그라운드(GND)에 연결하거나, 단락 불량 센싱부(ERC) 또는 다른 표시패널 구동회로의 센싱 모드와 연동하여 해당 채널을 그라운드(GND)에 연결한다.

디스플레이 모드에서 입력 영상의 픽셀 데이터가 픽셀들에 기입되어 픽셀 어레이(AA) 상에 영상이 표시된다. 소스 드라이브 IC(SIC)의 채널은 디스플레이 모드에서 DAC로부터 출력되는 데이터 전압(Vdata)을 출력한다. 센싱 모드에서 표시패널 구동회로의 단락 불량이 센싱된다. 센싱 모드에서 소스 드라이브 IC(SIC)의 채널은 샘플 전압(Vsam)을 출력하고 센싱 전압(Vsen)을 기준값(Vr)과 비교하여 단락 불량을 센싱한다. 그라운드 모드에서 소스 드라이브 IC(SIC)의 채널은 그라운드(GND)에 연결된다.

소스 드라이브 IC(SIC)의 채널들 각각은 DAC, 출력 버퍼(AMP), 전류 제한 저항(R1), 비교기(COMP), 스위치 소자들(SW1~SW6), 트랜지스터(M31) 등을 포함한다. 스위치 소자들(SW1~SW6)은 트랜지스터로 구현될 수 있다.

DAC는 픽셀 데이터를 감마보상전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 출력 버퍼(AMP)는 데이터 전압(Vdata)을 손실 없이 출력 단자(OUT1)로 전달한다.

전류 제한 저항(R1)은 출력 버퍼(AMP)와 소스 드라이브 IC의 출력 단자(OUT1) 사이에 연결된다. 비교기(COMP)는 전류 제한 저항(R1)과 플래그 신호 출력 단자(OUT2) 사이에 연결된다. 비교기(COMP)의 제1 입력 단자(-)는 제1 전류 제한 저항(R1)과 출력 단자(OUT1) 사이의 노드에 연결되어 출력 단자(OUT1)로부터 센싱 전압(Vsen)을 입력 받는다.

스위치 소자들(SW1~SW6)은 데이터 신호 패스(path), 샘플 전압 패스 및 센싱 전압 패스를 스위칭한다.

제1 및 제2 스위치 소자들(SW1, SW2)은 디스플레이 모드에서 턴-온된다. 제1 및 제2 스위치 소자들(SW1, SW2)은 센싱 모드와 그라운드 모드에서 오프 상태를 유지할 수 있다. 제1 스위치 소자(SW1)는 DAC와 출력 버퍼(AMP) 사이에 연결되어 디스플레이 모드에서 DAC의 출력 단자를 출력 버퍼(AMP)에 연결한다. 제2 스위치 소자(SW2)는 출력 버퍼(AMP)와 출력 단자(OUT1) 사이에 연결된다. 제1 및 제2 스위치 소자들(SW1, SW2)은 타이밍 콘트롤러(130)의 제어 하에 디스플레이 모드에서 DAC로부터 출력된 데이터 전압(Vdata)이 전송되는 데이터 신호 패스를 연결하고, 센싱 모드와 그라운드 모드에서 데이터 신호 패스를 차단한다.

트랜지스터(M31)는 타이밍 콘트롤러(130)의 제어 하에 그라운드 모드에서 턴-온되어 해당 채널의 출력 단자(OUT1)를 그라운드(GND)에 연결한다. 트랜지스터(M31)는 센싱 모드와 디스플레이 모드에서 오프 상태를 유지한다.

제3 내지 제6 스위치 소자들(SW3~SW6)은 센싱 모드에서 턴-온된다. 제3 내지 제6 스위치 소자들(SW3~SW6)은 디스플레이 모드와 그라운드 모드에서 오프 상태를 유지할 수 있다. 제3 스위치 소자(SW3)는 샘플 전압원과 출력 버퍼(AMP)의 입력 단자(+) 사이에 연결되어 센싱 모드에서 턴-온되어 샘플 전압원을 출력 버퍼(AMP)의 입력 단자(+)에 연결한다. 전원부(400)는 샘플 전압(Vsam)을 출력할 수 있다. 타이밍 콘트롤러(130)는 센싱 모드에서 센싱 전압 데이터를 소스 드라이브 IC(SIC)에 전송하고, DAC는 센싱 전압 데이터를 전원부(400)로부터의 감마 기준 전압으로 변환하여 샘플 전압(Vsam)을 출력할 수 있다. 샘플 전압원은 전원부(400) 또는 DAC일 수 있다.

제4 스위치 소자(SW4)는 출력 버퍼(AMP)와 전류 제한 저항(R1) 사이에 연결되어 센싱 모드에서 턴-온되어 출력 버퍼(AMP)의 출력 단자와 전류 제한 저항(R1)을 연결한다. 제5 스위치 소자(SW5)는 전류 제한 저항(R1)과 출력 단자(OUT1) 사이의 노드와, 비교기(COMP)의 입력 단자(-) 사이에 연결되어 센싱 모드에서 턴-온되어 출력 단자(OUT1)를 비교기(COMP)의 입력 단자(-)에 연결한다. 제6 스위치 소자(SW6)는 비교기(COMP)의 출력 단자와 플래그 신호 출력 단자(OUT2) 사이에 연결되어 센싱 모드에서 턴-온되어 비교기(COMP)의 출력 단자와 플래그 신호 출력 단자(OUT2)를 연결한다.

도 16a 내지 도 16c는 레벨 시프터(LS)에 내장된 단락 불량 센싱부와, 이 레벨 시프터(LS)의 동작 모드를 보여 주는 회로도들이다.

도 16a 내지 도 16c를 참조하면, 레벨 시프터(LS)의 채널들 각각은 타이밍 콘트롤러(130)의 제어 하에 센싱 모드, 그라운드 모드, 및 디스플레이 모드로 동작할 수 있다.

센싱 모드는 레벨 시프터(LS)의 채널을 통해 샘플 전압(Vsam)을 출력하고 센싱 전압(Vsen)을 입력 받아 단락 불량을 센싱한다. 그라운드 모드는 레벨 시프터(LS)의 다른 채널의 센싱 모드와 연동하여 해당 채널을 그라운드(GND)에 연결하거나, 단락 불량 센싱부(ERC) 또는 다른 표시패널 구동회로의 센싱 모드와 연동하여 해당 채널을 그라운드(GND)에 연결한다.

디스플레이 모드에서 입력 영상의 픽셀 데이터가 픽셀들에 기입되어 픽셀 어레이(AA) 상에 영상이 표시된다. 레벨 시프터(LS)의 채널은 디스플레이 모드에서 입력 신호의 전압 레벨을 시프트하여 제1 및 제2 트랜지스터들(M11, M12)을 이용하여 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 신호를 출력한다. 센싱 모드에서 표시패널 구동회로의 단락 불량이 센싱된다. 센싱 모드에서 레벨 시프터(LS)의 채널은 샘플 전압(Vsam)을 출력하고 센싱 전압(Vsen)을 기준값(Vr)과 비교하여 단락 불량을 센싱한다. 그라운드 모드에서 레벨 시프터(LS)의 채널은 그라운드(GND)에 연결된다.

레벨 시프터(LS)의 채널들 각각은 트랜지스터들(M11~M13), 전류 제한 저항(R1), 비교기(COMP), 스위치 소자들(SW11, SW12) 등을 포함한다. 스위치 소자들(SW11, SW12)은 트랜지스터로 구현될 수 있다.

전류 제한 저항(R1)은 레벨 시프터(LS)의 출력 단자(OUT11)와, 샘플 전압원 사이에 연결된다. 샘플 전압원은 전원부(400)일 수 있다. 비교기(COMP)는 전류 제한 저항(R1)과 플래그 신호 출력 단자(OUT12) 사이에 연결된다. 비교기(COMP)의 제1 입력 단자(-)는 제1 전류 제한 저항(R1)과 출력 단자(OUT11) 사이의 노드에 연결되어 출력 단자(OUT11)로부터 센싱 전압(Vsen)을 입력 받는다.

제1 스위치 소자(SW11)는 제1 트랜지스터(M11)와 제2 트랜지스터 사이의 버퍼 출력 노드와, 레벨 시프터(LS)의 출력 단자(OUT11) 사이에 연결된다. 제1 스위치 소자(SW11)는 타이밍 콘트롤러(130)의 제어 하에 디스플레이 모드에서 턴-온되어 버퍼 출력 노드를 출력 단자(OUT11)에 연결한다. 제1 스위치 소자(SW11)는 센싱 모드와 그라운드 모드에서 오프 상태를 유지한다.

제2 스위치 소자(SW12)는 전류 제한 저항(R1)과 레벨 시프터의 출력 단자(OUT11) 사이에 연결된다. 제2 스위치 소자(SW12)는 타이밍 콘트롤러(130)의 제어 하에 센싱 모드에서 턴-온되어 전류 제한 저항(R1)을 출력 단자(OUT11)에 연결한다. 제2 스위치 소자(SW12)는 디스플레이 모드와 그라운드 모드에서 오프 상태를 유지한다.

제3 트랜지스터(M13)는 타이밍 콘트롤러(130)의 제어 하에 그라운드 모드에서 턴-온되어 해당 채널의 출력 단자(OUT11)를 그라운드(GND)에 연결한다. 제3 트랜지스터(M31)는 센싱 모드와 디스플레이 모드에서 오프 상태를 유지한다.

전술한 실시예들은 단독으로 적용되거나 조합될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 비교기 21, 22: 디멀티플렉서
100: 표시패널 110, SIC: 데이터 구동부(소스 드라이브 IC)
120: 게이트 구동부 130 : 타이밍 콘트롤러
140, LS : 레벨 시프터 200: 호스트 시스템
400: 전원부 R1: 전류 제한 저항
ERC: 단락 불량 센싱부

Claims (14)

1. 복수의 데이터 라인들과 복수의 게이트 라인들이 교차되고 픽셀 어레이가 배치된 표시패널;
   상기 표시패널 상에 배치되어 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부;
   입력 신호의 전압 레벨을 시프트하여 상기 게이트 구동부에 공급하는 레벨 시프터;
   상기 레벨 시프터가 배치된 인쇄 회로 보드;
   디스플레이 모드에서 상기 데이터 라인들에 데이터 신호를 공급하는 소스 드라이브 IC; 및
   상기 소스 드라이브 IC가 배치되고 상기 표시패널과 상기 인쇄 회로보드 사이에 연결된 연성 회로 기판를 포함하고,
   상기 연성 회로 기판, 상기 소스 드라이브 IC, 및 상기 레벨 시프터 중 적어도 하나는 센싱 모드에서 플래그 신호를 발생하는 단락 불량 센싱부를 포함하고,
   상기 단락 불량 센싱부는,
   샘플 전압이 인가되는 저항; 및
   상기 연성 회로 기판의 배선, 상기 레벨 시프터의 출력 단자, 및 상기 소스 드라이브 IC의 출력 단자 중 어느 하나로부터 수신된 센싱 전압을 미리 설정된 기준 전압과 비교하는 비교기를 포함하는 표시장치.
2. 제 1 항에 있어서,
   상기 연성 회로 기판은,
   상기 레벨 시프터의 출력 단자들을 상기 게이트 구동부의 클럭 입력 단자들에 연결하는 복수의 클럭 배선들;
   복수의 더미 배선들;
   상기 소스 드라이브 IC의 데이터 입력 단자들에 연결된 데이터 입력 배선들;
   상기 소스 드라이브 IC의 데이터 출력 단자들에 연결된 복수의 데이터 출력 배선들;
   상기 인쇄 회로 보드에 연결된 복수의 입력 패드들; 및
   상기 표시패널에 접합된 복수의 출력 패드들을 포함한 표시장치.
3. 제 2 항에 있어서,
   상기 저항과 상기 비교기가 상기 인쇄 회로 보드 상에 배치되고,
   상기 센싱 전압이 인가되는 상기 비교기의 제1 입력 단자와 상기 저항이 상기 입력 패드에 연결되고,
   상기 비교기의 제2 입력 단자에 상기 기준 전압이 인가되고,
   상기 비교기는 센싱 모드에서 상기 연성 회로 기판의 배선, 상기 레벨 시프터의 출력 단자, 및 상기 소스 드라이브 IC의 출력 단자 중 하나 이상의 단락을 지시하는 플래그 신호를 출력하는 표시장치.
4. 제 3 항에 있어서,
   상기 플래그 신호가 특정 레벨일 때 상기 연성 회로 기판의 배선, 상기 레벨 시프터의 출력 단자, 및 상기 소스 드라이브 IC의 출력 단자 중 하나 이상이 단락된 표시장치.
5. 제 3 항에 있어서,
   상기 디스플레이 모드에서 입력 영상의 픽셀 데이터를 상기 소스 드라이브 IC에 전송하고 상기 소스 드라이브 IC와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러; 및
   통신 모듈을 포함하고 상기 입력 영상의 픽셀 데이터와 타이밍 신호를 상기 타이밍 콘트롤러로 전송하는 호스트 시스템을 포함하는 표시장치.
6. 제 5 항에 있어서,
   상기 플레그 신호가 특정 레벨일 때 상기 픽셀 어레이에 경고 메시지가 표시되는 표시장치.
7. 제 5 항에 있어서,
   상기 플레그 신호가 특정 레벨일 때 상기 통신 모듈을 통해 경고 메시지가 외부로 전송되는 표시장치.
8. 제 3 항에 있어서,
   상기 센싱 모드에서 상기 레벨 시프터와 상기 소스 드라이브 IC가 그라운드 모드로 동작하여 상기 레벨 시프터의 출력 단자와 상기 소스 드라이브 IC의 출력 단자가 그라운드에 연결되는 표시장치.
9. 제 2 항에 있어서,
   상기 소스 드라이브 IC의 채널들 각각은 상기 저항과 상기 비교기를 포함하고,
   상기 소스 드라이브 IC의 채널들 각각은 그라운드 모드에서 출력 단자를 그라운드에 연결하는 트랜지스터를 더 포함하고,
   상기 센싱 전압이 인가되는 상기 비교기의 제1 입력 단자와 상기 저항이 상기 센싱 모드에서 상기 소스 드라이브 IC의 출력 단자에 연결되고,
   상기 비교기의 제2 입력 단자에 상기 기준 전압이 인가되고,
   상기 비교기의 출력 단자는 상기 소스 드라이브 IC의 플래그 신호 출력 단자에 연결되며,
   상기 비교기는 상기 소스 드라이브 IC의 채널들 각각의 단락을 지시하는 플래그 신호를 출력하는 표시장치.
10. 제 9 항에 있어서,
    상기 센싱 모드는 제1 단계 및 제2 단계를 포함하고,
    상기 제1 단계에서 상기 소스 드라이브 IC의 기수 번째 채널들 각각에서 상기 샘플 전압이 상기 저항에 인가되고, 상기 비교기에 센싱 전압이 인가되고,
    상기 제1 단계에서 상기 소스 드라이브 IC의 우수 번째 채널들 각각은 상기 그라운드 모드로 동작하여 상기 소스 드라이브 IC의 출력 단자가 상기 그라운드에 연결되고,
    상기 제2 단계에서 상기 소스 드라이브 IC의 우수 번째 채널들 각각에서 상기 샘플 전압이 상기 저항에 인가되고, 상기 비교기에 센싱 전압이 인가되며,
    상기 제2 단계에서 상기 소스 드라이브 IC의 기수 번째 채널들 각각은 상기 그라운드 모드로 동작하여 상기 소스 드라이브 IC의 출력 단자가 상기 그라운드에 연결되는 표시장치.
11. 제 9 항에 있어서,
    상기 소스 드라이브 IC의 채널들 각각은,
    상기 디스플레이 모드에서 데이터 신호를 출력하는 디지털 아날로그 컨버터;
    상기 디지털 아날로그 컨버터의 출력 단자와 상기 소스 드라이브 IC의 출력 버퍼 사이에 연결되어 상기 디스플레이 모드에서 턴-온되어 상기 디지털 아날로그 컨버터의 출력 단자를 상기 출력 버퍼에 연결하는 제1 스위치 소자;
    상기 출력 버퍼와 상기 소스 드라이브 IC의 출력 단자 사이에 연결되어 상기 디스플레이 모드에서 턴-온되어 상기 출력 버퍼를 상기 소스 드라이브 IC의 출력 단자에 연결하는 제2 스위치 소자;
    상기 샘플 전압을 발생하는 샘플 전압원과 상기 출력 버퍼의 입력 단자 사이에 연결되어 상기 센싱 모드에서 턴-온되어 상기 샘플 전압원을 상기 출력 버퍼의 입력 단자에 연결하는 제3 스위치 소자;
    상기 출력 버퍼의 출력 단자와 상기 저항 사이에 연결되어 상기 센싱 모드에서 턴-온되어 상기 출력 버퍼의 출력 단자와 상기 저항을 연결하는 제4 스위치 소자;
    상기 저항과 상기 소스 드라이브 IC의 출력 단자 사이의 노드와, 상기 비교기의 제1 입력 단자 사이에 연결되어 상기 센싱 모드에서 턴-온되어 상기 소스 드라이브 IC의 출력 단자를 상기 비교기의 제1 입력 단자에 연결하는 제5 스위치 소자; 및
    상기 비교기의 출력 단자와 상기 플래그 신호 출력 단자 사이에 연결되어 상기 센싱 모드에서 턴-온되어 상기 비교기의 출력 단자를 상기 플래그 신호 출력 단자에 연결하는 제6 스위치 소자를 포함하는 표시장치.
12. 제 2 항에 있어서,
    상기 레벨 시프터의 채널들 각각은 상기 저항과 상기 비교기를 포함하고,
    상기 레벨 시프터의 채널들 각각은 그라운드 모드에서 출력 단자를 그라운드에 연결하는 트랜지스터를 더 포함하고,
    상기 비교기의 제1 입력 단자와 상기 저항이 상기 센싱 모드에서 상기 레벨 시프터의 출력 단자에 연결되고,
    상기 비교기의 제2 입력 단자에 상기 기준 전압이 인가되고,
    상기 비교기의 출력 단자는 상기 레벨 시프터의 플래그 신호 출력 단자에 연결되며,
    상기 비교기는 상기 레벨 시프터의 채널들 각각의 단락을 지시하는 플래그 신호를 출력하는 표시장치.
13. 제 12 항에 있어서,
    상기 센싱 모드는 제1 단계 및 제2 단계를 포함하고,
    상기 제1 단계에서 상기 레벨 시프터의 기수 번째 채널들 각각에서 상기 샘플 전압이 상기 저항에 인가되고, 상기 비교기에 센싱 전압이 인가되고,
    상기 제1 단계에서 상기 레벨 시프터의 우수 번째 채널들 각각은 상기 그라운드 모드로 동작하여 상기 레벨 시프터의 출력 단자가 상기 그라운드에 연결되고,
    상기 제2 단계에서 상기 레벨 시프터의 우수 번째 채널들 각각에서 상기 샘플 전압이 상기 저항에 인가되고, 상기 비교기에 센싱 전압이 인가되며,
    상기 제2 단계에서 상기 레벨 시프터의 기수 번째 채널들 각각은 상기 그라운드 모드로 동작하여 상기 레벨 시프터의 출력 단자가 상기 그라운드에 연결되는 표시장치.
14. 제 12 항에 있어서,
    상기 레벨 시프터의 채널들 각각은,
    하이 전압을 스위칭하는 제1 트랜지스터와, 로우 전압을 스위칭하는 제2 트랜지스터를 이용하여 상기 디스플레이 모드에서 상기 레벨 시프터의 출력 단자에 상기 하이 전압과 상기 로우 전압 사이에서 스윙하는 신호를 출력하는 버퍼;
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 버퍼 출력 노드와, 상기 레벨 시프터의 출력 단자 사이에 연결되어 상기 디스플레이 모드에서 턴-온되어 상기 버퍼 출력 노드를 상기 레벨 시프터의 출력 단자에 연결하는 제1 스위치 소자; 및
    상기 저항과 상기 레벨 시프터의 출력 단자 사이에 연결되어 상기 센싱 모드에서 턴-온되어 상기 저항을 상기 레벨 시프터의 출력 단자에 연결하는 제2 스위치 소자를 더 포함하는 표시장치.

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