KR20210084018A - 식각 조성물 및 이를 이용한 집적회로 소자의 제조 방법 - Google Patents

식각 조성물 및 이를 이용한 집적회로 소자의 제조 방법 Download PDF

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Abstract

식각 조성물은 실리콘 막을 식각하기 위한 식각 조성물로서, 질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함한다. 집적회로 소자를 제조하기 위하여, 제1 도핑 농도로 도핑된 실리콘 막과, 상기 제1 도핑 농도와 다른 제2 도핑 농도로 도핑된 에피택셜 막이 적층된 구조물을 준비한다. 상기 식각 조성물을 사용하여 상기 실리콘 막 및 상기 에피택셜 막 중 상기 실리콘 막을 선택적으로 식각한다.

Description

식각 조성물 및 이를 이용한 집적회로 소자의 제조 방법 {Etchant composition and method of manufacturing integrated circuit device using the same}
본 발명의 기술적 사상은 식각 조성물 및 이를 이용한 집적회로 소자의 제조 방법에 관한 것으로, 특히 실리콘 막을 식각하기 위한 식각 조성물 및 이를 이용한 집적회로 소자의 제조 방법에 관한 것이다.
집적회로 소자의 고집적화 및 웨이퍼의 대구경화가 급속도로 진행됨에 따라, 실리콘 막 상에 결정성 물질을 성장시켜 에피택셜 막을 형성하여 얻어진 구조물을 사용하여 집적회로 소자를 제조하는 경우가 점차 증가하고 있다. 또한, 상기 구조물에서 상기 에피택셜 막만 남기기 위하여 상기 구조물로부터 상기 실리콘 막을 선택적으로 제거하는 공정이 수반될 수 있다. 이 경우, 상기 에피택셜 막의 손상 없이 상기 구조물로부터 상기 실리콘 막을 선택적으로 제거할 수 있는 식각 조성물이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 실리콘 막 및 에피택셜 막 중 실리콘 막을 선택적으로 제거할 수 있는 식각 조성물을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 실리콘 막 및 에피택셜 막 중 실리콘 막을 선택적으로 제거할 수 있는 식각 조성물을 이용하는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 식각 조성물은 실리콘 막을 식각하기 위한 식각 조성물로서, 질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 식각 조성물은 실리콘 막을 식각하기 위한 식각 조성물로서, 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 식각 조성물은 도핑된 실리콘 막을 식각하기 위한 식각 조성물로서, 상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고, 상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 트리아졸 화합물, 또는 이들의 조합으로 이루어지고, 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 제1 도핑 농도로 도핑된 실리콘 막과, 상기 제1 도핑 농도와 다른 제2 도핑 농도로 도핑된 에피택셜 막이 적층된 구조물을 준비한다. 질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물을 사용하여 상기 실리콘 막 및 상기 에피택셜 막 중 상기 실리콘 막을 선택적으로 식각한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 제1 도핑 농도로 도핑된 실리콘 막과, 상기 제1 도핑 농도와 다른 제2 도핑 농도로 도핑된 에피택셜 막이 적층된 구조물을 준비한다. 질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물을 사용하여, 상기 실리콘 막 중 상기 에피택셜 막의 반대측의 제1 표면 위에 식각 조성물 코팅층을 형성한다. 상기 실리콘 막이 상기 식각 조성물 코팅층으로 덮인 상태에서 일정 시간 방치하면서 상기 실리콘 막의 적어도 일부의 구조를 개질(modification)한다. 상기 식각 조성물을 사용하여 상기 적어도 일부의 구조가 개질된 상기 실리콘 막을 식각한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 제1 도핑 농도로 도핑된 실리콘 기판과, 상기 실리콘 기판 상에 형성되고 상기 제1 도핑 농도보다 낮은 제2 도핑 농도로 도핑된 에피택셜 막을 포함하는 에피택셜 웨이퍼를 준비한다. 상기 에피택셜 막 내에 복수의 광전 변환 영역을 형성한다. 상기 에피택셜 막 내에 복수의 광전 변환 영역이 있는 상태에서, 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고, 상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 트리아졸 화합물, 또는 이들의 조합으로 이루어지는 식각 조성물을 사용하여 상기 실리콘 기판을 식각한다.
본 발명의 기술적 사상에 의한 식각 조성물은 실리콘 막 및 에피택셜 막이 접해 있는 구조물에서 상기 실리콘 막과 상기 에피택셜 막과의 사이의 도핑 농도 차이가 비교적 작은 경우에도 상기 에피택셜 막에 악영향을 미치지 않고 상기 구조물로부터 실리콘 막을 선택적으로 제거하는 데 효과적으로 사용될 수 있다. 또한, 집적회로 소자를 제조할 때 다양한 목적을 위하여 사용되는 에피택셜 웨이퍼에서 실리콘 기판 상에 형성된 에피택셜 막의 두께가 점차 증가되고 상기 실리콘 기판과 상기 에피택셜 막과의 사이의 도핑 농도 차이가 비교적 작아지는 경우에도 상기 에피택셜 막의 손상 없이 상기 실리콘 기판을 선택적으로 제거할 수 있다. 따라서, 에피택셜 막을 포함하는 집적회로 소자의 성능 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5j는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물은 실리콘 막을 식각하기 위한 식각 조성물로서, 불산과, 질산과, 인산과, 초산과, 질소 화합물과, 물을 포함한다. 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함한다.
예시적인 실시예들에서, 상기 질소 화합물은 암모늄계 화합물로 이루어질 수 있다. 상기 암모늄계 화합물은 암모늄 플루오라이드, 암모늄 바이플루오라이드, 암모늄 아세테이트, 암모늄 포스페이트 모노베이직, 암모늄 포스페이트 디베이직, 암모늄 포스페이트 트리베이직, 암모늄 하이드록사이드, 테트라메틸암모늄 하이드록사이드, 테트라에틸암모늄 하이드록사이드, 테트라부틸암모늄 하이드록사이드, 테트라메틸암모늄 플루오라이드, 테트라부틸암모늄 플루오라이드, 또는 이들의 조합으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 상기 질소 화합물은 우레아 및 우레아 유도체로 이루어지는 군에서 선택될 수 있다. 상기 우레아 유도체는 C1-C7의 알킬기를 포함하는 알킬 우레아, C2-C7의 알킬렌기를 포함하는 알킬렌 우레아, C3-C8의 시클로알킬기를 포함하는 시클로알킬 우레아, C6-C20의 아릴기를 포함하는 아릴 우레아, C1-C7의 히드록시알킬기를 포함하는 히드록시알킬 우레아, 우레아 포스페이트, 우레아 나이트레이트, 이미다졸리디닐 우레아, 히드록시우레아, 과산화우레아, 및 아조디카본아미드(azodicarbonamide)로 이루어지는 군에서 선택될 수 있다. 예를 들면, 상기 알킬 우레아는 메틸 우레아, 1,1-디메틸 우레아, 1,3-디메틸 우레아 등으로 이루어질 수 있다. 상기 알킬렌 우레아는 에틸렌 우레아, 프로필렌 우레아, 부틸렌 우레아 등으로 이루어질 수 있다. 상기 히드록시알킬 우레아는 2-히드록시에틸 우레아 등으로 이루어질 수 있다. 상기 시클로알킬 우레아는 1,3-디시클로헥실 우레아 등으로 이루어질 수 있다. 상기 아릴 우레아는 페닐 우레아, 1,1-디페닐 우레아, 1,3-디페닐 우레아 등으로 이루어질 수 있다.
또 다른 예시적인 실시예들에서, 상기 질소 화합물은 아졸 화합물로 이루어질 수 있다. 상기 아졸 화합물은 트리아졸(triazole) 화합물, 피롤(pyrrole) 화합물, 피라졸(pyrazol) 화합물, 이미다졸(imidazole) 화합물, 테트라졸(tetrazole) 화합물, 펜타졸(pentazole) 화합물, 옥사졸(oxazole) 화합물, 이소옥사졸(isoxazole) 화합물, 티아졸(thiazole) 화합물, 이소티아졸(isothiazole) 화합물 등으로 이루어질 수 있다. 예를 들면, 상기 아졸 화합물은 1,2,4-트리아졸계 화합물로 이루어질 수 있다. 상기 1,2,4-트리아졸계 화합물은 1,2,4-트리아졸, 3-아미노-1,2,4-트리아졸, 4-아미노-1,2,4-트리아졸, 3,5-디아미노-1,2,4-트리아졸, 3,5-디메틸-1,2,4-트리아졸, 3-아미노-5-메틸-1,2,4-트리아졸, 3-메틸-1,2,4-트리아졸-5-카르복실산, 메틸 5-아미노-1,2,4-트리아졸-3-카르복실레이트, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 질산은 식각 대상물인 상기 실리콘 막의 식각 반응을 개시하는 역할을 하는 것으로서, 실리콘을 산화시킬 수 있다. 질산에 의해 실리콘이 산화되는 메카니즘은 화학식 1로 나타낼 수 있다.
[화학식 1]
Si + 4HNO3 → SiO2 + 2H2O + 4NO2
상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로 약 10 중량% 내지 약 20 중량%의 질산을 포함할 수 있다. 상기 식각 조성물 내에서 질산의 함량이 너무 낮으면 실리콘 막의 식각 속도가 너무 느려질 수 있으며, 질산의 함량이 너무 높으면 실리콘 막의 식각 속도를 적절한 수준으로 제어하기 어렵고 실리콘 막의 식각 후 남아 있는 결과물에서 식각 면의 모폴로지(morphology)가 불량해질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 불산은 질산에 의해 형성된 실리콘 산화물을 용해하는 역할을 할 수 있다. 불산에 의한 실리콘 산화물의 용해 메카니즘은 화학식 2로 나타낼 수 있다.
[화학식 2]
SiO2 + 6HF → H2SiF6 + 2H2O
상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로 약 1 중량% 내지 약 15 중량%의 불산을 포함할 수 있다. 상기 식각 조성물 내에서 불산의 함량이 너무 낮으면 실리콘 막의 식각 속도가 너무 느려질 수 있으며, 불산의 함량이 너무 높으면 실리콘 막의 식각 속도가 너무 빨라져서 식각 대상면에 언더컷 현상이 발생하거나 실리콘 계열의 하부 막이 손상되는 결과를 야기할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 인산은 식각 균일도를 향상시키고 식각 면의 프로파일을 양호하게 만들어주는 역할을 할 수 있으며, 상기 식각 조성물의 pH를 적정 수준으로 유지시키는 pH 버퍼 역할을 할 수 있다. 또한, 인산은 상기 식각 조성물의 점도를 적정 수준으로 유지시키는 역할을 할 수 있다. 상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로 약 5 중량% 내지 약 30 중량%의 인산을 포함할 수 있다. 상기 식각 조성물 내에서 인산의 함량이 너무 낮으면 식각 대상면의 프로파일이 불량해질 수 있고, 인산의 함량이 너무 높으면 식각 속도가 느려질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 초산은 질산의 분해를 억제하여 질산을 안정화함으로써 식각 속도를 적정 수준으로 제어하는 역할을 할 수 있다. 또한, 초산은 식각 대상면에 대한 상기 식각 조성물의 습윤성(wettability)을 향상시켜 상기 식각 조성물이 식각 대상면에 잘 흡착되도록 하는 역할을 할 수 있다. 또한, 초산은 상기 식각 조성물의 pH를 적정 수준으로 유지시키는 pH 버퍼 역할을 할 수 있다. 상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로 약 10 중량% 내지 약 50 중량%의 초산을 포함할 수 있다. 상기 식각 조성물 내에서 초산의 함량이 너무 낮거나 너무 높으면 식각 속도를 적정 수준으로 제어하기 어려울 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 상기 질소 화합물은 상기 식각 조성물에 의한 실리콘 막의 식각 속도를 일정하게 유지시키고 서로 다른 도핑 농도를 가지는 실리콘 막들 중 특정한 범위 내에 있는 도핑 농도를 가지는 실리콘 막을 선택적으로 식각할 수 있는 식각 선택비를 향상시키는 역할을 할 수 있다. 상기 식각 조성물을 사용하여 원하는 실리콘 막을 식각하는 동안, 식각 대상 막이 아닌 다른 실리콘 막, 예를 들면 상기 식각 대상 막의 도핑 농도와는 다른 도핑 농도를 가지는 실리콘 막이 상기 식각 조성물에 함께 노출되더라도 상기 다른 도핑 농도를 가지는 실리콘 막의 표면에 상기 질소 화합물이 선택적으로 흡착되어 상기 다른 도핑 농도를 가지는 실리콘 막이 식각되지 않도록 보호하는 역할을 할 수 있다. 상기 질소 화합물은 약 0.5 중량% 내지 약 10 중량%의 양으로 포함될 수 있다. 상기 식각 조성물 내에서 상기 질소 화합물의 함량이 너무 낮으면 상기 식각 조성물의 식각 선택비를 일정하게 유지하는 효과가 감소될 수 있고, 상기 질소 화합물의 함량이 너무 높으면 식각 대상의 실리콘 막의 식각 속도가 너무 느려질 수 있다.
예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 상기 질소 화합물의 함량은 질산, 불산, 인산, 및 초산 각각의 함량보다 더 작을 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에서, 질산의 함량은 상기 질소 화합물의 함량의 적어도 2 배일 수 있다.
예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물은 P형 도판트로 도핑된 단결정 실리콘 막을 식각하기 위한 조성물일 수 있다. 예시적인 실시예들에서, 상기 P형 도판트는 보론 원자(B)일 수 있다. 일 예에서, 상기 식각 조성물은 보론 원자(B)로 약 1.0 × 1017 원자/㎤ 내지 약 5.0 × 1018 원자/㎤ 의 농도로 도핑된 실리콘 막을 식각하기 위한 조성물일 수 있다. 다른 예에서, 상기 식각 조성물은 보론 원자(B)로 약 3.0 × 1017 원자/㎤ 내지 약 1.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막을 식각하기 위한 조성물일 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 공정 P10에서, 제1 도핑 농도로 도핑된 실리콘 막(102)과, 제2 도핑 농도로 도핑된 에피택셜 막(104)이 적층된 구조물(106)을 준비한다. 상기 제1 도핑 농도는 상기 제2 도핑 농도보다 더 클 수 있다.
예시적인 실시예들에서, 에피택셜 막(104)은 실리콘 막(102)의 표면으로부터 에피택셜 성장된 단결정 실리콘 막으로 이루어질 수 있다. 예시적인 실시예들에서, 실리콘 막(102) 및 에피택셜 막(104)은 각각 P형 도판트로 도핑된 실리콘 막일 수 있다. 예를 들면, 실리콘 막(102)은 보론 원자(B)로 약 1.0 × 1017 원자/㎤ 내지 약 5.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지고, 에피택셜 막(104)은 보론 원자(B)로 약 5.0 × 1013 원자/㎤ 내지 약 1.0 × 1016 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어질 수 있다. 실리콘 막(102)에서의 도핑 농도는 에피택셜 막(104)에서의 도핑 농도의 약 10 배 내지 약 1.0 × 104 배 일 수 있다.
도 1의 공정 P20에서, 불산과, 질산과, 인산과, 초산과, 질소 화합물과, 물을 포함하는 식각 조성물(EC)을 사용하여, 실리콘 막(102) 및 에피택셜 막(104) 중 실리콘 막(102)을 선택적으로 식각한다. 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함할 수 있다. 식각 조성물(EC)에 대한 상세한 구성은 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물에 대하여 전술한 바와 같다.
보다 구체적으로 설명하면, 도 2b에 예시한 바와 같이 실리콘 막(102) 중 에피택셜 막(104)의 반대측의 표면(102T) 위에 식각 조성물(EC)을 공급하면서 실리콘 막(102)을 식각하여, 도 2c에 예시한 바와 같이 에피택셜 막(104)을 노출시킬 수 있다.
예시적인 실시예들에서, 식각 조성물(EC)을 사용하여 실리콘 막(102)을 식각하는 공정은 1 개의 구조물(106)을 낱개 단위로 처리하는 매엽식(single wafer type) 식각 장치에서 구조물(106)을 스핀(spin) 방식으로 회전시키면서 수행될 수 있다. 예를 들면, 식각 조성물(EC)을 사용하여 실리콘 막(102)을 식각하기 위하여, 노즐(도시 생략)을 이용하여 식각 조성물(EC)을 실리콘 막(102) 상에 공급하면서 구조물(106)을 약 10 rpm 내지 약 1000 rpm으로 회전시킬 수 있다. 예를 들면, 도 2b에 예시한 바와 같이 식각 조성물(EC)이 실리콘 막(102) 상에 공급되는 동안 구조물(106)을 약 300 rpm 내지 약 700 rpm으로 회전시킬 수 있다. 식각 조성물(EC)은 약 0.5 L/min 내지 약 1.0 L/min의 유속으로 실리콘 막(102) 상에 공급될 수 있다.
그러나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되지 않는다. 예를 들면, 식각 조성물(EC)을 사용하여 실리콘 막(102)을 식각하는 공정은 복수의 구조물(106)을 동시에 처리하는 뱃치식(batch type) 식각 장치를 이용하여 수행될 수도 있다.
식각 조성물(EC)을 사용하여 실리콘 막(102)을 식각하는 공정은 상온에서 수행될 수 있다. 본 명세서에서 사용되는 용어 "상온"은 약 20 ℃ 내지 약 28 ℃이며, 계절에 따라 다를 수 있다.
도 1의 공정 P30에서, 도 2c의 결과물에서 노출된 에피택셜 막(104)을 세정 및 건조한다.
예시적인 실시예들에서, 에피택셜 막(104)을 세정하기 위하여, 순수를 사용할 수 있다. 예를 들면, 에피택셜 막(104)을 약 100 rpm 내지 약 1000 rpm으로 회전시키면서 에피택셜 막(104)의 표면 위에 순수를 약 0.5 L/min 내지 약 2.0 L/min의 유속으로 약 30 초 내지 약 2 분 동안 공급하여 에피택셜 막(104)을 세정하고, 세정된 결과물을 약 100 rpm 내지 약 1000 rpm으로 회전시키면서 건조시킬 수 있다. 상기 세정 및 건조 공정은 실온에서 수행될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3을 참조하면, 공정 P50에서, 도 1의 공정 P10과 도 2a를 참조하여 설명한 바와 같은 방법으로 실리콘 막(102)과 에피택셜 막(104)이 적층된 구조물(106)을 준비한다.
도 3 및 도 4a를 참조하면, 공정 P62에서, 실리콘 막(102) 중 에피택셜 막(104)의 반대측의 표면(102T) 위에 식각 조성물(EC)을 공급하여 실리콘 막(102)의 표면(102T)을 덮는 식각 조성물 코팅층(ECL)을 형성하고, 실리콘 막(102)의 표면(102T)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하여 실리콘 막(102)의 적어도 일부의 구조를 개질(modification) 한다.
예시적인 실시예들에서, 식각 조성물 코팅층(ECL)을 형성하기 위하여 실리콘 막(102)의 표면(102T)에 식각 조성물(EC)을 공급하는 동안과, 실리콘 막(102)의 표면(102T)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하는 동안, 구조물(106)을 약 0 rpm 내지 약 20 rpm으로 회전시킬 수 있다. 식각 조성물 코팅층(ECL)을 형성하기 위하여 상온에서 실리콘 막(102)의 표면(102T)에 식각 조성물(EC)을 약 3 초 내지 약 20 초 동안 약 0.5 L/min 내지 약 1.0 L/min의 유속으로 공급할 수 있다. 실리콘 막(102)의 표면(102T)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하는 것은 상온에서 약 20 초 내지 약 1 분 동안 유지될 수 있다. 실리콘 막(102)의 표면(102T)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하는 동안, 실리콘 막(102)의 적어도 일부의 구조가 개질될 수 있다. 예를 들면, 실리콘 막(102)의 표면(102T)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하는 동안, 식각 조성물 코팅층(ECL)에 포함된 질산이 분해되어 아질산(nitrous acid) 및 수산기 이온(OH-)이 발생될 수 있고, 상기 수산기 이온(OH-)이 실리콘 막(102)을 구성하는 실리콘 원자와 화학 반응하여 실리콘 막(102)의 적어도 일부가 산화되어 실리콘 산화물을 형성할 수 있다. 식각 조성물 코팅층(ECL)에 포함된 불산은 상기 실리콘 산화물의 적어도 일부를 용해시킬 수 있다. 그 결과, 실리콘 막(102)이 식각 조성물 코팅층(ECL)으로 덮인 상태에서 실리콘 막(102)의 적어도 일부의 구조가 개질될 수 있다.
도 3 및 도 4b를 참조하면, 공정 P64에서, 적어도 일부의 구조가 개질된 실리콘 막(102) 위에 식각 조성물(EC)을 공급하면서 실리콘 막(102)을 식각한다. 도 3의 공정 P64에 따라 실리콘 막(102)을 식각하는 공정에 대한 보다 상세한 설명은 도 1의 공정 20 및 도 2b를 참조하여 설명한 바와 같다. 그 결과, 도 2c에 예시한 바와 같이 에피택셜 막(104)이 노출될 수 있다.
도 3의 공정 P70에서, 도 1의 공정 P30에 대하여 설명한 바와 같은 방법으로, 노출된 에피택셜 막(104)을 세정 및 건조한다.
도 1 내지 도 4b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물(EC)을 사용하여 도핑 농도가 서로 다른 실리콘 막(102) 및 에피택셜 막(104)을 포함하는 구조물(106)로부터 실리콘 막(102)을 선택적으로 제거할 수 있으며, 실리콘 막(102)을 선택적으로 제거하는 동안 에피택셜 막(104)의 손상을 최소화할 수 있다. 특히, 실리콘 막(102)과 에피택셜 막(104)과의 사이의 도핑 농도 차이가 비교적 작은 경우에도, 에피택셜 막(104)의 손상 없이 구조물(106)로부터 실리콘 막(102)을 선택적으로 제거할 수 있다.
도 5a 내지 도 5j는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5j를 참조하여 이미지 센서를 제조하기 위한 예시적인 방법을 설명한다.
도 5a를 참조하면, 실리콘 기판(210)과, 실리콘 기판(210) 상에 형성된 에피택셜 막(220)을 포함하는 에피택셜 웨이퍼(EWF)를 준비한다.
실리콘 기판(210)은 제1 도핑 농도로 도핑된 실리콘 막으로 이루어지고, 에피택셜 막(220)은 제1 도핑 농도보다 더 낮은 제2 도핑 농도로 도핑된 실리콘 막으로 이루어질 수 있다.
예시적인 실시예들에서, 실리콘 기판(210)은 단결정 실리콘으로 이루어질 수 있다. 에피택셜 막(220)은 실리콘 기판(210)의 제1 표면(210A)으로부터 에피택셜 성장된 단결정 실리콘 막으로 이루어질 수 있다. 예시적인 실시예들에서, 실리콘 기판(210)은 보론 원자(B)로 약 1.0 × 1017 원자/㎤ 내지 약 5.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지고, 에피택셜 막(220)은 보론 원자(B)로 약 5.0 × 1013 원자/㎤ 내지 약 1.0 × 1016 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어질 수 있다. 예를 들면, 실리콘 기판(210)은 보론 원자(B)로 약 3.0 × 1017 원자/㎤ 내지 약 1.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지고, 에피택셜 막(220)은 보론 원자(B)로 약 8.0 × 1013 원자/㎤ 내지 약 5.0 × 1015 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어질 수 있다. 예시적인 실시예들에서, 실리콘 기판(210)에서의 도핑 농도는 에피택셜 막(220)에서의 도핑 농도의 약 10 배 내지 약 1.0 × 105 배 일 수 있다.
예시적인 실시예들에서, 실리콘 기판(210)의 두께(TH1)는 에피택셜 막(220)의 두께(TH2)보다 더 클 수 있다. 예를 들면, 실리콘 기판(210)의 두께(TH1)는 약 700 ㎛ 내지 약 800 ㎛이고, 에피택셜 막(220)의 두께(TH2)는 약 5 ㎛ 내지 약 20 ㎛, 예를 들면 약 8 ㎛ 내지 약 12 ㎛ 일 수 있으나, 이들에 한정되는 것은 아니다.
도 5b를 참조하면, 에피택셜 막(220)의 상면(220T) 위에 제1 마스크 패턴(230)을 형성하고, 제1 마스크 패턴(230)을 식각 마스크로 이용하여 에피택셜 막(220)의 상면(220T)으로부터 에피택셜 막(220)의 일부를 제거하여 소자 분리 트렌치(DT)를 형성할 수 있다. 에피택셜 막(220) 및 제1 마스크 패턴(230) 상에 소자 분리 트렌치(DT)를 채우는 소자분리 절연막(232)을 형성할 수 있다. 소자분리 절연막(232)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 소자분리 절연막(232) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 에피택셜 막(220) 내에 픽셀 트렌치(PT)를 형성할 수 있다.
도 5c를 참조하면, 픽셀 트렌치(PT) 내부를 채우는 픽셀 소자분리막(240)을 형성한다. 픽셀 소자분리막(240)에 의해 실리콘 기판(210) 내에 복수의 픽셀 영역(PX)이 정의될 수 있다. 픽셀 소자분리막(240)은 픽셀 트렌치(PT)의 내부 측벽을 컨포멀하게 덮는 절연 라이너와, 상기 절연 라이너 상에서 픽셀 트렌치(PT) 내부를 채우는 매립 도전층을 포함할 수 있다. 상기 절연 라이너는 금속 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등으로 이루어질 수 있다. 상기 매립 도전층은 도핑된 폴리실리콘을 포함할 수 있다.
그 후, 에피택셜 막(220)의 상면(220T)이 노출되도록 픽셀 소자분리막(240)의 일부, 소자분리 절연막(232)(도 5b 참조)의 일부, 및 제1 마스크 패턴(230)(도 5b 참조)을 제거할 수 있다.
그 후, 에피택셜 막(220)의 상면(220T)으로부터 이온 주입 공정에 의해 포토다이오드 영역(252) 및 웰 영역(254)을 포함하는 복수의 광전 변환 영역(250)을 형성할 수 있다. 예시적인 실시예들에서, 포토다이오드 영역(252)은 N 형 불순물 도핑 영역으로 이루어지고, 웰 영역(254)은 P 형 불순물 도핑 영역으로 이루어질 수 있다. 복수의 광전 변환 영역(250)은 평면에서 볼 때 매트릭스 형태로 배열될 수 있다. 복수의 광전 변환 영역(250) 각각의 사이에는 픽셀 소자분리막(240)이 배치될 수 있다.
에피택셜 막(220) 위에 전송 게이트(TG)와 전송 게이트 절연막(262)를 포함하는 게이트 구조물들을 형성하고, 에피택셜 막(220)의 상면(220T)으로부터 에피택셜 막(220)의 일부 영역에 불순물 이온을 주입하여 복수의 플로팅 확산 영역(FD)을 형성할 수 있다.
그 후, 에피택셜 막(220)의 상면(220T) 위에서 상기 게이트 구조물들을 덮는 하부 절연막을 형성하고, 상기 하부 절연막 위에 복수의 배선 패턴(272)을 형성하는 공정과, 복수의 배선 패턴(272)을 덮는 중간 절연막을 형성하는 공정을 반복적으로 수행하여 다층 배선 구조(270)를 형성할 수 있다. 다층 배선 구조(270)는 복수의 배선 패턴(272)과, 복수의 배선 패턴(272)을 덮는 층간절연막(274)을 포함할 수 있다. 층간절연막(274)은 상기 하부 절연막 및 상기 중간 절연막을 포함할 수 있다.
본 예에서는 에피택셜 막(220) 중 복수의 픽셀 영역(PX)이 배치되는 일부 영역만 예시적으로 도시하였으나, 에피택셜 막(220)은 복수의 픽셀 영역(PX)의 주위에 배치되는 주변 회로 영역(도시 생략) 및 패드 영역(도시 생략)을 더 포함할 수 있다. 상기 주변 회로 영역은 복수의 픽셀 영역(PX)을 제어하기 위한 다양한 종류의 회로를 포함하는 영역일 수 있다. 예를 들면, 상기 주변 회로 영역은 복수의 트랜지스터를 포함할 수 있고, 상기 복수의 트랜지스터는 복수의 광전 변환 영역(250) 각각에 일정한 신호를 제공하거나, 복수의 광전 변환 영역(250) 각각에서의 출력 신호를 제어하도록 구동될 수 있다. 예를 들면, 상기 복수의 트랜지스터는 타이밍 발생기(timing generator), 행 디코더(row decoder), 행 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그 디지탈 컨버터(analog to digital converter: ADC), 래치부(latch), 열 디코더(column decoder) 등 다양한 종류의 로직 회로를 구성할 수 있다. 상기 패드 영역은 복수의 픽셀 영역(PX)과 상기 주변 회로 영역에 있는 회로에 전기적으로 연결되는 도전 패드를 포함할 수 있다. 상기 도전 패드는 외부로부터 복수의 픽셀 영역(PX)과 상기 주변 회로 영역에 있는 회로에 전원 및 신호를 제공하는 접속 단자로서 기능할 수 있다.
도 5d를 참조하면, 다층 배선 구조(270) 위에 지지 기판(278)을 접착시킬 수 있다. 지지 기판(278)과 층간절연막(274)과의 사이에는 접착층(도시 생략)이 개재될 수 있다. 그 후, 다층 배선 구조(270) 위에 지지 기판(278)이 접착된 결과물을 뒤집어서 실리콘 기판(210)의 제1 표면(210A)의 반대측 표면인 제2 표면(210B)이 위를 향하도록 할 수 있다.
도 5e를 참조하면, 에피택셜 막(220) 내에 복수의 광전 변환 영역(250)이 있는 도 5d의 결과물에서, 실리콘 기판(210)의 제2 표면(210B)으로부터 실리콘 기판(210)의 일부를 기계적인 그라인딩(grinding) 공정을 이용하여 건식으로 제거하여, 실리콘 기판(210)의 두께를 감소시킨다.
예시적인 실시예들에서, 실리콘 기판(210)을 그라인딩에 의해 일부 두께만큼 제거한 후, 남아 있는 실리콘 기판(210)의 두께는 약 10 ㎛ 내지 약 30 ㎛, 예를 들면 약 20 ㎛일 수 있다. 실리콘 기판(210)의 두께가 감소된 후 노출된 실리콘 기판(210)의 가공 표면(210T1)은 미세 스크래치(microscratch)와 같은 물리적 표면　결함을 포함하거나 비교적 큰 표면 러프니스(roughness)를 가질 수 있다.
도 5f를 참조하면, 도 5e의 결과물에서 실리콘 기판(210)의 가공 표면(210T1)을 CMP(chemical mechanical polishing) 공정에 의해 연마하여 실리콘 기판(210)의 가공 표면(210T1)으로부터 미세 스크래치 등의 물리적 표면　결함을 제거하고 표면 러프니스를 감소시켜 매끄러운 가공 표면(210T2)을 제공한다.
예시적인 실시예들에서, 상기 CMP 공정은 연마 입자(abrasives), pH 조절제, 및 순수를 포함할 수 있다. 상기 연마 입자는 실리카로 이루어지고, 상기 pH 조절제는 수산화 칼륨, 수산화 나트륨 등과 같은 알칼리 염기, 또는 비금속성의 무기 또는 유기 염기로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 CMP 공정에 의해 연마된 가공 표면(210T2)을 가지는 실리콘 기판(210)의 두께는 약 10 ㎛ 내지 약 30 ㎛의 두께, 예들 들면 약 15 ㎛ 내지 약 20 ㎛의 두께를 가질 수 있다.
도 5g를 참조하면, CMP 공정에 의해 연마된 실리콘 기판(210)을 가지는 도 5f의 결과물에서, 실리콘 기판(210)의 가공 표면(210T2)에 식각 조성물(EC)을 공급하여 실리콘 기판(210)의 가공 표면(210T2)을 덮는 식각 조성물 코팅층(ECL)을 형성하고, 실리콘 기판(210)의 가공 표면(210T2)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하여 실리콘 기판(210)의 적어도 일부의 구조를 개질한다. 식각 조성물 코팅층(ECL)의 형성 공정과, 상기 실리콘 기판(210)의 적어도 일부의 구조의 개질 공정에 대한 보다 상세한 설명은 도 4a를 참조하여 설명한 식각 조성물 코팅층(ECL)의 형성 및 실리콘 막(102)의 개질에 대하여 설명한 바를 참조한다. 실리콘 기판(210)의 가공 표면(210T2)을 식각 조성물 코팅층(ECL)으로 덮은 상태에서 일정 시간 방치하는 동안, 도 4a를 참조하여 실리콘 막(102)에 대하여 설명한 바와 유사하게, 실리콘 기판(210)의 적어도 일부의 구조가 개질될 수 있다.
도 5h를 참조하면, 적어도 일부의 구조가 개질된 실리콘 기판(210) 위에 식각 조성물(EC)을 공급하면서 실리콘 기판(210)을 식각한다. 실리콘 기판(210)을 식각하는 공정에 대한 보다 상세한 설명은 도 2b를 참조하여 실리콘 막(102)의 식각에 대하여 설명한 바와 대체로 동일하다.
도 5i를 참조하면, 도 5h를 참조하여 설명한 바와 같이 식각 조성물(EC)을 사용하여 실리콘 기판(210)을 식각하여 에피택셜 막(220) 및 픽셀 소자분리막(240)을 노출시킬 수 있다. 그 후, 도 1의 공정 P30에 대하여 설명한 바와 유사한 방법으로, 노출된 에피택셜 막(220) 및 픽셀 소자분리막(240)의 표면을 세정 및 건조할 수 있다.
도 5j를 참조하면, 에피택셜 막(220) 및 픽셀 소자분리막(240) 위에 반사 방지막(282) 및 패시베이션막(284)을 형성하고, 패시베이션막(284) 상에 컬러 필터(286) 및 마이크로렌즈(288)를 형성하여 집적회로 소자(200)를 형성할 수 있다.
예시적인 실시예들에서, 반사 방지막(282)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등과 같은 절연 물질을 사용하여 형성될 수 있다. 패시베이션막(284)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질로 이루어질 수 있다.
도 5a 내지 도 5j를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물(EC)을 사용하여 도핑 농도가 서로 다른 실리콘 기판(210) 및 에피택셜 막(220)을 포함하는 에피택셜 웨이퍼(EWF)에서 실리콘 기판(210)을 선택적으로 식각할 때, 실리콘 기판(210)과 에피택셜 막(220)과의 사이의 도핑 농도 차이가 비교적 작은 경우에도 에피택셜 막(220)에 악영향을 미치지 않고 에피택셜 웨이퍼(EWF)로부터 실리콘 기판(210)을 선택적으로 제거할 수 있다.
집적회로 소자(200)를 제조할 때 다양한 목적을 위하여 에피택셜 막(220)의 두께를 점차 증가시킬 필요가 있다. 예를 들면, CMOS 이미지 센서로 사용되는 집적회로 소자(200)에서, 해상도 개선을 위하여 픽셀 영역(PX)의 사이즈가 감소되고 있으며, 이에 따라 감소된 사이즈를 가지는 픽셀 영역(PX)에서 픽셀의 광감도 성능의 한계를 극복하기 위하여 에피택셜 막(220)의 두께를 증가시킬 필요가 있다. 그러나, 에피택셜 막(220)의 두께가 커지는 경우 실리콘 기판(210)과 에피택셜 막(220)과의 사이에 불합치 전위(misfit dislocation)가 발생될 수 있다. 실리콘 기판(210)과 에피택셜 막(220)과의 사이의 불합치 전위를 방지하기 위하여는 이들 사이의 격자 상수 차이를 줄일 필요가 있고, 이를 위하여는 실리콘 기판(210)과 에피택셜 막(220)과의 사이의 도핑 농도 차이를 줄일 필요가 있다. 따라서, 이와 같이 실리콘 기판(210)과 에피택셜 막(220)과의 사이의 도핑 농도 차이가 상기 불합치 전위를 방지하기에 충분할 정도로 작아지는 경우에도, 본 발명의 기술적 사상에 의한 식각 조성물(EC)을 사용함으로써 에피택셜 막(220)의 손상 없이 에피택셜 막(220)으로부터 실리콘 기판(210)을 선택적으로 제거할 수 있다. 이와 같이, 실리콘 기판(210) 상에 형성된 에피택셜 막(220)의 두께가 점차 증가되고 실리콘 기판(210)과 에피택셜 막(220)과의 사이의 도핑 농도 차이가 비교적 작아지는 경우에도 본 발명의 기술적 사상에 의한 식각 조성물(EC)을 사용하여 에피택셜 막(220)의 손상 없이 실리콘 기판(210)을 선택적으로 제거할 수 있다. 따라서, 에피택셜 막(220)을 포함하는 집적회로 소자의 성능 및 신뢰성을 향상시킬 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 식각 조성물들의 식각 특성에 대한 구체적인 평가예들을 설명한다.
<평가예 1 내지 평가예 15>
19 ㎛의 두께를 가지는 실리콘 기판 위에 15 ㎛의 두께를 가지는 에피택셜 실리콘 막이 형성된 에피택셜 웨이퍼 시료들을 준비하였다. 상기 에피택셜 웨이퍼 시료들 각각에서 상기 실리콘 기판은 보론 원자(B)로 5.0 × 1017 원자/㎤ 의 도핑 농도로 도핑된 것이고, 상기 에피택셜 실리콘 막은 보론 원자(B)로 1.0 × 1015 원자/㎤ 의 농도로 도핑된 것이었다.
평가예 1 내지 평가예 15에 따른 다양한 조성 및 조성비를 가지는 식각 조성물 내에 상기 에피택셜 웨이퍼 시료들을 10 분 동안 딥핑(dipping) 및 교반(stirring)하는 방법으로 식각 특성을 평가하였다. 평가 대상의 에피택셜 웨이퍼들의 상기 평가 전후의 두께 변화를 측정하여 식각 속도를 확인하였으며, 그 결과를 표 1에 나타내었다.
함량 (중량%) 식각 속도
(㎛/min)
질산 불산 인산 초산 질소 화합물 물 SUB EPI
평가예 1 13.6 6.5 27.7 15.9 A 2.1 잔량 ◎ ◎
평가예 2 18.8 4.3 21.1 20.0 A 2.6 잔량 ○ ◎
평가예 3 18.8 4.3 21.1 20.0 B 1.5 잔량 ◎ ◎
평가예 4 11.1 13.3 10.8 39.4 A 2.6 잔량 ◎ ○
평가예 5 11.1 13.3 10.8 39.4 C 5.0 잔량 ○ ◎
평가예 6 11.1 13.3 10.8 39.4 D 5.0 잔량 ○ ◎
평가예 7 11.1 13.3 10.8 39.4 E 4.2 잔량 ◎ ○
평가예 8 11.1 13.3 10.8 39.4 F 5.0 잔량 ◎ ○
평가예 9 11.1 13.3 10.8 39.4 G 2.0 잔량 ◎ ◎
평가예 10 11.1 13.3 10.8 39.4 H 2.8 잔량 ◎ ◎
평가예 11 11.1 13.3 10.8 39.4 I 3.0 잔량 ◎ ◎
평가예 12 11.1 13.3 10.8 39.4 J 3.0 잔량 ◎ ◎
평가예 13 11.1 13.3 10.8 39.4 K 0.9 잔량 ◎ ○
평가예 14 11.1 13.3 10.8 39.4 L 0.7 잔량 ◎ ○
평가예 15 11.1 13.3 10.8 39.4 M 0.7 잔량 ◎ ○
표 1에서, 질소 화합물 A 내지 M의 구체적인 물질은 다음과 같았다.
질소 화합물 A: 암모늄 플루오라이드
질소 화합물 B: 암모늄 바이플루오라이드
질소 화합물 C: 암모늄 아세테이트
질소 화합물 D: 암모늄 포스페이트 모노베이직
질소 화합물 E: 테트라메틸암모늄 플루오라이드
질소 화합물 F: 테트라부틸암모늄 플루오라이드
질소 화합물 G: 테트라메틸암모늄 하이드록사이드
질소 화합물 H: 우레아
질소 화합물 I: 우레아 포스페이트
질소 화합물 J: 우레아 나이트레이트
질소 화합물 K: 페닐 우레아
질소 화합물 L: 4-아미노-1,2,4-트리아졸
질소 화합물 M: 3-아미노-5-메틸-1,2,4-트리아졸
실리콘 기판(SUB)의 식각 속도 평가를 위하여 마이크로미터(micrometer)를 이용하여 상기 평가 전후의 실리콘 기판(SUB)의 두께를 측정하였으며, 에피택셜 실리콘 막(EPI)의 식각 속도 평가를 위하여 FE-SEM(Field Emission Scanning Electron Microscope)를 이용하여 상기 평가 전후의 에피택셜 실리콘 막(EPI)의 두께를 측정하였다.
표 1에서, 실리콘 기판(SUB)의 경우, "◎"은 식각 속도가 4 ㎛/min 초과이고, "○"은 식각 속도가 3 ㎛/min 초과 4 ㎛/min 이하이고, "△"은 식각 속도가 2 ㎛/min 초과 3 ㎛/min 이하이고, "×"은 식각 속도가 0 ㎛/min 이상 2 ㎛/min 이하이다. 에피택셜 실리콘 막(EPI)의 경우, "◎"은 식각 속도가 0 ㎛/min 이상 0.15 ㎛/min 이하이고, "○"은 식각 속도가 0.15 ㎛/min 초과 0.2 ㎛/min 이하이고, "△"은 식각 속도가 0.2 ㎛/min 초과 0.3 ㎛/min 이하이고, "×"은 식각 속도가 0.3 ㎛/min 초과이다.
표 1의 결과에서, 평가예 1 내지 평가예 15의 식각 조성물은 각각 실리콘 기판(SUB)의 식각 속도와 에피택셜 실리콘 막(EPI)의 식각 속도가 모두 만족할 만한 수준이었다. 표 1의 결과로부터, 평가예 1 내지 평가예 15의 식각 조성물은 실리콘 기판(SUB) 및 에피택셜 실리콘 막(EPI) 중 실리콘 기판(SUB)을 선택적으로 식각하는 데 효과적으로 사용할 수 있음을 확인할 수 있다.
<비교예 1 내지 비교예 5>
평가예 1 내지 평가예 15에서의 에피택셜 웨이퍼 시료들과 동일한 구조를 가지는 비교 대상의 에피택셜 웨이퍼 시료들을 준비하고, 비교예 1 내지 비교예 5에 따른 다양한 조성 및 조성비를 가지는 식각 조성물 내에 상기 비교 대상의 에피택셜 웨이퍼 시료들을 10 분 동안 딥핑 및 교반하는 방법으로 식각 특성을 평가하였다. 비교예 1 내지 비교예 5에 따른 식각 조성물 각각에 대하여 평가예 1 내지 평가예 15에서와 동일한 방법으로 비교 대상의 에피택셜 웨이퍼 시료들의 상기 평가 전후의 두께 변화를 측정하여 식각 속도를 확인하였으며, 그 결과를 표 2에 나타내었다.
함량 (중량%) 식각 속도
(㎛/min)
질산 불산 인산 초산 기타 화합물 물 SUB EPI
비교예 1 20.5 4.1 9.9 50.9 - 잔량 △ △
비교예 2 11.1 13.3 10.8 39.4 - 잔량 ◎ ×
비교예 3 20.9 4 - 47.41 N 5 잔량 × ◎
비교예 4 28.6 6.25 - 40.42 O 7 잔량 ◎ ×
비교예 5 28.6 6.25 - 40.42 P 7 잔량 ◎ ×
표 2에서, 기타 화합물 N, O, 및 P의 구체적인 물질은 다음과 같았다.
기타 화합물 N: 암모늄 포스페이트 디베이직
기타 화합물 O: 도데실 벤젠 술폰산
기타 화합물 P: 메탄 술폰산
표 2의 결과에서, 비교예 1 및 비교예 2의 식각 조성물은 각각 질산, 불산, 인산, 및 초산을 포함하는 조성물로서, 실리콘 기판(SUB)의 식각 속도는 대체로 양호하였으나, 에피택셜 실리콘 막(EPI)의 식각 속도가 과다하게 커지는 문제가 있었다. 비교예 3의 식각 조성물은 질산, 불산, 초산, 및 암모늄계 화합물을 포함하고, 비교예 4, 및 비교예 5의 식각 조성물은 질산, 불산, 초산, 및 술폰산계 화합물을 포함하는 것으로서, 비교예 3, 비교예 4, 및 비교예 5의 식각 조성물의 경우에는 실리콘 기판(SUB)의 식각 속도가 너무 작거나 에피택셜 실리콘 막(EPI)의 식각 속도가 과다하게 커지는 문제가 있었다.
본 발명의 기술적 사상에 의한 식각 조성물은 실리콘 막 및 에피택셜 막이 접해 있는 구조물에서 상기 실리콘 막과 상기 에피택셜 막과의 사이의 도핑 농도 차이가 비교적 작은 경우에도 상기 에피택셜 막에 악영향을 미치지 않고 상기 구조물로부터 실리콘 막을 선택적으로 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 실리콘 막, 104: 에피택셜 막, 106: 구조물, EC: 식각 조성물, ECL: 식각 조성물 코팅층.

Claims (20)

  1. 실리콘 막을 식각하기 위한 식각 조성물로서, 질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물.
  2. 제1항에 있어서,
    상기 질소 화합물은 암모늄계 화합물로 이루어지는 식각 조성물.
  3. 제1항에 있어서,
    상기 질소 화합물은 우레아 및 우레아 유도체로 이루어지는 군에서 선택되는 식각 조성물.
  4. 제1항에 있어서,
    상기 질소 화합물은 아졸 화합물로 이루어지는 식각 조성물.
  5. 제1항에 있어서,
    상기 식각 조성물 총 중량을 기준으로 상기 질산은 10 중량% 내지 20 중량%, 상기 불산은 1 중량% 내지 15 중량%, 상기 인산은 5 중량% 내지 30 중량%, 상기 초산은 10 중량% 내지 50 중량%, 상기 질소 화합물은 0.5 중량% 내지 10 중량%의 양으로 포함되는 식각 조성물.
  6. 제1항에 있어서,
    상기 식각 조성물 내에서 상기 질소 화합물의 함량은 상기 질산, 상기 불산, 상기 인산, 및 상기 초산 각각의 함량보다 더 작은 식각 조성물.
  7. 실리콘 막을 식각하기 위한 식각 조성물로서, 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물.
  8. 제7항에 있어서,
    상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 아졸 화합물, 또는 이들의 조합으로 이루어지는 식각 조성물.
  9. 도핑된 실리콘 막을 식각하기 위한 식각 조성물로서, 상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고,
    상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 트리아졸 화합물, 또는 이들의 조합으로 이루어지고, 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물.
  10. 제9항에 있어서,
    상기 질소 화합물은 암모늄 플루오라이드, 암모늄 바이플루오라이드, 암모늄 아세테이트, 암모늄 포스페이트 모노베이직, 암모늄 포스페이트 디베이직, 암모늄 포스페이트 트리베이직, 암모늄 하이드록사이드, 테트라메틸암모늄 하이드록사이드, 테트라에틸암모늄 하이드록사이드, 테트라부틸암모늄 하이드록사이드, 테트라메틸암모늄 플루오라이드, 테트라부틸암모늄 플루오라이드, 또는 이들의 조합으로 이루어지는 식각 조성물.
  11. 제9항에 있어서,
    상기 질소 화합물은 우레아, 우레아 포스페이트, 우레아 나이트레이트, 이미다졸리디닐 우레아, 페닐우레아, 1,1-디페닐 우레아, 1,3-디페닐 우레아, 히드록시우레아, 과산화우레아, 1,1-디메틸 우레아, 또는 이들의 조합으로 이루어지는 식각 조성물.
  12. 제9항에 있어서,
    상기 질소 화합물은 1,2,4-트리아졸, 3-아미노-1,2,4-트리아졸, 4-아미노-1,2,4-트리아졸, 3,5-디아미노-1,2,4-트리아졸, 3,5-디메틸-1,2,4-트리아졸, 3-아미노-5-메틸-1,2,4-트리아졸, 3-메틸-1,2,4-트리아졸-5-카르복실산, 메틸 5-아미노-1,2,4-트리아졸-3-카르복실레이트, 또는 이들의 조합으로 이루어지는 식각 조성물.
  13. 제1 도핑 농도로 도핑된 실리콘 막과, 상기 제1 도핑 농도와 다른 제2 도핑 농도로 도핑된 에피택셜 막이 적층된 구조물을 준비하는 단계와,
    질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물을 사용하여 상기 실리콘 막 및 상기 에피택셜 막 중 상기 실리콘 막을 선택적으로 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 실리콘 막은 P형 도판트로 1.0 × 1017 원자/㎤ 내지 5.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지고,
    상기 에피택셜 막은 상기 P형 도판트로 5.0 × 1013 원자/㎤ 내지 1.0 × 1016 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지는 집적회로 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 아졸 화합물, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 식각 조성물은 상기 식각 조성물 총 중량을 기준으로 상기 질산은 10 중량% 내지 20 중량%, 상기 불산은 1 중량% 내지 15 중량%, 상기 인산은 5 중량% 내지 30 중량%, 상기 초산은 10 중량% 내지 50 중량%, 상기 질소 화합물은 0.5 중량% 내지 10 중량%의 양으로 포함되어 있는 집적회로 소자의 제조 방법.
  17. 제1 도핑 농도로 도핑된 실리콘 막과, 상기 제1 도핑 농도와 다른 제2 도핑 농도로 도핑된 에피택셜 막이 적층된 구조물을 준비하는 단계와,
    질산과, 불산과, 인산과, 초산과, 질소 화합물과, 물을 포함하고, 상기 질소 화합물은 불소 원자(F), 인 원자(P), 및 탄소 원자(C) 중에서 선택되는 적어도 하나의 원소를 포함하는 식각 조성물을 사용하여, 상기 실리콘 막 중 상기 에피택셜 막의 반대측의 제1 표면 위에 식각 조성물 코팅층을 형성하는 단계와,
    상기 실리콘 막이 상기 식각 조성물 코팅층으로 덮인 상태에서 일정 시간 방치하면서 상기 실리콘 막의 적어도 일부의 구조를 개질(modification)하는 단계와,
    상기 식각 조성물을 사용하여 상기 적어도 일부의 구조가 개질된 상기 실리콘 막을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 실리콘 막은 보론 원자(B)로 1.0 × 1017 원자/㎤ 내지 5.0 × 1018 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지고,
    상기 에피택셜 막은 보론 원자(B)로 5.0 × 1013 원자/㎤ 내지 1.0 × 1016 원자/㎤ 의 농도로 도핑된 단결정 실리콘 막으로 이루어지는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 식각 조성물에 포함된 상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 아졸 화합물, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  20. 제1 도핑 농도로 도핑된 실리콘 기판과, 상기 실리콘 기판 상에 형성되고 상기 제1 도핑 농도보다 낮은 제2 도핑 농도로 도핑된 에피택셜 막을 포함하는 에피택셜 웨이퍼를 준비하는 단계와,
    상기 에피택셜 막 내에 복수의 광전 변환 영역을 형성하는 단계와,
    상기 에피택셜 막 내에 복수의 광전 변환 영역이 있는 상태에서, 식각 조성물 총 중량을 기준으로, 10 중량% 내지 20 중량%의 질산과, 1 중량% 내지 15 중량%의 불산과, 5 중량% 내지 30 중량%의 인산과, 10 중량% 내지 50 중량%의 초산과, 0.5 중량% 내지 10 중량%의 질소 화합물과, 잔량의 물을 포함하고, 상기 질소 화합물은 암모늄계 화합물, 우레아, 우레아 유도체, 트리아졸 화합물, 또는 이들의 조합으로 이루어지는 식각 조성물을 사용하여 상기 실리콘 기판을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
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