KR20210083728A - Display device and method of driving thereof - Google Patents

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KR20210083728A
KR20210083728A KR1020190176318A KR20190176318A KR20210083728A KR 20210083728 A KR20210083728 A KR 20210083728A KR 1020190176318 A KR1020190176318 A KR 1020190176318A KR 20190176318 A KR20190176318 A KR 20190176318A KR 20210083728 A KR20210083728 A KR 20210083728A
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박찬수
신형범
조성준
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엘지디스플레이 주식회사
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Abstract

A display device and a driving method thereof are provided. The display device comprises: a display panel provided with a display area in which a plurality of sub-pixels are arranged along columns and rows; a plurality of data lines arranged one-by-one for each column of a pair of sub-pixels arranged in the display area and supplying a data voltage to sub-pixels arranged in both sub-pixel columns, respectively; a plurality of gate lines arranged one-by-one for each row of sub-pixels arranged in the display area and supplying a scan signal to sub-pixels arranged in rows of each sub-pixel; a plurality of gate driving units arranged one-by-one for each gate line disposed in the display area and generating a scan signal which is to be supplied by each gate line to the sub-pixels; and a plurality of signal lines arranged in each sub-pixel column unit alternately with the plurality of data lines and supplying signals for operation of the gate driving units, wherein the gate driving unit includes a plurality of gate drivers, and each gate driver is arranged in the display area in correspondence to the constant number of consecutive sub-pixel columns to supply the scan signal to a corresponding gate line. The present invention can maximally secure the display area for displaying an image.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND METHOD OF DRIVING THEREOF}Display device and its driving method {DISPLAY DEVICE AND METHOD OF DRIVING THEREOF}

본 발명은 표시장치에 관한 것으로서, 보다 상세하게는 표시패널의 비표시 영역을 줄이면서 네로우 베젤(narrow bezel)을 구현할 수 있는 표시장치 및 그 구동방법에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of realizing a narrow bezel while reducing a non-display area of a display panel, and a driving method thereof.

정보화 사회가 발전함에 따라 전기적 정보신호를 시각적으로 표시하는 다양한 형태와 기능을 갖는 표시장치에 대한 요구가 증가하고 있다. 이러한 요구에 맞추어 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display: 이하 “OLED 표시장치”라 함) 등과 같은 표시장치가 활용되고 있다.As the information society develops, the demand for display devices having various forms and functions for visually displaying electrical information signals is increasing. In response to these demands, a display device such as a Liquid Crystal Display Device (LCD) or an Organic Light Emitting Diode Display (hereinafter referred to as an “OLED display device”) is used as a display device.

또한, 표시장치는 성능 개선을 위하여 대형화, 박형화, 경량화, 고해상도화 및 저소비전력화 등에 대한 다양한 연구가 계속되고 있다.In addition, in order to improve the performance of the display device, various studies on enlargement, thickness reduction, weight reduction, high resolution, and low power consumption are continuously being conducted.

특히, 표시장치를 구성하는 표시패널은 복수이 게이트 라인과 데이터 라인에 의해 정의되는 서브화소들이 매트릭스 구조로 배치된 표시영역과 표시영역의 게이트 라인과 데이터 라인에 신호를 공급하기 위한 신호라인들이 배치되는 비표시 영역으로 구성된다.In particular, in the display panel constituting the display device, a display region in which sub-pixels defined by a plurality of gate lines and data lines are arranged in a matrix structure, and signal lines for supplying signals to gate lines and data lines of the display region are arranged. It consists of a non-display area.

최근에는 제조 원가를 줄이고 공정을 단순화하기 위해 스캔신호(게이트 신호)를 공급하는 게이트 구동회로를 표시패널 상에 직접 실장하는 GIP(Gant On Panel) 구조 표시장치가 개발되었다.Recently, in order to reduce manufacturing cost and simplify a process, a GIP (Gant On Panel) structure display device in which a gate driving circuit for supplying a scan signal (gate signal) is directly mounted on a display panel has been developed.

하지만, 이와 같은 GIP 구조 표시장치는 표시패널의 비표시 영역이 증가하여 표시장치에 네로우 베젤(Narrow Bezel)을 구현하기 어려운 문제가 있다.However, the GIP structure display device has a problem in that it is difficult to implement a narrow bezel in the display device because the non-display area of the display panel increases.

따라서, 종래 GIP 구조 표시장치가 갖는 장점을 가지면서 소비자의 요구에 맞는 네로우 베젤 표시장치의 개발이 요구된다.Therefore, it is required to develop a narrow bezel display device that meets the needs of consumers while having the advantages of the conventional GIP structure display device.

본 발명이 해결하고자 하는 과제는 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 표시장치 및 그 구동방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of maximally securing a display area for displaying an image by arranging a driving circuit of a display panel in a display area, and a method of driving the same.

본 발명이 해결하고자 하는 다른 과제는 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 표시장치 및 그 구동방법을 제공하는 것이다.Another object of the present invention is to provide a display device capable of realizing a narrow bezel by minimizing a non-display area of a display panel and a driving method thereof.

본 발명이 해결하고자 하는 또 다른 과제는 스캔신호가 출력되는 전 구간에서 게이드 구동부의 Q노드가 플로팅(Floating)되지 않도록 하여 스캔신호의 출력 신뢰성을 개선한 표시장치 및 그 구동방법을 제공하는 것이다.Another object to be solved by the present invention is to provide a display device and a driving method thereof in which the output reliability of the scan signal is improved by preventing the Q node of the gate driving unit from floating in the entire section where the scan signal is output.

본 발명이 해결하고자 하는 또 다른 과제는 게이트 구동부의 Q노드가 플로팅 상태가 되지 않도록 하여 영상 표시 및 터치 구동이 가능하도록 한 표시장치 및 그 구동방법을 제공하는 것이다.Another object of the present invention is to provide a display device capable of displaying an image and touch driving by preventing the Q node of a gate driver from being in a floating state, and a driving method thereof.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시장치는, 행과 열을 따라 복수의 서브화소가 배치된 표시영역을 구비한 표시패널; 상기 표시영역에 배치된 한쌍의 서브화소의 열마다 하나씩 배치되며 각각 양쪽 서브화소 열에 배치된 서브화소로 데이터 전압을 공급하는 복수의 데이터 라인; 상기 표시영역에 배치된 서브화소의 행마다 하나씩 배치되어 각 서브화소의 행에 배치된 서브화소들에 스캔신호를 공급하는 복수의 게이트 라인; 상기 표시영역에 배치된 각 게이트 라인마다 하나씩 배치되고 각각의 게이트 라인이 서브화소들에 공급하는 스캔신호를 생성하는 복수의 게이트 구동부; 및 상기 복수의 데이터 라인과 교대로 각 서브화소 열 단위로 배치되고 상기 게이트 구동부 동작을 위한 신호들을 공급하는 복수의 신호라인들을 포함하고, 상기 게이트 구동부는 복수의 게이트 드라이버로 구성되고, 각 게이트 드라이버는 연속한 일정한 수의 서브화소 열과 대응되도록 표시영역에 배치되어 대응되는 게이트 라인에 스캔신호를 공급하는 것을 특징으로 한다.In order to solve the above problems, a display device according to an embodiment of the present invention includes: a display panel including a display area in which a plurality of sub-pixels are disposed along rows and columns; a plurality of data lines arranged one for each column of a pair of sub-pixels arranged in the display area and supplying data voltages to sub-pixels arranged in both sub-pixel columns, respectively; a plurality of gate lines arranged one for each row of sub-pixels arranged in the display area and supplying scan signals to sub-pixels arranged in rows of each sub-pixel; a plurality of gate drivers disposed one for each gate line disposed in the display area and configured to generate a scan signal supplied by each gate line to sub-pixels; and a plurality of signal lines alternately arranged in units of each sub-pixel column with the plurality of data lines and supplying signals for an operation of the gate driver, wherein the gate driver includes a plurality of gate drivers, and each gate driver is disposed in the display area so as to correspond to a constant number of consecutive sub-pixel columns and supplies a scan signal to the corresponding gate line.

본 발명의 다른 실시예에 따른 표시장치 구동방법은, 복수의 데이터 라인과 복수의 게이트 라인과 행과 열을 따라 복수의 서브화소가 배치된 표시패널을 포함하는 표시장치에 있어서, 상기 복수의 게이트 라인들 중 전단(n-1 번째) 게이트 라인으로부터 상기 표시패널의 표시영역에 배치된 게이트 드라이버에 스캔신호를 공급하는 단계; 상기 공급된 스캔신호에 의해 상기 게이트 드라이버의 Q노드의 전압 레벨이 상승하는 단계; 상기 상승된 Q노드 전압에 응답하여 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호로 출력하는 단계; 상기 게이트 드라이버의 Q노드는 제2 클럭신호에 응답하여 게이트로우 전압으로 하강하는 단계; 및 상기 전압레벨이 하강된 Q노드 전압에 응답하여 현재(n번째) 게이트 라인에 게이트로우 전압을 공급 및 유지하는 단계를 포함한다.A method of driving a display device according to another embodiment of the present invention is a display device including a display panel in which a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels are disposed along rows and columns, wherein the plurality of gates supplying a scan signal to a gate driver disposed in a display area of the display panel from a previous (n-1 th) gate line among the lines; increasing the voltage level of the Q node of the gate driver by the supplied scan signal; outputting a first clock signal as a scan signal to a current (n-th) gate line in response to the increased Q node voltage; dropping the Q node of the gate driver to a gate low voltage in response to a second clock signal; and supplying and maintaining a gate-low voltage to a current (n-th) gate line in response to the Q-node voltage whose voltage level is lowered.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.According to the present invention, the display area for displaying an image can be secured as much as possible by disposing the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

본 발명은 스캔신호가 출력되는 전 구간에서 게이드 구동부의 Q노드가 플로팅(Floating)되지 않도록 하여 스캔신호의 출력 신뢰성을 개선한 효과가 있다.The present invention has the effect of improving the output reliability of the scan signal by preventing the Q node of the gate driver from floating in the entire section in which the scan signal is output.

본 발명은 게이트 구동부의 Q노드가 플로팅 상태가 되지 않도록 하여 영상 표시 및 터치 구동이 가능하도록 한 효과가 있다.The present invention has the effect of enabling image display and touch driving by preventing the Q node of the gate driver from being in a floating state.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 블럭도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 표시패널의 서브화소의 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 표시패널의 개략적인 구성을 나타내는 블럭도이다.
도 5는 본 발명의 제1 실시예에 따라 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다.
도 6은 상기 도 5의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다.
도 7은 본 발명의 다른 실시예들에 따른 표시패널의 개략적인 구성을 나타내는 블록도이다.
도 8은 본 발명의 제2 실시예에 따르 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다.
도 9는 상기 도 8의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다.
도 10은 본 발명의 제3 실시예에 따르 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다.
도 11은 상기 도 10의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다.
도 12a 내지 도 15b는 본 발명의 제3 실시예에 따라 게이트 구동부에서 스캔신호가 생성된 후 게이트 라인에 공급되는 과정을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 구동방법을 설명하기 위한 플로챠트이다.1 is a block diagram illustrating a display device according to embodiments of the present invention.
2 and 3 are diagrams illustrating a structure of a sub-pixel of a display panel according to embodiments of the present invention.
4 is a block diagram illustrating a schematic configuration of a display panel according to embodiments of the present invention.
5 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to the first embodiment of the present invention.
6 is a waveform diagram illustrating a process in which a scan signal is generated from a gate driver according to the embodiment of FIG. 5 .
7 is a block diagram illustrating a schematic configuration of a display panel according to another exemplary embodiment of the present invention.
8 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to a second exemplary embodiment of the present invention.
9 is a waveform diagram illustrating a process in which a scan signal is generated from a gate driver according to the embodiment of FIG. 8 .
10 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to a third exemplary embodiment of the present invention.
11 is a waveform diagram for explaining a process of generating a scan signal from a gate driver according to the embodiment of FIG. 10 .
12A to 15B are diagrams for explaining a process in which a scan signal is generated by the gate driver and then supplied to the gate line according to the third embodiment of the present invention.
16 is a flowchart illustrating a method of driving a display device according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and thus the present invention is not limited to the illustrated matters. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in a singular, the case in which the plural is included is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~측면에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 또한, 예를 들어, '~상에' 등으로 두 부분의 위치 관계가 설명되는 경우, '~상부에', '~하부에', '~측면에' 등의 위치로 설명될 수 있다. In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as 'on', 'on', 'on', 'on the side', etc., 'right' Alternatively, one or more other parts may be positioned between the two parts unless 'directly' is used. Also, for example, when the positional relationship of the two parts is described as 'on', it may be described with positions such as 'on the top', 'on the bottom', and 'on the side'.

소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as "on" another element or layer, it includes all cases with another layer or other element interposed therebetween or directly on the other element.

또한 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.Also, although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be

이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.Hereinafter, the present invention will be described with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 블럭도이다. 도 2 및 도 3은 본 발명의 실시예들에 따른 표시패널의 서브화소의 구조를 나타내는 도면이다.1 is a block diagram illustrating a display device according to embodiments of the present invention. 2 and 3 are diagrams illustrating a structure of a sub-pixel of a display panel according to embodiments of the present invention.

도 1 내지 도 3을 참조하면, 본 발명의 표시장치(100)는, 화소 어레이가 형성된 표시패널(110)과, 표시패널(110)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널 구동회로는 서브화소들로 구성된 화소들에 입력 영상 데이터를 기입한다. 표시패널 구동회로는 데이터 구동회로(120), 게이트 구동회로(130), 및 컨트롤러(150)를 포함한다.1 to 3 , the display device 100 of the present invention includes a display panel 110 having a pixel array formed thereon, and a display panel driving circuit for writing input image data to the display panel 110 . do. The display panel driving circuit writes input image data into pixels composed of sub-pixels. The display panel driving circuit includes a data driving circuit 120 , a gate driving circuit 130 , and a controller 150 .

여기서, 데이터 구동회로(120)는 데이터 드라이버 또는 소스 드라이버라고도 하며, 게이트 구동회로(130)는 게이트 드라이버 또는 스캔 드라이버라고도 한다. 또한, 컨트롤러(150)는 통상의 디스플레이 기술에서 이용되는 타이밍(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.Here, the data driving circuit 120 is also called a data driver or a source driver, and the gate driving circuit 130 is also called a gate driver or a scan driver. Also, the controller 150 may be a timing controller used in a conventional display technology or a control device that further performs other control functions including a timing controller.

표시패널(110)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함하는 액정 표시패널일 수 있다. 또한, 각 서브화소 내에 유기발광 다이오드(OLED)가 배치된 유기전계 발광 표시패널일 수 있다.The display panel 110 may be a liquid crystal display panel including an upper substrate and a lower substrate facing each other with a liquid crystal layer interposed therebetween. Also, it may be an organic light emitting display panel in which an organic light emitting diode (OLED) is disposed in each sub-pixel.

표시패널(110)의 액티브 영역에는 입력 영상이 표시되는 화소(Pixel) 어레이가 형성된다. 화소 어레이는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)의 교차 구조에 의해 매트릭스 형태로 배열되는 서브화소들을 포함한다. A pixel array on which an input image is displayed is formed in the active area of the display panel 110 . The pixel array includes sub-pixels arranged in a matrix form by a cross structure of a plurality of data lines DL and a plurality of gate lines GL.

여기서, 표시패널(110)의 게이트 라인(GL)과 평행한 방향을 X방향(또는 제1방향), 데이터 라인(DL)과 평행한 방향을 Y방향(또는 제2방향)으로 정의하고 경우에 따라 X방향은 수평방향, Y방향은 수직방향으로 지칭될 수 있다.Here, a direction parallel to the gate line GL of the display panel 110 is defined as an X direction (or a first direction) and a direction parallel to the data line DL is defined as a Y direction (or a second direction). Accordingly, the X direction may be referred to as a horizontal direction and the Y direction may be referred to as a vertical direction.

표시패널이 액정표시장치에 사용되는 표시패널일 경우에는, 화소들 각각은 컬러 구현을 위하여 적색(R), 녹색(G), 청색(B) 컬러필터층이 배치된 서브화소들 또는 적색(R), 녹색(G), 청색(B) 및 백색(W) 컬러필터층이 배치된 서브화소들로 구성될 수 있다. 여기서, 백색(W) 컬러필터층은 별도의 컬러필터층을 형성하지 않고 투명한 절연층 만으로 구현되는 층일 수 있다.When the display panel is a display panel used in a liquid crystal display, each of the pixels is sub-pixels or red (R) in which red (R), green (G), and blue (B) color filter layers are disposed to realize color. , green (G), blue (B), and white (W) color filter layers may be disposed in sub-pixels. Here, the white (W) color filter layer may be a layer implemented only with a transparent insulating layer without forming a separate color filter layer.

도 2를 참조하면, 표시패널(110)의 하부 기판에는 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), 각 서브화소와 대응되는 영역에 배치된 박막 트랜지스터(Thin Film Transistor: TR), 박막트랜지스터(TR)와 접속된 화소 전극, 화소 전극에 접속된 스토리지 커패시터(Storage Capacitor, Cst), 화소 전극과 함께 액정의 투과율을 조절하도록 전계를 형성하는 공통 전극(Vcom) 등을 포함할 수 있다.Referring to FIG. 2 , on the lower substrate of the display panel 110 , a plurality of data lines DL, a plurality of gate lines GL, and thin film transistors (TRs) disposed in regions corresponding to each sub-pixel are provided. , a pixel electrode connected to the thin film transistor (TR), a storage capacitor (Cst) connected to the pixel electrode, and a common electrode (Vcom) that forms an electric field to control the transmittance of the liquid crystal together with the pixel electrode. have.

표시패널(110)이 액정표시장치일 경우에는 박막 트랜지스터(TR)는 스캔신호(게이트 신호)에 응답하여 턴-온되어 데이터 라인(DL)으로부터 공급되는 데이터 전압을 화소 전극에 공급한다. 화소 전극은 공통 전극(Vcom)과의 사이에 전계를 발생하여 액정층의 액정분자들을 회전시켜 표시패널(110) 외부에서 공급되는 광원(백라이트 유닛의 광원, 미도시)의 투과율을 조절한다.When the display panel 110 is a liquid crystal display device, the thin film transistor TR is turned on in response to a scan signal (gate signal) to supply the data voltage supplied from the data line DL to the pixel electrode. The pixel electrode generates an electric field between the common electrode Vcom and rotates liquid crystal molecules of the liquid crystal layer to adjust transmittance of a light source (a light source of a backlight unit, not shown) supplied from the outside of the display panel 110 .

또한, 표시패널이 유기전계 발광표시장치에 사용되는 표시패널일 경우에는, 각 서브화소에 적색(R), 녹색(G), 청색(B) 유기발광 다이오드(OLED)가 배치되거나 각 서브화소에 청색(B) 또는 백색(W) 유기발광층을 배치하고, 이와 대응되는 영역에 적색(R), 녹색(G), 청색(B) 컬러필터층을 배치할 수 있다.In addition, when the display panel is a display panel used in an organic light emitting display device, red (R), green (G), and blue (B) organic light emitting diodes (OLEDs) are disposed in each sub-pixel or in each sub-pixel. A blue (B) or white (W) organic light emitting layer may be disposed, and red (R), green (G), and blue (B) color filter layers may be disposed in corresponding regions.

도 3을 참조하면, 유기전계 발광표시장치의 각 서브화소(SP)는, 유기발광 다이오드(OLED)와, 데이터 라인(DL) 및 게이트 라인(GL)에 접속되어 유기 발광 다이오드(OLED)를 제어하는 화소 회로부를 구비한다. 화소 회로부는 스위칭 트랜지스터(TR1), 구동 트랜지스터(TR2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.Referring to FIG. 3 , each sub-pixel SP of the organic light emitting diode display is connected to the organic light emitting diode OLED, the data line DL, and the gate line GL to control the organic light emitting diode OLED. and a pixel circuit unit. The pixel circuit unit may include a switching transistor TR1 , a driving transistor TR2 , and a storage capacitor Cst.

유기발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(TR2)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 여기서 제2 전원(ELVSS)은 저전압 전원일 수 있다. 스위칭 트랜지스터(TR1)는 게이트 라인(GL)을 통해 스캔신호가 공급될 때 턴-온되어 데이터 라인(DL)으로부터 공급되는 데이터 신호를 스토리지 커패시터(Cst)에 전달한다.An anode electrode of the organic light emitting diode OLED is connected to the driving transistor TR2 , and a cathode electrode of the organic light emitting diode OLED is connected to the second power source ELVSS. Here, the second power supply ELVSS may be a low voltage power supply. The switching transistor TR1 is turned on when the scan signal is supplied through the gate line GL and transfers the data signal supplied from the data line DL to the storage capacitor Cst.

스토리지 커패시터(Cst)의 일측 단자는 구동 트랜지스터(TR2)의 게이트 전극 및 스위칭 트랜지스터(TR1)의 드레인 전극과 접속되고, 타측 단자는 구동 트랜지스터(TR2)의 소스 전극과 접속된다. 또한, 구동 트랜지스터(TR2)의 소스 전극은 제2 전원(ELVSS)보다 상대적으로 높은 전압 레벨을 갖는 제1 전원(ELVDD)에 접속된다.One terminal of the storage capacitor Cst is connected to the gate electrode of the driving transistor TR2 and the drain electrode of the switching transistor TR1 , and the other terminal is connected to the source electrode of the driving transistor TR2 . Also, the source electrode of the driving transistor TR2 is connected to the first power source ELVDD having a relatively higher voltage level than that of the second power source ELVSS.

따라서, 스토리지 커패시터(Cst)에 저장된 데이터 전압에 따라 구동 트랜지스터(TR2)에서 유기발광 다이오드(OLED)에 흐르는 전류 공급을 제어하여 유기발광 다이오드(OLED)에서 발생하는 광량을 제어한다.Accordingly, the amount of light generated from the organic light emitting diode OLED is controlled by controlling the current supply from the driving transistor TR2 to the organic light emitting diode OLED according to the data voltage stored in the storage capacitor Cst.

도 3에서는 서브화소의 화소 회로부를 구성하는 비교적 단순한 구조를 예로 들었지만, 실제로 표시장치가 요구하는 구동 방식에 따라 화소 회로부의 구성은 다양하게 변경 실시될 수 있다.Although a relatively simple structure constituting the pixel circuit unit of the sub-pixel is exemplified in FIG. 3 , the configuration of the pixel circuit unit may be variously changed according to a driving method required by the display device.

본 발명의 게이트 구동회로는 표시패널(110)이 액정표시장치에 사용되는 패널이거나 유기전계 발광 표시장치에 사용하는 패널일 경우에도 모두 적용이 가능하다. 여기서는 표시패널(110)이 액정표시장치에 사용되는 표시패널인 경우를 중심으로 설명한다.The gate driving circuit of the present invention can be applied even when the display panel 110 is a panel used in a liquid crystal display device or a panel used in an organic light emitting display device. Here, the case where the display panel 110 is a display panel used in a liquid crystal display will be mainly described.

표시패널(110)의 각 서브화소(SP) 영역에 배치되는 TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, 결정질 실리콘 TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다.TFTs disposed in each sub-pixel (SP) region of the display panel 110 are amorphous silicon (a-Si) TFT, crystalline silicon TFT, LTPS (Low Temperature Poly Silicon) TFT, oxide TFT (Oxide TFT), etc. can be implemented as

표시패널(110)의 상부 기판 상에는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성될 수 있다. 하지만, 이것은 고정된 것이 아니기 때문에 컬러 필터 어레이가 TFT들이 형성된 하부 기판에 형성될 수 있다.A color filter array including a black matrix (BM) and a color filter may be formed on the upper substrate of the display panel 110 . However, since this is not fixed, a color filter array can be formed on the lower substrate on which the TFTs are formed.

본 발명에서는 서브화소(SP)에 화소 전극과 공통 전극이 함께 배치되는 수평 전계 구동 방식인 IPS 모드(In-Plane Switching Mode) 또는 FFS 모드(Fringe Field Mode)를 중심으로 설명하지만 공통 전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같이 수직 전계 구동방식일 경우에는 상부 기판 상에 형성될 수 있다.In the present invention, in-plane switching mode (IPS mode) or fringe field mode (FFS mode), which is a horizontal electric field driving method in which a pixel electrode and a common electrode are disposed together in a sub-pixel (SP), is mainly described, but the common electrode is a TN ( In the case of a vertical electric field driving method such as a Twisted Nematic mode and a VA (Vertical Alignment) mode, it may be formed on the upper substrate.

또한, 표시패널(110)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성될 수 있다.In addition, a polarizing plate may be attached to each of the upper and lower substrates of the display panel 110 , and an alignment layer for setting a pre-tilt angle of the liquid crystal may be formed.

또한, 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(110)에 배치될 수 있다. 이러한 터치 센서를 구동하기 위하여 도시하지 않은 터치 센서 구동회로가 표시장치(100)의 구동회로에 추가될 수 있다.In addition, the touch sensors may be disposed on the display panel 110 as an on-cell type or an add-on type. In order to drive such a touch sensor, a touch sensor driving circuit (not shown) may be added to the driving circuit of the display device 100 .

터치 센서 구동회로는 터치 센서의 출력 신호를 입력 받아 터치 입력들 각각의 좌표를 생성하여 호스트 시스템(Host system)(미도시)으로 전송할 수 있다. 특히, 터치 센서가 표시패널(110)에 내장된 온-셀 타입일 경우에는 표시패널(110)에 배치되어 있는 공통 전극을 터치 전극으로 사용할 수 있다.The touch sensor driving circuit may receive an output signal of the touch sensor, generate coordinates of each of the touch inputs, and transmit the generated coordinates to a host system (not shown). In particular, when the touch sensor is an on-cell type embedded in the display panel 110 , a common electrode disposed on the display panel 110 may be used as the touch electrode.

본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛(Back light unit)이 필요하다.The display device of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, or a reflective liquid crystal display. In the transmissive liquid crystal display device and the transflective liquid crystal display device, a backlight unit is required.

백라이트 유닛은 표시패널(110)의 아래에 배치되어 표시패널(110)에 빛을 균일하게 조사한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The backlight unit is disposed under the display panel 110 to uniformly irradiate light to the display panel 110 . The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

또한, 표시패널(110)의 구동회로로 데이터 구동회로(120)에 감마기준전압(GMA)을 공급하는 감마 보상 전압 발생부(미도시)를 더 포함할 수 있다. 감마기준전압(GMA)은 데이터 구동회로(120) 내에서 정극성 감마 보상 전압과 부극성 감마 보상 전압으로 분압되어 표시패널(110)에 공급될 수 있다. 보다 구체적으로 정극성 감마 보상 전압과 부극성 감마 보상 전압으로 분압된 전압은 데이터 구동회로(120) 내 또는 데이터 구동회로(120)와 표시패널(110) 사이에 배치된 멀티플렉서(Multiplexer, MUX)(미도시)에 의해 복수의 데이터 라인(DL)에 공급될 수 있다.In addition, the display panel 110 may further include a gamma compensation voltage generator (not shown) for supplying the gamma reference voltage GMA to the data driving circuit 120 as a driving circuit of the display panel 110 . The gamma reference voltage GMA may be divided into a positive gamma compensation voltage and a negative gamma compensation voltage in the data driving circuit 120 to be supplied to the display panel 110 . More specifically, the voltage divided into the positive gamma compensation voltage and the negative gamma compensation voltage is a multiplexer (MUX) disposed in the data driving circuit 120 or between the data driving circuit 120 and the display panel 110 ( (not shown) may be supplied to the plurality of data lines DL.

일반적으로 정극성 데이터 전압은 멀티플렉서를 통해 복수의 데이터 라인(DL)에 공급된다. 복수의 데이터 라인(DL)에 공급되는 정극성 데이터 전압은 공통 전극에 인가되는 공통 전압(Vcom) 보다 높은 전압이고 부극성 데이터 전압은 공통 전압(Vcom) 보다 낮은 전압이다.In general, the positive data voltage is supplied to the plurality of data lines DL through a multiplexer. The positive data voltage supplied to the plurality of data lines DL is higher than the common voltage Vcom applied to the common electrode, and the negative data voltage is lower than the common voltage Vcom.

데이터 구동회로(120)는 하나 이상의 소스 드라이브 IC(SICs)를 포함할 수 있다. 각각의 소스 드라이브 IC는 복수의 채널들을 포함할 수 있고, 표시패널(110)의 해상도에 따라 데이터 구동회로(120)에 배치되는 소스 드라이버 IC의 개수가 정해질 수 있다.The data driving circuit 120 may include one or more source drive ICs (SICs). Each source driver IC may include a plurality of channels, and the number of source driver ICs disposed in the data driving circuit 120 may be determined according to the resolution of the display panel 110 .

예를 들어, 고해상도 TV 모델 중 8k 120Hz 모델의 경우(서브화소의 개수가 7680*3*4320 개)에는 소스 드라이브 IC의 채널 수는 1920 채널을 갖고 데이터 구동회로(120)에는 24개의 소스 드라이브 IC가 배치될 수 있다.For example, in the case of an 8k 120Hz model among high-resolution TV models (the number of sub-pixels is 7680*3*4320), the source drive IC has 1920 channels and the data drive circuit 120 has 24 source drive ICs. can be placed.

게이트 구동회로(130)는 컨트롤러(150)의 제어 하에 복수의 게이트 라인(GL)에 스캔신호(게이트 신호)를 공급한다.The gate driving circuit 130 supplies a scan signal (gate signal) to the plurality of gate lines GL under the control of the controller 150 .

컨트롤러(150)는 표시장치(100)의 내부 또는 외부에 배치되어 있는 호스트 시스템(미도시)으로부터 수신된 입력 영상 데이터를 데이터 구동회로(120)로 전송한다. 컨트롤러(150)는 입력 영상 데이터와 동기되는 타이밍 신호들을 호스트 시스템으로부터 수신한다.The controller 150 transmits input image data received from a host system (not shown) disposed inside or outside the display device 100 to the data driving circuit 120 . The controller 150 receives timing signals synchronized with input image data from the host system.

타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(DCLK) 등을 포함한다. 컨트롤러(150)는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동회로(120), 게이트 구동회로(130)의 동작 타이밍을 제어한다.The timing signals include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a main clock DCLK. The controller 150 controls operation timings of the data driving circuit 120 and the gate driving circuit 130 based on the timing signals Vsync, Hsync, DE, and DCLK.

게이트 컨트롤 신호는 게이트 구동회로(130)의 동작 타이밍을 제어하기 위하여 컨트롤러(150)에 의해 발생된다. 게이트 컨트롤 신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(130)의 스타트 동작 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(130) 의 출력 타이밍을 제어한다.The gate control signal is generated by the controller 150 to control the operation timing of the gate driving circuit 130 . The gate control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the start operation timing of the gate driving circuit 130 . The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate driving circuit 130 .

소스 컨트롤 신호는 데이터 구동회로(120)의 동작 타이밍을 제어하기 위하여 컨트롤러(150)에 의해 발생된다. 소스 컨트롤 신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성 제어 신호(Polarity control signal: POL), 소스 출력 인에이블신호(SOE) 등을 포함한다.The source control signal is generated by the controller 150 to control the operation timing of the data driving circuit 120 . The source control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE).

소스 스타트 펄스(SSP)는 데이터 구동회로(120)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭 (SSC)은 데이터 구동회로(120)의 데이터 샘플링 타이밍을 제어하는 클럭신호이다. 극성 제어 신호(POL)는 데이터 구동회로(120)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 차지 쉐어링 타이밍(Charge sharing timing)과 데이터 출력 타이밍(Data output timing)을 제어한다. 컨트롤러(150)는 게이트 컨트롤 신호와 소스 컨트롤 신호를 별도의 배선을 통해 전송하거나 그 신호들 각각의 온/오프(On/Off, 또는 high/low) 레벨에 관한 정보를 콘트롤 데이터 패킷 내에 코딩하여 입력 영상 데이터와 함께 소스 드라이브 IC들로 직렬 전송할 수 있다.The source start pulse SSP controls the data sampling start timing of the data driving circuit 120 . The source sampling clock SSC is a clock signal that controls the data sampling timing of the data driving circuit 120 . The polarity control signal POL controls the polarity of the data voltage output from the data driving circuit 120 . The source output enable signal SOE controls charge sharing timing and data output timing. The controller 150 transmits the gate control signal and the source control signal through separate wires, or codes information about the on/off (or high/low) level of each of the signals into the control data packet and inputs it. It can be serially transmitted to the source drive ICs along with the image data.

컨트롤러(150)는 입력 영상의 프레임 레이트(Frame rate 또는 프레임 주파수)×N(N은 2 이상의 양의 정수) Hz의 주파수로 프레임 레이트를 높여 표시패널(110)의 구동 주파수를 N 배 체배된 프레임 레이트로 제어할 수 있다. 프레임 레이트는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 최근에는 UHD와 같은 고해상도 영상을 구현하기 위해 120Hz 이상으로 프레임 레이트를 높이는 방식을 채택하는 추세에 있다.The controller 150 increases the frame rate to a frequency of the input image frame rate (frame rate or frame frequency)×N (N is a positive integer greater than or equal to 2) Hz to multiply the driving frequency of the display panel 110 by N times. rate can be controlled. The frame rate is 60 Hz in the NTSC (National Television Standards Committee) scheme and 50 Hz in the PAL (Phase-Alternating Line) scheme. Recently, there is a trend to adopt a method of increasing the frame rate to 120 Hz or higher to realize high-resolution images such as UHD.

또한, 컨트롤러(150)는 입력 영상의 데이터가 거의 변화되지 않거나 정지 영상이면, 소비 전력을 줄이기 위하여 표시패널 구동회로를 저속 구동하여 화소들에 기입되는 데이터의 업데이트 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(150)는 저속 구동 모드에서 프레임 레이트를 30 Hz 이하로 낮출 수 있다. 저속 구동 모드의 프레임 레이트를 LRR(Low Refresh Rate)로 칭할 수 있다.In addition, when the data of the input image is hardly changed or when the data of the input image is a still image, the controller 150 drives the display panel driving circuit at a low speed to reduce power consumption to lower the update frequency of data written to the pixels. For example, the timing controller 150 may lower the frame rate to 30 Hz or less in the low-speed driving mode. The frame rate of the low-speed driving mode may be referred to as a low refresh rate (LRR).

컨트롤러(150)는 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루 레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system), 모바일 기기, 웨어러블 기기 등을 전체적으로 제어하는 호스트 시스템(미도시)으로부터 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 전송 받는다. 이러한 호스트 시스템은 표시장치(100) 내에 배치되는 터치 센서 구동회로로부터 입력되는 터치 입력의 좌표 정보와 연계하여 응용 프로그램을 실행할 수 있다.The controller 150 is a TV system, a home theater system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a phone system (Phone system), a mobile device, a host system for controlling the entire wearable device, etc. Timing signals Vsync, Hsync, DE, and CLK are transmitted together with digital video data RGB of an image from (not shown). Such a host system may execute an application program in association with coordinate information of a touch input input from a touch sensor driving circuit disposed in the display device 100 .

데이터 라인(DL)과 게이트 라인(GL)이 교차하는 영역으로 정의되며, 서브화소(SP) 내에는 스위칭 소자 역할을 하는 박막트랜지스터(TR), 액정 캐패시터(Clc), 스토리지 캐패시터(Cst) 등을 포함한다.It is defined as a region where the data line DL and the gate line GL intersect, and in the sub-pixel SP, a thin film transistor TR, a liquid crystal capacitor Clc, a storage capacitor Cst, etc. serving as a switching element are included. include

본 발명에서는 게이트 라인(GL)에 스캔신호를 공급하는 게이트 구동회로(130)를 표시패널(110)의 서브화소들 사이에 배치하여 비표시 영역을 줄이거나 제거하여 네로우 베젤을 구현할 수 있도록 하였다. 특히, 본 발명에서는 게이트 구동회로(130)를 구성하는 복수의 게이트 구동부들을 표시영역의 서브화소 행들 사이에 배치함으로써, 종래 GIP(Gate In Panel) 구조에 의해 비표시 영역이 증가하는 문제를 개선하였다.In the present invention, the gate driving circuit 130 for supplying the scan signal to the gate line GL is disposed between the sub-pixels of the display panel 110 to reduce or remove the non-display area to realize a narrow bezel. . In particular, in the present invention, by disposing a plurality of gate drivers constituting the gate driving circuit 130 between sub-pixel rows of the display area, the problem of increasing the non-display area due to the conventional gate in panel (GIP) structure is improved. .

이와 같이, 본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.As described above, the present invention has the effect of maximally securing the display area for displaying an image by arranging the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

본 발명은 스캔신호가 출력되는 전 구간에서 게이드 구동부의 Q노드가 플로팅(Floating)되지 않도록 하여 스캔신호의 출력 신뢰성을 개선한 효과가 있다.The present invention has the effect of improving the output reliability of the scan signal by preventing the Q node of the gate driver from floating in the entire section in which the scan signal is output.

본 발명은 게이트 구동부의 Q노드가 플로팅 상태가 되지 않도록 하여 영상 표시 및 터치 구동이 가능하도록 한 효과가 있다.The present invention has the effect of enabling image display and touch driving by preventing the Q node of the gate driver from being in a floating state.

도 4는 본 발명의 실시예들에 따른 표시패널의 개략적인 구성을 나타내는 블럭도이다. 도 5는 본 발명의 제1 실시예에 따라 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다. 도 6은 상기 도 5의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다.4 is a block diagram illustrating a schematic configuration of a display panel according to embodiments of the present invention. 5 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to the first embodiment of the present invention. 6 is a waveform diagram illustrating a process in which a scan signal is generated from a gate driver according to the embodiment of FIG. 5 .

도 1과 함께 도 4를 참조하면, 본 발명의 표시장치(100)는 표시패널(110)과 게이트 구동회로(130) 및 데이터 구동회로(120)를 포함한다. 또한, 본 발명의 표시장치(100)는 종래 표시패널(110)의 비표시 영역에 게이트 구동회로(130)가 배치된 것과 달리 표시영역에 게이트 구동회로(130)가 배치되어, 별도의 비표시 영역이 구분되지 않는다. 즉, 종래 표시패널(110)의 비표시 영역에 배치하던 게이트 구동회로(GIP 구조)는 각각의 게이트 라인들(G(1), G(2), … , G(n)) 영역(n은 양의 정수)에 분할하여 배치된다.Referring to FIG. 4 together with FIG. 1 , the display device 100 of the present invention includes a display panel 110 , a gate driving circuit 130 , and a data driving circuit 120 . In addition, in the display device 100 of the present invention, unlike the conventional display panel 110 in which the gate driving circuit 130 is disposed in the non-display area, the gate driving circuit 130 is disposed in the display area, so that a separate non-display area is provided. The area is not separated. That is, in the conventional gate driving circuit (GIP structure) disposed in the non-display area of the display panel 110, each of the gate lines G(1), G(2), ..., G(n)) area (n is positive integers).

본 발명의 게이트 구동회로(130)는 각 게이트 라인(GL)에 스캔신호를 공급하는 복수의 게이트 구동부(GDP)를 포함하고, 이들 구동부(GDP)는 각각의 게이트 라인들(G(1), G(2), … , G(n))에 대응되도록 배치된다. 따라서, 게이트 라인들(G(1), G(2), … , G(n))의 개수가 n개일 경우 게이트 구동부(GDP)의 개수도 n개가 될 수 있다.The gate driving circuit 130 of the present invention includes a plurality of gate driving units GDP for supplying a scan signal to each gate line GL, and these driving units GDP include respective gate lines G(1), It is arranged to correspond to G(2), ..., G(n)). Accordingly, when the number of gate lines G(1), G(2), ..., G(n) is n, the number of gate drivers GDP may also be n.

각각의 게이트 구동부(GDP)는 다시 복수의 게이트 드라이버들(131)로 구성되고, 각 게이트 구동부(GDP)에 배치된 복수의 게이트 드라이버들(131)은 동일한 스캔신호를 생성한다. 즉, 게이트 구동부(GDP)를 구성하는 게이트 드라이버들(131)은 게이트 구동부(GDP)와 대응되는 게이트 라인(GL)에 공급하는 동일한 스캔신호를 생성한다.Each gate driver GDP again includes a plurality of gate drivers 131 , and the plurality of gate drivers 131 disposed in each gate driver GDP generate the same scan signal. That is, the gate drivers 131 constituting the gate driver GDP generate the same scan signal supplied to the gate line GL corresponding to the gate driver GDP.

도 4에 도시된 바와 같이, 게이트 라인들(G(1), G(2), … , G(n)) 각각에는 게이트 구동부(GDP)가 배치되고, 각 게이트 구동부(GDP)를 구성하는 복수의 게이트 드라이버들(131)은 게이트 구동부(GDP)와 대응되는 게이트 라인(GL)에 각각 접속되어 있다.4 , a gate driver GDP is disposed on each of the gate lines G(1), G(2), ..., G(n), and a plurality of gate drivers constituting each gate driver GDP The gate drivers 131 are respectively connected to the gate line GL corresponding to the gate driver GDP.

따라서, 하나의 게이트 라인(GL)에는 하나의 게이트 구동부(GDP)가 대응되고, 게이트 구동부(GDP) 내에 배치되어 있는 복수의 게이트 드라이버(131)는 게이트 구동부(GDP)와 대응되는 하나의 게이트 라인(GL)에 동일한 스캔신호를 공급한다. 예를 들어, 본 발명의 n번째 게이트 라인(G(n))에는 n번째 게이트 구동부(GDP)가 배치되고, n번째 게이트 구동부(GDP) 내에 배치되어 있는 게이트 드라이버들(131)은 n번째 게이트 라인(G(n))에 n번째 스캔신호를 공급한다.Accordingly, one gate driver GDP corresponds to one gate line GL, and the plurality of gate drivers 131 disposed in the gate driver GDP corresponds to one gate line corresponding to the gate driver GDP. The same scan signal is supplied to (GL). For example, the n-th gate driver GDP is disposed on the n-th gate line G(n) of the present invention, and the gate drivers 131 disposed in the n-th gate driver GDP include the n-th gate. The nth scan signal is supplied to the line G(n).

또한, 본 발명의 게이트 구동부(GDP)에 배치되는 게이트 드라이버(131)는 적어도 하나 이상 배치되는 것이 바람직하다. 왜냐하면 표시패널(110)이 대형화되어 감에 따라 게이트 라인(GL)이 길이도 증가하여 공급되는 스캔신호에 딜레이가 발생하기 때문이다. 예를 들어, 게이트 구동부(GDP)에 배치되는 게이트 드라이버(131)가 게이트 라인(GL)의 일측 가장자리에만 배치될 경우, 게이트 라인(GL)의 타측 가장자리 영역까지 스캔신호가 공급될 때 신호 지연이 발생된다. 또한, 게이트 드라이버(131)가 게이트 라인(GL)의 중앙 영역에만 배치될 경우, 게이트 라인(GL)이 양측 가장자리 영역까지 스캔신호가 공급될 때 신호 지연이 발생할 수 있다.In addition, it is preferable that at least one gate driver 131 disposed in the gate driver GDP of the present invention is disposed. This is because, as the size of the display panel 110 increases, the length of the gate line GL also increases, resulting in a delay in the supplied scan signal. For example, when the gate driver 131 disposed in the gate driver GDP is disposed only at one edge of the gate line GL, when the scan signal is supplied to the other edge area of the gate line GL, the signal delay is increased. occurs Also, when the gate driver 131 is disposed only in the central region of the gate line GL, a signal delay may occur when the scan signal is supplied to both edge regions of the gate line GL.

따라서, 본 발명의 게이트 구동부(GDP)에 배치되는 게이트 드라이버들(131)은 게이트 라인(GL)을 따라 소정의 간격으로 복수개 배치되는 것이 바람직하다. 하지만, 게이트 드라이버들(131)의 개수가 너무 많게 되면 표시영역 내에서 비표시 영역의 면적이 증가하는 문제가 발생된다. 이러한 점을 고려하여 본 발명에서는 게이트 드라이버들(131)은 스캔신호의 지연이 발생하지 않는 범위의 개수가 배치되는 것이 바람직하고 표시패널(110) 전체 영역에서 균일한 부하가 나타날 수 있도록 표시패널(110)의 임의의 단위 면적당 게이트 드라이버들(131)이 배치되는 개수는 동일한 것이 바람직하다.Accordingly, it is preferable that a plurality of gate drivers 131 disposed in the gate driver GDP of the present invention are disposed at a predetermined interval along the gate line GL. However, if the number of gate drivers 131 is too large, the area of the non-display area in the display area increases. In consideration of this point, in the present invention, the number of gate drivers 131 is preferably arranged in a range in which a delay of the scan signal does not occur, and the display panel (110) shows a uniform load over the entire area of the display panel (110). The number of gate drivers 131 disposed per arbitrary unit area of 110 is preferably the same.

도면에 도시된 바와 같이, 본 발명의 표시패널(110)에는 별도의 비표시 영역이 정의되지 않는다. 복수의 게이트 라인들(G(1), G(2), … , G(n))이 배치된 영역은 도면에는 도시하지 않았지만, 데이터 라인(DL)들이 교차하고, 게이트 라인들(GL)과 데이터 라인들(DL)이 교차하는 영역은 복수의 서브화소들이 배치되는 표시영역과 대응된다. 따라서, 본 발명의 표시장치(100)는 종래 GIP 구조에서 게이트 구동부가 배치되던 비표시 영역을 제거하거나 최소화할 수 있어 표시영역의 면적을 증가시킬 수 있다. 이와 같이, 표시패널(110) 내에서 비표시 영역이 제거되거나 줄어들게 되면 베젤 영역을 줄일 수 있어 네로우 베젤을 구현할 수 있다.As shown in the drawing, a separate non-display area is not defined in the display panel 110 of the present invention. Although not shown in the drawing, regions in which the plurality of gate lines G(1), G(2), ..., G(n) are disposed are intersected by the data lines DL, and the gate lines GL and An area where the data lines DL intersect corresponds to a display area in which a plurality of sub-pixels are disposed. Accordingly, in the display device 100 of the present invention, the non-display area in which the gate driver is disposed in the conventional GIP structure can be removed or minimized, so that the area of the display area can be increased. As described above, when the non-display area is removed or reduced in the display panel 110 , the bezel area can be reduced, thereby realizing a narrow bezel.

도 1과 함께 도 5 및 도 6을 참조하면, 본 발명의 표시패널(110)에 배치되는 서브화소들(SP)의 구조는 다음과 같다.Referring to FIGS. 5 and 6 together with FIG. 1 , the structure of the sub-pixels SP disposed in the display panel 110 of the present invention is as follows.

본 발명의 표시패널(110)은, 행과 열을 따라 복수의 서브화소(SP)가 배치된다. 제1 방향으로 복수의 게이트 라인(G(n-1), G(n), G(n+1), G(n+2))들이 배치되고, 제2 방향으로 복수의 데이터 라인(D1, D2, …. , D12)들과 복수의 신호라인들이 배치되어 서브화소(SP)를 정의한다. 본 발명에서는 표시패널(110)에 배치된 한쌍의 서브화소의 열마다 하나씩 배치되고 그 한쌍의 서브화소 양쪽에 복수의 데이터 라인(D1, D2, …. , D12)들이 배치되어 한쌍의 서브화소로 데이터 전압을 공급한다.In the display panel 110 of the present invention, a plurality of sub-pixels SP are disposed along rows and columns. A plurality of gate lines G(n-1), G(n), G(n+1), and G(n+2) are disposed in a first direction, and a plurality of data lines D1, D2, ...., D12 and a plurality of signal lines are disposed to define the sub-pixel SP. In the present invention, one pair of sub-pixels is disposed in each column of the display panel 110, and a plurality of data lines D1, D2, ..., D12 are disposed on both sides of the pair of sub-pixels to form a pair of sub-pixels. Provides data voltage.

또한, 복수의 게이트 라인(G(n-1), G(n), G(n+1), G(n+2))들은 표시패널(110)에 배치된 서브화소의 행마다 하나씩 배치되어 각 서브화소의 행에 배치된 서브화소들에 스캔신호를 공급한다.In addition, the plurality of gate lines G(n-1), G(n), G(n+1), and G(n+2) are disposed one by one for each row of sub-pixels disposed on the display panel 110 . A scan signal is supplied to sub-pixels arranged in a row of each sub-pixel.

본 발명의 표시패널(110)은 복수의 게이트 라인(G(n-1), G(n), G(n+1), G(n+2))들에 스캔신호를 공급하는 게이트 구동회로(130)가 서브화소(SP)들이 배치된 표시영역에 배치된다. 게이트 구동회로(130)를 구성하는 복수의 게이트 구동부(GDP)는 각 게이트 라인마다 하나씩 배치된다.The display panel 110 of the present invention is a gate driving circuit that supplies a scan signal to a plurality of gate lines G(n-1), G(n), G(n+1), and G(n+2). Reference numeral 130 is disposed in the display area in which the sub-pixels SP are disposed. A plurality of gate drivers GDP constituting the gate driving circuit 130 is disposed one for each gate line.

또한, 본 발명에서는 게이트 구동부(GDP)가 스캔신호를 생성할 수 있도록 복수의 신호들이 공급되고, 이들 복수의 신호들은 데이터 라인(D1, D2, …., D12)들과 평행하게 배치된(제2방향으로 배치) 복수의 신호라인들을 통해 공급된다. 복수의 신호라인들은 게이트 구동부(GDP)에 배치된 게이트 드라이버들(131)의 초기 동작에 관한 캐리 신호(Carry signal)들을 공급하는 캐리신호라인(Carry1, Carry2, …), 서로 다른 위상의 클럭신호들(CLKA, CLKB)을 공급하는 클럭신호 라인들(CLKA, CLKB, …), 게이트 라인(GL)에 저전압을 유지하거나 게이트 드라이버(131)의 Q노드를 저전압으로 유지하기 위해 공급되는 게이트로우 전압라인들(VGL1, VGL2, …) 및 각 서브화소(SP)에 공통전압을 공급하는 공통전압 라인들(VCOM1, VCOM2, …)을 포함한다.In addition, in the present invention, a plurality of signals are supplied so that the gate driver GDP can generate a scan signal, and the plurality of signals are arranged in parallel with the data lines D1, D2, ..., D12. arranged in two directions) is supplied through a plurality of signal lines. The plurality of signal lines are carry signal lines Carry1, Carry2, ... for supplying carry signals related to the initial operation of the gate drivers 131 disposed in the gate driver GDP, clock signals of different phases. A gate low voltage supplied to maintain a low voltage on the clock signal lines CLKA, CLKB, ..., and the gate line GL or to maintain the Q node of the gate driver 131 at a low voltage. It includes lines VGL1, VGL2, ... and common voltage lines VCOM1, VCOM2, ... for supplying a common voltage to each sub-pixel SP.

본 발명의 신호라인들은 행 방향을 따라 각각 한쌍의 서브화소 양측에 배치된 데이터 라인(DL) 사이에 배치될 수 있다. 또한, 연속한 한쌍의 서브화소 사이에 신호라인들이 배치될 수 있다. 도면에 도시된 바와 같이, 데이터 라인(D1, D2, …., D12)들은 행 방향을 따라 한쌍의 서브화소(SP) 단위로 각각 배치되고, 복수의 신호라인들 각각은 데이터 라인(D1, D2, …., D12)들과 교대로 배치되며 두 개의 데이터 라인들에 의해 규정되는 한쌍의 서브화소 사이에 배치된다. 복수의 신호라인들은 캐리신호라인(Carry1, Carry2, …), 클럭신호 라인들(CLKA, CLKB, …), 게이트로우 전압라인들(VGL1, VGL2, …) 및 공통전압 라인들(VCOM1, VCOM2, …)로 구성될 수 있고, 이들은 데이터 라인(D1, D2, …., D12)들과 행 방향을 따라 각 서브화소 열단위로 교대로 배치되는 것이 바람직하다.The signal lines of the present invention may be disposed between the data lines DL disposed on both sides of a pair of sub-pixels, respectively, in the row direction. Also, signal lines may be disposed between a pair of consecutive sub-pixels. As shown in the figure, the data lines D1, D2, ..., D12 are respectively arranged in units of a pair of sub-pixels SP along the row direction, and each of the plurality of signal lines is the data line D1, D2 , ...., D12) and disposed between a pair of sub-pixels defined by two data lines. The plurality of signal lines include carry signal lines Carry1, Carry2, ..., clock signal lines CLKA, CLKB, ..., gate row voltage lines VGL1, VGL2, ..., and common voltage lines VCOM1, VCOM2, ...), which are preferably alternately arranged in units of sub-pixel columns along the row direction with the data lines D1, D2, ..., D12.

본 발명의 게이트 구동부(GDP)를 구성하는 각 게이트 드라이버(131)는 대응되는 게이트 라인(GL)의 서브화소 행에 배치된 일정한 수의 서브화소 열 단위와 대응된다. 도 5를 중심으로 보다 구체적으로 설명하면, 게이트 구동부(GDP)의 게이트 드라이버(131)는 제1 내지 제4 스위칭 소자(T1, T2, T3, T4)를 포함한다. 예를 들어, n번째 게이트 라인(GL(n))에 n번째 게이트 구동부(GDP)가 배치되고, n번째 게이트 구동부(GDP)의 게이트 드라이버(131)는 제1 내지 제4 스위칭 소자(T1, T2, T3, T4)로 구성된다.Each gate driver 131 constituting the gate driver GDP of the present invention corresponds to a predetermined number of sub-pixel column units arranged in a sub-pixel row of the corresponding gate line GL. 5 , the gate driver 131 of the gate driver GDP includes first to fourth switching elements T1 , T2 , T3 , and T4 . For example, the n-th gate driver GDP is disposed on the n-th gate line GL(n), and the gate driver 131 of the n-th gate driver GDP includes the first to fourth switching elements T1, T2, T3, T4).

즉, 본 발명의 게이트 구동부(GDP)에 배치된 하나의 게이트 드라이버(131)는 4개의 트랜지스터로 구현된다. 도면에 도시된 바와 같이, n번째 게이트 구동부(GDP)의 첫번째에 배치된 게이트 드라이버(131)는 제1 내지 제12 데이터 라인(D1, D2, …, D12)과 대응되는 영역의 폭을 갖는다. 다시 말하면, 하나의 게이트 드라이버(131)는 제1 내지 제4 스위칭 소자(T1, T2, T3, T4)들이 제1 방향으로 연속한 22개의 서브화소(SP)와 대응되는 영역 내에서 서로 접속되어 스캔신호를 생성하는 회로를 구성한다.That is, one gate driver 131 disposed in the gate driver GDP of the present invention is implemented with four transistors. As shown in the drawing, the first gate driver 131 of the n-th gate driver GDP has a width corresponding to the first to twelfth data lines D1 , D2 , ..., D12 . In other words, in one gate driver 131 , the first to fourth switching elements T1 , T2 , T3 , and T4 are connected to each other in a region corresponding to 22 sub-pixels SP consecutive in the first direction. A circuit that generates a scan signal is constructed.

게이트 드라이버(131)는 제2 스위칭 소자(T2)의 게이트 단자를 Q노드로 하고, Q노드는 제1 스위칭 소자(T1)의 드레인 단자 및 제3 스위칭 소자(T3)의 드레인 단자와 공통으로 접속된다. 보다 구체적으로, 제1 스위칭 소자(T1)의 게이트 단자와 소스 단자는 전단((n-1)번째) 게이트 라인과 공통으로 접속되고, 드레인 단자는 제2 스위칭 소자(T2)의 게이트 단자(Q노드)와 접속된다.The gate driver 131 uses the gate terminal of the second switching element T2 as a Q node, and the Q node is commonly connected to the drain terminal of the first switching element T1 and the drain terminal of the third switching element T3. do. More specifically, the gate terminal and the source terminal of the first switching element T1 are commonly connected to the previous ((n-1)-th) gate line, and the drain terminal is the gate terminal Q of the second switching element T2. node) is connected.

제2 스위칭 소자(T2)의 게이트 단자는 Q노드, 제1 스위칭 소자(T1)의 드레인 단자 및 제3 스위칭 소자(T3)의 드레인 단자와 공통으로 접속되고, 소스 단자는 제1 클럭신호 라인(CLKA)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the second switching element T2 is commonly connected to the Q node, the drain terminal of the first switching element T1, and the drain terminal of the third switching element T3, and the source terminal is connected to the first clock signal line ( CLKA), and the drain terminal is connected to the current ((n)th) gate line GL(n).

제3 스위칭 소자(T3)의 게이트 단자는 제4 스위칭 소자(T4)의 게이트 단자 및 (n+2)번째 게이트 라인(GL(n+2))과 공통으로 접속되고, 소스 단자는 제1 게이트로우 전압라인(VGL1)과 접속되며, 드레인 단자는 Q노드와 접속된다.The gate terminal of the third switching element T3 is commonly connected to the gate terminal of the fourth switching element T4 and the (n+2)-th gate line GL(n+2), and the source terminal is connected to the first gate It is connected to the low voltage line VGL1, and the drain terminal is connected to the Q node.

제4 스위칭 소자(T4)의 게이트 단자는 제3 스위칭 소자(T3)의 게이트 단자 및 및 (n+2)번째 게이트 라인(GL(n+2))과 공통으로 접속되고, 소스 단자는 제2 게이트로우 전압라인(VGL2)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the fourth switching element T4 is commonly connected to the gate terminal of the third switching element T3 and the (n+2)-th gate line GL(n+2), and the source terminal is connected to the second It is connected to the gate row voltage line VGL2, and the drain terminal is connected to the current (n)th gate line GL(n).

본 발명의 게이트 드라이버(131)의 구동방법을 도 6을 참조하여 설명하면 다음과 같다.A method of driving the gate driver 131 of the present invention will be described with reference to FIG. 6 as follows.

n번째 게이트 구동부(GDP)에 배치된 게이트 드라이버(131)는, 먼저, 제1 스위칭 소자(T1)가 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 캐리신호를 공급받아 턴-온된다. 이때, 캐리신호는 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호인데, 만약 1번째 게이트 구동부(GDP)의 게이트 드라이버(131)일 경우에는 전단 게이트 라인(GL)이 존재하지 않아 캐리신호 라인으로부터 캐리신호를 공급받아 턴-온될 수 있다.In the gate driver 131 disposed in the n-th gate driver GDP, first, the first switching element T1 receives a carry signal from the previous stage ((n-1)-th) gate line G(n-1). It is supplied and turned on. At this time, the carry signal is a scan signal of the previous ((n-1)-th) gate line G(n-1). If it is the gate driver 131 of the first gate driver GDP, the previous gate line ( GL) does not exist, so it can be turned on by receiving a carry signal from the carry signal line.

이와 같이, 제1 스위칭 소자(T1)가 턴-온되면 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호에 의해 Q노드의 전압레벨이 하이 레벨로 상승한다. Q노드 전압레벨이 하이 레벨로 상승함으로써, 제1 스위칭 소자(T1)은 턴-온 상태가 된다.As such, when the first switching element T1 is turned on, the voltage level of the Q node rises to a high level by the scan signal of the previous ((n-1)-th) gate line G(n-1). . As the Q node voltage level rises to a high level, the first switching element T1 is turned on.

Q노드의 전압레벨이 스캔신호에 의해 상승할 때, 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 제1 스위칭 소자(T1)에 공급된 스캔신호의 전압 레벨이 로우 레벨이 되면서 제1 스위칭 소자(T1)은 턴-오프된다. 이때, 제2 스위칭 소자(T2)의 소스 단자과 접속된 클럭신호 라인으로부터 제1 클럭신호(CLKA)가 공급되는데, 제2 스위칭 소자(T2)의 소스 단자가 저전압 레벨에서 클럭신호(CLKA)와 대응되는 고전압 레벨로 상승하면 부트 스트랩 효과에 의해 Q노드의 전압레벨이 추가적으로 상승하면서 제1 클럭신호(CLKA)는 현재((n)번째) 게이트 라인(G(n))에 스캔신호 형태로 공급된다.When the voltage level of the Q node is increased by the scan signal, the voltage level of the scan signal supplied from the previous stage ((n-1)th) gate line G(n-1) to the first switching element T1 is As the low level is reached, the first switching element T1 is turned off. At this time, the first clock signal CLKA is supplied from the clock signal line connected to the source terminal of the second switching element T2, and the source terminal of the second switching element T2 corresponds to the clock signal CLKA at a low voltage level. When it rises to a high voltage level, the first clock signal CLKA is supplied in the form of a scan signal to the current ((n)th) gate line G(n) while the voltage level of the Q node is further increased due to the bootstrap effect. .

따라서, Q노드가 하이 레벨 상태에서 게이트 드라이버(131)는 현재((n)번째) 게이트 라인(G(n))에 제1 클럭신호(CLKA)를 풀업 하여 스캔신호를 공급한다.Accordingly, when the Q node is at the high level, the gate driver 131 pulls up the first clock signal CLKA to the current (n)th gate line G(n) to supply the scan signal.

그런 다음, 제1 및 제2 클럭신호(CLKA, CLKB)가 모두 로우 레벨인 구간에서 Q노드의 전압은 전압 레벨이 약간 하강한 하이레벨을 유지하고, 제1 클럭신호(CLKA)가 로우 레벨이기 때문에 현재((n)번째) 게이트 라인(G(n))에는 로우 레벨의 제1 클럭신호(CLKA)가 공급된다. 이때, 제3 및 제 4 스위칭 소자(T3, T4)의 게이트 단자들은 공통으로 접속된 (n+2)번째 게이트 라인(G(n+2))으로부터 스캔신호를 공급받아 턴-온 상태가 된다. 즉, (n+2)번째 게이트 라인(G(n+2))의 스캔신호에 응답하여 제3 및 제4 스위칭 소자(T3, T4)는 턴-온 상태가 되어 Q노드에는 제1 게이트로우 전압라인(VGL1)으로부터 게이트로우 전압이 공급된다.Then, in a period in which both the first and second clock signals CLKA and CLKB are at low levels, the voltage of the Q node maintains a high level in which the voltage level is slightly lowered, and the first clock signal CLKA is at a low level. Therefore, the first clock signal CLKA of a low level is supplied to the current ((n)th) gate line G(n). At this time, the gate terminals of the third and fourth switching elements T3 and T4 receive a scan signal from the commonly connected (n+2)-th gate line G(n+2) and are turned on. . That is, in response to the scan signal of the (n+2)-th gate line G(n+2), the third and fourth switching elements T3 and T4 are turned on, and the Q node has the first gate low A gate-low voltage is supplied from the voltage line VGL1.

또한, 현재((n)번째) 게이트 라인(G(n))에는 제2 게이트로우 전압라인(VGL2)으로부터 게이트로우 전압이 공급된다. 따라서, 도면에 도시된 바와 같이, Q노드가 로우 레벨로 하강하고 제1 및 제2 클럭신호들(CLKA, CLKB)이 로우 상태일 때, 현재((n)번째) 게이트 라인(G(n))에는 게이트로우 전압이 공급된다.Also, a gate-row voltage is supplied from the second gate-row voltage line VGL2 to the current ((n)-th) gate line G(n). Accordingly, as shown in the figure, when the Q node falls to a low level and the first and second clock signals CLKA and CLKB are in a low state, the current ((n)th) gate line G(n) ) is supplied with a gate-low voltage.

이후 구간에서는 전단((n-1)번째) 게이트 라인(G(n-1))이 로우 레벨이기 때문에 제1 스위칭 소자(T1)은 턴-오프 상태를 유지하고, (n+2)번째 게이트 라인(G(n+2)) 역시 로우 레벨 상태이기 때문에 제3 및 제4 스위칭 소자(T3, T4)는 턴-오프 상태가 된다.In the subsequent section, since the previous ((n-1)-th) gate line G(n-1) is at a low level, the first switching element T1 maintains a turn-off state, and the (n+2)-th gate Since the line G(n+2) is also in a low level state, the third and fourth switching elements T3 and T4 are turned off.

즉, Q노드가 접속된 다른 스위칭 소자들과 신호라인들과 전기적으로 접속되지 않은 플로팅(Floating) 상태가 되고, 현재((n)번째) 게이트 라인(G(n)) 역시 제4 스위칭 소자(T4)가 턴-오프 상태이기 때문에 플로팅 상태가 되어 이전 공급된 신호가 유지된다.That is, the Q node is in a floating state that is not electrically connected to other switching elements and signal lines connected to it, and the current ((n)-th) gate line G(n) is also the fourth switching element ( Since T4) is in the turned-off state, it becomes a floating state and the previously supplied signal is maintained.

이와 같이, 종래 게이트 드라이버(시프트 레지스터 또는 스테이지로 명명되었다)는, Q노드와 QB 노드의 전압을 제어하기 위해 많은 스위칭 소자로 구성된 제어회로와 클럭신호들을 풀업 또는 풀다운 하여 게이트 라인(GL)에 공급하기 위한 출력부를 필요로 하였지만, 본 발명에서는 4개의 스위칭 소자들로 게이트 드라이버를 구현하고 게이트 드라이버의 점유 면적을 줄일 수 있다.As described above, the conventional gate driver (referred to as a shift register or stage) pulls up or pulls down a control circuit composed of many switching elements and clock signals to control the voltages of the Q node and the QB node, and then supplies them to the gate line GL. However, in the present invention, the gate driver is implemented with four switching elements and the area occupied by the gate driver can be reduced.

이와 같이, 본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.As described above, the present invention has the effect of maximally securing the display area for displaying an image by arranging the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

도 7은 본 발명의 다른 실시예들에 따른 표시패널의 개략적인 구성을 나타내는 블록도이다.7 is a block diagram illustrating a schematic configuration of a display panel according to another exemplary embodiment of the present invention.

도 7은 도 4의 게이트 구동회로의 배치 구조에 대한 다른 실시예에 관한 것으로 이하 도 4와 구별되는 부분을 중심으로 설명한다.FIG. 7 relates to another embodiment of the arrangement structure of the gate driving circuit of FIG. 4 , and will be mainly described below with reference to parts distinguished from FIG. 4 .

도 1과 함께 도 7을 참조하면, 본 발명의 게이트 구동회로(130)는 각 게이트 라인(GL)에 스캔신호를 공급하는 복수의 게이트 구동부(GDP)와 블랭크 영역(132)을 포함한다. 따라서, 하나의 게이트 구동부(GDP)는 복수의 게이트 드라이버(131)과 복수의 블랭크 영역(132)을 포함한다. 게이트 구동부(GDP)는 각각의 게이트 라인들(G(1), G(2), … , G(n))에 각각 대응되도록 배치된다. 따라서, 게이트 라인들(G(1), G(2), … , G(n))의 개수가 n개일 경우 게이트 구동부(GDP)의 개수도 n개가 될 수 있다.Referring to FIG. 7 together with FIG. 1 , the gate driving circuit 130 of the present invention includes a plurality of gate driving units GDP supplying a scan signal to each gate line GL and a blank region 132 . Accordingly, one gate driver GDP includes a plurality of gate drivers 131 and a plurality of blank regions 132 . The gate driver GDP is disposed to correspond to each of the gate lines G(1), G(2), ..., G(n), respectively. Accordingly, when the number of gate lines G(1), G(2), ..., G(n) is n, the number of gate drivers GDP may also be n.

특히, 도 7에서는 도 4와 달리 게이트 구동부(GDP)를 구성하는 게이트 드라이버(131)들이 일정한 개수의 연속한 서브화소들 단위로 순차적으로 배치되지 않고, 게이트 드라이버(131)와 블랭크 영역(132)가 교대로 배치된다. 따라서, 도 4에 비해 각 게이트 라인(G(n))에 대응하도록 배치되는 게이트 드라이버(131) 개수는 줄어든다.In particular, in FIG. 7 , unlike FIG. 4 , the gate drivers 131 constituting the gate driver GDP are not sequentially arranged in units of a predetermined number of successive sub-pixels, but the gate driver 131 and the blank region 132 . are alternately placed. Accordingly, the number of gate drivers 131 disposed to correspond to each gate line G(n) is reduced compared to FIG. 4 .

예를 들어, N번째 게이트 라인과 대응되는 N번째 게이트 구동부(GDP)의 게이트 드라이버들은 상기 게이트 드라이버(131)와 대응되는 연속한 일정 수의 서브화소 열만큼의 간격을 두고 배치된다. 게이트 드라이버(131)들 사이에는 블랭크 영역(BA: 132)이 배치되고, 블랭크 영역(BA: 132)의 점유 면적은 게이트 드라이버(131)와 동일할 수 있다. 또한, (N+1)번째 게이트 라인(G(n+1))과 대응되는 게이트 구동부의 게이트 드라이버들(131)은 N번째 게이트 라인(G(n))과 대응되도록 배치된 게이트 드라이버와 상하 방향에서(제2 방향 또는 데이터 라인 방향) 서로 중첩되지 않도록 배치된다.For example, the gate drivers of the N-th gate driver GDP corresponding to the N-th gate line are spaced apart from each other by a predetermined number of consecutive sub-pixel columns corresponding to the gate driver 131 . A blank area BA: 132 is disposed between the gate drivers 131 , and an area occupied by the blank area BA: 132 may be the same as that of the gate driver 131 . In addition, the gate drivers 131 of the gate driver corresponding to the (N+1)-th gate line G(n+1) are above and below the gate driver disposed to correspond to the N-th gate line G(n). directions (second direction or data line direction) so as not to overlap each other.

도 7을 참조하여 보다 구체적으로 설명하면, 1번째 게이트 라인(G(1))의 게이트 구동부(GDP)에 게이트 드라이버(131)와 블랭크 영역(132)이 교대로 배치되고, 2번째 게이트 라인(G(2))의 게이트 구동부(GDP)의 게이트 드라이버(131)는 1번째 게이트 라인(G(1))의 게이트 드라이버와 서로 중첩되지 않는다. 마찬가지로 3번째 게이트 라인(GL(3))과 대응되는 게이트 드라이버(131)들은 2번째 게이트 라인(GL(2))과 대응되는 게이트 드라이버(131)와 서로 중첩되지 않는다. 앞에서는 게이트 드라이버(131)를 중심으로 인접한 게이트 구동부(GDP)들에 배치된 게이트 드라이버들이 서로 중첩되지 않는다고 하였지만, 동일한 방식으로 블랭크 영역(132) 역시 서로 중첩되지 않는다.7, the gate driver 131 and the blank region 132 are alternately disposed in the gate driver GDP of the first gate line G(1), and the second gate line (G(1)) The gate driver 131 of the gate driver GDP of G(2) does not overlap with the gate driver of the first gate line G(1). Similarly, the gate drivers 131 corresponding to the third gate line GL( 3 ) do not overlap with the gate drivers 131 corresponding to the second gate line GL( 2 ). Although it has been previously said that gate drivers disposed in adjacent gate drivers GDP with respect to the gate driver 131 do not overlap each other, the blank region 132 also does not overlap each other in the same way.

이와 같이, 본 발명에서는 각 게이트 구동부(GDP)에 배치되는 복수의 게이트 드라이버(131)의 개수를 줄이기 위해 블랭크 영역(132)을 배치할 수 있다. 따라서, 도 4의 실시예에서는 하나의 게이트 구동부(GDP)에 10개의 게이트 드라이버(131)가 배치되었다면, 도 7의 실시예에서는 하나의 게이트 구동부(GDP) 내에 5개의 게이트 드라이버(131)가 배치된다.As described above, in the present invention, the blank region 132 may be disposed in order to reduce the number of the plurality of gate drivers 131 disposed in each gate driver GDP. Therefore, in the embodiment of FIG. 4 , ten gate drivers 131 are arranged in one gate driver GDP, in the embodiment of FIG. 7 , five gate drivers 131 are arranged in one gate driver GDP. do.

도 7에서는 하나의 다른 실시예를 예시한 것으로 경우에 따라서는 게이트 드라이버들 사이의 블랭크 영역의 개수를 적어도 하나 이상으로 배치할 수 있다. 표시패널(110)의 전체적인 부하 균일성을 고려하여 게이트 구동부(GDP)에 배치되는 게이트 드라이버들의 개수는 다양하게 조절될 수 있다.7 exemplifies another embodiment, and in some cases, the number of blank regions between the gate drivers may be at least one. The number of gate drivers disposed in the gate driver GDP may be variously adjusted in consideration of the overall load uniformity of the display panel 110 .

본 발명의 표시패널(110)에는 별도의 비표시 영역이 정의되지 않는다. 복수의 게이트 라인들(G(1), G(2), … , G(n))이 배치된 영역은 도면에는 도시하지 않았지만, 데이터 라인(DL)들이 교차하고, 게이트 라인들(GL)과 데이터 라인들(DL)이 교차하는 영역은 복수의 서브화소들이 배치되는 표시영역과 대응된다.A separate non-display area is not defined in the display panel 110 of the present invention. Although not shown in the drawing, regions in which the plurality of gate lines G(1), G(2), ..., G(n) are disposed are intersected by the data lines DL, and the gate lines GL and An area where the data lines DL intersect corresponds to a display area in which a plurality of sub-pixels are disposed.

따라서, 본 발명의 표시장치(100)는 종래 GIP 구조에서 게이트 구동부가 배치되던 비표시 영역을 제거하거나 최소화할 수 있어 표시영역의 면적을 증가시킬 수 있다. 이와 같이, 표시패널(110) 내에서 비표시 영역이 제거되거나 줄어들게 되면 베젤 영역을 줄일 수 있어 네로우 베젤을 구현할 수 있다.Accordingly, in the display device 100 of the present invention, the non-display area in which the gate driver is disposed in the conventional GIP structure can be removed or minimized, so that the area of the display area can be increased. As described above, when the non-display area is removed or reduced in the display panel 110 , the bezel area can be reduced, thereby realizing a narrow bezel.

도 8은 본 발명의 제2 실시예에 따르 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다. 도 9는 상기 도 8의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다.8 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to a second exemplary embodiment of the present invention. 9 is a waveform diagram illustrating a process in which a scan signal is generated from a gate driver according to the embodiment of FIG. 8 .

도 8 및 도 9는 도 5 및 도 6의 다른 실시예에 관한 것으로 이하에서는 도 5 및 도 6과 구별되는 부분을 중심으로 설명한다.8 and 9 relate to another embodiment of FIGS. 5 and 6 , and the following description will be focused on parts distinct from FIGS. 5 and 6 .

도 1과 함께 도 8 및 도 9를 참조하면, 본 발명의 표시패널(110)에 배치되는 서브화소들(SP)의 구조는 다음과 같다.Referring to FIGS. 8 and 9 together with FIG. 1 , the structure of the sub-pixels SP disposed in the display panel 110 of the present invention is as follows.

본 발명의 표시패널(110)에 배치되는 게이트 구동부(GDP)는 복수의 게이트 드라이버(231)를 포함한다. 게이트 드라이버(231)는 제1 내지 제4 스위칭 소자(T1, T2, T3, T4)를 포함한다.The gate driver GDP disposed on the display panel 110 of the present invention includes a plurality of gate drivers 231 . The gate driver 231 includes first to fourth switching elements T1 , T2 , T3 , and T4 .

게이트 드라이버(231)는 제2 스위칭 소자(T2)의 게이트 단자를 Q노드로 하고, Q노드는 제1 스위칭 소자(T1)의 드레인 단자 및 제3 스위칭 소자(T3)의 드레인 단자와 공통으로 접속된다. 보다 구체적으로, 제1 스위칭 소자(T1)의 게이트 단자와 소스 단자는 전단((n-1)번째) 게이트 라인과 공통으로 접속되고, 드레인 단자는 제2 스위칭 소자(T2)의 게이트 단자(Q노드)와 접속된다.The gate driver 231 uses the gate terminal of the second switching element T2 as a Q node, and the Q node is commonly connected to the drain terminal of the first switching element T1 and the drain terminal of the third switching element T3. do. More specifically, the gate terminal and the source terminal of the first switching element T1 are commonly connected to the previous ((n-1)-th) gate line, and the drain terminal is the gate terminal Q of the second switching element T2. node) is connected.

제2 스위칭 소자(T2)의 게이트 단자는 Q노드, 제1 스위칭 소자(T1)의 드레인 단자 및 제3 스위칭 소자(T3)의 드레인 단자와 공통으로 접속되고, 소스 단자는 제1 클럭신호 라인(CLKA)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the second switching element T2 is commonly connected to the Q node, the drain terminal of the first switching element T1, and the drain terminal of the third switching element T3, and the source terminal is connected to the first clock signal line ( CLKA), and the drain terminal is connected to the current ((n)th) gate line GL(n).

제3 스위칭 소자(T3)의 게이트 단자는 제4 스위칭 소자(T4)의 게이트 단자 및 (n+2)번째 게이트 라인(GL(n+2))과 공통으로 접속되고, 소스 단자는 제1 게이트로우 전압라인(VGL1)과 접속되며, 드레인 단자는 Q노드와 접속된다.The gate terminal of the third switching element T3 is commonly connected to the gate terminal of the fourth switching element T4 and the (n+2)-th gate line GL(n+2), and the source terminal is connected to the first gate It is connected to the low voltage line VGL1, and the drain terminal is connected to the Q node.

제4 스위칭 소자(T4)의 게이트 단자는 제2 클럭신호 라인(CLKB)과 접속되고, 소스 단자는 제2 게이트로우 전압라인(VGL2)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the fourth switching element T4 is connected to the second clock signal line CLKB, the source terminal is connected to the second gate-low voltage line VGL2, and the drain terminal is the current ((n)th) gate. It is connected to the line GL(n).

본 발명의 게이트 드라이버(131)의 구동방법을 도 9를 참조하여 설명하면 다음과 같다.A method of driving the gate driver 131 of the present invention will be described with reference to FIG. 9 as follows.

n번째 게이트 구동부(GDP)에 배치된 게이트 드라이버(131)는, 먼저, 제1 스위칭 소자(T1)가 전단((n-1)번째) 게이트 라인(G(n))으로부터 캐리신호를 공급받아 턴-온된다. 이때, 캐리신호는 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호인데, 만약 1번째 게이트 구동부(GDP)의 게이트 드라이버(131)일 경우에는 전단 게이트 라인(GL)이 존재하지 않아 캐리신호 라인으로부터 캐리신호를 공급받아 턴-온될 수 있다.In the gate driver 131 disposed in the n-th gate driver GDP, first, the first switching element T1 receives a carry signal from the previous stage ((n-1)-th) gate line G(n). turn-on At this time, the carry signal is a scan signal of the previous ((n-1)-th) gate line G(n-1). If it is the gate driver 131 of the first gate driver GDP, the previous gate line ( GL) does not exist, so it can be turned on by receiving a carry signal from the carry signal line.

이와 같이, 제1 스위칭 소자(T1)가 턴-온되면 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호에 의해 Q노드의 전압레벨이 하이 레벨로 상승한다. Q노드 전압레벨이 하이 레벨로 상승함으로써, 제1 스위칭 소자(T1)은 턴-온 상태가 된다.As such, when the first switching element T1 is turned on, the voltage level of the Q node rises to a high level by the scan signal of the previous ((n-1)-th) gate line G(n-1). . As the Q node voltage level rises to a high level, the first switching element T1 is turned on.

Q노드의 전압레벨이 스캔신호에 의해 상승할 때, 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 제1 스위칭 소자(T1)에 공급된 스캔신호의 전압 레벨이 로우 레벨이 되면서 제1 스위칭 소자(T1)은 턴-오프된다. 이때, 제2 스위칭 소자(T2)의 소스 단자과 접속된 클럭신호 라인으로부터 제1 클럭신호(CLKA)가 공급되는데, 제2 스위칭 소자(T2)의 소스 단자가 저전압 레벨에서 클럭신호(CLKA)와 대응되는 고전압 레벨로 상승하면 부트 스트랩 효과에 의해 Q노드의 전압레벨이 추가적으로 상승하면서 제1 클럭신호(CLKA)는 현재((n)번째) 게이트 라인(G(n))에 스캔신호 형태로 공급된다.When the voltage level of the Q node is increased by the scan signal, the voltage level of the scan signal supplied from the previous stage ((n-1)th) gate line G(n-1) to the first switching element T1 is As the low level is reached, the first switching element T1 is turned off. At this time, the first clock signal CLKA is supplied from the clock signal line connected to the source terminal of the second switching element T2, and the source terminal of the second switching element T2 corresponds to the clock signal CLKA at a low voltage level. When it rises to a high voltage level, the first clock signal CLKA is supplied in the form of a scan signal to the current ((n)th) gate line G(n) while the voltage level of the Q node is further increased due to the bootstrap effect. .

따라서, Q노드가 하이 레벨 상태에서 게이트 드라이버(131)는 현재((n)번째) 게이트 라인(G(n))에 제1 클럭신호(CLKA)를 풀업 하여 스캔신호를 공급한다.Accordingly, when the Q node is at the high level, the gate driver 131 pulls up the first clock signal CLKA to the current (n)th gate line G(n) to supply the scan signal.

그런 다음, 제1 및 제2 클럭신호(CLKA, CLKB)가 모두 로우 레벨인 구간에서 Q노드의 전압은 전압 레벨이 약간 하강한 하이레벨을 유지하고, 제1 클럭신호(CLKA)가 로우 레벨이기 때문에 현재((n)번째) 게이트 라인(G(n))에는 로우 레벨의 제1 클럭신호(CLKA)가 공급된다. 이때, 제3 스위칭 소자(T3)의 게이트 단자는 (n+2)번째 게이트 라인(G(n+2))과 접속되고, 제 4 스위칭 소자(T4)의 게이트 단자는 제2 클럭신호 라인(CLKB)과 접속되어 있기 때문에 제3 및 제4 스위칭 소자(T3, T4)는 모두 턴-온 상태가 된다. 즉, 제3 스위칭 소자(T3)는 (n+2)번째 게이트 라인(G(n+2))의 스캔신호에 응답하고, 제4 스위칭 소자(T4)는 제2 클럭신호(CLKB)에 응답하여 턴-온 상태가 된다. Then, in a period in which both the first and second clock signals CLKA and CLKB are at low levels, the voltage of the Q node maintains a high level in which the voltage level is slightly lowered, and the first clock signal CLKA is at a low level. Therefore, the first clock signal CLKA of a low level is supplied to the current ((n)th) gate line G(n). At this time, the gate terminal of the third switching element T3 is connected to the (n+2)-th gate line G(n+2), and the gate terminal of the fourth switching element T4 is connected to the second clock signal line ( CLKB), so that the third and fourth switching elements T3 and T4 are both turned on. That is, the third switching element T3 responds to the scan signal of the (n+2)-th gate line G(n+2), and the fourth switching element T4 responds to the second clock signal CLKB. to turn-on state.

따라서, (n+2)번째 게이트 라인(G(n+2))의 스캔신호가 제3 스위칭 소자(T3)에 공급되는 구간에서는 Q노드는 제1 게이트로우 전압라인(VGL1)에서 공급되는 게이트로우 전압에 의해 로우 레벨 상태가 된다. 또한, 제2 클럭신호(CLKB)가 제4 스위칭 소자(T4)에 공급되는 구간에서는 제2 게이트로우 전압라인(VGL2)으로부터 공급되는 게이트로우 전압이 현재((n)번째) 게이트 라인(G(n))에 공급된다.Accordingly, in the period in which the scan signal of the (n+2)-th gate line G(n+2) is supplied to the third switching element T3, the Q node is the gate supplied from the first gate-low voltage line VGL1. A low level state is generated by the low voltage. In addition, in the period in which the second clock signal CLKB is supplied to the fourth switching element T4, the gate row voltage supplied from the second gate row voltage line VGL2 is the current ((n)th) gate line G( n)).

이후 구간에서는 전단((n-1)번째) 게이트 라인(G(n-1))이 로우 레벨이기 때문에 제1 스위칭 소자(T1)은 턴-오프 상태를 유지하고, (n+2)번째 게이트 라인(G(n+2)) 역시 로우 레벨 상태이기 때문에 제3 스위칭 소자(T3)는 턴-오프가 된다. 또한, 제2 클럭신호(CLKB)가 로우 레벨 상태이기 때문에 제4 스위칭 소자(T4)도 턴-오프 상태가 된다.In the subsequent section, since the previous ((n-1)-th) gate line G(n-1) is at a low level, the first switching element T1 maintains a turn-off state, and the (n+2)-th gate Since the line G(n+2) is also in a low level state, the third switching element T3 is turned off. Also, since the second clock signal CLKB is in the low level state, the fourth switching element T4 is also turned off.

즉, Q노드가 접속된 다른 스위칭 소자들과 신호라인들과 전기적으로 접속되지 않은 플로팅(Floating) 상태가 되고, 현재((n)번째) 게이트 라인(G(n)) 역시 제4 스위칭 소자(T4)가 턴-오프 상태이기 때문에 플로팅 상태가 되어 이전 공급된 신호가 유지된다.That is, the Q node is in a floating state that is not electrically connected to other switching elements and signal lines connected to it, and the current ((n)-th) gate line G(n) is also the fourth switching element ( Since T4) is in the turned-off state, it becomes a floating state and the previously supplied signal is maintained.

도 9에 도시된 바와 같이, 현재((n)번째) 게이트 라인(G(n))에서 스캔신호가 출력되는 이후 구간중 A 구간에서는 Q노드와 현재((n)번째) 게이트 라인(G(n))이 플로팅 상태가 되고, 제2 클럭신호(CLKB)가 하이레벨인 B 구간에서 현재((n)번째) 게이트 라인(G(n))은 게이트로우 전압이 공급된다.As shown in FIG. 9 , in section A after the scan signal is output from the current ((n)-th) gate line G(n), the Q node and the current ((n)-th) gate line G( n)) is in a floating state, and a gate-low voltage is supplied to the current ((n)-th) gate line G(n) in the period B in which the second clock signal CLKB is at a high level.

즉, 제1 스위칭 소자(T1)의 소스 단자와 게이트 단자는 (n-1)번째 게이트 라인(G(n-1))과 접속되어 있고, (n-1)번째 게이트 라인(G(n-1))은 로우 레벨 상태이나 게이트 단자와 함께 접속되어 있어 턴오프 상태가 된다. 또한, 제3 스위칭 소자(T3)의 게이트 단자는 (n+2)번째 게이트 라인(G(n+2))과 접속되어 있기 때문에 A 구간에서 제3 스위칭 소자(T3)는 턴오프가 된다.That is, the source terminal and the gate terminal of the first switching element T1 are connected to the (n-1)-th gate line G(n-1), and the (n-1)-th gate line G(n-) 1)) is in a low level state, but it is turned off because it is connected with the gate terminal. In addition, since the gate terminal of the third switching element T3 is connected to the (n+2)-th gate line G(n+2), the third switching element T3 is turned off in the A section.

이와 같이, 종래 게이트 드라이버(시프트 레지스터 또는 스테이지로 명명되었다)는, Q노드와 QB 노드의 전압을 제어하기 위해 많은 스위칭 소자로 구성된 제어회로와 클럭신호들을 풀업 또는 풀다운 하여 게이트 라인(GL)에 공급하기 위한 출력부를 필요로 하였지만, 본 발명에서는 4개의 스위칭 소자들로 게이트 드라이버를 구현하고 게이트 드라이버의 점유 면적을 줄일 수 있다.As described above, the conventional gate driver (referred to as a shift register or stage) pulls up or pulls down a control circuit composed of many switching elements and clock signals to control the voltages of the Q node and the QB node, and then supplies them to the gate line GL. However, in the present invention, the gate driver is implemented with four switching elements and the area occupied by the gate driver can be reduced.

이와 같이, 본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.As described above, the present invention has the effect of maximally securing the display area for displaying an image by arranging the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

도 10은 본 발명의 제3 실시예에 따른 표시패널의 표시영역에 게이트 구동부가 배치된 구조를 도시한 도면이다. 도 11는 상기 도 10의 실시예에 따라 게이트 구동부로부터 스캔신호가 생성된 과정을 설명하기 위한 파형도이다. 도 12a 내지 도 15b는 본 발명의 제3 실시예에 따라 게이트 구동부에서 스캔신호가 생성된 후 게이트 라인에 공급되는 과정을 설명하기 위한 도면이다. 또한, 도 12a 내지 도 15b는 신호파형의 해칭 영역과 대응되는 회로 동작을 나타낸 것이다.10 is a diagram illustrating a structure in which a gate driver is disposed in a display area of a display panel according to a third exemplary embodiment of the present invention. 11 is a waveform diagram for explaining a process of generating a scan signal from a gate driver according to the embodiment of FIG. 10 . 12A to 15B are diagrams for explaining a process in which a scan signal is generated in the gate driver and then supplied to the gate line according to the third embodiment of the present invention. 12A to 15B show circuit operations corresponding to the hatched area of the signal waveform.

도 10 내지 도 15b는 본 발명의 제1 및 제2 실시예에서 변형된 실시예로써 이하 구별되는 부분을 중심으로 설명한다.10 to 15B are modified embodiments from the first and second embodiments of the present invention, and will be mainly described below with distinguished parts.

도 1과 함께 도 10 내지 도 15b를 참조하면, 본 발명의 게이트 구동부(GDP)는 스캔신호를 생성할 수 있도록 복수의 신호들이 공급되는 복수의 신호라인들과 접속된다. 복수의 신호들은 데이터 라인(D1, D2, …., D12)들과 평행하게 배치되고(제2방향으로 배치되고, 게이트 드라이버들(331)의 초기 동작에 관한 캐리 신호(Carry signal)들을 공급하는 캐리신호라인(Carry1, Carry2, …), 서로 다른 위상의 클럭신호들(CLKA, CLKB)을 공급하는 클럭신호 라인들(CLKA, CLKB, …), 게이트 라인(GL)에 저전압을 유지하거나 게이트 드라이버(131)의 Q노드를 저전압으로 유지하기 위해 공급되는 게이트로우 전압라인들(VGL1, VGL2, …) 및 각 서브화소(SP)에 공통전압을 공급하는 공통전압 라인들(VCOM1, VCOM2, …)을 포함한다.Referring to FIGS. 10 to 15B together with FIG. 1 , the gate driving unit GDP of the present invention is connected to a plurality of signal lines to which a plurality of signals are supplied to generate a scan signal. The plurality of signals are arranged in parallel with the data lines D1, D2, ..., D12 (in the second direction, and provide carry signals for the initial operation of the gate drivers 331 ). The carry signal lines Carry1, Carry2, …, the clock signal lines CLKA, CLKB, … for supplying the clock signals CLKA, CLKB of different phases, maintain a low voltage on the gate line GL or the gate driver Gate low voltage lines (VGL1, VGL2, ...) supplied to maintain the Q node of 131 at a low voltage and common voltage lines (VCOM1, VCOM2, ...) supplying a common voltage to each sub-pixel (SP) includes

본 발명의 게이트 구동부(GDP)의 게이트 드라이버(331)는 제1 내지 제4 스위칭 소자(NT1, NT2, NT3, PT)를 포함한다. 특히, 본 발명의 제3 실시예에서는 제1 및 제2 실시예와 달리 제1 내지 제3 스위칭 소자(NT1, NT2, NT3)는 N-MOS 트랜지스터로 구성되고, 제4 스위칭 소자(PT)는 P-MOS 트랜지스터로 구성될 수 있다. 따라서, 본 발명의 제3 실시예의 게이트 드라이버(331)는 CMOS 트랜지스터로 구현될 수 있다.The gate driver 331 of the gate driver GDP of the present invention includes first to fourth switching elements NT1, NT2, NT3, and PT. In particular, in the third embodiment of the present invention, unlike the first and second embodiments, the first to third switching elements NT1 , NT2 and NT3 are configured of N-MOS transistors, and the fourth switching element PT is It may consist of a P-MOS transistor. Accordingly, the gate driver 331 of the third embodiment of the present invention may be implemented as a CMOS transistor.

게이트 드라이버(331)는 제2 스위칭 소자(NT2)의 게이트 단자를 Q노드로 하고, Q노드는 제1 스위칭 소자(NT1)의 드레인 단자, 제3 스위칭 소자(NT3)의 드레인 단자 및 제4 스위칭 소자(PT)의 게이트 단자와 공통으로 접속된다. 보다 구체적으로, 제1 스위칭 소자(NT1)의 게이트 단자와 소스 단자는 전단((n-1)번째) 게이트 라인과 공통으로 접속되고, 드레인 단자는 제2 및 제4 스위칭 소자(NT2, PT)의 게이트 단자들(Q노드) 및 제3 스위칭 소자(NT3)의 드레인 단자와 공통으로 접속된다.The gate driver 331 uses the gate terminal of the second switching element NT2 as a Q node, and the Q node is the drain terminal of the first switching element NT1 , the drain terminal of the third switching element NT3 , and the fourth switching element. It is commonly connected to the gate terminal of the element PT. More specifically, the gate terminal and the source terminal of the first switching element NT1 are commonly connected to the previous ((n-1)-th) gate line, and the drain terminal is connected to the second and fourth switching elements NT2 and PT. It is commonly connected to the gate terminals of the Q node and the drain terminal of the third switching element NT3.

제2 스위칭 소자(NT2)의 게이트 단자는 Q노드, 제1 스위칭 소자(NT1)의 드레인 단자, 제3 스위칭 소자(NT3)의 드레인 단자 및 제4 스위칭 소자(PT)의 게이트 단자와 공통으로 접속되고, 소스 단자는 제1 클럭신호 라인(CLKA)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the second switching element NT2 is commonly connected to the Q node, the drain terminal of the first switching element NT1, the drain terminal of the third switching element NT3, and the gate terminal of the fourth switching element PT. and the source terminal is connected to the first clock signal line CLKA, and the drain terminal is connected to the current ((n)th) gate line GL(n).

제4 스위칭 소자(PT)의 게이트 단자는 Q노드와 접속되고, 소스 단자는 제1 게이트로우 전압라인(VGL1)과 접속되며, 드레인 단자는 현재((n)번째) 게이트 라인(GL(n))과 접속된다.The gate terminal of the fourth switching element PT is connected to the Q node, the source terminal is connected to the first gate-low voltage line VGL1, and the drain terminal is the current ((n)-th) gate line GL(n). ) is connected with

제3 스위칭 소자(NT3)의 게이트 단자는 제2 클럭신호 라인(CLKB)과 접속되고, 소스 단자는 제2 게이트로우 전압라인(VGL2)과 접속되며, 드레인 단자는 Q노드와 접속된다.A gate terminal of the third switching element NT3 is connected to the second clock signal line CLKB, a source terminal is connected to the second gate row voltage line VGL2, and a drain terminal is connected to the Q node.

본 발명의 게이트 드라이버(331)의 구동방법을 도 9 내지 도 15b를 참조하여 설명하면 다음과 같다.A method of driving the gate driver 331 of the present invention will be described with reference to FIGS. 9 to 15B as follows.

n번째 게이트 구동부(GDP)에 배치된 게이트 드라이버(331)는, 먼저, 제1 스위칭 소자(NT1)가 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 캐리신호를 공급받아 턴-온된다. 이때, 캐리신호는 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호인데, 만약 1번째 게이트 구동부(GDP)의 게이트 드라이버(331)일 경우에는 전단 게이트 라인(GL)이 존재하지 않아 캐리신호 라인으로부터 캐리신호를 공급받아 턴-온될 수 있다.In the gate driver 331 disposed in the n-th gate driver GDP, first, the first switching element NT1 receives a carry signal from the previous ((n-1)-th) gate line G(n-1). It is supplied and turned on. At this time, the carry signal is a scan signal of the previous ((n-1)-th) gate line G(n-1). If it is the gate driver 331 of the first gate driver GDP, the previous gate line ( GL) does not exist, so it can be turned on by receiving a carry signal from the carry signal line.

이와 같이, 제1 스위칭 소자(NT1)가 턴-온되면 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호에 의해 Q노드의 전압레벨이 하이 레벨로 상승한다. Q노드 전압레벨이 하이 레벨로 상승함으로써, 제2 스위칭 소자(NT2)는 턴-온 상태가 되고 제4 스위칭 소자(PT)는 P-MOS 트랜지스터이므로 턴-오프 상태가 된다. 즉, 도 12a에 도시된 바와 같이, Q 노드 전압이 하이 레벨이 되면 제1 스위칭 소자(NT1)의 드레인 단자, 제2 스위칭 소자(NT2)의 게이트 단자, 제3 스위칭 소자(NT3)의 드레인 단자 및 제4 스위칭 소자(PT)의 게이트 단자의 전압이 하이 레벨이 된다.As such, when the first switching element NT1 is turned on, the voltage level of the Q node rises to a high level by the scan signal of the previous ((n-1)-th) gate line G(n-1). . As the Q node voltage level rises to a high level, the second switching element NT2 is turned on and the fourth switching element PT is a P-MOS transistor, so it is turned off. That is, as shown in FIG. 12A , when the Q node voltage becomes a high level, the drain terminal of the first switching element NT1 , the gate terminal of the second switching element NT2 , and the drain terminal of the third switching element NT3 . and the voltage of the gate terminal of the fourth switching element PT becomes a high level.

따라서, 제1 스위칭 소자(NT1)는 턴-온, 제2 스위칭 소자(NT2)는 턴-온, 제3 및 제4 스위칭 소자(NT3, PT)는 턴-오프 상태가 된다.Accordingly, the first switching element NT1 is turned on, the second switching element NT2 is turned on, and the third and fourth switching elements NT3 and PT are turned off.

도 13a 및 도 13b를 참조하면, Q노드의 전압레벨이 스캔신호에 의해 상승할 때, 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 제1 스위칭 소자(NT1)에 공급된 스캔신호의 전압 레벨이 로우 레벨이 되면서 제1 스위칭 소자(NT1)는 턴-오프된다. 하지만, 제2 스위칭 소자(NT2)는 Q 노드가 하이 전압을 유지하고 있기 때문에 턴-온 상태를 유지한다. Q 노드 하이 전압을 유지하고 있기 때문에 P-MOS 트랜지스터인 제4 스위칭 소자(PT)는 턴-오프 상태를 유지하고, 제2 클럭신호(CLKB)가 로우 상태이기 때문에 제3 스위칭 소자(NT3)는 턴-오프 상태가 유지된다.13A and 13B, when the voltage level of the Q node is increased by the scan signal, the first switching element NT1 from the previous ((n-1)th) gate line G(n-1) The first switching element NT1 is turned off as the voltage level of the scan signal supplied thereto becomes a low level. However, the second switching element NT2 maintains the turned-on state because the Q node maintains the high voltage. Since the Q node high voltage is maintained, the fourth switching element PT, which is a P-MOS transistor, maintains a turn-off state, and since the second clock signal CLKB is in a low state, the third switching element NT3 is The turn-off state is maintained.

이때, 제2 스위칭 소자(NT2)의 소스 단자과 접속된 클럭신호 라인으로부터 제1 클럭신호(CLKA)가 공급되는데, 제2 스위칭 소자(NT2)의 소스 단자가 저전압 레벨에서 제1 클럭신호(CLKA)와 대응되는 고전압 레벨로 상승하면 부트 스트랩 효과에 의해 Q노드의 전압레벨이 추가적으로 상승하면서 제1 클럭신호(CLKA)는 현재((n)번째) 게이트 라인(G(n))에 스캔신호 형태로 출력된다.At this time, the first clock signal CLKA is supplied from the clock signal line connected to the source terminal of the second switching element NT2 , and the source terminal of the second switching element NT2 has the first clock signal CLKA at a low voltage level. When it rises to a high voltage level corresponding to , the voltage level of the Q node is additionally increased due to the bootstrap effect, and the first clock signal CLKA is transmitted as a scan signal to the current ((n)th) gate line G(n). is output

제1 및 제2 클럭신호(CLKA, CLKB)가 모두 로우 레벨인 구간에서 Q노드의 전압은 전압 레벨이 약간 하강한 하이레벨을 유지하고, 제1 클럭신호(CLKA)가 로우 레벨이기 때문에 현재((n)번째) 게이트 라인(G(n))에는 로우 레벨의 제1 클럭신호(CLKA)가 공급된다. 이때, Q노드는 하이 레벨이기 때문에 제4 스위칭 소자(PT)는 턴-오프 상태를 유지하고, 제2 클럭신호(CLKB)가 로우 레벨이기 때문에 제3 스위칭 소자(NT3) 역시 턴-오프 상태가 된다. 즉, Q노드가 하이 레벨 상태를 유지하기 때문에 제2 스위칭 소자(NT2)가 턴-온 상태를 유지하면서 제1 클럭신호의 로우 레벨 전압을 현재((n)번째) 게이트 라인(G(n))에 공급한다.In the period in which both the first and second clock signals CLKA and CLKB are at low levels, the voltage of the Q node maintains a high level in which the voltage level is slightly lowered, and since the first clock signal CLKA is at a low level, A low level first clock signal CLKA is supplied to the (n)th) gate line G(n). At this time, since the Q node is at a high level, the fourth switching element PT maintains a turn-off state, and since the second clock signal CLKB is at a low level, the third switching element NT3 also has a turn-off state. do. That is, since the Q node maintains the high level state, the second switching element NT2 maintains the turned-on state while applying the low level voltage of the first clock signal to the current ((n)th) gate line G(n). ) is supplied to

이후, 도 14a 내지 도 15b를 참조하면, 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호가 로우 상태이고 제2 클럭신호(CLKB)의 하이 상태에 응답하여 제3 스위칭 소자(NT3)가 턴-온 상태가 된다. 이때, Q 노드는 제2 게이트로우 전압으로 방전되어 로우 레벨 전압이 되기 때문에 제1 및 제2 스위칭 소자(NT1, NT2)는 턴-오프 상태가 되고, 제4 스위칭 소자(PT)는 턴-온 상태가 된다. Q노드에 게이트로우 전압이 공급되면서 P-MOS 트랜지스터인 제4 스위칭 소자(PT)가 턴-온에 응답하여, 제1 게이트로우 전압라인(VGL1)을 통해 현재((n)번째) 게이트 라인(G(n))에 게이트로우 전압을 공급한다.Thereafter, referring to FIGS. 14A to 15B , the scan signal of the previous ((n-1)th) gate line G(n-1) is in a low state and in response to the high state of the second clock signal CLKB. The third switching element NT3 is turned on. At this time, since the Q node is discharged to the second gate-low voltage to become a low-level voltage, the first and second switching elements NT1 and NT2 are turned off, and the fourth switching element PT is turned on. become a state As the gate row voltage is supplied to the Q node, the fourth switching element PT, which is a P-MOS transistor, is turned on in response to the current ((n)th) gate line ( A gate-low voltage is supplied to G(n)).

이후 구간에서는 전단((n-1)번째) 게이트 라인(G(n-1))의 스캔신호는 로우 레벨이기 때문에 제1 스위칭 소자(NT1)는 턴-오프 상태를 유지하지만, Q노드는 제2 클럭신호(CLKB) 공급 이후 방전되기 때문에 로우 레벨의 전압이 유지된다. Q노드가 방전된 상태에서는 제2 스위칭 소자(NT2)는 턴-오프 상태가 되지만, 제4 스위칭 소자(PT)는 턴-온 상태가 되어 제1 게이트로우 전압라인(VGL1)을 통해 게이트로우 전압을 현재((n)번째) 게이트 라인(G(n))에 계속적으로 공급할 수 있다.In the subsequent section, since the scan signal of the previous stage ((n-1)-th) gate line G(n-1) is at a low level, the first switching element NT1 maintains the turn-off state, but the Q node Since it is discharged after supplying the second clock signal CLKB, a low level voltage is maintained. In a state in which the Q node is discharged, the second switching element NT2 is turned off, but the fourth switching element PT is turned on, and thus the gate-low voltage is passed through the first gate-low voltage line VGL1. may be continuously supplied to the current ((n)th) gate line G(n).

즉, 본 발명의 제3 실시예에서는 Q노드가 방전 상태에서도 P-MOS 트랜지스터인 제4 스위칭 소자(PT)의 동작에 의해 현재((n)번째) 게이트 라인(G(n))에 공급되는 게이트로우 전압을 유지할 수 있다.That is, in the third embodiment of the present invention, the Q node is supplied to the current ((n)th) gate line G(n) by the operation of the fourth switching element PT which is a P-MOS transistor even in a discharged state. The gate-low voltage can be maintained.

따라서, 본 발명의 제1 및 제2 실시예가 Q노드가 플로팅 상태에서 현재((n)번째) 게이트 라인(G(n))에 이전 공급 게이트로우 전압을 유지하는 형태로 게이트 라인 역시 플로팅 상태가 되는 반면 본 발명의 제3 실시예는 Q노드와 현재((n)번째) 게이트 라인(G(n))이 게이트로우 전압을 공급받아 유지되기 때문에 스캔신호의 신뢰도를 높일 수 있는 이점이 있다.Therefore, in the first and second embodiments of the present invention, the gate line is also in a floating state in a form in which the Q node maintains the previous supply gate-low voltage to the current ((n)-th) gate line G(n) in the floating state. On the other hand, the third embodiment of the present invention has an advantage in that the reliability of the scan signal can be increased because the Q node and the current (n)th gate line G(n) are maintained by receiving the gate-low voltage.

특히, 표시패널 내에 터치센서가 배치된 인셀 터치 방식 표시장치는 영상을 디스플레이 하는 영역과 터치 센싱을 하는 터치센싱영역(AIT 구동 영역)으로 구분되는데, 터치센싱을 할때, 복수개의 게이트 라인(GL)들, 복수개의 데이터 라인들(DL) 및 공통 전극(Vcom)에 구형파와 같은 LFD(Load Free Drive) 신호가 인가된다.In particular, the in-cell touch type display device in which the touch sensor is disposed in the display panel is divided into an image display area and a touch sensing area (AIT driving area) for touch sensing. When performing touch sensing, a plurality of gate lines (GL ), a load free drive (LFD) signal such as a square wave is applied to the plurality of data lines DL and the common electrode Vcom.

따라서, 본 발명의 제3 실시예와 같이 게이트 라인들이 게이트로우 전압으로 유지될 경우에는 터치 센싱 구간에서의 동작이 가능하고, 신호들에 의한 신호 왜곡에 의해 터치 감도가 저하되는 것을 방지할 수 있다.Accordingly, when the gate lines are maintained at the gate-low voltage as in the third embodiment of the present invention, it is possible to operate in the touch sensing period, and it is possible to prevent a decrease in touch sensitivity due to signal distortion caused by the signals. .

이와 같이, 본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.As described above, the present invention has the effect of maximally securing the display area for displaying an image by arranging the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

본 발명은 스캔신호가 출력되는 전 구간에서 게이드 구동부의 Q노드가 플로팅(Floating)되지 않도록 하여 스캔신호의 출력 신뢰성을 개선한 효과가 있다.The present invention has the effect of improving the output reliability of the scan signal by preventing the Q node of the gate driver from floating in the entire section in which the scan signal is output.

본 발명은 게이트 구동부의 Q노드가 플로팅 상태가 되지 않도록 하여 영상 표시 및 터치 구동이 가능하도록 한 효과가 있다.The present invention has the effect of enabling image display and touch driving by preventing the Q node of the gate driver from being in a floating state.

도 16은 본 발명의 실시예들에 따른 표시장치의 구동방법을 설명하기 위한 플로챠트이다.16 is a flowchart illustrating a method of driving a display device according to embodiments of the present invention.

도 16을 참조하면, 본 발명의 표시장치 구동 방법은, 게이트 라인들(GL) 중 전단((n-1)번째) 게이트 라인(G(n-1))으로부터 표시패널의 표시영역에 배치된 게이트 드라이버에 스캔신호를 공급하는 단계(S1601); 게이트 드라이버의 제1 스위칭 소자의 동작에 따라 Q노드의 전압레벨이 상승하는 단계(S1602); 상승된 Q노드 전압에 응답하여 제2 스위칭 소자를 구동하여 제1 클럭신호를 현재((n)번째) 게이트 라인(G(n))에 공급하여 스캔신호를 출력하는 단계(S1603); 제2 클럭신호에 응답하여 제3 스위칭 소자를 구동하여 Q노드 전압레벨을 하강하는 단계(S1604); 및 하강된 Q노드 전압에 의해 제4 스위칭 소자를 구동하여 현재((n)번째) 게이트 라인(G(n))에 게이트로우 전압을 공급 및 유지하는 단계(S1605)를 포함한다.Referring to FIG. 16 , in the method of driving a display device of the present invention, the display device is disposed in the display area of the display panel from the previous ((n-1)-th) gate line G(n-1) among the gate lines GL. supplying a scan signal to the gate driver (S1601); increasing the voltage level of the Q node according to the operation of the first switching element of the gate driver (S1602); driving the second switching element in response to the increased Q node voltage and supplying the first clock signal to the current ((n)th) gate line G(n) to output a scan signal (S1603); driving the third switching element in response to the second clock signal to lower the Q node voltage level (S1604); and supplying and maintaining the gate-low voltage to the current ((n)-th) gate line G(n) by driving the fourth switching element by the lowered Q-node voltage ( S1605 ).

보다 구체적으로 도 10 내지 도 15b를 참조하여 설명하면, 본 발명의 표시장치 구동방법은, 복수의 데이터 라인과 복수의 게이트 라인과 행과 열을 따라 복수의 서브화소가 배치된 표시패널을 포함하는 표시장치에 있어서, 상기 복수의 게이트 라인들 중 전단(n-1 번째) 게이트 라인으로부터 상기 표시패널의 표시영역에 배치된 게이트 드라이버에 스캔신호를 공급하는 단계; 상기 공급된 스캔신호에 의해 상기 게이트 드라이버의 Q노드의 전압 레벨이 상승하는 단계; 상기 상승된 Q노드 전압에 응답하여 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호로 출력하는 단계; 상기 게이트 드라이버의 Q노드는 제2 클럭신호에 응답하여 게이트로우 전압으로 하강하는 단계; 상기 전압레벨이 하강된 Q노드 전압에 응답하여 현재(n번째) 게이트 라인에 게이트로우 전압을 공급 및 유지하는 단계를 포함한다.More specifically, referring to FIGS. 10 to 15B , the method of driving a display device according to the present invention includes a display panel in which a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels are disposed along rows and columns. A display device comprising: supplying a scan signal to a gate driver disposed in a display area of a display panel from a previous (n−1)th gate line among the plurality of gate lines; increasing the voltage level of the Q node of the gate driver by the supplied scan signal; outputting a first clock signal as a scan signal to a current (n-th) gate line in response to the increased Q node voltage; dropping the Q node of the gate driver to a gate low voltage in response to a second clock signal; and supplying and maintaining a gate-low voltage to the current (n-th) gate line in response to the Q node voltage having the voltage level dropped.

여기서, 게이트 드라이버에 배치된 스위칭 소자들은 3개의 N 모스 트랜지스터들과 한 개의 P 모드 트랜지스터로 구성된다. 따라서, CMOS 트랜지스터로 게이트 드라이버를 구현할 수 있다. 구체적으로 게이트 드라이버(331)는 N 모드 트랜지스터로 구성된 제1 내지 제3 스위칭 소자(NT1, NT2, NT3)와 P 모스 트랜지스터로 구성된 제 4 스위칭 소자(PT)를 포함한다.Here, the switching elements disposed in the gate driver include three N-MOS transistors and one P-mode transistor. Accordingly, the gate driver can be implemented with CMOS transistors. In detail, the gate driver 331 includes first to third switching elements NT1 , NT2 , and NT3 composed of N-mode transistors and a fourth switching element PT composed of P-MOS transistors.

이와 같은, 게이트 드라이버(331)는 Q노드를 포함하여 클럭신호를 게이트 라인에 공급하는 종래 시프트 레지스터 또는 게이트 구동회로에 배치되어 게이트 신호(스캔신호)를 생성하는 스테이지 기능을 한다. 따라서, 본 발명은 종래 시프트 레지스터 또는 스테이지를 구성하는 트랜지스터들 보다 적은 트랜지스터들로 구현하기 때문에 게이트 드라이버(331)에 의한 표시패널의 부하를 줄일 수 있는 장점이 있다.As such, the gate driver 331 includes a Q node and is disposed in a conventional shift register or gate driving circuit that supplies a clock signal to the gate line, and functions as a stage to generate a gate signal (scan signal). Accordingly, since the present invention is implemented with fewer transistors than the transistors constituting the conventional shift register or stage, there is an advantage in that the load on the display panel by the gate driver 331 can be reduced.

게이트 드라이버(331)는, 제1 스위칭 소자(NT1)는 게이트 단자와 소스 단자가 전단(n-1 번째) 게이트 라인과 접속되고, 드레인 단자는 Q노드와 접속되며, 상기 제2 스위칭 소자(NT2)는 게이트 단자가 Q노드에 접속되며, 소스 단자는 클럭신호 라인에 접속되고, 드레인 단자는 현재(n 번째) 게이트 라인에 접속되며, 제3 스위칭 소자(NT3)는 게이트 단자가 제2 스위칭 소자(NT2)와 접속된 클런신호 라인과 다른 클럭신호 라인에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며 드레인 단자는 Q노드에 접속되며, 제 4 스위칭 소자(PT)는 게이트 단자가 Q노드에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되고, 드레인 단자가 현재(n) 게이트 라인에 접속된다.In the gate driver 331 , the gate terminal and the source terminal of the first switching element NT1 are connected to the previous (n-1 th) gate line, the drain terminal is connected to the Q node, and the second switching element NT2 ), the gate terminal is connected to the Q node, the source terminal is connected to the clock signal line, the drain terminal is connected to the current (n-th) gate line, the third switching element NT3 has the gate terminal connected to the second switching element It is connected to a clock signal line different from the clone signal line connected to NT2, a source terminal is connected to a gate-low voltage line, a drain terminal is connected to a Q node, and the fourth switching element PT has a gate terminal connected to a Q node. is connected to, the source terminal is connected to the gate-low voltage line, and the drain terminal is connected to the current (n) gate line.

또한, 제1 스위칭 소자(NT1)는 전단(n-1 번째) 게이트 라인에서 공급된 스캔신호에 응답하여 턴-온되어 Q노드를 공급된 스캔신호의 전압 레벨로 상승시키고, 상승된 Q노드에 응답하여 제2 스위칭 소자(NT2)가 턴-온되어 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호를 출력한다.In addition, the first switching element NT1 is turned on in response to the scan signal supplied from the previous stage (n-1 th) gate line to raise the Q node to the voltage level of the supplied scan signal, and In response, the second switching element NT2 is turned on to output the first clock signal and the scan signal to the current (n-th) gate line.

제3 스위칭 소자(NT3)는 제2 클럭신호에 응답하여 턴-온되어 Q노드에 게이트로우 전압을 공급하고, Q노드 전압이 게이트로우 전압으로 하강함에 따라 제4 스위칭 소자(PT)는 턴-온 상태가 되고, 제4 스위칭 소자(PT)가 턴-온에 응답하여 게이트로우 전압을 현재(n번째) 게이트 라인에 공급한다.The third switching element NT3 is turned on in response to the second clock signal to supply the gate-low voltage to the Q node, and as the Q node voltage falls to the gate-low voltage, the fourth switching element PT is turned- In the on state, the fourth switching element PT supplies a gate-low voltage to the current (n-th) gate line in response to the turn-on.

이와 같이, 본 발명은 표시패널의 구동회로를 표시영역에 배치함으로써, 영상을 표시하기 위한 표시영역을 최대한 확보할 수 있는 효과가 있다.As described above, the present invention has the effect of maximally securing the display area for displaying an image by arranging the driving circuit of the display panel in the display area.

본 발명은 표시패널의 비표시 영역을 최소화 하여 네로우 베젤을 구현할 수 있는 효과가 있다.The present invention has the effect of realizing a narrow bezel by minimizing the non-display area of the display panel.

본 발명은 스캔신호가 출력되는 전 구간에서 게이드 구동부의 Q노드가 플로팅(Floating)되지 않도록 하여 스캔신호의 출력 신뢰성을 개선한 효과가 있다.The present invention has the effect of improving the output reliability of the scan signal by preventing the Q node of the gate driver from floating in the entire section in which the scan signal is output.

본 발명은 게이트 구동부의 Q노드가 플로팅 상태가 되지 않도록 하여 영상 표시 및 터치 구동이 가능하도록 한 효과가 있다.The present invention has the effect of enabling image display and touch driving by preventing the Q node of the gate driver from being in a floating state.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.An exemplary embodiment of the present invention can be described as follows.

본 발명의 일 실시예에 따른 표시장치는 행과 열을 따라 복수의 서브화소가 배치된 표시영역을 구비한 표시패널과, 표시영역에 배치된 한쌍의 서브화소의 열마다 하나씩 배치되며 각각 양쪽 서브화소 열에 배치된 서브화소로 데이터 전압을 공급하는 복수의 데이터 라인과, 표시영역에 배치된 서브화소의 행마다 하나씩 배치되어 각 서브화소의 행에 배치된 서브화소들에 스캔신호를 공급하는 복수의 게이트 라인과, 표시영역에 배치된 각 게이트 라인마다 하나씩 배치되고 각각의 게이트 라인이 서브화소들에 공급하는 스캔신호를 생성하는 복수의 게이트 구동부와, 복수의 데이터 라인과 교대로 각 서브화소 열 단위로 배치되고 게이트 구동부 동작을 위한 신호들을 공급하는 복수의 신호라인들을 포함할 수 있다.A display device according to an embodiment of the present invention includes a display panel including a display area in which a plurality of sub-pixels are disposed along rows and columns, one for each column of a pair of sub-pixels disposed in the display area, and both sub-pixels respectively A plurality of data lines supplying data voltages to sub-pixels arranged in a pixel column, and a plurality of data lines arranged one for each sub-pixel row arranged in the display area and supplying scan signals to sub-pixels arranged in each sub-pixel row in the display area a gate line, a plurality of gate drivers disposed one for each gate line disposed in the display area and generating a scan signal supplied by each gate line to sub-pixels, and a plurality of data lines alternately in units of each sub-pixel column It may include a plurality of signal lines disposed as , and supplying signals for an operation of the gate driver.

본 발명의 다른 실시예에 따른 표시장치는 게이트 구동부는 복수의 게이트 드라이버로 구성되고, 각 게이트 드라이버는 연속한 일정한 수의 서브화소 열과 대응되도록 표시영역에 배치되어 대응되는 게이트 라인에 스캔신호를 공급할 수 있다.In a display device according to another exemplary embodiment of the present invention, the gate driver includes a plurality of gate drivers, and each gate driver is disposed in the display area to correspond to a constant number of consecutive sub-pixel columns to supply scan signals to the corresponding gate lines. can

본 발명의 또 다른 실시예에 따른 표시장치는 게이트 구동부를 구성하는 게이트 드라이버들은 상기 게이트 구동부와 대응되는 게이트 라인에 동일한 스캔신호를 공급할 수 있다.In the display device according to another embodiment of the present invention, the gate drivers constituting the gate driver may supply the same scan signal to the gate line corresponding to the gate driver.

본 발명의 또 다른 실시예에 따른 표시장치는 복수의 신호라인들은 게이트 드라이버의 초기 동작과 관련된 적어도 하나 이상의 캐리신호 라인, 서로 다른 위상의 클럭신호들을 공급하는 적어도 하나 이상의 클럭신호 라인 및 적어도 하나 이상의 게이트로우 전압라인을 포함할 수 있다.In a display device according to another embodiment of the present invention, the plurality of signal lines includes at least one carry signal line related to the initial operation of the gate driver, at least one clock signal line for supplying clock signals of different phases, and at least one or more It may include a gate-low voltage line.

본 발명의 또 다른 실시예에 따른 표시장치는 게이트 드라이버는 N 모스 트랜지스터들로 구성된 제1 내지 제3 스위칭 소자와 P 모스 트랜지스터로 구성된 제 4 스위칭 소자를 포함할 수 있다.In a display device according to another embodiment of the present invention, the gate driver may include first to third switching elements including N MOS transistors and a fourth switching element including P MOS transistors.

본 발명의 또 다른 실시예에 따른 표시장치는 게이트 드라이버는 Q노드를 포함하고, 제1 스위칭 소자는 게이트 단자와 소스 단자가 전단(n-1 번째) 게이트 라인과 접속되고, 드레인 단자는 Q노드와 접속되며, 제2 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 클럭신호 라인에 접속되며, 드레인 단자는 현재(n 번째) 게이트 라인에 접속되고, 제3 스위칭 소자는 게이트 단자가 제2 스위칭 소자와 접속된 클런신호 라인과 다른 클럭신호 라인에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며 드레인 단자는 Q노드에 접속되고, 제 4 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며, 드레인 단자가 현재(n) 게이트 라인에 접속될 수 있다.In a display device according to another embodiment of the present invention, the gate driver includes a Q node, a gate terminal and a source terminal of the first switching element are connected to the previous (n-1 th) gate line, and a drain terminal of the first switching element is a Q node. is connected to, the second switching element has a gate terminal connected to the Q node, a source terminal connected to a clock signal line, a drain terminal connected to a current (n-th) gate line, and a gate terminal of the third switching element The second switching element is connected to a clock signal line different from the clone signal line, the source terminal is connected to the gate-low voltage line, the drain terminal is connected to the Q node, and the fourth switching element has a gate terminal connected to the Q node. , the source terminal may be connected to the gate-low voltage line, and the drain terminal may be connected to the current (n) gate line.

본 발명의 또 다른 실시예에 따른 표시장치는 각각의 게이트 라인과 대응되도록 배치된 게이트 구동부의 각 게이트 드라이버는 연속한 일정한 수의 서브화소 열과 대응되도록 연속하게 배치될 수 있다.In the display device according to another embodiment of the present invention, each gate driver of the gate driver disposed to correspond to each gate line may be sequentially disposed to correspond to a predetermined number of consecutive sub-pixel columns.

본 발명의 또 다른 실시예에 따른 표시장치는 게이트 구동부는 복수의 게이트 드라이버와 복수의 블랭크 영역을 포함하고, 복수의 게이트 라인들 중 n번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들은 서로 교대로 배치되며, (n+1)번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들은 n번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들과 상하 서로 중첩되지 않도록 배치될 수 있다.In a display device according to another embodiment of the present invention, the gate driver includes a plurality of gate drivers and a plurality of blank regions, and the gate drivers and the blank region of the gate driver corresponding to the nth gate line among the plurality of gate lines are provided. are alternately arranged, and the gate drivers and blank regions of the gate driver corresponding to the (n+1)-th gate line do not overlap with the gate drivers and blank regions of the gate driver corresponding to the n-th gate line. It can be placed so that

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 복수의 데이터 라인과 복수의 게이트 라인과 행과 열을 따라 복수의 서브화소가 배치된 표시패널을 포함하는 표시장치에 있어서, 복수의 게이트 라인들 중 전단(n-1 번째) 게이트 라인으로부터 상기 표시패널의 표시영역에 배치된 게이트 드라이버에 스캔신호를 공급하는 단계; 공급된 스캔신호에 의해 상기 게이트 드라이버의 Q 노드의 전압 레벨이 상승하는 단계; 상승된 Q 노드 전압에 응답하여 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호로 출력하는 단계; 게이트 드라이버의 Q 노드는 제2 클럭신호에 응답하여 게이트로우 전압으로 하강하는 단계; 및 전압레벨이 하강된 Q 노드 전압에 응답하여 현재(n번째) 게이트 라인에 게이트로우 전압을 공급 및 유지하는 단계를 포함할 수 있다.A method of driving a display device according to another embodiment of the present invention is a display device including a display panel in which a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels are disposed along rows and columns, the plurality of gate lines supplying a scan signal to a gate driver disposed in a display area of the display panel from the previous (n-1 th) gate line; increasing the voltage level of the Q node of the gate driver by the supplied scan signal; outputting a first clock signal as a scan signal to a current (n-th) gate line in response to the increased Q node voltage; dropping the Q node of the gate driver to a gate-low voltage in response to a second clock signal; and supplying and maintaining a gate-low voltage to the current (n-th) gate line in response to the Q node voltage whose voltage level is lowered.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 게이트 드라이버는 N 모스 트랜지스터들로 구성된 제1 내지 제3 스위칭 소자와 P 모스 트랜지스터로 구성된 제 4 스위칭 소자를 포함할 수 있다.In a method of driving a display device according to another embodiment of the present invention, the gate driver may include first to third switching elements including N MOS transistors and a fourth switching element including P MOS transistors.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 게이트 드라이버는 Q노드를 포함하고, 상기 제1 스위칭 소자는 게이트 단자와 소스 단자가 전단(n-1 번째) 게이트 라인과 접속되고, 드레인 단자는 Q노드와 접속되며, 제2 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 클럭신호 라인에 접속되며, 드레인 단자는 현재(n 번째) 게이트 라인에 접속되고, 제3 스위칭 소자는 게이트 단자가 제2 스위칭 소자와 접속된 클런신호 라인과 다른 클럭신호 라인에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며 드레인 단자는 Q노드에 접속되고, 제 4 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며, 드레인 단자가 현재(n) 게이트 라인에 접속될 수 있다.In a display device driving method according to another embodiment of the present invention, the gate driver includes a Q node, the first switching element has a gate terminal and a source terminal connected to a previous (n-1 th) gate line, and a drain terminal is connected to the Q node, the gate terminal of the second switching element is connected to the Q node, the source terminal is connected to the clock signal line, the drain terminal is connected to the current (nth) gate line, and the third switching element is A gate terminal is connected to a clock signal line different from the Clun signal line connected to the second switching element, a source terminal is connected to a gate-low voltage line, a drain terminal is connected to a Q node, and the fourth switching element has a gate terminal connected to Q node, the source terminal may be connected to the gate-low voltage line, and the drain terminal may be connected to the current (n) gate line.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 제1 스위칭 소자는 전단(n-1 번째) 게이트 라인에서 공급된 스캔신호에 응답하여 턴-온되어 상기 Q 노드를 공급된 스캔신호의 전압 레벨로 상승시킬 수 있다.In a method of driving a display device according to another embodiment of the present invention, the first switching element is turned on in response to a scan signal supplied from the previous stage (n-1 th) gate line, and the voltage of the scan signal supplied to the Q node is applied. level can be raised.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 상승된 Q 노드에 응답하여 상기 제2 스위칭 소자가 턴-온되어 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호를 출력할 수 있다.In a method of driving a display device according to another embodiment of the present invention, the second switching element is turned on in response to the increased Q node to output a first clock signal to a current (n-th) gate line and a scan signal. have.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 제3 스위칭 소자는 제2 클럭신호에 응답하여 턴-온되어 Q 노드에 게이트로우 전압을 공급하고, Q 노드 전압이 게이트로우 전압으로 하강함에 따라 제4 스위칭 소자는 턴-온 상태가 될 수 있다.In a method of driving a display device according to another embodiment of the present invention, the third switching element is turned on in response to a second clock signal to supply a gate-low voltage to the Q node, and the Q-node voltage is lowered to the gate-low voltage. Accordingly, the fourth switching element may be turned on.

본 발명의 또 다른 실시예에 따른 표시장치 구동방법은 제4 스위칭 소자가 턴-온에 응답하여 게이트로우 전압을 현재(n번째) 게이트 라인에 공급할 수 있다.In the method of driving a display device according to another embodiment of the present invention, the fourth switching element may supply a gate-low voltage to the current (n-th) gate line in response to turn-on.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 표시장치
110: 표시패널
120: 게이트 구동회로
130: 데이터 구동회로
150: 컨트롤러
131, 231, 331: 게이트 드라이버
132: 블랭크 영역
GDP: 게이트 구동부
SP: 서브화소100: display device
110: display panel
120: gate driving circuit
130: data driving circuit
150: controller
131, 231, 331: gate driver
132: blank area
GDP: Gate Driver
SP: sub-pixel

Claims (14)

행과 열을 따라 복수의 서브화소가 배치된 표시영역을 구비한 표시패널;
상기 표시영역에 배치된 한쌍의 서브화소의 열마다 하나씩 배치되며 각각 양쪽 서브화소 열에 배치된 서브화소로 데이터 전압을 공급하는 복수의 데이터 라인;
상기 표시영역에 배치된 서브화소의 행마다 하나씩 배치되어 각 서브화소의 행에 배치된 서브화소들에 스캔신호를 공급하는 복수의 게이트 라인;
상기 표시영역에 배치된 각 게이트 라인마다 하나씩 배치되고 각각의 게이트 라인이 서브화소들에 공급하는 스캔신호를 생성하는 복수의 게이트 구동부; 및
상기 복수의 데이터 라인과 교대로 각 서브화소 열 단위로 배치되고 상기 게이트 구동부 동작을 위한 신호들을 공급하는 복수의 신호라인들을 포함하고,
상기 게이트 구동부는 복수의 게이트 드라이버로 구성되고, 각 게이트 드라이버는 연속한 일정한 수의 서브화소 열과 대응되도록 표시영역에 배치되어 대응되는 게이트 라인에 스캔신호를 공급하는 표시장치.
a display panel including a display area in which a plurality of sub-pixels are disposed along rows and columns;
a plurality of data lines arranged one for each column of a pair of sub-pixels arranged in the display area and supplying data voltages to sub-pixels arranged in both sub-pixel columns, respectively;
a plurality of gate lines arranged one for each row of sub-pixels arranged in the display area and supplying scan signals to sub-pixels arranged in rows of each sub-pixel;
a plurality of gate drivers disposed one for each gate line disposed in the display area and configured to generate a scan signal supplied by each gate line to sub-pixels; and
and a plurality of signal lines alternately arranged in units of each sub-pixel column with the plurality of data lines and supplying signals for an operation of the gate driver;
The gate driver includes a plurality of gate drivers, and each gate driver is disposed in a display area to correspond to a predetermined number of consecutive sub-pixel columns to supply a scan signal to a corresponding gate line.
 제1 항에 있어서,
상기 게이트 구동부를 구성하는 게이트 드라이버들은 상기 게이트 구동부와 대응되는 게이트 라인에 동일한 스캔신호를 공급하는 표시장치.
According to claim 1,
The gate drivers constituting the gate driver supply the same scan signal to a gate line corresponding to the gate driver.
 제1 항에 있어서,
상기 복수의 신호라인들은 상기 게이트 드라이버의 초기 동작과 관련된 적어도 하나 이상의 캐리신호 라인, 서로 다른 위상의 클럭신호들을 공급하는 적어도 하나 이상의 클럭신호 라인 및 적어도 하나 이상의 게이트로우 전압라인을 포함하는 표시장치.
According to claim 1,
The plurality of signal lines includes at least one carry signal line related to an initial operation of the gate driver, at least one clock signal line for supplying clock signals of different phases, and at least one gate row voltage line.
 제3 항에 있어서,
상기 게이트 드라이버는 N 모스 트랜지스터들로 구성된 제1 내지 제3 스위칭 소자와 P 모스 트랜지스터로 구성된 제 4 스위칭 소자를 포함하는 표시장치.
4. The method of claim 3,
wherein the gate driver includes first to third switching elements including N MOS transistors and a fourth switching element including P MOS transistors.
 제4 항에 있어서,
상기 게이트 드라이버는 Q노드를 포함하고,
상기 제1 스위칭 소자는 게이트 단자와 소스 단자가 전단(n-1 번째) 게이트 라인과 접속되고, 드레인 단자는 Q노드와 접속되며,
상기 제2 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 제1 클럭신호 라인에 접속되며, 드레인 단자는 현재(n 번째) 게이트 라인에 접속되고,
상기 제3 스위칭 소자는 제2클럭신호 라인에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며 드레인 단자는 Q노드에 접속되고,
상기 제 4 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며, 드레인 단자가 현재(n) 게이트 라인에 접속되는 표시장치.
5. The method of claim 4,
The gate driver includes a Q node,
In the first switching element, a gate terminal and a source terminal are connected to the previous (n-1 th) gate line, and a drain terminal is connected to a Q node,
The second switching element has a gate terminal connected to the Q node, a source terminal connected to the first clock signal line, and a drain terminal connected to a current (n-th) gate line,
the third switching element is connected to a second clock signal line, a source terminal is connected to a gate-low voltage line, and a drain terminal is connected to a Q node;
The fourth switching element has a gate terminal connected to a Q node, a source terminal connected to a gate-low voltage line, and a drain terminal connected to a current (n) gate line.
 제1 항에 있어서,
상기 각각의 게이트 라인과 대응되도록 배치된 게이트 구동부의 각 게이트 드라이버는 상기 연속한 일정한 수의 서브화소 열과 대응되도록 연속하게 배치된 표시장치.
According to claim 1,
Each gate driver of the gate driver disposed to correspond to each of the gate lines is continuously disposed to correspond to a predetermined number of consecutive sub-pixel columns.
 제1 항에 있어서,
상기 게이트 구동부는 복수의 게이트 드라이버와 복수의 블랭크 영역을 포함하고,
상기 복수의 게이트 라인들 중 n번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들은 서로 교대로 배치되며,
상기 (n+1)번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들은 상기 n번째 게이트 라인과 대응되는 게이트 구동부의 게이트 드라이버들과 블랭크 영역들과 상하 서로 중첩되지 않도록 배치되는 표시장치.
According to claim 1,
The gate driver includes a plurality of gate drivers and a plurality of blank regions,
Gate drivers and blank regions of the gate driver corresponding to the n-th gate line among the plurality of gate lines are alternately arranged with each other,
The (n+1)-th gate line and the blank regions of the gate driver corresponding to the gate drivers and the blank regions of the gate driver corresponding to the n-th gate line are disposed so as not to overlap with each other up and down .
 복수의 데이터 라인과 복수의 게이트 라인과 행과 열을 따라 복수의 서브화소가 배치된 표시패널을 포함하는 표시장치에 있어서,
상기 복수의 게이트 라인들 중 전단(n-1 번째) 게이트 라인으로부터 상기 표시패널의 표시영역에 배치된 게이트 드라이버에 스캔신호를 공급하는 단계;
상기 공급된 스캔신호에 의해 상기 게이트 드라이버의 Q노드의 전압 레벨이 상승하는 단계;
상기 상승된 Q노드 전압에 응답하여 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호로 출력하는 단계;
상기 게이트 드라이버의 Q노드는 제2 클럭신호에 응답하여 게이트로우 전압으로 하강하는 단계;
상기 전압레벨이 하강된 Q노드 전압에 응답하여 현재(n번째) 게이트 라인에 게이트로우 전압을 공급 및 유지하는 단계를 포함하는 표시장치 구동방법.
A display device comprising: a display panel in which a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels are disposed along rows and columns,
supplying a scan signal to a gate driver disposed in a display area of the display panel from a previous (n-1 th) gate line among the plurality of gate lines;
increasing the voltage level of the Q node of the gate driver by the supplied scan signal;
outputting a first clock signal as a scan signal to a current (n-th) gate line in response to the increased Q node voltage;
dropping the Q node of the gate driver to a gate low voltage in response to a second clock signal;
and supplying and maintaining a gate-low voltage to a current (n-th) gate line in response to a Q-node voltage whose voltage level is lowered.
 제8 항에 있어서,
상기 게이트 드라이버는 N 모스 트랜지스터들로 구성된 제1 내지 제3 스위칭 소자와 P 모스 트랜지스터로 구성된 제 4 스위칭 소자를 포함하는 표시장치 구동방법.
9. The method of claim 8,
The method of claim 1, wherein the gate driver includes first to third switching elements including N MOS transistors and a fourth switching element including P MOS transistors.
 제9항에 있어서,
상기 게이트 드라이버는 Q노드를 포함하고,
상기 제1 스위칭 소자는 게이트 단자와 소스 단자가 전단(n-1 번째) 게이트 라인과 접속되고, 드레인 단자는 Q노드와 접속되며,
상기 제2 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 상기 제1 클럭신호 라인에 접속되며, 드레인 단자는 현재(n 번째) 게이트 라인에 접속되고,
상기 제3 스위칭 소자는 게이트 단자가 상기 제2 클럭신호 라인에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며 드레인 단자는 Q노드에 접속되고,
상기 제 4 스위칭 소자는 게이트 단자가 Q노드에 접속되고, 소스 단자는 게이트로우 전압라인에 접속되며, 드레인 단자가 현재(n) 게이트 라인에 접속되는 표시장치 구동방법.
10. The method of claim 9,
The gate driver includes a Q node,
In the first switching element, a gate terminal and a source terminal are connected to the previous (n-1 th) gate line, and a drain terminal is connected to a Q node,
The second switching element has a gate terminal connected to the Q node, a source terminal connected to the first clock signal line, and a drain terminal connected to a current (n-th) gate line,
The third switching element has a gate terminal connected to the second clock signal line, a source terminal connected to a gate-low voltage line, and a drain terminal connected to a Q node,
The fourth switching element has a gate terminal connected to a Q node, a source terminal connected to a gate-low voltage line, and a drain terminal connected to a current (n) gate line.
 제10항에 있어서,
상기 제1 스위칭 소자는 전단(n-1 번째) 게이트 라인에서 공급된 스캔신호에 응답하여 턴-온되어 상기 Q노드를 공급된 스캔신호의 전압 레벨로 상승시키는 표시장치 구동방법.
11. The method of claim 10,
The first switching element is turned on in response to a scan signal supplied from a previous stage (n-1 th) gate line to increase the Q node to a voltage level of the supplied scan signal.
 제10항에 있어서,
상기 상승된 Q노드에 응답하여 상기 제2 스위칭 소자가 턴-온되어 제1 클럭신호를 현재(n번째) 게이트 라인에 스캔신호를 출력하는 표시장치 구동방법.
11. The method of claim 10,
A method of driving a display device, wherein the second switching element is turned on in response to the increased Q node to output a first clock signal to a current (n-th) gate line and a scan signal.
 제10항에 있어서,
상기 제3 스위칭 소자는 제2 클럭신호에 응답하여 턴-온되어 Q노드에 게이트로우 전압을 공급하고, Q노드 전압이 게이트로우 전압으로 하강함에 따라 제4 스위칭 소자는 턴-온 상태가 되는 표시장치 구동방법.
11. The method of claim 10,
The third switching element is turned on in response to the second clock signal to supply the gate-low voltage to the Q node, and as the Q node voltage falls to the gate-low voltage, the fourth switching element is turned on. How to drive the device.
 제13항에 있어서,
상기 제4 스위칭 소자가 턴-온에 응답하여 게이트로우 전압을 현재(n번째) 게이트 라인에 공급하는 표시장치 구동방법.14. The method of claim 13,
A method of driving a display device in which the fourth switching element supplies a gate-low voltage to a current (n-th) gate line in response to turn-on.
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