KR20210079659A - Display device - Google Patents
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Abstract
Description
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.Embodiments of the present invention relate to a display device.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 디스플레이 장치가 활용된다.As the information society develops, various demands for a display device for displaying an image are increasing, and various display devices such as a liquid crystal display device and an organic light emitting display device are utilized.
디스플레이 장치는, 각종 신호 라인과 다수의 서브픽셀이 배치된 디스플레이 패널과, 각종 신호 라인의 구동을 위한 여러 구동 회로를 포함할 수 있다. 그리고, 다수의 서브픽셀 각각은, 일 예로, 발광 소자와 발광 소자의 구동을 위한 회로 소자를 포함할 수 있다. 또한, 구동 회로는, 구동 신호의 출력을 위한 회로 소자를 포함할 수 있다.The display apparatus may include a display panel in which various signal lines and a plurality of sub-pixels are disposed, and various driving circuits for driving various signal lines. In addition, each of the plurality of sub-pixels may include, for example, a light emitting device and a circuit device for driving the light emitting device. Also, the driving circuit may include a circuit element for outputting the driving signal.
따라서, 디스플레이 장치는, 디스플레이 구동을 위해 서브픽셀이나 구동 회로에 배치되는 각종 회로 소자를 포함할 수 있다.Accordingly, the display device may include various circuit elements disposed in sub-pixels or driving circuits for driving the display.
여기서, 디스플레이 장치에 포함된 회로 소자가 수행하는 기능에 따라 요구되는 특성이 상이할 수 있으나, 일정한 공정 과정을 통해 회로 소자가 형성됨에 따라 각각의 회로 소자에 요구되는 특성을 충족시키기 어려운 문제점이 존재한다.Here, the required characteristics may be different depending on the functions performed by the circuit elements included in the display device, but as the circuit elements are formed through a certain process, it is difficult to satisfy the characteristics required for each circuit element. do.
본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 박막 트랜지스터의 특성을 각각의 박막 트랜지스터가 수행하는 기능에 따라 다르게 구현할 수 있는 방안을 제공한다.Embodiments of the present invention provide a method for implementing the characteristics of a plurality of thin film transistors disposed on a display panel differently according to the functions performed by each thin film transistor.
본 발명의 실시예들은, 공정 과정에서 다수의 박막 트랜지스터의 특성을 다르게 제어하면서 박막 트랜지스터에 포함된 게이트 전극의 저항을 낮출 수 있는 방안을 제공한다.Embodiments of the present invention provide a method for lowering the resistance of a gate electrode included in a thin film transistor while controlling characteristics of a plurality of thin film transistors differently during a process.
일 측면에서, 본 발명의 실시예들은, 기판 상의 일부 영역에 배치된 액티브층과, 액티브층 상에 배치되고 액티브층이 배치된 영역을 포함하는 영역에 배치된 게이트 절연층과, 게이트 절연층 상의 일부 영역에 위치하고 적어도 일부분이 액티브층과 중첩하는 다수의 제1 게이트 전극과 다수의 제2 게이트 전극, 및 게이트 절연층 상에 위치하고, 제1 게이트 전극과 액티브층 사이의 제1 영역 및 제2 게이트 전극과 액티브층 사이의 제2 영역 중 적어도 하나의 영역에 배치되며, 제2 영역에 배치된 양이 제1 영역에 배치된 양보다 많은 게이트 보조 절연층을 포함하는 디스플레이 장치를 제공한다.In one aspect, embodiments of the present invention provide an active layer disposed on a partial region on a substrate, a gate insulating layer disposed on the active layer and disposed in a region including a region on which the active layer is disposed, and a gate insulating layer on the gate insulating layer. A plurality of first gate electrodes and a plurality of second gate electrodes positioned in a partial region and at least partially overlapping the active layer, and a first region and a second gate positioned on the gate insulating layer between the first gate electrode and the active layer Provided is a display device including a gate auxiliary insulating layer disposed in at least one of the second areas between the electrode and the active layer, the gate auxiliary insulating layer being disposed in the second area in an amount greater than the amount disposed in the first area.
다른 측면에서, 본 발명의 실시예들은, 기판 상에 배치되고 제1 게이트 전극과 제1 액티브층을 포함하는 다수의 제1 박막 트랜지스터와, 기판 상에 배치되고 제2 게이트 전극과 제2 액티브층을 포함하는 다수의 제2 박막 트랜지스터와, 제1 게이트 전극과 제1 액티브층 사이에 배치되고 단일 물질로 이루어진 제1 게이트 절연층과, 제2 게이트 전극과 제2 액티브층 사이에 배치되고 둘 이상의 물질이 적층된 제2 게이트 절연층을 포함하는 디스플레이 장치를 제공한다.In another aspect, embodiments of the present invention provide a plurality of first thin film transistors disposed on a substrate and including a first gate electrode and a first active layer, and a second gate electrode and a second active layer disposed on the substrate. A plurality of second thin film transistors comprising: a first gate insulating layer disposed between the first gate electrode and the first active layer and made of a single material; and two or more second thin film transistors disposed between the second gate electrode and the second active layer Provided is a display device including a second gate insulating layer having a material stacked thereon.
다른 측면에서, 기판 상에 배치된 다수의 서브픽셀과, 다수의 서브픽셀 각각에 배치된 발광 소자로 구동 전류를 공급하는 다수의 구동 트랜지스터와, 발광 소자 및 구동 트랜지스터 중 적어도 하나와 전기적으로 연결된 다수의 스위칭 트랜지스터를 포함하고, 스위칭 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 구동 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양보다 많은 디스플레이 장치를 제공한다.In another aspect, a plurality of subpixels disposed on a substrate, a plurality of driving transistors supplying driving current to the light emitting devices disposed in each of the plurality of subpixels, and a plurality of electrically connected to at least one of the light emitting device and the driving transistor of the switching transistor, wherein the amount of silicon nitride disposed between the gate electrode and the active layer of the switching transistor is greater than the amount of silicon nitride disposed between the gate electrode and the active layer of the driving transistor.
본 발명의 실시예들에 의하면, 높은 S 팩터가 요구되는 구동 트랜지스터에 SiNx를 적게 배치하고 낮은 S 팩터가 요구되는 스위칭 트랜지스터나 버퍼 트랜지스터에 SiNx를 많게 배치함으로써, 박막 트랜지스터의 특성을 다르게 제어하며 각각의 박막 트랜지스터에 요구되는 특성을 충족시킬 수 있다.According to the embodiments of the present invention, by disposing a small amount of SiNx in a driving transistor requiring a high S factor and a large amount of SiNx in a switching transistor or a buffer transistor requiring a low S factor, the characteristics of the thin film transistor are differently controlled and each It can satisfy the characteristics required for thin film transistors of
또한, 공정에 따라, SiNx를 배치하고 열처리를 수행한 후 게이트 전극을 배치하여 열처리에 의한 게이트 전극의 성능 저하를 방지함으로써, 낮은 저항을 갖는 금속을 게이트 전극으로 이용할 수 있다.In addition, according to the process, by disposing SiNx and performing heat treatment and then disposing the gate electrode to prevent deterioration of the performance of the gate electrode due to heat treatment, a metal having a low resistance can be used as the gate electrode.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 박막 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 박막 트랜지스터를 배치하는 공정 과정의 예시를 나타낸 도면이다.
도 7과 도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 평면 구조와 서브픽셀에 배치된 박막 트랜지스터의 단면 구조의 예시를 나타낸 도면이다.1 is a view showing a schematic configuration of a display device according to embodiments of the present invention.
2 is a diagram illustrating an example of a circuit structure and driving timing of a sub-pixel included in a display device according to embodiments of the present invention.
3 is a diagram illustrating an example of a cross-sectional structure of a region in which a thin film transistor is disposed in a display device according to embodiments of the present invention.
4 to 6 are diagrams illustrating an example of a process of disposing a thin film transistor in a display device according to embodiments of the present invention.
7 and 8 are diagrams illustrating examples of a planar structure of a subpixel included in a display device according to embodiments of the present invention and a cross-sectional structure of a thin film transistor disposed in the subpixel.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted. When "includes", "has", "consisting of", etc. mentioned in this specification are used, other parts may be added unless "only" is used. When a component is expressed in a singular, it may include a case in which the plural is included unless otherwise explicitly stated.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.In the description of the positional relationship of the components, when two or more components are described as being "connected", "coupled" or "connected", the two or more components are directly "connected", "coupled" or "connected" ", but it will be understood that two or more components and other components may be further "interposed" and "connected," "coupled," or "connected." Here, other components may be included in one or more of two or more components that are “connected”, “coupled” or “connected” to each other.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of the temporal relationship or flow relationship of the components, for example, a temporal precedence or flow precedence relationship is defined as "after", "after", "after", "before", etc. When described, it may include cases that are not continuous unless "immediately" or "directly" is used.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when numerical values or corresponding information (eg, level, etc.) for a component are mentioned, even if there is no explicit description, the numerical value or the corresponding information is based on various factors (eg, process factors, internal or external shock, Noise, etc.) may be interpreted as including an error range that may occur.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.1 is a diagram showing a schematic configuration of a
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)을 포함한다. 그리고, 디스플레이 장치(100)는, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.Referring to FIG. 1 , a
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다. 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.In the
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.The
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.Also, the
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.The
게이트 구동 회로(120)는, 여러 회로 소자를 포함할 수 있으며, 일 예로, 도 1에 도시된 예시와 같이, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)을 포함할 수 있다. 본 명세서에서, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)를 버퍼 트랜지스터로 지칭할 수도 있다.The
풀-업 트랜지스터(Tup)는, Q 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 하이 전압(VGH)의 출력을 제어할 수 있다. 풀-다운 트랜지스터(Tdown)는, QB 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 로우 전압(VGL)의 출력을 제어할 수 있다. 도 1에 도시된 게이트 구동 회로(120)의 회로 구조는 일 예시로서, 게이트 구동 회로(120)는, 유형에 따라, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown) 이외에 여러 회로 소자를 더 포함할 수도 있다.The pull-up transistor Tup may be controlled by the voltage level of the Q node, and may control the output of the gate high voltage VGH to the gate line GL. The pull-down transistor Tdown is controlled by the voltage level of the QB node, and may control the output of the gate low voltage VGL to the gate line GL. The circuit structure of the
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.The
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.The
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.The
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.The
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.The
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.The
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.For example, in order to control the
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.Here, the gate start pulse GSP controls the operation start timing of one or more gate driver integrated circuits GDIC constituting the
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.In addition, in order to control the
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.Here, the source start pulse SSP controls the data sampling start timing of one or more source driver integrated circuits SDIC constituting the
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.The
또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다.In addition, voltage lines to which various signals or voltages are supplied may be disposed on the
그리고, 각각의 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있다.In addition, in each subpixel SP, several circuit elements for driving the subpixel SP may be disposed.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.2 is a diagram illustrating an example of a circuit structure and driving timing of a sub-pixel SP included in the
도 2를 참조하면, 디스플레이 패널(110)에 배치된 서브픽셀(SP)에 발광 소자(ED)가 배치되고, 발광 소자(ED)에 흐르는 전류 제어를 통해 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)가 배치될 수 있다.Referring to FIG. 2 , a light emitting device ED is disposed in a subpixel SP disposed on the
서브픽셀(SP)에 배치된 발광 소자(ED)는, 유기발광다이오드(OLED)일 수 있으나, 경우에 따라, 발광다이오드(LED)나 마이크로 발광다이오드(μLED) 등일 수도 있다.The light emitting device ED disposed in the subpixel SP may be an organic light emitting diode (OLED), but in some cases, a light emitting diode (LED), a micro light emitting diode (μLED), or the like.
그리고, 서브픽셀(SP)에 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 박막 트랜지스터가 배치될 수 있으며, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 캐패시터(Cstg) 등이 배치될 수 있다.In addition, at least one thin film transistor may be disposed in the subpixel SP in addition to the driving transistor DRT, and a storage capacitor Cstg for maintaining the voltage of the gate node of the driving transistor DRT for one frame, etc. can be placed.
도 2는, 구동 트랜지스터(DRT)를 포함한 7개의 박막 트랜지스터와, 1개의 스토리지 캐패시터(Cstg)가 서브픽셀(SP)에 배치된 7T1C 구조를 예시로 나타내나, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구조는 이에 한정되지 아니한다. 또한, 도 2는 서브픽셀(SP)이 PMOS 형태의 박막 트랜지스터로 구성된 경우를 예시로 나타내나, 서브픽셀(SP)에 배치된 박막 트랜지스터 중 적어도 일부는 NMOS 형태로 구성될 수도 있다.FIG. 2 illustrates a 7T1C structure in which seven thin film transistors including a driving transistor DRT and one storage capacitor Cstg are disposed in a subpixel SP as an example, but a display according to embodiments of the present invention The structure of the sub-pixel SP included in the
발광 소자(ED)는, 구동 트랜지스터(DRT)와 전기적으로 연결된 애노드 전극과, 기저 전압(Vss)이 공급되는 캐소드 전극을 포함할 수 있다.The light emitting device ED may include an anode electrode electrically connected to the driving transistor DRT, and a cathode electrode to which a ground voltage Vss is supplied.
구동 트랜지스터(DRT)는, 구동 전압(Vdd)이 인가되는 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DRT)는, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)의 게이트 노드는 스토리지 캐패시터(Cstg) 및 초기화 전압 라인(IVL)과 전기적으로 연결될 수 있다.The driving transistor DRT may be electrically connected between the driving voltage line DVL to which the driving voltage Vdd is applied and the light emitting device ED. Also, the driving transistor DRT may be electrically connected to the data line DL to which the data voltage Vdata is applied. In addition, the gate node of the driving transistor DRT may be electrically connected to the storage capacitor Cstg and the initialization voltage line IVL.
제1 스위칭 트랜지스터(SWT1)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 보상된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되도록 제어할 수 있다.The first switching transistor SWT1 may be controlled by the scan signal SCAN(N) and may be electrically connected between the first node N1 and the second node N2 of the driving transistor DRT. The first switching transistor SWT1 may control a voltage obtained by compensating the threshold voltage Vth of the driving transistor DRT to the data voltage Vdata to be applied to the gate node of the driving transistor DRT.
제2 스위칭 트랜지스터(SWT2)는, 스캔 신호 SCAN(N-1)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 초기화하기 위해 이용될 수 있다.The second switching transistor SWT2 may be controlled by the scan signal SCAN(N-1) and may be electrically connected between the first node N1 of the driving transistor DRT and the initialization voltage line IVL. The second switching transistor SWT2 may be used to initialize the voltage of the gate node of the driving transistor DRT.
제3 스위칭 트랜지스터(SWT3)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다. 그리고, 제4 스위칭 트랜지스터(SWT4)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다.The third switching transistor SWT3 is controlled by the scan signal SCAN(N) and may be electrically connected between the third node N3 of the driving transistor DRT and the data line DL. In addition, the fourth switching transistor SWT4 may be controlled by the scan signal EM and may be electrically connected between the third node N3 of the driving transistor DRT and the driving voltage line DVL.
제5 스위칭 트랜지스터(SWT5)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 발광 소자(ED)의 발광 타이밍을 제어할 수 있다.The fifth switching transistor SWT5 may be controlled by the scan signal EM and may be electrically connected between the second node N2 of the driving transistor DRT and the light emitting device ED. The fifth switching transistor SWT5 may control the light emission timing of the light emitting element ED.
제6 스위칭 트랜지스터(SWT6)는, 스캔 신호 SCAN(N)에 의해 제어되고, 발광 소자(ED)의 애노드 전극과 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제6 스위칭 트랜지스터(SWT6)는, 발광 소자(ED)의 애노드 전극의 전압을 초기화하기 위해 이용될 수 있다.The sixth switching transistor SWT6 is controlled by the scan signal SCAN(N) and may be electrically connected between the anode electrode of the light emitting device ED and the initialization voltage line IVL. The sixth switching transistor SWT6 may be used to initialize the voltage of the anode electrode of the light emitting device ED.
이러한 서브픽셀(SP)의 구동 방식을 설명하면, 서브픽셀(SP)은 하나의 영상 프레임 기간 동안 초기화 기간, 데이터 기입 기간 및 발광 기간으로 구분되어 구동될 수 있다.When explaining the driving method of the sub-pixel SP, the sub-pixel SP may be driven by being divided into an initialization period, a data writing period, and an emission period during one image frame period.
초기화 기간에, 로우 레벨의 스캔 신호 SCAN(N-1)이 서브픽셀(SP)로 공급되어 제2 스위칭 트랜지스터(SWT2)가 턴-온 될 수 있다. 제2 스위칭 트랜지스터(SWT2)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 게이트 노드로 초기화 전압(Vini)이 인가될 수 있다.In the initialization period, the low-level scan signal SCAN(N-1) may be supplied to the subpixel SP to turn on the second switching transistor SWT2. As the second switching transistor SWT2 is turned on, the initialization voltage Vini may be applied to the gate node of the driving transistor DRT.
초기화가 완료되면, 데이터 기입 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 로우 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급될 수 있다. 그리고, 제2 스위칭 트랜지스터(SWT2)는 턴-오프 될 수 있다. 또한, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-온 될 수 있다.When initialization is completed, a high-level scan signal SCAN(N-1) and a low-level scan signal SCAN(N) may be supplied to the sub-pixel SP in the data writing period. In addition, the second switching transistor SWT2 may be turned off. Also, the first switching transistor SWT1 , the third switching transistor SWT3 , and the sixth switching transistor SWT6 may be turned on.
제1 스위칭 트랜지스터(SWT1)가 턴-온 되므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결된다.Since the first switching transistor SWT1 is turned on, the first node N1 and the second node N2 of the driving transistor DRT are electrically connected.
또한, 제3 스위칭 트랜지스터(SWT3)가 턴-온 되므로, 데이터 전압(Vdata)이 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SWT1)를 통해 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가될 수 있다. 이때, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 반영된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되어, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.In addition, since the third switching transistor SWT3 is turned on, the data voltage Vdata passes through the driving transistor DRT and the first switching transistor SWT1 to the first node N1 that is the gate node of the driving transistor DRT. ) can be approved. At this time, a voltage in which the threshold voltage Vth of the driving transistor DRT is reflected in the data voltage Vdata is applied to the gate node of the driving transistor DRT, so that compensation for the threshold voltage Vth of the driving transistor DRT is performed. can be done
그리고, 데이터 기입 기간에 제6 스위칭 트랜지스터(SWT6)가 턴-온 되므로, 발광 소자(ED)의 애노드 전극이 초기화 전압(Vini)에 의해 초기화될 수 있다. 즉, 데이터 기입 기간에 구동 트랜지스터(DRT)의 게이트 노드에 전압 인가와 발광 소자(ED)의 애노드 전극의 초기화가 동시에 수행될 수 있다.Also, since the sixth switching transistor SWT6 is turned on in the data writing period, the anode electrode of the light emitting device ED may be initialized by the initialization voltage Vini. That is, in the data writing period, voltage application to the gate node of the driving transistor DRT and initialization of the anode electrode of the light emitting device ED may be simultaneously performed.
발광 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 하이 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급되고, 로우 레벨의 스캔 신호 EM이 공급될 수 있다. 따라서, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-오프 되고, 제4 스위칭 트랜지스터(SWT4)와 제5 스위칭 트랜지스터(SWT5)는 턴-온 될 수 있다.In the light emission period, a high-level scan signal SCAN(N-1) and a high-level scan signal SCAN(N) may be supplied to the sub-pixel SP, and a low-level scan signal EM may be supplied. Accordingly, the first switching transistor SWT1, the third switching transistor SWT3, and the sixth switching transistor SWT6 are turned off, and the fourth switching transistor SWT4 and the fifth switching transistor SWT5 are turned on. can be
제4 스위칭 트랜지스터(SWT4)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 제3 노드(N3)에 구동 전압(Vdd)이 공급될 수 있다. 그리고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제3 노드(N3)에 데이터 전압(Vdata)과 구동 전압(Vdd)에 의한 전압 차이가 형성되며 구동 트랜지스터(DRT)를 통해 데이터 전압(Vdata)에 따른 전류가 흐를 수 있다.As the fourth switching transistor SWT4 is turned on, the driving voltage Vdd may be supplied to the third node N3 of the driving transistor DRT. Then, a voltage difference by the data voltage Vdata and the driving voltage Vdd is formed at the first node N1 and the third node N3 of the driving transistor DRT, and the data voltage ( A current according to Vdata) may flow.
제5 스위칭 트랜지스터(SWT5)가 턴-온 됨에 따라, 데이터 전압(Vdata)에 따른 전류가 발광 소자(ED)에 공급되어, 발광 소자(ED)가 데이터 전압(Vdata)에 대응하는 밝기를 나타낼 수 있다.As the fifth switching transistor SWT5 is turned on, a current according to the data voltage Vdata is supplied to the light emitting device ED, so that the light emitting device ED may exhibit brightness corresponding to the data voltage Vdata. have.
이와 같이, 디스플레이 패널(110)에 배치된 서브픽셀(SP)은 구동을 위한 다수의 박막 트랜지스터를 포함할 수 있다. 또한, 전술한 게이트 구동 회로(120) 등과 같은 구동 회로도 구동 신호의 출력을 제어하기 위한 다수의 박막 트랜지스터를 포함할 수 있다.As such, the subpixels SP disposed on the
그리고, 이러한 박막 트랜지스터는 수행하는 기능에 따라 요구되는 특성이 상이할 수 있다.In addition, the characteristics required for such thin film transistors may be different depending on the functions performed.
일 예로, 서브픽셀(SP)에 배치되며 발광 소자(ED)로 구동 전류의 공급을 제어하는 구동 트랜지스터(DRT)는, 전류 출력 성능이 높아야 하므로 높은 S 팩터와 높은 이동도가 요구될 수 있다. 반면, 다른 회로 소자의 구동 타이밍을 제어하는 스위칭 트랜지스터(SWT)나 버퍼 트랜지스터는 턴-온, 턴-오프 성능이 중요하므로, 낮은 S 팩터를 갖는 것이 유리할 수 있다.For example, the driving transistor DRT disposed in the subpixel SP and controlling the supply of driving current to the light emitting device ED needs to have high current output performance, so a high S factor and high mobility may be required. On the other hand, a switching transistor (SWT) or a buffer transistor that controls the driving timing of other circuit elements has turn-on and turn-off performance important, so it may be advantageous to have a low S factor.
본 발명의 실시예들은, 디스플레이 패널(110)에 배치되며 동일한 공정 단계에서 형성되는 여러 박막 트랜지스터의 특성을 수행하는 기능에 따라 다르게 조절할 수 있는 방안을 제공한다.Embodiments of the present invention provide a method that can be differently adjusted according to the function of performing the characteristics of several thin film transistors disposed on the
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 박막 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.3 is a diagram illustrating an example of a cross-sectional structure of a region in which a thin film transistor is disposed in the
도 3을 참조하면, 디스플레이 패널(110)에 배치된 다수의 박막 트랜지스터는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)를 포함할 수 있다.Referring to FIG. 3 , the plurality of thin film transistors disposed on the
제1 박막 트랜지스터(TFT1)는, 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)일 수 있다.The first thin film transistor TFT1 may be a driving transistor DRT disposed in the subpixel SP of the
제2 박막 트랜지스터(TFT2)는, 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 스위칭 트랜지스터(SWT)일 수 있다. 또는, 제2 박막 트랜지스터(TFT2)는, 게이트 구동 회로(120)에 포함된 버퍼 트랜지스터일 수도 있으며, 게이트 구동 회로(120) 이외의 구동 회로에 포함된 박막 트랜지스터일 수도 있다. 즉, 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치되며 온, 오프 상태에 따라 신호 공급을 제어하는 박막 트랜지스터일 수 있다.The second thin film transistor TFT2 may be a switching transistor SWT disposed in the subpixel SP of the
제1 박막 트랜지스터(TFT1)가 배치된 영역에서 버퍼층(BUF) 상에 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘으로 이루어질 수 있다.The first active layer ACT1 may be disposed on the buffer layer BUF in the region where the first thin film transistor TFT1 is disposed. The first active layer ACT1 may be made of polycrystalline silicon.
제1 액티브층(ACT1) 상에 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상의 일부 영역에 제1 게이트 보조 절연층(GAI1)이 배치될 수 있다.A gate insulating layer GI may be disposed on the first active layer ACT1 . In addition, a first gate auxiliary insulating layer GAI1 may be disposed on a partial region on the gate insulating layer GI.
여기서, 게이트 절연층(GI)은 제1 게이트 보조 절연층(GAI1)과 다른 물질로 이루어질 수 있다. 일 예로, 게이트 절연층(GI)은 SiO2로 이루어지고, 제1 게이트 보조 절연층(GAI1)은 SiNx로 이루어질 수 있다.Here, the gate insulating layer GI may be made of a material different from that of the first gate auxiliary insulating layer GAI1 . For example, the gate insulating layer GI may be made of SiO 2 , and the first gate auxiliary insulating layer GAI1 may be made of SiNx.
제1 게이트 보조 절연층(GAI1) 상에 제1 게이트 전극(GE1)이 배치될 수 있으며, 제1 게이트 전극(GE1) 상에 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2) 등이 배치될 수 있다.A first gate electrode GE1 may be disposed on the first gate auxiliary insulating layer GAI1 , and the first interlayer insulating layer ILD1 and the second interlayer insulating layer ILD2 may be disposed on the first gate electrode GE1 . etc. may be placed.
여기서, 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)은 제1 게이트 보조 절연층(GAI1)과 다른 물질로 이루어질 수 있으며, 게이트 절연층(GI)과 동일한 물질로 이루어질 수 있다.Here, the first interlayer insulating layer ILD1 and the second interlayer insulating layer ILD2 may be made of a material different from that of the first gate auxiliary insulating layer GAI1, and may be made of the same material as the gate insulating layer GI. .
그리고, 제1 액티브층(ACT1) 상에 배치된 절연층에 형성된 컨택홀에 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)이 배치될 수 있다.In addition, a first source electrode SE1 and a first drain electrode DE1 may be disposed in a contact hole formed in an insulating layer disposed on the first active layer ACT1 .
제2 박막 트랜지스터(TFT2)가 배치된 영역에서 버퍼층(BUF) 상에 제2 액티브층(ACT2)이 배치될 수 있으며, 제2 액티브층(ACT2)은 다결정 실리콘으로 이루어질 수 있다.The second active layer ACT2 may be disposed on the buffer layer BUF in the region where the second thin film transistor TFT2 is disposed, and the second active layer ACT2 may be made of polycrystalline silicon.
제2 액티브층(ACT2) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상의 일부 영역에 제2 게이트 보호 절연층(GAI2)이 배치될 수 있다.A gate insulating layer GI may be disposed on the second active layer ACT2 , and a second gate protection insulating layer GAI2 may be disposed on a partial region of the gate insulating layer GI.
제2 게이트 보조 절연층(GAI2)은 게이트 절연층(GI)과 다른 물질로 이루어질 수 있으며, 제1 게이트 보조 절연층(GAI1)과 동일한 물질로 이루어질 수 있다.The second gate auxiliary insulating layer GAI2 may be made of a material different from that of the gate insulating layer GI, and may be made of the same material as the first gate auxiliary insulating layer GAI1 .
제2 게이트 보조 절연층(GAI2) 상에 제2 게이트 전극(GE2)이 배치되고, 제2 게이트 전극(GE2) 상에 제2 게이트 보조 절연층(GAI2)과 다른 물질로 이루어진 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)이 배치될 수 있다. 그리고, 제2 액티브층(ACT2) 상에 배치된 절연층에 형성된 컨택홀에 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 배치될 수 있다.A second gate electrode GE2 is disposed on the second gate auxiliary insulating layer GAI2 , and a first interlayer insulating layer made of a material different from the second gate auxiliary insulating layer GAI2 on the second gate electrode GE2 . ILD1 and a second interlayer insulating layer ILD2 may be disposed. In addition, a second source electrode SE2 and a second drain electrode DE2 may be disposed in a contact hole formed in an insulating layer disposed on the second active layer ACT2 .
이와 같이, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이의 제1 영역과 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이의 제2 영역에 게이트 절연층(GI)과 게이트 보조 절연층(GAI)이 적층된 구조로 배치될 수 있다.As described above, in the region where the first thin film transistor TFT1 and the second thin film transistor TFT2 are disposed, the first region between the first gate electrode GE1 and the first active layer ACT1 and the second gate electrode GE2 ) and the second active layer ACT2 may be disposed in a stacked structure in which a gate insulating layer GI and a gate auxiliary insulating layer GAI are stacked.
그리고, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 양은 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 양보다 많을 수 있다.In addition, the amount of the second gate auxiliary insulating layer GAI2 disposed in the second region under the second gate electrode GE2 is equal to the amount of the first gate auxiliary insulating layer GAI2 disposed in the first region under the first gate electrode GE1. It may be more than the amount of GAI1).
일 예로, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 면적이 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 면적보다 클 수 있다.For example, the area of the second gate auxiliary insulating layer GAI2 disposed in the second region under the second gate electrode GE2 is the first gate auxiliary insulating layer disposed in the first region under the first gate electrode GE1 . It may be larger than the area of the layer GAI1.
또는, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 두께가 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 두께보다 클 수 있다.Alternatively, the thickness of the second gate auxiliary insulating layer GAI2 disposed in the second region under the second gate electrode GE2 is the same as the first gate auxiliary insulating layer disposed in the first region under the first gate electrode GE1 . It may be greater than the thickness of (GAI1).
또는, 경우에 따라, 제2 게이트 전극(GE2)이 제2 액티브층(ACT2)과 중첩하는 면적과 제2 게이트 보조 절연층(GAI2)의 면적 간의 차이가 제1 게이트 전극(GE1)이 제1 액티브층(ACT1)과 중첩하는 면적과 제1 게이트 보조 절연층(GAI1)의 면적 간의 차이보다 클 수 있다.Alternatively, in some cases, the difference between the area of the second gate electrode GE2 overlapping the second active layer ACT2 and the area of the second gate auxiliary insulating layer GAI2 is the difference between the first gate electrode GE1 and the first gate electrode GE1. It may be greater than a difference between an area overlapping the active layer ACT1 and an area of the first gate auxiliary insulating layer GAI1 .
즉, 제2 게이트 보조 절연층(GAI2)의 면적과 제2 액티브층(ACT2)의 채널 영역의 면적 간의 차이가 제1 게이트 보조 절연층(GAI1)의 면적과 제1 액티브층(ACT1)의 채널 영역의 면적 간의 차이보다 클 수 있다.That is, the difference between the area of the second gate auxiliary insulating layer GAI2 and the area of the channel region of the second active layer ACT2 is the area of the first gate auxiliary insulating layer GAI1 and the channel of the first active layer ACT1 . It may be greater than the difference between the areas of the regions.
여기서, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있으며, 게이트 절연층(GI)은 SiO2로 이루어질 수 있다.Here, the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 may be made of SiNx, and the gate insulating layer GI may be made of SiO 2 .
제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 열처리 공정이 수행되면, 수소 함유량이 높은 SiNx로 이루어진 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)에 포함된 수소가 각각 제1 액티브층(ACT1)과 제2 액티브층(ACT2)으로 공급될 수 있다.When the heat treatment process is performed while the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 are disposed on the first active layer ACT1 and the second active layer ACT2, the hydrogen content is decreased Hydrogen included in the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 made of high SiNx may be supplied to the first active layer ACT1 and the second active layer ACT2 , respectively.
그리고, 제2 게이트 보조 절연층(GAI2)의 양이 제1 게이트 보조 절연층(GAI1)의 양보다 많으므로, 제2 게이트 보조 절연층(GAI2) 아래에 위치하는 제2 액티브층(ACT2)으로 공급되는 수소의 양이 제1 게이트 보조 절연층(GAI1) 아래에 위치하는 제1 액티브층(ACT1)으로 공급되는 수소의 양보다 많을 수 있다.In addition, since the amount of the second gate auxiliary insulating layer GAI2 is greater than the amount of the first gate auxiliary insulating layer GAI1 , the second active layer ACT2 positioned under the second gate auxiliary insulating layer GAI2 is used. The amount of hydrogen supplied may be greater than the amount of hydrogen supplied to the first active layer ACT1 positioned under the first gate auxiliary insulating layer GAI1 .
따라서, 제1 액티브층(ACT1)으로 수소가 적게 공급되므로 제1 박막 트랜지스터(TFT1)의 S 팩터는 상대적으로 덜 감소할 수 있다. 그리고, 제2 액티브층(ACT2)으로 수소가 많게 공급됨에 따라, 제2 박막 트랜지스터(TFT2)의 S 팩터는 상대적으로 더 감소할 수 있다.Accordingly, since less hydrogen is supplied to the first active layer ACT1 , the S factor of the first thin film transistor TFT1 may be reduced relatively less. Also, as a large amount of hydrogen is supplied to the second active layer ACT2 , the S factor of the second thin film transistor TFT2 may be further decreased.
즉, 열처리 공정을 수행하는 과정에서 제1 박막 트랜지스터(TFT1)의 S 팩터는 상대적으로 증가하는 방향으로 조절되고, 제2 박막 트랜지스터(TFT2)의 S 팩터는 상대적으로 감소하는 방향으로 조절될 수 있다.That is, during the heat treatment process, the S factor of the first thin film transistor TFT1 may be adjusted in a relatively increasing direction, and the S factor of the second thin film transistor TFT2 may be adjusted in a relatively decreasing direction. .
구동 트랜지스터(DRT)로 이용되는 제1 박막 트랜지스터(TFT1)의 S 팩터가 증가하므로 구동 트랜지스터(DRT)의 전류 출력 성능이 향상될 수 있다.Since the S factor of the first thin film transistor TFT1 used as the driving transistor DRT increases, the current output performance of the driving transistor DRT may be improved.
또한, 스위칭 트랜지스터(SWT)나 버퍼 트랜지스터로 이용되는 제2 박막 트랜지스터(TFT2)의 S 팩터는 감소하므로, 턴-온, 턴-오프의 제어가 용이해져 소자의 신뢰성이 개선될 수 있다.In addition, since the S factor of the second thin film transistor TFT2 used as the switching transistor SWT or the buffer transistor is reduced, turn-on and turn-off control is facilitated, thereby improving device reliability.
이와 같이, 본 발명의 실시예들은, 게이트 전극(GE)과 액티브층(ACT) 사이에서 게이트 절연층(GI)과 다른 물질로 이루어진 게이트 보조 절연층(GAI)을 배치하고, 박막 트랜지스터에 따라 게이트 보조 절연층(GAI)이 배치되는 양을 다르게 함으로써 각각의 박막 트랜지스터가 나타내는 특성을 상이하게 조절할 수 있다.As such, in the embodiments of the present invention, a gate auxiliary insulating layer GAI made of a material different from the gate insulating layer GI is disposed between the gate electrode GE and the active layer ACT, and the gate according to the thin film transistor is By varying the amount in which the auxiliary insulating layer GAI is disposed, characteristics of each thin film transistor may be differently controlled.
따라서, 디스플레이 패널(110)에 배치된 박막 트랜지스터가 수행하는 기능에 따라 요구되는 다른 특성을 각각의 박막 트랜지스터에 대해 향상시킬 수 있다.Accordingly, other characteristics required according to a function performed by the thin film transistors disposed on the
그리고, 전술한 박막 트랜지스터의 특성 조절은 박막 트랜지스터를 전체적으로 배치하는 동일한 공정 과정에서 수행될 수 있다.Further, the above-described characteristic control of the thin film transistor may be performed in the same process of disposing the thin film transistor as a whole.
도 4 내지 도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 박막 트랜지스터를 배치하는 공정 과정의 예시를 나타낸 도면이다.4 to 6 are diagrams illustrating examples of a process of disposing a thin film transistor in the
도 4는 별도의 마스크 추가 없이 하프톤 마스크를 사용하여 박막 트랜지스터를 배치하는 공정 방식의 예시를 나타낸다.4 shows an example of a process method of disposing a thin film transistor using a halftone mask without adding a separate mask.
도 4를 참조하면, 버퍼층(BUF) 상에 동일한 액티브층(ACT)으로 이루어지는 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 형성하고, 게이트 절연층(GI)을 배치한다.Referring to FIG. 4 , a first active layer ACT1 and a second active layer ACT2 made of the same active layer ACT are formed on the buffer layer BUF, and a gate insulating layer GI is disposed.
게이트 절연층(GI) 상에 게이트 보조 절연층(GAI)을 배치한다. 게이트 절연층(GI)은 SiO2로 이루어지고, 게이트 보조 절연층(GAI)은 SiNx로 이루어질 수 있다.A gate auxiliary insulating layer GAI is disposed on the gate insulating layer GI. The gate insulating layer GI may be made of SiO 2 , and the gate auxiliary insulating layer GAI may be made of SiNx.
게이트 절연층(GAI) 상에 게이트 메탈(GAT)로 이루어진 게이트 메탈층(500)을 배치한다. 게이트 메탈층(500)을 배치한 후 포토 레지스트(400)를 게이트 메탈층(500) 상에 배치한다.A
여기서, 포토 레지스트(400)는, 제1 액티브층(ACT1)에 대응하는 영역과 제2 액티브층(ACT2)에 대응하는 영역에서 다른 두께로 배치될 수 있다.Here, the
일 예로, 도 4에 도시된 예시와 같이, 제2 액티브층(ACT2) 상에 배치된 포토 레지스트(400)는 제1 액티브층(ACT1) 상에 배치된 포토 레지스트(400)의 두께와 다른 두께를 갖는 부분을 포함할 수 있다.For example, as illustrated in FIG. 4 , the
그리고, 1차적으로 포토 레지스트(400)가 코팅된 상태에서 게이트 메탈층(500)과 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)의 일부를 제거하는 공정이 수행될 수 있다.In addition, a process of etching the
이러한 공정에서 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 제1 게이트 전극(GE1) 아래에 위치하는 제1 게이트 보조 절연층(GAI1)의 패턴이 형성될 수 있다.In this process, the first gate electrode GE1 of the first thin film transistor TFT1 and the pattern of the first gate auxiliary insulating layer GAI1 positioned below the first gate electrode GE1 may be formed.
이후, 제2 게이트 전극(GE2)의 일부분을 식각하고 포토 레지스트(400)의 나머지를 제거하는 공정이 수행될 수 있다.Thereafter, a process of etching a portion of the second gate electrode GE2 and removing the remainder of the
이러한 공정에 의해 제2 게이트 전극(GE2)의 패턴이 형성될 수 있다.A pattern of the second gate electrode GE2 may be formed by this process.
여기서, 제1 게이트 전극(GE1) 아래에 배치된 제1 게이트 보조 절연층(GAI1)과 제2 게이트 전극(GE2) 아래에 배치된 제2 게이트 보조 절연층(GAI2)의 양이 다르게 배치될 수 있으며, 제2 게이트 보조 절연층(GAI2)의 양이 제1 게이트 보조 절연층(GAI1)의 양보다 많게 배치될 수 있다.Here, the amounts of the first gate auxiliary insulating layer GAI1 disposed under the first gate electrode GE1 and the second gate auxiliary insulating layer GAI2 disposed under the second gate electrode GE2 may be different from each other. In addition, the amount of the second gate auxiliary insulating layer GAI2 may be greater than the amount of the first gate auxiliary insulating layer GAI1 .
이후 수행되는 열처리 공정에서 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)의 양의 차이로 인해 제1 액티브층(ACT1)과 제2 액티브층(ACT2)으로 공급되는 수소의 양이 달라질 수 있다. 즉, 제1 액티브층(ACT1)으로 공급되는 수소의 양보다 제2 액티브층(ACT2)으로 공급되는 수소의 양이 많을 수 있다.Hydrogen supplied to the first active layer ACT1 and the second active layer ACT2 due to the difference in the amounts of the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 in the subsequent heat treatment process amount may vary. That is, the amount of hydrogen supplied to the second active layer ACT2 may be greater than the amount of hydrogen supplied to the first active layer ACT1 .
따라서, 디스플레이 패널(110)에 높은 S 팩터를 갖는 제1 박막 트랜지스터(TFT1)와 낮은 S 팩터를 갖는 제2 박막 트랜지스터(TFT2)가 동일한 공정 과정에 의해 구현될 수 있다.Accordingly, the first thin film transistor TFT1 having a high S factor and the second thin film transistor TFT2 having a low S factor may be implemented in the
그리고, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 형성과 함께 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 S 팩터 조절이 완료되므로, 이후 공정에서 열처리 공정이 요구되지 않을 수 있다. 또한, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 상에는 SiNx 이외의 물질로 이루어진 층간 절연층(ILD)이 배치될 수 있다.In addition, since the S factor adjustment of the first thin film transistor TFT1 and the second thin film transistor TFT2 is completed along with the formation of the first gate electrode GE1 and the second gate electrode GE2, the heat treatment process is performed in the subsequent process. may not be required. Also, an interlayer insulating layer ILD made of a material other than SiNx may be disposed on the first gate electrode GE1 and the second gate electrode GE2 .
또한, 경우에 따라, 마스크를 추가 사용하며 열처리 공정 후 게이트 전극(GE)을 배치함으로써, 박막 트랜지스터의 특성을 조절함과 동시에 열처리 공정에 따른 게이트 전극(GE)의 성능 저하를 방지할 수 있다.In addition, in some cases, by additionally using a mask and arranging the gate electrode GE after the heat treatment process, characteristics of the thin film transistor can be adjusted and performance degradation of the gate electrode GE due to the heat treatment process can be prevented.
도 5는 마스크를 추가하며 박막 트랜지스터의 배치 공정을 수행하는 방식의 예시를 나타낸 것으로서, 버퍼층(BUF) 상에 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 형성한 후, 게이트 절연층(GI)을 배치한다.FIG. 5 shows an example of a method of performing a thin film transistor arrangement process while adding a mask. After forming a first active layer ACT1 and a second active layer ACT2 on the buffer layer BUF, gate insulation Lay out the layer GI.
게이트 절연층(GI) 상에 게이트 보조 절연층(GAI)을 배치하고, 게이트 보조 절연층(GAI) 상에 포토 레지스트(400)를 배치한다.A gate auxiliary insulating layer GAI is disposed on the gate insulating layer GI, and a
이후 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)을 형성할 수 있다. 그리고, 제1 게이트 보조 절연층(GAI1)의 양보다 제2 게이트 보조 절연층(GAI2)의 양이 많을 수 있다.Thereafter, a process of etching the gate auxiliary insulating layer GAI and removing the
여기서, 게이트 메탈층(500)을 배치하기 전에 열처리 공정이 수행될 수 있다.Here, a heat treatment process may be performed before disposing the
그리고, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 수행되는 열처리 공정에 의해 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 수소가 공급될 수 있다.In addition, hydrogen is added to the first active layer ACT1 and the second active layer ACT2 by a heat treatment process performed while the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 are disposed. can be supplied.
따라서, 게이트 전극(GE)을 형성하기 전에 수행되는 열처리 공정에 의해 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 특성 조절이 이루어질 수 있다.Accordingly, characteristics of the first thin film transistor TFT1 and the second thin film transistor TFT2 may be adjusted by a heat treatment process performed before forming the gate electrode GE.
열처리 공정 이후 게이트 메탈층(500)을 배치하고, 게이트 메탈층(500) 상에 포토 레지스트(400)를 배치할 수 있다. 그리고, 식각 공정과 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성할 수 있다.After the heat treatment process, the
이와 같이, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 열처리 공정 이후에 형성되므로, 열처리 공정 과정에서 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 성능 저하를 방지할 수 있다.As described above, since the first gate electrode GE1 and the second gate electrode GE2 are formed after the heat treatment process, performance degradation of the first gate electrode GE1 and the second gate electrode GE2 is prevented during the heat treatment process. can do.
그리고, 게이트 메탈(GAT)로 열에 약하고 저항이 낮은 금속이 이용될 수 있으며, 일 예로, Al이나 Cu 중 적어도 하나를 포함하는 금속이 게이트 메탈(GAT)로 이용될 수 있다.In addition, a metal having low heat resistance and low resistance may be used as the gate metal GAT, and for example, a metal including at least one of Al and Cu may be used as the gate metal GAT.
따라서, 낮은 저항을 갖는 게이트 메탈(GAT)로 이루어지는 게이트 전극(GE)이나 게이트 라인(GL)이 제공될 수 있다.Accordingly, the gate electrode GE or the gate line GL made of the gate metal GAT having a low resistance may be provided.
즉, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 특성을 상이하게 조절하면서 배선의 저항을 낮춰줄 수도 있다.That is, the resistance of the wiring may be lowered while the characteristics of the first thin film transistor TFT1 and the second thin film transistor TFT2 are differently adjusted.
또한, 마스크를 추가로 사용하는 경우에는, 높은 S 팩터가 요구되는 제1 박막 트랜지스터(TFT1)가 위치하는 영역에는 SiNx로 이루어지는 게이트 보조 절연층(GAI)이 배치되지 않을 수도 있다.In addition, when a mask is additionally used, the gate auxiliary insulating layer GAI made of SiNx may not be disposed in the region where the first thin film transistor TFT1 requiring a high S factor is located.
도 6을 참조하면, 버퍼층(BUF) 상에 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 배치된다. 그리고, 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 게이트 절연층(GI)과 게이트 보조 절연층(GAI)이 배치될 수 있다.Referring to FIG. 6 , a first active layer ACT1 and a second active layer ACT2 are disposed on the buffer layer BUF. In addition, a gate insulating layer GI and a gate auxiliary insulating layer GAI may be disposed on the first active layer ACT1 and the second active layer ACT2 .
게이트 보조 절연층(GAI) 상에 포토 레지스트(400)가 배치될 수 있다.A
이때, 제2 액티브층(ACT2)과 대응하는 영역에만 포토 레지스트(400)가 배치될 수 있다.In this case, the
그리고, 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제2 게이트 보조 절연층(GAI2)이 형성될 수 있다. 즉, 제1 액티브층(ACT1) 상에는 게이트 보조 절연층(GAI)이 배치되지 않을 수 있다.The second gate auxiliary insulating layer GAI2 may be formed by etching the gate auxiliary insulating layer GAI and removing the
이후, 열처리 공정을 수행한 후, 게이트 메탈층(500)을 배치하고, 게이트 메탈층(500) 상에 포토 레지스트(400)를 배치한다. 게이트 메탈층(500)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성할 수 있다.Thereafter, after performing a heat treatment process, a
제1 액티브층(ACT1) 상에 게이트 보조 절연층(GAI)이 배치되지 않고 제2 액티브층(ACT2) 상에만 제2 게이트 보조 절연층(GAI2)이 배치되므로, 높은 S 팩터를 갖는 제1 박막 트랜지스터(TFT1)와 낮은 S 팩터를 갖는 제2 박막 트랜지스터(TFT2)가 구현될 수 있다.Since the gate auxiliary insulating layer GAI is not disposed on the first active layer ACT1 and the second gate auxiliary insulating layer GAI2 is disposed only on the second active layer ACT2 , the first thin film having a high S factor A transistor TFT1 and a second thin film transistor TFT2 having a low S factor may be implemented.
또한, 열처리 공정 이후에 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성하므로, 저항이 낮은 금속을 이용하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 구성할 수 있다.In addition, since the first gate electrode GE1 and the second gate electrode GE2 are formed after the heat treatment process, the first gate electrode GE1 and the second gate electrode GE2 may be formed using a metal having low resistance. can
이와 같이, 본 발명의 실시예들은, 디스플레이 패널(110)에 배치되는 다수의 박막 트랜지스터의 특성을 수행하는 기능에 따라 다르게 설정할 수 있으며, 서브픽셀(SP) 내에 배치된 다수의 박막 트랜지스터 중 게이트 보조 절연층(GAI)이 배치된 양이 다른 박막 트랜지스터가 존재할 수 있다.As such, the embodiments of the present invention may be set differently according to the function of performing the characteristics of the plurality of thin film transistors disposed on the
도 7과 도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 평면 구조와 서브픽셀(SP)에 배치된 박막 트랜지스터의 단면 구조의 예시를 나타낸 도면이다.7 and 8 are diagrams illustrating examples of a planar structure of a subpixel SP included in the
도 7을 참조하면, 서브픽셀(SP)의 평면 구조의 일부분을 예시로 나타낸다. 서브픽셀(SP)은 박막 트랜지스터의 채널 영역을 구성하는 액티브층(ACT), 게이트 전극(GE) 등을 구성하는 게이트 메탈(GAT), 소스 전극(SE) 등을 구성하는 소스드레인 메탈(SD)이 순차적으로 배치될 수 있다. 또한, 캐패시터 전극 등을 구성하는 캐패시터 전극(TM)이 게이트 메탈(GAT)과 소스드레인 메탈(SD) 사이의 층에 배치될 수 있다.Referring to FIG. 7 , a portion of the planar structure of the sub-pixel SP is illustrated as an example. The subpixel SP includes an active layer ACT constituting the channel region of the thin film transistor, a gate metal GAT constituting the gate electrode GE, and the like, and a source drain metal SD constituting the source electrode SE. These may be arranged sequentially. In addition, the capacitor electrode TM constituting the capacitor electrode and the like may be disposed in a layer between the gate metal GAT and the source-drain metal SD.
도 7에 도시된 A-A' 부분의 단면은 제1 박막 트랜지스터(TFT1)가 배치된 영역의 단면의 예시를 나타낸 것으로서, 도 2에 도시된 회로 구조에서 구동 트랜지스터(DRT)가 배치된 영역의 단면일 수 있다.The cross-section of portion AA′ shown in FIG. 7 is an example of a cross-section of a region in which the first thin film transistor TFT1 is disposed, and is a cross-section of a region in which the driving transistor DRT is disposed in the circuit structure shown in FIG. 2 . can
도 7에 도시된 B-B' 부분의 단면은 서브픽셀(SP)에서 제2 박막 트랜지스터(TFT2)가 배치된 영역의 단면의 예시를 나타낸 것으로서, 도 2에 도시된 회로 구조에서 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 제1 스위칭 트랜지스터(SWT1)가 배치된 영역의 단면일 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT1) 이외의 스위칭 트랜지스터(SWT)가 배치된 영역의 단면도 이와 유사할 수 있다.The cross-section of the portion BB′ shown in FIG. 7 is an example of a cross-section of a region in which the second thin film transistor TFT2 is disposed in the subpixel SP, and the driving transistor DRT in the circuit structure shown in FIG. It may be a cross-section of a region in which the first switching transistor SWT1 electrically connected between the first node N1 and the second node N2 is disposed. In addition, a cross-sectional view of a region in which the switching transistor SWT other than the first switching transistor SWT1 is disposed may be similar to this.
구동 트랜지스터(DRT)에 해당하는 제1 박막 트랜지스터(TFT1)가 배치된 영역에서 제1 게이트 전극(GE1) 아래에 제1 게이트 보조 절연층(GAI1)이 배치될 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT1)에 해당하는 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 전극(GE2) 아래에 제2 게이트 보조 절연층(GAI2)이 배치될 수 있다.A first gate auxiliary insulating layer GAI1 may be disposed under the first gate electrode GE1 in a region in which the first thin film transistor TFT1 corresponding to the driving transistor DRT is disposed. In addition, the second gate auxiliary insulating layer GAI2 may be disposed under the second gate electrode GE2 in the region where the second thin film transistor TFT2 corresponding to the first switching transistor SWT1 is disposed.
제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 게이트 절연층(GI)과 다른 물질로 이루어질 수 있다. 일 예로, 게이트 절연층(GI)은 SiO2로 이루어지고, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있다.The first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 may be formed of a material different from that of the gate insulating layer GI. For example, the gate insulating layer GI may be made of SiO 2 , and the first gate auxiliary insulating layer GAI1 and the second gate auxiliary insulating layer GAI2 may be made of SiNx.
그리고, 제2 게이트 보조 절연층(GAI2)이 배치된 양이 제1 게이트 보조 절연층(GAI1)이 배치된 양보다 많을 수 있다.In addition, the amount of the second gate auxiliary insulating layer GAI2 disposed may be greater than the amount of the first gate auxiliary insulating layer GAI1 disposed.
즉, 제2 게이트 보조 절연층(GAI2)의 면적이나 두께가 제1 게이트 보조 절연층(GAI1)의 면적이나 두께보다 클 수 있다.That is, the area or thickness of the second gate auxiliary insulating layer GAI2 may be greater than the area or thickness of the first gate auxiliary insulating layer GAI1 .
또는, 제2 게이트 보조 절연층(GAI2)의 면적과 제2 액티브층(ACT2)의 제2 채널 영역(CH2)의 면적 간의 차이가 제1 게이트 보조 절연층(GAI1)의 면적과 제1 액티브층(ACT1)의 제1 채널 영역(CH1)의 면적 간의 차이보다 클 수 있다.Alternatively, the difference between the area of the second gate auxiliary insulating layer GAI2 and the area of the second channel region CH2 of the second active layer ACT2 is the area of the first gate auxiliary insulating layer GAI1 and the first active layer. It may be greater than a difference between the areas of the first channel region CH1 of ACT1 .
채널 영역은 게이트 전극(GE)과 대응되도록 형성될 수 있으며, 제2 게이트 보조 절연층(GAI2)이 제1 게이트 보조 절연층(GAI1)보다 많이 배치되므로, 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 보조 절연층(GAI2)의 면적과 제2 채널 영역(CH2)의 면적 간의 차이가 클 수 있다.The channel region may be formed to correspond to the gate electrode GE, and since the second gate auxiliary insulating layer GAI2 is disposed more than the first gate auxiliary insulating layer GAI1, the second thin film transistor TFT2 is disposed. In the region, a difference between the area of the second gate auxiliary insulating layer GAI2 and the area of the second channel region CH2 may be large.
따라서, 도 7에 도시된 예시와 같이, 제2 박막 트랜지스터(TFT2)의 제2 소스 전극(SE2)이 배치되는 컨택홀은, 경우에 따라, 제2 게이트 보조 절연층(GAI2)의 일부 영역에 형성될 수도 있다.Accordingly, as illustrated in FIG. 7 , the contact hole in which the second source electrode SE2 of the second thin film transistor TFT2 is disposed is, in some cases, in a partial region of the second gate auxiliary insulating layer GAI2. may be formed.
제2 게이트 보조 절연층(GAI2)이 제1 게이트 보조 절연층(GAI1)보다 많이 배치되므로, 열처리 공정 과정에서 제2 액티브층(ACT2)으로 공급되는 수소의 양은 많고 제1 액티브층(ACT1)으로 공급되는 수소의 양이 적을 수 있다.Since the second gate auxiliary insulating layer GAI2 is disposed more than the first gate auxiliary insulating layer GAI1 , the amount of hydrogen supplied to the second active layer ACT2 during the heat treatment process is large and the amount of hydrogen supplied to the first active layer ACT1 is large. The amount of hydrogen supplied may be small.
따라서, 구동 트랜지스터(DRT)인 제1 박막 트랜지스터(TFT1)의 S 팩터가 증가 또는 유지되므로, 구동 트랜지스터(DRT)의 전류 출력 특성이 향상될 수 있다. 또한, 제1 스위칭 트랜지스터(SWT1)인 제2 박막 트랜지스터(TFT2)의 S 팩터는 추가적인 수소 공급에 의해 감소되므로, 제1 스위칭 트랜지스터(SWT1)의 신뢰성이 향상될 수 있다.Accordingly, since the S factor of the first thin film transistor TFT1 serving as the driving transistor DRT is increased or maintained, the current output characteristic of the driving transistor DRT may be improved. In addition, since the S factor of the second thin film transistor TFT2 that is the first switching transistor SWT1 is reduced by additional hydrogen supply, the reliability of the first switching transistor SWT1 may be improved.
이와 같이, 동일한 서브픽셀(SP) 내에서 박막 트랜지스터가 배치되는 영역에 위치하는 게이트 보조 절연층(GAI)의 양을 다르게 함으로써, 박막 트랜지스터 별로 요구되는 특성을 향상시킬 수 있다.As described above, by varying the amount of the gate auxiliary insulating layer GAI positioned in the region where the thin film transistors are disposed within the same subpixel SP, characteristics required for each thin film transistor may be improved.
또한, 경우에 따라, 구동 트랜지스터(DRT)가 배치된 영역에는 게이트 보조 절연층(GAI)이 배치되지 않을 수도 있다.Also, in some cases, the gate auxiliary insulating layer GAI may not be disposed in the region where the driving transistor DRT is disposed.
도 8을 참조하면, 구동 트랜지스터(DRT)에 해당하는 제1 박막 트랜지스터(TFT1)가 배치된 영역에서 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 게이트 보조 절연층(GAI)이 배치되지 않을 수 있다. 그리고, SiO2로 이루어진 게이트 절연층(GI)만 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 배치될 수 있다.Referring to FIG. 8 , a gate auxiliary insulating layer GAI is disposed between the first gate electrode GE1 and the first active layer ACT1 in the region in which the first thin film transistor TFT1 corresponding to the driving transistor DRT is disposed. This may not be placed. In addition, only the gate insulating layer GI made of SiO 2 may be disposed between the first gate electrode GE1 and the first active layer ACT1 .
제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 배치된 게이트 절연층(GI)을 제1 게이트 절연층(GI1)으로 볼 수도 있다.The gate insulating layer GI disposed between the first gate electrode GE1 and the first active layer ACT1 may be viewed as the first gate insulating layer GI1 .
제1 스위칭 트랜지스터(SWT1)인 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 게이트 절연층(GI)과 제2 게이트 보조 절연층(GAI2)이 배치될 수 있다. 게이트 절연층(GI)은 SiO2로 이루어지고, 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있다.The gate insulating layer GI and the second gate auxiliary insulating layer are disposed between the second gate electrode GE2 and the second active layer ACT2 in the region where the second thin film transistor TFT2 that is the first switching transistor SWT1 is disposed. (GAI2) may be deployed. The gate insulating layer GI may be made of SiO 2 , and the second gate auxiliary insulating layer GAI2 may be made of SiNx.
즉, 서로 다른 물질이 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 적층된 구조일 수 있다.That is, different materials may be stacked between the second gate electrode GE2 and the second active layer ACT2 .
그리고, 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 배치된 게이트 절연층(GI)과 제2 게이트 보조 절연층(GAI2)을 합하여 제2 게이트 절연층(GI2)으로 볼 수도 있다.In addition, the gate insulating layer GI and the second gate auxiliary insulating layer GAI2 disposed between the second gate electrode GE2 and the second active layer ACT2 may be combined to form the second gate insulating layer GI2. have.
따라서, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에는 단일 물질로 이루어진 제1 게이트 절연층(GI1)이 배치될 수 있다. 그리고, 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에는 복수의 물질이 적층된 제2 게이트 절연층(GI2)이 배치될 수 있다.Accordingly, the first gate insulating layer GI1 made of a single material may be disposed between the first gate electrode GE1 and the first active layer ACT1 of the first thin film transistor TFT1 . In addition, a second gate insulating layer GI2 in which a plurality of materials are stacked may be disposed between the second gate electrode GE2 and the second active layer ACT2 of the second thin film transistor TFT2 .
제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에만 제2 게이트 보조 절연층(GAI2)이 추가로 배치되므로, 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이의 거리 d2는 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이의 거리 d1보다 클 수 있다.Since the second gate auxiliary insulating layer GAI2 is additionally disposed only between the second gate electrode GE2 and the second active layer ACT2 , the distance between the second gate electrode GE2 and the second active layer ACT2 is d2 may be greater than a distance d1 between the first gate electrode GE1 and the first active layer ACT1 .
즉, 제2 게이트 절연층(GI2)의 두께가 제1 게이트 절연층(GI1)의 두께보다 클 수 있다.That is, the thickness of the second gate insulating layer GI2 may be greater than the thickness of the first gate insulating layer GI1 .
그리고, 제2 박막 트랜지스터(TFT2)가 배치된 영역에만 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 열처리 공정이 수행되므로, 제2 박막 트랜지스터(TFT2)의 S 팩터는 감소하고, 제1 박막 트랜지스터(TFT1)의 S 팩터는 증가할 수 있다.In addition, since the heat treatment process is performed in a state in which the second gate auxiliary insulating layer GAI2 is disposed only in the region where the second thin film transistor TFT2 is disposed, the S factor of the second thin film transistor TFT2 decreases and the first The S factor of the thin film transistor TFT1 may increase.
따라서, 구동 트랜지스터(DRT)의 전류 출력 특성을 향상시키면서 제1 스위칭 트랜지스터(SWT1)의 신뢰성도 향상시켜 각각의 박막 트랜지스터에 요구되는 특성을 충족시킬 수 있다.Accordingly, the characteristics required for each thin film transistor may be satisfied by improving the reliability of the first switching transistor SWT1 while improving the current output characteristics of the driving transistor DRT.
또한, 제1 스위칭 트랜지스터(SWT1) 이외에 서브픽셀(SP)에 배치된 다른 스위칭 트랜지스터(SWT)나, 디스플레이 패널(110)의 논-액티브 영역(NA)에 위치하는 회로에 포함된 박막 트랜지스터가 배치된 영역에 제2 게이트 보조 절연층(GAI2)이 배치되도록 함으로써, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.In addition to the first switching transistor SWT1 , other switching transistors SWT disposed in the subpixel SP or thin film transistors included in a circuit disposed in the non-active area NA of the
전술한 본 발명의 실시예들에 의하면, 게이트 전극(GE) 아래에 SiNx로 이루어진 게이트 보조 절연층(GAI)을 배치하되, 박막 트랜지스터에 따라 게이트 보조 절연층(GAI)이 배치되는 양을 다르게 함으로써 각각의 박막 트랜지스터의 특성을 다르게 조절할 수 있다.According to the above-described embodiments of the present invention, the gate auxiliary insulating layer GAI made of SiNx is disposed under the gate electrode GE, and the amount of the gate auxiliary insulating layer GAI is different depending on the thin film transistor. The characteristics of each thin film transistor can be adjusted differently.
각각의 박막 트랜지스터의 특성을 다르게 조절함으로써, 디스플레이 패널(110)에 배치되는 다수의 박막 트랜지스터 각각에 대해 요구되는 특성을 향상시킬 수 있다.By differently controlling the characteristics of each thin film transistor, characteristics required for each of the plurality of thin film transistors disposed on the
또한, 게이트 전극(GE) 아래에 배치되는 게이트 보조 절연층(GAI)의 양을 조절하여 박막 트랜지스터의 특성을 조절함으로써, 게이트 전극(GE)을 배치한 이후에 열처리 공정이 요구되지 않을 수 있다.In addition, by controlling the characteristics of the thin film transistor by adjusting the amount of the gate auxiliary insulating layer GAI disposed under the gate electrode GE, a heat treatment process may not be required after the gate electrode GE is disposed.
또한, 경우에 따라, 게이트 전극(GE)을 형성하기 전에 열처리 공정을 수행함으로써, 열처리 공정으로 인한 게이트 전극(GE)의 성능 저하를 방지하며 낮은 저항을 갖는 금속을 이용하여 게이트 전극(GE)을 구현할 수 있다.In addition, in some cases, by performing a heat treatment process before forming the gate electrode GE, the performance degradation of the gate electrode GE due to the heat treatment process is prevented and the gate electrode GE is formed using a metal having a low resistance. can be implemented
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical spirit of the present invention, and various modifications and variations will be possible without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, so the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.
100: 디스플레이 장치
110: 디스플레이 패널
120: 게이트 구동 회로
130: 데이터 구동 회로
140: 컨트롤러
400: 포토 레지스트
500: 게이트 메탈층100: display device 110: display panel
120: gate driving circuit 130: data driving circuit
140: controller 400: photoresist
500: gate metal layer
Claims (21)
상기 액티브층 상에 배치되고, 상기 액티브층이 배치된 영역을 포함하는 영역에 배치된 게이트 절연층;
상기 게이트 절연층 상의 일부 영역에 위치하고, 적어도 일부분이 상기 액티브층과 중첩하는 다수의 제1 게이트 전극과 다수의 제2 게이트 전극; 및
상기 게이트 절연층 상에 위치하고, 상기 제1 게이트 전극과 상기 액티브층 사이의 제1 영역 및 상기 제2 게이트 전극과 상기 액티브층 사이의 제2 영역 중 적어도 하나의 영역에 배치되며, 상기 제2 영역에 배치된 양이 상기 제1 영역에 배치된 양보다 많은 게이트 보조 절연층
을 포함하는 디스플레이 장치.
an active layer disposed on a partial region of the substrate;
a gate insulating layer disposed on the active layer and disposed in a region including a region in which the active layer is disposed;
a plurality of first gate electrodes and a plurality of second gate electrodes positioned on a partial region on the gate insulating layer and at least partially overlapping the active layer; and
It is located on the gate insulating layer and is disposed in at least one of a first region between the first gate electrode and the active layer and a second region between the second gate electrode and the active layer, and the second region The amount of the gate auxiliary insulating layer disposed in the first region is greater than the amount disposed in the first region.
A display device comprising a.
상기 제2 영역에 배치된 상기 게이트 보조 절연층의 면적이 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 면적보다 큰 디스플레이 장치.
According to claim 1,
An area of the gate auxiliary insulating layer disposed in the second region is larger than an area of the gate auxiliary insulating layer disposed in the first region.
상기 제2 영역에 배치된 상기 게이트 보조 절연층의 두께가 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 두께보다 큰 디스플레이 장치.
According to claim 1,
A thickness of the gate auxiliary insulating layer disposed in the second region is greater than a thickness of the gate auxiliary insulating layer disposed in the first region.
상기 제2 게이트 전극이 상기 액티브층과 중첩하는 면적과 상기 제2 영역에 배치된 상기 게이트 보조 절연층의 면적 간의 차이는 상기 제1 게이트 전극이 상기 액티브층과 중첩하는 면적과 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 면적 간의 차이보다 큰 디스플레이 장치.
According to claim 1,
A difference between an area where the second gate electrode overlaps the active layer and an area of the gate auxiliary insulating layer disposed in the second region is equal to an area where the first gate electrode overlaps the active layer and the first region A display device larger than a difference between the areas of the disposed gate auxiliary insulating layer.
상기 게이트 보조 절연층은 상기 제1 영역을 제외한 영역 중 일부 영역에 배치된 디스플레이 장치.
According to claim 1,
The gate auxiliary insulating layer is disposed in a partial area of the area other than the first area.
상기 제2 게이트 전극과 상기 액티브층 사이의 거리는 상기 제1 게이트 전극과 상기 액티브층 사이의 거리보다 큰 디스플레이 장치.
According to claim 1,
A distance between the second gate electrode and the active layer is greater than a distance between the first gate electrode and the active layer.
상기 제1 게이트 전극의 하면은 상기 게이트 절연층과 직접 접촉하고, 상기 제2 게이트 전극의 하면은 상기 게이트 보조 절연층에 의해 상기 게이트 절연층과 이격되는 디스플레이 장치.
According to claim 1,
A lower surface of the first gate electrode is in direct contact with the gate insulating layer, and a lower surface of the second gate electrode is spaced apart from the gate insulating layer by the gate auxiliary insulating layer.
상기 게이트 보조 절연층은 상기 게이트 절연층과 다른 물질로 이루어진 디스플레이 장치.
According to claim 1,
The gate auxiliary insulating layer is made of a material different from that of the gate insulating layer.
상기 제1 게이트 전극과 상기 제2 게이트 전극 상에 위치하고, 상기 게이트 보조 절연층과 다른 물질로 이루어진 적어도 하나의 층간 절연층을 더 포함하는 디스플레이 장치.
According to claim 1,
and at least one interlayer insulating layer disposed on the first gate electrode and the second gate electrode and made of a material different from that of the gate auxiliary insulating layer.
상기 제1 게이트 전극과 상기 제2 게이트 전극은 알루미늄 및 구리 중 적어도 하나를 포함하는 디스플레이 장치.
According to claim 1,
and the first gate electrode and the second gate electrode include at least one of aluminum and copper.
상기 기판은 다수의 서브픽셀이 배치되는 액티브 영역과 상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하고,
상기 제1 게이트 전극은 상기 서브픽셀에 배치되고 상기 논-액티브 영역을 제외한 영역에 배치되며, 상기 제2 게이트 전극은 상기 액티브 영역 및 상기 논-액티브 영역 중 적어도 하나의 영역에 배치된 디스플레이 장치.
According to claim 1,
The substrate includes an active region in which a plurality of subpixels are disposed and a non-active region positioned outside the active region;
The first gate electrode is disposed in the subpixel and is disposed in an area excluding the non-active area, and the second gate electrode is disposed in at least one of the active area and the non-active area.
상기 액티브층은 다결정 실리콘으로 이루어진 디스플레이 장치.
According to claim 1,
The active layer is a display device made of polycrystalline silicon.
상기 기판 상에 배치되고, 제2 게이트 전극 및 다결정 실리콘으로 이루어진 제2 액티브층을 포함하는 다수의 제2 박막 트랜지스터;
상기 제1 게이트 전극과 상기 제1 액티브층 사이에 배치되고, 단일 물질로 이루어진 제1 게이트 절연층; 및
상기 제2 게이트 전극과 상기 제2 액티브층 사이에 배치되고, 둘 이상의 물질이 적층된 제2 게이트 절연층
을 포함하는 디스플레이 장치.
a plurality of first thin film transistors disposed on the substrate and including a first gate electrode and a first active layer made of polycrystalline silicon;
a plurality of second thin film transistors disposed on the substrate and including a second gate electrode and a second active layer made of polycrystalline silicon;
a first gate insulating layer disposed between the first gate electrode and the first active layer and made of a single material; and
A second gate insulating layer disposed between the second gate electrode and the second active layer, in which two or more materials are stacked
A display device comprising a.
상기 제2 게이트 절연층의 두께는 상기 제1 게이트 절연층의 두께보다 큰 디스플레이 장치.
14. The method of claim 13,
A thickness of the second gate insulating layer is greater than a thickness of the first gate insulating layer.
상기 제2 게이트 절연층에 포함된 상기 복수의 물질 중 하나는 상기 제1 게이트 절연층과 상이한 물질이고, 상기 제2 액티브층과 이격되어 위치하는 디스플레이 장치.
14. The method of claim 13,
One of the plurality of materials included in the second gate insulating layer is a material different from that of the first gate insulating layer, and is positioned to be spaced apart from the second active layer.
상기 제2 게이트 절연층에 포함된 상기 복수의 물질 중 하나는 상기 제1 게이트 절연층과 동일한 물질인 디스플레이 장치.
14. The method of claim 13,
One of the plurality of materials included in the second gate insulating layer is the same material as the first gate insulating layer.
상기 다수의 서브픽셀 각각에 배치된 발광 소자로 구동 전류를 공급하고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 구동 트랜지스터; 및
상기 발광 소자 및 상기 구동 트랜지스터 중 적어도 하나와 전기적으로 연결되고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 스위칭 트랜지스터를 포함하고,
상기 스위칭 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 상기 구동 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양보다 많은 디스플레이 장치.
a plurality of subpixels disposed on the substrate;
a plurality of driving transistors supplying a driving current to the light emitting devices disposed in each of the plurality of subpixels and including an active layer made of polycrystalline silicon; and
and a plurality of switching transistors electrically connected to at least one of the light emitting device and the driving transistor, and including an active layer made of polycrystalline silicon,
An amount of silicon nitride disposed between the gate electrode and the active layer of the switching transistor is greater than an amount of silicon nitride disposed between the gate electrode and the active layer of the driving transistor.
상기 스위칭 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 면적과 상기 스위칭 트랜지스터의 채널 영역의 면적 사이의 차이는 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 면적과 상기 구동 트랜지스터의 채널 영역의 면적 사이의 차이보다 큰 디스플레이 장치.
18. The method of claim 17,
The difference between the area of the silicon nitride disposed between the gate electrode and the active layer of the switching transistor and the area of the channel region of the switching transistor is the difference between the gate electrode of the driving transistor and the active layer. A display device that is greater than a difference between an area of silicon nitride and an area of a channel region of the driving transistor.
상기 스위칭 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이의 거리는 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이의 거리보다 큰 디스플레이 장치.
18. The method of claim 17,
A distance between the gate electrode of the switching transistor and the active layer is greater than a distance between the gate electrode of the driving transistor and the active layer.
상기 실리콘 나이트라이드는 상기 액티브층과 이격되고 상기 게이트 전극과 접촉되는 디스플레이 장치.
18. The method of claim 17,
The silicon nitride is spaced apart from the active layer and is in contact with the gate electrode.
상기 다수의 서브픽셀이 배치된 영역의 외측에 위치하고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 버퍼 트랜지스터를 포함하는 게이트 구동 회로를 더 포함하고,
상기 버퍼 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 양보다 많은 디스플레이 장치.18. The method of claim 17,
a gate driving circuit positioned outside the region in which the plurality of sub-pixels are disposed and including a plurality of buffer transistors including an active layer made of polycrystalline silicon;
The amount of silicon nitride disposed between the gate electrode and the active layer of the buffer transistor is greater than the amount of the silicon nitride disposed between the gate electrode and the active layer of the driving transistor.
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|---|---|---|---|---|
| KR20160027903A (en) * | 2014-08-29 | 2016-03-10 | 엘지디스플레이 주식회사 | Thin Film Transistor Substrate And Display Using The Same |
| KR20180024817A (en) * | 2016-08-31 | 2018-03-08 | 엘지디스플레이 주식회사 | Organic light emitting display device comprising multi-type thin film transistor and method of the same |
| US20190341463A1 (en) * | 2018-05-04 | 2019-11-07 | Samsung Display Co., Ltd. | Thin film transistor substrate and manufacturing method thereof |
-
2019
- 2019-12-20 KR KR1020190171670A patent/KR102661079B1/en active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160027903A (en) * | 2014-08-29 | 2016-03-10 | 엘지디스플레이 주식회사 | Thin Film Transistor Substrate And Display Using The Same |
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