KR20210079005A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20210079005A
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wafer
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ivr
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송은석
오경석
유세호
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Abstract

본 발명의 기술적 사상은 전압 레귤레이터를 구비한 IVR 칩과 로직 소자들을 포함하는 로직 칩을 함께 포함하고, IVR 칩의 동작 특성을 향상시키며 패키지의 사이즈를 최소화할 수 있는 반도체 패키지를 제공한다. 그 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 적층되고, 로직 소자들을 구비한 로직 칩; 및 상기 로직 소자들의 전압을 조절하기 위한 회로를 구비한 IVR(Integrated Voltage Regulator) 칩, 및 상기 IVR 칩 상에 적층되고 인덕터를 구비한 수동 소자 칩을 구비한 적층 구조체;를 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for fabricating the same}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히, 로직 칩과 IVR 칩을 포함한 반도체 패키지 및 그 제조방법에 관한 것이다.
전압 레귤레이터(voltage regulator)는 컴퓨터, 서버, 스마트폰 등 전자 장치들에 전압을 조절하기 위하여 광범위하게 사용된다. 다른 전자 장치들 또는 심지어 유사한 전자 장치들에서 조절 전압 레벨(regulated voltage level), 전류 소비(current draw) 등의 요구가 다양하게 변경될 수 있다. 전형적으로 특정 전압 조절기가 해당 시스템들의 입력 전류 요구에 기초하여 소규모 시스템들을 위해 디자인되고 있다. 이러한 전압 레귤레이터를 반도체 칩 내에 제조하는 것은 어렵거나 비용이 많이 들기 때문에, 일반적으로 별도로 제작되어 시스템 보드 상에 배치되어 사용하고 있는 실정이다. 한편, 전압 레귤레이터의 동작을 위해 인덕터가 필요한데, 인덕터는 사이즈가 크기 때문에, 전압 레귤레이터의 동작 특성 향상을 위해 전압 레귤레이터와 인덕터와의 배치 관계가 중요할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전압 레귤레이터를 구비한 IVR 칩과 로직 소자들을 포함하는 로직 칩을 함께 포함하고, IVR 칩의 동작 특성을 향상시키며 패키지의 사이즈를 최소화할 수 있는 반도체 패키지를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 패키지 기판; 상기 패키지 기판 상에 적층되고, 로직 소자들을 구비한 로직 칩; 및 상기 로직 소자들의 전압을 조절하기 위한 회로를 구비한 IVR(Integrated Voltage Regulator) 칩, 및 상기 IVR 칩 상에 적층되고 인덕터를 구비한 수동 소자 칩을 구비한 적층 구조체;를 포함하는 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 기판; 상기 패키지 기판 상에 실장되고, 로직 소자들을 구비한 로직 칩; 상기 로직 소자들의 전압을 조절하기 위한 회로를 구비하고, 상기 로직 칩 상에 적층된 제1 IVR 칩; 및 상기 제1 IVR 칩 상에 적층되고, 인덕터를 구비한 제1 수동 소자 칩;을 포함하고, 상기 제1 수동 소자 칩은 상기 액티브 면들이 서로 마주보는 전면대전면(front-to-front) 본딩 형태로 상기 IVR 칩 상에 적층되며, 상기 제1 수동 소자 칩 또는 제1 IVR 칩의 패드들 간의 피치는 10㎛ 이하인, 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 웨이퍼에 VR(Voltage Regulator)을 형성하고, 제2 웨이퍼에 인덕터를 포함한 수동 소자들을 형성하며, 제3 웨이퍼에 로직 소자들을 형성하는 단계; 액티브 면들이 서로 마주보는 전면대전면 본딩 형태로 상기 제1 웨이퍼 상에 제2 웨이퍼를 적층하여 적층 웨이퍼를 형성하는 단계; 상기 적층 웨이퍼를 소잉하여, 하부에 IVR 칩 및 상부에 수동 소자 칩을 구비한 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체를 상기 제3 웨이퍼 상에 적층하는 단계; 상기 제3 웨이퍼를 소잉하여 하부에 로직 칩 및 상부에 상기 제1 적층 구조체를 구비한 제2 적층 구조체를 형성하는 단계; 및 상기 제2 적층 구조체를 패키지 기판 상에 적층하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 웨이퍼에 VR을 형성하고, 제2 웨이퍼에 인덕터를 포함한 수동 소자들을 형성하며, 제3 웨이퍼에 로직 소자들을 형성하는 단계; 상기 제1 웨이퍼 상에 제2 웨이퍼를 적층하여 제1 적층 웨이퍼를 형성하는 단계; 상기 제3 웨이퍼 상에 상기 제1 적층 웨이퍼를 적층하여 제2 적층 웨이퍼를 형성하는 단계; 상기 제2 적층 웨이퍼를 소잉하여, 하부로부터 로직 칩, IVR 칩, 및 수동 소자 칩이 차례로 적층된 적층 구조체를 형성하는 단계; 및 상기 적층 구조체를 패키지 기판 상에 적층하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 로직 칩 상에 적층 구조체가 적층된 구조를 가지며, 또한, 적층 구조체는 IVR 칩 상에 수동 소자 칩이 적층된 구조를 가질 수 있다. 이러한 적층 구조체의 구조는 IVR 칩의 전압 레귤레이터와 수동 소자 칩 내의 수동 소자, 예컨대 인덕터 사이의 패스(path)를 최소화하여 저항을 최소화함으로써, IVR 칩의 동작 특성을 향상시킬 수 있다. 또한, IVR 칩을 포함한 적층 구조체가 로직 칩 상에 바로 적층되므로, 로직 칩의 동작 특성이 향상되고, 또한, 패키지의 사이즈가 최소화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 2는 도 1의 반도체 패키지에서 IVR 칩과 수동 소자 칩을 구비한 적층 구조체 부분을 보여주는 단면도이다.
도 3a 내지 도 3c는 도 1의 반도체 패키지에서, 로직 칩 상에 적층 구조체가 다양한 본딩 형태로 적층된 구조들을 보여주는 단면도들이다.
도 4 및 도 5는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 6 내지 도 10은 본 발명의 일 실시예들에 따른 도 1의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 평면도들, 사시도 및 단면도들이다.
도 11 및 도 12는 도 4의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 평면도이다.
도 13a 및 도 13b는 도 5의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 사시도 및 평면도이다.
도 14 내지 도 16은 본 발명의 일 실시예들에 따른 도 1의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 사시도, 단면도들, 및 평면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이고, 도 2는 도 1의 반도체 패키지에서 IVR 칩과 수동 소자 칩을 구비한 적층 구조체 부분을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 패키지(1000)는 로직 칩(300), 적층 구조체(SS), 패키지 기판(400), 및 밀봉재(500)를 포함할 수 있다.
로직 칩(300)은 패키지 기판(400) 상에 접속 부재(330) 및 언더필(350)을 통해 실장될 수 있다. 언더필(350)은 로직 칩(300)과 패키지 기판(400) 사이를 채울 수 있다. 실시예에 따라, 밀봉재(500)가 MUF(Molded UnderFill)와 같은 공정을 통해 형성된 경우, 언더필(350)이 생략될 수도 있다. 또한, 실시예에 따라, 언더필(350)은 접착 필름으로 대체될 수도 있다.
로직 칩(300)은 내부에 다수의 로직 소자들을 포함할 수 있다. 로직 소자는 예컨대 AND, OR, NOT, 플립-플롭(flip-flop) 등의 로직 회로를 포함하여 다양한 신호 처리를 수행하는 소자를 의미할 수 있다. 예컨대, 로직 소자는 아날로그 신호 처리, A/D 변환(Analog-to-Digital Conversion), 제어 등의 신호 처리를 수행하는 소자일 수 있다. 로직 칩(300)은 그 기능에 따라 컨트롤 칩, 프로세스 칩, CPU 칩 등으로 언급될 수도 있다.
로직 칩(300)은 바디(301), 관통 전극(310), 및 배선층(320)을 포함할 수 있다. 바디(301)는 반도체 기판, 집적 회로층 및 층간 절연막 등을 포함할 수 있다. 여기서, 반도체 기판은 실리콘 기판을 의미할 수 있다. 집적 회로층은 전술한 로직 회로를 포함할 수 있다. 배선층(320)은 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다.
관통 전극(310)은 로직 칩(300)의 바디(301)를 구성하는 실리콘 부분을 관통하는 구조를 가지므로 TSV(Through Silicon Via)로 언급되기도 한다. 관통 전극(310)에 대해 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(1000)에서, 관통 전극(310)은 비아-미들(Via-middle) 구조로 형성될 수 있다. 그러나 이에 한하지 않고, 관통 전극(310)은 비아-퍼스트(Via-first) 또는 비아-라스트(Via-last) 구조로 형성될 수도 있다. 여기서, 비아-퍼스트는 집적 회로층이 형성되기 전에 관통 전극이 형성되는 구조를 지칭하고, 비아-미들은 집적 회로층 형성 후 배선층이 형성되기 전에 관통 전극이 형성되는 구조를 지칭하며, 비아-라스트는 배선층이 형성된 후에 관통 전극이 형성되는 구조를 지칭한다. 본 실시예에서 반도체 패키지(1000)에서, 관통 전극(310)은 비아-미들 구조에 기인하여 바디(301)를 관통하여 배선층(320)까지 연장할 수 있다.
관통 전극(310)은 하면 상의 하부 패드(305)에 연결되고, 상면 상의 칩 패드(도 3a의 322 참조)에 연결될 수 있다. 관통 전극(310)은 배선층(도 3a의 320 참조)을 통해 칩 패드에 연결될 수 있다. 그러나 실시예에 따라, 관통 전극(310)은 칩 패드에 바로 연결될 수도 있다.
로직 칩(300)의 하면 상에 하부 보호층(303)과 하부 패드(305)가 배치될 수 있다. 하부 패드(305)는 관통 전극(310)에 연결되는 구조로 로직 칩(300)의 하면 상에 배치되고, 하부 보호층(303)으로부터 노출될 수 있다. 하부 패드(305)에는 접속 부재(330)가 배치될 수 있다. 관통 전극(310)은 하부 패드(305)를 통해 접속 부재(330)에 연결될 수 있다.
접속 부재(330)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(330)의 재질이 그에 한정되는 것은 아니다. 한편, 접속 부재(330)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 접속 부재(330)는 구리 필러(pillar) 및 솔더를 포함할 수 있다. 단일층으로 형성되는 경우에, 접속 부재(330)는 주석-은 솔더나 구리로 형성될 수 있다. 한편, 접속 부재(330)는 보통 범프라고 언급되고, 이러한 범프를 웨이퍼 상태의 칩들에 부착시키는 공정을 범핑 공정이라고 한다.
적층 구조체(SS)는 로직 칩(300) 상에 본딩 부재(B)를 통해 적층될 수 있다. 적층 구조체(SS)가 본딩 부재(B)를 통해 로직 칩(300) 상에 본딩 및 적층된 구조는 다양할 수 있다. 예컨대, 본딩 부재(B)의 형태나 재질 등에 따라, 적층 구조체(SS)와 로직 칩(300) 사이의 본딩 및 적층 구조가 달라질 수 있다. 로직 칩(300) 상에 본딩 부재(B)를 통해 적층 구조체(SS)가 적층되는 구조에 대해서는 도 3a 내지 도 3c의 설명 부분에서 좀더 상세히 설명한다.
적층 구조체(SS)는, 도 2에 도시된 바와 같이, 하부에 IVR 칩(100)과 상부에 수동 소자 칩(200)을 포함할 수 있다.
IVR 칩(100)은 내부에 전압을 조절하기 위한 회로, 즉 전압 레귤레이터(Voltage Regulator: VR)를 포함할 수 있다. 전압 레귤레이터는 제어 회로와 스위칭 로직 회로를 포함할 수 있다. 제어 회로는 전압 조절을 위한 다수의 트랜지스터를 포함하고, 스위치 로직 회로는 전류 패스를 선택하기 위한 적어도 2개의 트랜지스터를 포함할 수 있다. 스위치 로직 회로는 수동 소자 칩(200)에 배치된 수동 소자들, 예컨대, 인덕터 및 커패시터에 연결될 수 있다. 예컨대, 제어 회로, 스위칭 로직 회로, 인덕터, 및 커패시터는 잘 알려진 벅 레귤레이터(buck regulator)로서 기능하도록 구성될 수 있다.
본 실시예의 반도체 패키지(1000)에서, IVR 칩(100)은 실리콘 웨이퍼를 기반으로 하여 반도체 칩으로 구현될 수 있다. 또한, IVR 칩(100)은 제어 회로와 스위칭 로직 회로가 하나의 반도체 칩에 집적된 구조로 구현될 수 있다. 이러한 IVR 칩(100)은 실리콘 웨이퍼를 기반으로 하여 반도체 공정을 통해 콤팩트한 구조로 제조될 수 있다.
구체적으로, IVR 칩(100)은 바디(101), 관통 전극(110), 및 배선층(120)을 포함할 수 있다. 바디(101)는 반도체 기판, 집적 회로층 및 층간 절연막 등을 포함할 수 있다. 여기서, 반도체 기판은 실리콘 기판을 의미할 수 있다. 또한, 집적 회로층은 전술한 제어 회로와 스위칭 로직 회로를 포함할 수 있다. 배선층(120)은 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다.
관통 전극(110)은 바디(101)를 관통하여 배선층(120)으로 연결될 수 있다. 실시예에 따라, 관통 전극(110)은 배선층(120)까지 관통하는 구조로 형성될 수도 있다. 관통 전극(110)은 실리콘의 바디(101)를 관통하므로 역시 TSV로 언급될 수 있다. IVR 칩(100)의 제어 회로 및 스위치 로직 회로는 관통 전극(110) 및/또는 배선층(120)을 통해 수동 소자 칩(200)의 수동 소자들로 연결되고, 또한, 관통 전극(110)을 통해 로직 칩(300)의 로직 소자들로 연결될 수 있다.
도 2에 도시된 바와 같이, IVR 칩(100)의 하면 상에는 하부 패드(105)가 배치되고, 상면 상에는 칩 패드(122)가 배치될 수 있다. 하부 패드(105)는 관통 전극(110)에 연결되고, IVR 칩(100)의 하면 상에 형성된 보호층(103)으로부터 노출될 수 있다. 한편, 칩 패드(122)는 배선층(120) 내의 배선들을 통해 관통 전극(110)에 연결될 수 있다.
수동 소자 칩(200)은 내부에 다수의 수동 소자들을 포함할 수 있다. 수동 소자들은, 예컨대 인덕터와 커패시터를 포함할 수 있다. 수동 소자 칩(200) 역시 실리콘 웨이퍼를 기반으로 하여 반도체 칩으로 구현될 수 있다. 예컨대, 수동 소자 칩(200)은 인덕터와 커패시터와 같은 수동 소자들이 하나의 반도체 칩에 집적된 구조로 구현될 수 있다.
수동 소자 칩(200)은 바디(201) 및 배선층(220)을 포함할 수 있다. 바디(201)에는 수동 소자들이 배치될 수 있다. 배선층(220)은 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다. 배선층(220)의 하면에는 칩 패드(222)가 배치될 수 있다. 수동 소자들은 배선층(220)의 배선들을 통해 칩 패드(222)에 연결될 수 있다.
본 실시예의 반도체 패키지(1000)에서, 적층 구조체(SS)는 전면대전면(Front-to-Front) 본딩 형태로 수동 소자 칩(200)이 IVR 칩(100) 상에 적층된 구조를 가질 수 있다. 전면대전면 본딩 형태는 2개의 칩 또는 2개의 웨이퍼가 액티브 면들이 서로 마주보도록 본딩한 형태를 의미할 수 있다. 여기서, 전면은 액티브 면을 의미하고, 액티브 면은 웨이퍼 상태에서 소자들이 형성되는 쪽의 면을 의미하고, 보통 칩 패드가 형성되는 쪽의 면일 수 있다.
적층 구조체(SS)에서, IVR 칩(100) 상에 수동 소자 칩(200)이 전면대전면 본딩 형태로 적층됨에 따라, IVR 칩(100)의 칩 패드들(122)이 수동 소자 칩(200)의 대응하는 칩 패드들(222)에 일대 일로 콘택하는 패드대패드(pad-to-pad) 본딩할 수 있다. 한편, 보통 칩 패드들은 구리(Cu)로 형성되고, 그에 따라, 칩 패드들이 서로 직접 콘택하는 패드대패드 본딩을 구리대구리(Cu-to-Cu) 본딩이라고도 한다.
본 실시예의 반도체 패키지(1000)에서, 적층 구조체(SS)의 본딩의 종류가 패드대패드 본딩에 한정되는 것은 아니다. 예컨대, 적층 구조체(SS)는 패드대패드 본딩이 아닌 ACF(Anisotropic Conductive Film)을 이용한 본딩의 적층 구조를 가질 수도 있다. ACF는 미세 도전 입자를 접착 수지에 혼합시켜 필름 상태로 만들어, 일 방향으로만 전기를 통하게 한 이방성 도전막을 의미한다. 여기서, 일 방향은 연결하고자 하는 2개의 칩 패드들 사이에서 서로 마주보는 방향을 의미할 수 있다. 미세 도전입자로는 예컨대, 니켈(Ni), 카본(carbon), 솔더(solder) 등이 이용될 수 있다. 이러한 ACF를 이용한 본딩을 통해 IVR 칩(100) 상에 수동 소자 칩(200)을 적층한 경우도, IVR 칩(100)의 칩 패드(122)가 수동 소자 칩(200)의 칩 패드(222)를 마주보는 형태가 되므로 전면대전면 본딩 형태에 해당할 수 있다.
전면대전면 본딩은 웨이퍼 수준에서 이루어질 수 있다. 이와 같이, 웨이퍼 수준에서 전면대전면 본딩이 수행된 기술 또는 그에 따른 구조를 웨이퍼온웨이퍼(Wafer on Wafer: WoW) 기술 또는 웨이퍼온웨이퍼 구조(이하, '웨이퍼온웨이퍼 구조'로 통칭한다)라고 한다. 또한, 전면대전면 본딩을 통해 칩 또는 웨이퍼가 웨이퍼온웨이퍼 구조로 적층된 경우에, 본딩에 이용되는 칩 패드들의 피치는 매우 작을 수 있다. 예컨대, IVR 칩(100)의 칩 패드들(122) 또는 수동 소자 칩(200)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있고, 제1 피치(P1)는, 예컨대 10㎛ 이하일 수 있다. 물론, 제1 피치(P1)가 상기 수치에 한정되는 것은 아니다.
한편, IVR 칩(100)의 관통 전극들(110) 또는 하부 패드(105)는 제2 피치(P2)를 가지며, 제2 피치(P2)는 적층 구조체(SS)가 하부의 로직 칩(300)에 어떤 본딩 형태로 적층되느냐에 따라 달라질 수 있다. 반대로, 제2 피치(P2)에 따라 적층 구조체(SS)가 로직 칩(300)에 적층되는 본딩 형태가 달라질 수 있다.
예컨대, 적층 구조체(SS)가 로직 칩(300)에 다이투웨이퍼(Die to Wafer: D2W) 기술 또는 구조(이하, '다이투웨이퍼 구조'로 통칭한다)로 적층된 경우, 제2 피치(P2)는 제1 피치(P1)와 유사할 수 있다. 예컨대, 제2 피치(P2)는 5㎛ 내지 10㎛ 정도일 수 있다. 물론, 다이투웨이퍼 구조에서 제2 피치(P2)가 상기 수치에 한정되는 것은 아니다. 한편, 적층 구조체(SS)가 로직 칩(300)에 칩온웨이퍼(Chip on Wafer: CoW) 기술 또는 구조(이하, '칩온웨이퍼 구조'로 통칭한다)로 적층된 경우, 제2 피치(P2)는 제1 피치(P1)보다 클 수 있다. 예컨대, 제2 피치(P2)는 50㎛ 이하, 구체적으로, 30㎛ 정도일 수 있다. 물론, 칩온웨이퍼 구조에서 제2 피치(P2)가 상기 수치에 한정되는 것은 아니다. 여기서, 다이투웨이퍼 구조는 칩을 웨이퍼 상에 적층하되 앞서 패드대패드 본딩이나 ACF를 이용한 본딩과 같이 칩 패들 간의 본딩을 통해 적층한 구조를 의미하고, 칩온웨이퍼 구조는 칩을 웨이퍼 상에 적층하되, 범프나 솔더 볼 등과 같은 접속 부재 이용한 본딩을 통해 적층한 구조를 의미할 수 있다. 참고로, 접속 부재를 이용한 본딩의 경우, 본딩 공정 중에 리플로우(reflow) 등에 의한 쇼트 불량을 방지하기 위하여 인접하는 패드들 간에 어느 정도 충분한 거리가 확보되어야 한다.
패키지 기판(400)은 상부에 로직 칩(300) 및 적층 구조체(SS)가 실장되는 지지 기판으로서, 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다. 실시예에 따라, 패키지 기판(400)은 상면 및 하면 상의 패드들을 바로 연결하는 관통 전극을 포함할 수도 있다. 다만, 보통 패키지 기판(400)은 실리콘 웨이퍼로 형성되지 않으므로, 관통 전극은 TSV에 해당하지 않을 수 있다. 도시하지 않았지만, 패키지 기판(400)의 상면과 하면 상에는 솔더 레지스트 등의 보호층들이 형성될 수 있다. 패드들은 배선층의 배선들에 연결되고 보호층으로부터 노출될 수 있다. 패키지 기판(400)은, 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 실시예에 따라, 패키지 기판(400)은 실리콘 웨이퍼와 같은 액티브 웨이퍼로 형성될 수도 있다.
도 1에 도시된 바와 같이, 패키지 기판(400)의 하부 면상에는 범프 또는 솔더 볼과 같은 외부 접속 부재(420)가 배치될 수 있다. 외부 접속 부재(420)는 전체 반도체 패키지(1000)를 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 할 수 있다. 외부 접속 부재(420)는 로직 칩(300)의 접속 부재(330)보다 클 수 있다. 또한, 외부 접속 부재(420)의 피치(pitch)는 로직 칩(300)의 접속 부재(330)의 피치보다 클 수 있다. 외부 접속 부재(420)의 재질이나 구조 등은 앞서 로직 칩(300)의 접속 부재(330)에 대해 설명한 바와 같다.
밀봉재(500)는 패키지 기판(400) 상의 로직 칩(300), 적층 구조체(SS), 및 언더필(350)을 덮어 밀봉할 수 있다. 밀봉재(500)는 로직 칩(300), 및 적층 구조체(SS)를 밀봉하여 외부의 물리적 화학적 손상으로부터 보호할 수 있다. 밀봉재(500)는 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리(UV curable) 물질 등으로 형성될 수 있다. 또한, 밀봉재(500)는 레진으로 형성되되, 필러(filler)를 함유할 수 있다. 한편, 밀봉재(500)는 MUF 공정을 통해 형성될 수 있고, 그러한 경우, 언더필(350)이 생략될 수 있다.
도 1에 도시된 바와 같이, 밀봉재(500)는 적층 구조체(SS)의 상면을 덮는 구조를 가질 수 있다. 그러나 그에 한하지 않고, 밀봉재(500)는 적층 구조체(SS)의 상면을 덮지 않는 구조를 가질 수도 있다. 즉, 적층 구조체(SS)의 상면이 밀봉재(500)로부터 노출될 수 있다.
본 실시예의 반도체 패키지(1000)에서, 로직 칩(300) 상에 적층 구조체(SS)가 적층된 구조를 가지며, 또한, 적층 구조체(SS)는 IVR 칩(100) 상에 수동 소자 칩(200)이 적층된 구조를 가질 수 있다. 이러한 적층 구조체(SS)의 구조는 IVR 칩(100)의 전압 레귤레이터와 수동 소자 칩(200) 내의 수동 소자, 예컨대 인덕터 사이의 패스(path)를 최소화하여 저항을 최소화함으로써, IVR 칩의 동작 특성을 향상시킬 수 있다. 또한, IVR 칩(100)을 포함한 적층 구조체(SS)가 로직 칩(300) 상에 바로 적층되므로, 로직 칩(300)의 동작 특성이 향상되고, 또한, 패키지의 사이즈가 최소화될 수 있다.
참고로, 전압 레귤레이터와 인덕터를 하나의 칩으로 함께 제작하는 것을 고려해 볼 수 있으나, 일반적으로 인덕터가 차지하는 면적이 크므로 칩의 사이즈 축소 측면에서 바람직하지 않다. 또한, 전압 레귤레이터를 시스템 보드 상에 별도로 배치하는 경우, 로직 칩이나 인덕터로의 패스가 길어져 전압 레귤레이터 및 로직 칩의 동작 특성이 저하되는 문제가 발생할 수 있다. 한편, 패키지 기판 상에 전압 레귤레이터와 인덕터 등의 수동 소자를 별개로 배치하는 경우는 패키지의 사이즈를 증가시킬 수 있다. 그러나 본 실시예의 반도체 패키지는, IVR 칩(100) 상에 수동 소자 칩(200)이 적층되는 구조로 적층 구조체(SS)가 형성되고, 또한, 적층 구조체(SS)가 로직 칩(300) 상에 적층되는 구조를 가짐으로써, 전술한 문제를 모두 해결할 수 있다.
도 3a 내지 도 3c는 도 1의 반도체 패키지에서, 로직 칩 상에 적층 구조체가 다양한 본딩 형태로 적층된 구조들을 보여주는 단면도들이다. 도 1 및 도 2의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 적층 구조체(SS)는 전면대후면(Front-to-Back) 본딩 형태로 로직 칩(300) 상에 적층될 수 있다. 여기서, 후면은 비액티브 면을 의미하고, 액티브 면의 반대 면을 의미한다. 따라서, 전면대후면 본딩 형태는 2개의 칩 또는 2개의 웨이퍼가 액티브 면과 비액티브 면이 서로 마주보도록 본딩한 형태를 의미할 수 있다. 예컨대, 로직 칩(300)의 액티브 면(ASlo)과 IVR 칩(100)의 비액티브 면(NASivr)이 서로 마주보는 형태로 적층 구조체(SS)가 로직 칩(300) 상에 본딩 및 적층될 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)에서, 로직 칩(300)은 상부 쪽이 액티브 면(ASlo)이고 하부 쪽이 비액티브 면(NASlo)일 수 있다. 또한, 적층 구조체(SS)의 하부의 IVR 칩(100)은 상부 쪽이 액티브 면(ASivr)이고 하부 쪽이 비액티브 면(NASivr)일 수 있다.
본 실시예의 반도체 패키지(1000)에서, 적층 구조체(SS)는 로직 칩(300)의 칩 패드(322)와 IVR 칩(100)의 하부 패드(105)가 직접 콘택하는 패드대패드(pad-to-pad) 본딩을 통해 로직 칩(300) 상에 적층될 수 있다. 또한, 이러한 패드대패드 본딩을 통한 로직 칩(300) 상의 적층 구조체(SS)의 적층 구조는 웨이퍼온웨이퍼 구조 또는 다이투웨이퍼 구조에서 기인할 수 있다.
한편, 전술한 바와 같이, 적층 구조체(SS)의 IVR 칩(100)의 칩 패드들(122) 및 그에 콘택하는 수동 소자 칩(200)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, IVR 칩(100)의 관통 전극들(110)과 그에 연결된 하부 패드들(105), 그리고 패드대패드 본딩을 통해 하부 패드들(105)에 콘택하는 로직 칩(300)의 칩 패드들(322)은 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는 제1 피치(P2)와 유사할 수 있다. 예컨대, 제2 피치(P2)는 10㎛이하, 또는 5㎛ 내지 10㎛ 정도일 수 있다.
로직 칩(300)의 관통 전극(310) 및 그에 연결된 하부 패드들(305)은 제3 피치(P3)를 가질 수 있다. 로직 칩(300)이 접속 부재(330)를 통해 패키지 기판(400) 상에 적층 된다는 점을 고려할 때, 제3 피치(P3)는 칩온웨이퍼 구조에서의 패드들의 피치와 유사하거나 더 클 수 있다. 예컨대, 제3 피치(P3)는 50㎛ 정도이거나 더 클 수 있다. 물론, 제3 피치(P3)가 상기 수치에 한정되는 것은 아니다.
도 3b를 참조하면, 본 실시예의 반도체 패키지(1000')에서, 적층 구조체(SS)는 전면대후면 본딩 형태로 로직 칩(300) 상에 적층될 수 있다. 예컨대, 도 3a의 반도체 패키지(1000)와 유사하게, 로직 칩(300)의 액티브 면(ASlo)과 IVR 칩(100)의 비액티브 면(NASivr)이 서로 마주보는 형태로 적층 구조체(SS)가 로직 칩(300) 상에 본딩 및 적층될 수 있다. 그에 따라, 로직 칩(300)은 상부 쪽이 액티브 면(ASlo)이고 하부 쪽이 비액티브 면(NASlo)이며, 적층 구조체(SS)의 IVR 칩(100)은 상부 쪽이 액티브 면(ASivr)이고 하부 쪽이 비액티브 면(NASivr)일 수 있다.
그러나 본 실시예의 반도체 패키지(1000')에서, 적층 구조체(SS)는 패드대패드 본딩이 아닌 ACF(150)를 이용한 본딩을 통해 로직 칩(300) 상에 적층될 수 있다. 이러한 ACF(150)를 이용한 본딩을 통한 로직 칩(300)과 적층 구조체(SS)의 적층 구조는 웨이퍼온웨이퍼 구조 또는 다이투웨이퍼 구조에서 기인할 수 있다.
한편, 적층 구조체(SS)의 IVR 칩(100)의 칩 패드들(122) 및 수동 소자 칩(200)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, IVR 칩(100)의 관통 전극들(110), 그에 연결된 하부 패드들(105), 및 ACF(150)를 이용한 본딩을 통해 하부 패드들(105)에 대응하는 로직 칩(300)의 칩 패드들(322)은 제2 피치(P2)를 가질 수 있다. 한편, 로직 칩(300)의 관통 전극들(310) 및 그에 연결된 하부 패드들(305)은 제3 피치(P3)를 가질 수 있다. 제1 피치(P1), 제2 피치(P2), 및 제3 피치(P3)의 사이즈는 도 3b의 반도체 패키지(1000)에 대해 설명한 바와 같다.
도 3c를 참조하면, 본 실시예의 반도체 패키지(1000")에서, 적층 구조체(SS)는 후면대후면(Back-to-Back) 본딩 형태로 로직 칩(300a) 상에 적층될 수 있다. 후면대후면 본딩 형태는 2개의 칩 또는 2개의 웨이퍼가 비액티브 면들이 서로 마주보도록 본딩한 형태를 의미할 수 있다.
예컨대, 로직 칩(300a)의 비액티브 면(NASlo)과 IVR 칩(100)의 비액티브 면(NASivr)이 서로 마주보는 형태로 적층 구조체(SS)가 로직 칩(300a) 상에 본딩 및 적층될 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000")에서, 로직 칩(300a)은 상부 쪽이 비액티브 면(NASlo)이고 하부 쪽이 액티브 면(ASlo)일 수 있다. 적층 구조체(SS)의 경우, 도 3a의 반도체 패키지(1000)에서와 동일하게, IVR 칩(100)은 상부 쪽이 액티브 면(ASivr)이고 하부 쪽이 비액티브 면(NASivr)일 수 있다. 본 실시예의 반도체 패키지(1000")는, 도 3a 또는 도 3b의 반도체 패키지(1000, 1000')와 비교할 때, 로직 칩(300a)이 뒤집혀 상면과 하면이 바뀐 걸로 볼 수 있다.
본 실시예의 반도체 패키지(1000")에서, 적층 구조체(SS)는 접속 부재(130)를 이용한 본딩을 통해 로직 칩(300a) 상에 적층될 수 있다. 접속 부재(130)에 대해서는 도 1의 반도체 패키지(1000)에서, 로직 칩(300)의 접속 부재(330)에 대해 설명한 바와 같다. 이러한 접속 부재(130)를 이용한 본딩을 통한 로직 칩(300a)과 적층 구조체(SS)의 적층 구조는 칩온웨이퍼 구조에서 기인할 수 있다. 한편, 접속 부재(130)를 이용한 본딩의 경우, IVR 칩(100)과 로직 칩(300a) 사이에 접착 필름(160)이 배치될 수 있다.
본 실시예의 반도체 패키지(1000")에서, 적층 구조체(SS)의 IVR 칩(100)의 칩 패드들(122) 및 그에 콘택하는 수동 소자 칩(200)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, IVR 칩(100)의 관통 전극들(110) 및 그에 연결된 하부 패드들(105), 그리고 접속 부재(330)를 이용한 본딩을 통해 하부 패드들(105)에 연결되는 로직 칩(300a)의 하부 패드들(305)과 그에 연결된 관통 전극들(310)은 제2 피치(P2')를 가질 수 있다. 그러나 제2 피치(P2')는, 칩온웨이퍼 구조에 기초하여, 예컨대, 50㎛ 이하, 구체적으로, 30㎛ 정도일 수 있다. 물론, 제2 피치(P2')가 상기 수치에 한정되는 것은 아니다.
한편, 로직 칩(300a)의 칩 패드들(322)은 제3 피치(P3)를 가질 수 있다. 제3 피치(P3)는 앞서, 도 3a의 반도체 패키지(1000)에서 제3 피치(P3)에 대해 설명한 바와 같다. 즉, 로직 칩(300a)이 접속 부재(330)를 통해 패키지 기판(400) 상에 적층된다는 점을 고려할 때, 제3 피치(P3)는 칩온웨이퍼 구조에서의 패드들의 피치와 유사하거나 더 클 수 있다. 예컨대, 제3 피치(P3)는 50㎛ 정도이거나 더 클 수 있다. 물론, 제3 피치(P3)가 상기 수치에 한정되는 것은 아니다. 덧붙여, 제2 피치(P2') 역시 칩온웨이퍼 구조에 기인한다는 점을 고려할 때, 도 3c에 도시된 바와 같이, 제3 피치(P3)는 제2 피치(P2')와 거의 유사할 수 있다. 그러나 실시예에 따라, 제3 피치(P3)가 제2 피치(P2')보다 클 수도 있다.
덧붙여, 도 3c에서, 접속 부재(130)를 이용한 본딩을 통해 로직 칩(300a)의 비액티브 면(NASlo) 상에 적층 구조체(SS)가 적층되는 구조를 예시하고 있지만, 본 실시예의 반도체 패키지(1000")의 적층 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(1000")에서, 접속 부재(130)를 이용한 본딩을 통해 로직 칩(300a)의 액티브 면(ASlo) 상에 적층 구조체(SS)가 적층될 수도 있다.
도 4 및 도 5는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다. 도 1 내지 도 3c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 패키지(1000a)는, 로직 칩(300) 상에 적층 구조체(SS1, SS2)가 2개 적층된다는 점에서, 도 1의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000a)에서, 로직 칩(300)의 왼쪽 상면 상에 제1 적층 구조체(SS1)가 적층되고, 오른쪽 상면 상에 제2 적층 구조체(SS2)가 적층될 수 있다.
제1 적층 구조체(SS1)와 제2 적층 구조체(SS1)는 다양한 본딩 형태로 로직 칩(300) 상에 적층될 수 있다. 예컨대, 제1 적층 구조체(SS1)와 제2 적층 구조체(SS1)는 로직 칩(300) 상에 전면대후면 본딩 형태, 또는 후면대후면 본딩 형태로 적층될 수 있다. 또한, 이러한 전면대후면 본딩 또는 후면대후면 본딩을 통한 로직 칩(300) 상으로의 제1 적층 구조체(SS1)와 제2 적층 구조체(SS1)의 적층 구조는 다이투웨이퍼 또는 칩온웨이퍼 구조에서 기인할 수 있다. 다만, 로직 칩(300) 하나에 2개의 적층 구조체(SS1, SS2)가 적층되므로, 웨이퍼 위에 웨이퍼가 적층되는 웨이퍼온웨이퍼 구조는 배제될 수 있다.
한편, 도 4에서, 하나의 로직 칩(300) 상에 2개의 적층 구조체(SS1, SS2)가 적층된 구조를 예시하였지만, 본 실시예의 반도체 패키지(1000a)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(1000a)는 로직 칩(300) 상에 3개 이상의 적층 구조체(SS1, SS2)가 적층된 구조를 포함할 수 있다.
로직 칩(300)은 내부에 다수의 로직 소자들을 포함할 수 있다. 또한, 로직 소자들은 적어도 2개 서로 다른 전압을 이용할 수 있다. 그러한 경우, 해당 전압을 조절할 수 있는 IVR 칩 및 그에 대한 수동 소자 칩을 구비한 적층 구조체를 로직 칩(300) 상에 각각 배치함으로써, 로직 칩(300)의 동작 특성을 최적화할 수 있다. 또한, 도 4에 도시된 바와 같이, 적층 구조체들(SS1, SS2) 모두가 로직 칩(300) 상면 내에 배치되는 경우, 전체 반도체 패키지(1000a)의 사이즈는 도 1의 반도체 패키지(1000)의 사이즈와 실질적으로 동일할 수 있다.
도 5를 참조하면, 본 실시예의 반도체 패키지(1000b)는, 로직 칩(300) 상에 적층 구조체(SS3)가 적층되지 않는다는 점에서, 앞서 여러 실시예들의 반도체 패키지(1000, 1000', 1000", 1000a)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000b)에서, 적층 구조체(SS3)는 패키지 기판(400) 상에 접속 부재(130)를 통해 바로 적층될 수 있다. 한편, 적층 구조체(SS3)의 구조는 도 2에서 설명한 적층 구조체(SS)와 실질적으로 동일할 수 있다. 다만, 사이즈 측면에서, 적층 구조체(SS3)는 도 1의 반도체 패키지(1000)에 포함되는 적층 구조체(SS)보다 작을 수 있다. 또한, 실시예에 따라, 적층 구조체(SS3)는 도 4의 반도체 패키지(1000a)의 적층 구조체들(SS1, SS2)과 유사한 사이즈를 가질 수 있다.
적층 구조체(SS3)는 접속 부재(130)를 통해 패키지 기판(400)에 적층되고, 언더필(160a)이 적층 구조체(SS3)와 패키지 기판(400) 사이를 채울 수 있다. 밀봉재(500)가 MUF 공정으로 형성되는 경우, 언더필(160a)은 생략될 수 있다. 한편, 적층 구조체(SS3)가 접속 부재(130)를 통해 적층되므로, 관통 전극들(110), 및 하부 패드들(105)은 칩온웨이퍼 구조의 패드들의 피치와 유사할 수 있다.
적층 구조체(SS3)의 IVR 칩(100)의 전압 레귤레이터는 패키지 기판(400) 내의 배선들을 통해 로직 칩(300b)의 로직 소자들에 연결될 수 있다. 한편, 적층 구조체(SS3)가 로직 칩(300b)의 상부에 적층되지 않고, 관통 전극을 통한 IVR 칩(100)과 로직 칩(300b)의 직접적인 연결이 불필요하므로, 로직 칩(300b)은 관통 전극을 포함하지 않을 수 있다.
본 실시예의 반도체 패키지(1000b)는, IVR 칩(100) 상에 수동 소자 칩(200)이 적층된 적층 구조체(SS3)를 포함하므로, IVR 칩(100)의 동작 특성이 향상될 수 있다. 또한, 패키지 기판(400)의 사이즈가 일정하다고 할 때, 로직 칩(300b)의 사이즈를 감소시켜, 패키지 기판(400)의 남은 부분에 적층 구조체(SS3)를 배치함으로써, 반도체 패키지(1000b)의 전체 높이를 감소시킬 수 있다. 더욱이, 로직 칩(300b)에 관통 전극을 형성하지 않아도 되므로, 로직 칩(300b)의 제조가 용이하여 수율을 증가하고, 그에 따라, 반도체 패키지(1000b)의 양산이 증가할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예들에 따른 도 1의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 평면도들, 사시도 및 단면도들이고, 도 7b 및 도 7c는 도 7a의 I-I' 부분을 절단하여 보여주는 단면도들이고, 도 8a 및 도 8b는 각각 도 7b 및 도 7c에 대응한다. 도 1 내지 도 3c을 함께 참조하여 설명하고, 도 1 내지 도 3c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 반도체 패키지의 제조방법은, 먼저, 웨이퍼들 각각에 해당 소자들을 형성한다. 예컨대, 제1 웨이퍼(100S)에 전압 레귤레이터를 형성하고, 제2 웨이퍼(200S)에 수동 소자들을 형성하며, 제3 웨이퍼(300S)에 로직 소자들을 형성할 수 있다. 도 6에서, 실선을 통해 구별된 직사각형들이 차후 소잉 공정을 통해 개별화되는 칩들에 해당할 수 있다. 예컨대, 제1 웨이퍼(100S)에는 IVR 칩들(100)이 형성되고, 제2 웨이퍼(200S)에 수동 소자 칩들(200)이 형성되며, 제3 웨이퍼(300S)에는 로직 칩들(300)이 형성될 수 있다.
IVR 칩(100), 수동 소자 칩(200), 및 로직 칩(300) 각각은, 도 1의 반도체 패키지(1000)의 IVR 칩(100), 수동 소자 칩(200), 및 로직 칩(300)과 실질적으로 동일할 수 있다. 다만, 아직 본딩 공정 및 소잉 공정 등이 수행되지 않은 웨이퍼 상태이므로, 접속 부재나 ACF 등은 포함하지 않을 수 있다. 한편, 웨이퍼 상태의 IVR 칩(100)과 로직 칩(300)은 관통 전극을 포함하고, 수동 소자 칩(200)은 관통 전극을 포함하지 않을 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 웨이퍼(100S) 상에 제2 웨이퍼(200S)를 웨이퍼온웨이퍼 구조로 적층하여 적층 웨이퍼(SW, SW')를 형성한다. 도 7b 및 도 7c를 통해 알 수 있듯이, 제2 웨이퍼(200S)는 제1 웨이퍼(100S) 상에 전면대전면 본딩 형태로 적층할 수 있다. 더 나아가, 제2 웨이퍼(200S)는 제1 웨이퍼(100S) 상에 패드대패드 본딩을 통해 적층할 수 있다. 그에 따라, 제1 웨이퍼(100S)의 칩 패드들(122)과 제2 웨이퍼(200S)의 대응하는 칩 패드들(222)이 서로 콘택할 수 있다.
도 7c의 적층 웨이퍼(SW')는 제1 웨이퍼(100S)의 하면 상에 접속 부재(130)가 더 배치된다는 점에서, 도 7b의 적층 웨이퍼(SW)와 다를 수 있다. 예컨대, 도 7b의 적층 웨이퍼(SW)는 차후 소잉에 의해 형성된 적층 구조체(도 8a의 SS)를 로직 칩(300) 상에 다이투웨이퍼 구조로 적층할 때의 구조일 수 있다. 그에 반해, 도 7c의 적층 웨이퍼(SW')는 차후 소잉에 의해 형성된 적층 구조체(도 8b의 SS')를 로직 칩(300) 상에 칩온웨이퍼 구조로 적층할 때의 구조일 수 있다. 도 7c의 적층 웨이퍼(SW')는 도 7b의 적층 웨이퍼(SW) 형성 후, 제1 웨이퍼(100S)의 하면 상에 접속 부재(130)를 부착시키는 범핑 공정을 통해 형성될 수 있다.
한편, 제1 웨이퍼(100S)의 칩 패드들(122) 및 제2 웨이퍼(200S)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, 제1 웨이퍼(100S)의 관통 전극들(110) 및 하부 패드들(105)은 제2 피치(P2, P2')를 가질 수 있다. 여기서, 제2 피치(P2, P2')는, 전술한 바와 같이, 적층 구조체가 로직 칩에 다이투웨이퍼 구조로 적층되는지, 또는 칩온웨이퍼 구조로 적층되는지에 따라 달라질 수 있다. 예컨대, 적층 구조체가 다이투웨이퍼 구조로 적층되는 경우에, 제1 웨이퍼(100S)의 관통 전극들(110) 및 하부 패드들(105)은 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는, 도 3a 또는 도 3b의 반도체 패키지(1000, 1000')에서, IVR 칩(100)의 관통 전극들(110) 및 하부 패드들(105)의 제2 피치(P2)에 대해 설명한 바와 같다. 한편, 적층 구조체가 칩온웨이퍼 구조로 적층되는 경우에, 제1 웨이퍼(100S)의 관통 전극들(110) 및 하부 패드들(105)은 제2 피치(P2')를 가질 수 있다. 제2 피치(P2')는, 도 3c의 반도체 패키지(1000")에서, IVR 칩(100)의, 관통 전극들(110) 및 하부 패드들(105)의 제2 피치(P2')에 대해 설명한 바와 같다.
도 8a 및 도 8b를 참조하면, 적층 웨이퍼(SW, SW')를 소잉 공정을 통해 개별화하여 적층 구조체(SS, SS')를 형성한다. 예컨대, 도 7b의 적층 웨이퍼(SW)를 소잉 공정을 통해 개별화하여 도 8a의 적층 구조체(SS)를 형성하고, 도 7c의 적층 웨이퍼(SW')를 소잉 공정을 통해 개별화하여 도 8b의 적층 구조체(SS')를 형성할 수 있다. 전술한 바와 같이, 도 8a의 적층 구조체(SS)의 IVR 칩(100)의 관통 전극(110) 및 하부 패드(105)는 제2 피치(P2)를 가지며, 도 8b의 적층 구조체(SS')의 IVR 칩(100)의 관통 전극(110) 및 하부 패드(105)는 제2 피치(P2')를 가질 수 있다.
도 9를 참조하면, 적층 구조체(SS, SS')를 제3 웨이퍼(300S)의 각각의 로직 칩(300) 상에 적층한다. 구체적으로, 도 8a의 적층 구조체(SS)는 다이투웨이퍼 구조로 제3 웨이퍼(300S)의 로직 칩(300) 상에 적층할 수 있다. 또한, 도 8a의 적층 구조체(SS)의 적층은 패드대패드 본딩 또는 ACF를 이용한 본딩을 이용할 수 있다. 덧붙여, 도 8a의 적층 구조체(SS)의 적층은, 도 3a 또는 도 3b의 반도체 패키지(1000, 1000')와 같이, 적층 구조체(SS)의 IVR 칩(100)의 비액티브 면(도 3a 참조의 NASivr 참조)이 로직 칩(300)의 액티브 면(도 3a의 ASlo)에 본딩하는 전면대후면 본딩 형태를 가질 수 있다. 그러나 실시예에 따라, 적층 구조체(SS)의 IVR 칩(100)의 비액티브 면(NASivr)이 로직 칩(300)의 비액티브 면(도 3a의 NASlo)에 본딩하는 후면대후면 본딩 형태를 가질 수 있다.
한편, 도 8b의 적층 구조체(SS')는 칩온웨이퍼 구조로 제3 웨이퍼(300S)의 로직 칩(300) 상에 적층할 수 있다. 또한, 도 8b의 적층 구조체(SS')의 적층은 접속 부재(130)를 이용한 본딩을 이용할 수 있다. 덧붙여, 도 8b의 적층 구조체(SS)의 적층은 도 3c의 반도체 패키지(1000")와 같이 후면대후면 본딩 형태를 가질 수 있다. 그러나 실시예에 따라, 도 8b의 적층 구조체(SS)의 적층은 전면대후면 본딩 형태를 가질 수도 있다.
도 10을 참조하면, 로직 칩(300) 상에 적층 구조체(SS, SS')의 적층 후, 제3 웨이퍼(300S)의 하면 상에 접속 부재(330)는 부착시키는 범핑 공정을 수행할 수 있다. 이후, 소잉 공정을 통해 로직 칩들(300) 및 적층 구조체(SS, SS')를 개별화함으로써, 로직 칩(300) 상에 적층 구조체(SS, SS')가 적층된 구조를 형성할 수 있다. 계속해서, 로직 칩(300) 및 적층 구조체(SS, SS')를 접속 부재(330) 및 언더필(350)을 이용하여 패키지 기판(400) 상에 적층하고, 밀봉재(500)로 밀봉함으로써, 도 1의 반도체 패키지(1000)를 제조할 수 있다. 좀더 구체적으로, 로직 칩(300) 상에 도 8a의 적층 구조체(SS)를 적층한 경우, 도 3a 또는 도 3b와 같은 구조를 포함한 반도체 패키지(1000, 1000')를 제조하고, 로직 칩(300) 상에 도 8b의 적층 구조체(SS')를 적층한 경우, 도 3c와 같은 구조를 포함한 반도체 패키지(1000")를 제조할 수 있다.
도 11 및 도 12는 도 4의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 평면도들이다. 도 4를 함께 참조하여 설명하고, 도 4의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11을 참조하면, 본 실시예의 반도체 패키지의 제조방법은, 먼저, 웨이퍼들 각각에 해당 소자들을 형성한다. 구체적으로, 제1 웨이퍼(100S1)에 전압 레귤레이터를 형성하고, 제2 웨이퍼(200S1)에 수동 소자들을 형성하며, 제3 웨이퍼(300S1)에 로직 소자들을 형성할 수 있다. 도 11에서, 실선을 통해 구별된 직사각형들이 차후 소잉 공정을 통해 개별화되는 칩들에 해당할 수 있다. 예컨대, 제1 웨이퍼(100S1)에는 IVR 칩들(100')이 형성되고, 제2 웨이퍼(200S1)에 수동 소자 칩들(200')이 형성되며, 제3 웨이퍼(300S1)에는 로직 칩들(300')이 형성될 수 있다.
한편, 본 실시예의 반도체 패키지의 제조방법은, 제1 웨이퍼(100S1)의 IVR 칩(100')과 제2 웨이퍼(200S1)의 수동 소자 칩(200')은 실질적으로 서로 동일한 크기를 가지나, 제3 웨이퍼(300S1)의 로직 칩(300')은 IVR 칩(100')이나 수동 소자 칩(200')보다 클 수 있다. 또한, 도 11에 도시된 바와 같이, 로직 칩(300')은 일 방향으로 길쭉한 형태를 가질 수 있다. 다만, 실시예에 따라, 로직 칩(300') 역시 IVR 칩(100')이나 수동 소자 칩(200')과 유사하게 정사각형 구조를 가지되 사이즈만 더 클 수 있다.
이후, 도 7a 내지 도 8b의 설명 부분에서 설명한 바와 같은 과정을 수행하여, 도 8a 또는 도 8b와 같은 적층 구조체(SS, SS')를 형성한다.
도 12를 참조하면, 적층 구조체(SS, SS')를 제3 웨이퍼(300S1)의 각각의 로직 칩(300') 상에 적층하되, 하나의 로직 칩(300') 상에 적층 구조체(SS, SS')를 2개씩 적층한다. 적층 구조체(SS, SS')는 다이투웨이퍼 또는 칩온웨이퍼 구조로 로직 칩(300') 상에 2개씩 적층될 수 있다. 예컨대, 도 8a의 적층 구조체(SS)의 경우, 다이투웨이퍼 구조로 로직 칩(300') 상에 2개씩 적층되고, 도 8b의 적층 구조체(SS')의 경우, 칩온웨이퍼 구조로 로직 칩(300') 상에 2개씩 적층될 수 있다.
이후, 제3 웨이퍼(300S1)의 하면 상에 접속 부재(330)를 부착시키는 범핑 공정을 수행하고, 소잉 공정을 통해 로직 칩(300') 및 2개씩의 적층 구조체(SS, SS')를 개별화함으로써, 하나의 로직 칩(300) 상에 2개씩의 적층 구조체(SS, SS')가 적층된 구조를 형성할 수 있다. 계속해서, 로직 칩(300') 및 2개씩의 적층 구조체(SS, SS')를 접속 부재(330) 및 언더필(350)을 이용하여 패키지 기판(400) 상에 적층하고, 밀봉재로 밀봉함으로써, 도 4의 반도체 패키지(1000a)를 제조할 수 있다.
도 13a 및 도 13b는 도 5의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 사시도 및 평면도이다. 도 5를 함께 참조하여 설명하고, 도 5의 설명 부분에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 13a 및 도 13b를 참조하면, 본 실시예의 반도체 패키지의 제조방법은, 도 6에서와 같이, 웨이퍼들 각각에 해당 소자들을 형성한다. 다만, 제3 웨이퍼(300S2)의 로직 칩(300b)에는 관통 전극이 형성되지 않을 수 있다. 이후, 도 7b의 적층 웨이퍼(SW) 형성 후, 13a 도시된 바와 같이, 범핑 공정을 통해 제1 웨이퍼(100S)의 하면 상에 접속 부재(130)를 부착시켜, 도 7c의 적층 웨이퍼(SW')를 형성한다. 또한, 도 13b에 도시된 바와 같이, 범핑 공정을 통해 제3 웨이퍼(300S2)의 하면 상에 접속 부재(330)를 부착시킨다.
이후, 적층 웨이퍼(SW')와 제3 웨이퍼(300S2)를 소잉 공정을 통해 개별화하여, 적층 구조체(도 8b의 SS' 참조)와 로직 칩(300b)을 형성한다. 계속해서, 적층 구조체(SS')와 로직 칩(300b)을 패키지 기판(400) 상에 접속 부재(130, 330) 및 언더필(160a, 350)을 통해 적층하고, 패키지 기판(400) 상에 밀봉재를 형성함으로써, 도 5의 반도체 패키지(1000b)를 제조할 수 있다.
도 14 내지 도 16은 본 발명의 일 실시예들에 따른 도 1의 반도체 패키지의 제조방법의 과정을 개략적으로 보여주는 사시도, 단면도들, 및 평면도이다. 도 15a 내지 도 15c는 도 14의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도들이다. 도 1 내지 도 3c을 함께 참조하여 설명하고, 도 1 내지 도 3c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 14를 참조하면, 본 실시예의 반도체 패키지의 제조방법은, 도 6에서와 같이, 웨이퍼들 각각에 해당 소자들을 형성한다. 이후, 제1 웨이퍼(100S) 상에 제2 웨이퍼(200S)를 웨이퍼온웨이퍼 구조로 적층하여 적층 웨이퍼(SW, SW')를 형성하고, 계속해서, 적층 웨이퍼(SW, SW')를 제3 웨이퍼(300S) 상에 웨이퍼온웨이퍼 구조로 적층하여 3층 구조의 전체 적층 웨이퍼(SWT)를 형성한다. 전체 적층 웨이퍼(SWT)의 적층 구조는, 하기의 도 15a 내지 도 15c를 통해 알 수 있듯이 다양한 구조를 가질 수 있다.
도 15a를 참조하면, 제1 전체 적층 웨이퍼(SWT1)에서, 적층 웨이퍼(SW)는 전면대전면 본딩 형태의 적층 구조를 가질 수 있다. 또한, 적층 웨이퍼(SW)는 제1 웨이퍼(100S)의 칩 패드들(122)이 제2 웨이퍼(200S)의 대응하는 칩 패드들(222)에 바로 콘택하는 패드대패드 본딩을 통한 적층 구조를 가질 수 있다. 그러나 적층 웨이퍼(SW)의 적층 구조가 패드대패드 본딩을 통한 적층 구조에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 적층 웨이퍼(SW)는 ACF를 이용한 본딩을 통한 적층 구조를 가질 수도 있다.
적층 웨이퍼(SW)에서, 제1 웨이퍼(100S)의 칩 패드들(122)과 제2 웨이퍼(200S)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, 제2 웨이퍼(200S)의 관통 전극(110) 및 하부 패드(105)는 제2 피치(P2)를 가질 수 있다. 하기에 설명하는 바와 같이, 적층 웨이퍼(SW)가 패드대패드 본딩을 통해 제3 웨이퍼(300S) 상에 적층되므로, 제2 피치(P2)는 제1 피치(P1)와 거의 유사할 수 있다.
적층 웨이퍼(SW)는 제3 웨이퍼(300S) 상에 전면대후면 본딩 형태로 적층될 수 있다. 다시 말해서, 적층 웨이퍼(SW)의 제1 웨이퍼(100S)의 비액티브 면이 제3 웨이퍼(300S)의 액티브 면을 마주하는 형태로 적층 웨이퍼(SW)가 제3 웨이퍼(300S) 상에 적층될 수 있다. 또한, 적층 웨이퍼(SW)는 패드대패드 본딩을 통해 제3 웨이퍼(300S) 상에 적층될 수 있다. 그에 따라, 적층 웨이퍼(SW)의 제1 웨이퍼(100S)의 하부 패드들(105)이 제3 웨이퍼(300S)의 대응하는 칩 패드들(322)에 바로 콘택할 수 있다. 제3 웨이퍼(300S)의 관통 전극들(310) 및 하부 패드들(305)은 제3 피치(P3)를 가질 수 있다. 이러한 제1 전체 적층 웨이퍼(SWT1)는, 소잉 공정 후에, 도 3a에 도시된 구조에 대응할 수 있다.
도 15b를 참조하면, 제2 전체 적층 웨이퍼(SWT2)에서, 적층 웨이퍼(SW)는 전면대전면 본딩 형태의 적층 구조, 및 패드대패드 본딩을 통한 적층 구조를 가질 수 있다. 그러나 실시예에 따라, 적층 웨이퍼(SW)는 ACF를 이용한 본딩을 통한 적층 구조를 가질 수도 있다. 적층 웨이퍼(SW)에서, 제1 웨이퍼(100S)의 칩 패드들(122)과 제2 웨이퍼(200S)의 칩 패드들(222)은 제1 피치(P1)를 가지며, 제2 웨이퍼(200S)의 관통 전극(110) 및 하부 패드(105)는 제2 피치(P2)를 가질 수 있다. 하기에 설명하는 바와 같이, 적층 웨이퍼(SW)가 ACF를 이용한 본딩을 통해 제3 웨이퍼(300S) 상에 적층되므로, 제2 피치(P2)는 제1 피치(P1)와 거의 유사할 수 있다.
적층 웨이퍼(SW)는 제3 웨이퍼(300S) 상에 전면대후면 본딩 형태로 적층될 수 있다. 또한, 적층 웨이퍼(SW)는 ACF(150)를 이용한 본딩을 통해 제3 웨이퍼(300S) 상에 적층될 수 있다. 그에 따라, 적층 웨이퍼(SW)의 제1 웨이퍼(100S)의 하부 패드들(105)과 제3 웨이퍼(300S)의 칩 패드들(322)은 서로 대응하는 위치에 배치될 수 있다. 제3 웨이퍼(300S)의 관통 전극들(310) 및 하부 패드들(305)은 제3 피치(P3)를 가질 수 있다. 이러한 제2 전체 적층 웨이퍼(SWT2)는, 소잉 공정 후에, 도 3b에 도시된 구조에 대응할 수 있다.
도 15c를 참조하면, 제3 전체 적층 웨이퍼(SWT3)에서, 적층 웨이퍼(SW')는 전면대전면 본딩 형태의 적층 구조, 및 패드대패드 본딩을 통한 적층 구조를 가질 수 있다. 그러나 실시예에 따라, 적층 웨이퍼(SW')는 ACF를 이용한 본딩을 통한 적층 구조를 가질 수도 있다.
적층 웨이퍼(SW')에서, 제1 웨이퍼(100S)의 칩 패드들(122)과 제2 웨이퍼(200S)의 칩 패드들(222)은 제1 피치(P1)를 가질 수 있다. 또한, 제2 웨이퍼(200S)의 관통 전극들(110) 및 하부 패드들(105)은 제2 피치(P2')를 가질 수 있다. 하기에 설명하는 바와 같이, 적층 웨이퍼(SW')가 접속 부재(130)를 이용한 본딩을 통해 제3 웨이퍼(300S) 상에 적층되므로, 제2 피치(P2')는 제1 피치(P1)보다 클 수 있다. 한편, 적층 웨이퍼(SW')가 제3 웨이퍼(300S)로 적층되기 전에, 적층 웨이퍼(SW')의 하면 상에는 범핑 공정을 통해 접속 부재(130)가 부착될 수 있다.
적층 웨이퍼(SW')는 제3 웨이퍼(300S) 상에 후면대후면 본딩 형태로 적층될 수 있다. 다시 말해서, 적층 웨이퍼(SW')의 제1 웨이퍼(100S)의 비액티브 면이 제3 웨이퍼(300S)의 비액티브 면을 마주하는 형태로 적층 웨이퍼(SW')가 제3 웨이퍼(300S) 상에 적층될 수 있다. 또한, 적층 웨이퍼(SW')는 접속 부재(130)를 이용한 본딩을 통해 제3 웨이퍼(300S) 상에 적층될 수 있다. 그에 따라, 적층 웨이퍼(SW')의 제1 웨이퍼(100S)의 하부 패드들(105)이 접속 부재(130)를 매개체로 하여 제3 웨이퍼(300S)의 대응하는 하부 패드들(305)에 연결될 수 있다. 제3 웨이퍼(300S)의 관통 전극들(310) 및 하부 패드들(305)은 제3 피치(P3)를 가질 수 있다. 제3 피치(P3)는 제2 피치(P2')와 실질적으로 동일할 수 있다. 이러한 제3 전체 적층 웨이퍼(SWT3)는, 소잉 공정 후에, 도 3c에 도시된 구조에 대응할 수 있다.
도 16을 참조하면, 전체 적층 웨이퍼(SWT)의 형성 후, 제3 웨이퍼(300S)의 하면 상에 범핑 공정을 통해 접속 부재(330)를 형성한다. 제3 웨이퍼(300S)의 하면은 전체 적층 웨이퍼(SWT)가 제1 또는 제2 전체 적층 웨이퍼(SWT1, SW2)의 구조를 가지는지, 또는 제3 전체 적층 웨이퍼(SWT3)의 구조를 가지는지에 따라 달라질 수 있다. 구체적으로 전체 적층 웨이퍼(SWT)가 제1 또는 제2 전체 적층 웨이퍼(SWT1, SW2) 구조를 갖는 경우, 적층 웨이퍼(SW)가 제3 웨이퍼(300S) 상에 전면대후면 본딩 형태로 적층되므로, 접속 부재(330)는 제3 웨이퍼(300S)의 비액티브 면 상에 부착될 수 있다. 한편, 전체 적층 웨이퍼(SWT)가 제3 전체 적층 웨이퍼(SWT3) 구조를 갖는 경우, 적층 웨이퍼(SW')가 제3 웨이퍼(300S) 상에 후면대후면 본딩 형태로 적층되므로, 접속 부재(330)는 제3 웨이퍼(300S)의 액티브 면 상에 부착될 수 있다.
이후, 전체 적층 웨이퍼(SWT)를 소잉 공정을 통해 개별화하여, 로직 칩(300, 300a)과 적층 구조체(SS)의 3층 적층 구조체를 형성한다. 3층 적층 구조체는 예컨대, 도 3a 내지 도 3c에 도시된 구조들에 대응할 수 있다. 계속해서, 3층 적층 구조체를 패키지 기판(400) 상에 접속 부재(330) 및 언더필(350)을 통해 적층하고, 패키지 기판(400) 상에 밀봉재를 형성함으로써, 도 1의 반도체 패키지(1000)를 제조할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000, 1000', 1000", 1000a, 1000b: 반도체 패키지, 100: IVR 칩, 100S, 200S, 300S, 300S1, 300S2: 웨이퍼, 101, 201, 301: 바디, 105, 305: 하부 패드, 110, 310: 관통 전극, 120, 220, 320: 배선층, 122, 222, 322: 칩 패드, 130, 330: 접속 부재, 150: ACF, 160: 접착 필름, 160a, 350: 언더필, 200: 수동 소자 칩, 300, 300', 300a, 300b: 로직 칩, 400: 패키지 기판, 420: 외부 접속 부재,

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 적층되고, 로직 소자들을 구비한 로직 칩; 및
    상기 로직 소자들의 전압을 조절하기 위한 회로를 구비한 IVR(Integrated Voltage Regulator) 칩, 및 상기 IVR 칩 상에 적층되고 인덕터를 구비한 수동 소자 칩을 구비한 적층 구조체;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 적층 구조체는 상기 로직 칩 상에 적층된 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 로직 칩은, 적어도 2개의 서로 다른 전압을 사용하는 상기 로직 소자들을 구비하고,
    상기 로직 칩 상에 상기 적층 구조체가 적어도 2개 적층된 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 적층 구조체는 상기 로직 칩에 인접하여 상기 패키지 기판 상에 적층된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 적층 구조체에서, 상기 수동 소자 칩은 액티브 면들이 서로 마주보는 전면대전면(front-to-front) 본딩 형태로 상기 IVR 칩 상에 적층된 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 전면대전면 본딩은 구리 패드들 간의 결합인 패드대패드(pad-to-pad) 본딩이거나, 또는 ACF(Anisotropic Conductive Film)을 이용한 본딩인 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 IVR 칩 및 상기 로직 칩 중 적어도 하나는 관통 전극을 포함하고,
    상기 IVR 칩의 비액티브 면이 상기 로직 칩의 액티브 면을 바라보는 전면대후면(front-to-back) 본딩 형태, 또는 상기 IVR 칩의 비액티브 면이 상기 로직 칩의 비액티브 면을 바라보는 후면대후면(back-to-back) 본딩 형태로 상기 적층 구조체가 상기 로직 칩 상에 적층된 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 전면대후면 본딩 및 후면대후면 본딩 각각은 패드대패드 본딩, ACF를 이용한 본딩, 및 접속 부재를 이용한 본딩 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 적층 구조체가 상기 로직 칩 상에 적층된 경우, 상기 로직 칩은 관통 전극을 포함하고,
    상기 적층 구조체가 상기 로직 칩에 인접하여 상기 패키지 기판 상에 적층된 경우, 상기 로직 칩은 관통 전극을 포함하지 않으며,
    상기 로직 칩은 접속 부재를 이용하여 상기 패키지 기판 상에 적층된 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 실장되고, 로직 소자들을 구비한 로직 칩;
    상기 로직 소자들의 전압을 조절하기 위한 회로를 구비하고, 상기 로직 칩 상에 적층된 제1 IVR 칩; 및
    상기 제1 IVR 칩 상에 적층되고, 인덕터를 구비한 제1 수동 소자 칩;을 포함하고,
    상기 제1 수동 소자 칩은 상기 액티브 면들이 서로 마주보는 전면대전면 본딩 형태로 상기 IVR 칩 상에 적층되며,
    상기 제1 수동 소자 칩 또는 제1 IVR 칩의 패드들 간의 피치는 10㎛ 이하인, 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 IVR 칩 및 상기 로직 칩 중 적어도 하나는 관통 전극을 포함하며,
    상기 제1 IVR 칩의 비액티브 면이 상기 로직 칩의 액티브 면을 바라보는 전면대후면 본딩 형태, 또는 상기 제1 IVR 칩의 비액티브 면이 상기 로직 칩의 비액티브 면을 바라보는 후면대후면 본딩 형태로 상기 제1 IVR 칩이 상기 로직 칩 상에 적층된 것을 특징으로 하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 전면대후면 본딩 및 후면대후면 본딩 각각은 패드대패드 본딩, ACF를 이용한 본딩, 및 접속 부재를 이용한 본딩 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 제1 IVR 칩의 패드들이 대응하는 상기 로직 칩의 패드들에 콘택하는 형태로, 상기 제1 IVR 칩이 상기 로직 칩 상에 적층된 경우, 상기 패드들 간의 피치는 5㎛ 내지 10㎛이고,
    상기 제1 IVR 칩이 접속 부재들을 이용하여 상기 로직 칩 상에 적층된 경우, 상기 접속 부재들 간의 피치는 50㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 로직 칩 상에 상기 제1 IVR 칩에 인접하여 적층된 적어도 하나의 제2 IVR 칩, 및 상기 제2 IVR 칩 상에 적층된 제2 수동 소자 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1 웨이퍼에 VR(Voltage Regulator)을 형성하고, 제2 웨이퍼에 인덕터를 포함한 수동 소자들을 형성하며, 제3 웨이퍼에 로직 소자들을 형성하는 단계;
    액티브 면들이 서로 마주보는 전면대전면 본딩 형태로 상기 제1 웨이퍼 상에 제2 웨이퍼를 적층하여 적층 웨이퍼를 형성하는 단계;
    상기 적층 웨이퍼를 소잉하여, 하부에 IVR 칩 및 상부에 수동 소자 칩을 구비한 제1 적층 구조체를 형성하는 단계;
    상기 제1 적층 구조체를 상기 제3 웨이퍼 상에 적층하는 단계;
    상기 제3 웨이퍼를 소잉하여 하부에 로직 칩 및 상부에 상기 제1 적층 구조체를 구비한 제2 적층 구조체를 형성하는 단계; 및
    상기 제2 적층 구조체를 패키지 기판 상에 적층하는 단계;를 포함하는 반도체 패키지 제조방법.
  16. 제15 항에 있어서,
    상기 제3 웨이퍼에 로직 소자들을 형성하는 단계에서, 상기 제2 웨이퍼 및 제3 웨이퍼 중 적어도 하나에 관통 전극을 형성하고,
    상기 제3 웨이퍼 상에 적층하는 단계에서,
    상기 IVR 칩의 비액티브 면이 상기 로직 칩의 액티브 면을 바라보는 전면대후면 본딩 형태, 또는 상기 IVR 칩의 비액티브 면이 상기 로직 칩의 비액티브 면을 바라보는 후면대후면 본딩 형태로 상기 제1 적층 구조체를 상기 제3 웨이퍼 상에 적층하는 것을 특징으로 하는 반도체 패키지 제조방법.
  17. 제16 항에 있어서,
    상기 제3 웨이퍼 상에 적층하는 단계에서,
    상기 IVR 칩의 패드가 대응하는 상기 로직 칩의 패드에 콘택하는 형태로 상기 제1 적층 구조체를 상기 로직 칩 상에 적층하거나, 또는 접속 부재를 이용하여 상기 제1 적층 구조체를 상기 로직 칩 상에 적층하는 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제15 항에 있어서,
    상기 제3 웨이퍼 상에 적층하는 단계에서,
    적어도 2개의 상기 제1 적층 구조체를 대응하는 하나의 상기 로직 칩 상에 적층하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제1 웨이퍼에 VR을 형성하고, 제2 웨이퍼에 인덕터를 포함한 수동 소자들을 형성하며, 제3 웨이퍼에 로직 소자들을 형성하는 단계;
    상기 제1 웨이퍼 상에 제2 웨이퍼를 적층하여 제1 적층 웨이퍼를 형성하는 단계;
    상기 제3 웨이퍼 상에 상기 제1 적층 웨이퍼를 적층하여 제2 적층 웨이퍼를 형성하는 단계;
    상기 제2 적층 웨이퍼를 소잉하여, 하부로부터 로직 칩, IVR 칩, 및 수동 소자 칩이 차례로 적층된 적층 구조체를 형성하는 단계; 및
    상기 적층 구조체를 패키지 기판 상에 적층하는 단계;를 포함하는 반도체 패키지 제조방법.
  20. 제19 항에 있어서,
    상기 제3 웨이퍼에 로직 소자들을 형성하는 단계에서, 상기 제2 웨이퍼 및 제3 웨이퍼 중 적어도 하나에 관통 전극을 형성하며,
    상기 제1 적층 웨이퍼를 형성하는 단계에서,
    액티브 면들이 서로 마주보는 전면대전면 본딩 형태로 상기 제1 웨이퍼 상에 제2 웨이퍼를 적층하는 것을 특징으로 하는 반도체 패키지 제조방법.
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