KR20210077186A - Semiconductor package - Google Patents

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KR20210077186A
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김준성
배성환
백상진
오화섭
최재훈
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삼성전자주식회사
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Abstract

According to one embodiment of the present invention, a semiconductor package comprises: a connection structure including a redistribution layer; a semiconductor chip disposed on the connection structure, and electrically connected to the redistribution layer; an outer connection member spaced apart from the semiconductor chip on the connection structure, and electrically connected to the redistribution layer; an encapsulant for covering an upper side of each of the outer connection member and the semiconductor chip; a first metal pattern layer disposed on an upper surface of the encapsulant; an insulating material disposed on the upper surface of the encapsulant, and covering the first metal pattern layer; and a second metal pattern layer disposed on an upper surface of the insulating material. The first metal pattern layer is located at a level between a lower surface of the second metal pattern layer and an upper surface of the outer connection member. Also, the first metal pattern layer is electrically connected to the outer connection member through a path passing through the second metal pattern layer. Accordingly, excellent signal and power characteristics can be ensured.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있다. 서로 다른 반도체칩을 포함하는 반도체 패키지의 패키지 온 패키지(POP: Package on Package) 적용을 위해, 반도체 패키지 구조에서 백사이드 회로를 형성하는 것이 요구되고 있으며, 칩의 특성의 고도화 및 면적 감소 요구에 맞추어 백사이드 회로의 라인 및 스페이스에 대한 요구치가 증가하고 있다.In recent years, packaging technology to achieve light, thin and compact has been actively researched. In order to apply a package on package (POP) of a semiconductor package including different semiconductor chips, it is required to form a backside circuit in a semiconductor package structure. Demands on lines and space in circuits are increasing.

본 발명이 해결하고자 하는 과제들 중 하나는 우수한 신호 및 파워 특성 확보가 가능한 반도체 패키지를 제공하는 것이다.One of the problems to be solved by the present invention is to provide a semiconductor package capable of securing excellent signal and power characteristics.

전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 재배선층을 포함하는 연결구조체, 상기 연결구조체 상에 배치되며 상기 재배선층과 전기적으로 연결되는 반도체칩, 상기 연결구조체 상에서 상기 반도체칩과 이격되며 상기 재배선층과 전기적으로 연결되는 외측 연결 부재, 상기 외측 연결 부재 및 상기 반도체칩 각각의 상측을 덮는 봉합재, 상기 봉합재의 상면에 배치된 제1금속패턴층, 상기 봉합재의 상면에 배치되며, 상기 제1금속패턴층을 덮는 절연재, 및 상기 절연재의 상면에 배치된 제2금속패턴층을 포함하며, 상기 제1금속패턴층은 상기 제2금속패턴층의 하면 및 상기 외측 연결 부재의 상면 사이의 레벨에 위치하며, 상기 제1금속패턴층은 상기 제2금속패턴층을 경유하는 경로를 통하여 상기 외측 연결 부재와 전기적으로 연결된 반도체 패키지를 제공한다.As a means of solving the above problems, an embodiment of the present invention provides a connection structure including a redistribution layer, a semiconductor chip disposed on the connection structure and electrically connected to the redistribution layer, and the semiconductor chip and the semiconductor chip on the connection structure. An outer connecting member spaced apart and electrically connected to the redistribution layer, an encapsulant covering an upper side of each of the outer connecting member and the semiconductor chip, a first metal pattern layer disposed on an upper surface of the encapsulant, and disposed on the upper surface of the encapsulant, , an insulating material covering the first metal pattern layer, and a second metal pattern layer disposed on an upper surface of the insulating material, wherein the first metal pattern layer includes a lower surface of the second metal pattern layer and an upper surface of the outer connecting member It is located at a level between the first metal pattern layer and provides a semiconductor package electrically connected to the outer connection member through a path passing through the second metal pattern layer.

본 발명의 실시예들에 따르면, 패키지의 백사이드 측에 서로 다른 레벨에 배치되는 제1 및 제2금속패턴층을 도입함으로써, 우수한 신호 및 파워 특성 확보가 가능한 반도체 패키지를 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a semiconductor package capable of securing excellent signal and power characteristics by introducing the first and second metal pattern layers disposed at different levels on the backside side of the package.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 내지 도 2h는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 도 1의 반도체 패키지가 다른 패키지와 결합한 상태를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2A to 2H are cross-sectional views schematically illustrating a method of manufacturing the semiconductor package of FIG. 1 .
3 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
5 is a cross-sectional view illustrating a state in which the semiconductor package of FIG. 1 is combined with another package.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor package 100A according to an embodiment of the present invention.

도 1을 참조하면, 일 실시예에 따른 반도체 패키지(100A)는 관통홀(110H)을 가지며 한층 이상의 배선층(112a, 112b, 112c)을 포함하는 외측 연결 부재(110), 외측 연결 부재(110)의 관통홀(110H)에 배치된 반도체칩(120), 외측 연결 부재(110) 및 반도체칩(120) 각각의 하측에 배치되며 상기 반도체칩(120)과 전기적으로 연결되는 한층 이상의 재배선층(142)을 포함하는 연결구조체(140), 외측 연결 부재(110) 및 반도체칩(120) 각각의 상측을 덮으며 외측 연결 부재(110)의 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이를 채우는 봉합재(130a), 봉합재(130a)의 상면에 배치된 제1금속패턴층(132), 봉합재(130a)의 상면에 배치되며 제1금속패턴층(132)을 덮는 절연재(130b), 및 절연재(130b)의 상면에 배치된 제2금속패턴층(134)을 포함한다. 제1금속패턴층(132)은 제2금속패턴층(134)의 하면과 외측 연결 부재(110)의 배선층(112a, 112b, 112c) 중 최상측의 배선층(112c)의 상면 사이의 레벨에 위치한다. 이때, 제1금속패턴층(132)은 제2금속패턴층(134)을 경유하는 경로(P)를 통하여 외측 연결 부재(110)의 최상측의 배선층(112c)과 전기적으로 연결된다. 보다 구체적으로는, 일례에 따른 반도체 패키지(100A)는 절연재(130b)를 관통하며 제1금속패턴층(132) 및 제2금속패턴층(134)을 전기적으로 연결하는 제1금속비아(135), 및 봉합재(130a) 및 절연재(130b)를 관통하며 제2금속패턴층(134) 및 최상측 배선층(112c)을 전기적으로 연결하는 제2금속비아(137)를 더 포함하며, 이때 경로(P)는 제1금속패턴층(132), 제1금속비아(135), 제2금속패턴층(134), 제2금속비아(137), 및 최상측 배선층(112c)을 이 순서로 또는 반대로 경유한다.Referring to FIG. 1 , a semiconductor package 100A according to an embodiment has a through hole 110H and includes an outer connecting member 110 and an outer connecting member 110 including one or more wiring layers 112a, 112b, and 112c. One or more redistribution layers 142 disposed under each of the semiconductor chip 120 , the outer connection member 110 , and the semiconductor chip 120 disposed in the through hole 110H of the semiconductor chip 120 and electrically connected to the semiconductor chip 120 . ) covering the upper side of each of the connection structure 140 , the outer connection member 110 and the semiconductor chip 120 , and the wall surface of the through hole 110H of the outer connection member 110 and the side surface of the semiconductor chip 120 . The encapsulant 130a filling the gap, the first metal pattern layer 132 disposed on the upper surface of the encapsulant 130a, the insulating material disposed on the upper surface of the encapsulant 130a and covering the first metal pattern layer 132 ( 130b), and a second metal pattern layer 134 disposed on the upper surface of the insulating material 130b. The first metal pattern layer 132 is positioned at a level between the lower surface of the second metal pattern layer 134 and the upper surface of the uppermost wiring layer 112c among the wiring layers 112a, 112b, and 112c of the outer connection member 110 . do. At this time, the first metal pattern layer 132 is electrically connected to the uppermost wiring layer 112c of the outer connection member 110 through the path P passing through the second metal pattern layer 134 . More specifically, in the semiconductor package 100A according to an example, the first metal via 135 passes through the insulating material 130b and electrically connects the first metal pattern layer 132 and the second metal pattern layer 134 . , and a second metal via 137 penetrating through the encapsulant 130a and the insulating material 130b and electrically connecting the second metal pattern layer 134 and the uppermost wiring layer 112c, wherein the path ( P) is the first metal pattern layer 132 , the first metal via 135 , the second metal pattern layer 134 , the second metal via 137 , and the uppermost wiring layer 112c in this order or in reverse. pass through

한편, 상술한 바와 같이 최근 프리미엄급 스마트폰 제품의 전기적 특성 개선 및 공간의 효율적 활용을 위해, 그리고 서로 다른 반도체칩을 포함하는 반도체 패키지의 패키지 온 패키지(POP) 적용을 위해, 반도체 패키지 구조에서 백사이드 회로를 형성하는 것이 요구되고 있으며, 칩의 특성의 고도화 및 면적 감소 요구에 맞추어 백사이드 회로의 라인 및 스페이스에 대한 요구치가 증가하고 있다. 예를 들면, 어플리케이션 프로세서 패키지 상에 메모리 패키지를 적층한 패키지 온 패키지 구조가 요구되고 있으며, 이를 위해서 어플리케이션 프로세서의 미세 설계의 백사이드 회로의 도입이 요구되고 있다.On the other hand, as described above, for the improvement of electrical characteristics of recent premium smartphone products and efficient use of space, and for package-on-package (POP) application of semiconductor packages including different semiconductor chips, the backside circuit in the semiconductor package structure is required, and the requirements for the line and space of the backside circuit are increasing in line with the demands for advancement of chip characteristics and reduction of area. For example, a package-on-package structure in which a memory package is stacked on an application processor package is required, and for this purpose, introduction of a micro-designed backside circuit of the application processor is required.

이에, 반도체칩을 밀봉하는 몰딩재의 상면에 도금으로 백사이드 회로를 형성하는 기술이 제안되고 있다. 한편, 최근에는 메모리 용량 및 속도 증가로 인하여 우수한 신호 및 파워 특성의 확보가 요구되고 있으나, 이와 같이 하나의 층에 백사이드 회로를 형성하는 경우에는, 우수한 신호 및 파워 특성의 확보가 어렵다. 이러한 문제를 해결하기 위하여, 몰딩재 상에 절연층을 추가로 적층하고, 추가로 적층된 절연층에 백사이드 회로를 더 형성하는 것을 고려해볼 수 있으나, 이 경우 비아 형성 공정이 추가되며, 또한 전체 두께가 두꺼워지는 문제가 있다.Accordingly, a technique for forming a backside circuit by plating on an upper surface of a molding material for sealing a semiconductor chip has been proposed. Meanwhile, in recent years, it is required to secure excellent signal and power characteristics due to an increase in memory capacity and speed. However, when the backside circuit is formed in one layer as described above, it is difficult to secure excellent signal and power characteristics. In order to solve this problem, it may be considered to additionally laminate an insulating layer on the molding material and further form a backside circuit on the additionally laminated insulating layer, but in this case, a via forming process is added, and the overall thickness There is a problem of thickening.

반면, 일례에 따른 반도체 패키지(100A)는 기본적으로 서로 다른 레벨에 배치된 제1 및 제2금속패턴층(132, 134)을 백사이드 회로로 포함하는바, 신호 패턴과 그라운드 패턴의 적절한 배치를 통하여 우수한 신호 및 파워 특성을 확보할 수 있다. 특히, 봉합재(130a)의 상면에 형성한 제1금속패턴층(132)을 직접적으로 외측 연결 부재(110)의 최상측 배선층(112c)과 연결하는 것이 아니라, 제2금속패턴층(134)을 경유하는 경로(P), 구체적으로는 제1금속비아(135)와 제2금속패턴층(134)과 제2금속비아(137)를 경유하는 경로(P)를 통하여 전기적으로 연결한다. 이 경우, 제1금속패턴층(132)과 외측 연결 부재(110)의 최상측 배선층(112c) 사이에는 이들을 연결하는 별도의 금속비아가 존재하지 않으며, 따라서 비아 공정을 한번 생략할 수 있음은 물론이며, 비아 도금이 불필요하기 때문에 제1금속패턴층(132)의 도금 두께를 낮출 수 있어, 결과적으로 패키지(100A)의 전체 두께 역시 낮출 수 있다.On the other hand, the semiconductor package 100A according to an example basically includes the first and second metal pattern layers 132 and 134 disposed at different levels as a backside circuit, and through proper arrangement of the signal pattern and the ground pattern, Excellent signal and power characteristics can be secured. In particular, rather than directly connecting the first metal pattern layer 132 formed on the upper surface of the encapsulant 130a to the uppermost wiring layer 112c of the outer connection member 110, the second metal pattern layer 134 It is electrically connected through a path P passing through, specifically, a path P passing through the first metal via 135 , the second metal pattern layer 134 and the second metal via 137 . In this case, there is no separate metal via connecting them between the first metal pattern layer 132 and the uppermost wiring layer 112c of the outer connection member 110, and thus the via process can be omitted once. Since the via plating is unnecessary, the plating thickness of the first metal pattern layer 132 may be reduced, and consequently the overall thickness of the package 100A may also be reduced.

이러한 관점에서, 제1금속패턴층(132)의 두께(t1)는 제2금속패턴층(134)의 두께(t2) 및/또는 외측 연결 부재(110)의 최상측 배선층(112c)의 두께(t3) 대비 얇을 수 있다. 또한, 제2금속패턴층(134)의 두께(t2) 역시 보다 박형화를 위하여 외측 연결 부재(110)의 최상측 배선층(112c)의 두께 대비 얇을 수 있다. 또한, 제1금속비아(135)의 높이(h1)는 제2금속비아(137)의 높이(h2) 보다 작을 수 있다. 이를 통하여, 패키지(100A)의 전체 두께를 최대한 낮출 수 있다.From this point of view, the thickness t1 of the first metal pattern layer 132 is the thickness t2 of the second metal pattern layer 134 and/or the thickness of the uppermost wiring layer 112c of the outer connection member 110 ( t3) may be thinner. In addition, the thickness t2 of the second metal pattern layer 134 may also be thinner than the thickness of the uppermost wiring layer 112c of the outer connection member 110 in order to further reduce the thickness. Also, the height h1 of the first metal via 135 may be smaller than the height h2 of the second metal via 137 . Through this, the overall thickness of the package 100A may be reduced as much as possible.

한편, 제1금속패턴층(132) 및 제2금속패턴층(134)은 그라운드 패턴 및 신호 패턴을 모두 포함할 수 있다. 다만, 본 발명의 다른 실시예에서는, 보다 넓은 그라운드 면의 제공을 위하여 제1금속패턴층(132)은 그라운드 패턴 위주로 설계하고, 보다 짧은 신호 경로를 위하여 제2금속패턴층(134)을 신호 패턴 위주로 설계함으로써, 신호 및 파워 특성을 모두 개선할 수 있다. 이 경우, 제1금속패턴층(132)의 그라운드 패턴은 제1금속비아(135)의 그라운드용 비아와 제2금속패턴층(134)의 그라운드 패턴과 제2금속비아(137)의 그라운드용 비아를 이 순서로 또는 반대로 경유하는 경로로 최상측 배선층(112c)의 그라운드 패턴과 전기적으로 연결될 수 있다. 또한, 제2금속패턴층(134)의 신호 패턴은 제2금속비아(137)의 신호용 비아를 통하여 최상측 배선층(112c)의 신호 패턴과 최단의 경로로 전기적으로 연결될 수 있다. 더불어, 제1금속패턴층(132)을 통하여 패키지(100A) 상부에서 워피지 제어도 가능할 수 있다.Meanwhile, the first metal pattern layer 132 and the second metal pattern layer 134 may include both a ground pattern and a signal pattern. However, in another embodiment of the present invention, in order to provide a wider ground surface, the first metal pattern layer 132 is mainly designed as a ground pattern, and the second metal pattern layer 134 is used as a signal pattern for a shorter signal path. By mainly designing, both signal and power characteristics can be improved. In this case, the ground pattern of the first metal pattern layer 132 includes a ground via of the first metal via 135 , a ground pattern of the second metal pattern layer 134 , and a ground via of the second metal via 137 . may be electrically connected to the ground pattern of the uppermost wiring layer 112c by a path passing through in this order or vice versa. In addition, the signal pattern of the second metal pattern layer 134 may be electrically connected to the signal pattern of the uppermost wiring layer 112c through the signal via of the second metal via 137 through the shortest path. In addition, warpage control may be possible on the upper portion of the package 100A through the first metal pattern layer 132 .

이러한 관점에서, 제1금속패턴층(132)의 봉합재(130a)의 상면을 덮는 평면적은 상기 제2금속패턴층(134)의 절연재(130b)의 상면을 덮는 평면적 보다 클 수 있다. 이는, 제1금속패턴층(132)의 경우 그라운드 패턴 위주로 설계되고, 제2금속패턴층(134)은 신호 패턴 위주로 설계될 수 있기 때문이다. 유사한 관점에서, 반도체칩(120)의 비활성면의 직상의 영역에 있어서, 제1금속패턴층(132)의 금속 비율이 제2금속패턴층(134)의 금속 비율보다 클 수 있다. From this point of view, the planar area covering the upper surface of the encapsulant 130a of the first metal pattern layer 132 may be larger than the planar area covering the upper surface of the insulating material 130b of the second metal pattern layer 134 . This is because the first metal pattern layer 132 may be designed mainly for the ground pattern, and the second metal pattern layer 134 may be designed based on the signal pattern. From a similar point of view, in the region directly above the inactive surface of the semiconductor chip 120 , the metal ratio of the first metal pattern layer 132 may be greater than the metal ratio of the second metal pattern layer 134 .

한편, 일례에 따른 반도체 패키지(100A)는 연결구조체(140)의 하측에 배치되며 재배선층(142) 중 최하측 재배선층(142)의 적어도 일부를 각각 오픈시키는 복수의 제1개구부를 갖는 제1패시베이션층(150), 복수의 제1개구부 상에 각각 배치되며 최하측 재배선층(142)과 각각 전기적으로 연결된 복수의 언더범프금속(160), 제1패시베이션층(150)의 하측에 배치되며 복수의 언더범프금속(160)과 각각 전기적으로 연결된 복수의 전기연결금속(170), 및/또는 절연재(130b)의 상면에 배치되며 제2금속패턴층(134)을 덮으며 제2금속패턴층(134)의 적어도 일부를 각각 오픈시키는 복수의 제2개구부를 갖는 제2패시베이션층(180)을 더 포함할 수 있다.Meanwhile, the semiconductor package 100A according to an example is disposed below the connection structure 140 and has a plurality of first openings for opening at least a portion of the lowermost redistribution layer 142 among the redistribution layers 142 , respectively. The passivation layer 150, a plurality of under-bump metals 160 respectively disposed on the plurality of first openings and electrically connected to the lowermost redistribution layer 142, respectively, are disposed below the first passivation layer 150 and the plurality of is disposed on the upper surface of the plurality of electrically connecting metals 170 and/or the insulating material 130b electrically connected to the under bump metal 160 of the second metal pattern layer 134 and covers the second metal pattern layer ( A second passivation layer 180 having a plurality of second openings each opening at least a portion of 134 may be further included.

이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.Hereinafter, each configuration included in the semiconductor package 100A according to an example will be described in more detail.

외측 연결 부재(110)은 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130a)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 외측 연결 부재(110)은 절연층(111a, 111b)을 관통하는 관통홀(110H)을 가질 수 있다. 관통홀(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품(미도시)이 함께 배치될 수도 있다. 관통홀(110H)은 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 외측 연결 부재(110)은 절연층(111a, 111b) 외에도 배선층(112a, 112b, 112c)과 배선비아(113a, 113b)를 포함하며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서는, 외측 연결 부재(110) 대신 금속 포스트(Metal Post)와 같은 다른 형태의 상하 전기적 연결 경로를 제공할 수 있는 전기연결부재가 도입될 수 있다.The outer connecting member 110 may further improve the rigidity of the package 100A depending on the specific material of the insulating layers 111a and 111b, and may perform a role such as securing the thickness uniformity of the encapsulant 130a. . The outer connection member 110 may have a through hole 110H penetrating the insulating layers 111a and 111b. The semiconductor chip 120 is disposed in the through hole 110H, and a passive component (not shown) may be disposed together if necessary. The through hole 110H may have a wall shape surrounding the semiconductor chip 120 , but is not limited thereto. The outer connection member 110 includes wiring layers 112a, 112b, 112c and wiring vias 113a and 113b in addition to the insulating layers 111a and 111b, and thus can function as an electrical connection member providing a vertical electrical connection path. have. If necessary, instead of the outer connection member 110, an electrical connection member capable of providing another type of vertical electrical connection path such as a metal post may be introduced.

외측 연결 부재(110)은 연결구조체(140)와 접하는 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제3배선층(112c)을 포함한다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3배선층(112a, 112b, 112c)은 연결구조체(140)의 재배선층(142)과 접속비아(143)를 통하여 그 기능에 따라서 접속패드(122)와 전기적으로 연결될 수 있다.The outer connecting member 110 includes a first insulating layer 111a in contact with the connecting structure 140 , a first wiring layer 112a in contact with the connecting structure 140 and buried in the first insulating layer 111a , and a first insulating layer. A second wiring layer 112b disposed on the opposite side of the side where the first wiring layer 112a of (111a) is buried, a second wiring layer 112b disposed on the first insulating layer 111a and covering at least a portion of the second wiring layer 112b It includes a second insulating layer 111b and a third wiring layer 112c disposed on a side opposite to the side where the second wiring layer 112b of the second insulating layer 111b is buried. The first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c have first and second wiring vias 113a and 113a passing through the first and second insulating layers 111a and 111b, respectively. 113b) is electrically connected. The first to third wiring layers 112a, 112b, and 112c may be electrically connected to the connection pad 122 according to their function through the redistribution layer 142 and the connection via 143 of the connection structure 140 .

절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.The material of the insulating layers 111a and 111b is not particularly limited. For example, an insulating material may be used, where the insulating material is a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin in which these resins are mixed with an inorganic filler, for example, ABF (Ajinomoto Build- up Film) and the like may be used. Alternatively, a material in which the above-described resin is impregnated into a core material such as glass fiber, glass cloth, and glass fabric together with an inorganic filler, for example, a prepreg may be used.

배선층(112a, 112b, 112c)은 배선비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.The wiring layers 112a, 112b, and 112c may provide upper/lower electrical connection paths of the package together with the wiring vias 113a and 113b and may serve to redistribute the connection pad 122 . Materials for forming the wiring layers 112a, 112b, and 112c include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium ( Ti) or a metal material such as an alloy thereof may be used. The wiring layers 112a, 112b, and 112c may perform various functions according to the design design of the corresponding layer. For example, it may include a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, and a signal (S) pattern. Here, the signal (S) pattern includes various signals except for the ground (GND) pattern and the power (PWR) pattern, for example, a data signal. The ground (GND) pattern and the power (PWR) pattern may be the same pattern. Also, each of the wiring layers 112a, 112b, and 112c may include various types of via pads and the like. The wiring layers 112a, 112b, and 112c may be formed by a known plating process, and may be composed of a seed layer and a conductor layer, respectively.

배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 구체적으로, 외측 연결 부재(110)은 반도체칩(120) 이상의 두께를 가질 수 있으며, 강성 유지를 위하여 절연층(111a, 111b)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 배선층(112a, 112b, 112c)의 두께도 상대적으로 두꺼울 수 있다. 반면, 연결구조체(140)는 미세회로 및 고밀도 설계가 요구되며, 따라서 절연층(141)의 재료를 감광성 절연물질(PID) 등을 선택하는바, 이에 형성되는 재배선층(142)의 두께도 상대적으로 얇을 수 있다. 배선층(112a, 112b, 112) 각각의 두께는 제1 및 제2금속패턴층(132, 134) 각각의 두께(t2, t3) 보다 두꺼울 수 있다. 특히, 배선층(112a, 112b, 112) 각각의 두께는 제1금속패턴층(132)의 두께(t1) 보다 두꺼울 수 있다. 이에 대한 설명은 상술한 바와 같다.A thickness of each of the wiring layers 112a, 112b, and 112c may be greater than a thickness of each of the redistribution layers 142 . Specifically, the outer connection member 110 may have a thickness greater than or equal to the semiconductor chip 120 , and a prepreg or the like is selected as the material of the insulating layers 111a and 111b to maintain rigidity, and the wiring layer 112a formed thereon. , 112b, 112c) may be relatively thick. On the other hand, the connection structure 140 requires a fine circuit and high-density design. Therefore, a photosensitive insulating material (PID) or the like is selected as the material of the insulating layer 141 , and the thickness of the redistribution layer 142 formed thereon is also relatively high. can be as thin as Each of the wiring layers 112a, 112b, and 112 may have a thickness greater than the respective thicknesses t2 and t3 of the first and second metal pattern layers 132 and 134 . In particular, the thickness of each of the wiring layers 112a, 112b, and 112 may be greater than the thickness t1 of the first metal pattern layer 132 . A description thereof is the same as described above.

제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 연결구조체(140)와 접하는 면과 제1배선층(112a)의 연결구조체(140)와 접하는 면이 단차를 가지는 경우, 봉합재(130a)로 반도체칩(120)과 외측 연결 부재(110)을 캡슐화할 때, 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다.The first wiring layer 112a may be recessed into the first insulating layer 111a. As described above, the first wiring layer 112a is recessed into the first insulating layer 111a so that a surface of the first insulating layer 111a in contact with the connection structure 140 and the connection structure 140 of the first wiring layer 112a are recessed. ), when encapsulating the semiconductor chip 120 and the outer connection member 110 with the encapsulant 130a, the forming material is bleed to prevent contamination of the first wiring layer 112a. can

배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 외측 연결 부재(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선비아(113a, 113b)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The wiring vias 113a and 113b electrically connect the wiring layers 112a, 112b, and 112c formed in different layers, and as a result, an electrical path is formed in the outer connection member 110 . Materials for forming the wiring vias 113a and 113b include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), and titanium (Ti). ), or a metal material such as an alloy thereof. The wiring vias 113a and 113b may include signal vias, power vias, and ground vias, and the power via and ground via may be the same via. Each of the wiring vias 113a and 113b may be a field-type via filled with a metal material, or a conformal-type via in which a metal material is formed along a wall surface of a via hole. In addition, each may have a tapered shape. The wiring vias 113a and 113b may also be formed by a plating process, and may include a seed layer and a conductor layer.

제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.When a hole for the first wiring via 113a is formed, some pads of the first wiring layer 112a may serve as a stopper, and the first wiring via 113a has an upper width equal to that of a lower surface. It may be advantageous for processing to have a tapered shape greater than the width. In this case, the first wiring via 113a may be integrated with the pad pattern of the second wiring layer 112b. In addition, when forming the hole for the second wiring via 113b, some pads of the second wiring layer 112b may serve as a stopper, and the width of the upper surface of the second wiring via 113b is the width of the lower surface. A larger tapered shape may be advantageous for processing. In this case, the second wiring via 113b may be integrated with the pad pattern of the third wiring layer 112c.

한편, 도면에는 도시하지 않았으나, 필요에 따라서 전자파 차폐의 목적이나 방열 목적으로 외측 연결 부재(110)의 관통홀(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 반도체칩(120)을 둘러쌀 수 있다.Meanwhile, although not shown in the drawings, if necessary, a metal layer (not shown) may be disposed on the wall surface of the through hole 110H of the outer connection member 110 for the purpose of electromagnetic wave shielding or heat dissipation, and the metal layer (not shown) Silver may surround the semiconductor chip 120 .

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated in one chip. In this case, the integrated circuit may be, for example, an application processor chip such as a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, an encryption processor, a microprocessor, and a microcontroller, but is limited thereto. A power management integrated circuit (PMIC), a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), a memory chip such as a flash memory, or an analog-to-digital converter, an ASIC (application- specific IC) may be a logic chip or the like.

반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.The semiconductor chip 120 may be an integrated circuit in a bare state in which a separate bump or wiring layer is not formed. However, the present invention is not limited thereto, and may be a packaged type integrated circuit if necessary. The integrated circuit may be formed based on an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), etc. may be used as the base material forming the body 121 of the semiconductor chip 120 . Various circuits may be formed in the body 121 . The connection pad 122 is for electrically connecting the semiconductor chip 120 to other components, and a metal material such as aluminum (Al) may be used as a forming material without any particular limitation. A passivation film 123 for opening the connection pad 122 may be formed on the body 121 , and the passivation film 123 may be an oxide film or a nitride film, or may be a double layer of an oxide film and a nitride film. An insulating film (not shown) may be further disposed at other necessary positions, respectively. Meanwhile, in the semiconductor chip 120 , the surface on which the connection pad 122 is disposed becomes the active surface, and the opposite side becomes the inactive surface. In this case, when the passivation film 123 is formed on the active surface of the semiconductor chip 120 , the positional relationship of the active surface of the semiconductor chip 120 is determined based on the lowermost surface of the passivation film 123 .

봉합재(130a)는 외측 연결 부재(110) 및 반도체칩(120)을 캡슐화한다. 또한, 관통홀(110H)의 적어도 일부를 채운다. 봉합재(130a)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.The encapsulant 130a encapsulates the outer connection member 110 and the semiconductor chip 120 . In addition, at least a portion of the through hole 110H is filled. The encapsulant 130a includes an insulating material, and the insulating material includes a material including an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a reinforcing material such as an inorganic filler therein. The included resin, specifically ABF, FR-4, BT, resin, etc. may be used. In addition, a molding material such as EMC may be used, and if necessary, a photosensitive material, that is, PIE (Photo Imagable Encapsulant) may be used. If necessary, a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated into a core material such as inorganic filler and/or glass fiber may be used.

제1금속패턴층(132)은 봉합재(130a) 상에 배치되어 패키지(100A)에 백사이드 회로를 제공한다. 제1금속패턴층(132)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1금속패턴층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있으나, 바람직하게는 그라운드(GND) 패턴 만을 포함할 수 있다. 그라운드(GND) 패턴은 파워(PWR) 패턴으로도 기능할 수 있다. 제1금속패턴층(132)은 플레이트 형태일 수 있으며, 따라서 별도의 패드 패턴은 포함하지 않을 수 있다. 이러한 플레이트에는 제2금속비아(137)에 의하여 형성된 복수의 아일랜드가 존재할 수 있다. 제1금속패턴층(132)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The first metal pattern layer 132 is disposed on the encapsulant 130a to provide a backside circuit to the package 100A. The first metal pattern layer 132 is also copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or metal materials such as alloys thereof. The first metal pattern layer 132 may perform various functions according to a design design, but may preferably include only a ground (GND) pattern. The ground (GND) pattern may also function as a power (PWR) pattern. The first metal pattern layer 132 may have a plate shape, and thus may not include a separate pad pattern. A plurality of islands formed by the second metal vias 137 may exist in such a plate. The first metal pattern layer 132 may also be formed by a known plating process, and may include a seed layer and a conductor layer.

절연재(130b)는 패키지(100A)의 백사이드 측에 절연층을 더 제공한다. 절연재(130b) 역시 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, 필요에 따라 감광성 재료, 즉 PID를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 절연재(130b)는 봉합재(130a)와 동일한 재료로 형성할 수도 있고, 다른 재료로 형성할 수도 있다. 공정에 따라서는, 이들 사이의 경계는 불분명할 수도 있다.The insulating material 130b further provides an insulating layer on the backside side of the package 100A. The insulating material 130b also includes an insulating material, and the insulating material includes an inorganic filler and a material containing an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a reinforcing material such as an inorganic filler. resin, specifically ABF, FR-4, BT, resin, etc. may be used. In addition, if necessary, a photosensitive material, that is, PID may be used. If necessary, a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated into a core material such as inorganic filler and/or glass fiber may be used. The insulating material 130b may be formed of the same material as the encapsulant 130a or may be formed of a different material. Depending on the process, the boundary between them may be unclear.

제2금속패턴층(134)은 절연재(130b) 상에 배치되어 역시 패키지(100A)에 백사이드 회로를 제공한다. 제2금속패턴층(134)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제2금속패턴층(134)은 설계 디자인에 따라 다양한 기능을 수행할 수 있으며, 바람직하게는 신호(S) 패턴과 그라운드(GND) 패턴을 포함할 수 있다. 그라운드(GND) 패턴은 파워(PWR) 패턴으로도 기능할 수 있다. 제2금속패턴층(134)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 제2금속패턴층(134)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The second metal pattern layer 134 is disposed on the insulating material 130b to also provide a backside circuit to the package 100A. The second metal pattern layer 134 is also copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or metal materials such as alloys thereof. The second metal pattern layer 134 may perform various functions according to a design design, and may preferably include a signal (S) pattern and a ground (GND) pattern. The ground (GND) pattern may also function as a power (PWR) pattern. The second metal pattern layer 134 may include various types of via pads, electrically connecting metal pads, and the like. The second metal pattern layer 134 may also be formed by a known plating process, and may include a seed layer and a conductor layer.

제1금속비아(135)는 봉합재(130a)를 관통하며 제1 및 제2금속패턴층(132, 134)을 전기적으로 연결한다. 제1금속비아(135) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1금속비아(135)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 제1금속비아(135)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제1금속비아(135)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The first metal via 135 passes through the encapsulant 130a and electrically connects the first and second metal pattern layers 132 and 134 . The first metal via 135 is also copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or these may include a metal material such as an alloy of The first metal via 135 may also be a field-type via filled with a metal material, or a conformal-type via in which a metal material is formed along a wall surface of a via hole. Also, it may have a tapered shape in the same direction as the wiring vias 113a and 113b. The first metal via 135 may also include a signal via, a ground via, and a power via, and the power via and the ground via may be the same via. The first metal via 135 may also be formed by a known plating process, and may include a seed layer and a conductor layer.

제2금속비아(137)는 봉합재(130a)와 절연재(130b)를 관통하며 제2금속패턴층(134) 및 외측 연결 부재(110)의 최상측 배선층(112c)을 전기적으로 연결한다. 제2금속비아(137) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제2금속비아(137)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 제2금속비아(137)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제2금속비아(137)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The second metal via 137 passes through the encapsulant 130a and the insulating material 130b and electrically connects the second metal pattern layer 134 and the uppermost wiring layer 112c of the outer connection member 110 . The second metal via 137 is also copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or these may include a metal material such as an alloy of The second metal via 137 may also be a field-type via filled with a metal material or a conformal-type via in which a metal material is formed along a wall surface of a via hole. Also, it may have a tapered shape in the same direction as the wiring vias 113a and 113b. The second metal via 137 may also include a signal via, a ground via, and a power via, and the power via and the ground via may be the same via. The second metal via 137 may also be formed by a known plating process, and may include a seed layer and a conductor layer.

연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 절연층(141)을 관통하며 접속패드(122)와 재배선층(142) 및 외측 연결 부재(110)의 배선층(112a, 112b, 112c) 중 최하측 배선층(112a)과 재배선층(142)을 전기적으로 연결하는 접속비아(143)를 포함한다. 이들은 도면에 도시한 것 보다 많을 수도, 적을 수도 있다.The connection structure 140 may redistribute the connection pad 122 of the semiconductor chip 120 . Through the connection structure 140 , tens of hundreds of connection pads 122 of the semiconductor chips 120 having various functions may be re-wired, respectively, and physically and/or externally according to the function through the electrical connection metal 170 . Or it may be electrically connected. The connection structure 140 passes through the insulating layer 141 , the redistribution layer 142 disposed on the insulating layer 141 , and the insulating layer 141 , and includes the connection pad 122 , the redistribution layer 142 , and the outer connection member. A connection via 143 electrically connecting the lowermost wiring layer 112a and the redistribution layer 142 among the wiring layers 112a, 112b, and 112c of 110 is included. These may be more or less than those shown in the drawings.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하여, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 매우 효과적으로 재배선할 수 있다. 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.An insulating material may be used as the material of the insulating layer 141. In this case, a photosensitive insulating material (PID) may be used as the insulating material, and in this case, it is also possible to introduce a fine pitch through a photo via, microcircuits and Advantageous for high-density design, it is possible to very effectively redistribute tens to millions of connection pads 122 of the semiconductor chip 120 . The insulating layers 141 may have boundaries separated from each other or may have unclear boundaries.

재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.The redistribution layer 142 may redistribute the connection pad 122 of the semiconductor chip 120 to be electrically connected to the electrical connection metal 170 . The material forming the redistribution layer 142 is also copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Metal substances, such as these alloys, can be used. The redistribution layer 142 may also perform various functions according to a design design. For example, it may include a ground (GND) pattern, a power (PWR) pattern, a signal (S) pattern, and the like. The ground (GND) pattern and the power (PWR) pattern may be the same pattern. In addition, the redistribution layer 142 may include various types of via pads, electrically connecting metal pads, and the like.

접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122) 및 외측 연결 부재(110)의 최하측 배선층(112a)을 재배선층(142)과 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 접속비아(143) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 배선비아(113a, 113b)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 접속비아(143)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.The connection via 143 electrically connects the redistribution layers 142 formed in different layers, and also reconnects the connection pad 122 of the semiconductor chip 120 and the lowermost wiring layer 112a of the outer connection member 110 . It is electrically connected to the wiring layer 142 . The connection via 143 may physically contact the connection pad 122 when the semiconductor chip 120 is a bare die. Materials for forming the connection via 143 include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), and titanium (Ti). , or a metal material such as an alloy thereof may be used. The connection via 143 may include a signal via, a power via, a ground via, and the like, and the power via and the ground via may be the same via. The connection vias 143 may also be field-type vias each filled with a metal material, or may be a conformal-type via formed with a metal material along the wall surface of the via hole. Also, each of the wiring vias 113a and 113b may have a tapered shape opposite to that of the wiring vias 113a and 113b. The connection via 143 may also be formed by a plating process, and may include a seed layer and a conductor layer.

제1패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1패시베이션층(150)은 재배선층(142) 중 최하측 재배선층(142)의 적어도 일부를 오픈시키는 개구부를 가진다. 개구부는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구부는 복수의 홀로 구성될 수도 있다. 필요에 따라서, 제1패시베이션층(150)의 하면에는 커패시터와 같은 표면실장 부품이 배치되어 재배선층(142)과 전기적으로 연결될 수 있으며, 결과적으로 반도체칩(120)과도 전기적으로 연결될 수 있다.The first passivation layer 150 is an additional component for protecting the connection structure 140 from external physical and chemical damage. The first passivation layer 150 may include a thermosetting resin. For example, the first passivation layer 150 may be ABF, but is not limited thereto. The first passivation layer 150 has an opening for opening at least a portion of the lowermost redistribution layer 142 among the redistribution layers 142 . The number of openings may be tens to tens of thousands, and may have more or fewer openings. Each opening may be composed of a plurality of holes. If necessary, a surface mount component such as a capacitor may be disposed on the lower surface of the first passivation layer 150 to be electrically connected to the redistribution layer 142 , and as a result, may also be electrically connected to the semiconductor chip 120 .

언더범프금속(160) 역시 부가적인 구성으로, 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 일례에 따른 반도체 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(160)은 수십 내지 수만 개 있을 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 언더범프금속(160)은 제1패시베이션층(150)의 개구부에 형성되어 오픈된 최하측 재배선층(142)과 전기적으로 연결될 수 있다. 언더범프금속(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. The under bump metal 160 is also an additional configuration, and improves the connection reliability of the electrical connection metal 170 , and as a result, the board level reliability of the semiconductor package 100A according to an example can be improved. The number of under bump metal 160 may be tens to tens of thousands, and the number may be higher or lower. Each underbump metal 160 may be formed in the opening of the first passivation layer 150 to be electrically connected to the open lowermost redistribution layer 142 . The under bump metal 160 may be formed by a known metallization method using a metal, but is not limited thereto.

전기연결금속(170) 역시 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 제1패시베이션층(150) 상에 배치되며 각각 언더범프금속(160)과 전기적으로 연결될 수 있다. 전기연결금속(170)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.The electrical connection metal 170 is also an additional configuration, and is a configuration for physically and/or electrically connecting the semiconductor package 100A to the outside. For example, the semiconductor package 100A may be mounted on the main board of the electronic device through the electrical connection metal 170 . The electrical connection metal 170 is disposed on the first passivation layer 150 and may be electrically connected to the under bump metal 160 , respectively. Each of the electrical connection metals 170 may be made of a low-melting-point metal, for example, tin (Sn) or an alloy containing tin (Sn). More specifically, it may be formed of solder or the like, but this is only an example and the material is not particularly limited thereto.

전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.The electrical connection metal 170 may be a land, a ball, a pin, or the like. The electrical connection metal 170 may be formed as a multi-layer or a single layer. When it is formed as a multi-layer, it may include a copper pillar and solder, and when it is formed as a single-layer, it may include tin-silver solder or copper, but again, this is only an example and is not limited thereto. . The number, spacing, arrangement, etc. of the electrical connection metal 170 is not particularly limited, and for those skilled in the art, it can be sufficiently modified according to design matters. For example, the number of the electrical connection metal 170 may be tens to tens of thousands depending on the number of connection pads 122 , and may have a number greater than or less than that of the electrical connection metal 170 .

전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.At least one of the electrical connection metal 170 is disposed in the fan-out area. The fan-out area refers to an area outside the area in which the semiconductor chip 120 is disposed. Compared to the fan-in package, the fan-out package has superior reliability, can implement multiple I/O terminals, and facilitates 3D interconnection. In addition, compared to a BGA (Ball Grid Array) package and LGA (Land Grid Array) package, the package thickness can be manufactured to be thinner, and the price competitiveness is excellent.

제2패시베이션층(180)은 제2금속패턴층(134)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2패시베이션층(180)은 열경화성 수지를 포함할 수 있다. 예컨대, 제2패시베이션층(180) 역시 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2패시베이션층(180)은 제2금속패턴층(134)의 적어도 일부를 오픈시키는 개구부를 가진다. 개구부는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 개구부에 의하여 오픈되는 제2금속패턴층(134)의 표면에는 표면처리층(134P)이 형성될 수 있으며, 표면처리층(134P)은 니켈(Ni)/금(Au)과 귀금속을 포함하는 공지의 도금층일 수 있다. 필요에 따라서, 제2패시베이션층(180)의 상면에는 커패시터와 같은 표면실장 부품이 배치되어 제2금속패턴층(134)과 전기적으로 연결될 수 있으며, 결과적으로 반도체칩(120)과도 전기적으로 연결될 수 있다.The second passivation layer 180 is an additional component for protecting the second metal pattern layer 134 from external physical and chemical damage. The second passivation layer 180 may include a thermosetting resin. For example, the second passivation layer 180 may also be an ABF, but is not limited thereto. The second passivation layer 180 has an opening for opening at least a portion of the second metal pattern layer 134 . The number of openings may be tens to tens of thousands, and may have more or fewer openings. A surface treatment layer 134P may be formed on the surface of the second metal pattern layer 134 opened by the opening, and the surface treatment layer 134P is a well-known material including nickel (Ni)/gold (Au) and a noble metal. may be a plated layer of If necessary, a surface mount component such as a capacitor may be disposed on the upper surface of the second passivation layer 180 to be electrically connected to the second metal pattern layer 134 , and as a result, may also be electrically connected to the semiconductor chip 120 . have.

도 2a 내지 도 2h는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.2A to 2H are cross-sectional views schematically illustrating a method of manufacturing the semiconductor package of FIG. 1 .

도 2a를 참조하면, 먼저, 코어리스 기판을 캐리어로 이용하여 관통홀(110H)을 가지며 복수의 배선층(112a, 112b, 112c)과 복수의 배선비아(113a, 113b)를 포함하는 외측 연결 부재(110)을 형성하고, 테이프(미도시)를 이용하여 바디(121)와 접속패드(122)와 패시베이션막(123) 등으로 구성된 반도체칩(120)을 페이스-다운 형태로 관통홀(110H)에 배치하고, ABF등을 이용하여 봉합재(130a)를 형성한다. 이후 테이프(미도시)는 제거한다. Referring to FIG. 2A , first, an outer connecting member having a through hole 110H using a coreless substrate as a carrier and including a plurality of wiring layers 112a, 112b, 112c and a plurality of wiring vias 113a and 113b ( 110), and using a tape (not shown), the semiconductor chip 120 including the body 121, the connection pad 122, and the passivation film 123 is inserted into the through hole 110H in a face-down form. and forming the encapsulant 130a using ABF or the like. Thereafter, the tape (not shown) is removed.

도 2b를 참조하면, 테이프(미도시)를 제거한 영역에 연결구조체(140)를 형성한다. 연결구조체(140)는 PID 등을 이용하여 절연층(141)을 형성하고, 포토리소그래피 방법으로 비아홀을 형성한 후, 도금으로 재배선층(142)과 접속비아(143)를 형성하는 과정을 반복하여 형성할 수 있다. 도금 공정은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), Tenting 등을 이용할 수 있다.Referring to FIG. 2B , the connection structure 140 is formed in the area from which the tape (not shown) is removed. In the connection structure 140 , the insulating layer 141 is formed using PID, etc., a via hole is formed by a photolithography method, and the process of forming the redistribution layer 142 and the connection via 143 by plating is repeated. can be formed The plating process may use AP (Additive Process), SAP (Semi AP), MSAP (Modified SAP), Tenting, and the like.

도 2c 및 도 2d를 참조하면, 다음으로, ABF 등을 이용하여 제1패시베이션층(150)을 형성하며, 또한 제1패시베이션층(150)에 개구부를 형성한 후 상술한 도금 공정으로 개구부를 채움으로써 복수의 언더범프금속(160)을 형성한다. 봉합재(130a) 상에 상술한 도금 공정으로 제1금속패턴층(132)을 형성한다.Referring to FIGS. 2C and 2D , next, the first passivation layer 150 is formed using ABF, etc., and after forming an opening in the first passivation layer 150, the opening is filled by the above-described plating process. Thus, a plurality of under-bump metals 160 are formed. A first metal pattern layer 132 is formed on the encapsulant 130a by the above-described plating process.

도 2e 및 도 2f를 참조하면, 다음으로, 봉합재(130a) 상에 ABF 등을 이용하여 절연재(130b)를 형성하고, 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 비아홀(135h, 137h)을 형성한다. 다음으로, 절연재(130b 상에 상술한 도금 공정으로 제2금속패턴층(134)을 형성하며, 이때 비아홀(135h, 137h)도 함께 채움으로써 제1 및 제2금속비아(135, 137)를 형성한다.Referring to FIGS. 2E and 2F , next, the insulating material 130b is formed on the encapsulant 130a using ABF, etc., and the via holes 135h and 137h are formed using a laser drill and/or a mechanical drill. to form Next, the second metal pattern layer 134 is formed on the insulating material 130b by the above-described plating process, and at this time, the via holes 135h and 137h are also filled together to form the first and second metal vias 135 and 137 . do.

도 2g 및 도 2h를 참조하면, 다음으로, ABF 등을 이용하여 제2패시베이션층(180)을 형성하며, 또한 제2패시베이션층(180)에 개구부를 형성하여 제2금속패턴층(134)의 적어도 일부를 오픈시킨다. 다음으로, 필요에 따라서 제2금속패턴층(134)의 오픈된 표면에 니켈(Ni)/금(Au) 도금으로 표면처리층(134P)을 형성한다. 또한, 언더범프금속(160) 상에 각각 전기연결금속(170)을 형성한 후, 리플로우(Reflow) 공정을 거친다. 일련의 과정을 통해서 상술한 일례에 따른 반도체 패키지(100A)가 제조될 수 있다.Referring to FIGS. 2G and 2H , next, the second passivation layer 180 is formed using ABF or the like, and an opening is formed in the second passivation layer 180 to form the second metal pattern layer 134 . At least part of it is open. Next, if necessary, a surface treatment layer 134P is formed on the open surface of the second metal pattern layer 134 by nickel (Ni)/gold (Au) plating. In addition, after each electrical connection metal 170 is formed on the under bump metal 160 , a reflow process is performed. The semiconductor package 100A according to the above-described example may be manufactured through a series of processes.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이다.3 is a cross-sectional view illustrating a semiconductor package 100B according to another embodiment of the present invention.

도 3을 참조하면, 다른 실시예에 따른 반도체 패키지(100B)는 상술한 반도체 패키지(100A)에 있어서, 외측 연결 부재(110)이 다른 형태를 가진다. 구체적으로, 외측 연결 부재(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 외측 연결 부재(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.Referring to FIG. 3 , in the semiconductor package 100B according to another embodiment, the outer connecting member 110 has a different shape in the above-described semiconductor package 100A. Specifically, the first and second wiring layers 112a and 112b, the first insulating layer ( ) of which the outer connecting member 110 is disposed on both surfaces of the first insulating layer 111a and the first insulating layer 111a, respectively A second insulating layer 111b, a third insulating layer 111c, and a first wiring layer of the second insulating layer 111b respectively disposed on both surfaces of 111a and covering the first and second wiring layers 112a and 112b, respectively. A third wiring layer 112c disposed on the side opposite to the side where 112a) is buried, a fourth wiring layer 112d disposed on the opposite side to the side where the second wiring layer 112b of the third insulating layer 111c is buried; The first and third wiring layers passing through the first wiring via 113a and the second insulating layer 111b passing through the first insulating layer 111a and electrically connecting the first and second wiring layers 112a and 112b. A second wiring via 113b electrically connecting the 112a and 113c, and a third wiring via passing through the third insulating layer 111c and electrically connecting the second and fourth wiring layers 112b and 112d ( 113c). Since the outer connection member 110 has a larger number of wiring layers 112a, 112b, 112c, and 112d, the connection structure 140 may be further simplified.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 배선층(112a, 112b, 112c) 각각의 두께는 제1 및 제2금속패턴층(132, 134) 각각의 두께(t1, t2) 보다 두꺼울 수 있다.The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to basically maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c are formed to form a larger number of wiring layers 112c and 112d. may have been introduced. From a similar point of view, the first wiring via 113a passing through the first insulating layer 111a is higher than the second and third wiring vias 113b and 113c passing through the second and third build-up layers 111b and 111c. The height and average diameter can be large. In addition, the first wiring via 113a may have an hourglass shape or a cylindrical shape, while the second and third wiring vias 113b and 113c may have opposite taper shapes. Each of the wiring layers 112a, 112b, 112c, and 112d may have a thickness greater than that of the redistribution layer 142 . Each of the wiring layers 112a, 112b, and 112c may have a thickness greater than the respective thicknesses t1 and t2 of the first and second metal pattern layers 132 and 134 .

한편, 다른 일례에 따른 반도체 패키지(100B) 역시 제1금속패턴층(132)은 제2금속패턴층(134)을 경유하는 경로(P)를 통하여 외측 연결 부재(110)의 배선층(112a, 112b, 112c, 112d) 중 최상측의 배선층(112d)과 전기적으로 연결된다. 보다 구체적으로는, 다른 일례에 따른 반도체 패키지(100B) 역시 절연재(130b)를 관통하며 제1금속패턴층(132) 및 제2금속패턴층(134)을 전기적으로 연결하는 제1금속비아(135), 및 봉합재(130a) 및 절연재(130b)를 관통하며 제2금속패턴층(134) 및 최상측 배선층(112d)을 전기적으로 연결하는 제2금속비아(137)를 더 포함하며, 이때 경로(P)는 제1금속패턴층(132), 제1금속비아(135), 제2금속패턴층(134), 제2금속비아(137), 및 최상측 배선층(112d)을 이 순서로 또는 반대로 경유한다. 그 외에 다른 내용은 상술한 일례에 따른 반도체 패키지(100A)에와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, in the semiconductor package 100B according to another example, the first metal pattern layer 132 also includes the wiring layers 112a and 112b of the outer connection member 110 through the path P passing through the second metal pattern layer 134 . , 112c and 112d) are electrically connected to the uppermost wiring layer 112d. More specifically, the semiconductor package 100B according to another example also penetrates the insulating material 130b and electrically connects the first metal pattern layer 132 and the second metal pattern layer 134 to the first metal via 135 . ), and a second metal via 137 penetrating through the encapsulant 130a and the insulating material 130b and electrically connecting the second metal pattern layer 134 and the uppermost wiring layer 112d, wherein the path (P) is the first metal pattern layer 132, the first metal via 135, the second metal pattern layer 134, the second metal via 137, and the uppermost wiring layer 112d in this order or Conversely, pass through Other contents are substantially the same as those of the semiconductor package 100A according to the above-described example, and detailed description thereof will be omitted.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다.4 is a cross-sectional view illustrating a semiconductor package 100C according to another embodiment of the present invention.

도 4를 참조하면, 다른 실시예에 따른 반도체 패키지(100C)에서 외측 연결 부재(110)는 연결구조체(140) 상에서 반도체칩(120)과 이격되어 배치되며 재배선층(142)과 전기적으로 연결되는 도전성 포스트일 수 있다. 상기 외측 연결 부재(110)는 패키지(100C)의 상하를 연결하는 전기적 경로를 형성할 수 있다. 상기 외측 연결 부재(110)의 상면은 상기 봉합재(130a)의 상면과 실질적으로 동일한 면에 있을 수 있다. 따라서, 상기 외측 연결 부재(110)는 상기 외측 연결 부재(110) 상에 배치된 절연재(130b)를 관통하는 제2금속 비아(137)에 의해서 상기 제2금속패턴층(134)과 연결될 수 있다. 또한, 상기 제1금속패턴층(132)은 상기 외측 연결 부재(110)의 상면과 접촉하지 않도록 형성될 수 있다. 상기 외측 연결 부재(110)는 복수의 외측 연결 부재들(110)을 포함할 수 있으며, 상기 반도체칩(120)과 소정거리 이격되서 상기 반도체칩(120)을 둘러싸도록 배치될 수 있다. 그 외에 다른 내용은 일 실시예에 따른 반도체 패키지(100A)와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to FIG. 4 , in the semiconductor package 100C according to another embodiment, the outer connection member 110 is disposed on the connection structure 140 to be spaced apart from the semiconductor chip 120 and electrically connected to the redistribution layer 142 . It may be a conductive post. The outer connection member 110 may form an electrical path connecting the top and bottom of the package 100C. The upper surface of the outer connecting member 110 may be substantially on the same surface as the upper surface of the encapsulant 130a. Accordingly, the outer connecting member 110 may be connected to the second metal pattern layer 134 by a second metal via 137 penetrating the insulating material 130b disposed on the outer connecting member 110 . . In addition, the first metal pattern layer 132 may be formed so as not to contact the upper surface of the outer connecting member 110 . The outer connecting member 110 may include a plurality of outer connecting members 110 , and may be spaced apart from the semiconductor chip 120 by a predetermined distance to surround the semiconductor chip 120 . Other content is substantially the same as that of the semiconductor package 100A according to an exemplary embodiment, and thus detailed description thereof will be omitted.

도 5는 도 1의 반도체 패키지(100A)가 다른 패키지(200)와 결합한 상태를 나타낸 단면도이다.5 is a cross-sectional view illustrating a state in which the semiconductor package 100A of FIG. 1 is combined with another package 200 .

도 5를 참조하면, 반도체 패키지(100A)는 다른 패키지(200)와 전기적으로 연결될 수 있다. 다른 패키지(200)는 제2 반도체칩(220), 제2 봉합재(230), 제2 연결구조체(240), 및 제2 전기연결금속(270)을 포함할 수 있다. Referring to FIG. 5 , the semiconductor package 100A may be electrically connected to another package 200 . Another package 200 may include a second semiconductor chip 220 , a second encapsulant 230 , a second connection structure 240 , and a second electrical connection metal 270 .

상기 제2 반도체칩(220)은 제2 접속패드(220P)를 포함하며, 상기 제2 접속패드(220P)는 연결 범프(224)에 의해서 상기 제2 연결구조체(240)와 전기적으로 연결될 수 있다. 일례에서 다른 패키지(200)는 상기 연결 범프(224)를 감싸는 언더필 물질(225)을 더 포함할 수 있다. 상기 언더필 물질(225)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 상기 연결 범프(224)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.The second semiconductor chip 220 may include a second connection pad 220P, and the second connection pad 220P may be electrically connected to the second connection structure 240 by a connection bump 224 . . In one example, the other package 200 may further include an underfill material 225 surrounding the connection bump 224 . The underfill material 225 may be an insulating material including an epoxy resin. The connection bump 224 may include a solder ball or a copper pillar.

상기 제2 봉합재(230)는 반도체 패키지(100A)의 봉합재(130a)와 동일하거나 유사한 재료를 포함할 수 있다.The second encapsulant 230 may include the same or similar material to the encapsulant 130a of the semiconductor package 100A.

상기 제2 연결구조체(240)는 상면과 하면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(241, 242)을 포함할 수 있고, 내부에 상기 재배선 패드들(241, 242)과 연결되는 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 상기 제2 반도체칩(220)의 제2 접속패드(220P)를 팬-아웃 영역으로 재배선할 수 있다. The second connection structure 240 may include redistribution pads 241 and 242 electrically connected to the outside, respectively, on an upper surface and a lower surface thereof, and is connected to the redistribution pads 241 and 242 therein. and redistribution patterns. The redistribution patterns may redistribute the second connection pad 220P of the second semiconductor chip 220 to the fan-out area.

도면에 도시된 것과 달리, 일례에서는 상기 제2 반도체칩(220)의 제2 접속패드(220P)가 상기 제2 연결구조체(240) 상면에 직접 접촉하고, 상기 제2 연결구조체(240) 내부의 비아를 통해서 상기 재배선 패턴들과 전기적으로 연결될 수 있다.Unlike the drawings, in one example, the second connection pad 220P of the second semiconductor chip 220 directly contacts the upper surface of the second connection structure 240 , and is located inside the second connection structure 240 . It may be electrically connected to the redistribution patterns through vias.

상기 제2 전기연결금속(270)은 반도체 패키지(100A)와 다른 패키지(200)를 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 상기 제2 전기연결금속(270)은 상기 제2 연결구조체(240) 하면의 상기 재배선 패드(241)를 통하여 상기 제2 연결구조체(240) 내부의 재배선 패턴들과 전기적으로 연결될 수 있다. 또는, 상기 제2 연결구조체(240) 하면의 상기 재배선 패드(241) 상에 배치되는 언더범프금속을 통해서 상기 재배선 패턴들과 전기적으로 연결될 수 있다. 상기 제2 전기연결금속(270)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.The second electrical connection metal 270 is configured to physically and/or electrically connect the semiconductor package 100A and the other package 200 . The second electrical connection metal 270 may be electrically connected to the redistribution patterns inside the second connection structure 240 through the redistribution pad 241 on the lower surface of the second connection structure 240 . Alternatively, the second connection structure 240 may be electrically connected to the redistribution patterns through an under-bump metal disposed on the redistribution pad 241 under the second connection structure 240 . Each of the second electrical connection metals 270 may be formed of a low-melting-point metal, for example, tin (Sn) or an alloy containing tin (Sn). More specifically, it may be formed of solder or the like, but this is only an example and the material is not particularly limited thereto.

그 외에 다른 내용은 일 실시예에 따른 반도체 패키지(100A)와 실질적으로 동일한바, 자세한 설명은 생략한다.Other content is substantially the same as that of the semiconductor package 100A according to an exemplary embodiment, and thus detailed description thereof will be omitted.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.

Claims (10)

재배선층을 포함하는 연결구조체;
상기 연결구조체 상에 배치되며 상기 재배선층과 전기적으로 연결되는 반도체칩;
상기 연결구조체 상에서 상기 반도체칩과 이격되며 상기 재배선층과 전기적으로 연결되는 외측 연결 부재;
상기 외측 연결 부재 및 상기 반도체칩 각각의 상측을 덮는 봉합재;
상기 봉합재의 상면에 배치된 제1금속패턴층;
상기 봉합재의 상면에 배치되며, 상기 제1금속패턴층을 덮는 절연재; 및
상기 절연재의 상면에 배치된 제2금속패턴층; 을 포함하며,
상기 제1금속패턴층은 상기 제2금속패턴층의 하면 및 상기 외측 연결 부재의 상면 사이의 레벨에 위치하며,
상기 제1금속패턴층은 상기 제2금속패턴층을 경유하는 경로를 통하여 상기 외측 연결 부재와 전기적으로 연결된,
반도체 패키지.
a connection structure including a redistribution layer;
a semiconductor chip disposed on the connection structure and electrically connected to the redistribution layer;
an outer connection member spaced apart from the semiconductor chip on the connection structure and electrically connected to the redistribution layer;
an encapsulant covering an upper side of each of the outer connection member and the semiconductor chip;
a first metal pattern layer disposed on the upper surface of the encapsulant;
an insulating material disposed on the upper surface of the encapsulant and covering the first metal pattern layer; and
a second metal pattern layer disposed on the upper surface of the insulating material; includes,
The first metal pattern layer is located at a level between the lower surface of the second metal pattern layer and the upper surface of the outer connection member,
The first metal pattern layer is electrically connected to the outer connection member through a path passing through the second metal pattern layer,
semiconductor package.
 제1 항에 있어서,
상기 외측 연결 부재는 상기 반도체칩을 수용하는 관통홀 및 상기 재배선층과 전기적으로 연결된 한층 이상의 배선층을 포함하고,
상기 제1금속패턴층은 상기 제2금속패턴층을 경유하는 경로를 통하여 상기 한층 이상의 배선층 중 최상측 배선층과 연결되고,
상기 제1금속패턴층 및 상기 제2금속패턴층은 그라운드 패턴 및 신호 패턴을 포함하고,
상기 최상측 배선층은 그라운드 패턴 및 신호 패턴을 포함하는,
반도체 패키지.
According to claim 1,
The outer connection member includes a through hole for accommodating the semiconductor chip and one or more wiring layers electrically connected to the redistribution layer,
The first metal pattern layer is connected to the uppermost wiring layer among the one or more wiring layers through a path passing through the second metal pattern layer,
The first metal pattern layer and the second metal pattern layer include a ground pattern and a signal pattern,
The uppermost wiring layer includes a ground pattern and a signal pattern,
semiconductor package.
 제2 항에 있어서,
상기 제1금속패턴층의 그라운드 패턴은 상기 제2금속패턴층의 그라운드 패턴을 경유하는 경로로 상기 최상측 배선층의 그라운드 패턴과 전기적으로 연결된,
반도체 패키지.
3. The method of claim 2,
The ground pattern of the first metal pattern layer is electrically connected to the ground pattern of the uppermost wiring layer through a path passing through the ground pattern of the second metal pattern layer,
semiconductor package.
 제1 항에 있어서,
상기 절연재를 관통하며, 상기 제1 및 제2금속패턴층을 전기적으로 연결하는 제1금속비아; 및
상기 절연재 및 상기 봉합재를 관통하며, 상기 제2금속패턴층 및 상기 외측 연결 부재를 전기적으로 연결하는 제2금속비아를 더 포함하며,
상기 경로는 상기 제1금속패턴층, 상기 제1금속비아, 상기 제2금속패턴층, 상기 제2금속비아, 및 상기 외측 연결 부재를 이 순서로 또는 반대로 경유하는,
반도체 패키지.
According to claim 1,
a first metal via passing through the insulating material and electrically connecting the first and second metal pattern layers; and
and a second metal via passing through the insulating material and the encapsulant and electrically connecting the second metal pattern layer and the outer connecting member;
The path passes through the first metal pattern layer, the first metal via, the second metal pattern layer, the second metal via, and the outer connecting member in this order or in reverse,
semiconductor package.
 제4 항에 있어서,
상기 제1금속비아의 높이가 상기 제2금속비아의 높이보다 작은,
반도체 패키지.
5. The method of claim 4,
a height of the first metal via is smaller than a height of the second metal via;
semiconductor package.
 제2 항에 있어서,
상기 제1금속패턴층의 두께가 상기 최상측 배선층 및 상기 제2금속패턴층 각각의 두께보다 얇은,
반도체 패키지.
3. The method of claim 2,
The thickness of the first metal pattern layer is thinner than the thickness of each of the uppermost wiring layer and the second metal pattern layer,
semiconductor package.
 제6 항에 있어서,
상기 제2금속패턴층의 두께가 상기 최상측 배선층의 두께보다 얇은,
반도체 패키지.
7. The method of claim 6,
The thickness of the second metal pattern layer is thinner than the thickness of the uppermost wiring layer,
semiconductor package.
 제1 항에 있어서,
상기 제1금속패턴층의 상기 봉합재의 상면을 덮는 평면적이 상기 제2금속패턴층의 상기 절연재의 상면을 덮는 평면적보다 큰,
반도체 패키지.
According to claim 1,
A planar area covering the upper surface of the encapsulant of the first metal pattern layer is greater than a planar area covering the upper surface of the insulating material of the second metal pattern layer,
semiconductor package.
 제1 항에 있어서,
상기 연결구조체의 하측에 배치되며, 상기 재배선층의 적어도 일부를 각각 오픈시키는 복수의 제1개구부를 갖는 제1패시베이션층;
상기 복수의 제1개구부 상에 각각 배치되며, 상기 재배선층과 각각 전기적으로 연결된 복수의 언더범프금속; 및
상기 제1패시베이션층의 하측에 배치되며, 상기 복수의 언더범프금속과 각각 전기적으로 연결된 복수의 전기연결금속을 더 포함하는,
반도체 패키지.
According to claim 1,
a first passivation layer disposed under the connection structure and having a plurality of first openings for opening at least a portion of the redistribution layer, respectively;
a plurality of under-bump metals respectively disposed on the plurality of first openings and electrically connected to the redistribution layer; and
It is disposed below the first passivation layer, further comprising a plurality of electrically connecting metals electrically connected to the plurality of under bump metals, respectively,
semiconductor package.
 제1 항에 있어서,
상기 절연재의 상면에 배치되며, 상기 제2금속패턴층을 덮으며, 상기 제2금속패턴층의 적어도 일부를 각각 오픈시키는 복수의 제2개구부를 갖는 제2패시베이션층을 더 포함하는,
반도체 패키지.
According to claim 1,
A second passivation layer disposed on the upper surface of the insulating material, covering the second metal pattern layer, and further comprising a second passivation layer having a plurality of second openings each opening at least a portion of the second metal pattern layer,
semiconductor package.
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