KR20210071795A - 메모리 및 메모리 시스템 - Google Patents

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KR20210071795A
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Abstract

메모리는, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 메모리 콘트롤러로 송신하기 위한 송신 회로를 포함할 수 있다.

Description

메모리 및 메모리 시스템 {MEMORY AND MEMORY SYSTEM}
본 특허 문헌은 메모리 및 메모리 시스템에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드라인 사이의 간격이 줄어들고 있다. 워드라인 사이의 간격이 줄어들면서 인접한 워드라인 사이의 커플링 효과가 증가하고 있다.
한편, 메모리 셀에 데이터가 입출력될 때마다 워드라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드라인에 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 로우 해머링(Row Hammering)이라고 하는데, 워드라인 디스터번스로 인해 메모리 셀이 리프레시되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
도 1은 로우 해머링 현상을 설명하기 위한 도면으로 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면이다.
도 1에서 'WLL'은 활성화 횟수가 많은 워드라인에 해당하며 'WLL-1', 'WLL+1'은 각각 'WLL'에 인접하게 배치된 워드라인, 즉 활성화 횟수가 워드라인에 인접한 워드라인에 해당한다. 그리고 'CL'은 'WLL'에 연결된 메모리셀, 'CL-1'은 'WLL-1'에 연결된 메모리 셀, 'CL+1'은 'WLL+1'에 연결된 메모리 셀을 나타낸다. 각각의 메모리 셀은 셀 트랜지스터(TL, TL-1, TL+1) 및 셀 캐패시터(CAPL, CAPL-1, CAPL+1)를 포함한다.
도 1에서 'WLL'이 활성화되거나 비활성화되면 'WLL'과 'WLL-1' 및 'WLL+1' 사이에 발생하는 커플링 현상으로 인해 'WLL-1' 및 'WLL+1'의 전압이 상승하거나 하강하면서 셀 캐패시터(CL-1, CL+1)의 전하량에도 영향을 미친다. 따라서 'WLL'의 활성화가 빈번하게 일어나서 'WLL'이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 'CL-1' 및 'CL+1'에 포함된 셀 캐패시터(CAPL-1, CAPL+1)에 저장된 전하의 양의 변화가 증가하고 메모리 셀의 데이터가 열화될 수 있다.
또한 워드라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출 시킴으로써 데이터를 손상시킨다.
로우 해머링을 해결하기 위한 방법으로는, 여러 번 액티브된 로우(즉, 워드라인)를 찾고 여러 번 액티브된 로우의 주변 로우들을 추가로 리프레시하는 방법이 주로 사용된다. 이 추가 리프레시 동작은 통상적인 리프레시 동작이 수행될때 히든으로 수행되는 것이 일반적이다. 예를 들어, 메모리에 리프레시 커맨드가 N번 인가될 때마다(N은 1이상의 정수) 메모리는 통상적인 리프레시 동작 이외에 추가 리프레시 동작을 메모리 콘트롤러가 모르게 히든으로 수행할 수 있다.
최근 극저온에서 동작하는 극저온 메모리(cryogenic memory)에 대한 연구가 진행되고 있는데, 극저온에서는 메모리의 셀 캐패시터로부터의 전하 유출이 거의 일어나지 않아 리프레시 동작이 매우 드물게 수행된다(또는 수행되지 않기도 함). 즉, 극저온에서는 메모리 셀의 데이터 유지 시간(data retension time)이 매우 크게 늘어나므로, 메모리에 리프레시 커맨드가 일반 메모리 대비 매우 드물게 인가된다. 그런데 극저온 메모리라 하더라도 로우 해머링에 의한 데이터 손실 영향은 동일하게 발생하므로, 리프레시 커맨드가 메모리에 드물게 인가되는 것은 메모리의 추가 리프레시 동작 수행 회수를 떨어뜨릴 수밖에 없어 문제가 될 수 있다.
본 발명의 실시예들은, 로우 해머링에 의해 리프레시가 필요한 로우들을 리프레시하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 메모리 콘트롤러로 송신하기 위한 송신 회로를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 송신하기 위한 송신 회로를 포함하는 메모리; 및 상기 메모리로부터 상기 정보가 수신되면, 이에 응답해 상기 메모리로 상기 타겟 로우를 리프레시하기 위한 커맨드를 송신하는 메모리 콘트롤러를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 송신하기 위한 송신 회로를 포함하는 메모리; 및 상기 메모리로부터 상기 정보가 수신되면, 상기 정보의 수신으로부터 미리 정해진 구간 동안에 상기 메모리로 커맨드를 인가하지 않는 메모리 콘트롤러를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 메모리가 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 단계; 상기 타겟 로우의 개수가 임계값에 도달하는 단계; 및 상기 메모리가 상기 타겟 로우의 개수가 임계값 이상임을 나타내는 정보를 메모리 콘트롤러로 송신하는 단계를 포함할 수 있다.
본 발명의 실시예들은, 로우 해머링에 의해 리프레시가 필요한 로우들이 리프레시될 수 있다.
도 1은 로우 해머링 현상을 설명하기 위한 도면으로 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도.
도 3은 도 2의 메모리 시스템(200)의 동작 방법의 일실시예를 도시한 도면.
도 4는 도 2의 메모리 시스템(200)의 동작 방법의 다른 실시예를 도시한 도면.
도 5는 도 2의 메모리 시스템(200)의 동작 방법의 또 다른 실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도이다.
도 2를 참조하면, 메모리 시스템(200)은 메모리 콘트롤러(210)와 메모리(220)를 포함할 수 있다.
메모리 콘트롤러(210)는 호스트(HOST)의 요청에 따라 메모리(220)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Centrl Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등이 있을 수 있다. 메모리 콘트롤러(210)는 호스트 인터페이스(211), 스케쥴러(213), 커맨드 생성기(215) 및 메모리 인터페이스(217)를 포함할 수 있다. 메모리 콘트롤러(210)가 CPU, GPU, AP 등에 포함될 수도 있는데, 이 경우 호스트(HOST)는 이들 구성에서 메모리 콘트롤러(210) 이외의 구성을 의미할 수 있다. 예를 들어, 메모리 콘트롤러(210)가 CPU에 포함된 경우 도면의 호스트(HOST)는 CPU에서 메모리 콘트롤러(210)를 제외한 나머지 구성들을 나타낼 수 있다.
호스트 인터페이스(211)는 호스트(HOST)와 메모리 콘트롤러(210) 간의 통신을 위한 인터페이스일 수 있다.
스케쥴러(213)는 호스트(HOST)로부터의 요청들 중 메모리(220)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(213)는 메모리(220)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리(220)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리(220)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
스케쥴러(213)는 메모리(220)의 데이터가 유실되는 것을 방지하기 위해 호스트(HOST)로부터 요청된 동작들 사이사이에 리프레시 동작을 스케쥴링할 수 있다. 메모리 시스템(200)이 극저온(cryogenic) 환경에서 동작하는 경우에, 메모리(220)의 데이터 유지 시간은 비약적으로 증가한다. 따라서 극저온 환경에서 스케쥴러(213)는 리프레시 동작을 매우 드물게 스케쥴링할 수 있다. 예를 들어, 메모리(220)의 메모리 셀들이 하루에 한번씩만 리프레시될 수 있도록 리프레시 동작을 스케쥴링할 수도 있다. 한편, 스케쥴러(213)는 메모리(220)로부터 타겟 로우로 분류된 로우(row)가 임계값 이상으로 존재한다는 정보가 전달된 경우에, 즉 로우 해머링으로 인해 데이터가 유실될 가능성이 있는 로우가 임계값 이상으로 존재한다는 정보가 전달된 경우에, 이를 해결하기 위한 추가 리프레시 동작을 스케쥴링할 수 있다.
커맨드 생성기(215)는 스케쥴러(213)에 의해 정해진 동작의 순서에 맞게 메모리(220)로 인가할 커맨드를 생성할 수 있다.
메모리 인터페이스(217)는 메모리 콘트롤러(210)와 메모리 장치(220) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(217)를 통해 메모리 콘트롤러(210)로부터 메모리(220)로 커맨드(CMD)와 어드레스(ADD)가 전달되고 데이터(DATA)가 송/수신될 수 있다. 메모리 인터페이스(217)를 PHY 인터페이스라고도 한다.
메모리(220)는 메모리 콘트롤러(210)에 의해 지시되는 동작을 수행할 수 있다. 메모리(220)는 커맨드 수신 회로(221), 어드레스 수신 회로(222), 데이터 송/수신 회로(223), 커맨드 디코더(224), 타겟 로우 분류 회로(225), 어드레스 카운터(226) 및 메모리 어레이(227)를 포함할 수 있다.
커맨드 수신 회로(221)는 메모리 콘트롤러(210)의 메모리 인터페이스(217)로부터 전달되는 커맨드(CMD)를 수신하고, 어드레스 수신 회로(222)는 메모리 콘트롤러(210)의 메모리 인터페이스(217)로부터 전달되는 어드레스(ADD)를 수신할 수 있다. 데이터 송/수신 회로(223)는 라이트 동작시에는 메모리 인터페이스(217)로부터 전달되는 데이터(DATA)를 수신하고 리드 동작시에는 메모리 인터페이스(217)로 데이터(DATA)를 송신할 수 있다. 메모리(220)에는 다수의 커맨드 패드(미도시), 다수의 어드레스 패드(미도시) 및 다수의 데이터 패드(미도시)가 구비되는데, 커맨드 수신 회로(221)는 다수의 커맨드 패드를 통해 커맨드(CMD)를 수신하고, 어드레스 수신 회로(222)는 다수의 어드레스 패드를 통해 어드레스(ADD)를 수신하고, 데이터 송/수신 회로는 다수의 데이터 패드를 통해 데이터(DATA)를 송/수신할 수 있다.
커맨드 디코더(224)는 커맨드 수신 회로(221)를 통해 수신된 커맨드(CMD)를 디코딩해 내부 커맨드 신호들(ACT, PCG, RD, WT, REF, ADD_REF)을 생성할 수 있다. 내부 커맨드 신호들에는 액티브(active) 신호(ACT), 프리차지(precharge) 신호(PCG), 리드(read) 신호(RF), 라이트(write) 신호(WT), 리프레시(refresh) 신호(REF) 및 추가 리프레시(additional refresh) 신호(ADD_REF) 등이 있을 수 있다.
타겟 로우 분류 회로(225)는 메모리 어레이(227)의 다수의 로우들 중 데이터가 유실될 위험이 있는 로우(즉, 워드라인)를 타겟 로우로 분류할 수 있다. 타겟 로우 분류 회로(225)는 액티브 신호(ACT)와 어드레스 수신 회로(222)를 통해 수신된 어드레스(ADD)를 이용해 여러 번 액티브되는 로우의 인접 로우를 타겟 로우로 선정할 수 있다. 예를 들어, 4번 로우가 여러번 액티브(억세스)된 경우에, 4번 로우에 인접한 3번 로우와 5번 로우를 타겟 로우로 선정할 수 있다. 타겟 로우 분류 회로(215)로부터 출력되는 타겟 어드레스(ADD_TARGET)는 타겟 로우를 나타내는 어드레스일 수 있다. 타겟 로우 분류 회로(215)는 타겟 로우가 임계값 이상(예, 2 이상)으로 존재하는 경우에 이를 나타내는 정보(ADD_REF_REQ), 즉 추가 리프레시 동작을 요청하는 정보, 를 데이터 송/수신 회로(223)를 통해 메모리 콘트롤러(210)로 전송할 수 있다.
어드레스 카운터(226)는 리프레시 신호(REF)가 활성화될 때마다 리프레시 어드레스(REF_ADD)를 변경시킬 수 있다. 어드레스 카운터(226)에서 생성된 리프레시 어드레스(REF_ADD)는 추가 리프레시 동작이 아닌 노멀 리프레시 동작에서 사용될 수 있다.
메모리 어레이(227)는 내부 커맨드 신호들(ACT, PCG, RD, WT, REF, ADD_REF)에 의해 지시되는 동작을 수행할 수 있다. 추가 리프레시 신호(ADD_REF)가 활성화된 추가 리프레시 동작시에 메모리 어레이(227)는 추가 리프레시 어드레스(ADD_REF_ADD)에 의해 선택된 로우에 대한 리프레시 동작을 수행할 수 있다. 또한, 리프레시 신호(REF)가 활성화된 리프레시 동작시에 메모리 어레이(227)는 리프레시 어드레스(REF_ADD)에 의해 선택된 로우에 대한 리프레시 동작을 수행할 수 있다. 또한, 메모리 어레이(227)의 액티브, 리드 및 라이트 동작시에는 메모리 콘트롤러(210)로부터 전달된 어드레스(ADD)가 사용될 수 있다. 메모리 어레이(227)는 셀 어레이, 셀 어레이의 로우를 활성화/비활성화하기 위한 로우 회로, 셀 어레이로부터 데이터를 입/출력하기 위한 컬럼 회로 등 액티브, 프리차지, 리드, 라이트, 리프레시 및 추가 리프레시 등의 동작을 위한 구성들을 포함할 수 있다.
도 3은 도 2의 메모리 시스템(200)의 동작 방법의 일실시예를 도시한 도면이다.
도 3을 참조하면, 메모리(220)의 타겟 로우 분류 회로(225)가 데이터의 유실 위험이 있는 로우를 타겟 로우로 분류할 수 있다(301). 예를 들어, 타겟 로우 분류 회로(225)는 과도하게 억세스된 로우의 인접 로우들을 타겟 로우로 분류할 수 있다.
타겟 로우의 개수가 임계값 이상인 경우에(303에서 Y), 이를 나타내는 정보(ADD_REF_REQ)가 활성화되고, 이 정보(ADD_REF_REQ)가 데이터 송/수신 회로(223)를 통해 메모리 콘트롤러(210)로 전달될 수 있다(305). 여기서는 정보(ADD_REF_REQ)가 데이터 송/수신 회로(223)를 통해, 즉 데이터 패드를 이용해, 메모리 콘트롤러(210)로 전달되는 것을 예시했지만, 정보(ADD_REF_REQ)가 다른 경로를 이용해, 즉 다른 종류의 패드를 이용해, 메모리 콘트롤러(210)로 전달될 수도 있음은 당연하다. 정보(ADD_REF_REQ)가 데이터 송/수신 회로(223)를 이용해 메모리 콘트롤러(210)로 전달되는 경우에는, 메모리 콘트롤러(210)와 메모리(220) 간에 데이터(DATA)가 전송되지 않는 구간에 정보가 전송될 수 있다. 예를 들어, 액티브 동작시에는 메모리 콘트롤러(210)와 메모리(220) 간에 데이터(DATA)가 전송되지 않으므로, 메모리(220)는 메모리(220)로 액티브 커맨드가 인가된 이후로부터 미리 정해진 구간 내에서 정보(ADD_REF_REQ)를 메모리 콘트롤러(210)로 전송할 수 있다.
메모리 콘트롤러(210)는 정보(ADD_REF_REQ)에 응답해 메모리(220)로 추가 리프레시 커맨드를 송신할 수 있다(307). 추가 리프레시 커맨드는 커맨드(CMD)를 통해 메모리(220)로 전달될 수 있다.
메모리(210)의 커맨드 디코더(224)는 커맨드(CMD)를 디코딩해 추가 리프레시 신호(ADD_REF)를 활성화하고, 이에 응답해 타겟 어드레스(ADD_REF_ADD)가 지정하는 타겟 로우가 리프레시될 수 있다(309). 이때 하나 이상의 타겟 로우가 리프레시될 수 있으며, 리프레시된 타겟 로우는 더 이상 타겟 로우로 분류되지 않을 수 있다.
이후에 다시 동작들(301, 303, 305, 307, 309)이 반복 수행될 수 있다.
도 3의 동작 방법에 따르면, 메모리(220)에서 추가 리프레시 동작이 필요한 타겟 로우가 임계값 이상으로 발생하는 경우에, 메모리(220)는 이를 알리는 정보(ADD_REF_REQ)를 메모리 콘트롤러(210)에게 전달할 수 있다. 그리고 메모리 콘트롤러(210)는 정보(ADD_REF_REQ)에 응답해 메모리로 추가 리프레시 커맨드를 인가하고, 메모리(210)에서 타겟 로우가 리프레시될 수 있다. 따라서 극저온 메모리 시스템과 같이 리프레시 동작이 거의 수행되지 않는 메모리 시스템에서도 로우 해머링에 의해 리프레시가 필요한 타겟 로우들이 즉각적으로 리프레시될 수 있다.
도 4는 도 2의 메모리 시스템(200)의 동작 방법의 다른 실시예를 도시한 도면이다.
도 4를 참조하면, 도 4에서 동작들(301, 303, 305)은 도 3과 동일하게 수행될 수 있다.
메모리 콘트롤러(210)는 정보(ADD_REF_REQ)에 응답해 메모리(220)로 리프레시 커맨드를 송신할 수 있다(407). 리프레시 커맨드는 커맨드(CMD)를 통해 메모리(220)로 전달될 수 있다.
메모리(220)의 커맨드 디코더(224)는 커맨드(CMD)를 디코딩해 리프레시 신호(REF)를 활성화하고, 이에 응답해 리프레시 어드레스(REF_ADD)가 지정하는 로우가 리프레시될 수 있다. 그리고 리프레시 동작 구간 내에서 타겟 어드레스(ADD_REF_ADD)가 지정하는 타겟 로우가 추가로 리프레시될 수 있다(409). 즉, 메모리 콘트롤러(210)가 정보(ADD_REF_REQ)에 응답해 리프레시 커맨드를 메모리(220)로 인가하고, 메모리(220)는 일반적인 리프레시 동작 및 추가 리프레시 동작을 리프레시 동작 구간 내에서 수행할 수 있다. 메모리(220)에 리프레시 커맨드가 인가되면 커맨드 디코더(224)가 리프레시 신호(REF)를 활성화한 뒤에 추가 리프레시 신호(ADD_REF)를 활성화하는 것에 의해 리프레시 동작이 수행된 이후에 추가 리프레시 동작이 수행될 수 있다.
이후에 다시 동작들(301, 303, 305, 407, 409)이 반복 수행될 수 있다.
도 4의 동작 방법에 따르면, 메모리(220)에서 추가 리프레시 동작이 필요한 타겟 로우가 임계값 이상으로 발생하는 경우에, 메모리(220)는 이를 알리는 정보(ADD_REF_REQ)를 메모리 콘트롤러(210)에게 전달할 수 있다. 그리고 메모리 콘트롤러(210)는 정보(ADD_REF_REQ)에 응답해 메모리로 리프레시 커맨드를 인가하고, 메모리(210)에서 리프레시 동작과 추가 리프레시 동작이 수행될 수 있다. 따라서 극저온 메모리 시스템과 같이 리프레시 동작이 거의 수행되지 않는 메모리 시스템에서도 로우 해머링에 의해 리프레시가 필요한 타겟 로우들이 즉각적으로 리프레시될 수 있다.
도 5는 도 2의 메모리 시스템(200)의 동작 방법의 또 다른 실시예를 도시한 도면이다.
도 5를 참조하면, 도 5에서 동작들(301, 303, 305)은 도 3과 동일하게 수행될 수 있다.
메모리 콘트롤러(210)는 정보(ADD_REF_REQ)가 수신되면, 정보(ADD_REF_REQ)의 수신으로부터 미리 정해진 구간 동안에 메모리(220)로 아무런 커맨드도 인가하지 않을 수 있다(507). 즉, 메모리 콘트롤러(210)는 정보(ADD_REF_REQ)가 수신되면 미리 정해진 구간 동안에는 메모리(220)에게 아무런 동작도 지시하지 않을 수 있다.
메모리(220)는 정보(ADD_REF_REQ)를 메모리 콘트롤러(210)로 송신한 이후에 미리 정해진 구간 내에서 추가 리프레시 동작을 수행할 수 있다(509). 미리 정해진 구간 동안에는 메모리(220)에 아무런 동작도 지시되지 않을 것이므로, 이 구간 동안에 메모리(220)가 추가 리프레시 동작을 수행할 수 있다. 타겟 로우 분류 회로(225)는 활성화된 정보(ADD_REF_REQ)를 데이터 송/수신 회로(223)를 통해 메모리 콘트롤러(210)로 송신하는 것과 동시에 커맨드 디코더(224)로 정보(ADD_REF_REQ)를 전달할 수 있다. 커맨드 디코더(224)는 활성화된 정보(ADD_REF_REQ)를 전달받은 것에 응답해, 추가 리프레시 신호(ADD_REF)를 활성화하고 이에 의해 추가 리프레시 동작이 수행될 수 있다. 추가 리프레시 동작이 수행되면 리프레시된 타겟 로우는 더 이상 타겟 로우로 분류되지 않을 수 있다.
이후에 다시 동작들(301, 303, 305, 507, 509)이 반복 수행될 수 있다.
도 5의 동작 방법에 따르면, 메모리(220)에서 추가 리프레시 동작이 필요한 타겟 로우가 임계값 이상으로 발생하는 경우에, 메모리(220)는 이를 알리는 정보(ADD_REF_REQ)를 메모리 콘트롤러(210)에게 전달할 수 있다. 그리고 메모리 콘트롤러(210)는 정보(ADD_REF_REQ)에 응답해 약속된 시간 동안에 메모리(220)로 아무런 커맨드도 인가하지 않을 수 있으며, 메모리(220)는 약속된 시간 동안에 추가 리프레시 동작을 수행할 수 있다. 따라서 극저온 메모리 시스템과 같이 리프레시 동작이 거의 수행되지 않는 메모리 시스템에서도 로우 해머링에 의해 리프레시가 필요한 타겟 로우들이 즉각적으로 리프레시될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여아 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 메모리 시스템
210: 메모리 콘트롤러
220: 메모리

Claims (18)

  1. 각각 다수개의 메모리 셀이 연결된 다수의 로우들;
    상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및
    상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 메모리 콘트롤러로 송신하기 위한 송신 회로
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 정보에 응답해 상기 메모리 콘트롤러가 상기 메모리로 추가 리프레시 커맨드를 인가하면,
    상기 타겟 로우로 분류된 로우가 리프레시되는
    메모리.
  3. 제 1항에 있어서,
    상기 정보에 응답해 상기 메모리 콘트롤러가 상기 메모리로 리프레시 커맨드를 인가하면,
    상기 리프레시 커맨드에 응답한 리프레시 동작 구간 내에서 상기 타겟 로우가 리프레시되는
    메모리.
  4. 제 1항에 있어서,
    상기 정보의 송신 이후 미리 정해진 구간 내에서 상기 타겟 로우가 리프레시되는
    메모리.
  5. 제 1항에 있어서,
    상기 송신 회로는
    데이터 패드를 이용해 상기 정보를 상기 메모리 콘트롤러로 송신하는
    메모리.
  6. 제 5항에 있어서,
    상기 송신 회로는
    상기 메모리 콘트롤러로부터 액티브 커맨드가 인가된 이후로부터 미리 정해진 구간 내에 상기 정보를 상기 메모리 콘트롤러로 송신하는
    메모리.
  7. 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 송신하기 위한 송신 회로를 포함하는 메모리; 및
    상기 메모리로부터 상기 정보가 수신되면, 이에 응답해 상기 메모리로 상기 타겟 로우를 리프레시하기 위한 커맨드를 송신하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  8. 제 7항에 있어서,
    상기 커맨드는 추가 리프레시 커맨드이고,
    상기 메모리는 상기 추가 리프레시 커맨드에 응답해 상기 타겟 로우를 리프레시하는
    메모리 시스템.
  9. 제 7항에 있어서,
    상기 커맨드는 리프레시 커맨드이고,
    상기 메모리는 상기 리프레시 커맨드에 응답해 수행되는 리프레시 동작 구간 내에서 상기 타겟 로우를 리프레시하는
    메모리 시스템.
  10. 제 7항에 있어서,
    상기 송신 회로는
    데이터 패드를 이용해 상기 정보를 상기 메모리 콘트롤러로 송신하는
    메모리 시스템.
  11. 제 10항에 있어서,
    상기 송신 회로는
    상기 메모리 콘트롤러로부터 액티브 커맨드가 상기 메모리로 인가된 이후로부터 미리 정해진 구간 내에 상기 정보를 상기 메모리 콘트롤러로 송신하는
    메모리 시스템.
  12. 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 상기 타겟 로우 분류 회로에 의해 상기 타겟 로우로 분류된 로우가 임계값 이상으로 존재하는 경우에, 상기 타겟 로우가 상기 임계값 이상으로 존재한다는 정보를 송신하기 위한 송신 회로를 포함하는 메모리; 및
    상기 메모리로부터 상기 정보가 수신되면, 상기 정보의 수신으로부터 미리 정해진 구간 동안에 상기 메모리로 커맨드를 인가하지 않는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  13. 제 12항에 있어서,
    상기 메모리는 상기 미리 정해진 구간 내에서 상기 타겟 로우를 리프레시하는
    메모리 시스템.
  14. 메모리가 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 단계;
    상기 타겟 로우의 개수가 임계값에 도달하는 단계; 및
    상기 메모리가 상기 타겟 로우의 개수가 임계값 이상임을 나타내는 정보를 메모리 콘트롤러로 송신하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  15. 제 14항에 있어서,
    상기 메모리 콘트롤러가 상기 정보의 수신에 응답해 상기 메모리로 추가 리프레시 커맨드를 송신하는 단계; 및
    상기 메모리가 상기 추가 리프레시 커맨드에 응답해 상기 타겟 로우를 리프레시하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  16. 제 15항에 있어서,
    상기 메모리 콘트롤러가 상기 정보의 수신에 응답해 상기 메모리로 리프레시 커맨드를 송신하는 단계; 및
    상기 메모리가 상기 리프레시 커맨드에 응답해 수행하는 리프레시 동작 구간 내에서 상기 타겟 로우를 리프레시하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  17. 제 15항에 있어서,
    상기 메모리가 상기 정보의 송신으로부터 미리 정해진 구간 동안에 상기 타겟 로우를 리프레시하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  18. 제 17항에 있어서,
    상기 메모리 콘트롤러는 상기 미리 정해진 구간 동안에 상기 메모리로 커맨드를 인가하지 않는
    메모리 시스템의 동작 방법.
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