KR20210070928A - Power semiconductor module - Google Patents
Power semiconductor module Download PDFInfo
- Publication number
- KR20210070928A KR20210070928A KR1020200167489A KR20200167489A KR20210070928A KR 20210070928 A KR20210070928 A KR 20210070928A KR 1020200167489 A KR1020200167489 A KR 1020200167489A KR 20200167489 A KR20200167489 A KR 20200167489A KR 20210070928 A KR20210070928 A KR 20210070928A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- semiconductor device
- power semiconductor
- semiconductor module
- conductive spacer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 160
- 125000006850 spacer group Chemical group 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000000919 ceramic Substances 0.000 claims description 17
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 229910000679 solder Inorganic materials 0.000 claims description 11
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 8
- 238000000465 moulding Methods 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims description 8
- 239000004332 silver Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- 229910016525 CuMo Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 239000012778 molding material Substances 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 230000017525 heat dissipation Effects 0.000 abstract description 25
- 239000010949 copper Substances 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 238000005219 brazing Methods 0.000 description 10
- 229910002601 GaN Inorganic materials 0.000 description 7
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 239000000843 powder Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910007637 SnAg Inorganic materials 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000002105 nanoparticle Substances 0.000 description 4
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- 229910017693 AgCuTi Inorganic materials 0.000 description 2
- 229910007116 SnPb Inorganic materials 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은 IGBT모듈 등의 반도체 소자를 구비하는 전력반도체 모듈에 관한 것이다.The present invention relates to a power semiconductor module including a semiconductor device such as an IGBT module.
전력반도체 모듈은 IGBT 등의 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.A power semiconductor module is a semiconductor module optimized for power conversion or control by modularizing semiconductor devices such as IGBTs in a package.
특히, IGBT(Insulated Gate Bipolar Transistor)는 전력용 반도체의 일종으로 고전력 스위칭용 반도체이다.In particular, an Insulated Gate Bipolar Transistor (IGBT) is a type of power semiconductor and is a high power switching semiconductor.
전기의 흐름을 막거나 통하게 하는 스위칭 기능은 다른 부품이나 회로로도 구현할 수 있지만 정밀한 동작을 필요로 하는 제품일수록 동작속도가 빠르고 전력의 손실이 적은 전용부품을 필요로 하게 된다.The switching function to block or allow the flow of electricity can be implemented with other parts or circuits, but the more precise the product, the faster the operation speed and the less power loss is required.
그러나, 기존 스위칭 반도체인 트랜지스터는 가격이 저렴한 대신 회로구성이 복잡하고 동작속도가 느린 단점이 있고, MOSFET은 저전력이고 속도가 빠른 대신 가격이 비싸다는 단점이 있으며, IGBT는 이 둘의 장점만을 결합한 것으로 평가된다.However, the existing switching semiconductor transistor has the disadvantage of being cheap, but having a complicated circuit configuration and slow operation speed, and the MOSFET has the disadvantage of low power and high speed instead of high price, and the IGBT is a combination of the two advantages. evaluated.
전력반도체 모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.The power semiconductor module has a structure in which a substrate is placed on a base plate and a semiconductor element is placed on the substrate.
그리고, 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다.In addition, the semiconductor device is electrically connected to the substrate by wire bonding made of gold (Au), copper (Cu), or aluminum (Al), and the substrate is also connected to the PCB by wire bonding. .
그런데, 이러한 와이어 본딩 구조에 의하면, 와이어에 의한 인덕턴스(Inductance) 값이 높아서 현재 전력반도체가 추구하는 높은 주파수에 대응하기에 문제가 발생할 소지가 있다.However, according to such a wire bonding structure, since the inductance value of the wire is high, there is a possibility that a problem may occur in responding to the high frequency pursued by the current power semiconductor.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 인덕턴스 값을 낮출 수 있고, 방열 효율이 높은 전력반도체 모듈을 제공하는 데 그 목적이 있다.The present invention has been devised to solve the above-described problems, and an object of the present invention is to provide a power semiconductor module capable of lowering an inductance value and high heat dissipation efficiency.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1 기판과, 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자를 포함할 수 있다.According to a feature of the present invention for achieving the above object, the present invention may include a first substrate and at least one semiconductor device bonded to an upper portion of the first substrate in the form of a flip chip.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비할 수 있다.A lower heat sink integrally bonded to the lower surface of the first substrate may be further provided.
제1 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.The first substrate may have an electrode pattern formed of a metal on a ceramic substrate.
하단이 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서를 더 구비할 수 있다.At least one conductive spacer whose lower end is bonded to the electrode pattern of the first substrate may be further provided.
적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고, 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며, 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결될 수 있다.At least one semiconductor element is provided as a first semiconductor element and a second semiconductor element, at least one conductive spacer is provided as a first conductive spacer and a second conductive spacer, and one electrode of the first semiconductor element is provided with a first conductivity It may be connected to the spacer, and one electrode of the second semiconductor device may be connected to the second conductive spacer.
제1 반도체 소자의 다른 전극과 제2 반도체 소자의 다른 전극은 제1 기판의 전극패턴을 통해 연결될 수 있다.The other electrode of the first semiconductor device and the other electrode of the second semiconductor device may be connected through an electrode pattern of the first substrate.
적어도 하나의 전도성 스페이서를 사이에 두고 제1 기판의 상부에 배치된 제2 기판을 더 구비할 수 있다.A second substrate may be further provided on the first substrate with at least one conductive spacer interposed therebetween.
제2 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.The second substrate may have an electrode pattern formed of a metal on a ceramic substrate.
제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 제2 기판의 전극패턴과 적어도 하나의 전도성 스페이서를 연결하는 연결층을 더 구비할 수 있다.A connection layer formed by filling the via hole of the second substrate with a conductive material and connecting the electrode pattern of the second substrate and at least one conductive spacer may be further provided.
하단이 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 제2 기판에 접합되는 열전달블록을 더 구비할 수 있다.A heat transfer block having a lower end bonded to the upper surface of the at least one semiconductor device and an upper end bonded to the second substrate may be further provided.
제2 기판에 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비할 수 있다.A bonding layer for bonding an upper end of the at least one conductive spacer to the second substrate may be further provided.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크와, 제2 기판의 상면에 일체로 접합되는 상부 히트싱크를 더 구비할 수 있다.A lower heat sink integrally bonded to the lower surface of the first substrate and an upper heat sink integrally bonded to the upper surface of the second substrate may be further provided.
적어도 하나의 전도성 스페이서는 제1 기판의 전극패턴과 제2 기판의 전극패턴을 연결할 수 있다.At least one conductive spacer may connect the electrode pattern of the first substrate and the electrode pattern of the second substrate.
적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 기판에 접합될 수 있다.At least one semiconductor device may be bonded to the substrate by a bonding layer including solder or Ag paste.
제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비할 수 있다.The molding material may be filled in the upper space of the first substrate to form a molding part covering at least one semiconductor device.
적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다.The at least one conductive spacer may be formed of at least one of Cu, Mo and CuMo alloys.
본 발명은 반도체 소자의 접합 시 금속 소재의 와이어를 사용하지 않고, 플립칩(Flip Chip) 형태의 반도체 소자를 접합함으로써 반도체 소자와 기판 간의 전기적 거리(path)가 매우 짧아지며, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.In the present invention, the electrical path between the semiconductor device and the substrate is very short by bonding the flip chip type semiconductor device without using a metal wire when bonding the semiconductor device, and thus the inductance value is decreased. Since it is very small, it can have a package structure that is optimal for the frequency increase pursued in power semiconductors.
또한, 본 발명은 반도체 소자의 표면 수 ㎛ 이내에서 발생하는 열이 기판으로 바로 전달되고, 기판으로 전달된 열은 히트 싱크를 통해 원활하게 전달되어 우수한 방열 성능을 가질 수 있다.In addition, according to the present invention, heat generated within a few μm of the surface of the semiconductor device is directly transferred to the substrate, and the heat transferred to the substrate is smoothly transferred through the heat sink to have excellent heat dissipation performance.
또한, 본 발명은 반도체 소자의 상하측에 상부 히트싱크 및 하부 히트싱크가 배치되어 방열 방향을 상부 및 하부로 이원화할 수 있고, 이를 통해 방열 성능을 보다 더 향상시킬 수 있다.In addition, according to the present invention, an upper heat sink and a lower heat sink are disposed on the upper and lower sides of the semiconductor device so that the heat dissipation direction can be dualized to the upper and lower sides, thereby further improving the heat dissipation performance.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.1 is a cross-sectional view illustrating a power semiconductor module according to an embodiment of the present invention.
2 is a plan view illustrating a semiconductor device in a power semiconductor module according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a power semiconductor module according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a power semiconductor module according to another embodiment of the present invention.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the embodiments, the reference for upper/upper or lower/lower is described with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.1 is a cross-sectional view illustrating a power semiconductor module according to an embodiment of the present invention, and FIG. 2 is a plan view illustrating a semiconductor device in the power semiconductor module according to an embodiment of the present invention.
도 1에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10) 및 다이오드(Diode), IGBT, GaN 칩 등의 반도체 소자(20)가 구비될 수 있고, 케이스 내에 패키지될 수 있다. 본 발명의 전력반도체 모듈(1)은 와이어 본딩을 사용하는 종래의 전력반도체 모듈과는 달리 반도체 소자(20)가 제1 기판(10)의 상부에 플립칩 형태로 접합됨으로써 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능을 향상시킬 수 있다.As shown in FIG. 1 , the
제1 기판(10)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 제1 기판(10)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(11)이 형성된 세라믹 기판으로 구비될 수 있다.The
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 금속박을 브레이징 접합하여 반도체 소자(20)를 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극패턴으로 형성될 수 있다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합되는 것을 일 예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.The ceramic substrate may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 . The metal layer may be formed of an electrode pattern for mounting the
반도체 소자(20)는 적어도 하나가 구비되고, 다이오드(Diode), IGBT(Insulated Gate Bipolar Transistor), GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 GaN 칩이 사용될 수 있다.The
GaN 칩은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이고, 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다. 또한, GaN 칩은 높은 전자이동도, 높은 전자밀도 특성으로 고속 스위치가 가능하고, 소형화가 가능해 고성능 및 고효율화에 최적화된 반도체 칩이다. 아울러, GaN 칩은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다.A GaN chip is a semiconductor chip that functions as a high-power (300A) switch and a high-speed (~1MHz) switch, and has the advantage of being strong in heat and reducing the size of the chip than conventional silicon-based semiconductor chips. In addition, the GaN chip is a semiconductor chip optimized for high performance and high efficiency because of its high electron mobility and high electron density, enabling high-speed switching and miniaturization. In addition, the GaN chip operates stably even at high temperatures and has high output characteristics, enabling high efficiency.
반도체 소자(20)는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층(21)에 의해 제1 기판(10)의 상면에 플립칩(flip chip) 형태로 접합될 수 있다. 이와 같이, 반도체 소자(20)가 플립칩 형태로 접합됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능도 개선시킬 수 있다.The
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.The solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability. Silver paste has better high-temperature reliability and higher thermal conductivity than solder. The silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity. The Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
도 2를 참조하면, 반도체 소자(20)는 드레인(Drain) 전극, 소스(Source) 전극, 게이트(Gate) 전극이 구비될 수 있다. 게이트 전극은 낮은 전압을 이용하여 반도체 소자(20)를 온오프(on/off)시키는 전극이다. 소스 전극은 고전류가 들어오고 나가는 전극이다. 소스 전극과 드레인 전극은 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. 소스 전극과 드레인 전극은 반도체 소자(20)가 접합되는 제1 전극패턴(11a), 제2 전극패턴(11b), 제3 전극패턴(11c)을 통해 전류의 입출력을 담당한다.Referring to FIG. 2 , the
도 1에 도시된 바에 의하면, 제1 반도체 소자(20a)는 소스 전극이 제1 전극패턴(11a)에 접합되고, 드레인 전극이 제2 전극패턴(11b)에 접합될 수 있다. 제2 반도체 소자(20b)는 소스 전극이 제2 전극패턴(11b)에 접합되고, 드레인 전극이 제3 전극패턴(11c)에 접합될 수 있다.Referring to FIG. 1 , in the
이러한 제1 및 제2 반도체 소자(20a,20b)는 모터 제어 등에 적용되는 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성할 수 있다. 예컨데, 하이 사이드 회로는 높은 전위에 가까운 것으로, 드레인 단자(D)에서 유입된 전원이 제2 반도체 소자(20b)의 드레인 전극 및 소스 전극을 통과하여 제2 전극패턴(11b)의 연결 회로(미도시)로 출력될 수 있다. 로우 사이드 회로는 낮은 전위에 가까운 것으로, 제2 전극패턴(11b)의 연결 회로에서 유입된 전원이 제1 반도체 소자(20a)의 드레인 전극 및 소스 전극을 통과하여 소스 단자(S)로 출력될 수 있다.The first and
하부 히트싱크(30)는 접합부(31)를 매개로 제1 기판(10)의 하면에 일체로 접합될 수 있다. 여기서, 접합부(31)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(31)를 열전도도가 높은 재료로 형성하면, 제1 기판(10)으로 전달된 열을 하부 히트싱크(30)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.The
하부 히트싱크(30)는 제1 기판(10)의 상부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것이다. 하부 히트싱크(30)는 제1 기판(10)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.The
제1 기판(10)은 반도체 소자(20)에서 발생하는 열을 하부 히트싱크(30)로 전달할 수 있고, 세라믹 기판일 경우 반도체 소자(20)와 하부 히트싱크(30) 사이를 절연하여 쇼트를 방지할 수 있다.The
한편, 몰딩부(40)는 반도체 소자(20)를 커버하도록 제1 기판(10)의 상부 공간에 몰딩재료가 채워져 형성될 수 있다. 몰딩부(40)는 제1 기판(10) 상에 접합된 반도체 소자(20)를 고정함과 아울러 외부로부터 보호하는 기능을 수행할 수 있다. 몰딩부(40)는 제1 기판(10)의 상부 공간에 실리콘 또는 에폭시 재질의 몰딩재료를 도포하는 방식 등을 통해 형성할 수 있다. 이와 같이 몰딩부(40)가 형성되면, 반도체 소자(20) 등은 몰딩부(40)에 의해 커버될 수 있다.Meanwhile, the
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')의 구조를 설명하기로 한다. 설명의 편의상, 도 1에 도시된 일 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.Hereinafter, the structure of the
도 3에 도시된 바에 의하면, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 제2 기판(50) 및 전도성 스페이서(60)를 더 포함하여 구성될 수 있다.As shown in FIG. 3 , the
제2 기판(50)은 후술할 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 배치될 수 있다. 제2 기판(50)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 및 PCB(Printed Circuit Board) 기판 중 어느 하나일 수 있다. 여기서, 제2 기판(50)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(52)이 형성된 세라믹 기판으로 구비될 수 있다. 여기서, 세라믹기재와 금속층의 전극패턴(52)이 형성된 세라믹 기판에 대해서는 일 실시예에서 설명하였으므로 이에 대한 상세한 설명은 생략하기로 한다.The
본 발명의 다른 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10)과 제2 기판(50)을 상하 복층 구조로 구성하여 패키지 케이스의 크기를 줄일 수 있다. 또한, AMB 기판과 같이 방열 효율이 높은 재질의 제1 기판(10)과 제2 기판(50)이 구비될 경우, 반도체 소자(20)의 상하측에 배치된 제1 및 제2 기판(10,50)에 의해 방열 효율이 더 높아질 수 있다.In the
또한, 열전달블록(22)은 하단이 적어도 하나의 반도체 소자(20)의 상면에 접합되고, 상단이 제2 기판(50)에 접합될 수 있다. 이러한 열전달블록(22)은 반도체 소자(20)와 제2 기판(50)을 연결하여 방열 효율을 높일 수 있고, 반도체 소자(20)의 위치를 고정시킬 수 있다. 열전달블록(22)은 방열에 유리하도록 반도체 소자(20)의 상면 전체를 제2 기판(50)과 연결시킬 수 있다.In addition, the
열전달블록(22)은 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 반도체 소자(20)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.The
한편, 전도성 스페이서(60)는 적어도 하나가 구비되고, 하단이 제1 기판(10)의 전극패턴(11)에 접합될 수 있다. 이러한 전도성 스페이서(60)는 제1 기판(10)과 제2 기판(50)을 직접 전기적으로 연결하고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다. 이와 같이 전도성 스페이서(60)는 제1 및 제2 기판(10,50)을 직접 연결함으로써 접합 강도를 높이고 전기적 특성을 개선할 수 있다. 전도성 스페이서(60)는 반도체 소자(20)와 근접한 위치에 하나 이상이 배치될 수 있다.Meanwhile, at least one conductive spacer 60 may be provided, and a lower end thereof may be bonded to the
적어도 하나의 전도성 스페이서(60)는 제1 전도성 스페이서(60a) 및 제2 전도성 스페이서(60b)로 구비될 수 있다. 여기서, 제1 반도체 소자(20a)의 소스 전극은 제1 전극패턴(11a)에 접합되므로, 제1 전도성 스페이서(60a)에 연결될 수 있다. 또한, 제2 반도체 소자(20b)의 드레인 전극은 제3 전극패턴(11c)에 접합되므로, 제2 전도성 스페이서(60b)에 연결될 수 있다. 이때, 제1 반도체 소자(20a)의 드레인 전극과 제2 반도체 소자(20b)의 소스 전극은 제1 기판(10)의 제2 전극패턴(11b)을 통해 서로 연결될 수 있다.At least one conductive spacer 60 may be provided as a first
전도성 스페이서(60)는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, 전도성 스페이서(60)는 Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서 제1 기판(10)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.The conductive spacer 60 may be formed of at least one of Cu, Mo, and CuMo alloy. For example, the conductive spacer 60 may have a three-layer structure of Cu-CuMo-Cu. The three-layer structure of Cu-CuMo-Cu has high thermal conductivity, which is advantageous for heat dissipation and has a low coefficient of thermal expansion, so that the gap between the
전도성 스페이서(60)는 하단이 제1 기판(10)의 제1 전극패턴(11a) 및 제3 전극패턴(11c)에 브레이징 접합될 수 있고, 상단이 본딩층(61)을 매개로 제2 기판(50)에 접합될 수 있다. 브레이징 시 사용되는 접합층은 Ti층, Ag층 및 Cu층 중 적어도 하나를 포함하여 형성될 수 있고, 브레이징 접합 후 그 경계가 모호할 수 있다. 브레이징 접합은 780~900℃에서 수행할 수 있다.A lower end of the conductive spacer 60 may be brazed to the
본딩층(61)은 솔더 또는 은 페이스트로 이루어진다. 전도성 스페이서(60)의 상단과 하단을 제1 기판(10)과 제2 기판(50)에 브레이징 접합하면 2번의 브레이징 공정을 수행해야 한다. 그리고 브레이징 공정을 2번 수행하면 기판에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(60)의 상단은 솔더 또는 은 페이스트로 이루어진 본딩층(61)으로 접합할 수 있다.The
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.The solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability. Silver paste has better high-temperature reliability and higher thermal conductivity than solder. The silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity. The Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
제2 기판(50)은 비아홀(via hall)이 상하로 관통 형성될 수 있다. 이러한 비아홀은 전도성 물질이 충진되어 제2 기판(50)의 전극패턴(52)과 전도성 스페이서(60)를 연결하는 연결층(51)이 형성될 수 있다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 전도성 물질로 형성된 연결층(51)은 제2 기판(50)의 상측에 배치된 전극패턴(52)과 하측에 배치된 전도성 스페이서(60)를 전기적으로 연결할 수 있다. In the
이와 같이, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 제2 기판(50)이 배치되고, 반도체 소자(20)로부터 발생하는 열이 제1 및 제2 기판(10,50)에 전달될 수 있으며, 제1 및 제2 기판(10,50)이 AMB(Active Metal Brazing) 기판 등으로 형성될 수 있기 때문에 방열 효율을 높일 수 있다. 또한, 전도성 스페이서(60) 및 열전달블록(22)이 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있고, 전기적 특성을 개선할 수 있다.As such, in the
이하, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)의 구조를 설명하기로 한다. 설명의 편의상, 도 3에 도시된 다른 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.Hereinafter, the structure of the
도 4에 도시된 바에 의하면, 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)은 상부 히트싱크(70)를 더 포함하여 구성될 수 있다.As shown in FIG. 4 , the
상부 히트싱크(70)는 접합부(71)를 매개로 제2 기판(50)의 상면에 일체로 접합될 수 있다. 여기서, 접합부(71)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(71)를 열전도도가 높은 재료로 형성하면, 제2 기판(50)으로 전달된 열을 하부 히트싱크(70)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.The
상부 히트싱크(70)는 제2 기판(50)의 하부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것으로, 하부 히트싱크(30)와 함께 사용됨으로써 방열 방향을 상부 및 하부로 이원화할 수 있다. 상부 히트싱크(70)는 제2 기판(50)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.The
제2 기판(50)은 반도체 소자(20)에서 발생하는 열을 상부 히트싱크(70)로 전달할 수 있다.The
이와 같이, 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.In this way, the
또한, 도 4에 도시된 바에 의하면 전도성 스페이서(60)는 제1 기판(10)의 전극패턴(11)과 제2 기판(50)의 전극패턴(52)을 연결할 수 있다. 즉, 상부 히트싱크(70)가 제2 기판(50)의 상면에 접합되기 때문에 제2 기판(50)의 전극패턴(52)은 제1 기판(10)의 전극패턴(11)과 마주하는 방향으로 배치될 수 있다. 이러한 상태에서 전도성 스페이서(60)는 하단이 제1 기판(10)의 전극패턴(11)에 접합되고, 상단이 제2 기판(50)의 전극패턴(52)에 접합됨으로써 제1 및 제2 기판(10,50)의 전극패턴(11,52)을 전기적으로 연결할 수 있고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다.In addition, as shown in FIG. 4 , the conductive spacer 60 may connect the
이상에서 살펴본 바와 같이, 본 발명의 전력반도체 모듈에 의하면 금속 소재의 와이어를 적용하지 않고, 플립칩(Flip Chip) 형태로 반도체 소자를 접합함으로써 반도체 칩과 기판 간의 전기적 거리(path)가 매우 짧아지고, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.As described above, according to the power semiconductor module of the present invention, the electrical path between the semiconductor chip and the substrate is very short by bonding the semiconductor device in the form of a flip chip without applying a metal wire. , the inductance value becomes very small, and thus it is possible to have a package structure that is optimal for the frequency increase pursued in the power semiconductor.
또한, 본 발명의 전력반도체 모듈은 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.In addition, in the power semiconductor module of the present invention, the
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.Although the present invention as described above has been described with reference to the illustrated drawings, it is not limited to the described embodiments, and it is common knowledge in the art that various modifications and variations can be made without departing from the spirit and scope of the present invention. self-evident to those who have Accordingly, such modifications or variations should be said to belong to the claims of the present invention, and the scope of the present invention should be interpreted based on the appended claims.
1,1',1”: 전력반도체 모듈
10: 제1 기판
11: 제1 기판의 전극패턴
20: 반도체 소자
21: 접합층
22: 열전달블록
30: 하부 히트싱크
31: 하부 히트싱크의 접합부
40: 몰딩부
50: 제2 기판
51: 연결층
52: 제2 기판의 전극패턴
60: 전도성 스페이서
61: 본딩층
70: 상부 히트싱크
71: 상부 히트싱크의 접합부1,1',1”: power semiconductor module 10: first substrate
11: electrode pattern of first substrate 20: semiconductor device
21: bonding layer 22: heat transfer block
30: lower heat sink 31: junction of the lower heat sink
40: molding unit 50: second substrate
51: connection layer 52: electrode pattern of second substrate
60: conductive spacer 61: bonding layer
70: upper heat sink 71: junction of the upper heat sink
Claims (16)
상기 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자;
를 구비하는 전력반도체 모듈.a first substrate; and
at least one semiconductor device bonded to an upper portion of the first substrate in the form of a flip chip;
A power semiconductor module comprising a.
상기 제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비하는 전력반도체 모듈.According to claim 1,
The power semiconductor module further comprising a lower heat sink integrally bonded to the lower surface of the first substrate.
상기 제1 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 전력반도체 모듈.According to claim 1,
The first substrate is a power semiconductor module in which an electrode pattern made of a metal is formed on a ceramic substrate.
하단이 상기 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서를 더 구비하는 전력반도체 모듈.4. The method of claim 3,
The power semiconductor module further comprising at least one conductive spacer whose lower end is bonded to the electrode pattern of the first substrate.
상기 적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고,
상기 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며,
상기 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 상기 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결되는 전력반도체 모듈.5. The method of claim 4,
The at least one semiconductor device is provided with a first semiconductor device and a second semiconductor device,
The at least one conductive spacer is provided with a first conductive spacer and a second conductive spacer,
One electrode of the first semiconductor element is connected to a first conductive spacer, and one electrode of the second semiconductor element is connected to a second conductive spacer.
상기 제1 반도체 소자의 다른 전극과 상기 제2 반도체 소자의 다른 전극은 상기 제1 기판의 전극패턴을 통해 연결된 전력반도체 모듈.6. The method of claim 5,
The other electrode of the first semiconductor device and the other electrode of the second semiconductor device are connected through an electrode pattern of the first substrate.
상기 적어도 하나의 전도성 스페이서를 사이에 두고 상기 제1 기판의 상부에 배치된 제2 기판을 더 구비하는 전력반도체 모듈.5. The method of claim 4,
The power semiconductor module further comprising a second substrate disposed on the first substrate with the at least one conductive spacer interposed therebetween.
상기 제2 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 전력반도체 모듈.8. The method of claim 7,
The second substrate is a power semiconductor module in which an electrode pattern made of a metal is formed on a ceramic substrate.
상기 제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 상기 제2 기판의 전극패턴과 상기 적어도 하나의 전도성 스페이서를 연결하는 연결층을 더 구비하는 전력반도체 모듈.9. The method of claim 8,
The power semiconductor module further comprising a connection layer formed by filling the via hole of the second substrate with a conductive material and connecting the electrode pattern of the second substrate and the at least one conductive spacer.
하단이 상기 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 상기 제2 기판에 접합되는 열전달블록을 더 구비하는 전력반도체 모듈.8. The method of claim 7,
The power semiconductor module further comprising a heat transfer block having a lower end bonded to an upper surface of the at least one semiconductor device and an upper end bonded to the second substrate.
상기 제2 기판에 상기 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비하는 전력반도체 모듈.8. The method of claim 7,
The power semiconductor module further comprising a bonding layer for bonding an upper end of the at least one conductive spacer to the second substrate.
상기 제1 기판의 하면에 일체로 접합되는 하부 히트싱크; 및
상기 제2 기판의 상면에 일체로 접합되는 상부 히트싱크를 더 구비하는 전력반도체 모듈.9. The method of claim 8,
a lower heat sink integrally bonded to a lower surface of the first substrate; and
The power semiconductor module further comprising an upper heat sink integrally bonded to the upper surface of the second substrate.
상기 적어도 하나의 전도성 스페이서는 상기 제1 기판의 전극패턴과 상기 제2 기판의 전극패턴을 연결하는 전력반도체 모듈.13. The method of claim 12,
The at least one conductive spacer connects the electrode pattern of the first substrate and the electrode pattern of the second substrate to the power semiconductor module.
상기 적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 기판에 접합되는 전력반도체 모듈.According to claim 1,
The at least one semiconductor device is bonded to the substrate by a bonding layer including solder or silver paste (Ag paste).
상기 제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 상기 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비하는 전력반도체 모듈.According to claim 1,
The power semiconductor module further comprising a molding part formed by filling an upper space of the first substrate with a molding material, and covering the at least one semiconductor device.
상기 적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성된 전력반도체 모듈.5. The method of claim 4,
The at least one conductive spacer is a power semiconductor module formed of at least one of Cu, Mo and CuMo alloy.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20190160681 | 2019-12-05 | ||
KR1020190160681 | 2019-12-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20210070928A true KR20210070928A (en) | 2021-06-15 |
KR102418458B1 KR102418458B1 (en) | 2022-07-07 |
Family
ID=76221851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020200167489A KR102418458B1 (en) | 2019-12-05 | 2020-12-03 | Power semiconductor module |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR102418458B1 (en) |
WO (1) | WO2021112590A2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022270960A1 (en) * | 2021-06-25 | 2022-12-29 | 주식회사 아모센스 | Power module |
KR20230000986A (en) * | 2021-06-25 | 2023-01-03 | 주식회사 아모센스 | Power module |
WO2024063410A1 (en) * | 2022-09-23 | 2024-03-28 | 주식회사 아모그린텍 | Heatsink-integrated ceramic substrate and method for producing same |
WO2024101737A1 (en) * | 2022-11-10 | 2024-05-16 | 주식회사 아모그린텍 | Ceramic substrate for power module and manufacturing method thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013033876A (en) * | 2011-08-03 | 2013-02-14 | Meidensha Corp | Semiconductor module and spacer |
US20130147016A1 (en) * | 2005-12-21 | 2013-06-13 | International Rectifier Corporation | Semiconductor Package Having Internal Shunt and Solder Stop Dimples |
KR20150089609A (en) | 2014-01-28 | 2015-08-05 | 삼성전기주식회사 | Power semiconductor module |
KR101956996B1 (en) * | 2016-12-15 | 2019-06-24 | 현대자동차주식회사 | Power module of double-side cooling |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101524545B1 (en) * | 2008-02-28 | 2015-06-01 | 페어차일드코리아반도체 주식회사 | Power device package and the method of fabricating the same |
KR101477357B1 (en) * | 2012-12-20 | 2014-12-29 | 삼성전기주식회사 | Semiconductor module and manufacturing method thereof |
JP2015023194A (en) * | 2013-07-19 | 2015-02-02 | 株式会社東芝 | Semiconductor device |
KR101897304B1 (en) * | 2013-10-21 | 2018-09-10 | 엘지전자 주식회사 | Power module |
SG10201508520PA (en) * | 2015-10-14 | 2017-05-30 | Delta Electronics Int’L Singapore Pte Ltd | Power module |
-
2020
- 2020-12-03 WO PCT/KR2020/017554 patent/WO2021112590A2/en active Application Filing
- 2020-12-03 KR KR1020200167489A patent/KR102418458B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130147016A1 (en) * | 2005-12-21 | 2013-06-13 | International Rectifier Corporation | Semiconductor Package Having Internal Shunt and Solder Stop Dimples |
JP2013033876A (en) * | 2011-08-03 | 2013-02-14 | Meidensha Corp | Semiconductor module and spacer |
KR20150089609A (en) | 2014-01-28 | 2015-08-05 | 삼성전기주식회사 | Power semiconductor module |
KR101956996B1 (en) * | 2016-12-15 | 2019-06-24 | 현대자동차주식회사 | Power module of double-side cooling |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022270960A1 (en) * | 2021-06-25 | 2022-12-29 | 주식회사 아모센스 | Power module |
KR20230000986A (en) * | 2021-06-25 | 2023-01-03 | 주식회사 아모센스 | Power module |
KR20230000984A (en) * | 2021-06-25 | 2023-01-03 | 주식회사 아모센스 | Power module |
WO2024063410A1 (en) * | 2022-09-23 | 2024-03-28 | 주식회사 아모그린텍 | Heatsink-integrated ceramic substrate and method for producing same |
WO2024101737A1 (en) * | 2022-11-10 | 2024-05-16 | 주식회사 아모그린텍 | Ceramic substrate for power module and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
WO2021112590A3 (en) | 2021-07-22 |
KR102418458B1 (en) | 2022-07-07 |
WO2021112590A2 (en) | 2021-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102418458B1 (en) | Power semiconductor module | |
KR100713979B1 (en) | Semiconductor device | |
KR100616129B1 (en) | High power mcm package | |
US9468087B1 (en) | Power module with improved cooling and method for making | |
US7005734B2 (en) | Double-sided cooling isolated packaged power semiconductor device | |
CN109637983B (en) | Chip package | |
JP2007234690A (en) | Power semiconductor module | |
US9385107B2 (en) | Multichip device including a substrate | |
EP2889902B1 (en) | Electric power semiconductor device | |
JP2012175070A (en) | Semiconductor package | |
US9536803B2 (en) | Integrated power module with improved isolation and thermal conductivity | |
EP3376539A1 (en) | Stackable power module | |
KR102490612B1 (en) | Power semiconductor module | |
EP3690937B1 (en) | Cascode semiconductor device and method of manufacture | |
KR102442951B1 (en) | Electrical connection and integrated fixtures in terminals in power modules | |
US11658171B2 (en) | Dual cool power module with stress buffer layer | |
CN111834307B (en) | Semiconductor module | |
CN114864528A (en) | Semiconductor device and method for manufacturing semiconductor device | |
KR20220004442A (en) | Power module | |
JP2021180234A (en) | Semiconductor module | |
EP3809458B1 (en) | Half-bridge semiconductor device | |
KR102661089B1 (en) | Ceramic substrate for power module, manufacturing method thereof and power module with the same | |
KR102588851B1 (en) | Power module and manufacturing method thereof | |
JP7484770B2 (en) | Semiconductor Package | |
US20230108305A1 (en) | Semiconductor apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |