KR20210063764A

KR20210063764A - 메모리 시스템의 동작 방법 및 장치

Info

Publication number: KR20210063764A
Application number: KR1020190152272A
Authority: KR
Inventors: 변유준
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-11-25
Filing date: 2019-11-25
Publication date: 2021-06-02
Also published as: CN112835811A; US11526438B2; US20210157723A1

Abstract

본 발명은 가비지 컬렉션의 수행이 결정되면, 프로그램 동작이 완료된 복수의 수퍼 블록 중에서 수퍼 블록의 유효 페이지 개수에 기초하여, 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 단계; 상기 대상 수퍼 블록에 포함된 복수의 메모리 블록 중에서, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여, 제1 대상 블록을 선택하는 단계; 및 상기 제1 대상 블록에 제1 이동 동작을 수행하는 단계를 포함하는 컨트롤러의 동작 방법을 포함한다.

Description

메모리 시스템의 동작 방법 및 장치{MEMORY SYSTEM AND METHOD FOR OPERATION IN MEMORY SYSTEM}

본 발명은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 저장 효율을 높일 수 있는 메모리 시스템 및 메모리 시스템의 동작에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.

본 발명의 실시 예들은 메모리 블록의 유효 데이터 감소량에 기초하여, 수퍼 블록에 포함된 메모리 블록의 이동 동작의 수행 우선 순위를 다르게 설정하여 수행 우선 순위가 낮은 메모리 블록에 저장된 유효 페이지의 개수를 감소시킴으로써, 유효 데이터의 이동 동작에 의한 부담 및 시간을 줄일 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.

본 발명의 실시 예들은 메모리 장치의 무효화율에 따라, 가비지 컬렉션의 수행 모드를 결정하는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.

본 발명의 실시 예들은 가비지 컬렉션 수행될 대상을 수퍼 블록 단위로 선택하고 소거 동작을 수퍼 블록 단위로 수행함으로써, 대용량 메모리 장치의 동작 효율을 향상시킬 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시 예에 따른 컨트롤러의 동작 방법은 가비지 컬렉션의 수행이 결정되면, 프로그램 동작이 완료된 복수의 수퍼 블록 중에서 수퍼 블록의 유효 페이지 개수에 기초하여, 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 단계; 대상 수퍼 블록에 포함된 복수의 메모리 블록 중에서, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여, 제1 대상 블록을 선택하는 단계; 및 제1 대상 블록에 제1 이동 동작을 수행하는 단계를 포함할 수 있다.

컨트롤러의 동작 방법은 가비지 컬렉션의 수행이 결정될 때마다 메모리 블록에 포함된 유효 페이지의 개수를 산출하는 단계; 및 최근 N회 산출된 유효 페이지의 개수에 기초하여, 메모리 블록에 포함된 유효 페이지들의 감소량을 산출하는 단계를 더 포함하며, N은 2이상의 자연수일 수 있다. 컨트롤러의 동작 방법은 메모리 블록에 포함된 유효 페이지들의 제1 개수를 산출하는 단계; 및 이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 메모리 블록에 포함된 유효 페이지들의 제2 개수 및 제1 개수에 기초하여, 메모리 블록에 포함된 유효 페이지 감소량을 산출하는 단계; 이전 가비지 컬렉션은 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함할 수 있다. 제1 이동 동작의 완료 이후 복수의 메모리 블록 중에서, 제1 대상 블록이 제외된 나머지 제2 대상 블록의 유효 페이지의 개수를 확인하는 단계; 및 제2 대상 블록의 유효 페이지의 개수에 기초하여, 제2 대상 블록에 포함된 유효 페이지에 제2 이동 동작을 수행하는 단계를 더 포함할 수 있다. 제2 대상 블록의 유효 페이지의 개수가 0이면, 제2 이동 동작을 수행하지 않고, 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 제2 이동 동작을 수행하는 단계; 및 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 제2 이동 동작을 수행하는 단계; 및 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 소거 대상 수퍼 블록으로 결정된 대상 수퍼 블록에 소거 동작을 수행하는 단계를 더 포함할 수 있다. 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록일 수 있다. 제2 대상 블록은 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 제1 대상 블록은 제1 대상 블록이 제외된 나머지 메모리 블록일 수 있다.

본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 수퍼 블록에 포함된 유효 페이지 개수에 기초하여, 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 단계; 메모리 장치의 무효화율이 낮으면, 대상 수퍼 블록에 포함된 복수의 메모리 블록을, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여 제1 대상 블록 및 제2 대상 블록으로 구분하는 단계; 및 제1 대상 블록에 수행되는 제1 이동 동작을 제2 대상 블록에 수행되는 제2이동 동작보다 먼저 수행하는 단계를 포함할 수 있다.

메모리 시스템의 동작 방법은 가비지 컬렉션의 수행이 결정될 때마다 메모리 블록에 포함된 유효 페이지의 개수를 산출하는 단계; 및 최근 N회 산출된 유효 페이지의 개수에 기초하여, 메모리 블록에 포함된 유효 페이지들의 감소량을 산출하는 단계를 더 포함하며, N은 2이상의 자연수일수 있다. 메모리 시스템의 동작 방법은 메모리 블록에 포함된 유효 페이지들의 제1 개수를 산출하는 단계; 및 이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 메모리 블록에 포함된 유효 페이지들의 제2 개수 및 제1 개수에 기초하여, 메모리 블록에 포함된 유효 페이지 감소량을 산출하는 단계; 이전 가비지 컬렉션은 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함할 수 있다. 제2 대상 블록의 유효 페이지의 개수를 확인하는 단계를 더 포함하고, 제2 이동 동작은 제2 대상 블록의 유효 페이지의 개수에 기초하여 수행될 수 있다. 제2 대상 블록의 유효 페이지의 개수가 0개이면, 제2 이동 동작을 수행하지 않고, 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 메모리 시스템의 동작 방법은 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 제2 이동 동작을 수행하는 단계; 및 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 메모리 시스템의 동작 방법은 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 제2 이동 동작을 수행하는 단계; 및 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다. 메모리 시스템의 동작 방법은 소거 대상 수퍼 블록으로 결정된 대상 수퍼 블록에 소거 동작을 수행하는 단계를 더 포함할 수 있다. 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록일수 있다. 제2 대상 블록은 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 제1 대상 블록은 제1 대상 블록이 제외된 나머지 메모리 블록일수 있다. 메모리 장치의 무효화율은 복수의 수퍼 블록들의 유효 페이지 감소량, 프리 수퍼 블록에 포함된 프로그램 동작이 가능한 페이지의 개수, 프로그램 동작이 수행될 데이터의 크기 및 유효 페이지가 감소한 수퍼 블록의 중에서, 적어도 어느 하나에 기초하여 판단될 수 있다. 메모리 시스템의 동작 방법은 메모리 장치의 무효화율이 높으면, 대상 수퍼 블록에 이동 동작을 수행하는 단계 및 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록이 각각 포함된 복수의 수퍼 블록을 포함하는 메모리 장치; 및 가비지 컬렉션 동작의 대상 수퍼 블록에 포함된 복수의 메모리 블록 중에서, 제1 대상 블록을 선택하여 유효 데이터의 제1 이동 동작을 수행하는 컨트롤러를 포함하고, 컨트롤러는 수퍼 블록의 유효 페이지 개수에 기초하여 대상 수퍼 블록을 선택하고, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여 제1 대상 블록을 선택할 수 있다.

컨트롤러는 가비지 컬렉션의 수행이 결정될 때마다 메모리 블록에 포함된 유효 페이지의 개수를 산출하고, 최근 N회 산출된 유효 페이지의 개수에 기초하여, 메모리 블록에 포함된 유효 페이지들의 감소량을 산출하며, N은 2이상의 자연수일 수 있다. 컨트롤러는 메모리 블록에 포함된 유효 페이지들의 제1 개수를 산출하고, 이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 메모리 블록에 포함된 유효 페이지들의 제2 개수 및 제1 개수에 기초하여, 메모리 블록에 포함된 유효 페이지 감소량을 산출하며, 이전 가비지 컬렉션은 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함할 수 있다. 컨트롤러는 제1 대상 블록이 제외된 나머지 제2 대상 블록의 유효 페이지 개수에 기초하여, 제2 대상 블록에 유효 데이터의 제2 이동 동작을 수행할 수 있다. 컨트롤러는 제2 대상 블록의 유효 페이지의 개수가 0이면, 제2 이동 동작을 수행하지 않고, 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정할 수 있다. 컨트롤러는 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 제2 이동 동작을 수행하고, 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정할 수 있다. 컨트롤러는 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 제2 이동 동작을 수행하고, 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정할 수 있다. 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록일 수 있다. 제2 대상 블록은 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 제1 대상 블록은 제1 대상 블록이 제외된 나머지 메모리 블록일 수 있다.

본 발명에 따른 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법에 대한 효과에 대해 설명하면 다음과 같다.

본 발명의 실시예에 따른 메모리 시스템 및 이의 구동 방법은 메모리 블록의 유효 데이터 감소량에 기초하여, 수퍼 블록에 포함된 메모리 블록의 가비지 컬렉션 동작의 수행 우선 순위를 다르게 설정하여 수행 우선 순위가 낮은 메모리 블록으로 이동된 유효 페이지의 개수를 감소시킴으로써, 유효 데이터의 이동 동작에 의한 부담 및 시간을 줄일 수 있다. 이에, 메모리 장치의 가비지 컬렉션 동작 효율을 향상시킬 수 있다.

본 발명의 실시예에 따른 메모리 시스템의 무효화 율에 따라 가비지 컬렉션의 수행 모드를 결정할 수 있다.

본 발명의 실시예에 따른 메모리 시스템 및 이의 구동 방법은 가비지 컬렉션 수행될 대상을 수퍼 블록 단위로 선택하고 소거 동작을 수퍼 블록 단위로 수행함으로써, 대용량 메모리 장치의 가비지 컬렉션 동작 효율을 향상시킬 수 있다. 이에, 메모리 장치의 저장 효율을 향상시킬 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1a 및 도 1b는 본 발명의 실시 예에 따른 메모리 시스템 및 메모리 시스템이 수행하는 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 데이터 처리 시스템의 일 예를 도시한 도면이다.
도 3은 본 발명의 데이터 처리 시스템의 다른 예를 도시한 도면이다.
도 4는 도 2 및 도 3에 도시된 메모리 장치의 일 예를 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 가비지 컬렉션의 모드를 선택하는 방법의 일 예를 도시한 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 메모리 장치의 상태를 도시한 도면이다.
도 7은 본 발명의 실시 예에 따른 가비지 컬렉션의 수행 방법을 도시한 도면이다.
도 8은 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 방법을 예시적으로 도시한 도면이다.
도 9은 메모리 블록별로 관리되는 유효 페이지 개수 및 이에 따른 유효 페이지 감소량을 예시적으로 도시한 도면이다.
도 10은 도 8의 대상 수퍼 블록에 포함된 메모리 블록들을 제1 대상 블록과 제2 대상 블록으로 구분하는 방법을 예시적으로 도시한 도면이다.
도 11은 도 8의 대상 수퍼 블록에 포함된 제1 대상 블록에 수행되는 데이터의 복사 방법을 예시적으로 도시한 도면이다.
도 12는 도 11의 제1 대상 블록으로 이동된 유효 데이터가 무효화되는 과정의 일 예를 예시적으로 도시한 도면이다.
도 13는 도 11의 대상 수퍼 블록에 가비지 컬렉션의 소거 동작이 수행되는 과정의 예를 예시적으로 도시한 도면이다.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명의 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

도 1a는 본 발명의 실시 예에 따른 가비지 컬렉션(garbage collection)을 수행하는 메모리 시스템(110)의 일 예를 도시한다. 도 1b는 도 1a에 도시된 메모리 시스템(110)이 가비지 컬렉션을 수행하는 방법을 도시한다. 이하, 도 1a 및 도 1b를 참조하여, 본 발명의 실시 예에 따른 메모리 시스템 및 메모리 시스템이 수행하는 가비지 컬렉션 과정을 설명하기로 한다.

도 1a에 도시된 바와 같이, 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다.

메모리 장치(150)는 복수의 메모리 블록이 각각 포함된 복수의 수퍼 블록을 포함할 수 있다. 복수의 수퍼 블록은 대상 수퍼 블록(T_SB), 오픈 수퍼 블록(OP_SB) 및 프리 수퍼 블록(FR_SB)을 포함할 수 있다.

본 발명에서 가비지 컬렉션이 수행될 대상 수퍼 블록(T_SB)은 프로그램 동작이 완료된 클로즈 수퍼 블록(closed Super Block) 중에서, 내부에 포함되는 유효 페이지 개수(nVP_SB)가 기 설정된 타겟값보다 미만인 수퍼 블록 또는 유효 페이지 개수(nVP_SB)가 적은 순서의 하위 n개의 수퍼 블록을 포함할 수 있다. 대상 수퍼 블록(T_SB)에는 유효 데이터(valid data) 및 유효하지 않은 무효 데이터(invalid data)가 산재되어 저장되어 있을 수 있다. 대상 수퍼 블록(T_SB)에 저장된 무효 데이터(invalid data)는 호스트 요청에 의해 논리 주소가 변경되거나 논리 주소가 할당 해제된 데이터를 포함할 수 있다. 이 경우, 컨트롤러(130)은 대상 수퍼 블록(T_SB)에 저장된 유효 데이터의 이동 동작을 수행한 후, 대상 수퍼 블록(T_SB)에 소거 동작을 수행으로써 대상 수퍼 블록(T_SB)을 프리 수퍼 블록(free super block, FR_SB)으로 확보할 수 있다. 한편, 가비지 컬렉션의 대상(target)이 되는 대상 수퍼 블록(T_SB)을 가비지 컬렉션의 소스 수퍼 블록(source super block) 또는 희생 수퍼 블록(victim super block)이라 칭할 수 있다.

프리 수퍼 블록(FR_SB)은 데이터가 소거된 소거 페이지만을 포함하는 수퍼 블록일 수 있다. 오픈 수퍼 블록(open super block, OP_SB)은 소거 페이지 및 데이터가 프로그램된 프로그램 페이지를 포함할 수 있다. 본 발명에서는 데이터가 프로그램 가능한 소거 페이지를 포함하는 수퍼 블록을 오픈 수퍼 블록(OP_SB)이라고 한다. 또한, 소거 동작이 수행된 후, 프로그램 동작의 수행이 결정된 프리 수퍼 블록(FR_SB)은 오픈 수퍼 블록(OP_SB)으로 사용될 수 있다. 즉, 오픈 수퍼 블록(OP_SB)은 새로운 데이터를 프로그램할 수 있는 소거 페이지를 포함하는 수퍼 블록이고 넓은 의미에서 프리 수퍼 블록(FR_SB)을 포함할 수 있다. 수퍼 블록에 포함되는 메모리 블록은 복수의 비휘발성 메모리 셀을 포함하며, 소거 동작이 수행되는 최소 단위일 수 있다. 또한, 메모리 블록에 포함된 페이지는 복수의 비휘발성 메모리 셀을 포함하며, 프로그램 동작이 수행되는 최소 단위일 수 있다.

수퍼 블록의 마지막 남은 소거 페이지에 데이터가 프로그램되면, 해당 수퍼 블록은 새로운 데이터를 프로그램할 수 있는 오픈 상태에서 새로운 데이터를 더 이상 프로그램할 수 없는 클로즈 상태가 된다. 클로즈 수퍼 블록은 프로그램 페이지만을 포함하여 소거 동작 없이는 새로운 데이터를 더 이상 프로그램할 수 없는 수퍼 블록일 수 있다.

한편, 호스트로부터 요청되는 데이터의 사이즈가 커짐에 따라, 메모리 시스템(110)은 동작 효율을 증가시키기 위해, 프로그램 동작, 리드 동작 및 소거 동작 수퍼 블록 단위로 수행할 수 있다. 수퍼 블록은 인터리빙 방식으로 프로그램 동작 및 리드 동작이 가능한 물리적 위치를 갖는 메모리 블록들의 그룹일 수 있다. 또한, 메모리 시스템(110)은 프로그램 동작이 완료된 수퍼 블록에 수행되는 동작 효율성을 높이고, 수퍼 블록의 메타 데이터(예를 들면, 상태 정보 및 맵데이터)의 사이즈를 줄이기 위해 백그라운드 동작도 수퍼 블록 단위로 수행되는 것이 효율적이다. 따라서, 본 발명의 컨트롤러(130)는 가비지 컬렉션 수행될 대상(T_SB)을 수퍼 블록 단위로 선택할 수 있다.

본 발명의 가비지 컬렉션은 가비지 컬렉션 동작의 수행이 결정된 이후, 프로그램 동작이 완료된 수퍼 블록들 각각에 포함된 유효 페이지 개수(nVP_SB)를 확인하는 동작, 확인된 유효 페이지 개수(nVP_SB)에 기초하여 대상 수퍼 블록(T_SB)을 선택하는 동작 및 대상 수퍼 블록(T_SB)에 산재되어 저장된 유효 데이터를 이동시키는 동작을 포함할 수 있다. 유효 데이터의 이동 동작은 대상 수퍼 블록(T_SB)에 산재되어 저장된 데이터를 데이터 저장이 가능한 프리 영역(free area)으로 복사하는 동작 및 유효 데이터의 복사에 클로즈된 영역의 메타 데이터(예를 들면, L2P 맵데이터)를 갱신하는 동작을 포함할 수 있다. 데이터 저장이 가능한 프리 영역은 프리 수퍼 블록(FR_SB), 오픈 수퍼 블록(OP_SB), 프리 메모리 블록 및 오픈 메모리 블록을 포함할 수 있다. 이때, 저장된 유효 데이터의 이동이 완료된 대상 수퍼 블록(T_SB)은 무효화되어 소거 대상 수퍼 블록이 될 수 있다. 또한, 본 발명의 가비지 컬렉션은 유효 데이터의 이동 동작이 완료된 대상 수퍼 블록(T_SB)에 수행되는 소거 동작을 수행하여, 프리 블록을 확보하는 동작을 더 포함할 수 있다.

본 발명에서 가비지 컬렉션은 수행을 결정하는 주체에 따라, 호스트의 명령없이 컨트롤러에 의해 수행이 결정되는 오토 가비지 컬렉션(Auto　GC) 및 메모리 시스템과 연동하는 호스트가 메모리 시스템의 동작 상태를 감지하고, 한 호스트가 가비지 컬렉션의 수행을 메모리 시스템에 요청하는 매뉴얼 가비지 컬렉션(Manual　GC을 포함할 수 있다. 자동 가비지 컬렉션은 데이터 프로그램 동작의 수행 중, 데이터 저장 공간(예를 들면, 프리 수퍼 블록의 개수)이 부족한 경우 수행되는 런타임 가비지 컬렉션(Run-time GC) 및 메모리 시스템의 유효 상태(Idle)에, 유효 페이지 개수가 상대적으로 적은 수퍼 블록에 수행되는 아이들 가비지 컬렉션(Idle GC)을 포함할 수 있다. 또한, 본 발명의 가비지 컬렉션은 설정된 고정 주기마다 수행이 결정될 수 있다.

또한, 본 발명은 설명의 편의를 위해, 1개의 유효 페이지에는 1개의 유효 데이터만이 저장되어 유효 페이지의 개수와 유효 데이터의 개수가 동일함을 전제하여 설명하기로 한다. 하지만 본 발명이 이에 한정되는 것은 아니다.

또한, 본 발명의 컨트롤러(130)는 가비지 컬렉션이 수행될 대상 수퍼 블록(T_SB)에 포함된 메모리 블록들 각각의 유효 페이지 감소량(감소된 유효 페이지 개수)에 따라. 유효 데이터들을 서로 다른 시점에 이동시킬 수 있다. 이는 곧, 대상 수퍼 블록(T_SB)에 포함된 메모리 블록들 각각에 수행되는 유효 데이터의 이동 동작이 메모리 블록들 각각의 유효 페이지 감소량에 따라, 서로 다른 시점에 수행되는 것을 의미할 수 있다. 이를 위해, 컨트롤러(130)는 대상 수퍼 블록(T_SB)에 포함된 메모리 블록들 중에서, 유효 페이지 감소량이 기준값 미만인 제1 대상 블록(BLK_T1)에 저장된 유효 데이터의 이동 동작을 유효 페이지 감소량이 기준값 이상인 제2 대상 블록(BLK_T2)의 유효 데이터의 이동 동작보다 먼저 수행할 수 있다. 이에, 제1 대상 블록(BLK_T1)에 이동 동작이 수행되는 동안에 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들이 무효화될 가능성이 높다. 따라서, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들의 개수가 줄어들게 되어 대상 수퍼 블록(T_SB)에 수행되는 유효 데이터의 이동 동작에 소요되는 시간이 감소될 수 있다.

이와 같이, 유효한 데이터가 산재되어 있는 대상 수퍼 블록(T_SB)에 가비지 컬렉션을 수행하고, 가비지 컬렉션이 수행된 대상 수퍼 블록(T_SB)에 소거 동작을 수행하여, 프리 수퍼 블록(FR_SB)의 개수를 증가시킴으로써, 메모리 장치(150)의 사용 효율성 향상시킬 수 있다. 본 발명의 설명에서, 개수 및 양은 동일한 의미로 사용될 수 있다.

한편, 가비지 컬렉션을 통해 논리적 블록에 대응되는 유효 데이터의 저장 위치인 물리 주소가 변경됨에 따라, 물리적 블록의 물리 주소가 무효화될 수 있다. 이때, 컨트롤러(130)은 무효화된 물리 주소 대신에, 변경된 물리 주소를 논리 주소와 맵핑되도록 맵데이터를 수정함으로써, 맵데이터를 최신 상태로 유지할 수 있다. 이에, 메모리 장치(150)에 맵데이터 관리를 통해 최신 상태의 맵핑 테이블을 이용해 동작을 수행할 수 있어, 메모리 장치(150)의 동작 속도가 향상될 수 있다.

도 1a에 도시된 바와 같이, 컨트롤러(130)는 가비지 컬렉션 수행부(160), 카운터(170), 유효 페이지 감소량 산출부(190) 및 소거 동작부(180)를 포함할 수 있다. 카운터(170)는 메모리 장치(150)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 페이지 개수(nVP_BLK)를 카운트할 수 있다. 카운터(170)는 메모리 블록(BLK)에 포함된 유효 페이지 개수(nVP_BLK)가 변할 때마다, 해당 메모리 블록(BLK)의 유효 페이지 개수(nVP_BLK)를 업데이트할 수 있다.

유효 페이지 감소량 산출부(190)는 컨트롤러(130)의 제어 하에, 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 페이지 감소량(ΔVP_BLK)을 산출할 수 있다. 컨트롤러(130)는 가비지 컬렉션의 수행이 결정된 후 대상 수퍼 블록(T_SB)이 선택되면, 유효 페이지 감소량 산출부(190)가 대상 수퍼 블록(T_SB)에 포함된 메모리 블록에 포함된 유효 페이지 감소량(ΔVP_BLK)을 산출하도록 제어할 수 있다. 유효 페이지 감소량 산출부(190)는 가비지 컬렉션의 수행이 결정될 때마다 카운터(170)로부터 수신된 메모리 블록들에 포함된 유효 페이지 개수(nP_BLK)에 따라, 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 페이지 감소량(ΔVP_BLK)을 산출할 수 있다.

GC 수행부(160)는 GC 대상 선택부(163) 및 데이터 이동부(167)를 포함할 수 있다.

GC 대상 선택부(163)는 복수의 클로즈 수퍼 블록(SB) 중에서, 수퍼 블록(SB)의 유효 페이지 개수에 기초하여 대상 수퍼 블록(T_SB)을 선택할 수 있다. GC 대상 선택부(163)는 대상 수퍼 블록(T_SB)을 선택하기 위한 기 설정된 타겟값(수퍼 블록(SB)의 유효 페이지 개수)에 따라, 복수의 수퍼 블록(SB)들 중에서, 대상 수퍼 블록(T_SB)을 선택할 수 있다. 이를 위해, GC 대상 선택부(163)는 카운터(170)로부터 수신된 메모리 블록(BLK)의 유효 페이지 개수(nVP_BLK)를 수퍼 블록(SB) 단위로 합산하여, 수퍼 블록(SB)에 포함된 유효 페이지 개수(nVP_SB)를 산출할 수 있다.

또한, GC 대상 선택부(163)는 유효 페이지 감소량 산출부(190)로부터 수신된 유효 페이지 감소량(ΔVP_BLK)에 기초하여, 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)을 제1 대상 블록(BLK_T1) 및 제2 대상 블록(BLK_T2)으로 구분할 수 있다. 본 발명에서, 제1 대상 블록(BLK_T1)은 무효화될 가능성이 낮은 메모리 블록(BLK)을 포함하고, 제2 대상 블록(BLK_T2)은 무효화될 가능성이 높은 메모리 블록(BLK)을 포함할 수 있다. 메모리 블록(BLK)의 무효화될 가능성은 가비지 컬렉션의 수행이 결정된 최근 N회(N은 2이상의 자연수) 동안 무효화된 유효 페이지들의 개수인 유효 페이지 감소량(ΔVP_BLK)에 기초하여 판단될 수 있다.

이에, GC 대상 선택부(163)는 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 중에서, 유효 페이지 감소량(ΔVP_BLK)이 기준값 미만인 메모리 블록(BLK)을 제1 대상 블록(BLK_T1)으로 선택할 수 있다. GC 대상 선택부(163)는 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 중에서, 유효 페이지 감소량(ΔVP_BLK)이 기준값(REF) 이상인 메모리 블록(BLK)을 제2 대상 블록(BLK_T2)으로 선택할 수 있다. 또한, GC 대상 선택부(163)는 복수의 메모리 블록(BLK)들 중에서, 유효 페이지 감소량(ΔVP_BLK)이 큰 적어도 하나의 메모리 블록(BLK)을 제2 대상 블록(BLK_T2)으로 선택하고, 나머지 메모리 블록(BLK)들을 제1 대상 블록(BLK_T1)으로 선택할 수 있다.

데이터 이동부(167)는 대상 수퍼 블록(T_SB)에 포함된 제1 대상 블록(BLK_T1) 및 제2 대상 블록(BLK_T2)에 저장된 유효 데이터를 프리 수퍼 블록(FR_SB) 또는 오픈 수퍼 블록(OP_SB)으로 이동시킬 수 있다.

본 발명의 데이터 이동부(167)는 제2 대상 블록(BLK_T2)보다 제1 대상 블록(BLK_T1)에 유효 데이터의 이동 동작을 먼저 수행할 수 있다. 제1 대상 블록(BLK_T1)에 데이터 이동 동작이 수행되는 제1 기간(1^st Period)동안, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들의 적어도 일부가 무효화될 수 있다. 이에, 데이터 이동부(167)는 제1 기간(1^st Period)동안 무효화되는 제2 대상 블록(BLK_T2)의 유효 페이지의 개수만 큼, 이동 동작이 수행되야 하는 유효 페이지의 개수가 감소될 수 있다. 만약, 제1 기간(1^st Period)동안, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들이 모두 무효화되어 유효 페이지 개수가 '0개'인 경우, 데이터 이동부(167)는 제2 대상 블록(BLK_T2)에 유효 데이터의 이동 동작을 수행할 필요가 없다. 따라서, 본 발명의 메모리 시스템(110)은 가비지 컬렉션 수행 시, 유효 데이터의 이동 동작에 의한 부담 및 소요 시간을 감소시킬 수 있다.

본 발명의 소거 동작부(180)는 컨트롤러(130)의 제어 하에, 가비지 컬렉션이 수행된 후, 컨트롤러(130)에 의해 소거 동작의 수행이 결정된 대상 수퍼 블록(T_SB)에 소거 동작을 수행할 수 있다. 컨트롤러(130)는 메모리 장치(150)가 유휴 상태(IDLE STATE)가 되거나, 호스트로부터 수신된 쓰기 요청에 따른 프로그램 동작을 수행하는데 필요한 저장 공간이 부족한 경우, 대상 수퍼 블록(T_SB)에 소거 동작이 수행되도록 소거 동작부(180)를 제어할 수 있다.

도 1b는 도 1a에 도시된 메모리 시스템(110)이 가비지 컬렉션을 수행하는 방법을 도시한다.

도 1b의 S1 단계를 참조하면, 메모리 시스템(110)은 복수의 수퍼 블록(SB) 중에서, 수퍼 블록(SB) 각각에 포함된 유효 페이지 개수(nVP_SB)에 기초하여 대상 수퍼 블록(T_SB)을 선택할 수 있다(S1).

S1 단계 이후, 메모리 시스템(110)은 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK) 중에서, 메모리 블록(BLK) 각각의 유효 페이지 감소량(ΔVP_BLK)에 기초하여 제1 대상 블록(BLK_T1)을 선택할 수 있다(S2).

S2 단계 이후, 메모리 시스템(110)은 제1 대상 블록(BLK_T1)에 저장된 유효 데이터를 프리 수퍼 블록(FR_SB) 또는 오픈 수퍼 블록(OP_SB)으로 이동시킬 수 있다(S3).

그리고 메모리 시스템(110)은 유효 데이터의 이동 동작 수행 후, 제1 대상 블록(BLK_T1)이 제외된 나머지 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK)에 기초하여, 제2 대상 블록(BLK_T2)에 저장된 유효 데이터를 프리 수퍼 블록(FR_SB) 또는 오픈 수퍼 블록(OP_SB)으로 이동시킬 수 있다(S4). S4 단계에서 메모리 시스템(110)은 제2 대상 블록(BLK_T2)에 포함된 유효 페이지가 존재하지 않으면, 유효 데이터의 이동 동작을 수행하지 않을 수 있다.

이에 본 발명의 메모리 시스템(110)은 제2 대상 블록(BLK_T2)에 저장된 유효 데이터의 이동 동작을 제1 대상 블록(BLK_T1)보다 나중에 수행하여 제2 대상 블록(BLK_T2)에 포함된 유효 페이지가 무효화되는 것을 기대할 수 있다. 즉, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수가 감소되기 때문에, 제2 대상 블록(BLK_T2)에 수행되는 데이터 이동 동작에 의한 부담 및 시간이 감소될 수 있다.

하지만 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수가 존재함에도 불구하고, 메모리 시스템(110)이 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수가 '0개'가 될 때까지 이동 동작을 수행하지 않는다면, 대상 수퍼 블록(T_SB)에 가비지 컬렉션이 완료되는 시기가 무한정 지연될 수 있다.

이에, 본 발명의 메모리 시스템(110)은 제1 대상 블록(BLK_T1)에 저장된 유효 데이터의 이동 동작이 완료된 후, 기 설정된 이동 동작의 수행 조건에 만족되는지 여부를 판단할 수 있다. 기 설정된 이동 동작의 수행 조건은 제1 임계값 미만의 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수, 제2 임계값 이상의 홀딩 시간(대기 시간), 또는 제3 임계값 이상의 제1 대상 블록(BLK_T1)에 이동 동작이 수행되는 동안 감소되는 메모리 장치(150)의 유효 페이지 개수(유효 페이지 감소량) 중에서, 적어도 어느 하나를 포함할 수 있다. 예를 들면, 메모리 시스템(110)은 제1 대상 블록(BLK_T1)에 이동 동작이 수행된 이후, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK_T2)가 기 설정된 제1 임계값에 이를 때 까지만 이동 동작을 홀딩 하였다가 제1 임계값 미만이 되면, 제2 대상 블록(BLK_T2)의 이동 동작을 수행할 수 있다. 또한, 메모리 시스템(110)은 제1 대상 블록(BLK_T1)에 이동 동작이 수행된 이후, 홀딩 시간이 제2 임계값에 이를 때 까지만 이동 동작을 홀딩 하였다가 제2 임계값 이상이 되면, 제2 대상 블록(BLK_T2)의 이동 동작을 수행할 수 있다. 또한, 메모리 시스템(110)은 제1 대상 블록(BLK_T1)에 이동 동작이 수행되는 동안 감소되는 메모리 장치(150)의 유효 페이지 개수가 제3 임계값 이상이면, 제2 대상 블록(BLK_T2)의 이동 동작을 수행할 수 있다.

그후, 메모리 시스템(110)은 S3 및 S4에서 수행된 유효 데이터의 이동 동작에 따른 메타 데이터를 업데이트 할 수 있다(S5).

이에, 본 발명의 메모리 시스템(110)은 제1 대상 블록(BLK_T1) 및 제2 대상 블록(BLK_T2)에 각각 수행되는 유효 데이터의 이동 동작들의 수행 간격을 조절하여, 대상 수퍼 블록(T_SB)에 수행되는 이동 동작에 소요되는 시간을 특정 범위 이내로 조절할 수 있다. 이에, 이에, 가비지 컬렉션 수행에 따른 불필요한 오버 헤드를 방지할 수 있다.

도 2는 본 발명의 데이터 처리 시스템(100)의 일 예를 도시한 도면이다. 도 2을 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다.

호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.

또한, 호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 유저와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은 유저의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은 유저의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 유저를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은 유저들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 유저 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는 유저 요청에 해당하는 복수의 요청들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 요청들에 해당하는 동작들, 즉 유저 요청에 상응하는 동작들을 수행한다.

또한, 메모리 시스템(110)은 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 쓰기 요청되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmble ROM), EPROM(Erasble ROM), EEPROM(Electrically Erasble ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150) 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다. 실시예에 따라, 컨트롤러(130)는 호스트(102)로부터 전달되는 적어도 하나의 요청에 포함된 적어도 두개 이상의 연속되는 논리 주소들에 대응하며 적어도 두개 이상이 연속되는 물리 주소들을 인지하고, 그에 따른 동작을 수행할 수 있다.

여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또한, 다른 일 예로, 메모리 시스템(110)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portble) 컴퓨터, 웹 타블렛(web tblet), 태블릿 컴퓨터(tblet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portble multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 쓰기 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는 복수의 메모리 블록(memory block)들(152, 154, 156)을 포함하며, 각각의 메모리 블록들(152, 154, 156)은 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은 복수의 워드라인(WTL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는 복수의 메모리 블록들(152, 154, 156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.

그리고, 메모리 시스템(110)에서의 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)으로 이동시킬하며, 이를 위해 컨트롤러(130)는 메모리 장치(150)의 리드, 쓰기, 프로그램(program), 소거(erase) 등의 동작을 제어한다.

보다 구체적으로 설명하면, 컨트롤러(130)는 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.

또한, 호스트 인터페이스 유닛(132)은 호스트(102)의 요청 및 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

아울러, ECC 유닛(138)은 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는 메모리 장치(150)으로 이동시킬될 수 있다. 그리고, ECC 디코더(ECC decoder)는 메모리 장치(150)으로 이동된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은 메모리 장치(150)로부터 리드된 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.

여기서, ECC 유닛(138)은 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.

그리고, PMU(140)는 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.

또한, 메모리 인터페이스 유닛(142)은 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

아울러, 메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)으로 이동시킬하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 쓰기, 프로그램, 소거(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.

여기서, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.

또한, 메모리(144)는 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 쓰기 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 쓰기 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 쓰기 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.

그리고, 프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 쓰기 요청 또는 읽기 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

일 예로, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 요청에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는 호스트(102)로부터 수신된 요청에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 프로그램 요청에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 소거 커맨드(erase command)에 해당하는 소거 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.

그리고, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은 메모리 장치(150)의 메모리 블록들(152, 154, 156)에서 임의의 메모리 블록으로 이동된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152, 154, 156) 간 또는 메모리 블록들(152, 154, 156)으로 이동된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어레벨링(WTL: Wear Leveling) 동작, 컨트롤러(130)으로 이동된 컨트롤러 맵데이터(C_MAP)를 메모리 장치(150)의 메모리 블록들(152, 154, 156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.

또한, 본 발명의 메모리 시스템(110)에서는 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 요청들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 소거 커맨드들에 해당하는 복수의 소거 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 메모리 시스템(110)에서는 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 메모리 시스템(110)에서는 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.

여기서, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(bnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.

여기서, 커맨드들의 디스크립터에는 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 주소(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 주소(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.

아울러, 컨트롤러(130)의 프로세서(134)에는 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 쓰기, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 쓰기, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 저장 효율 및 메모리 시스템(110)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.

도 3은 본 발명의 데이터 처리 시스템(100)의 다른 예를 도시한 도면이다. 도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102), 컨트롤러(130) 및 메모리 장치(150)을 포함한다.

도 3를 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리 소자(144)를 포함할 수 있다.

도 3에 도시되지 않았지만, 도 1a에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.

호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 요청, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 요청, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 커맨드큐(56), 커맨드큐(56)로부터 전달되는 커맨드, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 커맨드, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.

호스트(102)로부터 요청, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 커맨드, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 리드하기 위한 커맨드어가 복수 개 전달되거나, 리드 및 프로그램 커맨드가 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 커맨드, 데이터 등을 커맨드큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 커맨드, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 커맨드, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 커맨드, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 커맨드, 데이터 등을 메모리 소자(144)으로 이동시킬 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 커맨드, 데이터 등에 따라 메모리 시스템(110) 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.

플래시 변환 계층(FTL) 유닛(40)은 이벤트큐(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 커맨드를 수행하기 위한 블록 관리자(48)를 포함할 수 있다.

예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)로부터 수신된 리드 및 프로그램 커맨드, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소(LA)에 해당하는 물리 주소(PA)를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리 주소(PA)에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는)메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 업데이트(update) 요청을 전송함으로써 논리적-물리 주소의 맵데이터에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.

여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 1a참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.

한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 컬렉션을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 소거할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 소거될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 소거될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소(LA)를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소(LA)에 대응되는 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 업데이트를 통해 맵핑 테이블이 업데이트될 수 있다.

맵 관리자(44)는 논리적-물리적 맵핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 맵핑 테이블을 플래시 메모리으로 이동시킬하고, 메모리 소자(144) 용량에 따라 맵핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 읽기 요청을 전송하여 메모리 장치(150)으로 이동된 맵핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)으로 이동시킬될 수 있다.

한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소(LA)에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 이동 동작이 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 맵핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.

메모리 장치(150)는 복수의 메모리 블록들을, 하나의 메모리 셀으로 이동시킬 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화 할 수 있다. 특히, 메모리 장치(150)는 MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.

본 발명에서는 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.

도 4는 도 2 및 도 3의 메모리 장치(150)의 구성을 예시적으로 도시한 도면이다. 설명의 편의를 위하여,　도 4의 메모리 장치(150)는 1개의 메모리 다이를 포함하고, 메모리 다이는 4개의 플레인들(PLANE1~PLANE4)을 포함한다고 가정하기로 한다.

도 4를 참조하면, 메모리 장치(150)는 제1 내지 제4 플레인들(PLANE1~PLANE4)을 포함할 수 있다. 제1 내지 제4 플레인들(PLANE1~PLANE4)은 각각 복수의 메모리 블록(BLK)들 예컨대, n 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 여기에서, n 은 1 이상의 자연수일 수 있다.

제1 내지 제4 플레인들(PLANE1~PLANE4)에서 동일한 위치의 메모리 블록(BLK)들은 1개의 메모리 블록 그룹으로 묶일 수 있다. 제1 내지 제4 플레인들(PLANE1~PLAN 4)에서 동일한 위치의 메모리 블록(BLK)들이 그룹핑된 1개의 메모리 블록 그룹을 수퍼 블록(superblock, SB)이라 한다. 예를 들어, 컨트롤러(130)는 제1 내지 제4 플레인들(PLANE1~PLANE4)의 제1 메모리 블록(BLK1)들을 그룹핑하여 제1 수퍼 블록(SB1)으로 사용할 수 있다. 제1 내지 제4 플레인들(PLANE1~PLANE4)은 각각 n 개의 메모리 블록들(BLK1~BLKn)을 포함하므로, 메모리 장치(150)에는 제1 내지 제n 수퍼 블록들(SB1~SBn)이 포함될 수 있다. 제1 내지 제n 수퍼 블록들(SB1~SBn)에는 인터리빙 방식으로 데이터의 프로그램 동작 및 데이터의 리드 동작이 수행될 수 있다.

도 5는 본 발명의 컨트롤러(130)가 가비지 컬렉션 동작 모드를 선택하는 과정의 일 예를 도시한다. 도 6a 및 도 6b는 본 발명의 메모리 장치(150)의 상태를 각각 도시한다.

이하, 도 5, 도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 컨트롤러(130)가 메모리 장치(150)의 상태(예를 들면, 메모리 장치의 무효화 레벨)에 따라, 가비지 컬렉션 동작 모드를 선택하는 방법의 일 예를 설명하기로 한다.

가비지 컬렉션의 수행이 결정되는 경우는 여러 경우가 있지만, 본 발명의 도 5에서는 메모리 장치(150) 내부에 프리 수퍼 블록(FR_SB)이 부족하여 컨트롤러(130)가 가비지 컬렉션의 수행을 결정한 경우에 대해서 설명한다. 하지만 본 발명은 이에 한정되는 것은 아니다.

도 5의 S10을 참조하면, 컨트롤러(130)는 메모리 장치(150)에 포함된 프리 수퍼 블록(FR_SB)의 개수(nFR_SB)에 기초하여, 가비지 컬렉션의 수행 여부를 결정할 수 있다(S10). 즉, 도 6a에 도시된 바와 같이, 메모리 장치(150)는 1'0개'의 수퍼 블록들을 포함할 수 있다. 이중에서 6개의 수퍼 블록은 프로그램 동작이 완료된 클로즈 수퍼 블록(SB1 내지 SB6)일 수 있다. 또한, 4개의 수퍼 블록은 새로운 데이터가 프로그램 가능한 프리 수퍼 블록(FR_SB7 내지 FR_SB10)일 수 있다. 이하 본 발명의 설명에서, 도면 부호 'SB'는 클로즈 수퍼 블록을 나타내고, 도면 부호 'FR_SB'는 프리 수퍼 블록을 나타내기로 한다. 만약, 가비지 컬렉션의 수행 여부를 결정하기 위한 기 설정된 프리 수퍼 블록의 개수(nFR_SB)가 '3개 이하'라면, 도 6a에 도시된 메모리 장치(150)에 포함된 프리 수퍼 블록의 개수(nFR_SB)는 4개이며, 이는 '3개 이하'가 아니다. 이에, 컨트롤러(130)는 도 6a에 도시된 메모리 장치(150)에 가비지 컬렉션을 수행하지 않는 것으로 결정할 수 있다. 이후, 도 6b에 도시된 바와 같이, 프리 수퍼 블록(FR_SB7)에 데이터의 프로그램 동작이 수행되어, 프리 수퍼 블록(FR_SB7)이 클로즈 수퍼 블록(SB7)으로 변경되면, 메모리 장치(150)에 포함된 프리 수퍼 블록(FR_SB8~ FR_SB10)의 개수(nFR_SB)는 3개이다. 이에, 컨트롤러(130)는 도 6b에 도시된 메모리 장치(150)에 가비지 컬렉션의 수행 모드를 결정할 수 있다. 본 발명의 가비지 컬렉션의 수행 모드는 제1 모드 및 제2 모드를 포함할 수 있다.

제1 모드의 가비지 컬렉션은 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 데이터 감소량(ΔVP_BLK)에 따라, 유효 데이터의 이동 동작이 수행될 메모리 블록의 우선 순위를 다르게 설정하는 모드이다. 특히, 제1 모드의 가비지 컬렉션은 유효 데이터 감소량(ΔVP_BLK)이 큰 제2 대상 블록(BLK_T2)에 저장된 유효 데이터의 제2 이동 동작의 수행 우선 순위를 유효 데이터 감소량(ΔVP_BLK)이 적은 제1 대상 블록(BLK_T1)에 저장된 유효 데이터의 제1 이동 동작의 수행 우선 순위보다 낮출 수 있다. 즉, 제1 모드의 가비지 컬렉션은 제2 이동 동작의 수행을 제1 이동 동작 보다 늦게 수행할 수 있다. 또한, 제1 모드의 가비지 컬렉션은 제1 이동 동작이 수행 완료되고나서 임계 시간 이후에, 제2 이동 동작을 수행할 수 있다. 이에, 제1 이동 동작이 수행되는 동안 및 임계 시간 동안에, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들의 적어도 일부가 무효화될 수 있다. 따라서, 제2 이동 동작이 수행되야 하는 유효 페이지의 개수가 감소될 수 있다.

제2 모드의 가비지 컬렉션은 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 데이터 감소량(ΔVP_BLK)을 고려하지 않고, 복수의 메모리 블록(BLK)들에 저장된 유효 데이터에 대한 이동 동작이 수행되는 모드이다. 따라서, 제2 모드의 가비지 컬렉션은 제1 모드의 가비지 컬렉션보다 이동 동작이 수행되야 하는 유효 페이지의 개수가 증가될 수 있지만, 제2 대상 블록(BLK_T2)에 포함되는 유효 페이지들이 무효화되는 임계 시간을 포함하지 않기 때문에, 가비지 컬렉션에 소요되는 시간이 제1 모드의 가비지 컬렉션보다 감소될 수도 있다.

가비지 컬렉션의 수행이 결정되면, 컨트롤러(130)는 메모리 장치(150)의 유효 페이지 감소량(nVP_SB), 프리 수퍼 블록에 포함된 소거 페이지 개수, 프로그램 동작이 수행될 데이터의 크기 및 유효 페이지 개수(nVP_SB)가 감소한 수퍼 블록(SB)의 개수(n#SB) 중에서, 적어도 어느 하나에 기초하여, 가비지 컬렉션의 수행 모드를 결정할 수 있다.

본 발명에서 컨트롤러(130)는 메모리 장치(150)의 유효 페이지 감소량(nVP_SB) 및 프리 수퍼 블록에 포함된 소거 페이지 개수에 따라, 가비지 컬렉션의 수행을 결정할 수 있다. 예를 들어, 프로그램 동작이 완료된 수퍼 블록들(SB1 내지 SB7) 전체의 유효 페이지 감소량(nVP_SB)이 프리 수퍼 블록(FR_SB)에 포함된 소거 페이지들 개수보다 적다면, 본 발명의 컨트롤러(130)는 가비지 컬렉션을 수행을 긴급하게 수행하지 않아도 된다. 이에, 컨트롤러(130)는 유효 데이터의 이동 동작이 수행되는 유효 페이지의 개수가 감소되지만 이동 동작의 홀딩 시간이 포함되는 제1 모드의 가비지 컬렉션을 결정할 수 있다. 반대로, 프로그램 동작이 완료된 수퍼 블록들(SB1 내지 SB7) 전체의 유효 페이지 감소량(nVP_SB)이 프리 수퍼 블록(FR_SB)에 포함된 소거 페이지 개수보다 많다면, 본 발명의 컨트롤러(130)는 가비지 컬렉션을 수행을 긴급하게 진행해야 한다. 이에, 컨트롤러(130)는 유효 데이터의 이동 동작이 수행되는 유효 페이지의 개수가 감소되지는 않지만, 이동 동작의 홀딩 시간이 포함되지 않는 제2 모드의 가비지 컬렉션을 결정할 수 있다.

또한, 본 발명에서 컨트롤러(130)는 메모리 장치(150)의 유효 페이지 감소량(nVP_SB) 및 유효 페이지 개수(nVP_SB)가 감소한 수퍼 블록(SB)의 개수(n#SB)에 따라, 가비지 컬렉션의 수행을 결정할 수 있다. 예를 들어, 무효화된 유효 페이지 개수가 많아 유효 페이지 감소량(nVP_SB)이 증가하더라도, 무효화된 유효 페이지를 포함하는 수퍼 블록의 개수가 프리 수퍼 블록 개수(nFR_SB)보다 적다면, 본 발명의 컨트롤러(130)는 가비지 컬렉션을 수행을 긴급하게 수행하지 않아도 된다. 이에, 컨트롤러(130)는 제1 모드의 가비지 컬렉션을 결정할 수 있다. 반대로, 무효화된 유효 페이지 개수가 많고 무효화된 유효 페이지를 포함하는 수퍼 블록의 개수가 프리 수퍼 블록 개수(nFR_SB)보다 많다면, 본 발명의 컨트롤러(130)는 가비지 컬렉션을 수행을 긴급하게 진행하기 위해 제2 모드의 가비지 컬렉션을 수행 결정할 수 있다.

도 5의 S30을 참조하면, 컨트롤러(130)는 수퍼 블록(SB) 내부에 포함된 유효 페이지 개수(nVP_SB)에 따라, 복수의 수퍼 블록(SB)들 중에서, 가비지 컬렉션이 수행될 대상 수퍼 블록(T_SB)을 선택할 수 있다(S30). 즉, 도 6b에 도시된 바와 같이, 컨트롤러(130)는 수퍼 블록들(SB1 내지 SB7) 중에서, 유효 페이지 개수(nVP_SB)가 기 설정된 타겟값(예를 들면, 3'0개') 이하인 제1 수퍼 블록(SB1)을 대상 수퍼 블록(T_SB)으로 선택할 수도 있다. 또한, 컨트롤러(130)는 클로즈 수퍼 블록들(SB1 내지 SB7) 중에서, 유효 페이지 개수(nVP_SB)가 가장 적은(1'0개') 제1 수퍼 블록(SB1)을 대상 수퍼 블록(T_SB)으로 선택할 수 있다.

그후 컨트롤러(130)는 S20에서 결정된 가비지 컬렉션 모드에 따라, S30에서 선택된 대상 수퍼 블록(T_SB)에 가비지 컬렉션 동작을 수행할 수 있다(S30).

도 7은 컨트롤러(130)가 도 5 및 도 6a 내지 도 6b에서 상술된 제1 모드의 가비지 컬렉션을 수행하는 방법의 일예를 도시한다.

컨트롤러(130)는 가비지 컬렉션이 수행될 대상 수퍼 블록(T_SB)에 포함된 복수의 메모리 블록(BLK)들 각각의 유효 페이지 감소량(ΔVP_BLK)에 기초하여, 복수의 메모리 블록(BLK)들을 제1 대상 블록(BLK_T1) 및 제2 메모리 블록(BLK_T2)으로 구분할 수 있다(S200). 제1 대상 블록(BLK_T1) 유효 페이지 감소량(ΔVP_BLK)이 기준값 미만인 메모리 블록일 수 있다. 제2 메모리 블록(BLK_T2)은 유효 페이지 감소량(ΔVP_BLK)이 기준값 이상인 메모리 블록일 수 있다. 제1 대상 블록(BLK_T1)은 무효화될 가능성이 낮은 메모리 블록일 수 있다. 제2 메모리 블록(BLK_T2)은 무효화될 가능성이 높은 메모리 블록일 수 있다.

컨트롤러(130)는 제1 대상 블록(BLK_T1)에 포함된 유효 페이지에 저장된 유효 데이터들을 데이터의 저장이 가능한 수퍼 블록(FR_SB 또는 OP_SB)에 이동시킨다(S210, 제1 이동 동작). S210 단계의 제1 이동 동작은 제1 대상 블록(BLK_T1)에 저장된 유효 데이터들이 수퍼 블록(FR_SB 또는 OP_SB)에 복사되고, 복사된 유효 데이터가 저장된 수퍼 블록(FR_SB 또는 OP_SB)의 메타 데이터가 갱신되는 동작을 포함할 수 있다.

컨트롤러(130)는 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수(nVP_BLK_T2)를 확인(S215)하고, 제2 대상 블록(BLK_T2)의 유효 페이지 개수(nVP_BLK_T2)가 '0개'인지 여부를 판단할 수 있다(S220).

S220 단계의 판단 결과, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK_T2)가 '0개'이면(S220: YES), 컨트롤러(130)는 제2 대상 블록(BLK_T2)에 저장된 유효 데이터의 제2 이동 동작을 수행하지 않고, 대상 수퍼 블록(T_SB)에 수행되는 제1 모드의 가비지 컬렉션을 완료할 수 있다. 즉, S210 단계의 제1 이동 동작이 수행되는 제1 기간(1^st Period)동안에, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지들이 모두 무효화될 수 있다. 이에, 컨트롤러(130)는 제2 대상 블록(BLK_T2)에 제2 이동 동작을 수행할 필요가 없기 때문에, 가비지 컬렉션 수행 시, 제2 대상 블록(BLK_T2)에 수행되는 데이터 이동 동작에 의한 부담 및 시간이 감소될 수 있다.

S220 단계의 판단 결과, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK_T2)가 '0개'가 아닌 경우, 컨트롤러(130)가 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수(nVP_BLK_T2)가 '0개'가 될 때까지 제2 이동 동작의 수행을 대기한다면, 대기 시간 만큼 제2 대상 블록(BLK_T2)에 에 가비지 컬렉션이 늦게 수행될 수 있다.

이에 컨트롤러(130)는 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK_T2)가 '0개'가 아닌 경우(S220:NO), 컨트롤러(130)는 기 설정된 제2 이동 동작의 수행 조건을 만족(meet)하는지 여부를 판단할 수 있다(S230).

기 설정된 제2이동 동작의 수행 조건은 제2 대상 블록(BLK_T2)에 포함된 유효 페이지의 개수가 제1 임계값 미만이거나, 제1 이동 동작의 수행 후, 제2 이동 동작의 홀딩 시간(대기 시간)이 제2 임계값 이상이거나, S210 단계에서 제1 이동 동작이 수행되는 동안 감소되는 메모리 장치(150)의 유효 페이지 개수가 제2 임계값 이상인 경우 중에서, 적어도 어느 하나인 경우에 수행될 수 있다. 즉, 컨트롤러(130)는 제1 이동 동작이 수행된 이후, 제2 대상 블록(BLK_T2)에 포함된 유효 페이지 개수(nVP_BLK_T2)가 기 설정된 제1 임계값에 이를 때 까지만 제2 이동 동작을 홀딩 하였다가 제1 임계값 미만이 되면, 제2 이동 동작을 수행할 수 있다. 또한, 컨트롤러(130)는 제1 대상 블록(BLK_T1)에 제1 이동 동작이 수행된 이후, 홀딩 시간이 제2 임계값에 이를 때 까지만 제2 이동 동작을 홀딩 하였다가 제3 임계값 이상이 되면, 제2 이동 동작을 수행할 수 있다. 또한, 컨트롤러(130)는 제1 이동 동작이 수행되는 동안 감소되는 메모리 장치(150)의 유효 페이지 개수가 제3 임계값 이상이면, 제2 이동 동작을 수행할 수 있다.

즉, 본 발명의 컨트롤러(130)는 제1 내지 제3 임계값을 동적으로 설정함에 따라, 제2 이동 동작이 수행되는 시점을 조절함으로써, 제1 및 제2 이동 동작에 소요되는 시간을 특정 범위 이내로 조절할 수 있다. 이에, 이에, 가비지 컬렉션 수행에 따른 불필요한 오버 헤드를 방지할 수 있다.

S230 단계의 판단 결과, 기 설정된 수행 조건이 만족되지 않으면, (S230: No), 컨트롤러(130)는 S215 단계를 수행한다.

S230 단계의 판단 결과, 기 설정된 수행 조건이 만족되면(S230: YES), 컨트롤러(130)는 제2 대상 블록(BLK_T2)에 포함된 유효 페이지에 저장된 유효 데이터들을 데이터의 저장이 가능한 수퍼 블록(FR_SB 또는 OP_SB)으로 이동시킨다(S240, 제2 이동 동작). S240 단계의 제2 이동 동작은 제2 대상 블록(BLK_T2)에 저장된 유효 데이터들이 수퍼 블록(FR_SB 또는 OP_SB)에 복사되고, 복사된 유효 데이터가 저장된 수퍼 블록(FR_SB 또는 OP_SB)의 메타 데이터가 갱신되는 동작을 포함할 수 있다.

S240단계에서 수행되는 제2 이동 동작은 S200단계에서 유효 페이지로 판단된 제2 대상 블록(BLK_T2)의 모든 유효 페이지에 수행하는 것이 아니라, 230단계에서 제2 이동 동작의 수행 조건이 만족되는 시점(S230: YES)에 판단된 유효 페이지들에 수행된다. 즉, S200단계에서 판단된 제2 대상 블록(BLK_T2)의 유효 페이지의 개수보다 S230 단계에서 제2 복사 동작의 수행 조건이 만족될 때(S230: YES)의 유효 페이지 개수가 적다. 이에, 제2 대상 블록(BLK_T2)에 수행되는 데이터 이동 동작에 의한 부담 및 시간이 감소될 수 있다.

도 8은 제1 수퍼 블록(SB1)이 대상 수퍼 블록(T_SB1)으로 선택되기 이전의 상태 및 제1 수퍼 블록(SB1)이 대상 수퍼 블록(T_SB1)으로 선택된 시점의 상태를 예시적으로 도시한 도면이다. 도 9는 메모리 블록별로 관리되는 유효 페이지 개수(nVP_BLK) 및 이에 따른 유효 페이지 감소량(ΔVP_BLK)의 테이블을 예시적으로 도시한다. 도 10은 도 8의 대상 수퍼 블록(T_SB1)에 포함된 복수의 메모리 블록(BLK)들을 유효 페이지 감소량(ΔVP_BLK)에 기초하여 결정된 제1 대상 블록(BLK_T1)과 제2 대상 블록(BLK_T2)의 일 예를 도시한다. 도 11은 도 8의 대상 수퍼 블록(T_SB1)에 포함된 제1 대상 블록(BLK_T1)의 제1 이동 동작의 수행 방법을 예시적으로 도시한다. 도 12는 제1 대상 블록(BLK_T1)에 저장된 유효 데이터들이 모두 무효화되는 과정을 예시적으로 도시한다. 도 13은 도 11의 제1 및 제2 대상 블록(BLK_T1, BLK_T2)에 소거 동작이 수행되는 방법을 예시적으로 도시한다.

이하, 도 8 내지 13를 참조하여, 본 발명의 컨트롤러(130)가 제1 모드의 가비지 컬렉션을 수행하는 과정을 구체적으로 설명하기로 한다.

도 8 참조하면, 제1 수퍼 블록(SB1)은 제1 플레인(PLANE1)의 제1 메모리 블록(BLK1), 제2 플레인(PLANE2)의 제1 메모리 블록(BLK1), 제3 플레인(PLANE3)의 제1 메모리 블록(BLK1) 및 제4 플레인(PLANE4)의 제1 메모리 블록(BLK1)의 4개의 메모리 블록을 포함할 수 있다.

이하, 설명의 편의를 위하여, 제1 플레인(PLANE1)의 제1 메모리 블록(BLK1)은 ‘제1 블록(PL1_BLK1)’이라 하고, 제2 플레인(PLANE2)의 제1 메모리 블록(BLK1)은 ‘제2 블록(PL2_BLK1)’이라 하고, 제3 플레인(PLANE3)의 제1 메모리 블록(BLK1)은 ‘제3 블록(PL3_BLK1)’이라 하고, 제4 플레인(PLANE4)의 제1 메모리 블록(BLK1)은 ‘제4 블록(PL4_BLK1)’이라 한다. 제1 내지 제4 블록들(PL1_BLK1~PL4_BLK1)은 물리적으로 독립된 메모리 블록들일 수 있다. 제1 내지 제4 블록들(PL1_BLK1~PL4_BLK1)은 각각 '20개'의 페이지들을 포함할 수 있다. 제1 수퍼 블록(SB1)은 '80개'의 페이지를 포함하며, 데이터의 프로그램 동작이 완료된 클로즈 수퍼 블록일 수 있다. 컨트롤러(130)는 수퍼 블록에 포함된 유효 페이지 개수(nVP_SB)에 따라, 대상 수퍼 블록(T_SB1)을 선택할 수 있다.

도 9의 좌측 도면에 도시된 바와 같이, 가비지 컬렉션의 수행이 결정된 제1 시점(Time Point, TP1)에서 제1 블록(PL1_BLK1)에 포함된 유효 페이지 개수(nVP_BLK)는 '3개'이고, 제2 블록(PL2_BLK1)에 포함된 유효 페이지 개수(nVP_BLK)는 '4개'이고, 제3 블록(PL3_BLK1)에 포함된 유효 페이지 개수(nVP_BLK)는 '4개'이고, 제4 블록(PL4_BLK1)에 포함된 유효 페이지 개수(nVP_BLK)는 '19개'일 수 있다. 즉, 제1 수퍼 블록(SB1)은 '30개'의 유효 페이지와 '50개'의 무효 페이지를 포함할 수 있다. 만약, 대상 수퍼 블록(T_SB1)을 결정하기 위한 수퍼 블록(SB)의 유효 페이지 개수(nVP_SB)가 '24개(30%) 미만'으로 기 설정된 경우, '30개'는 '24개(30%) 이상'이기에, 컨트롤러(130)는 제1 수퍼 블록(SB1)을 대상 수퍼 블록(T_SB1)으로 선택하지 않는다.

그후 도 9의 우측 도면에 도시된 바와 같이, 가비지 컬렉션의 수행이 결정된 제2 시점(TP2)에서, 제3 블록(PL3_BLK1)에 포함된 1개의 유효 페이지가 무효화되고, 제4 블록(PL4_BLK1)에 포함된 8개의 유효 페이지가 무효화되면 제1 수퍼 블록(SB1)은 '21개'의 유효 페이지와 '59개'의 무효 페이지를 포함할 수 있다. '21개'는 '24개(30%) 미만'이기에, 컨트롤러(130)는 제2 시점(TP2)에서 제1 수퍼 블록(SB1)을 대상 수퍼 블록(T_SB1)으로 선택할 수 있다.

제2 시점(TP2)에서 제1 수퍼 블록(SB1)이 대상 수퍼 블록(T_SB1)으로 선택되면, 컨트롤러(130)는 도 9에 도시된 바와 같이, 대상 수퍼 블록(T_SB1)에 포함된 제1 내지 제4 블록들(PL1_BLK1~PL4_BLK1) 각각의 유효 페이지 감소량(ΔVP_BLK)을 산출할 수 있다. 유효 페이지 감소량(ΔVP_BLK)는 제1 시점(TP1) 및 제2 시점(TP2)에서 카운팅된 제1 내지 제4 블록들(PL1_BLK1~PL4_BLK1) 각각의 유효 페이지 개수(nVP_BLK)의 감산 연산에 의해 산출될 수 있다. 이에, 컨트롤러(130)는 제1 시점(TP1) 대비. 제2 시점(TP2)에서, 제3 블록(PL3_BLK1)의 유효 페이지가 1개 감소(-1)하고, 제4 블록들(PL4_BLK1)의 유효 페이지가 8개 감소(-8)했음을 알 수 있다.

본 발명의 컨트롤러(130)는 가비지 컬렉션의 수행이 결정될 때마다(예를 들면, TP1, TP2) 메모리 블록들(PL1_BLK1~PL4_BLK1) 각각에 포함된 유효 페이지들의 개수(nVP_BLK)를 산출할 수 있다.

가비지 컬렉션의 수행이 결정된 제2 시점(TP2)에서, 컨트롤러(130)는 최근 N회(TP1 및 TP2을 포함하는 2회) 산출된 유효 페이지의 개수에 기초하여, 메모리 블록들(PL1_BLK1~PL4_BLK1) 각각의 유효 페이지 감소량(ΔVP_BLK)을 산출할 수 있다. 이때, N은 2이상의 자연수이다.

바꿔 말하면, 본 발명의 컨트롤러(130)는 가비지 컬렉션의 수행이 결정된 제2 시점(TP2)에서, 메모리 블록들(PL1_BLK1~PL4_BLK1) 각각에 포함된 유효 페이지들의 개수인, 제1 개수(예를 들면, 3개,4개,3개,11개)를 산출할 수 있다. 그리고 컨트롤러(130)는 이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 메모리 블록들(PL1_BLK1~PL4_BLK1) 각각에 포함된 유효 페이지들의 개수인 제2 개수(예를 들면, 3개, 4개, 4개, 9개) 및 제1 개수(예를 들면, 3개, 4개, 3개, 11개)에 기초하여, 메모리 블록의 유효 페이지 감소량(0개,0개,-1개,-8개)을 산출할 수 있다. 이때, 이전 가비지 컬렉션은 제2 시점(TP2)에 결정된 가비지 컬렉션 보다 이전인 제1 시점(TP1)에 수행이 결정된 가비지 컬렉션을 포함할 수 있다.

도 10에 도시된 바와 같이, 컨트롤러(130)는 제1 시점(TP 1) 대비, 대상 수퍼 블록(T_SB1)에 포함된 복수의 블록(PL1_BLK1 내지 PL4_BLK1)들 각각의 유효 페이지 감소량(ΔVP_BLK)에 기초하여, 복수의 블록(PL1_BLK1 내지 PL4_BLK1)들을 제1 대상 블록(BLK_T1) 및 제2 메모리 블록(BLK_T2)으로 구분할 수 있다. 특히, 컨트롤러(130)는 유효 페이지 감소량(ΔVP_BLK)이 8개로 가장 큰 제4 블록(PL4_BLK1)을 제2 대상 블록(BLK_T2)으로 구분하고, 제4 블록(PL4_BLK1)이 제외된 나머지 제1 내지 제3 블록들(PL1_BLK1 내지 PL3_BLK1)을 제1 대상 블록(BLK_T1)으로 구분할 수 있다.

또한, 컨트롤러(130)는 '5개'로 기 설정된 페이지 감소량의 기준값(REF)보다 이상인 '8개'의 유효 페이지 감소량(ΔVP_BLK) 갖는 제4 블록(PL4_BLK1)을 제2 대상 블록(BLK_T2)으로 구분하고, 유효 페이지 감소량(ΔVP_BLK)이 기준값(REF)보다 미만인 제1 내지 제3 블록들(PL1_BLK1 내지 PL3_BLK1)을 제1 대상 블록(BLK_T1)으로 구분할 수 있다.

도 11에 도시된 바와 같이, 컨트롤러(130)는 제1 대상 블록(BLK_T1)인 제1 내지 제3 블록들(PL1_BLK1 내지 PL3_BLK1)에 포함된 유효 페이지들에 저장된 유효 데이터를 제8 프리 수퍼 블록(FR_SB8)으로 이동시킬 수 있다(제1 이동 동작). 제1 내지 제3 블록들(PL1_BLK1 내지 PL3_BLK1)에 포함된 유효 데이터들이 모두 이동되면, 제1 내지 제3 블록들(PL1_BLK1 내지 PL3_BLK1)에 저장된 유효 데이터들이 무효화되더라도, 이동된 유효 데이터의 안정성은 유지될 수 있다.

도 12에 도시된 바와 같이, 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)에 저장된 유효 데이터의 제1 이동 동작이 완료된 이후, 컨트롤러(130)는 제2 대상 블록(BLK_T2=PL4_BLK1)에 포함된 유효 페이지의 개수(nVP_BLK_T2)를 확인한다. 도 11을 다시 참조하면, 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)에 저장된 유효 데이터의 제1 이동 동작이 수행되기 전, 제2 대상 블록(BLK_T2=PL4_BLK1)는 11개의 유효 페이지들을 포함하였다. 하지만, 도 12의 좌측 도면에 도시된 바와 같이, 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)에 저장된 유효 데이터에 제1 이동 동작이 수행되는 동안, 제2 대상 블록(BLK_T2=PL4_BLK1)에 포함된 11개의 유효 페이지들이 모두 무효화될 수 있다. 즉, 도 12의 우측 도면에 도시된 바와 같이 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)의 제1 이동 동작이 완료된 이후에, 제2 대상 블록(BLK_T2=PL4_BLK1)은 '0개'의 유효 페이지들을 포함할 수 있다. 이때, 컨트롤러(130)는 제2 대상 블록(BLK_T2=PL4_BLK1)은 유효 페이지를 포함하지 않기에, 컨트롤러(130)는 제2 대상 블록(BLK_T2=PL4_BLK1)에 제2 이동 동작을 수행하지 않을 수 있다

하지만 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)의 데이터 이동 동작이 완료된 후에, 제2 대상 블록(BLK_T2=PL4_BLK1)에 포함된 유효 페이지의 개수가 '0개'가 아니라면, 컨트롤러(130)는 기 설정된 제2 이동 동작의 수행 조건이 만족될 때까지 대기할 수 있다.

만약, 기 설정된 제1 임계값(nTH1)이 5개이고, 제1 이동 동작이 수행된 이후에, 제2 대상 블록(BLK_T2=PL4_BLK1)에 포함된 유효 페이지의 개수가 8개라면, 컨트롤러(130)는 제4 블록(PL4_BLK1)에 포함된 유효 페이지들의 개수가 제1 임계값(nTH1)인 5개 미만이 될 때까지 대기할 수 있다. 그후, 컨트롤러(130)는 제4 블록(PL4_BLK1)에 포함된 유효 페이지들의 개수가 4개가 되면, 제2 대상 블록(BLK_T2=PL4_BLK1)에 포함된 4개의 유효 페이지에 저장된 유효 데이터들을 제8 프리 수퍼 블록(FR_SB8)에 복사한다. 이때, 컨트롤러(130)는 도 11에 도시된 제2 대상 블록(BLK_T2=PL4_BLK1)의 모든 유효 페이지인 11개의 유효 페이지에 이동 동작을 모두 수행(제2 모드 GC)하는 것이 아니라, 제1 임계값(nTH1) 미만인 4개의 유효 페이지들에 수행하기 때문에, 제1 모드의 가비지 컬렉션 수행 시 유효 데이터의 이동 동작에 의한 부담 및 소요 시간을 7개의 유효 페이지에 수행되는 이동 동작만큼 줄일 수 있다.

또한, 기 설정된 제2 임계 시간(tTH2)이 5분이라면, 컨트롤러(130)는 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1)의 제1 이동 동작이 완료된 후에, 5분이 될 때까지 동작을 홀딩할 수 있다. 그후, 컨트롤러(130)는 제4 블록(PL4_BLK1)에 포함된 유효 페이지에 저장된 유효 데이터들을 제8 프리 수퍼 블록(FR_SB8)에 복사한다. 이때, 컨트롤러(130)는 도 11에 도시된 제2 대상 블록(BLK_T2=PL4_BLK1)의 모든 유효 페이지인 11개의 유효 페이지에 이동 동작을 모두 수행하는 것이 아니라, 제2 임계 시간(tTH2) 동안 무효화된 유효 페이지에는 이동 동작을 수행하지 않는다. 이에, 제1 모드의 가비지 컬렉션 수행 시 유효 데이터의 이동 동작에 의한 부담 및 소요 시간을 7개의 유효 페이지에 수행되는 이동 동작만큼 줄일 수 있다.

그후, 도 13에 도시된 바와 같이, 컨트롤러(130)는 제1 대상 블록(BLK_T1=PL1_BLK1~PL3_BLK1) 및 제2 대상 블록(BLK_T2=PL4_BLK1)에 소거 동작을 수행할 수 있다. 따라서, 소거 동작이 완료된 대상 수퍼 블록(T_SB1)은 프리 수퍼 블록(FR_SB)이 될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

가비지 컬렉션의 수행이 결정되면, 프로그램 동작이 완료된 복수의 수퍼 블록 중에서 수퍼 블록의 유효 페이지 개수에 기초하여, 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 단계;
상기 대상 수퍼 블록에 포함된 복수의 메모리 블록 중에서, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여, 제1 대상 블록을 선택하는 단계; 및
상기 제1 대상 블록에 제1 이동 동작을 수행하는 단계
를 포함하는 컨트롤러의 동작 방법.
제1항에 있어서,
가비지 컬렉션의 수행이 결정될 때마다 상기 메모리 블록에 포함된 유효 페이지의 개수를 산출하는 단계; 및
최근 N회 산출된 유효 페이지의 개수에 기초하여, 상기 메모리 블록에 포함된 유효 페이지들의 감소량을 산출하는 단계를 더 포함하며,
상기 N은 2이상의 자연수인 컨트롤러의 동작 방법.
제1항에 있어서,
상기 메모리 블록에 포함된 유효 페이지들의 제1 개수를 산출하는 단계; 및
이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 상기 메모리 블록에 포함된 유효 페이지들의 제2 개수 및 상기 제1 개수에 기초하여, 상기 메모리 블록에 포함된 유효 페이지 감소량을 산출하는 단계;
상기 이전 가비지 컬렉션은 상기 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함하는 컨트롤러의 동작 방법.
제1항에 있어서,
상기 제1 이동 동작의 완료 이후
상기 복수의 메모리 블록 중에서, 상기 제1 대상 블록이 제외된 나머지 제2 대상 블록의 유효 페이지의 개수를 확인하는 단계; 및
상기 제2 대상 블록의 유효 페이지의 개수에 기초하여, 상기 제2 대상 블록에 포함된 유효 페이지에 제2 이동 동작을 수행하는 단계
를 더 포함하는 컨트롤러의 동작 방법.
제4항에 있어서,
상기 제2 대상 블록의 유효 페이지의 개수가 0이면, 상기 제2 이동 동작을 수행하지 않고, 상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 컨트롤러의 동작 방법.
제4항에 있어서,
상기 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 상기 제2 이동 동작을 수행하는 단계; 및
상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 컨트롤러의 동작 방법.
제4항에 있어서,
상기 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 상기 제2 이동 동작을 수행하는 단계; 및
상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 컨트롤러의 동작 방법.
제5항 내지 제7항 중, 어느 한 항에 있어서,
상기 소거 대상 수퍼 블록으로 결정된 상기 대상 수퍼 블록에 소거 동작을 수행하는 단계
를 더 포함하는 컨트롤러의 동작 방법.
제4항에 있어서,
상기 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 상기 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록인 컨트롤러의 동작 방법.
제4항에 있어서,
상기 제2 대상 블록은 상기 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 상기 제1 대상 블록은 상기 제1 대상 블록이 제외된 나머지 메모리 블록인 컨트롤러의 동작 방법.
가비지 컬렉션의 수행이 결정되면, 수퍼 블록에 포함된 유효 페이지 개수에 기초하여, 가비지 컬렉션이 수행될 대상 수퍼 블록을 선택하는 단계;
메모리 장치의 무효화율이 낮으면, 상기 대상 수퍼 블록에 포함된 복수의 메모리 블록을, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여 제1 대상 블록 및 제2 대상 블록으로 구분하는 단계; 및
상기 제1 대상 블록에 수행되는 제1 이동 동작을 상기 제2 대상 블록에 수행되는 제2이동 동작보다 먼저 수행하는 단계
를 포함하는 메모리 시스템의 동작 방법.
제11항에 있어서,
가비지 컬렉션의 수행이 결정될 때마다 상기 메모리 블록에 포함된 유효 페이지의 개수를 산출하는 단계; 및
최근 N회 산출된 유효 페이지의 개수에 기초하여, 상기 메모리 블록에 포함된 유효 페이지들의 감소량을 산출하는 단계를 더 포함하며,
상기 N은 2이상의 자연수인 메모리 시스템의 동작 방법.
제11항에 있어서,
상기 메모리 블록에 포함된 유효 페이지들의 제1 개수를 산출하는 단계; 및
이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 상기 메모리 블록에 포함된 유효 페이지들의 제2 개수 및 상기 제1 개수에 기초하여, 상기 메모리 블록에 포함된 유효 페이지 감소량을 산출하는 단계;
상기 이전 가비지 컬렉션은 상기 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함하는 메모리 시스템의 동작 방법.
제9항에 있어서,
상기 제2 대상 블록의 유효 페이지의 개수를 확인하는 단계를 더 포함하고,
상기 제2 이동 동작은 상기 제2 대상 블록의 유효 페이지의 개수에 기초하여 수행되는 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 제2 대상 블록의 유효 페이지의 개수가 0개이면, 상기 제2 이동 동작을 수행하지 않고, 상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 상기 제2 이동 동작을 수행하는 단계; 및
상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 상기 제2 이동 동작을 수행하는 단계; 및
상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 메모리 시스템의 동작 방법.
제15항 내지 제17항 중, 어느 한 항에 있어서,
상기 소거 대상 수퍼 블록으로 결정된 상기 대상 수퍼 블록에 소거 동작을 수행하는 단계
를 더 포함하는 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 상기 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록인 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 제2 대상 블록은 상기 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 상기 제1 대상 블록은 상기 제1 대상 블록이 제외된 나머지 메모리 블록인 메모리 시스템의 동작 방법.
제11항에 있어서,
상기 메모리 장치의 무효화율은
상기 복수의 수퍼 블록들의 유효 페이지 감소량, 프리 수퍼 블록에 포함된 프로그램 동작이 가능한 페이지의 개수, 프로그램 동작이 수행될 데이터의 크기 및 유효 페이지가 감소한 수퍼 블록의 중에서, 적어도 어느 하나에 기초하여 판단되는 메모리 시스템의 동작 방법.
제11항에 있어서,
상기 메모리 장치의 무효화율이 높으면,
상기 대상 수퍼 블록에 이동 동작을 수행하는 단계 및
상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 단계
를 더 포함하는 메모리 시스템의 동작 방법.
복수의 메모리 블록이 각각 포함된 복수의 수퍼 블록을 포함하는 메모리 장치; 및
가비지 컬렉션의 수행이 결정되면, 가비지 컬렉션 동작의 대상 수퍼 블록에 포함된 복수의 메모리 블록 중에서, 제1 대상 블록을 선택하여 유효 데이터의 제1 이동 동작을 수행하는 컨트롤러를 포함하고,
상기 컨트롤러는 수퍼 블록의 유효 페이지 개수에 기초하여 상기 대상 수퍼 블록을 선택하고, 메모리 블록에 포함된 유효 페이지 감소량에 기초하여 상기 제1 대상 블록을 선택하는 메모리 시스템.
제23항에 있어서,
상기 유효 페이지 감소량은 최근 N(N은 2이상의 자연수)회 가비지 컬렉션의 수행이 결정될 때마다 산출된 유효 페이지의 개수에 기초하여 산출되는 메모리 시스템.
제23항에 있어서,
상기 유효 페이지 감소량은
상기 메모리 블록에 포함된 유효 페이지들의 제1 개수 및 이전 가비지 컬렉션의 수행이 결정되었을 때 산출된 상기 메모리 블록에 포함된 유효 페이지들의 제2 개수에 기초하여 산출되며,
상기 이전 가비지 컬렉션은 상기 가비지 컬렉션 보다 이전에 수행된 가비지 컬렉션을 포함하는 메모리 시스템.
제23항에 있어서,
상기 컨트롤러는 상기 제1 대상 블록이 제외된 나머지 제2 대상 블록의 유효 페이지 개수에 기초하여, 상기 제2 대상 블록에 유효 데이터의 제2 이동 동작을 수행하는 메모리 시스템.
제23항에 있어서,
상기 컨트롤러는
상기 제2 대상 블록의 유효 페이지의 개수가 0이면, 상기 제2 이동 동작을 수행하지 않고, 상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 메모리 시스템.
제23항에 있어서,
상기 컨트롤러는
상기 제2 대상 블록의 유효 페이지의 개수가 1개 이상이고 임계값 미만이면, 상기 제2 이동 동작을 수행하고, 상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 메모리 시스템.
제23항에 있어서,
상기 컨트롤러는
상기 제2 대상 블록에 포함된 유효 페이지의 개수가 임계값 이상이면, 임계 시간이 지난 후에 상기 제2 이동 동작을 수행하고, 상기 대상 수퍼 블록을 소거 대상 수퍼 블록으로 결정하는 메모리 시스템.
제24항에 있어서,
상기 제1 대상 블록은 유효 페이지 감소량이 기준값 미만인 메모리 블록이고, 상기 제2 대상 블록은 유효 페이지 감소량이 기준값 이상인 메모리 블록인 메모리 시스템.
제24항에 있어서,
상기 제2 대상 블록은 상기 복수의 메모리 블록들 중에서 유효 페이지 감소량이 상대적으로 큰 적어도 하나의 메모리 블록이고, 상기 제1 대상 블록은 상기 제1 대상 블록이 제외된 나머지 메모리 블록인 메모리 시스템.