KR20210061077A - Emitting control Signal Generator and Light Emitting Display Device including the same - Google Patents
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Abstract
Description
본 발명은 발광 표시 장치에 관한 것으로, 특히 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치에 관한 것이다.The present invention relates to a light-emitting display device, and more particularly, to a light emission control signal generator and a light-emitting display device including the same.
정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.As the information society develops and various portable electronic devices such as mobile communication terminals and notebook computers are developed, demand for a flat panel display device that can be applied thereto is gradually increasing.
이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.As such a flat panel display, an OLED display using a liquid crystal display (LCD) and an organic light emitting diode (OLED) using a liquid crystal is used.
이러한 평판 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로로 구성된다.These flat panel displays include a display panel including a plurality of gate lines and a plurality of data lines to display an image, and a driving circuit for driving the display panel.
상기와 같은 표시 장치들 중 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.Among the above display devices, a display panel of a liquid crystal display includes a thin film transistor array substrate on which a thin film transistor array is formed on a glass substrate, a color filter array substrate on which a color filter array is formed on a glass substrate, and the thin film transistor And a liquid crystal layer filled between the array substrate and the color filter array substrate.
상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.The thin film transistor array substrate includes a plurality of gate lines GL extending in a first direction and a plurality of data lines DL extending in a second direction perpendicular to the first direction, and each gate line And each data line defines one sub-pixel area (Pixel) P. One thin film transistor and a pixel electrode are formed in one sub-pixel region P.
이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.The display panel of such a liquid crystal display device generates an electric field in the liquid crystal layer by applying a voltage to an electric field generating electrode (pixel electrode and a common electrode), and adjusts the arrangement of liquid crystal molecules in the liquid crystal layer by the electric field. The image is displayed by controlling the polarization.
또한, 상기와 같은 표시 장치들 중 OLED 표시 장치의 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.In addition, among the above display devices, in the display panel of the OLED display device, a sub-pixel is defined by crossing the plurality of gate lines and a plurality of data lines, and each of the sub-pixels includes an anode and a cathode, and the anode and cathode. An OLED composed of an organic light emitting layer therebetween, and a pixel circuit for independently driving the OLED.
상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.The pixel circuit may be configured in various ways, but includes at least one switching TFT, a capacitor, and a driving TFT.
상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.The at least one switching TFT charges a data voltage into the capacitor in response to a scan pulse. The driving TFT controls the amount of current supplied to the OLED according to the data voltage charged in the capacitor to control the amount of light emitted by the OLED.
최근에는 화소들의 발광 타임을 결정하기 위한 발광 제어 트랜지스터를 더 구비하여 구성된다.Recently, it is configured to further include a light emission control transistor for determining the light emission time of the pixels.
이러한 표시 장치용 표시 패널은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.The display panel for a display device is defined as an active area (AA) that provides an image to a user and a non-active area (NA) that is a peripheral area of the display area (AA).
또한, 상기 표시 패널을 구동하기 위한 상기 구동회로는 상기 표시 패널의 상기 복수개의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동 회로와, 상기 표시 패널의 상기 복수개의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 콘트롤러 등으로 이루어진다.In addition, the driving circuit for driving the display panel includes a gate driving circuit for sequentially supplying a gate pulse (or scan pulse) to the plurality of gate lines of the display panel, and the plurality of data lines of the display panel. A data driving circuit for supplying a data voltage to each field, and a timing controller for supplying image data and various control signals to the gate driving circuit and the data driving circuit.
상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다.The gate driving circuit may be configured with at least one gate drive IC, but in the process of forming the plurality of signal lines (gate lines and data lines) and sub-pixels of the display panel, the display panel is not displayed. It can be formed simultaneously on the area.
즉, 상기 게이트 구동 회로를 상기 표시 패널에 직접화시키는 게이트-인-패널(Gate-In-Panel; 이하 "GIP"라고도 함) 방식이 적용되고 있다.That is, a gate-in-panel (hereinafter referred to as “GIP”) method in which the gate driving circuit is directly applied to the display panel is applied.
상기와 같은 게이트 구동 회로는 표시패널에 형성된 스위칭 트랜지스터 및 발광 제어 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔 신호들과 발광 제어 신호들을 출력한다.The gate driving circuit as described above outputs scan signals and emission control signals for turning on or off the switching transistor and the emission control transistor formed on the display panel.
상기 게이트 구동 회로는 스캔 신호들과 발광 제어 신호들을 순차적으로 공급하기 위하여, 스캔 신호 발생부와 발광 제어 신호 발생부가 게이트 라인의 개수 이상의 복수개의 스테이지(stage)를 포함하여 구성된다.In order to sequentially supply scan signals and emission control signals, the gate driving circuit includes a scan signal generation unit and a light emission control signal generation unit including a plurality of stages equal to or greater than the number of gate lines.
그러나, 발광 제어 신호들을 순차적으로 공급하기 위한 발광 제어 신호 발생부의 노드 전압 드롭(drop) 현상이 발생하여 발광 제어 신호가 비정상적으로 발생하는 문제점이 있었다.However, there is a problem in that a node voltage drop phenomenon of the emission control signal generator for sequentially supplying the emission control signals occurs and the emission control signal is abnormally generated.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 발광 제어 신호의 하이 전압을 신뢰성 있게 유지될 수 있도록 한 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치를 제공하는데 그 목적이 있다.An object of the present invention is to solve the above problem, and an object of the present invention is to provide a light emission control signal generator and a light emitting display device including the same so that a high voltage of the light emission control signal can be reliably maintained.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 발광 제어 신호 발생부는, 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고, 각 스테이지는, QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부와, 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부와, 상기 제1 클록 신호에 의해 전압 커플링이 발생되어 상기 Q-노드가 턴-온 전압으로 바뀌더라도 발광 제어신호의 하이 전압이 안정적으로 출력될 수 있도록 보상하는 노드 방지 트랜지스터를 구비함에 그 특징이 있다.The light emission control signal generator according to the present invention for achieving the above object includes a plurality of stages that are dependently connected to sequentially output the light emission control signal, and each stage includes a first stage according to the potential of the QB-node. An output unit that outputs a voltage as a light emission control signal and outputs a second voltage as a light emission control signal according to the potential of the Q-node, a start signal or a light emission control signal output from a stage in the previous stage, a first clock signal, and a second A node controller that operates based on a clock signal to control the potentials of the QB-node and the Q-node, and even if voltage coupling is generated by the first clock signal and the Q-node changes to a turn-on voltage It is characterized by including a node preventing transistor that compensates so that a high voltage of the emission control signal can be stably output.
상기 노드 제어부는, 상기 제2 클록 신호를 공급하는 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터와, 상기 제1 클록 신호를 공급하는 제1 클록 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터와, 상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터와, 상기 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터와, 상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클록 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터와, 상기 제1 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클록 신호 공급 라인에 제1 전극이 연결되는 제10 트랜지스터를 포함함을 특징으로 한다.The node control unit includes a gate electrode connected to a second clock signal supply line supplying the second clock signal, a first electrode connected to a start signal line supplying the start signal or an output terminal of a previous stage thereof, and the Q- A first transistor having a second electrode connected to a node, a second transistor having a gate electrode connected to a first clock signal line supplying the first clock signal and a first electrode connected to the Q-node, and the second transistor A third transistor having a first electrode connected to a second electrode of and a second electrode connected to a first voltage supply line supplying a first voltage, and a gate electrode connected to the second clock signal supply line, and the second A fourth transistor having a first electrode connected to a second voltage supply line supplying a voltage and a second electrode connected to the gate electrode of the third transistor, and a gate electrode connected to the Q-node and connected to the QB-node. A fifth transistor having a first electrode connected and a second electrode connected to the first voltage supply line, a gate electrode connected to the second electrode of the fourth transistor, and a first electrode connected to the first clock signal supply line An eighth transistor connected, a gate electrode connected to the first clock signal supply line, a first electrode connected to a second electrode of the eighth transistor T8, and a second electrode connected to the QB-node. And a tenth transistor having a gate electrode connected to the Q-node and a first electrode connected to the second clock signal supply line.
상기 노드 보상 트랜지스터는, 상기 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 게이트 전극이 연결되고 상기 제10 트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 제8 트랜지스터의 게이트 전극에 제2 전극이 연결되는 것을 특징으로 한다.In the node compensation transistor, a gate electrode is connected to the start signal line or an output terminal of the previous stage, a first electrode is connected to a second electrode of the tenth transistor, and a second electrode is connected to the gate electrode of the eighth transistor. It is characterized by being.
상기 노드 제어부는, 상기 Q-노드와 상기 제1 클록 신호 공급 라인 사이에 연결되는 제1 커패시터와, 상기 QB-노드와 상기 제1 전압 공급 라인 사이에 연결되는 제2 커패시터와, 상기 제8 트랜지스터의 게이트 전극과 상기 제8 트랜지스터의 제2 전극 사이에 연결되는 제3 커패시터를 더 포함함을 특징으로 한다.The node controller includes a first capacitor connected between the Q-node and the first clock signal supply line, A second capacitor connected between the QB-node and the first voltage supply line, and a third capacitor connected between the gate electrode of the eighth transistor and the second electrode of the eighth transistor. do.
상기 출력부는, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 출력 단자에 제2 전극이 연결되는 제6 트랜지스터와, 상기 QB-노드에 게이트 전극이 연결되고 상기 출력 단자에 제1 전극이 연결되고 상기 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함함을 특징으로 한다.The output unit includes a sixth transistor having a gate electrode connected to the Q-node, a first electrode connected to a second voltage supply line supplying the second voltage, and a second electrode connected to an output terminal, And a seventh transistor having a gate electrode connected to the QB-node, a first electrode connected to the output terminal, and a second electrode connected to a first voltage supply line supplying the first voltage.
상기 발광 제어신호 발생부는 리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 더 포함함을 특징으로 한다.The emission control signal generator may further include a reset transistor controlled according to a reset signal to reset an output terminal of the output unit to the first voltage.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 발광 표시 장치는, 영상을 표시하는 표시패널과, 상기 표시 패널에 스캔 신호를 공급하는 스캔신호 발생부와, 상기 표시패널에 발광 제어신호를 공급하는 발광 제어신호 발생부를 포함하고, 상기 발광 제어신호 발생부는, 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고, 각 스테이지는, QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부와, 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부와, 상기 제1 클록 신호에 의해 전압 커플링이 발생되어 상기 Q-노드가 턴-온 전압으로 바뀌더라도 발광 제어신호의 하이 전압이 안정적으로 출력될 수 있도록 보상하는 노드 방지 트랜지스터를 구비한 것에 그 특징이 있다.In addition, a light emitting display device according to the present invention for achieving the above object includes a display panel displaying an image, a scan signal generator supplying a scan signal to the display panel, and a light emission control signal to the display panel. And a light emission control signal generator to supply, and the light emission control signal generator includes a plurality of stages that are dependently connected to sequentially output light emission control signals, each stage having a first voltage according to a potential of the QB-node Output as a light emission control signal and outputs a second voltage as a light emission control signal according to the potential of the Q-node, a start signal or a light emission control signal output from a stage in the previous stage, a first clock signal, and a second clock A node controller that operates based on a signal to control the potentials of the QB-node and the Q-node, and light emission even when voltage coupling is generated by the first clock signal and the Q-node changes to a turn-on voltage It is characterized by including a node preventing transistor that compensates so that the high voltage of the control signal can be stably output.
상기와 같은 특징을 갖는 본 발명에 따른 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치에 있어서는 다음과 같은 효과가 있다.In the light emission control signal generator and the light emitting display device including the same according to the present invention having the above characteristics, there are the following effects.
노드 보상 트랜지스터가 존재하므로, 발광 제어신호(EM)의 듀티 구동 시, 발광 제어신호(EM)의 출력이 하이 전압 상태를 안정적으로 유지할 수 있다.Since the node compensation transistor exists, the output of the light emission control signal EM can stably maintain a high voltage state when the duty of the light emission control signal EM is driven.
또한, 상기와 같은 노드 보상 트랜지스터가 존재하므로, 발광 제어신호의 출력 마진(Margin)이 개선되어 발광 제어신호 발생부의 신뢰성이 향상된다.In addition, since the node compensation transistor as described above exists, the output margin of the light emission control signal is improved, and the reliability of the light emission control signal generator is improved.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 블록도
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 등가 회로도
도 3은 도 1에 도시된 스캔 구동부와 관련된 장치의 제1 구성 예시도
도 4는 도1에 도시된 스캔 구동부와 관련된 장치의 제2 구성 예시도
도 5는 도 3에 도시된 시프트 레지스터의 제1 구성 예시도
도 6은 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들을 나타낸 블록도
도 7은 본 발명의 제1 실시예에 따른 (k)번째 스테이지의 발광 제어신호 발생부를 상세히 나타낸 회로도
도 8은 본 발명에 따른 발광 제어신호 발생부의 동작 설명을 위한 파형 예시도
도 9는 본 발명에 따른 발광 제어신호 발생부의 소자들의 스트레스 정리 표
도 10은 본 발명에 따른 발광 제어신호 발생부에서 노드 보상부가 없을 경우의 파형 예시도
도 11은 본 발명에 따른 발광 제어신호 발생부에서 노드 보상부에 의한 파형 예시도1 is a block diagram schematically showing an OLED display device according to an embodiment of the present invention
2 is an equivalent circuit diagram schematically showing the sub-pixel shown in FIG. 1
3 is a diagram illustrating a first configuration of a device related to a scan driver illustrated in FIG. 1,
4 is a diagram illustrating a second configuration of a device related to the scan driver illustrated in FIG. 1;
5 is a diagram illustrating a first configuration of the shift register shown in FIG. 3
6 is a block diagram showing emission control signal generators according to a first embodiment of the present invention;
7 is a circuit diagram showing in detail a light emission control signal generator of a (k)-th stage according to the first embodiment of the present invention
8 is an exemplary waveform diagram for explaining the operation of the emission control signal generator according to the present invention
9 is a table showing the stress of the devices of the emission control signal generator according to the present invention
10 is an exemplary view of waveforms when there is no node compensation unit in the emission control signal generator according to the present invention
11 is an exemplary view of a waveform by a node compensation unit in the emission control signal generator according to the present invention
이하, 상기와 같은 특징을 갖는 본 발명에 따른 발광 제어신호 발생부 및 이를 포함하는 발광 표시 장치를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.Hereinafter, a light emission control signal generator and a light emitting display device including the same according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.
이하에서 설명되는 장치는 p 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 n 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.The device described below will be described as an example of including a p-type thin film transistor, but this may be implemented in a form in which an n-type thin film transistor or an n-type and p-type exist together. The thin film transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. In the thin film transistor, carriers start flowing from the source. The drain is an electrode through which carriers exit from the thin film transistor. That is, in the thin film transistor, the carrier flows from the source to the drain.
n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.In the case of an n-type thin film transistor, since carriers are electrons, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In the n-type thin film transistor, since electrons flow from the source to the drain, the direction of current flows from the drain to the source. In contrast, in the case of a p-type thin film transistor, since carriers are holes, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In the p-type thin film transistor, since holes flow from the source to the drain, current flows from the source to the drain. However, the source and drain of the thin film transistor can be changed according to the applied voltage. Reflecting this, in the following description, one of the source and the drain will be described as a first electrode, and the other of the source and the drain will be described as a second electrode.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 등가 회로도이다.1 is a block diagram schematically illustrating an OLED display device according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram schematically illustrating a sub-pixel illustrated in FIG. 1.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기 전계 발광 표시 장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.1 and 2, the organic electroluminescent display device according to an embodiment of the present invention includes an
상기 영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 상기 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.The image supply unit 110 (or host system) outputs various driving signals in addition to an image data signal supplied from the outside or an image data signal stored in an internal memory. The
상기 타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평동기신호인 Hsync) 등을 출력한다.The
상기 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 상기 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.The
상기 스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압) 및 발광 제어 신호를 출력하는 스캔 신호 발생부와 발광 제어 신호 발생부를 포함한다.The
상기 스캔 구동부(130)는 게이트 라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔 신호를 공급한다. 또한, 상기 스캔 구동부(130)는 각 서브 화소에 구성되는 발광 제어 트랜지스터들을 제어하기 위해 발광 제어 라인들에 발광 제어 신호를 출력한다. 데이터 전압(Vdata)이 어드레싱 되는 기간에 스캔 신호는 턴 온 레벨로 발생되고, 발광 제어 신호는 턴 오프 레벨로 발생된다, 이후, 화소들이 발광되는 기간에 스캔 신호는 턴 오프 레벨로 발생되고, 발광 제어 신호는 턴 온 레벨로 발생된다.The
상기 스캔 구동부(130)는 IC 형태로 형성되거나 게이트 인 패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.The
상기 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준 전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.The
상기 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 상기 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나, 이에 한정되지 않는다.The
상기 전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1 패널전원(EVDD)과 저전위의 제2 패널전원(EVSS)을 생성 및 출력한다. 상기 전원 공급부(180)는 제1 패널전원 및 제2 패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔 하이전압, 스캔 로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인 전압, 하프 드레인 전압) 등을 생성 및 출력할 수 있다.The
상기 표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1 패널전원 및 제2 패널전원(EVDD, EVSS)에 따라 영상을 표시한다. 상기 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.The
상기 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.The
예컨대, 하나의 서브 픽셀(SP)에는, 도 2에 도시한 바와 같이, 고전위 전압(VDD)과 저전위 전압(VSS) 사이에 흐르는 구동 전류에 의해 발광하는 OLED 소자(OLED)와, 상기 OLED소자(OLED)에 인가되는 구동 전류량을 제어하는 구동 TFT(DT)와, 데이터 라인(DL)으로부터 인가되는 데이터전압(Vdata)과 게이트 라인(GL)으로부터 인가되는 스캔신호(SCAN) 등을 이용하여 구동 TFT(DT)의 게이트 전압을 조정하는 스위치회로(SWC)와, 발광 제어 신호(EM)에 응답하여 구동 TFT(DT)와 OLED 사이의 전류 흐름을 온/오프 시키는 발광 제어 TFT(ET)를 포함하여 구성된다. 여기서, 화소에 형성되는 TFT들은 P-type으로 선택될 수 있으나, 이에 한정되지 않고 N-type으로 선택될 수 있다.For example, in one sub-pixel SP, as shown in FIG. 2, an OLED element (OLED) that emits light by a driving current flowing between a high potential voltage (VDD) and a low potential voltage (VSS), and the OLED Using the driving TFT (DT) that controls the amount of driving current applied to the device (OLED), the data voltage (Vdata) applied from the data line (DL) and the scan signal (SCAN) applied from the gate line (GL), etc. A switch circuit (SWC) that adjusts the gate voltage of the driving TFT (DT) and a light emission control TFT (ET) that turns on/off the current flow between the driving TFT (DT) and the OLED in response to the emission control signal (EM). It consists of including. Here, the TFTs formed in the pixel may be selected as P-type, but are not limited thereto and may be selected as N-type.
도 2에는 도시되지 않았지만, 상기 구동 TFT(DT)의 열화(문턱 전압 또는 이동도)를 보상하기 위해 상기 구동 TFT(DT)의 문턱 전압 또는 이동도를 센싱하기 위한 센싱 트랜지스터와, 상기 구동 트랜지스터(DT)의 문턱 전압 또는 이동도를 보상하기 위한 내부 보상회로 등을 더 포함할 수 있다.Although not shown in FIG. 2, a sensing transistor for sensing a threshold voltage or mobility of the driving TFT DT to compensate for deterioration (threshold voltage or mobility) of the driving TFT DT, and the driving transistor ( DT) may further include an internal compensation circuit for compensating for the threshold voltage or mobility.
한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광 표시 장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다. Meanwhile, in the above description, the
도 3은 도 1에 도시된 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 4는 도 1에 도시된 스캔 구동부와 관련된 장치의 제2 구성 예시도이며, 도 5는 도3에 도시된 시프트 레지스터의 구성 예시도이다.3 is a first configuration example of the device related to the scan driver illustrated in FIG. 1, FIG. 4 is a second configuration example of the device related to the scan driver illustrated in FIG. 1, and FIG. 5 is It is an exemplary configuration diagram of a shift register.
도 3에 도시된 바와 같이, 게이트 인 패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터부(135)를 포함할 수 있다. 상기 레벨 시프터부(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 다수의 클록 신호들(GCLK, ECLK)과 스타트 신호들(GVST, EVST) 등을 생성 및 출력한다. 다수의 클록 신호들(GCLK, ECLK)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.3, the gate-in-
상기 시프트 레지스터(131)는 상기 레벨 시프터부(135)로부터 출력된 신호들(GCLK, ECLK, GVST, EVST) 등을 기반으로 동작하며 표시 패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔 신호들(Scan[1] ~ Scan[m])과 발광 제어 신호들(EM[1] ~ EM[m])을 출력한다. 상기 시프트 레지스터(131)는 게이트 인 패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시 패널 상에 형성되는 부분은 시프트 레지스터(131)일 수 있다.The
상기 시프트 레지스터(131)와 달리 상기 레벨 시프터부(135)는 IC 형태로 형성된다. 상기 레벨 시프터부(135)는 도 3과 같이 별도의 IC 형태로 구성될 수 있으며, 도 4과 같이 전원 공급부(180)의 내부나 다른 장치의 내부에 포함될 수도 있다.Unlike the
도 5에 도시된 바와 같이, 상기 시프트 레지스터(131)는 다수의 스테이지들(STG1 ~ STGm)로 구성된다. 다수의 스테이지들(STG1 ~ STGm)은 종속적으로 접속된 구조를 가지며, 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다.As shown in FIG. 5, the
상기 시프트 레지스터(131)의 스테이지들(STG1 ~ STGm)은 스캔 신호 발생부들(SCAN[1] ~ SCAN[m])과 발광 제어신호 발생부들(EM[1] ~ EM[m])을 각각 포함할 수 있다.The stages STG1 to STGm of the
일례로, 제1 스테이지(STG1)는 제1 스캔신호(Scan[1])를 출력하는 제1 스캔신호 발생부(SCAN[1])와 발광 제어 신호(Em[1])를 출력하는 발광 제어신호 발생부(EM[1])를 갖는다.For example, the first stage STG1 includes a first scan signal generator SCAN[1] that outputs a first scan signal Scan[1] and a light emission control that outputs a light emission control signal Em[1]. It has a signal generator (EM[1]).
상기 스캔신호 발생부들(SCAN[1] ~ SCAN[m])은 표시패널의 스캔라인들을 통해 스캔신호들(Scan[1] ~ Scan[m])을 출력한다. 발광 제어신호 발생부들(EM[1] ~ EM[m])은 표시패널의 발광 제어신호 라인들을 통해 발광 제어신호들(Em[1] ~ Em[m])을 출력한다.The scan signal generators SCAN[1] to SCAN[m] output scan signals Scan[1] to Scan[m] through scan lines of the display panel. The emission control signal generators EM[1] to EM[m] output emission control signals Em[1] to Em[m] through emission control signal lines of the display panel.
상기 발광 제어신호들(Em[1] ~ Em[m])은 서브 픽셀들 내에 포함된 발광 제어 트랜지스터를 구동하기 위한 신호로 사용될 수 있다. 예를 들어, 발광 제어신호들(Em[1] ~ Em[m])을 이용하여 서브 픽셀들의 발광 제어 트랜지스터를 제어하면 유기 발광다이오드의 발광시간은 가변된다.The emission control signals Em[1] to Em[m] may be used as signals for driving emission control transistors included in sub-pixels. For example, when the emission control transistor of the sub-pixels is controlled using the emission control signals Em[1] to Em[m], the emission time of the organic light emitting diode is varied.
하지만, 도 5의 예시는 상기 시프트 레지스터(131)의 이해를 돕기 위한 예시이며, 본 발명은 이에 한정되지 않고, 더 다양하고 더 많은 신호를 출력하는 형태로 구현될 수도 있다.However, the example of FIG. 5 is an example to aid understanding of the
도면에는 도시되지 않았지만, 상기 스캔 신호들(Scan[1] ~ Scan[m])을 출력하는 스캔신호 발생부들(SCAN[1] ~ SCAN[m])은 스캔용 스타트 신호(GVST), 스캔용 하이 전압(GVGH), 스캔용 리셋 신호(GRST), 스캔용 로우 전압(GVGL), 및 스캔용 클록 신호들(GCLKs)에 의해 각각 구동될 수 있다.Although not shown in the drawing, the scan signal generators (SCAN[1] to SCAN[m]) that output the scan signals (Scan[1] to Scan[m]) are They may be driven by the high voltage GVGH, the scan reset signal GRST, the scan low voltage GVGL, and the scan clock signals GCLKs, respectively.
상기 발광 제어신호들(Em[1]~ Em[m])을 출력하는 발광 제어신호 발생부들(EM[1] ~ EM[m])은 스타트 신호(EVST), 리셋 신호(ERST), 하이 전압(EVGH), 로우 전압(EVGL), 및 클록 신호들(ECLKs)에 의해 구동될 수 있다.The emission control signal generators EM[1] to EM[m] that output the emission control signals Em[1] to Em[m] are a start signal EVST, a reset signal EST, and a high voltage. It may be driven by (EVGH), the low voltage (EVGL), and the clock signals ECLKs.
도 6은 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들을 나타낸 블록도이고, 도 7은 본 발명의 제1 실시예에 따른 (k)번째 스테이지의 발광 제어신호 발생부를 상세히 나타낸 회로 구성도이다.6 is a block diagram showing the emission control signal generation units according to the first embodiment of the present invention, and FIG. 7 is a circuit configuration detailing the emission control signal generation unit of the (k)-th stage according to the first embodiment of the present invention. It is a degree.
도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들(EM[1] ~ EM[m])은 종속적으로 접속된 스테이지들(STG1 ~ STGm-1)을 갖는다. 그리고 발광 제어신호 발생부들(EM[1] ~ EM[m-1])은 전단의 출력단자를 통해 출력된 신호를 후단의 스타트 신호로 입력 받는다.As shown in FIG. 6, the emission control signal generation units EM[1] to EM[m] according to the first embodiment of the present invention have stages STG1 to STGm-1 that are connected in a dependent manner. In addition, the emission control signal generators EM[1] to EM[m-1] receive a signal output through an output terminal at the front end as a start signal at the rear end.
제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])로부터 출력된 발광 제어신호는 제1 픽셀 그룹(Pixel[1])에 인가되고, 또한 제2 스테이지(STG2)의 발광 제어신호 발생부(EM[1])의 스타트 신호의 입력 단자에도 인가된다. 그러므로 제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])는 발광용 스타트 신호라인(EVST)에 연결되지만 제2 스테이지(STG2)의 발광 제어신호 발생부(EM[2])부터는 그 전단 스테이지의 발광 제어신호 발생부에서 출력된 발광 제어신호를 스타트 신호로 이용한다.The emission control signal output from the output terminal EMO[1] of the emission control signal generator EM[1] of the first stage STG1 is applied to the first pixel group Pixel[1], and It is also applied to the input terminal of the start signal of the emission control signal generator EM[1] of the second stage STG2. Therefore, the emission control signal generation unit EM[1] of the first stage STG1 is connected to the emission start signal line EVST, but from the emission control signal generation unit EM[2] of the second stage STG2 The light emission control signal output from the light emission control signal generator of the previous stage is used as a start signal.
도 6에서 제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])로부터 출력된 발광신호를 "Start[1]"으로 표현한 것은 제1 스테이지(STG1)의 출력 신호가 다음 단의 스타트 신호로 이용된다는 것을 보여주기 위함이다. 아울러, 이와 같은 접속 관계와 신호 전달 체계는 모든 스테이지들(STG1 ~ STGm-1)에 동일하게 적용된다.In FIG. 6, the emission signal output from the output terminal EMO[1] of the emission control signal generator EM[1] of the first stage STG1 is expressed as “Start[1]”. It is to show that the output signal of) is used as the start signal of the next stage. In addition, such a connection relationship and a signal transmission system are equally applied to all stages STG1 to STGm-1.
도 7에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 (k)번째 스테이지의 발광제어신호 발생부(EM[k])는 제1 트랜지스터(T1) 내지 제10 트랜지스터(T10) 및 노드 보상 트랜지스터(Tbk), 제1 내지 제3 커패시터(CQ, CQB, CQ'), 및 리셋 트랜지스터(TR)를 포함할 수 있다.7, the emission control signal generator EM[k] of the (k)-th stage according to the first embodiment of the present invention includes first to tenth transistors T1 to T10 and nodes. It may include a compensation transistor Tbk, first to third capacitors CQ, CQB, and CQ', and a reset transistor TR.
제1 트랜지스터(T1) 내지 제10 트랜지스터(T10) 및 노드 보상 트랜지스터(Tbk) 중 제6 및 제7 트랜지스터(T6, T7)는 발광 제어신호를 출력하는 출력부에 포함될 수 있다.Sixth and seventh transistors T6 and T7 among the first to tenth transistors T1 to T10 and the node compensation transistor Tbk may be included in an output unit that outputs a light emission control signal.
제1 트랜지스터(T1) 내지 제5 트랜지스터(T5)와 제8 트랜지스터(T8) 내지 제10 트랜지스터(T10)는 노드 제어부에 포함될 수 있다.The first to fifth transistors T1 to T5 and the eighth to tenth transistors T8 to T10 may be included in the node controller.
제1 트랜지스터(T1) 내지 제10 트랜지스터(T10), 노드 보상 트랜지스터(Tbk) 및 리셋 트랜지스터(TR)는 p 타입 박막 트랜지스터로 구현된 것을 일례로 한다. p 타입 박막 트랜지스터로 구현된 제1 트랜지스터(T1) 내지 제10 트랜지스터(T10), 노드 보상 트랜지스터(Tbk) 및 리셋 트랜지스터(TR)는 로우 전압(EVGL)이 인가되는 조건에서 턴-온되고 하이 전압(EVGH)이 인가되는 조건에서 턴-오프된다.As an example, the first to tenth transistors T1 to T10, the node compensation transistor Tbk, and the reset transistor TR are implemented as p-type thin film transistors. The first to tenth transistors T1 to T10 implemented as p-type thin film transistors, the node compensation transistor Tbk, and the reset transistor TR are turned on under the condition that a low voltage EVGL is applied and a high voltage is applied. It is turned off under the condition that (EVGH) is applied.
제1 트랜지스터(T1)는 제2 클록 신호 라인(ECLK2)에 게이트 전극이 연결되고 스타트 신호 라인(EVST) 또는 이 전단 스테이지의 출력 단자(EMO(k-1))에 제1 전극이 연결되고 Q-노드(QN)에 제2 전극이 연결된다. 상기 제1 트랜지스터(T1)는 상기 제2 클록 신호 라인(ECLK2)을 통해 인가된 제2 클록 신호에 따라 턴-온 또는 턴-오프된다.The first transistor T1 has a gate electrode connected to the second clock signal line ECLK2 and a first electrode connected to the start signal line EVST or the output terminal EMO(k-1) of the previous stage, and Q -The second electrode is connected to the node QN. The first transistor T1 is turned on or off according to a second clock signal applied through the second clock signal line ECLK2.
제2 트랜지스터(T2)는 제1 클록 신호 라인(ECLK1)에 게이트 전극이 연결되고 상기 Q-노드(QN)에 제1 전극이 연결되고 제3 트랜지스터(T3)의 제1 전극에 제2 전극이 연결된다. 상기 제2 트랜지스터(T2)는 상기 제1 클록 신호 라인(ECLK1)을 통해 인가된 제1 클록 신호에 따라 턴-온 또는 턴-오프된다.The second transistor T2 has a gate electrode connected to the first clock signal line ECLK1, a first electrode connected to the Q-node QN, and a second electrode connected to the first electrode of the third transistor T3. Connected. The second transistor T2 is turned on or off according to the first clock signal applied through the first clock signal line ECLK1.
제3 트랜지스터(T3)는 제4 트랜지스터(T4)의 제2 전극에 게이트 전극이 연결되고 상기 제2 트랜지스터(T2)의 제2 전극에 제1 전극이 연결되고 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제3 트랜지스터(T3)는 상기 제4 트랜지스터(T4)가 턴-온될 경우, 제2 전압 라인(EVGL)을 통해 인가된 제2 전압에 따라 턴-온된다.The third transistor T3 has a gate electrode connected to a second electrode of the fourth transistor T4, a first electrode connected to the second electrode of the second transistor T2, and a first voltage line EVGH. 2 electrodes are connected. When the fourth transistor T4 is turned on, the third transistor T3 is turned on according to the second voltage applied through the second voltage line EVGL.
제4 트랜지스터(T4)는 상기 제2 클록 신호 라인(ECLK2)에 게이트 전극이 연결되고 상기 제2 전압 라인(EVGL)에 제1 전극이 연결되고 상기 제3 트랜지스터(T3)의 게이트 전극에 제2 전극이 연결된다. 상기 제4 트랜지스터(T4)는 상기 제2 클록 신호 라인(ECLK2)을 통해 인가된 제2 클록 신호에 따라 턴-온 또는 턴-오프된다. 따라서, 제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 함께 동시에 턴-온 또는 턴-오프된다.The fourth transistor T4 has a gate electrode connected to the second clock signal line ECLK2, a first electrode connected to the second voltage line EVGL, and a second electrode connected to the gate electrode of the third transistor T3. The electrodes are connected. The fourth transistor T4 is turned on or off according to a second clock signal applied through the second clock signal line ECLK2. Accordingly, the fourth transistor T4 is turned on or off simultaneously with the first transistor T1.
제5 트랜지스터(T5)는 상기 Q-노드(QN)에 게이트 전극이 연결되고 QB-노드(QBN)에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제5 트랜지스터(T5)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프된다.The fifth transistor T5 has a gate electrode connected to the Q-node QN, a first electrode connected to the QB-node QBN, and a second electrode connected to the first voltage line EVGH. The fifth transistor T5 is turned on or off according to the potential of the Q-node QN.
제6 트랜지스터(T6)는 Q-노드(QN)와 제1 커패시터(CQ)의 일단에 게이트 전극이 연결되고 상기 제2 전압 라인(EVGL)에 제1 전극이 연결되고 (k)번째 스테이지의 발광 제어 신호 발생부(EM[k])의 출력 단자(EMO[k])에 제2 전극이 연결된다. 상기 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프된다.In the sixth transistor T6, a gate electrode is connected to one end of the Q-node QN and the first capacitor CQ, the first electrode is connected to the second voltage line EVGL, and the (k)-th stage emits light. The second electrode is connected to the output terminal EMO[k] of the control signal generator EM[k]. The sixth transistor T6 is turned on or off according to the potential of the Q-node QN.
제7 트랜지스터(T7)는 QB-노드(QBN)에 게이트 전극이 연결되고 (k)번째 스테이지의 발광 제어신호 발생부(EM[k])의 상기 출력 단자(EMO[k])에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴-온 또는 턴-오프된다.The seventh transistor T7 has a gate electrode connected to the QB-node QBN and a first electrode at the output terminal EMO[k] of the emission control signal generator EM[k] of the (k)-th stage. Is connected and a second electrode is connected to the first voltage line EVGH. The seventh transistor T7 is turned on or off according to the potential of the QB-node QBN.
제8 트랜지스터(T8)는 Q'-노드(Q'N)에 게이트 전극이 연결되고 상기 제1 클록 신호 라인(ECLK1)에 제1 전극이 연결되고 제9 트랜지스터(T9)의 제1 전극에 제2 전극이 연결된다. 상기 제8 트랜지스터(T8)는 Q'-노드(Q'N)의 전위에 따라 턴-온 또는 턴-오프된다.The eighth transistor T8 has a gate electrode connected to the Q'-node Q'N, a first electrode connected to the first clock signal line ECLK1, and a first electrode of the ninth transistor T9. 2 electrodes are connected. The eighth transistor T8 is turned on or off according to the potential of the Q'-node Q'N.
제9 트랜지스터(T9)는 상기 제1 클록 신호 라인(ECLK1)에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드(QBN)에 제2 전극이 연결된다. 상기 제9 트랜지스터(T9)는 제8 트랜지스터(T8)의 전위에 따라 턴-온 또는 턴-오프된다.In the ninth transistor T9, a gate electrode is connected to the first clock signal line ECLK1, a first electrode is connected to a second electrode of the eighth transistor T8, and a second electrode is connected to the QB-node QBN. The electrodes are connected. The ninth transistor T9 is turned on or off according to the potential of the eighth transistor T8.
제10 트랜지스터(T10)는 상기 Q-노드(QN)에 게이트 전극이 연결되고 상기 제2 클록 신호 라인(ECLK2)에 제1 전극이 연결되고 노드 보상 트랜지스터(Tbk)의 제1 전극에 제2 전극이 연결된다. 제10 트랜지스터(T10)는 상기 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프된다.In the tenth transistor T10, a gate electrode is connected to the Q-node QN, a first electrode is connected to the second clock signal line ECLK2, and a second electrode is connected to the first electrode of the node compensation transistor Tbk. Is connected. The tenth transistor T10 is turned on or off according to the potential of the Q-node QN.
노드 보상 트랜지스터(Tbk)는 상기 스타트 신호 라인(EVST) 또는 이 전단 스테이지의 출력 단자(EMO(k-1))에 게이트 전극이 연결되고 상기 제10 트랜지스터(T10)의 제2 전극에 제1 전극이 연결되고 상기 Q'-노드(Q'N)에 제2 전극이 연결된다. 상기 노드 보상 트랜지스터(Tbk)는 상기 스타트 신호 라인(EVST)에 공급되는 스타트 신호 또는 이 전단 스테이지에서 출력되는 발광 제어신호(EMO(k-1))의 전위에 따라 턴-온 또는 턴-오프된다.The node compensation transistor Tbk has a gate electrode connected to the start signal line EVST or the output terminal EMO(k-1) of the previous stage, and a first electrode to the second electrode of the tenth transistor T10. Is connected, and a second electrode is connected to the Q'-node Q'N. The node compensation transistor Tbk is turned on or off according to the potential of the start signal supplied to the start signal line EVST or the light emission control signal EMO(k-1) output from the previous stage. .
상기 노드 보상 트랜지스터(Tbk)는 상기 제1 클록 신호 라인(ECLK1)에 인가되는 상기 제1 클록 신호(ECLK1)에 의해 상기 제1 커패시터(CQ)에 전압 커플링이 발생되어 상기 Q-노드(QN)가 턴-온 전압으로 바뀌더라도 발광 제어신호의 하이 전압이 안정적으로 출력될 수 있도록 한다.The node compensation transistor Tbk generates voltage coupling to the first capacitor CQ by the first clock signal ECLK1 applied to the first clock signal line ECLK1, and thus the Q-node QN Even if) is changed to a turn-on voltage, the high voltage of the light emission control signal can be stably output.
제1 커패시터(CQ)는 상기 Q-노드(QN)에 일단이 연결되고 상기 제1 클록 신호 라인(ECLK1)에 타단이 연결된다. 제2 커패시터(CQB)는 QB-노드(QBN)와 상기 제1 전압 라인(EVGH) 사이에 연결된다. 제3 커패시터(CQ')는 Q'-노드(Q'N)와 상기 제8 트랜지스터(T8)의 제2 전극 및 제9 트랜지스터(T9)의 게이트 전극 사이에 연결된다.One end of the first capacitor CQ is connected to the Q-node QN and the other end is connected to the first clock signal line ECLK1. The second capacitor CQB is connected between the QB-node QBN and the first voltage line EVGH. The third capacitor CQ' is connected between the Q'-node Q'N and the second electrode of the eighth transistor T8 and the gate electrode of the ninth transistor T9.
리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)에 게이트 전극이 연결되고 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[k])에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)을 통해 인가된 리셋 신호에 따라 턴-온 또는 턴-오프된다. 상기 리셋 트랜지스터(TR)가 턴-온될 경우, 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])는 제1 전압 라인(EVGH)을 통해 인가된 제1 전압을 기반으로 하이 전압의 발광 신호를 출력한다.The reset transistor TR has a gate electrode connected to the reset signal line EST, and a first electrode connected to the output terminal EMO[k] of the emission control signal generator EM[1] of the first stage. The second electrode is connected to the first voltage line EVGH. The reset transistor TR is turned on or off according to a reset signal applied through a reset signal line EST. When the reset transistor TR is turned on, the output terminal EMO[1] of the emission control signal generator EM[1] of the first stage is applied through the first voltage line EVGH. Outputs a high-voltage light-emitting signal based on the voltage.
도 8은 본 발명에 따른 발광 제어신호 발생부의 동작 설명을 위한 파형도로서, 제1 스테이지의 발광 제어신호 발생부의 파형 예시도이다.8 is a waveform diagram for explaining the operation of the emission control signal generation unit according to the present invention, and is an exemplary view of the waveform of the emission control signal generation unit of the first stage.
도 8에 도시된 바와 같이, 스타트 신호 라인(EVST)을 통해 인가되는 스타트신호(EVST)는 3수평시간(3H) 동안 하이 전압을 발생하는 형태를 가질 수 있다. 제2 클록 신호 라인(ECLK2)을 통해 인가되는 제2 클록 신호(ECLK2)는 상기 스타트 신호의 하이 전압 시점(상승 에지)에 동기하여 로우 전압과 하이 전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 제1 클록 신호 라인(ECLK1)을 통해 인가되는 제1 클록 신호(ECLK1)는 상기 스타트 신호의 하이 전압 시점(상승 에지)에 동기하여 하이 전압과 로우 전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 즉, 제2 클록 신호(ECLK2)와 제1 클록 신호(ECLK1)는 하이 전압과 로우 전압이 역상으로 발생될 수 있다.As shown in FIG. 8, the start signal EVST applied through the start signal line EVST may have a form of generating a high voltage for 3 horizontal periods (3H). The second clock signal ECLK2 applied through the second clock signal line ECLK2 is synchronized with the high voltage timing (rising edge) of the start signal, and the low voltage and the high voltage alternately occur in a period of one horizontal time (1H). It can have a form to do. The first clock signal ECLK1 applied through the first clock signal line ECLK1 alternately generates a high voltage and a low voltage in a period of one horizontal time (1H) in synchronization with the high voltage timing (rising edge) of the start signal. It can have a form to do. That is, the high voltage and the low voltage of the second clock signal ECLK2 and the first clock signal ECLK1 may be generated in reverse phase.
제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 스타트 신호(EVST), 제1 클록 신호(ECLK1), 제2 클록 신호(ECLK2), 제1 전압(VGH) 및 제2 전압(VGL)에 따라 동작한다.The devices included in the emission control signal generator EM[1] of the first stage include a start signal EVST, a first clock signal ECLK1, a second clock signal ECLK2, a first voltage VGH, and a second voltage. 2 Operates according to the voltage (VGL).
상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들의 동작에 의해, Q-노드(QN)는 하이 전압으로 충전되는 기간을 갖고, Q'-노드(Q'N) 및 QB-노드(QBN)는 로우 전압으로 방전되는 기간을 갖는다. 이때, 상기 QB-노드(QBN)는 스타트 신호(EVST) 대비 1수평시간(1H) 지연된 역상 형태의 로우 전압을 3수평시간(3H) 동안 유지할 수 있다.By the operation of the elements included in the emission control signal generator EM[1] of the first stage, the Q-node QN has a period in which it is charged to a high voltage, and the Q'-node Q'N And a period in which the QB-node QBN is discharged to a low voltage. In this case, the QB-node QBN may maintain a low voltage in a reversed phase form delayed by 1 horizontal time (1H) compared to the start signal EVST for 3 horizontal hours (3H).
즉, 제2 클록 신호(ECLK2)의 로우 전압 구간에 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-온되어 상기 3수평시간(3H) 동안 하이 전압을 발생하는 상기 스타트신호(EVST)를 Q-노드(QN)에 인가하고, 제2 전압(EVGL)을 제3 트랜지스터(T3)의 게이트 전극 및 Q'-노드(Q'N)에 인가한다. 이 때, 제10 트랜지스터(T10)와 제5 트랜지스터(T5)는 턴-오프되고, 제8 트랜지스터(T8)가 턴-온된다.That is, the first transistor T1 and the fourth transistor T4 are turned on in the low voltage period of the second clock signal ECLK2 to generate the high voltage during the third horizontal time period (3H). ) Is applied to the Q-node QN, and a second voltage EVGL is applied to the gate electrode of the third transistor T3 and the Q'-node Q'N. At this time, the tenth transistor T10 and the fifth transistor T5 are turned off, and the eighth transistor T8 is turned on.
그리고, 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)는 턴-오프되고, 제2 트랜지스터(T2) 및 제9 트랜지스터(T9)가 턴-온되어 상기 제1 클록 신호(ECLK1)의 로우 전압이 QB-노드(QBN)에 공급된다. 따라서, 제7 트랜지스터(T7)가 턴-온되어 제1 전압(EVGH)이 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO)로 출력된다.And, when the second clock signal ECLK2 transitions to the high voltage period and the first clock signal ECLK1 transitions to the low voltage period, the first transistor T1 and the fourth transistor T4 are turned- When the second transistor T2 and the ninth transistor T9 are turned off, the low voltage of the first clock signal ECLK1 is supplied to the QB-node QBN. Accordingly, the seventh transistor T7 is turned on and the first voltage EVGH is output to the output terminal EMO of the emission control signal generator EM[1] of the first stage.
상기 스타트신호(EVST)가 로우 전압으로 천이된 후, 상기 제2 클록 신호(ECLK2)가 다시 로우 전압으로 천이되고, 상기 제1 클록 신호(ECLK1)가 다시 하이 전압 구간으로 천이되는 시점에, 상기 Q-노드(QN)는 로우 전압으로 방전되고 상기 QB-노드(QBN)는 제1 전압으로 충전되며, 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO)도 제2 전압으로 출력된다.After the start signal EVST transitions to a low voltage, when the second clock signal ECLK2 transitions to a low voltage again, and the first clock signal ECLK1 transitions to a high voltage section again, the The Q-node QN is discharged to a low voltage, the QB-node QBN is charged to a first voltage, and the output terminal EMO of the emission control signal generator EM[1] of the first stage is also It is output as the second voltage.
상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 발광 제어신호 출력부를 구성하는 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프되고, 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴-온 또는 턴-오프된다. 상기 Q-노드(QN)의 전위가 하이 전압을 유지할 경우, 상기 QB-노드(QBN)의 전위는 로우 전압을 유지할 수 있다.The sixth transistor T6 constituting the emission control signal output unit of the emission control signal generation unit EM[1] of the first stage is turned on or off according to the potential of the Q-node QN, The seventh transistor T7 is turned on or off according to the potential of the QB-node QBN. When the potential of the Q-node QN maintains a high voltage, the potential of the QB-node QBN may maintain a low voltage.
상기 제7 트랜지스터(T7)는 QB-노드(QBN)의 로우 전압에 따라 턴-온되므로, 상기 제1 전압 라인(EVGH)을 통해 인가된 제1 전압(VGH)은 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])를 통해 출력된다. 그 결과, 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])는 제1 전압 라인(EVGH)을 통해 인가된 제1 전압(VGH)을 기반으로 적어도 3수평시간(3H) 동안 하이 전압의 발광 제어신호(Em[1])를 출력한 후 로우 전압의 발광 제어신호(Em[1])로 전환된다.Since the seventh transistor T7 is turned on according to the low voltage of the QB-node QBN, the first voltage VGH applied through the first voltage line EVGH is a light emission control signal of the first stage. It is output through the output terminal EMO[1] of the generator EM[1]. As a result, the output terminal EMO[1] of the emission control signal generator EM[1] is at least 3 horizontal time periods (3H) based on the first voltage VGH applied through the first voltage line EVGH. ), the high-voltage emission control signal Em[1] is output, and then is converted to the low-voltage emission control signal Em[1].
상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 위와 같이 동작하게 됨에 따라 바이어스 스트레스(Bias Stress)를 받을 수 있다. 바이어스 스트레스는 소자들의 문턱전압과 더불어 수명에 관계한다.The devices included in the emission control signal generator EM[1] of the first stage may receive a bias stress as they operate as described above. The bias stress is related to the lifetime of the devices together with the threshold voltage.
상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 소스-드레인 전극을 통한 하이 전압의 전달 동작으로 인하여 HJTS(High Junction Temperature Stress)를 받는 소자, 게이트 전극을 통한 하이 전압의 인가로 인하여 PBTS (Positive Bias Temperature Stress)를 받는 소자, 게이트 전극을 통한 로우 전압의 인가로 인하여 NBTS (Negative Bias Temperature Stress)를 받는 소자로 구분될 수 있다.The devices included in the emission control signal generator EM[1] of the first stage are those that are subjected to High Junction Temperature Stress (HJTS) due to the transmission of a high voltage through the source-drain electrode, and are high through the gate electrode. It can be classified into a device that receives PBTS (Positive Bias Temperature Stress) due to application of a voltage, and a device that receives NBTS (Negative Bias Temperature Stress) due to application of a low voltage through a gate electrode.
그런데 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 발광 제어신호(Em[1])의 듀티(Duty)를 낮추는 듀티 가변 동작 시 제3 트랜지스터(T3)를 제외한 다른 트랜지스터들이 받는 스트레스의 양상이 다음과 같이 변하게 된다.However, the devices included in the emission control signal generator EM[1] of the first stage exclude the third transistor T3 during a duty variable operation to lower the duty of the emission control signal Em[1]. The pattern of stress on other transistors changes as follows.
도 9는 본 발명에 따른 발광 제어신호 발생부의 소자들의 스트레스 정리 표이다.9 is a table illustrating stresses of elements of a light emission control signal generator according to the present invention.
도 9에 도시한 바와 같이, 제1 트랜지스터(T1)는 높은 듀티에서 PBTS(PB)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제2 트랜지스터(T2)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제4 트랜지스터(T4)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 PBTS(PB)를 받는 트랜지스터에 해당한다. 제5 트랜지스터(T5)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제6 트랜지스터(T6)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제7 트랜지스터(T7)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제8 트랜지스터(T8)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제9 트랜지스터(T9)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제10 트랜지스터(T10)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 PBTS(PB) 또는 HJTS(HJ)를 받는 트랜지스터에 해당한다.As shown in FIG. 9, the first transistor T1 corresponds to a transistor that receives PBTS(PB) at a high duty but receives NBTS(NB) at a low duty. The second transistor T2 corresponds to a transistor that receives HJTS(HJ) at a high duty, but receives NBTS(NB) at a low duty. The fourth transistor T4 corresponds to a transistor that receives HJTS(HJ) at a high duty, but receives PBTS(PB) at a low duty. The fifth transistor T5 corresponds to a transistor that receives NBTS(NB) at a high duty, but receives HJTS(HJ) at a low duty. The sixth transistor T6 corresponds to a transistor that receives NBTS(NB) at a high duty, but receives HJTS(HJ) at a low duty. The seventh transistor T7 corresponds to a transistor that receives HJTS(HJ) at a high duty, but receives NBTS(NB) at a low duty. The eighth transistor T8 corresponds to a transistor that receives HJTS(HJ) at a high duty, but receives NBTS(NB) at a low duty. The ninth transistor T9 corresponds to a transistor that receives NBTS(NB) at a high duty but receives HJTS(HJ) at a low duty. The tenth transistor T10 corresponds to a transistor that receives NBTS(NB) at high duty, but receives PBTS(PB) or HJTS(HJ) at low duty.
도 9의 표에서, HNV(High Negative Voltage), HPV(High Positive Voltage), HJV(High Junction Voltage), LV(Low Voltage)를 표시하였다.In the table of FIG. 9, HNV (High Negative Voltage), HPV (High Positive Voltage), HJV (High Junction Voltage), and LV (Low Voltage) are indicated.
상기 발광 제어신호 발생부의 두티 구동을 위해 발광 제어신호의 하이 전압 유지가 매우 중요하다.It is very important to maintain a high voltage of the light emission control signal for driving the light emission control signal generator.
그런데, 도7의 발광 제어신호 발생부에서, 상기 노드 보상 트랜지스터(Tbk)가 없을 경우, 다음과 같은 현상이 발생할 수 있다.However, in the light emission control signal generator of FIG. 7, when the node compensation transistor Tbk is not present, the following phenomenon may occur.
도 10은 본 발명에 따른 발광 제어신호 발생부에서 노드 보상 트랜지스터가 없을 경우의 파형도로서, 제1 스테이지의 발광 제어신호 발생부의 파형 예시도이다.10 is a waveform diagram of the emission control signal generation unit according to the present invention when there is no node compensation transistor, and is an exemplary waveform diagram of the emission control signal generation unit of a first stage.
도 9에서 설명한 바와 같이, 듀티 구동을 가변할 경우(100% → 1%), 제10 트랜지스터(T10)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 PBTS 또는 HJTS를 받게 된다.As described in FIG. 9, when the duty driving is varied (100% → 1%), the tenth transistor T10 receives NBTS at high duty, but receives PBTS or HJTS at low duty.
그리고, 도 10에 도시한 바와 같이, 상기 Q-노드(QN)가 하이 전압을 유지한 상태에서 상기 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 상기 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 상기 제1 커패시터(CQ)가 상기 제1 클록 신호(ECLK1)에 의해 전압 커플링이 발생될 수 있다. 이로 인하여, 상기 제1 커패시터(CQ)의 전압 커플링에 의해 상기 Q-노드(QN)가 턴-온 전압으로 드롭(drop)될 수 있다. 따라서, 상기 제10 트랜지스터(T10)가 턴-온되어, 상기 Q'-노드(Q'N)는 턴-오프 전압으로 상승하고, 상기 제8 트랜지스터(T8)는 턴-오프된다.In addition, as shown in FIG. 10, while the Q-node QN maintains a high voltage, the second clock signal ECLK2 transitions to a high voltage period, and the first clock signal ECLK1 is When transitioning to the low voltage period, voltage coupling may occur in the first capacitor CQ by the first clock signal ECLK1. Accordingly, the Q-node QN may be dropped to a turn-on voltage due to voltage coupling of the first capacitor CQ. Accordingly, the tenth transistor T10 is turned on, the Q'-node Q'N rises to a turn-off voltage, and the eighth transistor T8 is turned off.
이와 같이, 상기 제8 트랜지스터(T8)가 턴-오프되므로, 비록 제1 클록 신호(ECLK1)에 의해 제9 트랜지스터(T9)가 턴-온되더라도, QB-노드(QBN)에 로우 전압이 인가되지 않고 하이 전압을 유지하므로, 제7 트랜지스터(T7)가 턴-오프되어 제1 전압(EVGH)을 발광 제어신호 발생부의 출력단자(EMO)에 공급하지 못하게 된다.In this way, since the eighth transistor T8 is turned off, the low voltage is not applied to the QB-node QBN even if the ninth transistor T9 is turned on by the first clock signal ECLK1. Since the high voltage is maintained, the seventh transistor T7 is turned off, so that the first voltage EVGH cannot be supplied to the output terminal EMO of the emission control signal generator.
그러나, 상기 노드 보상 트랜지스터(Tbk)가 존재함으로 인하여 상기의 결함을 방지할 수 있다.However, since the node compensation transistor Tbk is present, the above defect can be prevented.
도 11은 본 발명에 따른 발광 제어신호 발생부에서 노드 보상 트랜지스터에 의한 파형도로서, 제1 스테이지의 발광 제어신호 발생부의 파형 예시도이다.11 is a waveform diagram of a node compensation transistor in the emission control signal generation unit according to the present invention, and is an exemplary waveform diagram of the emission control signal generation unit in a first stage.
상기 Q-노드(QN)가 하이 전압을 유지한 상태에서 상기 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 상기 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 상기 제1 커패시터(CQ)가 상기 제1 클록 신호(ECLK1)에 의해 전압 커플링이 발생될 수 있다. 이로 인하여, 상기 제1 커패시터(CQ)의 전압 커플링에 의해 상기 Q-노드(QN)가 턴-온 전압으로 드롭(drop)되어, 상기 제10 트랜지스터(T10)가 턴-온될 수 있다.When the second clock signal ECLK2 transitions to a high voltage period while the Q-node QN maintains a high voltage, and the first clock signal ECLK1 transitions to a low voltage period, the Voltage coupling may occur in the first capacitor CQ by the first clock signal ECLK1. Accordingly, the Q-node QN is dropped to a turn-on voltage due to voltage coupling of the first capacitor CQ, so that the tenth transistor T10 may be turned on.
그러나, 상기 Q-노드(QN)가 하이 전압을 유지한 상태에서 상기 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 상기 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 상기 스타트신호(EVST) 또는 이 전단 스테이지의 발광 제어신호(EMO(k-1))가 하이 전압 상태를 유지하고 있으므로, 상기 노드 보상 트랜지스터(Tbk)가 턴-오프된다. 따라서, 상기 제10 트랜지스터(T10)를 통해 상기 Q'-노드(Q'N)로 인가되는 턴-오프 전압(하이 전압)을 상기 노드 보상 트랜지스터(Tbk)가 차단한다.However, when the second clock signal ECLK2 transitions to a high voltage period while the Q-node QN maintains a high voltage, and the first clock signal ECLK1 transitions to a low voltage period, , Since the start signal EVST or the emission control signal EMO(k-1) of the previous stage maintains a high voltage state, the node compensation transistor Tbk is turned off. Accordingly, the node compensation transistor Tbk blocks the turn-off voltage (high voltage) applied to the Q'-node Q'N through the tenth transistor T10.
따라서, 상기 제8 트랜지스터(T8)가 턴-온되고, 상기 제1 클록 신호(ECLK1)에 의해 제9 트랜지스터(T9)가 턴-온되므로, QB-노드(QBN)에 상기 제1 클록 신호(ECLK1)의 로우 전압이 상기 제7 트랜지스터(T7)의 게이트 전극에 인가되고, 상기 제7 트랜지스터(T7)가 턴-온되어 제1 전압(EVGH)을 발광 제어신호 발생부의 출력단자(EMO)에 공급하게 된다.Accordingly, since the eighth transistor T8 is turned on and the ninth transistor T9 is turned on by the first clock signal ECLK1, the first clock signal ( A low voltage of ECLK1 is applied to the gate electrode of the seventh transistor T7, and the seventh transistor T7 is turned on to apply the first voltage EVGH to the output terminal EMO of the emission control signal generator. Will be supplied.
이상에서 설명한 바와 같이, 상기 노드 보상 트랜지스터(Tbk)가 존재하므로, 발광 제어신호(EM)의 듀티 구동 시, 발광 제어신호(EM)의 출력이 하이 전압 상태를 안정적으로 유지할 수 있다.As described above, since the node compensation transistor Tbk exists, the output of the light emission control signal EM can stably maintain a high voltage state when the duty of the light emission control signal EM is driven.
또한, 상기와 같은 노드 보상 트랜지스터(Tbk)가 존재하므로, 발광 제어신호의 출력 마진(Margin)이 개선되어 발광 제어신호 발생부의 신뢰성이 향상된다.In addition, since the node compensation transistor Tbk as described above is present, the output margin of the emission control signal is improved, and the reliability of the emission control signal generator is improved.
즉, 상기와 같은 노드 보상부가 존재하지 않을 경우, 발광 제어신호 발생부의 트랜지스터들의 문턱 전압 마진(Vth)은 약 3V 정도 였으나, 상기 노드 보상부가 존재하므로 인하여, 발광 제어신호 발생부의 트랜지스터들의 문턱 전압 마진(Vth)은 약 7V 정도로 증가하였다.That is, when the node compensation unit as described above does not exist, the threshold voltage margin (Vth) of the transistors of the emission control signal generation unit is about 3V, but since the node compensation unit is present, the threshold voltage margin of the transistors of the emission control signal generation unit is (Vth) increased to about 7V.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The above description is merely illustrative of the present invention, and various modifications may be made without departing from the technical spirit of the present invention by those of ordinary skill in the technical field to which the present invention pertains. Therefore, the embodiments disclosed in the specification of the present invention do not limit the present invention. The scope of the present invention should be construed by the following claims, and all technologies within the scope equivalent thereto should be construed as being included in the scope of the present invention.
AA: 표시 영역
NA: 비 표시 영역
AR: 적용 영역AA: display area NA: non-display area
AR: area of application
Claims (7)
각 스테이지는,
QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부;
스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부; 및
상기 제1 클록 신호에 의해 전압 커플링이 발생되어 상기 Q-노드가 턴-온 전압으로 바뀌더라도 발광 제어신호의 하이 전압이 안정적으로 출력될 수 있도록 보상하는 노드 방지 트랜지스터를 구비한 발광 제어 신호 발생부.And a plurality of stages that are subordinately connected to sequentially output light emission control signals,
Each stage,
An output unit that outputs a first voltage as a light emission control signal according to the potential of the QB-node and outputs a second voltage as a light emission control signal according to the potential of the Q-node;
A node controller configured to control potentials of the QB-node and the Q-node by operating based on a start signal or a light emission control signal output from a previous stage, a first clock signal, and a second clock signal; And
Generation of a light emission control signal including a node prevention transistor that compensates so that a high voltage of the light emission control signal can be stably output even if voltage coupling is generated by the first clock signal and the Q-node is changed to a turn-on voltage. part.
상기 노드 제어부는,
상기 제2 클록 신호를 공급하는 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터와,
상기 제1 클록 신호를 공급하는 제1 클록 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터와,
상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터와,
상기 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터와,
상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터와,
상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클록 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터와,
상기 제1 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터와,
상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클록 신호 공급 라인에 제1 전극이 연결되는 제10 트랜지스터를 포함하는 발광 제어 신호 발생부.The method of claim 1,
The node control unit,
A gate electrode is connected to a second clock signal supply line supplying the second clock signal, a first electrode is connected to a start signal line supplying the start signal or an output terminal of the previous stage, and a second electrode is connected to the Q-node The connected first transistor,
A second transistor having a gate electrode connected to a first clock signal line supplying the first clock signal and a first electrode connected to the Q-node,
A third transistor having a first electrode connected to a second electrode of the second transistor and a second electrode connected to a first voltage supply line supplying a first voltage,
A fourth transistor having a gate electrode connected to the second clock signal supply line, a first electrode connected to a second voltage supply line supplying the second voltage, and a second electrode connected to the gate electrode of the third transistor; ,
A fifth transistor having a gate electrode connected to the Q-node, a first electrode connected to the QB-node, and a second electrode connected to the first voltage supply line,
An eighth transistor having a gate electrode connected to the second electrode of the fourth transistor and a first electrode connected to the first clock signal supply line,
A ninth transistor having a gate electrode connected to the first clock signal supply line, a first electrode connected to a second electrode of the eighth transistor T8, and a second electrode connected to the QB-node,
A light emission control signal generator comprising a tenth transistor having a gate electrode connected to the Q-node and a first electrode connected to the second clock signal supply line.
상기 노드 보상 트랜지스터는,
상기 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 게이트 전극이 연결되고 상기 제10 트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 제8 트랜지스터의 게이트 전극에 제2 전극이 연결되는 발광 제어 신호 발생부.The method of claim 2,
The node compensation transistor,
A light emission control signal generator in which a gate electrode is connected to the start signal line or an output terminal of the previous stage, a first electrode is connected to a second electrode of the tenth transistor, and a second electrode is connected to the gate electrode of the eighth transistor .
상기 노드 제어부는,
상기 Q-노드와 상기 제1 클록 신호 공급 라인 사이에 연결되는 제1 커패시터와,
상기 QB-노드와 상기 제1 전압 공급 라인 사이에 연결되는 제2 커패시터와,
상기 제8 트랜지스터의 게이트 전극과 상기 제8 트랜지스터의 제2 전극 사이에 연결되는 제3 커패시터를 더 포함하는 발광 제어 신호 발생부.The method of claim 2,
The node control unit,
A first capacitor connected between the Q-node and the first clock signal supply line,
A second capacitor connected between the QB-node and the first voltage supply line,
A light emission control signal generator further comprising a third capacitor connected between the gate electrode of the eighth transistor and the second electrode of the eighth transistor.
상기 출력부는,
상기 Q-노드에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 출력 단자에 제2 전극이 연결되는 제6 트랜지스터와,
상기 QB-노드에 게이트 전극이 연결되고 상기 출력 단자에 제1 전극이 연결되고 상기 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함하는 발광 제어 신호 발생부.The method of claim 1,
The output unit,
A sixth transistor having a gate electrode connected to the Q-node, a first electrode connected to a second voltage supply line supplying the second voltage, and a second electrode connected to an output terminal,
A light emission control signal generator comprising a seventh transistor having a gate electrode connected to the QB-node, a first electrode connected to the output terminal, and a second electrode connected to a first voltage supply line supplying the first voltage .
리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 더 포함하는 발광 제어 신호 발생부.The method of claim 1,
The emission control signal generation unit further comprising a reset transistor controlled according to a reset signal to reset the output terminal of the output unit to the first voltage.
상기 표시 패널에 스캔 신호를 공급하는 스캔신호 발생부; 및
상기 표시패널에 발광 제어신호를 공급하는 발광 제어신호 발생부를 포함하고,
상기 발광 제어신호 발생부는 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고,
각 스테이지는,
QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부;
스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부; 및
상기 제1 클록 신호에 의해 전압 커플링이 발생되어 상기 Q-노드가 턴-온 전압으로 바뀌더라도 발광 제어신호의 하이 전압이 안정적으로 출력될 수 있도록 보상하는 노드 방지 트랜지스터를 구비한 것을 특징으로 하는 발광 표시 장치.A display panel that displays an image;
A scan signal generator supplying a scan signal to the display panel; And
A light emission control signal generator supplying a light emission control signal to the display panel,
The light emission control signal generator includes a plurality of stages that are subordinately connected to sequentially output light emission control signals,
Each stage,
An output unit that outputs a first voltage as a light emission control signal according to the potential of the QB-node and outputs a second voltage as a light emission control signal according to the potential of the Q-node;
A node controller configured to control potentials of the QB-node and the Q-node by operating based on a start signal or a light emission control signal output from a previous stage, a first clock signal, and a second clock signal; And
And a node preventing transistor for compensating so that a high voltage of a light emission control signal can be stably output even if voltage coupling is generated by the first clock signal and the Q-node is changed to a turn-on voltage. Light-emitting display device.
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