KR20210060319A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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미끼오 다하라
사다노리 시모다
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Abstract

크랙의 발생을 억제함과 함께, 내부 전극층과 외부 전극의 콘택트성을 향상시킬 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 세라믹을 주성분으로 하는 유전체층과, Ni를 주성분으로 하는 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2 단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩과, 상기 대향하는 2 단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 한 쌍의 외부 전극을 구비하고, 상기 내부 전극층과 상기 외부 전극의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물이 존재한다.

Description

세라믹 전자 부품 및 그 제조 방법 {CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서의 소형화, 대용량화를 실현하기 위해, 내부 전극층 및 유전체층을 얇게 하여 적층수를 증가시키는 것, 그리고 상부 커버층 및 하부 커버층을 얇게 하는 것이 진행되고 있다.
내부 전극층 및 유전체층의 적층수를 증가시키고, 커버층의 두께를 얇게 해 가면, 외부 전극을 베이킹하였을 때, 커버층과 사이드 마진과 엔드 마진이 겹치는 부분에 크랙이 발생하는 경우가 있다. 또한, 사이드 마진이란, 적층 칩의 두 측면으로부터 내부 전극층에 이르기까지의 영역이고, 엔드 마진이란, 동일한 외부 전극에 접속된 내부 전극층끼리가 다른 외부 전극에 접속된 내부 전극층을 개재시키지 않고 대향하는 영역이다.
이러한 크랙의 발생을 억제하기 위해, 내부 전극층에 있어서 외부 전극의 금속 성분이 확산되어 있는 영역의 길이(확산 길이)를 제어하는 것이 행해지고 있다(예를 들어, 특허문헌 1).
일본 특허 공개 제2011-135079호 공보
외부 전극의 베이킹 온도를 낮추면, 외부 전극의 금속 성분의 확산 길이를 억제할 수 있다. 그러나, 베이킹 온도를 낮추면, 내부 전극층 및 외부 전극의 반응이 충분히 진행되지 않고, 또한 적층수를 증가시킴에 수반하는 내부 전극층의 박층화(0.5㎛ 이하)와 더불어, 내부 전극층과 외부 전극의 콘택트성이 악화되는 경우가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 크랙의 발생을 억제함과 함께, 내부 전극층과 외부 전극의 콘택트성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 세라믹을 주성분으로 하는 유전체층과, Ni를 주성분으로 하는 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2 단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩과, 상기 대향하는 2 단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 한 쌍의 외부 전극을 구비하고, 상기 내부 전극층과 상기 외부 전극의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물이 존재하는 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 외부 전극은 하지 도체층과 도금층을 구비하고, 상기 내부 전극층에 있어서, 상기 단부면으로부터 내측을 향하여 상기 내부 전극층을 따라 계측한 상기 하지 도체층의 주성분의 확산 길이가 5㎛ 이하여도 된다.
상기 세라믹 전자 부품에 있어서, 상기 내부 전극층의 평균 두께는 0.5㎛ 이하여도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고, 상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고, 상기 적층 칩을 열처리하고, 상기 열처리 후의 상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 제2 도전 페이스트를 배치하고, 상기 도전 페이스트를 베이킹함으로써, 상기 내부 전극층과 상기 제2 도전 페이스트의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하는 것을 특징으로 한다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고, 상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고, 상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 제2 도전 페이스트를 배치하고, 상기 제2 도전 페이스트를, 승온 영역에 있어서의 산소 농도를 10ppm 이상으로 하여 베이킹함으로써, 내부 전극층과 상기 제2 도전 페이스트의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하는 것을 특징으로 한다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고, 상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고, 상기 적층 칩의 상기 2 단부면에, 20 내지 30중량％의 ZnO를 포함하는 유리 페이스트를 도포하고, 상기 유리 페이스트를 베이킹함으로써, 내부 전극층과 외부 전극의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하고, 상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과 유리 성분을 함유하는 제2 도전 페이스트를 배치하고, 상기 제2 도전 페이스트를 베이킹하는 것을 특징으로 한다.
본 발명에 따르면, 크랙의 발생을 억제함과 함께, 내부 전극층과 외부 전극의 콘택트성을 향상시킬 수 있다.
도 1은, 실시 형태에 관한 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는, 도 2의 (A)는 도 1의 A-A선의 부분 단면도이고, 도 2의 (B)는 도 1의 B-B선의 부분 단면도이고, 도 2의 (C)는 도 2의 (A)에 있어서 점선으로 둘러싸인 부분의 확대도이다.
도 3은, 도 1의 A-A선의 부분 단면도이다.
도 4는, 도 4의 (A) 및 도 4의 (B)는 크랙의 발생에 대하여 설명하기 위한 도면이다.
도 5는, 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 6은, 도 6의 (A)는 베이킹 온도와 Cu의 확산 길이의 관계를 나타내는 도면이고, 도 6의 (B)는 Cu의 확산 길이와 크랙의 발생률의 관계를 나타내는 도면이다.
도 7은, 변형예 1에 관한 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 8은, 변형예 2에 관한 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
우선, 적층 세라믹 콘덴서에 대하여 설명한다. 도 1은, 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시하는 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 대향하는 2 단부면에 마련된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2 단부면 이외의 4면을 측면이라고 칭한다. 외부 전극(20a, 20b)은 4개의 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은 4개의 측면에 있어서 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 에지는, 적층 칩(10)의 외부 전극(20a)이 마련된 단부면과, 외부 전극(20b)이 마련된 단부면에 교대로 노출되어 있다. 그에 의해, 각 내부 전극층(12)은 외부 전극(20a)과 외부 전극(20b)에 교대로 도통되어 있다. 또한, 적층 칩(10)에 있어서, 4개의 측면 중, 유전체층(11)과 내부 전극층(12)의 적층 방향(이하, 적층 방향이라고 칭함)의 상면과 하면에 대응하는 2 측면은 커버층(13)에 의해 형성되어 있다. 커버층(13)은 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 주성분 재료는, 유전체층(11)의 주성분 재료와 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.25mm, 폭 0.125mm, 높이 0.125mm이거나, 또는 길이 0.4mm, 폭 0.2mm, 높이 0.2mm이거나, 또는 길이 0.6mm, 폭 0.3mm, 높이 0.3mm이거나, 또는 길이 1.0mm, 폭 0.5mm, 높이 0.5mm이거나, 또는 길이 3.2mm, 폭 1.6mm, 높이 1.6mm이거나, 또는 길이 4.5mm, 폭 3.2mm, 높이 2.5mm이지만, 이들 사이즈로 한정되는 것은 아니다.
유전체층(11)은, 예를 들어 일반식 ABO3으로 표시되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 화학량론 조성으로부터 벗어난 ABO3-α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다. 유전체층(11)의 평균 두께는, 예를 들어 1㎛ 이하이다.
내부 전극층(12)은 Ni(니켈)를 주성분으로 한다. 내부 전극층(12)의 평균 두께는, 예를 들어 1㎛ 이하이다.
도 2의 (A)는 도 1의 A-A선의 부분 단면도이고, 도 2의 (B)는 도 1의 B-B선의 부분 단면도이고, 도 2의 (C)는 도 2의 (A)에 있어서 점선으로 둘러싸인 부분의 확대도이다. 도 2의 (A)에 도시하는 바와 같이, 동일한 외부 전극에 접속된 내부 전극층(12)끼리가, 다른 외부 전극에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역의 적어도 일부에 있어서, 내부 전극층(12)의 상면 및 하면 근방에 Zn과 Ni를 포함하는 산화물(40)이 존재한다. 또한, 도 2의 (B)에 도시하는 바와 같이, 동일한 외부 전극에 접속된 내부 전극층(12)끼리가, 다른 외부 전극에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역의 적어도 일부에 있어서, 내부 전극층(12)의 측면 근방에 산화물(40)이 존재한다. 즉, 외부 전극(20a, 20b)과 내부 전극층(12)의 접속부 근방에 있어서, 내부 전극층(12)의 주위에, Zn(아연)과 Ni를 포함하는 산화물(40)이 존재한다. 산화물(40)이 존재함으로써, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되고, 수분 등의 침입을 억제할 수 있으므로, 적층 세라믹 콘덴서(100)의 내습 신뢰성을 향상시킬 수 있다. 또한, 외부 전극(20a, 20b)과 내부 전극층(12)의 접속부 근방에 있어서 내부 전극층(12)의 주위에 Zn 및 Ni가 존재하는 것은, EDX(Energy dispersive X-ray spectrometry: 에너지 분산형 X선 분석)의 원소 매핑에 의해 확인할 수 있다. 또한, Zn 및 Ni가 산화물인 것은, SEM(Scanning Electron Microscope) 또는 금속 현미경에 의해 확인할 수 있다.
또한, 내부 전극층(12)에는, 외부 전극(20a, 20b)과의 접속부로부터 내부 전극층(12)측을 향하여, 외부 전극(20a, 20b)의 하지 도체층(21)의 주성분(본 실시 형태에서는 Cu(구리)라고 함)이 확산된 영역(이후, Cu의 확산 영역이라고 칭함)(12a)이 존재한다. 적층 칩(10)의 2 단부면이 대향하는 방향에 있어서의 확산 영역(12a)의 길이(확산 길이) L은, 5㎛ 이하로 되어 있다. 또한, Cu의 확산 영역(12a)의 길이 L은, EDX의 Cu 매핑 사진으로부터 계측할 수 있다.
도 3은 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 3에서는 단면을 나타내는 해치를 생략하고 있다. 적층 칩(10)의 표면에 있어서는, 주로 세라믹 재료가 노출되어 있다. 따라서, 적층 칩(10)의 표면에 하지층 없이 도금층을 형성하기는 곤란하다. 그래서, 도 3에서 예시하는 바와 같이, 외부 전극(20b)은, 적층 칩(10)의 표면에 형성된 하지 도체층(21) 상에 도금층이 형성된 구조를 갖는다. 도금층은, 하지 도체층(21)에 접하여 덮는 제1 도금층(22)과, 제1 도금층(22)에 접하여 덮는 제2 도금층(23)을 구비한다. 하지 도체층(21)과 제1 도금층(22) 사이에 하지 도금층을 구비하고 있어도 된다. 하지 도체층(21)은 Cu, Ni, Al(알루미늄), Zn, Ag(은), Au(금), Pd(팔라듐), Pt(백금) 등의 금속, 또는 이들의 2 이상의 합금(예를 들어, Cu와 Ni의 합금)을 주성분으로 하며, 하지 도체층(21)의 치밀화를 위한 유리 성분, 하지 도체층(21)의 소결성을 제어하기 위한 공재 등의 세라믹을 포함하고 있다. 유리 성분은 Ba(바륨), Sr(스트론튬), Ca(칼슘), Zn, Al, Si(규소), B(붕소) 등의 산화물이다. 공재는, 예를 들어 유전체층(11)의 주성분과 동일한 재료를 주성분으로 하는 세라믹 성분이다. 도금층은 Cu, Ni, Al, Zn, Sn(주석) 등의 금속 또는 이들의 2 이상의 합금을 주성분으로 한다. 제1 도금층(22)은, 예를 들어 Ni 도금층이고, 제2 도금층(23)은, 예를 들어 Sn 도금층이다.
본 실시 형태에 관한 적층 세라믹 콘덴서(100)에 따르면, 세라믹을 주성분으로 하는 유전체층(11)과, Ni를 주성분으로 하는 내부 전극층(12)이 교대로 적층되고, 적층된 복수의 내부 전극층(12)이 교대로 대향하는 2 단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩(10)과, 대향하는 2 단부면으로부터 적층 칩(10)의 적어도 어느 측면에 걸쳐 형성된 한 쌍의 외부 전극(20a, 20b)을 구비하고, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속부 근방에 있어서, 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 존재한다. 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성되어 있기 때문에, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되고, 수분 등의 침입을 억제할 수 있어, 적층 세라믹 콘덴서(100)의 내습 신뢰성을 향상시킬 수 있다.
또한, 내부 전극층(12)에 있어서, 하지 도체층(21)의 주성분인 Cu가 확산된 확산 영역(12a)의, 2 단부면의 대향 방향에 있어서의 길이가 커질수록, 내부 전극층(12)의 주성분인 Ni가 연속되지 않는 부분(불연속 부분)이, 확산된 Cu의 영향으로 매립되기 때문에, 내부 전극층(12)의 연속률이 향상된다. 그러나, 확산 영역(12a)의 2 단부면의 대향 방향에 있어서의 길이가 커질수록, 내부 전극층(12)의 체적 팽창이 커지기 때문에, 크랙이 발생하기 쉬워진다. 따라서, 내부 전극층(12)에 있어서, 하지 도체층(21)의 주성분인 Cu가 확산된 확산 영역(12a)의, 2 단부면의 대향 방향에 있어서의 길이는 5㎛ 이하인 것이 바람직하고, 3㎛ 이하인 것이 보다 바람직하다.
또한, 내부 전극층(12)의 평균 두께를 작게 하여, 내부 전극층(12)의 적층수를 많게 함으로써, 적층 세라믹 콘덴서(100)의 전기 용량을 크게 할 수 있다. 또한, 적층수는 바꾸지 않고 내부 전극층(12)의 평균 두께를 작게 함으로써, 적층 세라믹 콘덴서(100)를 소형화할 수 있다. 그래서, 내부 전극층(12)의 평균 두께는 0.5㎛ 이하인 것이 바람직하고, 0.3㎛ 이하인 것이 보다 바람직하다.
적층 세라믹 콘덴서(100)의 제조 공정에 있어서, 외부 전극(20a, 20b)을 베이킹할 때, 도 4의 (A) 및 도 4의 (B)에 도시하는 바와 같이, 커버층(13)과 사이드 마진(16)과 엔드 마진(15)이 겹치는 부분에 크랙(30)이 발생하는 경우가 있다. 이것은 내부 전극층(12)과 외부 전극(20a, 20b)이 베이킹 시에 반응하며, 이때, 외부 전극(20a, 20b)의 금속 성분인 Cu가 내부 전극층(12)으로 확산되어, 내부 전극층(12)이 팽창되기 때문에, 도 4의 (A) 및 도 4의 (B)에 있어서 화살표로 나타내는 바와 같이, 사이드 마진(16) 및 엔드 마진(15)에 외측을 향하는 응력이 발생하기 때문이라고 생각된다. 또한, 도 4의 (A)는 도 1의 A-A선 단면에 상당하고, 도 4의 (B)는 도 1의 B-B선 단면에 상당한다. 엔드 마진(15)은, 도 4의 (A)에 도시하는 바와 같이, 외부 전극(20a)에 접속된 내부 전극층(12)끼리가, 외부 전극(20b)에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역, 및 외부 전극(20b)에 접속된 내부 전극층(12)끼리가, 외부 전극(20a)에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역이다. 사이드 마진(16)은, 도 4의 (B)에 도시하는 바와 같이, 적층 칩(10)의 2 측면으로부터 내부 전극층(12)에 이르기까지의 영역이다.
그래서, 외부 전극(20a, 20b)의 베이킹 시에 있어서의 외부 전극(20a, 20b)의 금속 성분의 확산에 의한 크랙의 발생을 억제함과 함께, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성을 향상시킬 수 있는 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 5는, 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정 (S1))
우선, 유전체층(11)의 주성분인 세라믹 재료의 분말에, 목적에 따라 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는 Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), Tb(테르븀), Dy(디스프로슘), Ho(홀뮴), Er(에르븀), Tm(툴륨) 및 Yb(이테르븀))의 산화물, 그리고 Co(코발트), Ni, Li(리튬), B, Na(나트륨), K(칼륨) 및 Si의 산화물 혹은 유리를 들 수 있다. 예를 들어, 우선, 세라믹 재료의 분말에 첨가 화합물을 포함하는 화합물을 혼합하여 하소를 행한다. 계속해서, 얻어진 세라믹 재료의 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료의 분말을 조제한다.
(적층 공정 (S2))
다음에, 얻어진 세라믹 재료의 분말에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 1.0㎛ 이하의 띠상의 유전체 그린 시트를 도공하여 건조시킨다.
다음에, 유전체 그린 시트의 표면에, 내부 전극층 형성용 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층(12)의 패턴을 배치한다. 내부 전극층 형성용 도전 페이스트는, 내부 전극층(12)의 주성분 금속인 Ni의 분말과, 바인더와, 용제와, 필요에 따라 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 슬러리와 다른 것을 사용하는 것이 바람직하다. 또한, 내부 전극층 형성용 도전 페이스트에는, 공재로서, 유전체층(11)의 주성분인 세라믹 재료를 분산시켜도 된다.
다음에, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하고, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 엇갈려지도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양 단부면에 단부 에지가 교대로 노출되고 극성이 다른 한 쌍의 외부 전극으로 교대로 인출되도록, 소정 층수(예를 들어 200 내지 500층)만큼 적층한다. 적층한 패턴 형성 시트의 상하에 커버층(13)으로 되는 커버 시트를 압착시키고, 소정 칩 치수(예를 들어 1.0mm×0.5mm)로 커트한다. 이에 의해, 대략 직육면체 형상의 세라믹 적층체가 얻어진다.
(소성 공정 (S3))
이와 같이 하여 얻어진 세라믹 적층체를, 예를 들어 H2가 1.0체적％ 정도인 환원 분위기 중에 있어서, 1100℃ 내지 1400℃ 정도의 소성 온도에서 2시간 정도 소성한다. 이와 같이 하여, 내부에 소결체를 포함하는 유전체층(11)과 내부 전극층(12)이 교대로 적층되고, 최외층에 커버층(13)이 형성된 적층 칩(10)이 얻어진다. 또한, 과소결에 의한 온도 특성의 악화를 억제하기 위해, 소성 온도를 1100℃ 내지 1200℃로 하는 것이 바람직하다.
(재산화 처리 공정 (S4))
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(열처리 공정)
다음에, 적층 칩(10)을, 대기 분위기 중에서, 600℃ 내지 700℃에서 열처리한다. 이에 의해, 적층 칩(10)의 2 단부면에 노출되는 내부 전극층(12)의 단부면을 일부 산화시킨다. 즉, 내부 전극층(12)의 단부면에, 내부 전극층(12)의 주성분인 Ni의 산화물을 형성한다.
(외부 전극 형성 공정 (S5))
다음에, 열처리 공정 후의 적층 칩(10)의 내부 전극층 패턴이 노출되는 2 단부면에, 하지 도체층 형성용 도전 페이스트를 도포한다. 하지 도체층 형성용 도전 페이스트는, 하지 도체층(21)의 주성분 금속(본 실시 형태에서는 Cu)의 분말과, 유리 성분과, 바인더와, 용제와, 필요에 따라 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 페이스트와 마찬가지의 것을 사용할 수 있다. 유리 성분은, 유리 성분의 총 중량을 100중량％라고 하였을 때, 20 내지 30중량％의 ZnO를 포함한다. 또한, 유리 성분은, B2O3 및 SiO2로부터 선택되는 1종 이상의 그물눈 형성 산화물을 포함한다. 유리 성분은, ZnO에 추가하여, Al2O3, CuO, Li2O, Na2O, K2O, MgO, CaO, BaO, ZrO2 및 TiO2로부터 선택되는 1종 이상의 그물눈 수식 산화물을 포함해도 된다.
유리 성분에 포함되는 ZnO의 비율을 20 내지 30중량％로 하는 이유는, Zn이, 열처리에 의해 내부 전극층(12)의 단부면에 형성된 Ni의 산화물과 반응하기 쉽고, 후술하는 하지 도체층(21)의 베이킹 시에, 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물을 형성하기 때문이다. Zn과 Ni를 포함하는 산화물이 내부 전극층(12)의 주위에 형성됨으로써, 하지 도체층 형성용 도전 페이스트의 유리 성분이 내부 전극층(12)과 친화되기 쉬워지고, 내부 전극층(12)의 Ni 입자와 하지 도체층(21)의 Cu 입자가 젖어, 내부 전극층(12)과 하지 도체층(21)이 반응하기 쉬워진다. 이에 의해, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성을 향상시킬 수 있다.
다음에, 질소 분위기 중에서, 하지 도체층 형성용 도전 페이스트를 도포한 적층 칩(10)을 약 770℃ 이하의 온도에서 베이킹한다. 이에 의해, 하지 도체층(21)이 베이킹되어, 적층 세라믹 콘덴서(100)의 반제품을 얻을 수 있다. 여기서, 하지 도체층(21)의 베이킹 온도를 약 770℃ 이하로 하는 것이 바람직한 이유에 대하여 설명한다.
도 6의 (A)는, 하지 도체층(21)의 베이킹 온도와, 내부 전극층(12)에 형성되는 Cu의 확산 영역(12a)의 길이 L(확산 길이)의 관계를 나타내는 도면이다. 또한, 베이킹 온도란, 베이킹 시의 최고 온도이다. 도 6의 (A)에 도시하는 바와 같이, 베이킹 온도가 높아질수록 Cu의 확산 길이가 길어진다. 도 6의 (B)는, 사이즈가 다른 적층 세라믹 콘덴서의 제품 1 내지 3에 있어서의, Cu의 확산 영역(12a)의 길이 L(확산 길이)과, 크랙 발생률의 관계를 나타내는 도면이다. 도 6의 (B)에 도시하는 바와 같이, 확산 길이가 5㎛ 이하로 되면, 어느 제품에 있어서도 크랙 발생률이 0％로 되는 것을 알 수 있다. 따라서, 확산 길이가 5㎛ 이하로 되는 온도(약 770℃ 이하)를, 하지 도체층(21)의 베이킹 온도로 하는 것이 바람직하다.
다음에, 반제품의 하지 도체층(21) 상에, 전해 도금에 의해 제1 도금층(22)을 형성한다. 또한, 제1 도금층(22) 상에, 전해 도금에 의해 제2 도금층(23)을 형성한다.
본 실시 형태에 관한 제조 방법에 따르면, 적층 칩(10)을, 대기 분위기 중에서, 600℃ 내지 700℃에서 열처리함으로써, 적층 칩(10)의 2 단부면에 노출되는 내부 전극층(12)의 단부면을 일부 산화시킨다. 또한, 하지 도체층 형성용 도전 페이스트는 Cu를 주성분으로 하고, 유리 성분을 포함하며, 유리 성분은, 유리 성분의 총 중량을 100중량％라고 하였을 때, 20 내지 30중량％의 ZnO를 포함한다. 이에 의해, 외부 전극(20a, 20b)(보다 상세하게는 하지 도체층(21))의 베이킹 시에, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속부 근방의 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성된다. 이에 의해, 하지 도체층 형성용 도전 페이스트의 유리 성분이 내부 전극층(12)과 친화되기 쉬워지고, 내부 전극층(12)의 Ni 입자와 외부 전극(20a, 20b)(하지 도체층(21))의 Cu 입자가 젖어, 내부 전극층(12)과 외부 전극(20a, 20b)이 반응하기 쉬워진다. 이 때문에, Cu의 확산 영역(12a)의 길이를 억제한 경우라도, 즉 외부 전극(20a, 20b)의 베이킹 온도를 낮춘 경우라도, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성을 향상시킬 수 있다. 또한, 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성됨으로써, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되기 때문에, 수분 등의 침입을 억제할 수 있어, 적층 세라믹 콘덴서(100)의 내습 신뢰성을 향상시킬 수 있다.
(변형예 1)
다음에, 변형예 1에 관한 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 7은, 변형예 1에 관한 적층 세라믹 콘덴서(100)의 제조 방법을 도시하는 플로우이다. 또한, 도 5에 도시한 적층 세라믹 콘덴서(100)의 제조 방법과 다른 점에 대해서만 설명하고, 그 밖의 점에 대해서는 상세한 설명을 생략한다.
(외부 전극 형성 공정 (S6'))
변형예 1에서는, 외부 전극 형성 공정 전에 대기 분위기 중에서의 열처리를 행하지 않고, 소성 후 또는 재산화 처리 후의 적층 칩(10)의 내부 전극층 패턴이 노출되는 2 단부면에, 하지 도체층 형성용 도전 페이스트를 도포한다. 하지 도체층 형성용 도전 페이스트는, 하지 도체층(21)의 주성분 금속인 Cu 분말과, 유리 성분과, 바인더와, 용제와, 필요에 따라 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 페이스트와 마찬가지의 것을 사용할 수 있다. 유리 성분은, 유리 성분의 총 중량을 100중량％라고 하였을 때, 20 내지 30중량％의 ZnO를 포함한다.
다음에, 질소 분위기 중에서, 하지 도체층 형성용 도전 페이스트를 도포한 적층 칩(10)을 약 770℃ 이하의 온도에서 베이킹한다. 이때, 승온 영역에 있어서의 산소 농도를 10ppm 이상으로 한다. 이에 의해, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속부 근방의 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성된다.
변형예 1에 관한 제조 방법에 따르면, Cu를 주성분으로 하고, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 하지 도체층 형성용 도전 페이스트를 적층 칩(10)의 내부 전극층 패턴이 노출되는 2 단부면에 도포한다. 그리고, 질소 분위기 중에서, 하지 도체층 형성용 도전 페이스트를 도포한 적층 칩(10)을 약 770℃ 이하의 온도에서 소성한다. 이때, 승온 영역에 있어서의 산소 농도를 10ppm 이상으로 한다. 이에 의해, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속부 근방의 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성되기 때문에, 하지 도체층 형성용 도전 페이스트의 유리 성분이 내부 전극층(12)과 친화하기 쉬워지고, 내부 전극층(12)의 Ni 입자와 외부 전극(20a, 20b)(하지 도체층(21))의 Cu 입자가 젖어, 내부 전극층(12)과 외부 전극(20a, 20b)이 반응하기 쉬워진다. 이에 의해, Cu의 확산 영역(12a)의 길이를 억제한 경우라도, 즉 외부 전극(20a, 20b)의 베이킹 온도를 내린 경우라도, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성을 향상시킬 수 있다. 또한, 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성됨으로써, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되기 때문에, 수분 등의 침입을 억제할 수 있어, 적층 세라믹 콘덴서(100)의 내습 신뢰성을 향상시킬 수 있다.
(변형예 2)
다음에, 변형예 2에 관한 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 8은, 변형예 2에 관한 적층 세라믹 콘덴서(100)의 제조 방법을 도시하는 플로우이다. 또한, 도 5에 도시한 적층 세라믹 콘덴서(100)의 제조 방법과 다른 점에 대해서만 설명하고, 그 밖의 점에 대해서는 상세한 설명을 생략한다.
(유리 페이스트 도포 공정 (S7))
도 8에 도시하는 바와 같이, 외부 전극 형성 공정 전에, 유리 성분을 포함하는 유리 페이스트를 적층 칩(10)의 2 단부면(외부 전극(20a, 20b)이 형성되는 단부면)에 얇게 도포한다. 이에 의해, 내부 전극층(12)의 단부면에 유리 페이스트가 도포된다. 여기서, 유리 성분은, 유리 성분의 총 중량을 100중량％라고 한 경우에, 20 내지 30중량％의 ZnO를 포함한다.
(베이킹 공정 (S8))
다음에, 유리 페이스트를 600℃ 내지 700℃에서 베이킹한다. 이에 의해, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속부 근방에 있어서, 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물(40)이 형성된다.
(외부 전극 형성 공정 (S6))
유리 페이스트를 베이킹한 적층 칩(10)의 2 단부면에, 하지 도체층 형성용 도전 페이스트를 도포한다. 하지 도체층 형성용 도전 페이스트는, 하지 도체층(21)의 주성분 금속인 Cu 분말과, 유리 성분과, 바인더와, 용제와, 필요에 따라 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 페이스트와 마찬가지의 것을 사용할 수 있다. 본 변형예 2에서는, 하지 도체층 형성용 도전 페이스트의 유리 성분에 포함되는 ZnO의 비율은 특별히 한정되지 않는다. 다음에, 하지 도체층 형성용 도전 페이스트를 도포한 적층 칩(10)을, 질소 분위기 중에서, 약 770℃ 이하의 온도에서 소성한다. 이에 의해, 하지 도체층(21)이 베이킹되어, 적층 세라믹 콘덴서(100)의 반제품을 얻을 수 있다. 다음에, 반제품의 하지 도체층(21) 상에, 전해 도금에 의해 제1 도금층(22)을 형성한다. 또한, 제1 도금층(22) 상에 전해 도금에 의해 제2 도금층(23)을 형성한다.
변형예 2에 관한 제조 방법에 따르면, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 유리 페이스트를, 외부 전극(20a, 20b)의 형성 전에 내부 전극층(12)의 단부면에 도포하고 베이킹하기 때문에, 도 5에 도시하는 제조 방법과 비교하여, 내부 전극층(12)의 주위에 균일하게 Ni와 Zn를 포함하는 산화물을 형성할 수 있다. 이 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성을 보다 향상시킬 수 있다.
또한, 상기 실시 형태 및 변형예에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의 다른 전자 부품을 사용해도 된다.
<실시예>
이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.
(실시예 1)
실시예 1에서는, 유전체층(11)의 주성분 세라믹으로서 티타늄산바륨을 사용하였다. 티타늄산바륨 분말에 필요한 첨가물을 첨가하고, 볼 밀로 충분히 습식 혼합 분쇄하여 유전체 재료를 얻었다. 유전체 재료에 유기 바인더 및 용제를 첨가하여 닥터 블레이드법으로 유전체 그린 시트를 제작하였다. 유기 바인더로서 폴리비닐부티랄(PVB) 등을 사용하고, 용제로서 에탄올, 톨루엔 등을 첨가하였다. 그 밖에 가소제 등을 첨가하였다. 다음에, 내부 전극층(12)의 주성분 금속 Ni의 분말과, 바인더와, 용제와, 필요에 따라 기타 보조제를 포함하고 있는 내부 전극 형성용 도전 페이스트를 제작하였다. 유전체 시트에 내부 전극 형성용 도전 페이스트를 스크린 인쇄하였다. 내부 전극 형성용 도전 페이스트를 인쇄한 시트를 500매 겹치고, 그 상하에 커버 시트를 각각 적층하였다. 그 후, 열압착에 의해 세라믹 적층체를 얻고, 소정의 형상으로 절단하였다. 얻어진 세라믹 적층체를 N2 분위기 중에서 탈바인더한 후에 소성하여 적층 칩(10)을 얻었다. 적층 칩(10)은 길이 1.6mm, 폭 0.8mm, 높이 0.8mm였다.
얻어진 적층 칩(10)을, 대기 분위기 중에서, 600℃ 내지 700℃에서 열처리하였다.
Cu 필러, 유리 성분, 바인더 및 용제를 포함하는 하지 도체층 형성용 도전 페이스트를 열처리 후의 적층 칩(10)에 도포하고 건조시켰다. 유리 성분의 총 중량에서 차지하는 ZnO의 비율을 23중량％로 하였다. 그 후, 하지 도체층 형성용 도전 페이스트를, 질소 분위기 중에서, 760℃에서 10분간 베이킹하였다. 하지 도체층 형성용 도전 페이스트의 베이킹 시의 승온 영역에 있어서의 산소 농도를 1ppm 미만으로 하였다.
그 후, 하지 도체층(21) 상에, 전해 도금에 의해 제1 도금층(22)으로서 Ni 도금층을 형성하고, 또한 제1 도금층(22) 상에, 전해 도금에 의해 제2 도금층(23)으로서 Sn 도금층을 형성하였다. 실시예 1에 관한 샘플을 400개 제작하였다.
(실시예 2)
실시예 2에서는, 소성 후의 적층 칩(10)에 대하여, 대기 분위기 중에서의 열처리를 행하지 않았다. 따라서, 실시예 2에서는, 소성 후의 적층 칩(10)에 하지 도체층 형성용 도전 페이스트를 도포하고 건조시켰다. 실시예 2에서는, 하지 도체층 형성용 도전 페이스트의 베이킹 시의 승온 영역에 있어서의 산소 농도를 10ppm으로 하였다. 그 밖의 조건은 실시예 1과 동일하다. 실시예 2에 관한 샘플을 400개 제작하였다.
유리 성분의 조성 및 하지 도체층 형성용 도전 페이스트의 소성 시의 승온 영역에 있어서의 산소 농도를 표 1에 나타낸다.
Figure pat00001
비교예 1에서는, 하지 도체층 형성용 도전 페이스트에 포함되는 유리 성분에 있어서, 유리 성분의 총 중량에 대한 ZnO의 비율을 11중량％로 하고, 소성 후의 적층 칩(10)의 대기 분위기에서의 열처리를 행하지 않았다. 그 밖의 조건은 실시예 1과 동일하다. 비교예 2에서는, 하지 도체층 형성용 도전 페이스트에 포함되는 유리 성분에 있어서, 유리 성분의 총 중량에 대한 ZnO의 비율을 11중량％로 하고, 그 밖의 조건은 실시예 1과 동일하게 하였다. 비교예 3에서는, 하지 도체층 형성용 도전 페이스트에 포함되는 유리 성분에 있어서, 유리 성분의 총 중량에 대한 ZnO의 비율을 11중량％로 하고, 그 밖의 조건은 실시예 2와 동일하게 하였다. 비교예 1 내지 3에 관한 샘플을 400개 제작하였다.
실시예 1 및 2, 그리고 비교예 1 내지 3의 각각에 대하여, Cu의 확산 영역(12a)의 길이를 측정하였다. 또한, Zn과 Ni를 포함하는 산화물의 형성, 및 용량 감소 발생률을 조사하였다. 또한, 내습 신뢰성 시험을 실시하였다. 또한, 용량 감소는, 용량이 설계 용량의 80％ 미만으로 된 샘플수를 조사하였다. 내습 신뢰성 시험은, 온도=85℃, 상대 습도=85％, 10V의 내압 시험을 400시간 행하여, 절연 저항값이 1MΩ 이하로 된 이상 샘플의 발생수를 조사하였다. 조사 결과를 표 2에 나타낸다.
실시예 1 및 2, 그리고 비교예 1 내지 3의 어느 것에 있어서도, Cu의 확산 영역(12a)의 길이는 5㎛ 이하였다. 실시예 1 및 2에서는 Zn과 Ni를 포함하는 산화물의 형성이 확인되었지만, 비교예 1 내지 3에 있어서는 Zn과 Ni를 포함하는 산화물의 형성이 확인되지 않았다.
비교예 1 내지 3에서는 용량 감소가 발생하였다. 이것은 비교예 1 내지 3에서는 Zn과 Ni를 포함하는 산화물이 형성되지 않았기 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)의 반응이 충분히 진행되지 않아, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성이 악화되었기 때문이라고 생각된다. 한편, 실시예 1 및 2에서는 용량 감소의 발생을 0/400으로 억제할 수 있었다. 이것은 Zn과 Ni를 포함하는 산화물이 형성되었기 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)이 반응하기 쉬워져, 낮은 베이킹 온도에서도 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성이 향상되었기 때문이라고 생각된다.
또한, 비교예 1 및 2에서는 내습 신뢰성 시험에 있어서 이상 샘플수가 각각 2개로 되었다. 이에 비해, 실시예 1 및 2에서는 이상 샘플수가 제로로 되었다. 이것은 실시예 1 및 2에서는 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물이 형성되었기 때문에, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되어, 수분 등의 침입을 억제할 수 있었기 때문이라고 생각된다.
Figure pat00002
(실시예 3)
외부 전극을 형성하지 않고 소성한 적층 칩(10)을 준비하였다. 적층 칩(10)은 길이 1.6mm, 폭 0.8mm, 높이 0.8mm이다.
적층 칩(10)의 단부면에, 23중량％의 ZnO를 포함하는 유리 성분을 함유하는 유리 페이스트를 얇게 도포하고, 600℃ 내지 700℃에서 베이킹하였다.
Cu 필러, 유리 성분, 바인더 및 용제를 포함하는 하지 도체층 형성용 도전 페이스트를 적층 칩(10)의 단부면에 도포하고 건조시켰다. 하지 도체층 형성용 도전 페이스트 중의 유리 성분의 총 중량에 대한 ZnO의 비율을 11중량％로 하였다.
그 후, 하지 도체층 형성용 도전 페이스트를, 질소 분위기 중에서, 760℃에서 10분간 소성하였다. 유리 성분의 조성 및 하지 도체층 형성용 도전 페이스트의 소성 시의 승온 영역에 있어서의 산소 농도를 표 3에 나타낸다.
Figure pat00003
그 후, 하지 도체층(21) 상에, 전해 도금에 의해 제1 도금층(22)을 형성하고, 또한 제1 도금층(22) 상에, 전해 도금에 의해 제2 도금층(23)을 형성하였다. 실시예 3에 관한 샘플을 400개 제작하였다.
비교예 4에서는, 유리 페이스트의 도포를 행하지 않았다. 그 밖의 조건은 실시예 3과 동일하다. 비교예 4에 관한 샘플을 400개 제작하였다.
실시예 3 및 비교예 4의 각각에 대하여, Zn과 Ni를 포함하는 산화물의 형성, 및 용량 감소 발생률을 조사하였다. 또한, 내습 신뢰성 시험을 실시하였다.
조사 결과를 표 4에 나타낸다. 실시예 3에서는 Zn과 Ni를 포함하는 산화물의 형성이 확인되었지만, 비교예 4에 있어서는 Zn과 Ni를 포함하는 산화물의 형성이 확인되지 않았다. 비교예 4에서는 용량 감소가 발생하였다. 이것은 비교예 4에서는 Zn과 Ni를 포함하는 산화물이 형성되지 않았기 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)의 반응이 충분히 진행되지 않아, 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성이 악화되었기 때문이라고 생각된다. 한편, 실시예 3에서는 용량 감소의 발생을 0/400으로 억제할 수 있었다. 이것은 Zn과 Ni를 포함하는 산화물이 형성되었기 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)이 반응하기 쉬워져, 낮은 베이킹 온도에서도 내부 전극층(12)과 외부 전극(20a, 20b)의 콘택트성이 향상되었기 때문이라고 생각된다.
또한, 비교예 4에서는 내습 신뢰성 시험에 있어서 이상 샘플수가 2개로 되었다. 이에 비해, 실시예 3에서는 이상 샘플수가 제로로 되었다. 이것은 실시예 3에서는 내부 전극층(12)의 주위에 Zn과 Ni를 포함하는 산화물이 형성되었기 때문에, 내부 전극층(12)과 유전체층(11)의 밀착성이 향상되어, 수분 등의 침입을 억제할 수 있었기 때문이라고 생각된다.
Figure pat00004
이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니며, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서 다양한 변형ㆍ변경이 가능하다.
10: 적층 칩
11: 유전체층
12: 내부 전극층
13: 커버층
15: 엔드 마진
16: 사이드 마진
20a, 20b: 외부 전극
21: 하지 도체층
100: 적층 세라믹 콘덴서

Claims (6)

  1. 세라믹을 주성분으로 하는 유전체층과, Ni를 주성분으로 하는 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2 단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩과,
    상기 대향하는 2 단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 한 쌍의 외부 전극을 구비하고,
    상기 내부 전극층과 상기 외부 전극의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물이 존재하는
    것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 외부 전극은 하지 도체층과 도금층을 구비하고,
    상기 내부 전극층에 있어서, 상기 단부면으로부터 내측을 향하여 상기 내부 전극층을 따라 계측한 상기 하지 도체층의 주성분의 확산 길이가 5㎛ 이하인
    것을 특징으로 하는 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 내부 전극층의 평균 두께는 0.5㎛ 이하인 것을 특징으로 하는 세라믹 전자 부품.
  4. 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고,
    상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고,
    상기 적층 칩을 열처리하고,
    상기 열처리 후의 상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 제2 도전 페이스트를 배치하고,
    상기 도전 페이스트를 베이킹함으로써, 상기 내부 전극층과 상기 제2 도전 페이스트의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하는
    것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  5. 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고,
    상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고,
    상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과, 20 내지 30중량％의 ZnO를 포함하는 유리 성분을 함유하는 제2 도전 페이스트를 배치하고,
    상기 제2 도전 페이스트를, 승온 영역에 있어서의 산소 농도를 10ppm 이상으로 하여 베이킹함으로써, 내부 전극층과 상기 제2 도전 페이스트의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하는
    것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  6. 세라믹 유전체층 그린 시트와, Ni를 주성분으로 하는 내부 전극층 형성용 제1 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극층 형성용 제1 도전 페이스트를 교대로 대향하는 2 단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고,
    상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고,
    상기 적층 칩의 상기 2 단부면에, 20 내지 30중량％의 ZnO를 포함하는 유리 페이스트를 도포하고,
    상기 유리 페이스트를 베이킹함으로써, 내부 전극층과 외부 전극의 접속부 근방에 있어서, 상기 내부 전극층의 주위에 Zn과 Ni를 포함하는 산화물을 형성하고,
    상기 적층 칩의 상기 2 단부면에 접하도록, 금속 분말과 유리 성분을 함유하는 제2 도전 페이스트를 배치하고,
    상기 제2 도전 페이스트를 베이킹하는
    것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
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