KR20210058179A - Electroluminescence display device - Google Patents

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KR20210058179A
KR20210058179A KR1020190145336A KR20190145336A KR20210058179A KR 20210058179 A KR20210058179 A KR 20210058179A KR 1020190145336 A KR1020190145336 A KR 1020190145336A KR 20190145336 A KR20190145336 A KR 20190145336A KR 20210058179 A KR20210058179 A KR 20210058179A
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김인섭
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Abstract

This specification discloses a pixel circuit. The pixel circuit includes a light emitting element, and a driving transistor for driving the light emitting device. A node to which a gate electrode of the driving transistor is connected is provided to receive a data voltage during an initialization period. According to this invention, influence by a short circuit between power supply lines can be suppressed.

Description

전계발광 표시장치{ELECTROLUMINESCENCE DISPLAY DEVICE}ELECTROLUMINESCENCE DISPLAY DEVICE}

본 명세서는 전계발광 표시장치 및 그 구동방법에 관한 것이다.The present specification relates to an electroluminescent display device and a driving method thereof.

사용자와 정보 간의 연결 매체인 표시장치의 적용 범위가 넓어지고 있고, 이에 따라 전계발광 표시장치를 비롯한 각종 표시장치는 일상적인 전자기기, 예를 들어, 핸드폰, 노트북 등의 화면에 많이 적용되고 있다. The application range of display devices, which is a connection medium between users and information, is expanding, and accordingly, various display devices including electroluminescent display devices are widely applied to screens of everyday electronic devices, for example, mobile phones and notebook computers.

상기 전계발광 표시장치는 서브 픽셀 내부에 포함된 자발광 소자(발광 다이오드 등)로부터 생성된 빛을 기반으로 영상을 표시하므로, 별도의 광원이 불필요하여 그 두께를 얇게 만들 수 있는 등의 다양한 장점을 지니고 있다. 상기 발광 다이오드는 유기물 또는 무기물을 기반으로 구현된다. Since the electroluminescent display device displays an image based on light generated from a self-luminous element (light-emitting diode, etc.) included in a sub-pixel, it does not require a separate light source and thus has various advantages such as being able to make its thickness thinner. I have it. The light emitting diode is implemented based on an organic material or an inorganic material.

상기 전계발광 표시장치는 서브 픽셀들에 스캔 신호 및 데이터 전압 등이 공급되면, 선택된 서브 픽셀의 발광 다이오드가 빛을 발광하게 됨으로써 영상을 표시한다. 이를 위하여 상기 전계발광 표시장치는 서브 픽셀들을 구동하는 화소 회로 및 서브 픽셀들에 전원을 공급하는 전원 회로 등을 포함한다. 상기 화소 회로는 스캔 신호(또는 게이트 신호)를 공급하는 스캔 구동 회로 및 데이터 전압을 공급하는 데이터 구동 회로 등과 연결된다.When a scan signal and a data voltage are supplied to the subpixels, the electroluminescent display device displays an image by emitting light from the light emitting diodes of the selected subpixels. To this end, the electroluminescent display device includes a pixel circuit for driving sub-pixels and a power circuit for supplying power to the sub-pixels. The pixel circuit is connected to a scan driving circuit supplying a scan signal (or a gate signal) and a data driving circuit supplying a data voltage.

상기 화소 회로는 서브 픽셀의 구동뿐만 아니라 각종 보상 동작도 추가되고 있어서 점점 복잡해지고 있으며, 이에 따라 예기치 못한 부작용이 나타나기도 한다. 이에 상기 화소 회로의 이상 동작을 최소화하고 성능을 향상시키기 위한 여러 연구가 이루어지고 있다. The pixel circuit is getting more and more complicated because not only driving sub-pixels but also various compensation operations are added, and unexpected side effects may occur accordingly. Accordingly, various studies have been conducted to minimize abnormal operation of the pixel circuit and improve performance.

본 명세서는 표시 품질이 향상된 전계발광 표시장치를 제공하는 것을 목적으로 한다. 더 구체적으로는 본 명세서는 표시 소자의 구동에 영향을 주는 전압 변동을 예방한 회로 구조를 제공하고자 한다. 본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.An object of the present specification is to provide an electroluminescent display device with improved display quality. More specifically, the present specification is to provide a circuit structure in which voltage fluctuations affecting driving of a display device are prevented. The tasks of the present specification are not limited to the tasks mentioned above, and other tasks that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 명세서의 일 실시예에 따른 화소 회로는, 발광 소자; 상기 발광 소자를 구동하는 구동 트랜지스터를 포함하고, 상기 구동 트랜지스터의 게이트 전극이 접속된 노드는, 초기화 기간에 데이터 전압을 공급받도록 구비된다.A pixel circuit according to an exemplary embodiment of the present specification includes: a light emitting element; A node including a driving transistor driving the light emitting element, and to which a gate electrode of the driving transistor is connected, is provided to receive a data voltage during an initialization period.

상기 화소 회로는 제1 스캔 신호에 의해 제어되는 제1 트랜지스터; 제2 스캔 신호에 의해 제어되는 제2 트랜지스터 및 제5 트랜지스터; 발광 제어 신호에 의해 제어되는 제3 트랜지스터 및 제4 트랜지스터를 더 포함할 수 있다. 이때 상기 제2 트랜지스터는 듀얼 게이트 타입의 트랜지스터일 수 있다.The pixel circuit includes a first transistor controlled by a first scan signal; A second transistor and a fifth transistor controlled by a second scan signal; It may further include a third transistor and a fourth transistor controlled by the emission control signal. In this case, the second transistor may be a dual gate type transistor.

상기 화소 회로는 상기 제1 트랜지스터 및 상기 제3 트랜지스터가 접속된 제1 노드; 상기 제2 트랜지스터 및 상기 구동 트랜지스터가 접속된 제2 노드;를 구비하고, 상기 제1 노드 및 상기 제2 노드에 접속된 커패시터를 더 포함할 수 있다.The pixel circuit includes: a first node to which the first transistor and the third transistor are connected; And a second node to which the second transistor and the driving transistor are connected, and a capacitor connected to the first node and the second node.

상기 초기화 기간은, 상기 구동 트랜지스터의 게이트 노드를 초기화시키는 기간일 수 있으며, 이때 상기 제1 스캔 신호가 게이트 오프 신호로 인가되고, 상기 제2 스캔 신호가 게이트 온 신호로 인가되고, 상기 발광 제어 신호가 게이트 온 신호로 인가될 수 있다. 이 경우 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 턴온된다.The initialization period may be a period for initializing the gate node of the driving transistor, wherein the first scan signal is applied as a gate-off signal, the second scan signal is applied as a gate-on signal, and the emission control signal May be applied as a gate-on signal. In this case, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are turned on.

상기 초기화 기간에 공급된 데이터 전압은, 구동 전압(Vdd)에 영향을 받아 변동된 값을 갖지만, 샘플링 기간에 공급된 데이터 전압은 구동 전압(Vdd)에 영향을 받지 않는다. The data voltage supplied in the initialization period has a value that is changed by being influenced by the driving voltage Vdd, but the data voltage supplied in the sampling period is not affected by the driving voltage Vdd.

상기 샘플링 기간은 상기 제1 스캔 신호는 게이트 온 신호로 인가되고, 상기 제2 스캔 신호는 게이트 온 신호로 인가되고, 상기 발광 제어 신호는 게이트 오프 신호로 인가되는 기간일 수 있다. 이 경우 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제5 트랜지스터가 턴온된다.The sampling period may be a period in which the first scan signal is applied as a gate-on signal, the second scan signal is applied as a gate-on signal, and the emission control signal is applied as a gate-off signal. In this case, the first transistor, the second transistor, and the fifth transistor are turned on.

상기 데이터 전압이 공급되는 라인은 제1 트랜지스터 및 제5 트랜지스터와 접속될 수 있고, 기준 전압이 공급되는 라인은 상기 제3 트랜지스터와 접속될 수 있다. 상기 기준 전압이 공급되는 라인은, 상기 초기화 기간에 구동 전압(Vdd)이 공급되는 라인과 단락되지 않도록 구비된다.The line to which the data voltage is supplied may be connected to the first transistor and the fifth transistor, and the line to which the reference voltage is supplied may be connected to the third transistor. The line to which the reference voltage is supplied is provided so as not to be short-circuited with the line to which the driving voltage Vdd is supplied during the initialization period.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 명세서의 실시예에 따른 전계발광 표시장치는, 전원 라인 간의 단락에 의한 영향을 억제할 수 있다. 이로써 본 명세서의 실시예들은 표시 품질이 향상된 표시장치를 제공할 수 있다. 본 명세서의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The electroluminescent display device according to the exemplary embodiment of the present specification may suppress an effect of a short circuit between power lines. Accordingly, embodiments of the present specification may provide a display device with improved display quality. Effects according to the embodiments of the present specification are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 서브 픽셀의 개략적인 블록도이다.
도 3a 및 3b는 본 명세서의 일 실시예에 따른 화소 회로 및 동작 타이밍을 나타낸 도면이다.
도 4a 내지 4c는 도 3a의 회로에서 나타날 수 있는 문제점을 표현한 도면이다.
도 5a 및 5b는 본 명세서의 다른 실시예에 따른 화소 회로 및 동작 타이밍을 나타낸 도면이다.1 is a schematic block diagram of an electroluminescent display device according to an exemplary embodiment of the present specification.
FIG. 2 is a schematic block diagram of a sub-pixel shown in FIG. 1.
3A and 3B are diagrams illustrating a pixel circuit and operation timing according to an exemplary embodiment of the present specification.
4A to 4C are diagrams showing problems that may occur in the circuit of FIG. 3A.
5A and 5B are diagrams illustrating a pixel circuit and operation timing according to another exemplary embodiment of the present specification.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present specification, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present specification are exemplary, and the present specification is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise. In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts. When an element or layer is referred to as “on” another element or layer, it includes all cases in which another layer or another element is interposed directly on or in the middle of another element. When a component is described as being "connected", "coupled" or "connected" to another component, the component may be directly connected or connected to that other component, but other components between each component It should be understood that "interposed" or that each component may be "connected", "coupled" or "connected" through other components.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다. 이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 개략적인 블록도이다.1 is a schematic block diagram of an electroluminescent display device according to an exemplary embodiment of the present specification, and FIG. 2 is a schematic block diagram of a sub-pixel illustrated in FIG. 1.

상기 전계발광 표시장치는 영상 처리부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시 패널(150) 및 전원 공급부(180)를 포함할 수 있다.The electroluminescent display device may include an image processing unit 110, a timing control unit 120, a scan driving unit 130, a data driving unit 140, a display panel 150, and a power supply unit 180.

상기 영상 처리부(110)는 외부로부터 공급된 영상 데이터와 더불어 각종 장치를 구동하기 위한 구동 신호를 출력한다. 상기 영상 처리부(110)로부터 출력되는 구동 신호에는 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 및 클럭 신호가 포함될 수 있다.The image processing unit 110 outputs a driving signal for driving various devices in addition to image data supplied from the outside. The driving signal output from the image processing unit 110 may include a data enable signal, a vertical synchronization signal, a horizontal synchronization signal, and a clock signal.

상기 타이밍 제어부(120)는 상기 영상 처리부(110)로부터 영상 데이터와 더불어 구동 신호 등을 공급받는다. 타이밍 제어부(120)는 구동 신호에 기초하여 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와, 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 생성/출력한다.The timing control unit 120 receives a driving signal and the like together with image data from the image processing unit 110. The timing controller 120 includes a gate timing control signal GDC for controlling an operation timing of the scan driver 130 and a data timing control signal DDC for controlling an operation timing of the data driver 140 based on the driving signal. ) Is generated/printed.

상기 스캔 구동부(130)는 상기 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 스캔 신호를 출력한다. 상기 스캔 구동부(130)는 스캔 라인들(GL1~GLm)을 통해 스캔 신호를 출력한다. 상기 스캔 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다. 상기 스캔 구동부(130)는 표시 패널(150)의 비표시 영역에 게이트 인 패널(Gate In Panel) 형태로 형성될 수 있다. 상기 스캔 구동부(130)는 표시 패널(150)의 좌우측에 각각 배치되거나 어느 일 측에 배치될 수 있다. 상기 스캔 구동부(130)는 다수의 스테이지들로 이루어질 수 있다. 예컨대, 상기 스캔 구동부(130)의 제1 스테이지는 표시 패널(150)의 제1 스캔 라인을 구동하기 위한 제1 스캔 신호를 출력할 수 있다.The scan driver 130 outputs a scan signal in response to the gate timing control signal GDC supplied from the timing controller 120. The scan driver 130 outputs a scan signal through scan lines GL1 to GLm. The scan driver 130 may be formed in the form of an integrated circuit (IC). The scan driver 130 may be formed in the form of a gate in panel in a non-display area of the display panel 150. The scan driver 130 may be disposed on the left and right sides of the display panel 150, respectively, or may be disposed on either side. The scan driver 130 may be formed of a plurality of stages. For example, the first stage of the scan driver 130 may output a first scan signal for driving a first scan line of the display panel 150.

상기 데이터 구동부(140)는 상기 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 데이터 전압을 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급되는 디지털 형태의 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마 기준 전압에 기초한 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 데이터 전압을 출력한다. 상기 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 형성될 수 있다.The data driver 140 outputs a data voltage in response to a data timing control signal DDC supplied from the timing controller 120. The data driver 140 samples and latches the digital data signal DATA supplied from the timing control unit 120 to convert it into an analog data voltage based on the gamma reference voltage. The data driver 140 outputs a data voltage through the data lines DL1 to DLn. The data driver 140 may be formed in the form of an integrated circuit (IC).

상기 전원 공급부(180)는 고전위 전압(EVDD)과 저전위 전압(EVSS) 등을 출력한다. 상기 전원 공급부(180)로부터 출력된 고전위 전압과 저전위 전압 등은 표시 패널(150)에 공급된다. 상기 고전위 전압은 제1 전원 라인(EVDD)을 통해 표시 패널(150)에 공급되고 상기 저전위 전압은 제2 전원 라인(EVSS)을 통해 표시 패널(150)에 공급된다. 상기 전원 공급부(180)로부터 출력된 전압은 상기 데이터 구동부(140)나 상기 스캔 구동부(130)에서 이용되기도 한다.The power supply unit 180 outputs a high potential voltage EVDD and a low potential voltage EVSS. The high-potential voltage and low-potential voltage output from the power supply unit 180 are supplied to the display panel 150. The high potential voltage is supplied to the display panel 150 through a first power line EVDD, and the low potential voltage is supplied to the display panel 150 through a second power line EVSS. The voltage output from the power supply unit 180 may be used by the data driver 140 or the scan driver 130.

상기 표시 패널(150)은 상기 데이터 구동부(140) 및 상기 스캔 구동부(130)로부터 공급된 데이터 전압 및 스캔 신호 그리고 상기 전원 공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다. 상기 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.The display panel 150 displays an image in response to a data voltage and a scan signal supplied from the data driver 140 and the scan driver 130 and power supplied from the power supply unit 180. The display panel 150 includes subpixels SP that operate to display an image.

상기 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 상기 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.The sub-pixels SP include a red sub-pixel, a green sub-pixel, and a blue sub-pixel, or include a white sub-pixel, a red sub-pixel, a green sub-pixel, and a blue sub-pixel. The sub-pixels SP may have one or more different emission areas according to emission characteristics.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)은 스캔 라인(GL), 데이터 라인(DL), 제1 전원 라인(EVDD) 및 제2 전원 라인(EVSS)과 연결될 수 있다. 서브 픽셀(SP)은 회로의 구성에 따라 트랜지스터와 커패시터의 개수는 물론 구동 방법이 결정된다.As illustrated in FIG. 2, one sub-pixel SP may be connected to a scan line GL, a data line DL, a first power line EVDD, and a second power line EVSS. The number of transistors and capacitors as well as the driving method of the sub-pixel SP are determined according to the circuit configuration.

도 3a 및 3b는 본 명세서의 일 실시예에 따른 화소 회로 및 동작 타이밍을 나타낸 도면이다.3A and 3B are diagrams illustrating a pixel circuit and operation timing according to an exemplary embodiment of the present specification.

본 실시예에 따른 제N 서브 픽셀(SP)을 구동하는 화소 회로(pixel circuit)는 다수의 스위칭 트랜지스터(T1~T5), 구동 트랜지스터(DT), 커패시터(Cst) 및 유기발광 다이오드(OLED)를 포함할 수 있다. 본 실시예에 따른 제N 서브 픽셀(SP)의 화소 회로는 총 6개의 트랜지스터를 기반으로 구현된 것을 설명하나 본 발명의 사상은 이에 한정되지 않는다.The pixel circuit driving the N-th sub-pixel SP according to the present embodiment includes a plurality of switching transistors T1 to T5, a driving transistor DT, a capacitor Cst, and an organic light emitting diode OLED. Can include. Although the pixel circuit of the N-th sub-pixel SP according to the present exemplary embodiment is implemented based on a total of six transistors, the inventive concept is not limited thereto.

본 실시예에 따른 제N 서브 픽셀(SP)은 초기화 기간(t1), 샘플링 기간(t2), 유지 기간(t3) 및 발광 기간(t4)의 순으로 동작한다. 초기화 기간(t1)은 구동 트랜지스터(DT)의 게이트 노드를 초기화시키는 기간이다. 샘플링 기간(t2)은 구동 트랜지스터(DT)의 문턱 전압을 샘플링하면서 유기발광 다이오드(OLED)를 초기화하는 기간이다. 유지 기간(t3)은 데이터 라인을 통해 인가된 데이터 전압(Vdata)을 특정 노드에 유지시키는 기간이다. 발광 기간(t4)은 데이터 전압(Vdata)을 기반으로 생성된 구동 전류로 유기발광 다이오드(OLED)를 발광시키는 기간이다. 초기화 기간(t1) 동안에는 제1 스캔 신호(SC1)가 게이트 오프 전압(VGH)으로 출력되고, 제2 스캔 신호(SC2) 및 발광 제어 신호(EM)가 게이트 온 전압(VGL)으로 출력된다. 샘플링 기간(t2) 동안에는 제1, 제2 스캔 신호(SC1, SC2)가 게이트 온 전압(VGL)으로 출력되고 발광 제어 신호(EM)가 게이트 오프 전압으로 출력된다. 유지 기간(t3) 동안에는 제1, 제2 스캔 신호(SC1, SC2) 및 발광 제어 신호(EM)가 모두 게이트 오프 전압(VGH)으로 출력된다. 발광 기간(t4) 동안에는 제1, 제2 스캔 신호(SC1, SC2)가 모두 게이트 오프 전압(VGH)으로 출력되고, 발광 제어 신호(EM)가 게이트 온 전압(VGL)으로 출력된다.The N-th sub-pixel SP according to the present embodiment operates in the order of an initialization period t1, a sampling period t2, a sustain period t3, and a light emission period t4. The initialization period t1 is a period in which the gate node of the driving transistor DT is initialized. The sampling period t2 is a period in which the organic light emitting diode OLED is initialized while sampling the threshold voltage of the driving transistor DT. The sustain period t3 is a period in which the data voltage Vdata applied through the data line is maintained at a specific node. The light emission period t4 is a period in which the organic light emitting diode OLED emits light with a driving current generated based on the data voltage Vdata. During the initialization period t1, the first scan signal SC1 is output as the gate-off voltage VGH, and the second scan signal SC2 and the emission control signal EM are output as the gate-on voltage VGL. During the sampling period t2, the first and second scan signals SC1 and SC2 are output as the gate-on voltage VGL, and the emission control signal EM is output as the gate-off voltage. During the sustain period t3, both the first and second scan signals SC1 and SC2 and the emission control signal EM are output as the gate-off voltage VGH. During the emission period t4, both the first and second scan signals SC1 and SC2 are output as the gate-off voltage VGH, and the emission control signal EM is output as the gate-on voltage VGL.

제1 스위칭 트랜지스터(T1)는 제1 스캔 신호(SC1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 데이터 전압(Vdata)을 제1 노드(N1)에 공급한다. 제1 노드(N1)는 제1 스위칭 트랜지스터(T1)와, 제3 스위칭 트랜지스터(T3)의 출력단이 공통으로 접속되는 노드이다. 제1 스위칭 트랜지스터(T1)는 샘플링 기간(t2)에 턴-온되어 데이터 라인과 제1 노드(N1) 사이에 전류 패스를 형성한다. The first switching transistor T1 is turned on or off according to the first scan signal SC1, and supplies the data voltage Vdata to the first node N1 when turned on. The first node N1 is a node to which the first switching transistor T1 and the output terminals of the third switching transistor T3 are connected in common. The first switching transistor T1 is turned on in the sampling period t2 to form a current path between the data line and the first node N1.

제2 스위칭 트랜지스터(T2)는 제2 스캔 신호(SC2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 노드(N2)와 구동 트랜지스터(DT)의 드레인을 서로 연결한다. 제2 노드(N2)는 구동 트랜지스터(DT)의 게이트 전극과 접속된 노드이다. 제2 스위칭 트랜지스터(T2)는 초기화 기간(t1)에 턴-온되어 제2 노드(N2)를 초기화하고, 샘플링 기간(t2)에 턴-온되어 제2 노드(N2)와 구동 트랜지스터(DT)의 드레인 사이에 전류 패스를 형성한다. 여기서 제2 스위칭 트랜지스터(T2)는 고온 누설 전류를 억제하기 위해 듀얼 게이트(Dual gate) 구조를 가질 수 있으나, 이에 한정되지는 않는다.The second switching transistor T2 is turned on or off according to the second scan signal SC2, and when turned on, the second node N2 and the drain of the driving transistor DT are connected to each other. The second node N2 is a node connected to the gate electrode of the driving transistor DT. The second switching transistor T2 is turned on in the initialization period t1 to initialize the second node N2, and is turned on in the sampling period t2 to the second node N2 and the driving transistor DT. To form a current path between the drains of the. Here, the second switching transistor T2 may have a dual gate structure to suppress a high-temperature leakage current, but is not limited thereto.

제3 스위칭 트랜지스터(T3)는 발광 제어 신호(EM)에 따라 턴-온 또는 턴-오프되며, 턴-온시 기준 전압 라인으로부터 공급되는 기준 전압(Vref)을 제1 노드(N1)에 공급한다. 즉, 제3 스위칭 트랜지스터(T3)는 초기화 기간(t1) 및 발광 기간(t4) 동안 턴-온되어 기준 전압(Vref)을 제1 노드(N1)에 공급한다.The third switching transistor T3 is turned on or off according to the emission control signal EM, and supplies the reference voltage Vref supplied from the reference voltage line to the first node N1 when turned on. That is, the third switching transistor T3 is turned on during the initialization period t1 and the light emission period t4 to supply the reference voltage Vref to the first node N1.

제4 스위칭 트랜지스터(T4)는 발광 제어 신호(EM)에 따라 턴-온 또는 턴-오프되며, 턴-온시 구동 트랜지스터(DT)의 드레인과 제4 노드(N4)를 서로 연결한다. 여기서 제4 노드(N4)는 발광 소자(OLED)의 애노드 전극과 접속된 노드이다. 그리고, 제4 스위칭 트랜지스터(T4)는 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 드레인과 서로 연결되어 있다. 제4 스위칭 트랜지스터(T4)는 초기화 기간(t1) 및 발광 기간(t4)에 턴-온되어 구동 트랜지스터(DT)의 드레인과 제4 노드(N4) 사이에 전류 패스를 형성한다.The fourth switching transistor T4 is turned on or off according to the emission control signal EM, and when turned on, the drain of the driving transistor DT and the fourth node N4 are connected to each other. Here, the fourth node N4 is a node connected to the anode electrode of the light emitting device OLED. In addition, the fourth switching transistor T4 is connected to the drain of the driving transistor DT through a third node N3. The fourth switching transistor T4 is turned on during the initialization period t1 and the light emission period t4 to form a current path between the drain of the driving transistor DT and the fourth node N4.

제5 스위칭 트랜지스터(T5)는 제2 스캔 신호(SC2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 기준 전압(Vref)을 제4 노드(N4)에 공급한다. 즉, 제5 스위칭 트랜지스터(T5)는 초기화 기간 및 샘플링 기간(t1~t2)에 턴-온되어 기준 전압(Vref)을 제4 노드(N4)에 공급한다.The fifth switching transistor T5 is turned on or off according to the second scan signal SC2, and supplies the reference voltage Vref to the fourth node N4 when turned on. That is, the fifth switching transistor T5 is turned on during the initialization period and the sampling period t1 to t2 to supply the reference voltage Vref to the fourth node N4.

구동 트랜지스터(DT)는 소스에 구동 전원(Vdd)이 공급되며, 제2 노드(N2)의 전압에 따라 발광 소자(OLED)로 공급되는 전류량을 제어함으로써, 발광 소자(OLED)의 발광량을 조절한다. The driving transistor DT is supplied with driving power Vdd to the source and controls the amount of current supplied to the light-emitting element OLED according to the voltage of the second node N2, thereby controlling the amount of light emission of the light-emitting element OLED. .

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 발광 소자(OLED)는 제4 노드(N4)에 접속된 애노드 전극과, 저전위 전압원에 접속되어 저전위 전압(Vss)을 공급하는 캐소드 전극과, 애노드 전극 및 캐소드 전극 사이에 형성된 유기 발광층을 포함한다.The storage capacitor Cst is connected between the first node N1 and the second node N2. The light emitting device OLED includes an anode electrode connected to the fourth node N4, a cathode electrode connected to a low potential voltage source to supply a low potential voltage Vss, and an organic light emitting layer formed between the anode electrode and the cathode electrode. do.

초기화 기간(t1)동안, 제1 스캔 신호(SC1)는 게이트 오프 전압(VGH)을 유지하고, 제2 스캔 신호(SC2)는 게이트 온 전압(VGL)을 가지게 되며, 발광 제어신호(EM)는 게이트 온 전압(VGL)을 유지한다. 이에, 발광 제어 신호(EM)에 의해 제3 및 제4 스위칭 트랜지스터(T3, T4)가 턴-온되고, 제2 스캔 신호(SC2)에 의해 제2 및 제5 스위칭 트랜지스터(T2, T5)가 턴-온된다. 그러면, 제3 스위칭 트랜지스터(T3)를 통해 기준 전압(Vref)이 제1 노드(N1)로 공급되어 제1 노드(N1)가 초기화되고, 제5 스위칭 트랜지스터(T5)를 통해 기준 전압(Vref)이 제4 노드(N4)로 공급되어 제4 노드(N4)가 기준 전압(Vref)으로 초기화된다. 그리고, 턴-온된 제4 스위칭 트랜지스터(T4)를 통해 제3 노드(N3)에도 기준 전압(Vref)이 공급되어 제3 노드(N3) 또한 기준 전압(Vref)으로 초기화된다. 또한, 턴-온된 제2 스위칭 트랜지스터(T2)에 의해 제2 노드(N2)에도 기준 전압(Vref)이 공급되어 제2 노드(N2) 또한 기준 전압(Vref)으로 초기화된다.During the initialization period t1, the first scan signal SC1 maintains the gate-off voltage VGH, the second scan signal SC2 has the gate-on voltage VGL, and the emission control signal EM is The gate-on voltage VGL is maintained. Accordingly, the third and fourth switching transistors T3 and T4 are turned on by the emission control signal EM, and the second and fifth switching transistors T2 and T5 are turned on by the second scan signal SC2. It turns on. Then, the reference voltage Vref is supplied to the first node N1 through the third switching transistor T3 to initialize the first node N1, and the reference voltage Vref through the fifth switching transistor T5. The fourth node N4 is supplied to the fourth node N4 and initialized to the reference voltage Vref. Further, the reference voltage Vref is also supplied to the third node N3 through the turned-on fourth switching transistor T4, so that the third node N3 is also initialized to the reference voltage Vref. In addition, the reference voltage Vref is also supplied to the second node N2 by the turned-on second switching transistor T2, so that the second node N2 is also initialized to the reference voltage Vref.

샘플링 기간(t2)동안, 제1 및 제2 스캔 신호(SC1, SC2)는 게이트 온 전압(VGL)을 가지며, 발광 제어신호(EM)는 게이트 오프 전압(VGH)을 유지한다. 그러면, 제1, 제2, 제5 스위칭 트랜지스터(T1, T2, T5)는 제2 스캔 신호에 응답하여 턴-온되며, 제3, 제4 스위칭 트랜지스터(T3, T4)는 발광 제어신호(EM)에 응답하여 턴-오프 상태를 유지한다. 이에, 제1 스위칭 트랜지스터(T1)를 통해 데이터 전압(Vdata)이 제1 노드(N1)로 공급된다. 그리고 구동 트랜지스터(DT)는 턴-온된 제2 스위칭 트랜지스터(T2)에 의해 다이오드 구조로 액티브된다. 이같은 구동 트랜지스터(DT)는 구동전압(Vdd)과 구동 트랜지스터(DT)의 문턱 전압(Vth)의 차전압(Vdd-Vth)을 샘플링하여 제2 노드(N2)로 공급한다.During the sampling period t2, the first and second scan signals SC1 and SC2 have the gate-on voltage VGL, and the emission control signal EM maintains the gate-off voltage VGH. Then, the first, second, and fifth switching transistors T1, T2, and T5 are turned on in response to the second scan signal, and the third and fourth switching transistors T3 and T4 are turned on. ) In response to the turn-off state. Accordingly, the data voltage Vdata is supplied to the first node N1 through the first switching transistor T1. In addition, the driving transistor DT is activated in a diode structure by the turned-on second switching transistor T2. The driving transistor DT samples the difference voltage Vdd-Vth between the driving voltage Vdd and the threshold voltage Vth of the driving transistor DT and supplies them to the second node N2.

유지 기간(t3)은 게이트 온 전압(VGL)의 제1 및 제2 스캔 신호(SC1, SC2)가 공급되는 샘플링 기간(t3)과, 게이트 온 전압(VGL)의 발광 제어신호(EM)이 공급되는 발광 기간(t4)이 소정의 시간차를 가짐으로써, 샘플링 기간(t3)과 발광 기간(t4)이 겹치지 않도록 하는 기간이다. 유지 기간(t3)동안 제1 스캔 신호(SC1)는 게이트 오프 전압(VGH)로 변화되며, 제2 스캔 신호(SC2)와 발광 제어신호(EM)는 게이트 오프 전압(VGH)을 유지한다. The sustain period t3 is a sampling period t3 in which the first and second scan signals SC1 and SC2 of the gate-on voltage VGL are supplied, and the emission control signal EM of the gate-on voltage VGL is supplied. This is a period in which the sampling period t3 and the light emission period t4 do not overlap by having a predetermined time difference in the light emission period t4. During the sustain period t3, the first scan signal SC1 changes to the gate-off voltage VGH, and the second scan signal SC2 and the emission control signal EM maintain the gate-off voltage VGH.

발광 기간(t4)동안 제1 및 제2 스캔 신호(SC1, SC3)는 게이트 오프 전압(VGH)을 유지하고, 발광 제어 신호(EM)는 게이트 온 전압(VGL)으로 변화된다. 이에, 제3 스위칭 트랜지스터(T3) 및 제4 스위칭 트랜지스터(T4)가 턴-온된다. 그러면, 제3 스위칭 트랜지스터(T3)를 통해 기준 전압(Vref)이 제1 노드(N1)에 인가되고, 제1 노드(N1)의 전위 변화분(Vref-Vdata)은 제2 노드(N2)에 반영된다. 따라서, 발광 기간(t4)동안 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 Vdata-Vref+Vth 로 프로그래밍되어 발광 소자(OLED)는 상기 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)에 의한 전류에 의해 발광한다.During the emission period t4, the first and second scan signals SC1 and SC3 maintain the gate-off voltage VGH, and the emission control signal EM changes to the gate-on voltage VGL. Accordingly, the third switching transistor T3 and the fourth switching transistor T4 are turned on. Then, the reference voltage Vref is applied to the first node N1 through the third switching transistor T3, and the potential change Vref-Vdata of the first node N1 is applied to the second node N2. Is reflected. Therefore, during the light emission period t4, the gate-source voltage Vgs of the driving transistor DT is programmed to Vdata-Vref+Vth, so that the light-emitting element OLED is the gate-source voltage of the driving transistor DT. It emits light by electric current by Vgs).

도 4a 내지 4c는 도 3a의 회로에서 나타날 수 있는 문제점을 표현한 도면이다.4A to 4C are diagrams showing problems that may occur in the circuit of FIG. 3A.

본 명세서의 발명자들은 도 3a와 같은 화소 회로에서 나타나는 몇 가지 문제점을 인지하였다. 그 중 하나는 기준 전압(Vref)의 변동과 그로 인한 화면 불균일이다. The inventors of the present specification have recognized several problems appearing in the pixel circuit of FIG. 3A. One of them is the fluctuation of the reference voltage Vref and the resulting screen unevenness.

앞서 설명한 것과 같이, 초기화 기간(t1)에는 제2, 제3, 제4 및 제5 트랜지스터(T2, T3, T4, T5)가 턴-온된다. 이에 따라 제2 노드(N2)가 기준 전압(Vref)으로 초기화되는데, 그 순간 구동 트랜지스터(DT)가 턴-온되는 조건이 만족되면서 도 4a와 같이 구동 전원(Vdd) 라인과 기준 전압(Vref) 라인이 단락(short)된다. 이와 같은 단락이 발생하면, 도 4b와 같이 기준 전압(Vref)의 값이 순간적으로 변동한다. 상기 전압 변동은 정의된 기준 전압(예: 2 V)의 1~2% 정도인 것으로 관찰되었다. 도 3a 및 4a와 같은 회로 구성에서, 발광 소자(OLED)에 흐르는 전류(Ioled)는 구동 전압(Vdd)과 기준 전압(Vref)의 차에 비례(Ioled∝(Vdata-Vref)2)하는데, 상술한 구동 전원(Vdd) 라인-기준 전압(Vref) 라인 간의 단락에 의해 기준 전압(Vref)의 값이 변하면, 상기 전류(Ioled)의 값도 달라진다. 그 결과 해당 서브 픽셀의 휘도 역시 설계 값과 달라진다.As described above, in the initialization period t1, the second, third, fourth, and fifth transistors T2, T3, T4, and T5 are turned on. Accordingly, the second node N2 is initialized to the reference voltage Vref, and the driving transistor DT is turned on at that moment, while the driving power supply Vdd line and the reference voltage Vref are satisfied as shown in FIG. 4A. The line is shorted. When such a short circuit occurs, the value of the reference voltage Vref instantaneously changes as shown in FIG. 4B. The voltage fluctuation was observed to be about 1 to 2% of the defined reference voltage (eg, 2 V). 3A and 4A, the current Ioled flowing through the light emitting element OLED is proportional to the difference between the driving voltage Vdd and the reference voltage Vref (Ioled∝(Vdata-Vref)2). When the value of the reference voltage Vref changes due to a short circuit between one driving power supply Vdd line and the reference voltage Vref line, the value of the current Ioled also changes. As a result, the luminance of the sub-pixel is also different from the design value.

한편, 발명자들은 상술한 기준 전압(Vref) 변동이 야기하는 또 다른 문제도 인지하였다. 특히 듀티 구동(duty driving)을 하는 경우에 상기 기준 전압(Vref) 변동이 또 다른 문제를 초래한다는 것을 알아냈다. 상기 듀티 구동은, 발광 기간(t4)에 ‘최대(peak) 휘도는 높이면서 비발광(emission off) 시간을 일정 비율로 두어’ 평균 휘도를 조절하는 방식의 구동을 의미한다. 상기 듀티 구동은 도 4c에 도시한 것과 같이 발광 기간 중에 EM 신호를 특정 규칙으로 온-오프 함으로써 수행될 수 있다. Meanwhile, the inventors have also recognized another problem caused by the above-described variation of the reference voltage Vref. In particular, it was found that the variation of the reference voltage Vref causes another problem in the case of duty driving. The duty driving refers to driving in a manner in which the average luminance is adjusted by ‘increasing the peak luminance while setting the emission off time at a certain ratio’ during the emission period t4. The duty driving may be performed by turning on and off the EM signal according to a specific rule during the light emission period as shown in FIG. 4C.

구동 전원(Vdd) 라인-기준 전압(Vref) 라인 간의 단락에 의한 전압 변동은, 각 수평 라인(GL1, … GLi, … GLm)의 초기화 기간(t1)에 순차적으로 발생하기에, 기준 전압(Vref)은 도 4c와 같이 마치 전체 프레임 기간(1 frame time)에 걸쳐 상승(또는 하강)된 값으로 인가된 것처럼 보인다. 그런데, 상기 기준 전압(Vref) 변동은, 한 프레임 기간에서 다음 프레임 기간으로 넘어가기 전에 마련된 블랭크 기간(blank time)에는 발생하지 않는다. 상기 블랭크 기간(blank time)에는 특정 트랜지스터(T2, T3, T4, T5)를 턴온하는 동작이 없어서 구동 전원(Vdd) 라인-기준 전압(Vref) 라인 간의 단락이 발생하지 않기 때문이다. 이에 상기 블랭크 기간(blank time)에 상기 기준 전압(Vref)은 정상적인 값으로 인가된다. 따라서, 상기 블랭크 기간(blank time)에 듀티 온(duty on)인 수평 라인, 즉, EM 신호가 게이트 온으로 인가되는 수평 라인(GLi)은, 상기 블랭크 기간(blank time)이 아닌 시간에 듀티 온(duty on)인 수평 라인(GL1, GLm)과는 서로 다른 기준 전압(Vref) 값을 받게 된다. 이와 같은 차이는 발광 소자(OLED)의 구동 전류(Ioled)의 차이로 귀결되어, 같은 데이터 전압(Vdata)를 받았음에도 불구하고 다른 휘도로 발광하는 일이 발생될 수 있다. 이에 화면의 특정 부분이 다른 밝기로 표시되고, 이런 부분은 사용자의 눈에 얼룩으로 시인되기도 한다.Since voltage fluctuations due to a short circuit between the driving power supply (Vdd) line and the reference voltage (Vref) line sequentially occur in the initialization period t1 of each horizontal line (GL1,… GLi,… GLm), the reference voltage Vref ) Appears to be applied as a value raised (or lowered) over the entire frame period (1 frame time) as shown in FIG. 4C. However, the variation of the reference voltage Vref does not occur during a blank time provided before transitioning from one frame period to the next frame period. This is because there is no operation of turning on the specific transistors T2, T3, T4, and T5 during the blank time, so that a short circuit between the driving power supply Vdd line and the reference voltage Vref line does not occur. Accordingly, the reference voltage Vref is applied at a normal value during the blank time. Accordingly, a horizontal line that is duty-on in the blank time, that is, a horizontal line GLi to which an EM signal is applied as a gate-on, is duty-on at a time other than the blank time. A different reference voltage Vref is received from the horizontal lines GL1 and GLm that are (duty on). Such a difference may result in a difference in the driving current Ioled of the light emitting device OLED, and light emission with different luminance may occur even though the same data voltage Vdata is received. As a result, certain parts of the screen are displayed with different brightness, and these parts are sometimes recognized as spots in the user's eyes.

도 5a 및 5b는 본 명세서의 다른 실시예에 따른 화소 회로 및 동작 타이밍을 나타낸 도면이다.5A and 5B are diagrams illustrating a pixel circuit and operation timing according to another exemplary embodiment of the present specification.

발명자들은 도 4에서 설명된 기준 전압의 변동 문제와 밝기 불균일 문제를 해결할 수 있는 회로 구조를 연구하여 해결안을 도출하였다. 상기 화소 회로는, 초기화 기간(t1)에서 구동 트랜지스터(DT)의 게이트 노드를 데이터 전압(Vdata)으로 초기화함으로써 기준 전압(Vref)의 변동을 예방하도록 고안되었다. 이하에서는 6T1C 화소 회로를 일 예로 본 실시예를 설명한다. The inventors have devised a solution by studying a circuit structure capable of solving the problem of fluctuation of the reference voltage and the problem of brightness non-uniformity described in FIG. 4. The pixel circuit is designed to prevent fluctuation of the reference voltage Vref by initializing the gate node of the driving transistor DT to the data voltage Vdata in the initialization period t1. Hereinafter, the present embodiment will be described using a 6T1C pixel circuit as an example.

도 5a에 도시된 화소 회로는 도 3a 및 4a에 설명된 회로와 유사하지만, 제5 트랜지스터(T5)의 일 전극이 기준 전압(Vref) 라인 대신 데이터 전압(Vdata) 라인에 연결되는 차이가 있다. 한편 도 5a에 도시된 화소 구동 회로의 구동 타이밍은 도 5b에 도시되었는데, 이는 도 3b의 구동 타이밍과 동일하다. The pixel circuit illustrated in FIG. 5A is similar to the circuit illustrated in FIGS. 3A and 4A, but there is a difference in that one electrode of the fifth transistor T5 is connected to the data voltage Vdata line instead of the reference voltage Vref line. Meanwhile, the driving timing of the pixel driving circuit shown in FIG. 5A is shown in FIG. 5B, which is the same as the driving timing of FIG. 3B.

상기 화소 구동 회로는 제n 라인의 화소 구동 회로로서, (n은 1 이상의 자연수) 발광 소자(예: 유기발광 다이오드)와 상기 발광 소자를 구동하는 구동 트랜지스터(DT)를 포함한다. 그리고, 상기 화소 구동 회로는, 초기화 기간(t1)에 상기 구동 트랜지스터(DT)의 게이트 전극이 접속된 노드(N2)에 데이터 전압(Vdata)이 공급되도록 구비된다. 상기 데이터 전압(Vdata)은, 영상의 계조를 표현하기 위한 전압 혹은, 서브 픽셀의 휘도를 결정하기 위한 전압으로서, 데이터 라인(DL)을 통해 해당 화소 회로에 공급된다. 상기 데이터 전압(Vdata)은 통상적으로 0 내지 4.5 볼트(V)로서, 구동 트랜지스터(DT)의 게이트 전극을 초기화하기에 충분한 전압이다. The pixel driving circuit is an n-th line pixel driving circuit, and includes a light-emitting element (eg, an organic light-emitting diode) and a driving transistor DT for driving the light-emitting element (n is a natural number greater than or equal to 1). In addition, the pixel driving circuit is provided so that the data voltage Vdata is supplied to the node N2 to which the gate electrode of the driving transistor DT is connected during the initialization period t1. The data voltage Vdata is a voltage for expressing a gray level of an image or a voltage for determining a luminance of a sub-pixel, and is supplied to a corresponding pixel circuit through a data line DL. The data voltage Vdata is typically 0 to 4.5 volts (V), which is sufficient to initialize the gate electrode of the driving transistor DT.

상기 화소 회로는 구동 트랜지스터(DT)와 스위칭 트랜지스터들(T1~T5), 유기발광 다이오드(OLED) 및 커패시터(Cst)를 포함할 수 있다. 일 실시예로서, 상기 트랜지스터들과 유기발광 다이오드 및 커패시터 사이의 연결은 도 5a와 같다. The pixel circuit may include a driving transistor DT, switching transistors T1 to T5, an organic light emitting diode OLED, and a capacitor Cst. As an embodiment, the connection between the transistors, the organic light emitting diode, and the capacitor is as shown in FIG. 5A.

예시 회로에서, 제1 노드(N1) 내지 제5 노드(N5)는 아래와 같이 정의된다. 제1 노드(N1)는, 제1 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3)의 제2 전극 및 커패시터(Cst)의 일 단이 연결된 노드이다. 제2 노드(N2)는, 구동 트랜지스터(DT)의 게이트 전극, 제2 트랜지스터(T2)의 제1 전극 및 커패시터(Cst)의 타 단이 연결된 노드이다. 제3 노드(N3)는, 제2 트랜지스터(T2)의 제2 전극, 제4 트랜지스터(T4)의 제1 전극 및 구동 트랜지스터(DT)의 제2 전극이 연결된 노드이다. 제4 노드(N4)는, 제4 트랜지스터(T4)의 제2 전극, 제5 트랜지스터(T5)의 제1 전극 및 유기발광 다이오드(OLED)의 애노드 전극이 연결된 노드이다. 제5 노드(N5)는 제1 트랜지스터(T1)의 제1 전극, 제5 트랜지스터(T5)의 제2 전극 및 데이터 전압(Vdata) 라인이 연결된 노드이다. In the example circuit, the first node N1 to the fifth node N5 are defined as follows. The first node N1 is a node to which the second electrode of the first transistor T1, the second electrode of the third transistor T3, and one end of the capacitor Cst are connected. The second node N2 is a node to which the gate electrode of the driving transistor DT, the first electrode of the second transistor T2, and the other end of the capacitor Cst are connected. The third node N3 is a node to which the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the driving transistor DT are connected. The fourth node N4 is a node to which the second electrode of the fourth transistor T4, the first electrode of the fifth transistor T5, and the anode electrode of the organic light emitting diode OLED are connected. The fifth node N5 is a node to which the first electrode of the first transistor T1, the second electrode of the fifth transistor T5, and the data voltage Vdata line are connected.

상기 화소 회로는, 제1 스캔 신호에 의해 제어되는 제1 트랜지스터; 제2 스캔 신호에 의해 제어되는 제2 트랜지스터 및 제5 트랜지스터; 발광 제어 신호에 의해 제어되는 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다. 보다 구체적으로, 제1 트랜지스터(T1)는 제1 스캔 라인(SC1)에 게이트 전극이 연결되고; 데이터 전압(Vdata)이 공급되는 라인에 제1 전극이 연결되고; 제1 노드(N1)에 제2 전극이 연결된다. 제1 트랜지스터(T1)는 제1 스캔 신호(SC1)에 대응하여 턴온된다. 제1 트랜지스터(T1)가 턴온되면, 데이터 라인을 통해 인가된 데이터 전압(Vdata)은 제1 노드(N1)에 충전된다.The pixel circuit includes: a first transistor controlled by a first scan signal; A second transistor and a fifth transistor controlled by a second scan signal; It may include a third transistor and a fourth transistor controlled by the emission control signal. More specifically, the first transistor T1 has a gate electrode connected to the first scan line SC1; A first electrode is connected to a line to which the data voltage Vdata is supplied; The second electrode is connected to the first node N1. The first transistor T1 is turned on in response to the first scan signal SC1. When the first transistor T1 is turned on, the data voltage Vdata applied through the data line is charged to the first node N1.

제2 트랜지스터(T2)는 제2 스캔 라인(SC2)에 게이트 전극이 연결되고; 제2 노드(N2)에 제1 전극이 연결되고; 제3 노드(N3)에 제2 전극이 연결된다. 제2 트랜지스터(T2)는 제2 스캔 신호(SC2)에 대응하여 턴온된다. 제2 트랜지스터(T2)가 턴온되면, 구동 트랜지스터(DT)는 다이오드 커넥션 상태가 된다. 상기 제2 트랜지스터(T2)는 듀얼 게이트 타입의 트랜지스터일 수 있다.The second transistor T2 has a gate electrode connected to the second scan line SC2; The first electrode is connected to the second node N2; The second electrode is connected to the third node N3. The second transistor T2 is turned on in response to the second scan signal SC2. When the second transistor T2 is turned on, the driving transistor DT enters a diode connection state. The second transistor T2 may be a dual gate type transistor.

제3 트랜지스터(T3)는 발광 제어 라인(EM)에 게이트 전극이 연결되고; 기준 전압(Vref)이 공급되는 라인에 제1 전극이 연결되고; 제1 노드(N1)에 제2 전극이 연결된다. 제3 트랜지스터(T3)는 발광 제어 신호(EM)에 대응하여 턴온된다. 제4 트랜지스터(T4)는, 발광 제어 라인(EM)에 게이트 전극이 연결되고; 제3 노드(N3)에 제1 전극이 연결되고; 제4 노드(N4)에 제2 전극이 연결된다. 제4 트랜지스터(T4)는 발광 제어 신호(EM)에 대응하여 턴온된다. 제4 트랜지스터(T4)가 턴온되면, 유기발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 발생된 구동 전류에 대응하여 빛을 발광하게 된다. 제5 트랜지스터(T5)는, 제2 스캔 라인(SC2)에 게이트 전극이 연결되고; 제4 노드(N4)에 제1 전극이 연결되고; 데이터 전압(Vdata)이 공급되는 라인에 제2 전극이 연결된다. 제5 트랜지스터(T5)는 제2 스캔 신호(SC2)에 대응하여 턴온된다. The third transistor T3 has a gate electrode connected to the emission control line EM; The first electrode is connected to the line to which the reference voltage Vref is supplied; The second electrode is connected to the first node N1. The third transistor T3 is turned on in response to the emission control signal EM. The fourth transistor T4 has a gate electrode connected to the emission control line EM; The first electrode is connected to the third node N3; The second electrode is connected to the fourth node N4. The fourth transistor T4 is turned on in response to the emission control signal EM. When the fourth transistor T4 is turned on, the organic light emitting diode OLED emits light in response to a driving current generated through the driving transistor DT. The fifth transistor T5 has a gate electrode connected to the second scan line SC2; The first electrode is connected to the fourth node N4; The second electrode is connected to the line to which the data voltage Vdata is supplied. The fifth transistor T5 is turned on in response to the second scan signal SC2.

커패시터(Cst)는 제1 노드(N1)에 일 단이 연결되고; 제2 노드(N2)에 타 단이 연결된다. 유기발광 다이오드(OLED)는 제4 트랜지스터(T4)의 제2 전극에 애노드 전극이 연결되고, 기저 전원(Vss) 라인에 캐소드 전극이 연결된다.One end of the capacitor Cst is connected to the first node N1; The other end is connected to the second node N2. In the organic light emitting diode OLED, the anode electrode is connected to the second electrode of the fourth transistor T4, and the cathode electrode is connected to the base power Vss line.

상기 화소 회로는, 초기화 기간(t1), 샘플링 기간(t2), 유지 기간(t3) 및 발광 기간(t4)의 순으로 동작한다. 초기화 기간(t1)은 구동 트랜지스터(DT)의 게이트 노드를 초기화시키는 기간이다. 샘플링 기간(t2)은 구동 트랜지스터(DT)의 문턱 전압을 샘플링하면서 유기발광 다이오드(OLED)를 초기화하는 기간이다. 유지 기간(t3)은 데이터 라인을 통해 인가된 데이터 전압(Vdata)을 특정 노드에 유지시키는 기간이다. 발광 기간(t4)은 데이터 전압(Vdata)을 기반으로 생성된 구동 전류로 유기발광 다이오드(OLED)를 발광시키는 기간이다. 상기 각 기간 동안 인가되는 게이트 제어 신호(SC1, SC2, EM) 및 온-오프되는 트랜지스터는 도 3a의 회로와 같다. 다만, 제5 트랜지스터(T5)의 연결이 도 3a의 회로와 다르기 때문에, 이하에서는 그 차이에 대해서만 기술한다.The pixel circuit operates in the order of an initialization period t1, a sampling period t2, a sustain period t3, and a light emission period t4. The initialization period t1 is a period in which the gate node of the driving transistor DT is initialized. The sampling period t2 is a period in which the organic light emitting diode OLED is initialized while sampling the threshold voltage of the driving transistor DT. The sustain period t3 is a period in which the data voltage Vdata applied through the data line is maintained at a specific node. The light emission period t4 is a period in which the organic light emitting diode OLED emits light with a driving current generated based on the data voltage Vdata. The gate control signals SC1, SC2, and EM applied during the respective periods and the on-off transistors are the same as the circuit of FIG. 3A. However, since the connection of the fifth transistor T5 is different from that of FIG. 3A, only the difference will be described below.

도시한 것과 같이, 제5 트랜지스터(T5)의 제2 전극은 데이터 전압(Vdata) 라인과 연결된다. 이는 제5 트랜지스터(T5)의 제2 전극이 기준 전압(Vref) 라인과 연결된 도 3a와 다른 점이다. 이러한 차이점 때문에, 도 5a의 회로에서는 초기화 기간(t1)에 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)가 턴온되어 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)에 데이터 전압(Vdata)이 인가된다. 그 순간 구동 트랜지스터(DT)가 턴-온되는 조건이 만족되면서 구동 전원(Vdd) 라인과 데이터 전압(Vdata) 라인이 단락(short)된다. 이와 같은 단락이 발생하면, 초기화 기간(t1)에 공급된 데이터 전압(Vdata)은 구동 전압(Vdd)에 영향을 받아 변동된 값을 갖는다.As illustrated, the second electrode of the fifth transistor T5 is connected to the data voltage Vdata line. This is different from FIG. 3A in which the second electrode of the fifth transistor T5 is connected to the reference voltage Vref line. Because of this difference, in the circuit of FIG. 5A, the second transistor T2, the third transistor T3, the fourth transistor T4, and the fifth transistor T5 are turned on in the initialization period t1, and the second node N2 is turned on. ), the data voltage Vdata is applied to the third node N3 and the fourth node N4. At that moment, while the condition in which the driving transistor DT is turned on is satisfied, the driving power Vdd line and the data voltage Vdata line are shorted. When such a short circuit occurs, the data voltage Vdata supplied in the initialization period t1 is affected by the driving voltage Vdd and has a variable value.

그러나, 도 3a의 회로와는 달리, 위와 같은 데이터 전압의 변동은 회로의 구동에 영향을 주지 않는다. 그 이유는 초기화 기간(t1)에 인가된 데이터 전압 값은, 해당 서브 픽셀의 계조 또는 휘도에 관계된 데이터 전압 값이 아니기 때문이다. 해당 화소 회로의 발광에 관계된 데이터 전압 값은 초기화 기간(t1)이 아닌 샘플링 기간(t2) 또는 발광 기간(t4)에 인가된다. 도 5a의 회로에서는 샘플링 기간(t2)에 공급된 데이터 전압 값이 발광 소자의 구동에 영향을 미친다. However, unlike the circuit of Fig. 3A, the above fluctuation of the data voltage does not affect the driving of the circuit. This is because the data voltage value applied in the initialization period t1 is not a data voltage value related to the gradation or luminance of the corresponding sub-pixel. The data voltage value related to light emission of the pixel circuit is applied to the sampling period t2 or the light emission period t4, not the initialization period t1. In the circuit of Fig. 5A, the value of the data voltage supplied in the sampling period t2 affects the driving of the light emitting element.

도 5b의 예와 같이, 샘플링 기간(t2)동안, 제1 스캔 신호(SC1) 및 제2 스캔 신호(SC2)는 게이트 온 신호로 인가되고, 발광 제어신호(EM)는 게이트 오프 신호로 인가된다. 이에 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 턴온된다. 이 경우에 구동 전원(Vdd) 라인과 데이터 전압(Vdata) 라인은 단락되지 않는다. 따라서, 샘플링 기간(t2)에 데이터 전압은 구동 전압(Vdd)에 영향을 받지 않고, 제1 노드(N1) 및 제4 노드(N4)에 공급된다. As in the example of FIG. 5B, during the sampling period t2, the first scan signal SC1 and the second scan signal SC2 are applied as a gate-on signal, and the emission control signal EM is applied as a gate-off signal. . Accordingly, the first transistor T1, the second transistor T2, and the fifth transistor T5 are turned on. In this case, the driving power supply Vdd line and the data voltage Vdata line are not short-circuited. Accordingly, in the sampling period t2, the data voltage is not affected by the driving voltage Vdd and is supplied to the first node N1 and the fourth node N4.

또한, 기준 전압(Vref)이 공급되는 라인은, 상기 초기화 기간(및 다른 기간)에 구동 전압(Vdd)이 공급되는 라인과 단락되지 않도록 구비된다. 이로써, 도 4에서 설명한 구동 전원(Vdd) 라인-기준 전압(Vref) 라인 간의 단락과 그로 의한 전압 변동은 발생하지 않는다. Further, the line to which the reference voltage Vref is supplied is provided so as not to be short-circuited with the line to which the driving voltage Vdd is supplied in the initialization period (and other periods). Accordingly, the short circuit between the driving power supply Vdd line and the reference voltage Vref line described in FIG. 4 and voltage fluctuations due thereto does not occur.

이상에서 설명한 각 기간에서 제1 노드(N1) 및 제2 노드(N2)의 전압은 아래 표 1과 같다.The voltages of the first node N1 and the second node N2 in each period described above are shown in Table 1 below.

t1t1 t2t2 t3t3 t4t4 T2, T3, T4, T5 onT2, T3, T4, T5 on T1, T2, T5 onT1, T2, T5 on T3, T4 onT3, T4 on N1N1 VrefVref VdataVdata VdataVdata VrefVref N2N2 Vdata+αVdata+α Vdd+VthVdd+Vth Vdd+VthVdd+Vth (VDD+Vth) - (Vdata-Vref)(VDD+Vth)-(Vdata-Vref) IoledIoled ∝(Vdata-Vref)^2∝(Vdata-Vref)^2

본 실시예서는 구동 전원(Vdd) 라인-데이터 전압(Vdata) 라인 간의 단락이 일시적으로 발생하지만, 그 영향에 따른 데이터 전압 변동은 초기화 기간(t1)에만 한정된다. 그리고 샘플링 기간 이후에 공급되는 데이터 전압 값은 정상적이기 때문에, 도 4a에서 언급된 문제는 근본적으로 발생하지 않는다. 따라서, 본 실시예에 따른 화소 회로는 균일한 표시 품질을 보장할 수 있다.In this embodiment, a short circuit occurs temporarily between the driving power supply Vdd line and the data voltage Vdata line, but the data voltage fluctuation according to the influence is limited only to the initialization period t1. In addition, since the data voltage value supplied after the sampling period is normal, the problem mentioned in FIG. 4A does not occur fundamentally. Accordingly, the pixel circuit according to the present exemplary embodiment can guarantee uniform display quality.

본 명세서의 실시예에 따른 전계발광 표시장치는 전술된 화소 회로를 포함한다. 상기 전계방광 표시장치는, 초기화 기간에 데이터 전압이 일시적으로 상승하지만, 발과 기간의 구동 전류(Ioled)를 결정하는 데이터 전압은 샘플링 기간에 인가되는 값이므로 구동상 문제 없다. 이에 상기 전계발광 표시장치는 전원 전압 라인의 단락으로 인한 시인성 불량이 개선된다. The electroluminescent display device according to the exemplary embodiment of the present specification includes the above-described pixel circuit. In the field bladder display device, the data voltage temporarily increases during the initialization period, but the data voltage that determines the driving current Ioled for the foot period is a value applied during the sampling period, so there is no problem in driving. Accordingly, in the electroluminescent display device, poor visibility due to a short circuit in a power supply voltage line is improved.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 그 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양하게 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 연관 관계로 함께 실시될 수도 있다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present specification have been described in detail with reference to the accompanying drawings, the present specification is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical idea. Accordingly, the embodiments disclosed in the present specification are not intended to limit the technical idea of the present disclosure, but to explain the technical idea, and the scope of the technical idea of the present disclosure is not limited by these embodiments. Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, and can be technically variously linked and driven by a person skilled in the art, and each of the embodiments can be independently implemented with respect to each other or together in an association relationship. It can also be implemented. The scope of protection of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

120: 타이밍 제어부 130: 스캔 구동부
140: 데이터 구동부 150: 표시 패널
180: 전원 공급부120: timing control unit 130: scan driving unit
140: data driver 150: display panel
180: power supply

Claims (14)

발광 소자; 및
상기 발광 소자를 구동하는 구동 트랜지스터를 포함하고,
상기 구동 트랜지스터의 게이트 전극이 접속된 노드는, 초기화 기간에 데이터 전압을 공급받도록 구비된 화소 회로. Light-emitting elements; And
Including a driving transistor for driving the light emitting element,
The node to which the gate electrode of the driving transistor is connected is provided to receive a data voltage during an initialization period. 제1 항에 있어서,
제1 스캔 신호에 의해 제어되는 제1 트랜지스터;
제2 스캔 신호에 의해 제어되는 제2 트랜지스터 및 제5 트랜지스터; 및
발광 제어 신호에 의해 제어되는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하는 화소 회로.The method of claim 1,
A first transistor controlled by a first scan signal;
A second transistor and a fifth transistor controlled by a second scan signal; And
A pixel circuit further comprising a third transistor and a fourth transistor controlled by the emission control signal. 제2 항에 있어서,
상기 제2 트랜지스터는 듀얼 게이트 타입의 트랜지스터인 화소 회로.The method of claim 2,
The second transistor is a pixel circuit of a dual gate type transistor. 제2 항에 있어서,
상기 제1 트랜지스터 및 상기 제3 트랜지스터가 접속된 제1 노드;
상기 제2 트랜지스터 및 상기 구동 트랜지스터가 접속된 제2 노드;를 구비하고,
상기 제1 노드 및 상기 제2 노드에 접속된 커패시터를 더 포함하는 화소 회로.The method of claim 2,
A first node to which the first transistor and the third transistor are connected;
And a second node to which the second transistor and the driving transistor are connected,
The pixel circuit further comprises a capacitor connected to the first node and the second node. 제2 항에 있어서,
상기 초기화 기간은, 상기 구동 트랜지스터의 게이트 노드를 초기화시키는 기간인, 화소 회로.The method of claim 2,
The initialization period is a period in which a gate node of the driving transistor is initialized. 제5 항에 있어서,
상기 초기화 기간은
상기 제1 스캔 신호가 게이트 오프 신호로 인가되고,
상기 제2 스캔 신호가 게이트 온 신호로 인가되고,
상기 발광 제어 신호가 게이트 온 신호로 인가되는 기간인 화소 회로.The method of claim 5,
The initialization period is
The first scan signal is applied as a gate off signal,
The second scan signal is applied as a gate-on signal,
A pixel circuit during a period in which the emission control signal is applied as a gate-on signal. 제6 항에 있어서,
상기 초기화 기간에 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 턴온되는 화소 회로.The method of claim 6,
The pixel circuit in which the second transistor, the third transistor, the fourth transistor, and the fifth transistor are turned on during the initialization period. 제2 항에 있어서,
상기 초기화 기간에 공급된 데이터 전압은, 구동 전압(Vdd)에 영향을 받아 변동된 값을 갖는 화소 회로. The method of claim 2,
The data voltage supplied during the initialization period is a pixel circuit having a variable value affected by the driving voltage Vdd. 제8 항에 있어서,
샘플링 기간에 공급된 데이터 전압은 구동 전압(Vdd)에 영향을 받지 않는 화소 회로.The method of claim 8,
The data voltage supplied during the sampling period is not affected by the driving voltage Vdd. 제9 항에 있어서,
상기 샘플링 기간은
상기 제1 스캔 신호는 게이트 온 신호로 인가되고,
상기 제2 스캔 신호는 게이트 온 신호로 인가되고,
상기 발광 제어 신호는 게이트 오프 신호로 인가되는 기간인 화소 회로.The method of claim 9,
The above sampling period is
The first scan signal is applied as a gate-on signal,
The second scan signal is applied as a gate-on signal,
The pixel circuit during which the emission control signal is applied as a gate-off signal. 제10 항에 있어서,
상기 샘플링 기간에 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제5 트랜지스터가 턴온되는 화소 회로.The method of claim 10,
The pixel circuit in which the first transistor, the second transistor, and the fifth transistor are turned on during the sampling period. 제2 항에 있어서,
상기 데이터 전압이 공급되는 라인은 제1 트랜지스터 및 제5 트랜지스터와 접속된 화소 회로.The method of claim 2,
The line to which the data voltage is supplied is connected to a first transistor and a fifth transistor. 제2 항에 있어서,
기준 전압이 공급되는 라인은 상기 제3 트랜지스터와 접속된 화소 회로.The method of claim 2,
A line to which a reference voltage is supplied is a pixel circuit connected to the third transistor. 제13 항에 있어서,
상기 기준 전압이 공급되는 라인은, 상기 초기화 기간에 구동 전압(Vdd)이 공급되는 라인과 단락되지 않도록 구비된 화소 회로.The method of claim 13,
The pixel circuit provided so that the line to which the reference voltage is supplied is not shorted to the line to which the driving voltage Vdd is supplied during the initialization period.
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