KR20210048536A - 고-전류 구동기의 GaN 기반 페일-세이프 셧다운 - Google Patents

고-전류 구동기의 GaN 기반 페일-세이프 셧다운 Download PDF

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KR20210048536A
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라비 아난쓰
마이클 채프만
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이피션트 파워 컨버젼 코퍼레이션
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Abstract

구동기 셧다운 회로가, 구동 전류의 크기와 지속기간을 기반으로 하여 구동기 셧다운을 트리거하도록 구성된다. 제1 GaN FET가 제2 GaN FET 및 입력 노드에 연결되며, 구동 전류에 비례하는 방전 전류를 생성한다. 방전 전류는 제1 및 제2 GaN FET를 통해 타이머 커패시터로부터 유입된다. 제2 GaN FET는 제어 신호를 수신하며, 구동기 펄스 사이에서 방전 전류의 흐름을 정지시켜, 사전-충전기 회로는 타이머 커패시터를 특정 전압으로 재충전할 수 있다. 재충전 전류는 타이머 커패시터를 고갈시키며, 셧다운 신호 생성기가, 타이머 커패시터 상의 전압이 트리거 전압 미만으로 감소함에 응답하여 셧다운 신호를 구동기에 출력한다.

Description

고-전류 구동기의 GaN 기반 페일-세이프 셧다운
본 발명은 일반적으로 인핸스먼트 모드 질화갈륨(GaN) 전계 효과 트랜지스터(FET) 기반 구동기 셧다운(shutdown) 회로에 관한 것이며, 더욱 구체적으로는 구동 전류의 크기에 기반하여 구동기 셧다운을 트리거하기 전 지연을 조정하기 위한 구동기 셧다운 회로에 관한 것이다.
고-전류 구동기는 일부 응용에서는 대략 수십 암페어(A)의 매우 큰 전류를 싱크 또는 공급한다. 광 검출 및 레인징(ranging)(라이다(lidar)) 시스템에서의 레이저 구동기와 같은 일부 고-전류 구동기는 안전 규정을 충족하기 위해 특정한 조건 하에서 자동으로 셧다운해야 한다. 예컨대, 시력 안전 규정을 충족하기 위해, 라이다 구동기는, 구동기가 전체 또는 연장 레이저 능동 명령 사이클에 갇혀 있을 때 라이다 구동기를 자동으로 셧다운하는 페일-세이프(fail-safe) 셧다운 시스템을 포함해야 한다. 라이다 구동기에 대한 레이저 시력 안전 규정은 구동 전류의 크기와 펄스의 지속기간 모두에 의존한다. 따라서, 규정은, 매우 큰 구동 전류가 매우 작은 구동 전류보다 더욱 빨리 셧다운을 트리거해야 함을 필요로 한다.
통상의 페일-세이프 셧다운 회로는 셧다운을 트리거하기 전 지연을 제어하도록 커패시터, 저항 또는 인덕터와 관련된 시정수를 사용한다. 도 1은 커패시터와 저항을 기반으로 한 종래의 셧다운 회로의 개략도이다. 셧다운(SD) 회로(100)는 커패시터(115), 저항(120) 및 버퍼(125)를 포함한다. 제어 신호(CTL)(105)가 입력 노드에 인가되며, 커패시터(115)와 저항(120)이 CTL(105)을 차분하여(differentiate), 이것을, 셧다운 신호(130)로서 버퍼(125)로부터 출력되는 펄스 에지로 변환한다. 셧다운 신호(130)의 펄스 폭은 CTL(105)의 상승 시간과 RC 시정수에 의존한다.
불리하게도, 셧다운 신호(130)의 진폭은 CTL(105)이 일정 값을 유지함에 따라 감소하여, 셧다운 신호(130)를 수신하는 구동기가 턴-오프와 턴-온 사이의 스레시홀드 근처에서 잡음으로부터 셧다운 신호(130)를 분리하는 것이 어렵게 된다. 또한, RC 시정수를 변경하여 CTL(105)에서 상이한 펄스 주파수를 수용하는 것은 어려우며, 매우 큰 구동 전류가 작은 구동 전류와 동시에 구동기의 셧다운을 트리거한다.
도 2는, 커패시터를 충전하는 p-타입 전류 미러나 공핍 모드 트랜지스터를 기반으로 한 셧다운 회로의 개략도이다. SD 회로(200)는 기준 전류원(220), 전류 미러(225), 커패시터(245), 트랜지스터(250) 및 버퍼(255)를 포함한다. 기준 전류원(220)은 기준 전류(IREF)를 생성하며, 이러한 기준 전류는 전류 미러(225)에 의해 미러링되어 커패시터(245)를 위한 충전 전류(ICHG)를 생성한다. 일부 구현에서, 전류원으로서 동작하는 공핍 모드 트랜지스터가 기준 전류원(220)과 전류 미러(225) 대신 사용된다. 커패시터(245)가 트리거링 전압(VTRIG)으로 충전됨에 응답하여, 버퍼(255)는 셧다운 신호(260)를 출력한다.
불리하게도, 셧다운 신호(260)가 출력되기 전 지연은, 관련된 구동기 회로에 의해 출력되는 구동 전류의 크기에도 상관없이, 일정하다. 또한, 전류 미러(225)에서의 트랜지스터(230 및 235)나 그 대신 사용되는 공핍 모드 트랜지스터는 낮은 절대값의 스레시홀드 전압(VTh)을 가져서 단일 집적 회로에서 셧다운 회로(200)를 구현해야 한다. P-타입 트랜지스터는 현재 GaN FET로서 구현될 수 없으며, 그리하여 전류 미러(225)는 대신 실리콘-기반 트랜지스터를 사용하여 구현되어야 하고, 이러한 실리콘-기반 트랜지스터는 GaN FET보다 더 느리게 스위칭하며, GaN FET만큼 높은 전압과 전류를 견딜 수는 없다.
본 발명은, 구동 전류의 크기를 기반으로 하여 셧다운을 트리거하기 전 지연을 조정할 수 있는 구동기 셧다운 회로를 제공함으로써, 앞서 논의한 종래의 페일-세이프 셧다운 회로의 단점을 해결한다. 본 발명의 구동기 셧다운 회로는 그 관련 구동기 회로와 모놀리식 방식으로 집적될 수 있다.
본 발명은, 본 명세서에서 기재한 바와 같이, 제1 GaN FET, 제2 GaN FET, 사전-충전기 회로, 타이머 커패시터 및 셧다운 신호 생성기를 포함한다. 제1 GaN FET는 입력 노드에 연결되는 제1 게이트 단자, 제1 드레인 단자, 및 제1 소스 단자를 갖는다. 제2 GaN FET는 제어 신호를 수신하도록 구성되는 제2 게이트 단자, 제1 노드에 연결되는 제2 드레인 단자, 및 제1 드레인 단자에 연결되는 제2 소스 단자를 갖는다. 타이머 커패시터는 제1 노드와 접지에 연결된다. 제1 GaN FET는, 구동 전류에 비례하며 타이머 커패시터로부터 유입되는 방전 전류를 생성한다. 제2 GaN FET는, 제어 신호가 구동 전류가 생성되고 있지 않음을 나타낼 때 방전 전류의 흐름을 정지한다.
사전-충전기 회로는 제1 노드에 연결되며 제어 신호를 수신하도록 구성된다. 구동기가 작동중인 동안 타이머 커패시터가 방전된다 하더라도, 사전-충전기 회로는, 구동기가 미작동 중인 동안 타이머 커패시터를 원하는 전압 레벨로 재충전하기에 충분한 시간을 갖는다. 셧다운 신호 생성기는 제1 노드에 연결되며, 제1 노드 상의 전압이 셧다운 신호 생성기의 트리거링 전압 미만으로 감소함에 응답하여 셧다운 신호를 출력 노드에 출력한다.
구성요소의 구현 및 조합의 여러 새로운 상세를 포함한, 본 명세서에서 기재한 앞선 및 기타 바람직한 특성은 이제 수반하는 도면을 참조하여 더욱 구체적으로 기재될 것이며 청구범위에 명기될 것이다. 특정한 방법과 장치는 예시에 의해서만 기재되며 청부범위의 제한으로서는 기재되지 않음을 이해해야 한다. 당업자가 이해할 바와 같이, 본 명세서의 교훈의 원리와 특성은 청구범위의 범위로부터 벗어나지 않고 다양하며 수많은 실시예에서 이용될 수 도 있다.
본 개시의 특성, 목적 및 장점은 도면과 연계하여 볼 때 제시된 상세한 설명으로부터 더 자명하게 될 것이며, 이러한 도면에서, 유사한 참조 번호는 그에 따라 도면에 걸쳐서 식별된다.
도 1은 커패시터와 저항을 기반으로 한 종래의 셧다운 회로의 개략도이다.
도 2는, 커패시터를 충전하는 p-타입 전류 미러나 공핍 모드 트랜지스터를 기반으로 한 종래의 셧다운 회로의 개략도이다.
도 3은, 본 발명에 따른 페일-세이프 셧다운 제어기와 조합하여 사용하기 위한 조정 가능한 전류 구동기 회로를 예시한다.
도 4는, 도 3에 도시한 조정 가능한 전류 구동기 회로를 위한 본 발명에 따른 셧다운 제어기를 예시한다.
도 5는, 도 4에 도시한 셧다운 제어기를 위한 본 발명에 따른 사전-충전기 회로를 예시한다.
도 6은, 도 4에 도시한 셧다운 제어기를 위한 본 발명에 따른 비교기를 예시한다.
도 7은, 도 4에 도시한 셧다운 제어기, 도 5에 도시한 사전-충전기 회로, 및 도 6에 도시한 셧다운 신호 생성기를 포함하는 본 발명에 따른 조정 가능한 전류 구동기 회로를 예시한다.
다음의 상세한 설명에서, 특정한 실시예를 참조한다. 이들 실시예는 당업자가 이들을 실행하게 하도록 충분히 상세하게 기재된다. 다른 실시예를 이용할 수 도 있으며, 여러 구조적, 국부적 및 전기적 변화가 이뤄질 수 도 있음을 이해해야 한다. 다음의 상세한 설명에서 개시한 특정의 조합은 최광의의 의미에서 교훈을 실행하는데 필요하지 않을 수 도 있으며, 대신 본 교훈의 특히 대표적인 예를 기재하도록 교시된다.
도 3은, 본 발명에 따라 도시한 페일-세이프 셧다운 회로와 조합하여 사용하기 위한 조정 가능한 전류 구동기 회로(300)를 예시한다. 조정 가능한 전류 구동기 회로(300)는 전류 미러(320), 커패시터(350), 펄스 제어기(370), 및 구동 트랜지스터(395)를 포함한다. 전류 미러(320)는 기준 전류(IREF)를 수신하여 커패시터(350)를 위한 충전 전류(ICHG)를 출력한다. 전류 미러(320)는 노드(355)에서 접지(310), 커패시터(350) 및 펄스 제어기(370)에 연결되며, 전압(315B)을 공급하며, 이러한 전압은 공급 전압(Vdd)을 제공한다 커패시터(350)는 접지(310)에 또한 연결된다. 전류 미러(320)는 트랜지스터(325, 330, 335 및 340)를 포함한다. 펄스 제어기(370)는 게이트 구동기(374), 인버터(378) 및 트랜지스터(380 및 385)를 포함한다. 전류 미러(320)에서의 트랜지스터(325, 330, 335 및 340), 펄스 제어기(370)에서의 트랜지스터(380 및 385), 및 구동 트랜지스터(395)는 바람직하게는 인핸스먼트 모드 GaN FET 반도체 디바이스이며, 이러한 반도체 디바이스는 단일 반도체 다이에 모놀리식 방식으로 집적된다. 조정 가능한 전류 구동기 회로(300)의 구성요소는 접지(310)에 연결되는 것으로 기재되지만, 다른 구현에서는 대신 플로팅 노드에 연결된다.
전류 미러(320)는 IREF에 기반하여 공급 전압원(315B)으로부터 ICHG를 유입하며, ICHG는 커패시터(350)를 원하는 전압으로 충전하며, 이러한 전압은 구동 트랜지스터(395)의 게이트 단자에 인가될 것이다. IREF 값의 변화는 커패시터(350) 양단의 전압과 ICHG 값의 변화를 야기한다. 주어진 IREF에 대한 커패시터(350) 양단의 전압은 온도, 공급 전압, 회로 임피던스의 변동 및 공정 변동에 응답하여 변화하며, 구동 전류(IDRV)는 온도, 공급 전압, 회로 임피던스의 변동 및 공정 변동에 상관없이 항상 IREF의 스케일링된 값임을 보장한다. 커패시터(350)의 커패시턴스는 구동 트랜지스터(395)의 입력 커패시턴스(CISS)보다 훨씬 더 크다. 이 예에서, 전류 미러(320)는 기준 전류(IREF)를 수신하며, 공급 전압원(315B)으로부터 충전 전류(ICHG)를 생성하여 조정 가능한 전류 구동기 회로(300)에 이용 가능한 공급 전압(Vdd)을 제어한다 다른 구현에서, 기준 전류(IREF)는 노드(355)에 바로 인가되어 커패시터(350)를 바로 변화시킨다.
구동 트랜지스터(395)를 통한 IDRV의 특정 값을 생성하기 위한 게이트 전압은 공급 전압원으로부터보다는 커패시터(350) 상에 저장된 전하로부터 유입되며, 이점은 공급 전압원으로부터의 거의-순간적인 전류 유입으로부터 치솟는 공급 전압을 매우 감소시킨다. 치솟는 공급 전압의 감소는 또한 다른 사전-구동기 회로에서의 저항성 및 유도성 잡음 치솟음을 감소시킨다. 구동 트랜지스터(395)가 폐쇄 스위치로서 동작하는 동안 커패시터(350)로부터 방전되는 에너지는 구동 트랜지스터(395)가 개방 스위치로서 동작하는 동안 ICHG에 의해 보충된다. ICHG는 IREF와 유사한 크기 차수이며, 매우 더 작은 크기임에도 트랜지스터(395)의 펄스 사이에 커패시터(350)를 재충전하기에 충분하다. IREF는, 매우 더 큰 공급 전압원(315A)으로부터 유입되는 매우 큰 구동 전류(IDRV)와 비교하여 매우 스케일 다운되며, 구동 트랜지스터(395)와 비교한 전류 미러(320)에서의 트랜지스터의 상대적인 크기를 기초로 달성된다. 예컨대, 트랜지스터(335 및 340)는 실질적으로 동일한 크기이며, 구동 트랜지스터(395)는 트랜지스터(335 및 340)의 크기의 대략 30,000배이다. 30A인 IDRV는 오직 1mA의 IREF로 달성된다. IREF의 크기를 변경하면, IDRV의 크기를 비례하여 변경한다.
펄스 제어기(370)는 노드(390)에서 구동 트랜지스터(395)의 게이트 단자와 노드(355)에 연결되며, 셧다운(SD) 타이머(360)로부터 셧다운 신호(365)와 제어 신호(CTL)(305)를 수신한다. CTL(305)이 구동 트랜지스터(395)가 턴 온되어야 하며 IDRV가 생성됨을 나타낼 때, 트랜지스터(385)는 개방 스위치로서 동작하며 구동 트랜지스터(395)의 게이트 단자를 접지(310)로부터 분리한다. 트랜지스터(380)는 폐쇄 스위치로서 동작하며 트랜지스터(395)의 게이트 단자를 노드(355)에서 커패시터(350)에 연결한다. 커패시터(350) 상에 저장된 전하는 구동 트랜지스터(395)의 게이트 단자 상의 전압을 VTh를 초과하게 증가시켜, 이 트랜지스터를 턴 온하여 IDRV를 생성한다. CTL(305) 또는 셧다운 신호(365)가 구동 트랜지스터(395)가 턴 오프되어야 함을 나타낼 때, 트랜지스터(380)는 개방 스위치로서 동작하며 구동 트랜지스터(395)의 게이트 단자를 커패시터(350)로부터 분리한다. 트랜지스터(385)는 폐쇄 스위치로서 동작하며, 구동 트랜지스터(395)의 게이트 단자를 접지(310)에 연결하여, 구동 트랜지스터(395)의 게이트 전압을 신속하게 접지로 감소하게 한다.
구동 트랜지스터(395)의 드레인 단자는 제2 공급 전압원(315A)에 연결되며, 공급 전압원(315B)으로부터의 Vdd보다 매우 높은 공급 전압(VHV)을 제공한다. IDRV는 제2 공급 전압원(315A)으로부터 유입된다. SD 타이머(360)는 안전 특성으로서 노드(355) 및 접지(310)에 연결되어 IREF 및 대응하는 IDRV의 크기를 기반으로 하여 구동 트랜지스터(395)를 턴 오프하며, CTL(305)을 수신한다. IREF가 IDRV에 대해 큰 크기를 나타낸다면, SD 타이머(360)는 펄스 제어기(370)에 대한 셧다운 신호(365)를 생성하여 짧은 지연 후에만 구동 트랜지스터(395)를 턴 오프한다. IREF가 IDRV에 대해 작은 크기를 나타낸다면, SD 타이머(360)는 펄스 제어기(370)에 대한 셧다운 신호(365)를 생성하여 긴 지연 후에 구동 트랜지스터(395)를 턴 오프한다. 그에 따라 SD 타이머(360)는, 구동 전류(IDRV)의 크기에 의존하는 셧다운 신호(365)를 생성하기 전 가변 지연을 구현하여, 방출된 총 에너지가 구동 전류(IDRV)의 크기에 상관없이 사용자-한정 스레시홀드를 초과하지 않음을 보장한다.
라이더 시스템의 일부분으로서 조정 가능한 전류 구동기 회로(300)의 예시적인 구현에서, IREF의 크기를 변경하면, IDRV의 크기와, IDRV에 의해 구동되는 레이저 다이오드에 의해 방출되는 광의 대응하는 세기를 비례하여 변경한다. 그에 따라, 라이더 시스템은, 이미징하고 있는 거리의 범위와 주변 조건을 기초로 하여 광 세기를 조심스럽게 제어할 수 있다. IDRV는, 라이더 시스템이 주변을 이미징함에 따라 동적으로 조정될 수 있어서 또한 주변 조건에서의 변화를 수용한다. IDRV의 동적 조정은 라이더 시스템이 상이한 거리에 대해 조정할 수 있게 하며, 상이한 주변 및 공정 조건에 걸쳐 일정한 광 세기를 유지할 수 있게 하고 및/또는 시간에 걸쳐 광 세기를 변조하여 타임-어브-플라이트(time-of-flight) 이미징 공정을 구현한다.
도 4는, 도 3에 도시한 조정 가능한 전류 구동기 회로(300)에 대한 본 발명에 따른 셧다운 타이머를 예시한다. SD 타이머(400)는, 도 3에서 블록도 형태로 도시한 SD 타이머(360)로서 사용될 수 도 있으며, 트랜지스터(410 및 415), 사전-충전기 회로(430), 타이머 커패시터(440), 및 비교기(450)를 포함한다. 트랜지스터(410 및 415)는 바람직하게는 인핸스먼트 모드 GaN FET 반도체 디바이스이며, SD 타이머(400)의 다른 구성요소와의 단일 반도체 다이에 모놀리식 방식으로 집적된다. 트랜지스터(410)의 게이트 단자는 노드(355)에 연결되며, 트랜지스터(410)의 소스 단자는 접지(310)에 연결된다. 트랜지스터(410)의 드레인 단자는 트랜지스터(415)의 소스 단자에 연결된다. 트랜지스터(415)의 게이트 단자는 CTL(305)을 수신한다. 트랜지스터(415)의 드레인 단자는 노드(420)에서 사전-충전기 회로(430), 타이머 커패시터(440), 및 비교기(450)에 연결된다.
트랜지스터(410)는 전류 미러(320)의 추가 출력으로서 동작하며, 타이머 커패시터(440)로부터 유입되는 IREF에 비례한 방전 전류(IDIS)를 생성한다. IREF가 IDRV에 대해 큰 크기를 나타냄에 응답하여, IDIS가 더 크며, 타이머 커패시터(440)로부터의 노드(420) 상의 전압을 비교기(450)에 대한 스레시홀드 전압 아래로 신속하게 감소시켜, 짧은 지연 후에만 펄스 제어기(370)에 대한 셧다운 신호(365)를 생성하게 한다. IREF가 IDRV에 대해 작은 크기를 나타냄에 응답하여, IDIS는 타이머 커패시터(440)로부터의 노드(420) 상의 전압을 비교기(450)에 대한 스레시홀드 전압 아래로 느리게 감소시켜, 오랜 지연 후에 펄스 제어기(370)에 대한 셧다운 신호(365)를 생성하게 한다.
일부 실시예에서, 전류 미러(320)에서 트랜지스터(325, 330, 335 및 340)에 대한 트랜지스터(410)의 크기는 IREF와 비교하여 IDIS를 스케일링하는데 사용된다. 일부 실시예에서, 다수의 트랜지스터(410A-N)가, IREF가 노드(355)에 바로 인가될 때와 같은 특정 응용에 대해 베이스라인 셧다운 지연을 설정하도록 병렬로 연결될 수 있다. CTL(305)이 구동 트랜지스터(395)가 턴 오프되며 IDRV가 흐르지 않음을 나타낼 때, 트랜지스터(415)는 IDIS의 흐름을 정지하여 사전-충전기 회로(430)가 타이머 커패시터(440)를 재충전하게 한다.
사전-충전기 회로(430)는 타이머 커패시터(440) 상에 저장된 전하를 결정하며, 이점은 SD 타이머(400)가 구동 트랜지스터(395)의 셧다운을 트리거하기 전 지연에 영향을 미친다. 타이머 커패시터(440) 양단의 전압은 VTh의 스케일링된 배수이며, 온도, 공급 전압, 회로 임피던스 및 공정 변동으로 인한 VTh의 변화를 미러링하여, 주어진 IREF에 대한 IDIS가 일정하게 유지됨을 보장한다. 타이머 커패시터(440)가 구동기 회로의 활성화 동안 방전되더라도, 사전-충전기 회로(430)는, 구동기가 오프인 동안 타이머 커패시터(440)를 일정한 전압으로 재충전한다. 사전-충전기 회로(430)는, IDIS가 트랜지스터(415 및 410)를 통해 타이머 커패시터(440)를 방전할 때, CTL(305)이 구동 트랜지스터(395)가 턴 온됨을 나타냄에 응답하여 "홀드" 상태에 진입한다. 비교기(450)는, 타이머 커패시터(440) 양단의 노드(420)에서의 전압이 비교기(450)에 대해 스레시홀드 전압 아래로 감소할 때 셧다운 신호(365)를 펄스 제어기(370)에 출력하여, 구동 트랜지스터(395)가 셧오프되게 한다. 일부 실시예에서, 비교기(450)는 인버터이다.
IDIS는 IREF 및 대응하는 IDRV에 비례한다. IDIS는 타이머 커패시터(440)를 더욱 신속하게 고갈시키며, 노드(420) 상의 전압은 더 큰 IREF 및 대응하는 더 큰 IDRV에 응답하여 비교기(450)에 대해 스레시홀드 전압 미만으로 더욱 신속하게 감소한다. IDIS는 타이머 커패시터(440)를 더욱 느리게 고갈시키며, 노드(420) 상의 전압은 더 작은 IREF 및 대응하는 더 작은 IDRV에 응답하여 비교기(450)에 대해 스레시홀드 전압 미만으로 더욱 느리게 감소한다. 그에 따라 SD 타이머(400)는, IDRV의 크기를 기반으로 하여 조정 가능한 전류 구동기(300)의 셧다운을 트리거하기 전 지연을 조정할 수 있다.
도 5는, 도 4에 도시한 페일-세이프 SD 타이머(400)에 대한 본 발명에 따른 셧다운 사전-충전기 회로를 예시한다. 사전-충전기 회로(500)는, 도 4에 블록도 형태로 도시되며 구동기 셧다운이 트리거되기 전 시간 양을 제어하는데 사용되는 사전-충전기 회로(430)로서 사용될 수 있다. 사전-충전기 회로(500)는, 타이머 커패시터(440)를 충전하는데 사용되는, 출력 노드(420) 상의 전압을 조심스럽게 제어할 수 있다. 타이머 커패시터(440)가 상이한 펄스 동안 상이한 양만큼 방전될지라도, 사전-충전기 회로(500)는 타이머 커패시터(440)를 일정한 전압으로 재충전하여, 타이머 커패시터가 비교기(450)에 대해 스레시홀드 전압 미만으로 방전되기 전의 지연은 오직 IDIS 및 IREF에 의존한다.
사전-충전기 회로(500)는 트랜지스터(520 및 570), 저항(525 및 535), 피드백 회로(540), 및 출력단(560)을 포함한다. 피드백 회로(540)는 트랜지스터(542, 544 및 546)를 포함하며, 출력단(560)은 트랜지스터(564 및 568)를 포함한다. 트랜지스터(520, 542, 544, 546, 564, 568 및 570)는 바람직하게는 인핸스먼트 모드 GaN FET 반도체 디바이스이며, 이러한 디바이스는 사전-충전기 회로(500) 및 관련 SD 타이머(400)의 다른 구성요소와 단일 반도체 다이 상에 모놀리식 방식으로 집적된다.
트랜지스터(520)의 게이트 단자는 인버터(505)로부터 CTL(305)의 반전을 수신하며, 트랜지스터(520)의 소스 단자는 접지(310)에 연결된다. 트랜지스터(520)의 드레인 단자는 저항(525)에 연결되며, 저항은 노드(530)에 또한 연결된다. 저항(525)은, 저항(525) 양단의 전압 강하가, CTL(305)의 반전이 논리 하이임에 응답하여 출력단(560)의 트랜지스터(568)의 VTh 미만이어서 트랜지스터(568)를 계속 턴 오프하도록, 선택된다. 일부 실시예에서, 저항(525)은 생략되며, 더 높은 기생 전류가 발생한다. 저항(535)은 노드(530) 및 공급 전압원(515)에 연결되며, 공급 전압원은 공급 전압(Vdd)을 제공한다. 다른 실시예에서, 저항(535)은 전류원으로서 동작하는 공핍 모드 트랜지스터로 교체될 수 있다.
출력단(560)에서, 트랜지스터(564)의 게이트 단자는 CTL(305)의 반전을 수신하며, 트랜지스터(564)의 소스 단자는 접지(310)에 연결된다. 트랜지스터(564)의 드레인 단자는 노드(555)에서 트랜지스터(568)의 소스 단자와 트랜지스터(570)의 게이트 단자에 연결된다. 트랜지스터(568)의 드레인 단자는 공급 전압원(515)에 연결된다. 트랜지스터(568)는 능동 풀-업 FET이며, 트랜지스터(570)보다 작다. 트랜지스터(568)는 더 작기 때문에, 더 적은 구동 전류를 소비하며 일정 전류 부하나 저항 부하보다 더 신속하게 턴 온한다. 또한, 저항(535)은 더 커서 셧다운 사전-충전기 회로(500)를 통한 정적 전류를 감소시킬 수 있다. 트랜지스터(570)의 드레인 단자는 공급 전압원(515)에 연결되며, 트랜지스터(570)의 소스 단자는 출력 노드(420)에 연결된다.
피드백 회로(540)는 노드(530 및 555)에 연결되며, 노드(555) 상의 전압을 제어하도록 구성된다. 노드(555) 상의 전압이 미리 결정된 범위를 초과함에 응답하여, 피드백 회로(540)는 피드백 전류(IF)(550)를 생성하여, 저항(535) 양단의 전압 강하를 야기하며 트랜지스터(568)의 게이트 전압을 감소시킨다. 결국, 트랜지스터(568)의 소스 단자 상의 전압과 트랜지스터(570)의 게이트 전압은 미리 결정된 범위 내로 감소한다. 트랜지스터(570)는 출력 노드(420)에서 그 소스 단자 상의 전압을 감소시키며, 연장하여, 출력 노드(420)에 연결되는 타이머 커패시터(440)에 저장된 에너지를 감소시킨다.
피드백 회로(540)는 트랜지스터(542, 544 및 546)로 구성되는 간단한 전류 미러를 포함한다. 트랜지스터(544)의 드레인 및 게이트 단자와 트랜지스터(542)의 게이트 단자는 노드(555)에서 함께 연결된다. 트랜지스터(544)의 소스 단자와 트랜지스터(542)의 소스 단자는 함께 연결되며 트랜지스터(546)의 드레인 및 게이트 단자에 연결된다. 트랜지스터(546)의 소스 단자는 접지(310)에 연결되며, 트랜지스터(546)는 다이오드로서 구성된다. 트랜지스터(542)의 드레인 단자는 노드(530)에 연결된다.
피드백 회로(540)가 노드(555) 상에서 유지하는 전압은 트랜지스터(542 및 544)의 간단한 전류 미러 하에서 다이오드로서 구성되는 트랜지스터를 더 추가함으로써 조정된다. 다이오드로서 구성되는 하나의 트랜지스터(546)를 포함하는 피드백 회로(540)의 경우, 원하는 전압은 스레시홀드 전압(VTh) 및 트랜지스터(544 및 546)의 오버드라이브 전압(VOV)과 같다. 트랜지스터(542 및 544)에 연결되는 트랜지스터로서 구성되는 N개의 다이오드의 경우, 원하는 전압은 (N+1)(VTh+VOV)과 같다. 2개의 전류, 즉 트랜지스터(542)를 통하는 전류와 트랜지스터(544)를 통하는 전류가 트랜지스터(546)를 VTh 초과로 충전한다.
사전-충전기 회로(500)는 출력단(560)을 포함하여 피드백 회로(540)를 출력 노드(420)로부터 격리한다. 트랜지스터(568)는 소스 팔로워로서 동작하여 트랜지스터(544)가 견뎌야 하는 전류를 감소시키며, 또한 그 크기와 피드백 회로(540)를 통한 정적 전류를 감소시킨다. 타이머 커패시터(440)와 같은 용량성 부하의 경우에 및 출력 노드(420) 상의 전압이 원하는 전압임에 응답하여, 트랜지스터(570)는 턴 오프되어 개방 스위치로서 동작하여, 출력 노드(420)와 타이머 커패시터(440)를 공급 전압원(515)으로부터 분리하며 이들을 Vdd에서 잡음으로부터 격리한다.
CTL(305)의 반전이 논리 하이임에 응답하여, 트랜지스터(520 및 564)는 폐쇄 스위치로서 동작하여, 노드(530 및 555)를 각각 접지(310)에 연결한다. 노드(555) 상의 전압은 접지로 신속하게 감소하여, 트랜지스터(570)를 턴 오프하며, 공급 전압원(515)을 출력 노드(420)로부터 분리한다. 노드(530) 상의 전압은 또한 접지로 신속하게 감소하여, 트랜지스터(568)를 턴 오프한다. 전류는 저항(535 및 525)을 통해서만 흐르며, 이들 저항은, CTL(305)의 반전이 논리 하이임에 응답하여 전류 흐름을 감소시키며 사전-충전기 회로(500)의 전력 소비를 감소시키도록 선택되는 저항값을 갖는다.
CTL(305)의 반전이 논리 로우임에 응답하여, 트랜지스터(520 및 564)는 개방 스위치로서 동작하여, 노드(530 및 555)를 각각 접지(310)로부터 분리한다. 노드(530) 상의 전압은 트랜지스터(568)의 스레시홀드 전압(VTh)을 초과하여 증가하여 이 트랜지스터를 턴 온한다. 트랜지스터(568)는 폐쇄 스위치로서 동작하며 공급 전압원(515)을 노드(555)에 연결한다. 노드(555) 상의 증가하는 전압은 트랜지스터(570)를 턴 온하며, 트랜지스터(570)는 공급 전압원(515)을 출력 노드(420)에 연결한다. 피드백 회로(540)는 트랜지스터(570)의 게이트 전압과 출력 노드(420) 상의 결과 전압을 제어한다. 타이머 커패시터(440)와 출력 노드(420) 상의 특정 전압(VSET)을 설정하기 위해, 피드백 회로(540)는 노드(555) 상에서 VSET+VTh인 전압을 유지하도록 구성된다.
도 6은 도 4에 도시한 페일-세이프 SD 타이머(400)에 대한 본 발명에 따른 비교기(600)를 예시한다. 비교기(600)는 도 4에 블록도 형태로 도시되는 비교기(450)로서 사용될 수 있으며 셧다운 신호(365)를 펄스 제어기 회로(370)에 출력하여, 조정 가능한 전류 구동기 회로(300)의 셧다운을 트리거하는데 사용된다. 비교기(600)는 도 5에 도시한 SD 사전-충전기 회로(500)와 유사하지만, 트랜지스터(570) 대신 제2 출력단(670)을 포함한다. 제2 출력단(670)은 출력단(660)과 유사하며 트랜지스터(674 및 678)를 포함한다. 트랜지스터(678)의 게이트 단자는 노드(655)에 연결되며, 트랜지스터(678)의 소스 단자와 트랜지스터(674)의 드레인 단자가 펄스 제어기(370)에 연결되어 셧다운 신호(365)를 제공한다.
트랜지스터(620, 664 및 674)의 게이트 단자에 인가된 입력 신호(420)는 타이머 커패시터(440) 상의 전압에 대응한다. 비교기(600)에 대한 스레시홀드 전압은 트랜지스터(620, 664 및 674)의 VTh에 대응한다. 타이머 커패시터(440) 상의 전압이 비교기(600)에 대한 스레시홀드 전압보다 큼에 응답하여, 트랜지스터(620, 664 및 674)는 폐쇄 스위치로서 동작하여, 저항(625) 및 노드(655 및 675)를 접지(310)에 연결하며 노드(655 및 675) 상의 전압을 감소시킨다.
타이머 커패시터(440) 상의 전압(420)이 비교기(600)의 스레시홀드 전압 미만으로 감소함에 응답하여, 트랜지스터(620, 664 및 674)는 개방 스위치로서 동작하여, 저항(625) 및 노드(655 및 675)를 접지(310)로부터 분리하여, 노드(630, 655 및 675) 상의 전압을 증가시킨다. 노드(630) 상의 증가하는 전압은 트랜지스터(668)가 턴 온되게 하여, 노드(655)를 공급 전압원(615)에 연결한다. 노드(655) 상의 증가하는 전압은 트랜지스터(678)가 턴 온되게 하여, 출력 노드(675)를 공급 전압원(615)에 연결하며 비교기(600)가 셧다운 신호(365)를 출력하게 한다.
도 7은 본 발명에 따른 조정 가능한 전류 구동기 회로(700)에서 사용되는 SD 타이머(400)를 예시한다. 조정 가능한 전류 구동기 회로(700)는 도 3에 도시한 조정 가능한 전류 구동기 회로(300)와 유사하지만, 도 3에 도시한 SD 타이머(360)의 블록도 형태 대신 도 4에 도시한 SD 타이머(400)의 상세를 포함하며, IREF가 노드(755)에 바로 인가된다. SD 타이머(400)는 도 5에 도시한 사전-충전기 회로(500)와 도 6에 도시한 비교기(600)를 포함한다. IREF는 노드(755)에 바로 인가되어, 저장 커패시터(750)를 충전하며 트랜지스터(410)가 타이머 커패시터(440)를 방전하기 위해 IDIS를 생성하게 한다.
CTL(705)가 구동 트랜지스터(795)가 턴 오프됨을 나타냄에 응답하여, IREF는 저장 커패시터(750)에 전하를 저장한다. 트랜지스터(415)는 IDIS를 차단하는 개방 스위치로서 동작하며, 사전-충전 회로(500)는 타이머 커패시터(440)에 전하를 저장한다. CTL(705)이 구동 트랜지스터(795)가 턴 온됨을 나타냄에 응답하여, 저장 커패시터(750)에 저장된 전하는 구동 트랜지스터(795)의 게이트 단자에 인가되어 이 트랜지스터가 IDRV를 생성하게 한다. 트랜지스터(415)는 폐쇄 스위치로서 동작하여, IDIS가 타이머 커패시터(440)에 저장된 전하를 고갈(drain)되게 한다.
IREF가 IDRV에 대해 큰 크기를 나타냄에 응답하여, IDIS는 더 크며, 타이머 커패시터(440)로부터의 노드(420) 상의 전압을 비교기(600)의 스레시홀드 전압 미만으로 신속하게 감소시켜, 펄스 제어기(770)가 오직 짧은 지연 후 구동 트랜지스터(795)를 턴 오프하도록 셧다운 신호(765)를 생성하게 한다. IREF가 IDRV에 대해 작은 크기를 나타냄에 응답하여, IDIS는 타이머 커패시터(440)로부터의 노드(420) 상의 전압을 비교기(600)의 스레시홀드 전압 미만으로 느리게 감소시켜, 펄스 제어기(770)가 오직 긴 지연 후 구동 트랜지스터(795)를 턴 오프하도록 셧다운 신호(765)를 생성하게 한다.
앞선 기재 및 도면은, 본 명세서에서 기재한 특성과 장점을 달성하는 특정 실시예를 예시하도록 오직 고려된 것이다. 특정 회로와 공정 조건에 대한 변경 및 대체가 이뤄질 수 있다. 그에 따라, 본 발명의 실시예는 앞선 기재와 도면에 의해 제한되는 것으로 고려되지 않는다.

Claims (13)

  1. 긴급 셧다운(emergency shutdown) 신호를 출력 노드에 연결되는 게이트 구동기 회로에 제공하기 위한 구동기 셧다운 회로로서,
    방전 전류를 생성하기 위한 제1 질화 갈륨(GaN) 전계 효과 트랜지스터(FET: Field Effect Transistor)로서, 입력 노드에 연결되는 게이트 단자, 드레인 단자, 및 접지에 연결되는 소스 단자를 갖는, 상기 제1 GaN FET;
    제어 신호에 기반하여 상기 방전 전류를 허용하거나 차단하기 위한 제2 GaN FET로서, 상기 제어 신호를 수신하기 위한 게이트 단자, 제1 노드에 연결되는 드레인 단자, 및 상기 제1 GaN FET의 드레인 단자에 연결되는 소스 단자를 갖는, 상기 제2 GaN FET;
    상기 방전 전류에 의해 방전되도록 구성되는 타이머 커패시터로서, 상기 제1 노드에 연결되는 제1 단자와 접지에 연결되는 제2 단자를 갖는 상기 타이머 커패시터;
    상기 제1 노드에 연결되는 사전-충전기 회로로서,
    상기 제어 신호의 반전을 수신하며,
    상기 타이머 커패시터를 미리 결정된 전압으로 충전하도록 구성되는 상기 사전-충전기 회로; 및
    상기 제1 노드 및 출력 노드에 연결되는 비교기로서, 상기 제1 노드 상의 전압이 스레시홀드 미만으로 감소한다면, 게이트 구동기에 대한 긴급 셧다운 신호를 생성하기 위한 상기 비교기를 포함하는, 구동기 셧다운 회로.
  2. 청구항 1에 있어서, 상기 사전-충전기 회로는,
    제2 노드에 연결되는 전류원;
    상기 제2 노드에 연결되는 출력단으로서,
    상기 제2 노드에 연결되는 게이트 단자, 공급 전압에 연결되는 드레인 단자, 및 제3 노드에 연결되는 소스 단자를 갖는 제3 GaN FET와,
    상기 제어 신호의 반전을 수신하도록 구성되는 게이트 단자, 상기 제3 노드에 연결되는 드레인 단자, 및 접지에 연결되는 소스 단자를 갖는 제4 GaN FET를 포함하는 상기 출력단;
    상기 제3 노드에 연결되는 게이트 단자, 상기 공급 전압에 연결되는 드레인 단자, 및 상기 제1 노드에 연결되는 소스 단자를 갖는 제5 GaN FET; 및
    상기 제2 노드 및 제3 노드에 연결되는 피드백 회로로서, 상기 제3 노드 상의 미리 결정된 전압을 유지하기 위한 상기 피드백 회로를 포함하는, 구동기 셧다운 회로.
  3. 청구항 2에 있어서, 상기 전류원은, 상기 제2 노드에 연결되는 제1 단자와 상기 공급 전압에 연결되는 제2 단자를 갖는 저항을 포함하는, 구동기 셧다운 회로.
  4. 청구항 2에 있어서, 상기 전류원은, 상기 공급 전압에 연결되는 드레인 단자와, 상기 제2 노드에 함께 연결되는 게이트 단자 및 소스 단자를 갖는 공핍 모드 GaN FET를 포함하는, 구동기 셧다운 회로.
  5. 청구항 2에 있어서, 상기 사전-충전기 회로는, 상기 제5 GaN FET의 드레인 단자에 연결되는 제1 단자와 상기 제2 노드에 연결되는 제2 단자를 갖는 추가 저항을 더 포함하며, 상기 저항은, 상기 저항 양단의 전압이 상기 제3 GaN FET의 스레시홀드 전압 미만이도록 하는 저항값을 갖는, 구동기 셧다운 회로.
  6. 청구항 2에 있어서, 상기 피드백 회로는 전류 미러를 포함하는, 구동기 셧다운 회로.
  7. 청구항 1에 있어서, 상기 비교기는 인버터를 포함하는, 구동기 셧다운 회로.
  8. 청구항 1에 있어서, 상기 비교기는,
    제2 노드에 연결되는 전류원;
    상기 제2 노드에 연결되는 제1 출력단으로서,
    상기 제2 노드에 연결되는 게이트 단자, 공급 전압에 연결되는 드레인 단자, 및 제3 노드에 연결되는 소스 단자를 갖는 제3 GaN FET와,
    상기 제1 노드에 연결되는 게이트 단자, 상기 제3 노드에 연결되는 드레인 단자, 및 접지에 연결되는 소스 단자를 갖는 제4 GaN FET를 포함하는 상기 제1 출력단;
    상기 제2 노드 및 제3 노드에 연결되는 피드백 회로로서, 상기 제3 노드 상의 미리 결정된 전압을 유지하기 위한 상기 피드백 회로; 및
    상기 제1 출력단에 연결되는 제2 출력단으로서,
    상기 제3 노드에 연결되는 게이트 단자, 상기 공급 전압에 연결되는 드레인 단자, 및 상기 출력 노드에 연결되는 소스 단자를 갖는 제5 GaN FET와,
    상기 제1 노드에 연결되는 게이트 단자, 상기 출력 노드에 연결되는 드레인 단자, 및 접지에 연결되는 소스 단자를 갖는 제6 GaN FET를 포함하는 상기 제2 출력단을 포함하는, 구동기 셧다운 회로.
  9. 청구항 8에 있어서, 상기 전류원은 상기 제2 노드에 연결되는 제1 단자와 상기 공급 전압에 연결되는 제2 단자를 갖는 저항을 포함하는, 구동기 셧다운 회로.
  10. 청구항 8에 있어서, 상기 전류원은, 상기 공급 전압에 연결되는 드레인 단자와, 상기 제2 노드에 함께 연결되는 게이트 단자 및 소스 단자를 갖는 공핍 모드 GaN FET를 포함하는, 구동기 셧다운 회로.
  11. 청구항 8에 있어서, 상기 비교기는, 상기 제5 GaN FET의 드레인 단자에 연결되는 제1 단자와 상기 제2 노드에 연결되는 제2 단자를 갖는 저항을 더 포함하며, 상기 저항은, 상기 저항 양단의 전압이 상기 제3 GaN FET의 스레시홀드 전압 미만이도록 하는 저항값을 갖는, 구동기 셧다운 회로.
  12. 청구항 8에 있어서, 상기 피드백 회로는 전류 미러를 포함하는, 구동기 셧다운 회로.
  13. 청구항 1에 있어서, 상기 게이트 구동기 회로는 상기 입력 노드에서 입력 전류를 수신하도록 구성되며,
    상기 입력 노드에 연결되는 저장 커패시터; 및
    상기 입력 노드, 상기 출력 노드, 및 제2 노드에 연결되는 펄스 제어기 회로로서,
    상기 제어 신호와 긴급 셧다운 신호를 수신하며,
    상기 제어 신호와 상기 긴급 셧다운 신호를 기반으로 하여 전력 트랜지스터를 구동하도록 구성되는 상기 펄스 제어기 회로를 포함하며,
    상기 전력 트랜지스터는 상기 제2 노드에 연결되는 게이트 단자, 제2 공급 전압에 연결되는 드레인 단자, 및 접지에 연결되는 소스 단자를 갖는 제3 GaN FET를 포함하며, 상기 제2 공급 전압은 상기 제1 공급 전압보다 큰, 구동기 셧다운 회로.
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