KR20210044987A - Solar cell and method for manufacturing the same - Google Patents

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Abstract

According to an embodiment of the present invention, provided is a solar cell which comprises: a semiconductor substrate; a first conductivity type region composed of a semiconductor layer; a second conductivity type region composed of a doped region constituting a part of the semiconductor substrate; and first and second electrodes respectively electrically connected to the first and second conductivity type regions, wherein a passivation layer positioned over the first or second conductivity type region includes an aluminum oxide layer, and an opening passing through the passivation layer includes a plurality of through holes locally corresponding to the electrode. Therefore, efficiency and reliability of the solar cell can be improved.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}A solar cell and its manufacturing method TECHNICAL FIELD

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell with improved structure and a method for manufacturing the same.

반도체 기판의 적어도 일면 위에 도펀트를 구비한 반도체층을 형성하여 이를 도전형 영역으로 사용하는 태양 전지가 제안되어 사용되고 있다. 태양 전지의 패시베이션 특성은 태양 전지의 효율에 큰 영향을 미치므로 태양 전지의 패시베이션 특성을 향상하기 위한 다양한 방법이 제안되고 있다. A solar cell has been proposed and used in which a semiconductor layer having a dopant is formed on at least one surface of a semiconductor substrate and used as a conductivity type region. Since the passivation characteristics of the solar cell have a great influence on the efficiency of the solar cell, various methods for improving the passivation characteristics of the solar cell have been proposed.

미국등록특허 제9,716,204호에는 서로 다른 캐리어를 수집하는 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하고 수소 가스 분위기에서 수소를 주입하여 패시베이션하는 태양 전지의 제조 방법이 개시되어 있다. 그러나 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하면 반도체 기판과의 계면 특성이 저하되어 태양 전지의 효율을 향상시키는데 한계를 가질 수 있다. 그리고 수소 가스 분위기를 이용한 수소 주입에 의한 수소 주입 효과가 크지 않을 수 있다. 또한 후면에 전극이 전체적으로 형성되어 후면에 패시베이션 특성을 향상하기 위한 층, 구조 등이 구비되지 않는다. U.S. Patent No. 9,716,204 discloses a method of manufacturing a solar cell in which first and second conductivity-type regions for collecting different carriers are formed as semiconductor layers each having a dopant, and hydrogen is injected in a hydrogen gas atmosphere to passivate. have. However, when the first and second conductivity-type regions are formed of a semiconductor layer each having a dopant, the interface characteristics with the semiconductor substrate are deteriorated, and thus there may be a limit to improving the efficiency of the solar cell. In addition, the effect of hydrogen injection by hydrogen injection using a hydrogen gas atmosphere may not be significant. In addition, since the electrode is entirely formed on the rear surface, a layer or structure for improving passivation characteristics is not provided on the rear surface.

그리고 종래에는 특정한 구조를 가지는 태양 전지, 예를 들어, 반도체층 및 도핑 영역을 모두 구비하는 태양 전지 구조에 적합한 패시베이션층의 구조 및 이러한 구조에서 패시베이션층의 패시베이션 특성을 최대화할 수 있는 제조 공정이 제시되어 있지 않다. And conventionally, a structure of a passivation layer suitable for a solar cell having a specific structure, for example, a solar cell structure including both a semiconductor layer and a doped region, and a manufacturing process capable of maximizing the passivation characteristics of the passivation layer in this structure are presented. Not done.

미국등록특허 제9,716,204호(발명의 명칭: METHOD FOR PRODUCING A PHOTOVOLTAIC SOLAR CELL HAVING AT LEAST ONE HETEROJUNCITON PSSIVATED BY MEANS OF HYDROGEN DIFFUSION)U.S. Patent No. 9,716,204 (Name of invention: METHOD FOR PRODUCING A PHOTOVOLTAIC SOLAR CELL HAVING AT LEAST ONE HETEROJUNCITON PSSIVATED BY MEANS OF HYDROGEN DIFFUSION)

본 발명은 패시베이션 특성을 최대화하고 반도체 기판의 손상을 최소화할 수 있는 태양 전지, 그리고 이러한 구조의 태양 전지를 제조하는 공정을 단순화할 수 있는 태양 전지의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a solar cell capable of maximizing passivation characteristics and minimizing damage to a semiconductor substrate, and a method of manufacturing a solar cell capable of simplifying a process of manufacturing a solar cell having such a structure.

특히, 본 발명은 반도체 기판의 일부로 구성되는 도핑 영역 및 반도체 기판 위에 형성된 반도체층을 구비한 구조에서 도핑 영역 및 반도체층의 특성을 고려한 패시베이션층 구조 및 제조 공정을 가져 효율 및 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. In particular, the present invention has a passivation layer structure and a manufacturing process in consideration of the characteristics of the doped region and the semiconductor layer in a structure including a doped region composed of a part of a semiconductor substrate and a semiconductor layer formed on the semiconductor substrate, thereby improving efficiency and productivity. It is intended to provide a solar cell and a method of manufacturing the same.

좀더 구체적으로, 본 발명은 패시베이션층으로 알루미늄 산화물층을 구비하는 경우에 고온 공정에 의하여 알루미늄 산화물층의 패시베이션 특성이 저하되는 것을 방지할 수 있는 공정으로 제조된 태양 전지 및 이의 제조 방법을 제공하고자 한다. More specifically, the present invention is to provide a solar cell manufactured by a process capable of preventing deterioration of the passivation characteristics of the aluminum oxide layer due to a high-temperature process when an aluminum oxide layer is provided as a passivation layer, and a method of manufacturing the same. .

본 실시예 따르면 반도체층으로 구성된 제1 도전형 영역 및 도핑 영역으로 구성된 제2 도전형 영역을 포함하는 태양 전지에서 제1 또는 제2 도전형 영역 위에 위치하는 패시베이션층이 알루미늄 산화물층을 포함하여 상술한 구조를 가지는 태양 전지에서 패시베이션 특성을 향상할 수 있다. According to the present embodiment, in a solar cell including a first conductivity type region consisting of a semiconductor layer and a second conductivity type region consisting of a doped region, the passivation layer positioned on the first or second conductivity type region includes an aluminum oxide layer. Passivation characteristics can be improved in a solar cell having one structure.

이때, 패시베이션층을 관통하는 개구부가 전극에 국부적으로 대응하는 복수의 관통홀을 포함하여 반도체 기판의 손상을 최소화할 수 있다. 특히, 반도체 기판의 전면 또는 도핑 영역으로 구성된 제2 도전형 영역 또는 에미터 영역 위에 형성되는 패시베이션층을 관통하는 개구부가 전극에 국부적으로 대응하는 복수의 관통홀을 포함하여 반도체 기판의 손상을 줄일 수 있다. In this case, the opening through the passivation layer may include a plurality of through holes corresponding to the electrode locally, thereby minimizing damage to the semiconductor substrate. In particular, the opening through the passivation layer formed on the second conductivity type region or the emitter region composed of the front surface or the doped region of the semiconductor substrate includes a plurality of through holes corresponding locally to the electrode, thereby reducing damage to the semiconductor substrate. have.

그리고 전극 형성 단계 이전에 전극과 별개의 공정으로 패시베이션층을 관통하는 개구부를 형성하고 알루미늄 산화물층의 패시베이션 특성을 향상하는 어닐링 공정을 수행할 수 있다. 어닐링 공정은 패시베이션 특성을 향상할 수 있는 온도(예를 들어, 550℃ 이하, 일 예로, 400 내지 550℃)에서 수행될 수 있으며 전극 형성 단계 이전 또는 전극 형성 단계와 함께 수행될 수 있다. 개구부를 전극과 별개의 공정으로 형성하므로 개구부가 전극과 다른 평면 형상을 가지질 수 있다. 이와 같이 개구부를 전극과 별도로 형성하면 전극 형성 단계의 공정 온도를 낮출 수 있다. 이에 따라 전극은 도금에 의하여 형성된 도금층, 물리적 증기 증착에 의하여 형성된 물리적 증기 증착층, 또는 저온 소성 페이스트 물질을 포함하는 인쇄층으로 구성되는 저온 금속 전극층을 구성될 수 있다. 예를 들어, 전극 형성 단계의 공정 온도가 550℃ 이하(일 예로, 400℃ 이하)이거나 어닐링 공정의 공정 온도보다 낮을 수 있다. 이에 의하여 고온 공정에 의한 알루미늄 산화물층의 패시베이션 특성 저하를 방지 또는 최소화할 수 있다. In addition, before the electrode formation step, an annealing process of forming an opening penetrating through the passivation layer and improving the passivation property of the aluminum oxide layer may be performed in a process separate from the electrode. The annealing process may be performed at a temperature capable of improving passivation characteristics (eg, 550° C. or less, for example, 400 to 550° C.), and may be performed before the electrode forming step or together with the electrode forming step. Since the opening is formed by a process separate from the electrode, the opening may have a different planar shape from the electrode. If the opening is formed separately from the electrode as described above, the process temperature in the electrode formation step can be lowered. Accordingly, the electrode may be formed of a low-temperature metal electrode layer composed of a plating layer formed by plating, a physical vapor deposition layer formed by physical vapor deposition, or a printed layer including a low-temperature baking paste material. For example, the process temperature of the electrode formation step may be 550° C. or less (for example, 400° C. or less) or may be lower than the process temperature of the annealing process. Accordingly, it is possible to prevent or minimize a decrease in passivation characteristics of the aluminum oxide layer due to a high-temperature process.

이러한 개구부는 레이저를 이용하는 레이저 어블레이션 공정 또는 식각 물질을 이용하는 식각 공정에 의하여 형성될 수 있다. 제1 도전형 영역 위에 위치하는 패시베이션층에 형성되는 개구부를 레이저 어블레이션 공정으로 형성하면, 제1 도전형 영역은, 제1 개구부에 대응하는 제1 부분과, 제1 부분 외의의 부분으로서 제1 부분과 다른 결정성을 가지는 제2 부분을 포함할 수 있다. These openings may be formed by a laser ablation process using a laser or an etching process using an etching material. When an opening formed in the passivation layer positioned over the first conductivity type region is formed by a laser ablation process, the first conductivity type region is a first portion corresponding to the first opening and a portion other than the first portion. It may include a second portion having a crystallinity different from the portion.

본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역 및 반도체층으로 구성된 제1 도전형 영역을 구비하여 반도체 기판의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지의 특성을 향상할 수 있다. 이러한 구조에서 패시베이션층이 알루미늄 산화물층을 구비하여 전계 효과 패시베이션 또는 수소 주입층으로 작용하여 패시베이션 특성을 향상할 수 있다. In this embodiment, a second conductivity-type region consisting of a doped region and a first conductivity-type region consisting of a semiconductor layer are provided to minimize the incidence of light from the front surface of the semiconductor substrate, and the deterioration of recombination characteristics due to the first conductivity-type region is minimized. can do. Accordingly, the characteristics of the solar cell can be improved. In such a structure, the passivation layer includes an aluminum oxide layer to act as a field effect passivation or hydrogen injection layer, thereby improving passivation characteristics.

이때, 알루미늄 산화물층의 패시베이션 특성을 최대화할 수 있는 최적 온도에서 어닐링 공정을 수행하고 후속하여 수행되는 전극 형성 단계를 저온 공정으로 수행하여 고온 공정에 의한 알루미늄 산화물층의 패시베이션 특성의 열화를 최소화할 수 있다. 이에 의하여 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성을 최대로 구현할 수 있다. 이에 따라 태양 전지의 개방 전압을 향상할 수 있으며 태양 전지의 효율 및 신뢰성을 향상할 수 있으며, 이를 간단한 공정으로 수행할 수 있다. At this time, the annealing process is performed at an optimum temperature to maximize the passivation characteristics of the aluminum oxide layer, and the subsequent electrode formation step is performed as a low-temperature process, thereby minimizing deterioration of the passivation characteristics of the aluminum oxide layer due to the high-temperature process. have. Accordingly, the passivation characteristics of the passivation layer including the aluminum oxide layer can be maximized. Accordingly, the open circuit voltage of the solar cell can be improved, the efficiency and reliability of the solar cell can be improved, and this can be performed with a simple process.

일 예로, 제1 도전형 영역 위에 위치한 제1 패시베이션층이 제1 알루미늄 산화물층을 구비하여, 제1 알루미늄 산화물층에 의한 수소 패시베이션 효과를 구현할 수 있다. 또한, 제2 도전형 영역 또는 p형 영역 위에 위치한 제2 패시베이션층이 제2 알루미늄 산화물층을 구비하여, 제2 알루미늄 산화물층에 의하여 전계 효과 패시베이션을 구현할 수 있다. 이와 같이 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려한 물질 및 적층 구조로 제1 및 제2 패시베이션층을 구성하여 태양 전지의 패시베이션 특성 및 효율을 향상할 수 있다. 특히, 제1 알루미늄 산화물층과 제2 알루미늄 산화물층은 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가질 수 있다. 이때, 제1 패시베이션층과 제2 패시베이션층이 동일한 적층 구조를 가져 제조 공정을 단순화할 수 있다.As an example, the first passivation layer positioned on the first conductivity type region includes the first aluminum oxide layer, and thus a hydrogen passivation effect due to the first aluminum oxide layer may be implemented. In addition, since the second passivation layer positioned on the second conductivity-type region or the p-type region includes the second aluminum oxide layer, field effect passivation may be implemented by the second aluminum oxide layer. In this way, the first and second passivation layers are formed with a material and a stacked structure that considers all of the crystal structure, junction structure, and conductivity type of the first and second conductivity type regions, thereby improving the passivation characteristics and efficiency of the solar cell. . In particular, the first aluminum oxide layer and the second aluminum oxide layer implement different passivations in consideration of all of the crystal structures, junction structures, and conductivity types of the first and second conductivity type regions, but may have the same material. In this case, since the first passivation layer and the second passivation layer have the same stacked structure, the manufacturing process can be simplified.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다.
도 3의 (a)는 도 2의 A 부분에 해당하는 제2 전극 및 제2 개구부의 형상을 개략적으로 표시한 평면도이고, 도 3의 (b)는 도 2의 A 부분에 해당하는 제1 전극 및 제1 개구부의 형상을 개략적으로 표시한 평면도이다.
도 4는 본 발명의 일 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 다른 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 6은 결함에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다.
도 7은 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 8은 패시베이션층의 물질에 따른 암시 개방 전압을 도시한 그래프이다.
도 9는 본 발명의 일 변형예에 따른 태양 전지의 일부를 도시한 부분 평면도이다.
도 10은 본 발명의 다른 변형예에 따른 태양 전지의 일부를 도시한 부분 평면도이다.
도 11은 본 발명의 또 다른 변형예에 따른 태양 전지를 개략적으로 도시한 전면 평면도이다.
도 12는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 또 다른 변형예에 따른 태양 전지의 일부를 개략적으로 도시한 부분 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 17은 실시예 1에 따른 태양 전지의 암시 개방 전압을 나타낸 그래프이다.
도 18은 비교예 1에 따른 태양 전지의 암시 개방 전압을 나타낸 그래프이다.1 is a schematic cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a schematic plan view of the solar cell shown in FIG. 1.
FIG. 3(a) is a plan view schematically showing the shape of the second electrode and the second opening corresponding to part A of FIG. 2, and FIG. 3(b) is a first electrode corresponding to part A of FIG. 2 And a plan view schematically showing the shape of the first opening.
4 is a schematic cross-sectional view of a solar cell according to a modified example of the present invention.
5 is a schematic cross-sectional view of a solar cell according to another modified example of the present invention.
6 is a schematic diagram illustrating a recombination model due to a defect and a fixed charge passivation for preventing the recombination model.
7 is a diagram illustrating a band diagram of a semiconductor substrate, a tunneling layer, and a first conductivity type region in a solar cell according to an exemplary embodiment of the present invention.
8 is a graph showing an implicit open-circuit voltage according to a material of a passivation layer.
9 is a partial plan view showing a part of a solar cell according to a modified example of the present invention.
10 is a partial plan view showing a part of a solar cell according to another modified example of the present invention.
11 is a front plan view schematically showing a solar cell according to another modified example of the present invention.
12 is a flowchart of a method of manufacturing a solar cell according to an embodiment of the present invention.
13A to 13K are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
14 is a partial cross-sectional view schematically showing a part of a solar cell according to another modified example of the present invention.
15 is a schematic cross-sectional view of a solar cell according to another embodiment of the present invention.
16 is a flowchart of a method of manufacturing a solar cell according to another embodiment of the present invention.
17 is a graph showing an implicit open-circuit voltage of a solar cell according to Example 1. FIG.
18 is a graph showing an implicit open-circuit voltage of a solar cell according to Comparative Example 1.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.In the drawings, in order to clearly and briefly describe the present invention, illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for identical or extremely similar parts throughout the specification. In addition, in the drawings, the thickness and width are enlarged or reduced in order to clarify the description. However, the thickness and width of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.In addition, when a certain part "includes" another part throughout the specification, the other part is not excluded and other parts may be further included unless otherwise stated. Further, when a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where the other part is located in the middle. When a part such as a layer, a film, a region, or a plate is "directly over" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.Hereinafter, a solar cell and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the present specification, the expressions "first" or "second" are used for distinction from each other, and the present invention is not limited thereto.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다. 그리고 도 3의 (a)는 도 2의 A 부분에 해당하는 제2 전극 및 제2 개구부의 형상을 개략적으로 표시한 평면도이고, 도 3의 (b)는 도 2의 A 부분에 해당하는 제1 전극 및 제1 개구부의 형상을 개략적으로 표시한 평면도이다. 1 is a schematic cross-sectional view of a solar cell according to an embodiment of the present invention, and FIG. 2 is a schematic plan view of the solar cell shown in FIG. 1. And Figure 3 (a) is a plan view schematically showing the shape of the second electrode and the second opening corresponding to the portion A of Figure 2, Figure 3 (b) is a first corresponding to the portion A of Figure 2 It is a plan view schematically showing the shape of the electrode and the first opening.

도 1 내지 도 3을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 제1 면(일 예로, 후면) 위에 형성되는 다결정 실리콘층으로 구성된 제1 도전형 영역(20)과, 반도체 기판(110)의 제2 면(일 예로, 전면)에서 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역(30)과, 제1 도전형 영역(20) 위에 위치하는 제1 패시베이션층(22)과, 제2 도전형 영역(30) 위에 위치하는 제2 패시베이션층(32)과, 제1 패시베이션층(22)을 관통하는 제1 개구부(102)를 통하여 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 패시베이션층(32)을 관통하는 제2 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함한다. 여기서, 제1 및 제2 패시베이션층(22, 32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함한다. 이를 좀더 상세하게 설명한다.1 to 3, the solar cell 100 according to the present embodiment includes a semiconductor substrate 110 and a polycrystalline silicon layer formed on a first surface (for example, the rear surface) of the semiconductor substrate 110. A second conductivity type region 30 constituted by a configured first conductivity type region 20 and a doped region constituting a part of the semiconductor substrate 110 on a second surface (for example, the front surface) of the semiconductor substrate 110 , Penetrating through the first passivation layer 22 positioned over the first conductivity type region 20, the second passivation layer 32 positioned over the second conductivity type region 30, and the first passivation layer 22 The first electrode 42 electrically connected to the first conductivity type region 20 through the first opening 102 and the second opening 104 penetrating the second passivation layer 32. And a second electrode 44 electrically connected to the conductivity type region 30. Here, at least one of the first and second passivation layers 22 and 32 includes aluminum oxide layers 22a and 32a. This will be described in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.The semiconductor substrate 110 may be formed of a crystalline semiconductor. For example, the semiconductor substrate 110 may be formed of a single crystal or polycrystalline semiconductor (for example, single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). In this way, when the semiconductor substrate 110 is composed of a single crystal semiconductor (eg, single crystal silicon), the solar cell 100 constitutes a single crystal semiconductor solar cell (eg, a single crystal silicon solar cell). The solar cell 100 based on the semiconductor substrate 110 made of a crystalline semiconductor having high crystallinity and low defects may have excellent electrical characteristics.

반도체 기판(110)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 제1 및 제2 도전형 영역(20, 30)은 베이스 영역(10)과 다른 도전형을 가지거나, 베이스 영역(10)과 동일한 도전형을 가지면서 베이스 영역(10)보다 높은 도핑 농도를 가진다. 일 예로, 베이스 영역(10)이 제1 도전형(일 예로, n형 도전형)을 가질 수 있다. The semiconductor substrate 110 may include a base region 10 having a first or second conductivity type by including a first or second conductivity type dopant at a relatively low doping concentration. The first and second conductivity-type regions 20 and 30 have a different conductivity type than the base region 10 or have the same conductivity type as the base region 10 and have a higher doping concentration than the base region 10. . As an example, the base region 10 may have a first conductivity type (for example, an n-type conductivity type).

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 본 실시예에서 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 형성된 요철(112, 114)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 및/또는 후면에 요철(112, 114)이 형성되면, 반도체 기판(110)의 전면 및/또는 후면을 통하여 입사되는 광의 반사도를 저하할 수 있다. 따라서 베이스 영역(10)과 제2 도전형 영역(30)에 의하여 형성된 pn 접합에 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.The front surface and/or the rear surface of the semiconductor substrate 110 may be textured to have irregularities. In this embodiment, the front surface and/or the rear surface of the semiconductor substrate 110 may have irregularities 112 and 114 formed by texturing. When the irregularities 112 and 114 are formed on the front and/or rear surfaces of the semiconductor substrate 110 by such texturing, the reflectivity of light incident through the front and/or rear surfaces of the semiconductor substrate 110 may be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the second conductivity type region 30 can be increased, thereby minimizing light loss.

좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 4에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되고 반도체 기판(110)의 후면에 제2 요철(114)이 구비되지 않을 수 있다. 다른 변형예로, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되지 않고 반도체 기판(110)의 후면에 제2 요철(114)이 구비될 수도 있다. 또 다른 변형예로, 반도체 기판(110)에 제1 요철(112) 및 제2 요철(114)이 구비되지 않을 수도 있다. More specifically, in this embodiment, the irregularities 112 and 114 are formed on the first irregularities 112 formed on the front surface (front surface) of the semiconductor substrate 110 and the rear surface (rear surface surface) of the semiconductor substrate 110. It may include a second unevenness 114 to be formed. Accordingly, it is possible to prevent both reflection of light incident on the front and rear surfaces of the semiconductor substrate 110, thereby effectively reducing light loss in the solar cell 100 having a bi-facial structure as in this embodiment. Can decrease. However, the present invention is not limited thereto. As a modified example, as shown in FIG. 4, the first irregularities 112 may be provided on the front surface of the semiconductor substrate 110 and the second irregularities 114 may not be provided on the rear surface of the semiconductor substrate 110. . As another modification, the first unevenness 112 may not be provided on the front surface of the semiconductor substrate 110 and the second unevenness 114 may be provided on the rear surface of the semiconductor substrate 110. As another modified example, the first unevenness 112 and the second unevenness 114 may not be provided on the semiconductor substrate 110.

반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다.The first unevenness 112 positioned on the front surface of the semiconductor substrate 110 may include a first uneven portion 112a and a second uneven portion 112b to minimize optical loss. The second uneven portion 112b is formed on the first uneven portion 112a, more specifically, on the outer surface constituting the first uneven portion 112a, and may have a size smaller than that of the first uneven portion 112a. have. Accordingly, the average size of the second uneven portion 112b may be smaller than the average size of the first uneven portion 112a, and the second uneven portion 112b is on each outer surface constituting the first uneven portion 112a. At least one or more, for example, may be located in plurality. The first uneven portion 112a and the second uneven portion 112b may be formed by different methods.

제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. 이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다. The outer surface of the first uneven portion 112a may be formed of specific crystal surfaces. For example, the first uneven portion 112a may have an approximate pyramid shape formed by four outer surfaces that are (111) surfaces. The first uneven portion 112a may be formed by anisotropic etching by wet etching. When the first uneven portion 112a is formed by wet etching, the first uneven portion 112a can be formed in a short time by a simple process. The process of forming the first uneven portion 112a by wet etching will be described in more detail later.

제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 미세한 크기를 가지면서 형성될 수 있다. 제2 요철부(112b)은 뾰족한 단부를 가질 수 있는데, 본 발명이 이에 한정되는 것은 아니며 제2 요철부(112b)가 라운드진 단부를 가질 수도 있다. 제2 요철부(112b)의 평균 크기가 제1 요철부(112a)의 평균 크기보다 작을 수 있다. 그리고 제2 요철부(112b)의 크기 편차가 제1 요철부(112a)의 크기 편차보다 작을 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각을 기본으로 하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다. 이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, IRE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다. The second uneven portion 112b may be formed while having a fine size on the outer surface (eg, (111) surface) of the first uneven portion 112a. The second uneven portion 112b may have a pointed end, but the present invention is not limited thereto, and the second uneven portion 112b may have a rounded end. The average size of the second uneven portion 112b may be smaller than the average size of the first uneven portion 112a. In addition, a size deviation of the second uneven portion 112b may be smaller than a size deviation of the first uneven portion 112a. This is also because the average size of the second uneven portion 112b is smaller, and it is also because the process of the second uneven portion 112b is performed based on isotropic etching. As described above, in this embodiment, the uniform and fine second uneven portion 112b is formed on the outer surface of the first uneven portion 112a. The second uneven portion 112b may be formed by isotropic etching by dry etching. As the dry etching, for example, reactive ion etching (IRE) may be used. By reactive ion etching, the second uneven portion 112b may be finely and uniformly formed.

본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a)를 구비할 수 있다. 제2 요철(114)의 제1 요철부(114a)에 대해서는 제1 요철(112)의 제1 요철부(112a)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다. In this embodiment, the second unevenness 114 formed on the rear surface of the semiconductor substrate 110 may include a first unevenness portion 114a. For the first uneven portion 114a of the second unevenness 114, since the description of the first uneven portion 112a of the first unevenness 112 may be applied as it is, a detailed description thereof will be omitted. As described above, if the second unevenness 114 of the semiconductor substrate 110 has only the first unevenness portion 114a and has a different shape from the first unevenness 112 having the first and second unevennesses 112a and 112b, , The first unevenness 112 can effectively prevent reflection on the front surface of the semiconductor substrate 110 with a large incident amount of light, and the second unevenness 114 has a simple structure to manufacture the solar cell 100 The process can be simplified.

본 발명이 상술한 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다. 그리고 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a) 및 제2 요철부(112b) 중 적어도 하나를 구비하지 않거나, 제2 요철(114)이 제1 요철부(114a) 이외의 다른 요철을 구비하거나, 그 외에도 제1 요철(112) 및 제2 요철(114)이 다른 형상, 형태 등을 가질 수 있다. The present invention is not limited to the shape, average size, size deviation, etc. of the first uneven portion 112a, the second uneven portion 112b, and the first uneven portion 114a, and the first uneven portion 112a, The shape, average size, and size deviation of the second uneven portion 112b and the first uneven portion 114a may be variously modified. In addition, the first irregularities 112 formed on the front surface of the semiconductor substrate 110 do not include at least one of the first irregularities 112a and the second irregularities 112b, or the second irregularities 114 are the first irregularities. Other irregularities other than the portion 114a may be provided, or the first irregularities 112 and the second irregularities 114 may have different shapes, shapes, and the like.

제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 다른 도전형을 가지는 하나의 영역은 에미터 영역의 적어도 일부를 구성한다. 에미터 영역은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성한다. 제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 동일한 도전형을 가지는 다른 하나는 전계(surface field) 영역의 적어도 일부를 구성한다. 전계 영역은 반도체 기판(110)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 전계를 형성한다. One of the first and second conductivity-type regions 20 and 30 having a conductivity type different from that of the base region 10 constitutes at least a part of the emitter region. The emitter region forms a pn junction with the base region 10 to generate carriers through photoelectric conversion. The other one of the first and second conductivity type regions 20 and 30 having the same conductivity type as the base region 10 constitutes at least a part of a surface field region. The electric field region forms an electric field that prevents carrier loss due to recombination on the surface of the semiconductor substrate 110.

이때, 제1 또는 제2 도전형 영역(20, 30)에 포함되는 제1 또는 제2 도전형 도펀트로는 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, p형 도펀트가 보론(B)이고 n형 도펀트가 인(P)일 수 있다. In this case, as the first or second conductivity-type dopant included in the first or second conductivity-type regions 20 and 30, various materials capable of representing n-type or p-type may be used. Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) can be used as the p-type dopant, and phosphorus (P), arsenic (As), and bismuth are the n-type dopants. Group 5 elements, such as (Bi) and antimony (Sb), can be used. For example, the p-type dopant may be boron (B) and the n-type dopant may be phosphorus (P).

일 예로, 베이스 영역(10)은 제1 도전형(일 예로, n형)일 수 있고, 제1 도전형 영역(20)이 제1 도전형(일 예로, n형)이고 제2 도전형 영역(30)이 제2 도전형(일 예로, p형)일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제2 도전형 영역(30)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)이 제2 도전형 또는 p형을 가지는 것도 가능하다. As an example, the base region 10 may be of a first conductivity type (for example, n-type), and the first conductivity-type region 20 is a first conductivity type (for example, n-type) and a second conductivity type region (30) may be of the second conductivity type (for example, p-type). Then, the second conductivity-type region 30 forming the pn junction with the base region 10 has a p-type. When light is irradiated to the pn junction, electrons generated by the photoelectric effect move toward the rear surface of the semiconductor substrate 110 and are collected by the first electrode 42, and holes are moved toward the front surface of the semiconductor substrate 110 and are removed. It is collected by two electrodes 44. This generates electrical energy. Then, holes, which have a slower movement speed than electrons, move to the front surface of the semiconductor substrate 110 rather than the rear surface, thereby improving conversion efficiency. However, the present invention is not limited thereto, and the base region 10 may have a second conductivity type or a p type.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 도전형을 가지는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성할 수 있다. A second conductivity type region 30 having a conductivity type opposite to that of the base region 10 may be formed on the front side of the semiconductor substrate 110. The second conductivity type region 30 may form a pn junction with the base region 10 to form an emitter region that generates carriers through photoelectric conversion.

본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.In this embodiment, the second conductivity type region 30 may be formed of a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductivity type region 30 may be formed of a crystalline semiconductor including the second conductivity type dopant. For example, the second conductivity type region 30 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. As described above, when the second conductivity type region 30 forms a part of the semiconductor substrate 110, the bonding property with the base region 10 may be improved.

본 실시예에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)이 반도체 기판(110)의 전면 쪽에 전체적으로 형성된다. 이에 따라 반도체 기판(110)의 전면 쪽에 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층이 위치하지 않도록 한다. 반도체층은 광 투과도가 낮아 반도체 기판(110) 위에 반도체층이 위치하는 경우에는 반도체층에 의하여 광 손실이 발생할 수 있다. 본 실시예에서는 반도체 기판(110) 내에 도핑 영역으로 구성된 제2 도전형 영역(30)을 형성하여 반도체 기판(110)의 전면에 반도체층이 위치할 경우의 문제를 방지할 수 있다. In this embodiment, the second conductivity type region 30 constituted by the doped region is entirely formed on the front side of the semiconductor substrate 110. Accordingly, a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 is not positioned on the front side of the semiconductor substrate 110. When the semiconductor layer has low light transmittance and the semiconductor layer is positioned on the semiconductor substrate 110, light loss may occur due to the semiconductor layer. In the present exemplary embodiment, the second conductivity type region 30 formed of a doped region is formed in the semiconductor substrate 110 to prevent a problem when the semiconductor layer is positioned on the entire surface of the semiconductor substrate 110.

도 1에서는 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 5에 도시한 바와 같이, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 즉, 제2 도전형 영역(30)이 제2 전극(44)에 대응하는 부분(좀더 정확하게는, 제2 제1 개구부(102)에 대응하는 부분)에 형성되며 상대적은 낮은 저항 또는 상대적으로 높은 제2 도전형 도펀트의 도핑 농도를 가지는 제1 영역(301)과, 그 외 부분에 위치하여 제1 영역(301)보다 높은 저항 또는 낮은 제2 도전형 도펀트의 도핑 농도를 가지는 제2 영역(302)을 포함할 수도 있다. 제1 영역(301)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 레이저(도 13j의 참조부호 106, 이하 동일)를 이용하여 개구부(104) 또는 컨택홀(104a)를 형성할 때 이에 대응하는 위치에서 제2 도전형 영역(30)에 포함된 도펀트가 확산 또는 추가적으로 활성화되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 영역(301)은 다양한 방법에 의하여 형성되어 다양한 구조 또는 형상을 가질 수 있다. 1 illustrates that the second conductivity type region 30 has a homogeneous structure having a uniform doping concentration as a whole, but the present invention is not limited thereto. As a modified example, as shown in FIG. 5, the second conductivity type region 30 may have a selective structure. That is, the second conductivity type region 30 is formed in a portion corresponding to the second electrode 44 (more precisely, a portion corresponding to the second first opening 102), and has a relatively low resistance or a relatively high A first region 301 having a doping concentration of the second conductivity type dopant, and a second region 302 positioned in the other portion and having a higher resistance or a lower doping concentration of the second conductivity type dopant than the first region 301 ) Can also be included. The first region 301 may be formed by various methods, for example, when forming the opening 104 or the contact hole 104a using a laser (reference numeral 106 in FIG. 13J, hereinafter the same). The dopant included in the second conductivity-type region 30 may be diffused or additionally activated at the position to be formed. However, the present invention is not limited thereto, and the first region 301 may be formed by various methods and may have various structures or shapes.

다시 도 1 내지 도 3을 참조하면, 반도체 기판(110)의 후면 위에 터널링층(52)이 형성될 수 있다. 터널링층(52)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 다수 캐리어(majority carrier)는 터널링층(52)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어만이 터널링층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(52)을 통과할 수 있다. 또한, 터널링층(52)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(52)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(52)은 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.Referring back to FIGS. 1 to 3, a tunneling layer 52 may be formed on the rear surface of the semiconductor substrate 110. The tunneling layer 52 acts as a barrier to electrons and holes, preventing minority carriers from passing through, and the majority carriers are accumulated in a portion adjacent to the tunneling layer 52. Only a plurality of carriers having a certain energy or more can pass through the tunneling layer 52. In this case, a plurality of carriers having a certain energy or more can easily pass through the tunneling layer 52 due to the tunneling effect. In addition, the tunneling layer 52 may serve as a diffusion barrier preventing diffusion of the dopant in the first conductivity type region 20 to the semiconductor substrate 110. The tunneling layer 52 may include various materials through which a plurality of carriers can be tunneled. For example, the tunneling layer 52 may include oxides, nitrides, semiconductors, conductive polymers, and the like. For example, the tunneling layer 52 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, or the like. In this case, the tunneling layer 52 may be entirely formed on the rear surface of the semiconductor substrate 110. Accordingly, it can be easily formed without separate patterning.

터널링 효과를 충분하게 구현할 수 있도록 터널링층(52)의 두께가 제1 또는 제2 패시베이션층(22, 32)의 두께 또는 이들을 구성하는 각각의 절연층의 두께보다 작을 수 있다. 일 예로, 터널링층(52)의 두께가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(52)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(52)의 두께가 다양한 값을 가질 수 있다. The thickness of the tunneling layer 52 may be smaller than the thickness of the first or second passivation layers 22 and 32 or the thickness of each insulating layer constituting the first or second passivation layers 22 and 32 so as to sufficiently implement the tunneling effect. For example, the thickness of the tunneling layer 52 may be 10 nm or less, and may be 0.5 nm to 10 nm (more specifically, 0.5 nm to 5 nm, for example, 1 nm to 4 nm). If the thickness of the tunneling layer 52 exceeds 10 nm, tunneling does not occur smoothly and the solar cell 100 may not operate. If the thickness of the tunneling layer 52 is less than 0.5 nm, the tunneling layer 52 of a desired quality It may be difficult to form. In order to further improve the tunneling effect, the thickness of the tunneling layer 52 may be 0.5 nm to 5 nm (more specifically, 1 nm to 4 nm). However, the present invention is not limited thereto, and the thickness of the tunneling layer 52 may have various values.

터널링층(52) 위에 제1 도전형 영역(20)이 위치할 수 있다. 이때, 제1 도전형 영역(20)은 베이스 영역(10)과 동일한 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 터널링층(52) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조(일 예로, 다결정 구조)를 가지는 반도체층(일 예로, 다결정 실리콘층)으로 구성될 수 있다. The first conductivity type region 20 may be positioned on the tunneling layer 52. In this case, the first conductivity type region 20 may include a semiconductor (for example, silicon) including the same first conductivity type dopant as the base region 10. In this embodiment, the first conductivity type region 20 is formed separately from the semiconductor substrate 110 on the semiconductor substrate 110 (more specifically, on the tunneling layer 52), and a first conductivity type dopant is doped. It is composed of a semiconductor layer. Accordingly, the first conductivity type region 20 is a semiconductor layer (for example, a polycrystalline silicon layer) having a different crystal structure (for example, a polycrystalline structure) from the semiconductor substrate 110 so that it can be easily formed on the semiconductor substrate 110. ).

제1 도전형 영역(20)은 후면 전계를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. The first conductivity type region 20 forms a rear electric field to form a rear electric field region that prevents loss of carriers due to recombination on the surface of the semiconductor substrate 110 (more precisely, the rear surface of the semiconductor substrate 110). do.

본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 위에 위치한 터널링층(52) 위에서 전체적으로 형성된다. 제1 도전형 영역(20)이 터널링층(52) 위에 형성되어 반도체 기판(110)에 형성되는 도핑 영역을 줄일 수 있으므로, 도핑 영역 형성 시 발생할 수 있는 반도체 기판(110)의 손상, 도핑 영역에 의한 표면 재결합 증가를 효과적으로 방지할 수 있다. 이에 따라 표면 재결합을 효과적으로 방지하여 태양 전지(100)의 개방 전압을 크게 향상할 수 있다. 또한, 제1 도전형 영역(20)이 전체적으로 형성되므로 별도의 패터닝 공정 등이 요구되지 않는다.In this embodiment, the first conductivity type region 20 is entirely formed on the tunneling layer 52 located on the rear surface of the semiconductor substrate 110. Since the first conductivity type region 20 is formed on the tunneling layer 52 to reduce the doped region formed on the semiconductor substrate 110, damage to the semiconductor substrate 110 that may occur when the doped region is formed, or damage to the doped region may occur. It can effectively prevent the increase in surface recombination due to. Accordingly, surface recombination can be effectively prevented and the open-circuit voltage of the solar cell 100 can be greatly improved. In addition, since the first conductivity type region 20 is formed as a whole, a separate patterning process or the like is not required.

반도체 기판(110)의 후면 위에, 좀더 정확하게는, 반도체 기판(110) 위에 위치한 제1 도전형 영역(20) 위에 제1 패시베이션층(22)이 형성되고, 제1 전극(42)이 제1 패시베이션층(22)을 관통하여(즉, 제1 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)하여 형성된다. 그리고 반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션층(32)이 형성되고, 제2 전극(44)이 제2 패시베이션층(32)을 관통하여(즉, 제2 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적으로 연결(일 예로, 접촉)하여 형성된다.A first passivation layer 22 is formed on the rear surface of the semiconductor substrate 110, more precisely, on the first conductivity type region 20 located on the semiconductor substrate 110, and the first electrode 42 is a first passivation layer. It is formed by passing through the layer 22 (ie, through the first opening 102) and electrically connecting (for example, contacting) the first conductivity type region 20. In addition, a second passivation layer 32 is formed on the entire surface of the semiconductor substrate 110, more precisely, on the second conductivity type region 30 formed in the semiconductor substrate 110, and the second electrode 44 is formed as a second electrode. It is formed by passing through the passivation layer 32 (ie, through the second opening 104) and electrically connecting (for example, contacting) the second conductivity type region 30.

제1 패시베이션층(22)은 제1 전극(42)에 대응하는 제1 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 후면 위에서 전체적으로 형성될 수 있다. 제2 패시베이션층(32)은 제2 전극(44)에 대응하는 제2 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 전면 위에서 전체적으로 형성될 수 있다. The first passivation layer 22 may be substantially entirely formed on the rear surface of the semiconductor substrate 110 except for the first opening 102 corresponding to the first electrode 42. The second passivation layer 32 may be substantially formed entirely on the entire surface of the semiconductor substrate 110 except for the second opening 104 corresponding to the second electrode 44.

본 실시예에서 제1 패시베이션층(22) 및 제2 패시베이션층(32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 좀더 구체적으로, 제1 및 제2 도전형 영역(20, 30) 중 하나로서 p형을 가지는 p형 영역 위에 위치하는 제1 또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 이에 더하여, 제1 및 제2 도전형 영역(20, 30) 중 하나로서 n형을 가지는 n형 영역 위에 위치하는 제1 또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 알루미늄 산화물층(22a, 32a)은 p형 영역 위에 형성되어 고정 전하를 이용하여 재결합을 방지하는 고정 전하 패시베이션층으로서의 역할을 할 수 있고, n형 영역 또는 p형 영역 위에 형성되어 제1 또는 제2 도전형 영역(20, 30)에 수소를 주입하여 수소 패시베이션을 구현하는 수소 주입층으로서의 역할을 할 수 있다. In this embodiment, at least one of the first passivation layer 22 and the second passivation layer 32 may include aluminum oxide layers 22a and 32a. More specifically, the first or second passivation layers 22 and 32 positioned on the p-type region having a p-type as one of the first and second conductivity-type regions 20 and 30 are aluminum oxide layers 22a and 32a. ) Can be included. In addition, the first or second passivation layers 22 and 32 positioned on the n-type region having an n-type as one of the first and second conductivity-type regions 20 and 30 are formed of the aluminum oxide layers 22a and 32a. It may include. The aluminum oxide layers 22a and 32a are formed on the p-type region to serve as a fixed charge passivation layer that prevents recombination using fixed charges, and is formed on the n-type region or the p-type region to form the first or second Hydrogen is injected into the conductive regions 20 and 30 to serve as a hydrogen injection layer implementing hydrogen passivation.

일 예로, 본 실시예에서는 제1 도전형 영역(20)이 n형 영역이고, 제2 도전형 영역(30)이 p형 영역이며, 제1 패시베이션층(22)이 제1 도전형 영역(20) 위에 차례로 위치하며 수소를 가지는 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)을 포함하고, 제2 패시베이션층(32)이 제2 도전형 영역(30) 위에 차례로 위치하는 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)을 포함한다. 여기서, 제1 유전층(22b)은 제1 알루미늄 산화물층(22a)과 다른 물질을 포함할 수 있고, 제2 유전층(32b)은 제2 알루미늄 산화물층(32a)과 다른 물질을 포함할 수 있다. For example, in this embodiment, the first conductivity-type region 20 is an n-type region, the second conductivity-type region 30 is a p-type region, and the first passivation layer 22 is the first conductivity-type region 20. ) Second aluminum which is sequentially positioned on the first aluminum oxide layer 22a and the first dielectric layer 22b having hydrogen, and wherein the second passivation layer 32 is sequentially positioned on the second conductivity type region 30 It includes an oxide layer 32a and a second dielectric layer 32b. Here, the first dielectric layer 22b may include a material different from the first aluminum oxide layer 22a, and the second dielectric layer 32b may include a material different from the second aluminum oxide layer 32a.

제1 및 제2 알루미늄 산화물층(22a, 32a)은 기본적으로 실리콘 등의 반도체 기판(110) 또는 반도체층의 계면의 결함을 제거하여 계면 결함 밀도(interface defect density, Dit)를 저감할 수 있다. The first and second aluminum oxide layers 22a and 32a basically remove defects at the interface of the semiconductor substrate 110 or the semiconductor layer, such as silicon, thereby reducing an interface defect density (Dit).

그리고 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 기본적으로 알루미늄과 산소를 포함하는 알루미늄 산화물로 구성되지만 서로 다른 역할을 수행할 수 있다. 제1 알루미늄 산화물층(22a)은 반도체 기판(110)의 후면 쪽에서 반도체층(예를 들어, 다결정 반도체층, 특히 n형 도전형을 가지는 다결정 반도체층)인 제1 도전형 영역(20) 위에 위치하고, 제2 알루미늄 산화물층(32a)은 반도체 기판(110)의 전면 쪽에서 반도체 기판(110)의 일부로 구성되는 제2 도전형 영역(30) 위에 위치하여 차이가 있기 때문이다. 좀더 구체적으로, 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하여 수소 패시베이션을 구현하는 수소 주입층으로서의 역할을 할 수 있다. 그리고 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 고정 전하를 이용하여 재결합을 방지하는 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이에 대해서는 제1 유전층(22b) 및 제2 유전층(32b)을 설명한 이후에 좀더 상세하게 설명한다. In addition, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are basically composed of aluminum oxide containing aluminum and oxygen, but may perform different roles. The first aluminum oxide layer 22a is located on the first conductivity type region 20, which is a semiconductor layer (eg, a polycrystalline semiconductor layer, especially a polycrystalline semiconductor layer having an n-type conductivity type) from the rear side of the semiconductor substrate 110. , This is because the second aluminum oxide layer 32a is positioned on the second conductivity type region 30 formed as a part of the semiconductor substrate 110 from the front side of the semiconductor substrate 110 and thus has a difference. More specifically, the first aluminum oxide layer 22a adjacent to the first conductivity type region 20 composed of a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) is the semiconductor substrate 110 and/or the first conductivity. Injecting hydrogen into the mold region 20 may serve as a hydrogen injection layer implementing hydrogen passivation. In addition, the second aluminum oxide layer 32a positioned adjacent to the semiconductor substrate 110 (especially the p-type second conductivity type region 30) serves as a fixed charge passivation layer that prevents recombination using fixed charges. I can. This will be described in more detail after the first dielectric layer 22b and the second dielectric layer 32b are described.

제1 알루미늄 산화물층(22a) 위에 위치하는 제1 유전층(22b)은 수소 주입층으로 기능하는 제1 알루미늄 산화물층(22a)의 수소를 주입하는 어닐링 공정에서 수소가 외부로 방출되는 것을 방지하는 캡핑층(capping layer)의 역할을 수행할 수 있다. 그리고 제1 전극(42)이 일정한 패턴을 가져 양면으로 광이 입사되는 양면 수광형 구조를 가지는 경우에는 반도체 기판(110)의 후면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제1 알루미늄 산화물층(22a)을 덮어 외부의 산성 물질 등으로부터 제1 알루미늄 산화물층(22a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)을 단독으로 사용하는 경우에 비하여 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다. The first dielectric layer 22b positioned on the first aluminum oxide layer 22a is a cap that prevents hydrogen from being released to the outside during an annealing process in which hydrogen is injected into the first aluminum oxide layer 22a functioning as a hydrogen injection layer. It can serve as a capping layer. In addition, when the first electrode 42 has a double-sided light-receiving structure in which light is incident on both sides with a certain pattern, it may serve as an antireflection layer that prevents reflection of light incident on the rear surface of the semiconductor substrate 110. . In addition, it may serve as a protective layer that covers the first aluminum oxide layer 22a to protect the first aluminum oxide layer 22a from external acidic substances or the like. Accordingly, reliability is more excellent when the first aluminum oxide layer 22a is used as a laminated structure of the first aluminum oxide layer 22a and the first dielectric layer 22b compared to the case where the first aluminum oxide layer 22a is used alone.

제2 알루미늄 산화물층(32a) 위에 위치하는 제2 유전층(32b)은 반도체 기판(110)의 전면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제2 알루미늄 산화물층(32a)을 덮어 외부의 산성 물질 등으로부터 제2 알루미늄 산화물층(32a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제2 알루미늄 산화물층(32a)을 단독으로 사용하는 경우에 비하여 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다. The second dielectric layer 32b positioned on the second aluminum oxide layer 32a may serve as an antireflection layer preventing reflection of light incident on the front surface of the semiconductor substrate 110. In addition, it may serve as a protective layer covering the second aluminum oxide layer 32a to protect the second aluminum oxide layer 32a from external acidic substances or the like. Accordingly, reliability is better when the second aluminum oxide layer 32a and the second dielectric layer 32b are used as a stacked structure compared to the case where the second aluminum oxide layer 32a is used alone.

예를 들어, 제1 유전층(22b)이 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 또는 실리콘 탄화물을 포함할 수 있고, 제2 유전층(32b)이 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 또는 실리콘 탄화물을 포함할 수 있다. 일 예로, 제1 유전층(22b) 및 제2 유전층(32b)이 실리콘 질화물로 형성되면 캡핑층, 반사 방지층, 그리고 보호층의 역할을 효과적으로 수행할 수 있다. 그리고 제1 또는 제2 유전층(22b, 32b)이 수소를 일정 이상(일 예로, 1at% 이상)의 함량으로 포함하면 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, the first dielectric layer 22b may include silicon nitride, silicon oxide, silicon oxynitride, or silicon carbide, and the second dielectric layer 32b may be silicon nitride, silicon oxide, silicon oxynitride, or silicon carbide. It may include. For example, when the first dielectric layer 22b and the second dielectric layer 32b are formed of silicon nitride, they can effectively function as a capping layer, an antireflection layer, and a protective layer. In addition, when the first or second dielectric layers 22b and 32b contain hydrogen in a certain amount (eg, 1 at% or more), passivation characteristics may be more effectively improved. However, the present invention is not limited thereto.

본 실시예에서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 상술한 바와 같이 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 역할을 하는 경우에도 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그리고 제1 유전층(22b)과 제2 유전층(32b)이 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 일 예로, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 물질로 구성되되 조성 및/또는 두께가 다를 수 있다. 이는 제1 유전층(32b)과 제2 유전층(32b)을 별개의 공정에서 형성하였기 때문이다. In the present embodiment, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed simultaneously in the same process and have the same material, composition, and thickness. As described above, even when the first aluminum oxide layer 22a and the second aluminum oxide layer 32a play different roles, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are simultaneously formed. The manufacturing process can be simplified. In addition, the first dielectric layer 22b and the second dielectric layer 32b may have different materials, compositions, and/or thicknesses. For example, the first dielectric layer 22b and the second dielectric layer 32b may be made of the same material, but may have different compositions and/or thicknesses. This is because the first dielectric layer 32b and the second dielectric layer 32b are formed in separate processes.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 별개의 공정에서 형성되어 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 또는, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto. Accordingly, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed in different processes to have different materials, compositions, and/or thicknesses. Alternatively, the first dielectric layer 22b and the second dielectric layer 32b may be simultaneously formed in the same process to have the same material, composition, and thickness. Other variations are possible.

앞서 언급한 바와 같이, 동일한 물질, 조성 및 두께를 가지는 경우에도 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)과 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 서로 다른 역할을 할 수 있다. 좀더 구체적으로, 앞서 언급한 바와 같이, 제1 알루미늄 산화물층(22a)은 수소 주입층으로서의 역할을 할 수 있고, 제2 알루미늄 산화물층(32a)은 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이를 도 6 및 도 7을 참조하여 좀더 상세하게 설명한다. 참조로, 제2 알루미늄 산화물층(32a)은 추가적으로 수소 주입층으로서의 역할도 할 수 있다.As mentioned above, the first aluminum oxide layer 22a positioned adjacent to the first conductivity type region 20 composed of a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) even when having the same material, composition and thickness And the second aluminum oxide layer 32a adjacent to the semiconductor substrate 110 (especially the p-type second conductivity type region 30) may play different roles. More specifically, as mentioned above, the first aluminum oxide layer 22a may serve as a hydrogen injection layer, and the second aluminum oxide layer 32a may serve as a fixed charge passivation layer. This will be described in more detail with reference to FIGS. 6 and 7. For reference, the second aluminum oxide layer 32a may additionally serve as a hydrogen injection layer.

도 6은 결함(trap site)에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다. 도 7은 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.6 is a schematic diagram illustrating a recombination model due to a trap site and a fixed charge passivation for preventing the recombination model. 7 is a diagram illustrating a band diagram of a semiconductor substrate, a tunneling layer, and a first conductivity type region in a solar cell according to an exemplary embodiment of the present invention.

도 6을 참조하면, 결함에 의한 재결합은 가전도대(valence band)에 위치한 정공, 전도대(conduction band)에 위치한 전자, 점유되지 않은 트랩 준위(trap level)에 의하여 발생되어 패시베이션 특성을 저하시킬 수 있다. 도 6의 화살표 (1)에 도시한 바와 같이, 여기된 전자가 트랩 준위에 속박되고 도 6의 화살표 (2)에 도시한 바와 같이 트랩 준위의 전자가 정공에 결합되어 재결합이 일어날 수 있다. 그러면, 점유되지 않은 트랩 준위가 다시 존재하게 되므로 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있다. Referring to FIG. 6, recombination due to defects is generated by holes located in the valence band, electrons located in the conduction band, and unoccupied trap levels, thereby reducing passivation characteristics. have. As shown by arrow (1) of FIG. 6, the excited electrons are bound to the trap level, and as shown by arrow (2) of FIG. 6, the electrons of the trap level are bonded to the hole to cause recombination. Then, since the unoccupied trap level exists again, the process as shown in arrows (1) and (2) of FIG. 6 may be repeated, and recombination may continue to occur.

고정 전하 패시베이션은 패시베이션층에 포함된 고정 전하에 의하여 도 6의 화살표 (1)에 도시한 과정에 의하여 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다. 이 경우에는 점유되지 않은 트랩 준위가 계속하여 존재하게 되므로 다시 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 재결합이 일어날 수 있다.Fixed charge passivation prevents the occurrence of recombination of electrons and holes by releasing the binding of electrons bound to the trap level again by the process shown in arrow (1) of FIG. 6 by the fixed charge included in the passivation layer. It is to do. In this case, since the unoccupied trap level continues to exist, the process as shown in arrows (1) and (2) of FIG. 6 may be repeated again to cause recombination.

본 실시예에서와 같이 터널링층(52)에 의하여 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)이 구비되면, 도 7에 도시한 바와 같이 반도체 기판(110)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 터널 접합된다. 도 7과 같이 접합되면, 반도체 기판(110) 내의 전도대에 있는 전자는 터널링층(52)을 통과하면 제1 도전형 영역(20)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(110) 내의 정공은 터널링층(52)을 통과하지 못한다. 즉, 터널링층(52)이 정공에 대한 에너지 배리어의 역할을 하게 된다. 따라서 도 6의 화살표 (1)에 도시한 바와 같은 공정에 의하여 여기된 전자가 트랩 준위에 속박되어도, 트랩 준위에 속박된 전자가 외부의 열, 광 등의 에너지에 의하여 속박이 풀리거나 그 상태로 트랩 준위를 점유하게 되어 다른 전자가 트랩되는 것을 방지할 수 있다. 이에 따라 트랩 준위에 전자가 속박되어도 트랩 준위에 속박된 전자가 재결합되지 않으므로 고정 전하 패시베이션을 이용하여 이를 풀어내지 않아도 된다. 이에 따라 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에는 고정 전하 패시베이션이 요구되지 않는바 패시베이션층의 고정 전하의 극성을 고려하지 않아도 된다. When the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer tunneled to the semiconductor substrate 110 by the tunneling layer 52 is provided as in the present embodiment, as shown in FIG. The Fermi levels of (110) and the first conductivity type region (20) are aligned so that they have the same value and are tunnel-joined. When bonded as shown in FIG. 7, electrons in the conduction band in the semiconductor substrate 110 can easily move to the conduction band of the first conductivity type region 20 when passing through the tunneling layer 52. On the other hand, holes in the semiconductor substrate 110 cannot pass through the tunneling layer 52. That is, the tunneling layer 52 serves as an energy barrier for holes. Therefore, even if the electrons excited by the process as shown in arrow (1) of FIG. 6 are bound to the trap level, the electrons bound to the trap level are released or remain in that state due to external energy such as heat or light. By occupying the trap level, you can prevent other electrons from being trapped. Accordingly, even if electrons are bound to the trap level, the electrons bound to the trap level are not recombined, so it is not necessary to release them by using a fixed charge passivation. Accordingly, since a fixed charge passivation is not required in the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer tunnel-joined to the semiconductor substrate 110, the polarity of the fixed charge of the passivation layer does not need to be considered.

이에 따라 음의 고정 전하를 가지는 제1 알루미늄 산화물층(22a)을 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에 사용하여도 고정 전하 패시베이션에 의한 문제가 발생하지 않는다. 종래에는 알루미늄 산화물은 음의 고정 전하를 가지므로 p형 도전형을 가지는 반도체 기판에 고정 전하 패시베이션을 구현하기 위하여 주로 사용되었으며, 본 실시예에서와 같이 다결정 반도체층(특히, n형 다결정 반도체층)을 위한 패시베이션층으로 사용되지 않았다. 이는 도전형 영역의 결정 구조(일 예로, 다결정 구조) 및 접합 구조(일 예로, 터널 접합)을 고려하지 않고 고정 전하의 극성만을 고려한 것에 의한 것으로 판단된다. Accordingly, even when the first aluminum oxide layer 22a having a negative fixed charge is used in the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer, a problem due to fixed charge passivation does not occur. Conventionally, since aluminum oxide has a negative fixed charge, it has been mainly used to implement fixed charge passivation on a semiconductor substrate having a p-type conductivity type, and as in this embodiment, a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) It was not used as a passivation layer for This is judged to be due to consideration of only the polarity of the fixed charge without considering the crystal structure (for example, a polycrystalline structure) and a junction structure (for example, a tunnel junction) of the conductivity type region.

이와 같이 본 실시예에서 제1 알루미늄 산화물층(22a)은 고정 전하 패시베이션층으로서의 역할을 수행하지 않는다. 대신, 본 실시예에서 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하는 역할을 할 수 있다. 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 주입된 수소는 반도체 기판(110) 및/또는 제1 도전형 영역(20)의 결함과 결합하여 결함 밀도를 낮추는 역할을 할 수 있다. 이에 의하여 전자와 정공의 재결합을 효과적으로 방지하여 패시베이션 특성을 향상하고 태양 전지(100)의 효율을 향상할 수 있다. As described above, in this embodiment, the first aluminum oxide layer 22a does not function as a fixed charge passivation layer. Instead, in this embodiment, the first aluminum oxide layer 22a may serve to inject hydrogen into the semiconductor substrate 110 and/or the first conductivity type region 20. Hydrogen injected into the semiconductor substrate 110 and/or the first conductivity type region 20 may combine with the defects of the semiconductor substrate 110 and/or the first conductivity type region 20 to reduce the defect density. have. Accordingly, recombination of electrons and holes can be effectively prevented, thereby improving passivation characteristics and improving the efficiency of the solar cell 100.

알루미늄 산화물로 구성된 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 상대적으로 높으며 얇은 두께로도 효과적으로 수소를 주입할 수 있다. 예를 들어, 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 단위 부피당 수소 함유량보다 클 수 있다. 또는, 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 수소 주입 효과보다 우수할 수 있다. 도 8에 도시한 바와 같이, 실리콘 질화물(SiNy)을 패시베이션층으로 사용한 경우보다 알루미늄 산화물(AlOx)을 패시베이션층으로 사용한 경우에 암시 개방 전압(implied Voc)이 높은 것을 알 수 있다. 이로부터 알루미늄 산화물로 구성되는 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 실리콘 질화물로 구성된 제1 유전층(22b)의 수소 주입 효과보다 우수한 것을 알 수 있다. 특히, 반도체 기판(110)의 후면이 요철부(예를 들어, 제2 요철(114))를 구비하는 경우에 실리콘 질화물을 패시베이션층으로 사용한 경우보다 알루미늄 산화물을 패시베이션층으로 사용한 경우에 암시 개방 전압이 더 크게 높은 것을 알 수 있다. 이로부터 반도체 기판(110) 또는 제1 도전형 영역(20)에 결함이 많이 존재할 경우에 알루미늄 산화물층이 결함 밀도를 낮추는 효과가 높음을 알 수 있다. The first aluminum oxide layer 22a made of aluminum oxide has a relatively high hydrogen content per unit volume, and hydrogen can be effectively injected even with a thin thickness. For example, the hydrogen content per unit volume of the first aluminum oxide layer 22a may be greater than the hydrogen content per unit volume of the first dielectric layer 22b (eg, the first dielectric layer 22b made of silicon nitride). Alternatively, the hydrogen implantation effect of the first aluminum oxide layer 22a may be superior to the hydrogen implantation effect of the first dielectric layer 22b (eg, the first dielectric layer 22b made of silicon nitride). As shown in FIG. 8, it can be seen that the implied Voc is higher when aluminum oxide (AlOx) is used as the passivation layer than when silicon nitride (SiNy) is used as the passivation layer. From this, it can be seen that the hydrogen injection effect of the first aluminum oxide layer 22a composed of aluminum oxide is superior to the hydrogen injection effect of the first dielectric layer 22b composed of silicon nitride. In particular, when the rear surface of the semiconductor substrate 110 has an uneven portion (for example, the second unevenness 114), the implicit open-circuit voltage when aluminum oxide is used as the passivation layer than when silicon nitride is used as the passivation layer. You can see that this is much higher. From this, it can be seen that when there are many defects in the semiconductor substrate 110 or the first conductivity type region 20, the aluminum oxide layer has a high effect of lowering the defect density.

이와 같이 수소 함유량이 높고 수소 주입 효과가 우수한 제1 알루미늄 산화물층(22a)을 사용하여 수소 주입 효과를 향상할 수 있다. 제1 알루미늄 산화물층(22a)은 얇은 두께로도 우수한 수소 주입 효과를 가질 수 있고 일정 수준 이상에서는 수소 주입 효과가 포화(saturation)될 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)의 두께가 제1 유전층(22b)의 두께보다 작을 수 있다. 그러면, 수소 주입 효과를 유지하게 유지하면서도 제1 전극(42)의 형성 시 제거되어야 하는 제1 패시베이션층(22)의 두께를 줄여 제1 전극(42)의 형성 공정을 단순화하고 제1 전극(42)의 컨택 특성을 향상할 수 있다. As described above, the hydrogen injection effect can be improved by using the first aluminum oxide layer 22a having a high hydrogen content and excellent hydrogen injection effect. The first aluminum oxide layer 22a may have an excellent hydrogen injection effect even with a thin thickness, and the hydrogen injection effect may be saturated above a certain level. Accordingly, the thickness of the first aluminum oxide layer 22a may be smaller than the thickness of the first dielectric layer 22b. Then, while maintaining the hydrogen injection effect, the thickness of the first passivation layer 22 to be removed when the first electrode 42 is formed is reduced to simplify the formation process of the first electrode 42 and the first electrode 42 ) Can improve the contact characteristics.

반면, 제2 알루미늄 산화물층(32a)은 p형 도전형을 가지며 반도체 기판(110)의 일부를 구성하는 제2 도전형 영역(30) 위에 인접 위치하여 음의 고정 전하에 의하여 고정 전하 패시베이션을 구현하는 역할을 한다. 반도체 기판(110)에서는 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있음을 고려하여, 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다. On the other hand, the second aluminum oxide layer 32a has a p-type conductivity type and is located adjacent to the second conductivity type region 30 constituting a part of the semiconductor substrate 110 to implement fixed charge passivation by a negative fixed charge. Plays a role. In the semiconductor substrate 110, the process as shown in the arrows (1) and (2) of FIG. 6 is repeated, taking into account that recombination may continue to occur, so that the binding of electrons bound to the trap level is released again. This prevents the occurrence of recombination of electrons and holes.

이와 같이 본 실시예에서는 제1 및 제2 도전형 영역(20, 30)의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가지는 제1 및 제2 알루미늄 산화물층(22a, 32a)을 구비한다. 그리고 그 위에 제1 및 제2 유전층(22b, 32b)을 동일한 물질로 구비할 수 있다. 이와 같이 동일한 적층 구조를 가지는 제1 및 제2 패시베이션층(22, 32)을 구비하여 제조 공정을 단순화할 수 있다. As described above, in this embodiment, different passivations are implemented in consideration of all of the crystal structures, junction structures, and conductivity types of the first and second conductivity-type regions 20 and 30, but the first and second aluminum oxides having the same material. It has layers 22a and 32a. In addition, the first and second dielectric layers 22b and 32b may be formed of the same material thereon. As described above, the manufacturing process may be simplified by providing the first and second passivation layers 22 and 32 having the same stacked structure.

제1 및 제2 전극(42, 44)은 다양한 도전성 물질(일 예로, 금속)으로 구성되는 금속 전극층을 구비하며 다양한 형상을 가질 수 있다. 금속 전극층은 은, 구리, 니켈, 티타늄, 알루미늄, 몰리브덴, 크롬, 또는 이를 포함하는 합금 등으로 구성될 수 있다. The first and second electrodes 42 and 44 are provided with a metal electrode layer made of various conductive materials (eg, metal) and may have various shapes. The metal electrode layer may be made of silver, copper, nickel, titanium, aluminum, molybdenum, chromium, or an alloy containing the same.

도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되며 일 방향으로 형성되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. Referring to FIG. 2, the first electrode 42 may include a plurality of finger electrodes 42a that are spaced apart from each other while having a constant pitch and formed in one direction. In the drawings, the finger electrodes 42a are parallel to each other and parallel to the edge of the semiconductor substrate 110, but the present invention is not limited thereto. In addition, the first electrode 42 may include a bus bar electrode 42b formed in a direction crossing (eg, orthogonal) with the finger electrodes 42a to connect the finger electrodes 42a. Only one busbar electrode 42b may be provided, or as shown in FIG. 2, a plurality of busbar electrodes 42b may be provided while having a pitch greater than the pitch of the finger electrodes 42a. In this case, the width of the busbar electrode 42b may be larger than the width of the finger electrode 42a, but the present invention is not limited thereto. Accordingly, the width of the busbar electrode 42b may be equal to or smaller than the width of the finger electrode 42a.

제2 전극(44)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 핑거 전극(44a) 및 버스바 전극(44b)을 포함할 수 있다. 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 대해서는 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 내용이 그대로 적용될 수 있다. 제1 전극(42)의 핑거 전극(42a)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a)의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 제1 전극(42)의 버스바 전극(42b)의 폭은 제2 전극(44)의 버스바 전극(44b)의 폭과 동일할 수도 있고 서로 다를 수도 있으나, 제1 전극(42)의 버스바 전극(42b)과 제2 전극(44)의 버스바 전극(44b)은 동일한 위치에서 동일한 피치를 가지도록 배치될 수 있다. The second electrode 44 may include a finger electrode 44a and a bus bar electrode 44b respectively corresponding to the finger electrode 42a and the busbar electrode 42b of the first electrode 42. For the finger electrode 44a and the busbar electrode 44b of the second electrode 44, the contents of the finger electrode 42a and the busbar electrode 42b of the first electrode 42 may be applied as it is. The width and pitch of the finger electrodes 42a of the first electrode 42 may be the same as or different from each other. The width of the bus bar electrode 42b of the first electrode 42 may be the same as or different from the width of the bus bar electrode 44b of the second electrode 44, but the bus bar of the first electrode 42 The electrode 42b and the busbar electrode 44b of the second electrode 44 may be disposed to have the same pitch at the same position.

이와 같이 제1 및 제2 전극(42, 44)이 일정한 패턴을 가지면, 태양 전지(100)는 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하다. 그 외의 다양한 변형이 가능하다.As such, when the first and second electrodes 42 and 44 have a constant pattern, the solar cell 100 has a double-sided light-receiving structure through which light can be incident on the front and rear surfaces of the semiconductor substrate 110. Accordingly, the amount of light used in the solar cell 100 may be increased, thereby contributing to the improvement of the efficiency of the solar cell 100. However, the present invention is not limited thereto. Accordingly, the first electrode 42 and the second electrode 44 may have different planar shapes. Other variations are possible.

본 실시예에서와 같이 제1 및/또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 구비하면 패시베이션 특성을 향상하기 위하여 제1 및 제2 전극(42, 44)을 형성하는 공정 이전에 어닐링 공정을 수행한다. 이와 같이 어닐링 공정을 수행하여 패시베이션 특성을 향상시켜도 제1 및 제2 전극(42, 44)을 형성하기 위한 공정에서 이보다 높은 온도로 소성 공정 등이 수행되면 알루미늄 산화물층(22a, 32a)에 의한 패시베이션 특성이 저하될 수 있다. 특히, p형 영역(일 예로, 제2 도전형 영역(30)) 위에 위치하여 고정 전하 패시베이션층으로서의 역할을 하는 알루미늄 산화물층(22a, 32a)(일 예로, 제2 알루미늄 산화물층(32a))의 패시베이션 특성이 저하될 수 있다. 이를 고려하여 본 실시예에서는 태양 전지(100)의 제조 방법에서 공정을 개선하는데, 이와 같이 개선된 공정에 의하여 제1 및/또는 제2 패시베이션층(22, 32)에 구비되는 제1 및/또는 제2 개구부(102, 104)의 형상, 제1 및/또는 제2 전극(42, 44)의 물질, n형 영역(일 예로, 제1 도전형 영역(20))의 결정 구조 등이 변화될 수 있다. 이하에서는 제1 및/또는 제2 개구부(102, 104)의 형상 및/또는 n형 영역(일 예로, 제1 도전형 영역(20))의 결정 구조 등을 먼저 설명하고, 이러한 형상, 구조 등을 가지는 이유는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다. As in the present embodiment, when the first and/or second passivation layers 22 and 32 include the aluminum oxide layers 22a and 32a, the first and second electrodes 42 and 44 are formed to improve the passivation characteristics. An annealing process is performed before the forming process. Even if the passivation characteristics are improved by performing the annealing process as described above, if the firing process is performed at a higher temperature in the process for forming the first and second electrodes 42 and 44, passivation by the aluminum oxide layers 22a and 32a. Characteristics may be degraded. In particular, aluminum oxide layers 22a and 32a that are positioned on the p-type region (for example, the second conductivity-type region 30) and serve as fixed charge passivation layers (for example, the second aluminum oxide layer 32a) The passivation property of may be deteriorated. In consideration of this, in this embodiment, the process is improved in the manufacturing method of the solar cell 100, and the first and/or second passivation layers 22 and 32 are provided by the improved process. The shape of the second openings 102 and 104, the material of the first and/or second electrodes 42, 44, the crystal structure of the n-type region (for example, the first conductivity-type region 20), etc. may be changed. I can. Hereinafter, the shape of the first and/or second openings 102 and 104 and/or the crystal structure of the n-type region (for example, the first conductivity-type region 20) will be described first, and such shapes, structures, etc. The reason for having a will be described in more detail later in the manufacturing method of the solar cell 100.

본 실시예에서 제1 및/또는 제2 전극(42, 44)은 저온 공정(일 예로, 550℃ 이하의 온도에서 수행되는 공정)에서 형성되며 제1 및/또는 제2 도전형 영역(20, 30)에 직접 접촉하는 저온 금속 전극층을 포함할 수 있다. 여기서, 저온 금속 전극층이라 함은 저온 소성 페이스트 물질을 포함하는 인쇄층, 물리적 증기 증착(PVD)에 의하여 형성된 물리적 증기 증착층, 도금에 의하여 형성된 도금층 등으로 형성된 전극층을 의미할 수 있다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다. In this embodiment, the first and/or second electrodes 42 and 44 are formed in a low-temperature process (for example, a process performed at a temperature of 550° C. or lower), and the first and/or second conductivity-type regions 20, 30) may include a low-temperature metal electrode layer in direct contact. Here, the low-temperature metal electrode layer may mean an electrode layer formed of a printed layer including a low-temperature baking paste material, a physical vapor deposition layer formed by physical vapor deposition (PVD), a plating layer formed by plating, or the like. This will be described in more detail later in the manufacturing method of the solar cell 100.

그리고 제1 개구부(102)가 제1 전극(42)과 다른 평면 형상을 가지고, 및/또는 제2 개구부(104)가 제2 전극(44)과 다른 평면 형상을 가질 수 있다. 이는 제1 및/또는 제2 개구부(102, 104)를 제1 및/또는 제2 전극(42, 44)과 다른 별개의 공정에서 미리 형성하고, 제1 및/또는 제2 전극(42, 44)은 파이어스루(fire-through)가 일어나지 않는 저온에서 형성하였기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다. In addition, the first opening 102 may have a different planar shape from the first electrode 42 and/or the second opening 104 may have a different planar shape than the second electrode 44. This allows the first and/or second openings 102, 104 to be formed in advance in a separate process different from the first and/or second electrodes 42, 44, and the first and/or second electrodes 42, 44 ) Is because it was formed at a low temperature where fire-through does not occur. This will be described in more detail later.

좀더 구체적으로, 제2 개구부(104)가 제2 전극(44)에 국부적으로 대응하는 복수의 제2 관통홀(104a)을 포함할 수 있다. 여기서, 복수의 제2 관통홀(104a)이 제2 전극(44)에 국부적으로 대응한다고 함은 제2 전극(44)이 위치한 일정한 부분을 기준을 볼 때, 제2 전극(44)의 일부에는 제2 관통홀(104a)이 위치하여 제2 전극(44)의 해당 일부가 제2 도전형 영역(30)에 인접(일 예로, 접촉)하고 다른 일부에는 제2 관통홀(104a)이 구비되지 않아 제2 전극(44)의 해당 다른 일부가 제2 도전형 영역(30)에 이격하여 제2 패시베이션층(32) 위에 위치할 수 있다. 일 예로, 하나의 핑거 전극(44a) 또는 버스바 전극(44b)을 기준으로 볼 때 폭 방향에서 제2 관통홀(104a)이 중앙 부분에만 위치하고 양측 부분에는 위치하지 않을 수 있고 길이 방향에서 복수의 제2 관통홀(104a)이 서로의 사이에 간격을 두고 이격될 수 있다. 이와 같이 제2 개구부(104)의 총 면적(즉, 복수의 제2 관통홀(104a)의 총 면적)을 줄이는 것에 의하여 제2 개구부(104)에 의한 반도체 기판(110) 또는 제2 도전형 영역(30)의 손상을 최소화할 수 있다. 일 예로, 태양 전지(100) 전체 면적에 대한 제2 개구부(104)의 총 면적(즉, 복수의 제2 관통홀(104a)의 총 면적)의 비율이 2% 이하(일 예로, 0.001 내지 2%)일 수 있다. 이러한 범위에서는 반도체 기판(110) 또는 제2 도전형 영역(30)의 손상을 최소화하면서도 제2 도전형 영역(30)과 제2 전극(44)의 전기적 특성을 우수하게 할 수 있는데, 본 발명이 이에 한정되는 것은 아니다. 참조로, 종래에 태양 전지의 전체 면적에 대한 제2 개구부의 총 면적의 비율은 3% 이상으로 본 실시예에 비하여 큰 값을 가진다. More specifically, the second opening 104 may include a plurality of second through holes 104a that locally correspond to the second electrode 44. Here, the fact that the plurality of second through holes 104a locally correspond to the second electrode 44 means that when the reference is made to a certain part where the second electrode 44 is located, a part of the second electrode 44 is The second through hole 104a is located so that a corresponding part of the second electrode 44 is adjacent to (for example, contact) the second conductivity type region 30, and the second through hole 104a is not provided in the other part. The other part of the second electrode 44 may be spaced apart from the second conductivity type region 30 and may be positioned on the second passivation layer 32. For example, when viewed from one finger electrode 44a or busbar electrode 44b, in the width direction, the second through hole 104a may be located only in the central portion and not in both sides. The second through holes 104a may be spaced apart from each other with an interval therebetween. In this way, by reducing the total area of the second opening 104 (that is, the total area of the plurality of second through holes 104a), the semiconductor substrate 110 or the second conductivity type region by the second opening 104 (30) damage can be minimized. For example, the ratio of the total area of the second opening 104 to the total area of the solar cell 100 (that is, the total area of the plurality of second through holes 104a) is 2% or less (for example, 0.001 to 2 %). In this range, while minimizing damage to the semiconductor substrate 110 or the second conductivity-type region 30, the electrical characteristics of the second conductivity-type region 30 and the second electrode 44 can be improved. It is not limited thereto. For reference, the ratio of the total area of the second opening to the total area of the solar cell in the related art is 3% or more, which is larger than that of the present embodiment.

그리고 제1 개구부(102)가 제1 전극(42)에 국부적으로 대응하는 복수의 제1 관통홀(102a)을 포함할 수 있다. 여기서, 복수의 제1 관통홀(102a)이 제1 전극(42)에 국부적으로 대응한다고 함은 제1 전극(42)이 위치한 일정한 부분을 기준을 볼 때, 제1 전극(42)의 일부에는 제1 관통홀(102a)이 위치하여 제1 전극(42)의 해당 일부가 제1 도전형 영역(20)에 인접(일 예로, 접촉)하고 다른 일부에는 제1 관통홀(102a)이 구비되지 않아 제1 전극(42)의 해당 다른 일부가 제1 도전형 영역(20)에 이격하여 제1 패시베이션층(22) 위에 위치할 수 있다. 일 예로, 하나의 핑거 전극(42a) 또는 버스바 전극(42b)을 기준으로 볼 때 폭 방향에서 제1 관통홀(102a)이 중앙 부분에만 위치하고 양측 부분에는 위치하지 않을 수 있고 길이 방향에서 복수의 제1 관통홀(102a)이 서로의 사이에 간격을 두고 이격될 수 있다. 이와 같이 제1 개구부(102)의 총 면적(즉, 복수의 제1 관통홀(102a)의 총 면적)을 줄이는 것에 의하여 제1 개구부(102)에 의한 제1 도전형 영역(20)의 손상을 최소화할 수 있다. 일 예로, 태양 전지(100) 전체 면적에 대한 제1 개구부(102)의 총 면적(즉, 복수의 제1 관통홀(102a)의 총 면적)의 비율이 2% 이하(일 예로, 0.001 내지 2%), 좀더 구체적으로, 1% 이하일 수 있다. 이러한 범위에 의하여 제1 도전형 영역(20)의 손상을 최소화하면서도 제1 도전형 영역(20)과 제1 전극(42)의 전기적 특성을 우수하게 할 수 있는데, 본 발명이 이에 한정되는 것은 아니다. 참조로, 종래에 태양 전지의 전체 면적에 대한 제1 개구부의 총 면적의 비율은 3% 이상(일 예로, 5% 이상)으로 본 실시예에 비하여 큰 값을 가진다.In addition, the first opening 102 may include a plurality of first through holes 102a corresponding locally to the first electrode 42. Here, the fact that the plurality of first through holes 102a locally correspond to the first electrode 42 means that when the reference is made to a certain part where the first electrode 42 is located, a part of the first electrode 42 is The first through hole 102a is located so that a corresponding part of the first electrode 42 is adjacent to (for example, contact) the first conductivity type region 20, and the first through hole 102a is not provided in the other part. The other part of the first electrode 42 may be spaced apart from the first conductivity type region 20 and may be positioned on the first passivation layer 22. For example, when viewed based on one finger electrode 42a or busbar electrode 42b, the first through hole 102a may be located only at the center portion in the width direction and may not be located at both sides. The first through holes 102a may be spaced apart from each other with an interval therebetween. In this way, by reducing the total area of the first opening 102 (ie, the total area of the plurality of first through holes 102a), damage to the first conductivity type region 20 by the first opening 102 is prevented. Can be minimized. For example, the ratio of the total area of the first opening 102 to the total area of the solar cell 100 (that is, the total area of the plurality of first through holes 102a) is 2% or less (for example, 0.001 to 2 %), more specifically, it may be 1% or less. By this range, while minimizing damage to the first conductivity type region 20, the electrical characteristics of the first conductivity type region 20 and the first electrode 42 can be improved, but the present invention is not limited thereto. . For reference, the ratio of the total area of the first opening to the total area of the solar cell in the related art is 3% or more (for example, 5% or more), which is larger than that of the present embodiment.

일 예로, 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 30um 이하(일 예로, 15um 내지 25um)일 수 있다. 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 30um 이하일 경우에 제1 또는 제2 개구부(102, 104)의 면적을 일정 수준 이하로 유지하여 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 최소화할 수 있다. 일 예로, 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 15um 내지 25um일 때 제1 또는 제2 도전형 영역(20, 30)과 우수한 전기적 연결 특성을 가지면서도 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 효과적으로 방지할 수 있다. 또는, 제1 또는 제2 전극(42, 44)의 일정 영역에서, 제1 또는 제2 전극(42, 44)의 면적에 대한, 제1 또는 제2 관통홀(102a, 104a)의 전체 면적의 비율이 30% 이하(일 예로, 10% 내지 30%, 좀더 구체적으로, 20% 내지 30%)일 수 있다. 상술한 비율이 10% 내지 30%(좀더 구체적으로, 20% 내지 30%)일 때 제1 또는 제2 도전형 영역(20, 30)과 우수한 전기적 연결 특성을 가지면서도 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 관통홀(102a, 104a)의 폭, 직경, 면적, 크기 등은 다양한 값을 가질 수 있다. For example, the maximum width or diameter of each of the first or second through holes 102a and 104a may be 30 μm or less (for example, 15 μm to 25 μm). When the maximum width or diameter of each of the first or second through holes 102a and 104a is less than 30um, the area of the first or second openings 102 and 104 is maintained at a certain level or less to form the first or second conductivity type. It is possible to minimize problems such as damage to the regions 20 and 30 and changes in characteristics. For example, when the maximum width or diameter of each of the first or second through holes 102a and 104a is 15um to 25um, the first Alternatively, problems such as damage or change in characteristics of the second conductivity type regions 20 and 30 can be effectively prevented. Alternatively, in a certain area of the first or second electrodes 42 and 44, the total area of the first or second through holes 102a and 104a with respect to the area of the first or second electrodes 42 and 44 The ratio may be 30% or less (for example, 10% to 30%, more specifically, 20% to 30%). When the above-described ratio is 10% to 30% (more specifically, 20% to 30%), the first or second conductivity type while having excellent electrical connection characteristics with the first or second conductivity type regions 20 and 30 It is possible to effectively prevent problems such as damage to the regions 20 and 30 and changes in characteristics. However, the present invention is not limited thereto, and the width, diameter, area, size, etc. of the first or second through holes 102a and 104a may have various values.

이러한 형상의 제1 및/또는 제2 개구부(102, 104)는 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 레이저 어블레이션(laser ablation) 공정, 식각 공정 등에 의하여 형성될 수 있다. The first and/or second openings 102 and 104 of this shape may be formed by various methods, for example, they may be formed by a laser ablation process, an etching process, or the like.

여기서, 레이저 어블레이션 공정 등에 의한 손상은 반도체 기판(110)에서 상대적으로 크므로, 반도체층으로 구성된 제1 도전형 영역(20) 위에 형성된 제1 패시베이션층(22)에 형성된 제1 개구부(102)의 총 면적을 반도체 기판(110)의 일부로 구성된 제2 도전형 영역(30) 위에 형성된 제2 패시베이션층(32)에 형성된 제2 개구부(104)의 총 면적과 같거나 그보다 크게 할 수 있다. 그러면, 제2 도전형 영역(30)과 제2 전극(44)의 전기적 연결 특성을 좀더 향상할 수 있으며 반도체 기판(10)의 전면에서의 쉐이딩 손실을 저감할 수 있다. Here, since the damage caused by the laser ablation process or the like is relatively large in the semiconductor substrate 110, the first opening 102 formed in the first passivation layer 22 formed on the first conductivity type region 20 composed of a semiconductor layer The total area of may be equal to or larger than the total area of the second opening 104 formed in the second passivation layer 32 formed on the second conductivity type region 30 formed as a part of the semiconductor substrate 110. Then, electrical connection characteristics between the second conductivity type region 30 and the second electrode 44 may be further improved, and shading loss on the front surface of the semiconductor substrate 10 may be reduced.

도 3에서는 제1 관통홀(102a) 각각의 면적이 제2 관통홀(104a) 각각의 면적보다 큰 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 9에 도시한 바와 같이, 제1 관통홀(102a) 각각의 면적이 제2 관통홀(104a) 각각의 면적과 동일하나 제1 관통홀(102a)의 총 개수 또는 밀도가 제2 관통홀(104a)의 총 개수 또는 밀도보다 높을 수 있다. 또는, 제1 관통홀(102a)의 각각의 면적이 제2 관통홀(104a)의 각각의 면적보다 크면서 제1 관통홀(102a)의 총 개수 또는 밀도가 제2 관통홀(104a)의 총 개수 또는 밀도보다 높을 수 있다. 또는, 도 10에 도시한 바와 같이, 제1 개구부(102)가 길게 연장되는 하나의 제1 관통홀(102a)로 형성되어 복수의 제2 관통홀(104a)을 구비하는 제2 개구부(104)보다 큰 총 면적을 가질 수 있다. 이와 같이 제1 개구부(102)가 제2 개구부(104)와 다른 형상, 형태, 배치 등을 가져서 제2 개구부(104)보다 큰 총 면적을 가질 수 있다. 그 외의 다양한 변형이 가능하다. 3 illustrates that the area of each of the first through-holes 102a is larger than the area of each of the second through-holes 104a. However, the present invention is not limited thereto. As a modified example, as shown in FIG. 9, the area of each of the first through holes 102a is the same as the area of each of the second through holes 104a, but the total number or density of the first through holes 102a is It may be higher than the total number or density of the second through holes 104a. Alternatively, each area of the first through-holes 102a is larger than that of the second through-holes 104a, and the total number or density of the first through-holes 102a is the total number of the second through-holes 104a. It can be higher than the number or density. Alternatively, as shown in FIG. 10, the first opening 102 is formed as a first through hole 102a extending elongated to a second opening 104 having a plurality of second through holes 104a. It can have a larger total area. As described above, the first opening 102 may have a different shape, shape, and arrangement than the second opening 104 and thus may have a larger total area than the second opening 104. Other variations are possible.

이와 같이 제1 개구부(102)를 구성하는 복수의 제1 관통홀(102a)이 레이저(106)에 의하여 형성되면 반도체층(일 예로, 다결정 반도체층)으로 구성된 제1 도전형 영역(20)은 결정성이 다른 부분을 포함할 수 있다. 즉, 제1 도전형 영역(20)에서 제1 관통홀(102a)이 형성된 부분에 대응하여 레이저(106)가 조사 또는 레이저(106)에 의하여 영향을 받은 제1 부분(201)에서는 레이저(106)에 의한 재결정화 등에 의하여 제1 부분(201) 외의의 제2 부분(202)(즉, 레이저(106)가 조사되지 않거나 레이저(106)에 의한 영향을 방지 않은 부분)과 다른 결정성을 가질 수 있다. 일 예로, 제1 부분(201)의 결정립 크기(일 예로, 평균값 또는 중간값)가 제2 부분(202)의 결정립 크기(일 예로, 평균값 또는 중간값)보다 클 수 있다. 이는 제1 부분(201)에서는 레이저(106)에 의한 열에 의하여 재결정화 공정 등이 발생된 반면, 제2 부분(202)에서는 재결정화 공정 등이 수행되지 않았기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 영역(20)이 서로 다른 특성을 가지는 제1 부분(201) 및 제2 부분(202)을 가지지 않을 수 있다. When the plurality of first through holes 102a constituting the first opening 102 are formed by the laser 106 as described above, the first conductivity type region 20 composed of a semiconductor layer (for example, a polycrystalline semiconductor layer) is It may contain parts of different crystallinity. That is, the laser 106 is irradiated or affected by the laser 106 in the first portion 201 corresponding to the portion in which the first through hole 102a is formed in the first conductivity type region 20. ) To have different crystallinity from the second part 202 other than the first part 201 (i.e., the part not irradiated by the laser 106 or prevented from being affected by the laser 106) by recrystallization or the like. I can. For example, a grain size (eg, an average value or a median value) of the first portion 201 may be larger than a grain size (eg, an average value or a median value) of the second portion 202. This is because a recrystallization process or the like was generated in the first portion 201 by heat generated by the laser 106, whereas a recrystallization process or the like was not performed in the second portion 202. However, the present invention is not limited thereto, and the first conductivity type region 20 may not have the first portion 201 and the second portion 202 having different characteristics.

도 3, 도 9 및 도 10에서 제1 전극(42)에서 복수의 제1 관통홀(102a)이 동일한 크기, 동일한 간격, 동일한 형태를 가지고, 제2 전극(44)에서 복수의 제2 관통홀(104a)이 동일한 크기, 동일한 간격, 동일한 형태를 가지는 것을 예시하여다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 또는 제2 전극(42, 44)에서 제1 또는 제2 개구부(102, 104)가 서로 다른 크기, 서로 다른 간격, 서로 다른 개수, 서로 다른 형태 등을 가질 수 있다. 그리고 도 3, 도 9 및 도 10에서는 제1 또는 제2 관통홀(102a, 104a)이 원형 또는 라인 형상을 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 관통홀(102a, 104a)은 다각형, 부정형 등 다양한 형상을 가질 수 있다. 또한, 핑거 라인(42a, 44a)과 버스바 라인(42b, 44b)에서 제1 또는 제2 개구부(102, 104)의 형상, 간격, 크기, 밀도 등이 다를 수 있다. 3, 9 and 10, the plurality of first through-holes 102a in the first electrode 42 have the same size, the same spacing, and the same shape, and the plurality of second through-holes in the second electrode 44 It is illustrated that (104a) has the same size, the same spacing, and the same shape. However, the present invention is not limited thereto. Accordingly, the first or second openings 102 and 104 in the first or second electrodes 42 and 44 may have different sizes, different intervals, different numbers, different shapes, and the like. 3, 9 and 10 illustrate that the first or second through holes 102a and 104a have a circular or line shape, but the present invention is not limited thereto, and the first or second through holes 102a , 104a) may have various shapes such as polygons and irregular shapes. In addition, the shape, spacing, size, density, etc. of the first or second openings 102 and 104 in the finger lines 42a and 44a and the bus bar lines 42b and 44b may be different.

도 2에서는 태양 전지(10)의 일면을 기준으로 버스바 전극(42b, 44b)이 3개 구비되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 버스바 전극(42b, 44b)의 개수가 2개 이상일 수 있고, 버스바 전극(42b, 44b)에 부착되는 인터커넥터, 리본, 배선재 등의 형상에 따라 그 개수, 형태, 배치 등이 달라질 수 있다. 2 illustrates that three busbar electrodes 42b and 44b are provided based on one surface of the solar cell 10, but the present invention is not limited thereto. The number of busbar electrodes 42b and 44b may be two or more, and the number, shape, arrangement, etc. may vary depending on the shape of the interconnector, ribbon, wiring material, etc. attached to the busbar electrodes 42b and 44b. .

일 변형예로, 도 11에 도시한 바와 같이, 일면을 기준으로 버스바 전극(44b)의 개수가 개수가 각기 6개 내지 33개(예를 들어, 8개 내지 33개, 일 예로, 10개 내지 33개, 특히, 10개 내지 15개)일 수 있고, 서로 균일한 간격을 두고 위치할 수 있다. 여기서, 버스바 전극(44b)은 상대적으로 넓은 폭을 가지며 길이 방향에서 복수로 구비되는 패드부(442)를 구비하고, 길이 방향으로 복수의 패드부(442)를 연결하는 라인부(441)를 더 구비할 수 있다. 그 외에도 제2 전극(44)이 테두리 라인(44c), 에지 전극부(44d) 등을 더 포함할 수 있다. 도 11 및 상술한 설명에서는 제2 전극(44)을 위주로 도시하였으나, 제1 전극(42)이 이와 동일 또는 유사한 형상을 가질 수 있다. 테두리 라인(44c), 에지 전극부(44d)는 구비되거나 구비되지 않을 수도 있고, 그 형상, 배치 등은 다양하게 변형될 수 있다. As a variation, as shown in FIG. 11, the number of busbar electrodes 44b is 6 to 33 (e.g., 8 to 33, for example, 10). To 33, in particular, 10 to 15), and may be positioned at a uniform interval from each other. Here, the bus bar electrode 44b has a relatively wide width and includes a plurality of pad portions 442 in the length direction, and a line portion 441 connecting the plurality of pad portions 442 in the length direction is provided. It may be further provided. In addition, the second electrode 44 may further include an edge line 44c and an edge electrode portion 44d. In FIG. 11 and the above description, the second electrode 44 is mainly illustrated, but the first electrode 42 may have the same or similar shape. The edge line 44c and the edge electrode portion 44d may or may not be provided, and their shape and arrangement may be variously modified.

이와 같은 형상의 버스바 전극(42b)를 구비하는 태양 전지(100)는, 와이어 형상의 배선재(인터커넥터)를 사용하여 이웃한 태양 전지(100) 또는 외부 회로와 연결될 수 있다. 와이어 형상의 배선재는 상대적으로 넓은 폭(예를 들어, 1mm 초과)을 가지는 리본보다 작은 폭을 가질 수 있다. 일 예로, 배선재의 최대 폭이 1mm 이하(일 예로, 500㎛ 이하, 좀더 구체적으로, 250 내지 500㎛)일 수 있다. The solar cell 100 including the busbar electrode 42b having such a shape may be connected to the adjacent solar cell 100 or an external circuit using a wire-shaped wiring material (interconnector). The wire-shaped wiring material may have a width smaller than that of a ribbon having a relatively wide width (eg, greater than 1 mm). For example, the maximum width of the wiring material may be 1 mm or less (for example, 500 μm or less, more specifically 250 to 500 μm).

이와 같은 배선재는 코어층과 이의 표면에 형성되는 솔더층을 구비한 구조를 가질 수 있다. 그러면, 복수의 배선재를 태양 전지(100)를 올려 놓은 상태에서 열과 압력을 가하는 공정에 의하여 많은 개수의 배선재를 효과적으로 부착할 수 있다. 배선재 또는 이에 포함되는 코어층이 라운드진 부분을 포함할 수 있다. 즉, 배선재 또는 코어층의 단면은 적어도 일부가 원형, 또는 원형의 일부, 타원형, 또는 타원형의 일부, 또는 곡선으로 이루어진 부분을 포함할 수 있다. Such a wiring material may have a structure including a core layer and a solder layer formed on the surface thereof. Then, a large number of wiring members can be effectively attached by a process of applying heat and pressure while placing the plurality of wiring members on the solar cell 100. The wiring material or the core layer included therein may include a rounded portion. That is, the cross section of the wiring material or the core layer may include at least a portion of a circular shape, or a portion of a circular shape, an oval shape, or a portion of an elliptical shape, or a curved portion.

그러면, 작은 폭을 가지는 배선재에 의하여 광 손실 및 재료 비용을 최소화하면서 많은 개수의 배선재에 의하여 캐리어의 이동 거리를 줄일 수 있다. 이와 같이 광 손실을 줄이면서도 캐리어의 이동 거리를 줄여 태양 전지(100)의 효율을 향상할 수 있고, 배선재에 의한 재료 비용을 줄일 수 있다. Then, the moving distance of the carrier can be reduced by a large number of wiring materials while minimizing light loss and material cost by the wiring material having a small width. In this way, the efficiency of the solar cell 100 can be improved by reducing the moving distance of the carrier while reducing the light loss, and the material cost due to the wiring material can be reduced.

그 외에도 제1 및 제2 전극(42, 44)의 구조, 형상, 배치, 그리고 이에 연결되는 배선재, 인터커넥터, 리본 등의 구조, 형상 등은 다양하게 변형될 수 있다. In addition, structures, shapes, and arrangements of the first and second electrodes 42 and 44, and structures and shapes of wiring materials, interconnectors, and ribbons connected thereto may be variously modified.

본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역(30) 및 반도체층으로 구성된 제1 도전형 영역(20)을 구비하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다.In this embodiment, a second conductivity type region 30 constituted by a doped region and a first conductivity type region 20 constituted of a semiconductor layer are provided to minimize the incidence of light from the front surface of the semiconductor substrate 110 and prevent the first conduction. It is possible to minimize deterioration in recombination characteristics due to the mold region 20. Accordingly, the characteristics of the solar cell 100 may be improved.

이러한 구조에서 알루미늄 산화물층(22a, 32a)이 구비되는 경우에 알루미늄 산화물층(22a, 32a)은 어닐링 공정을 수행하여 패시베이션 특성을 발현 및 최대화할 수 있다. 어닐링 공정을 수행한 경우에도 어닐링 공정 이후에 높은 온도(예를 들어, 550℃ 초과, 일 예로, 700℃ 이상의 온도)에서 수행되는 고온 공정이 수행되면 알루미늄 산화물층(22a, 32a)의 패시베이션 특성이 크게 저하될 수 있다. 예를 들어, 제1 및 제2 전극(42, 44)이 고온 공정으로 수행되면 반도체 기판(110) 내의 불순물 증가, 금속 확산 증가 등에 의하여 패시베이션 특성이 크게 저하될 수 있다. 이에 본 실시예에서는 태양 전지(100)의 제조 방법을 개선하여 이러한 문제를 방지하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다. 이를 태양 전지(100)의 제조 방법에서 상세하게 설명한다. In this structure, when the aluminum oxide layers 22a and 32a are provided, the aluminum oxide layers 22a and 32a may exhibit and maximize passivation characteristics by performing an annealing process. Even when the annealing process is performed, if a high-temperature process performed at a high temperature (for example, above 550°C, for example, 700°C or higher) is performed after the annealing process, the passivation characteristics of the aluminum oxide layers 22a and 32a are reduced. It can be greatly degraded. For example, when the first and second electrodes 42 and 44 are performed by a high-temperature process, the passivation characteristics may be significantly deteriorated due to an increase in impurities in the semiconductor substrate 110 and an increase in metal diffusion. Accordingly, in the present embodiment, the manufacturing method of the solar cell 100 is improved to prevent such a problem, and thus the efficiency and reliability of the solar cell 100 may be improved. This will be described in detail in the manufacturing method of the solar cell 100.

상술한 태양 전지(100)를 제조하는 방법의 일 실시예를 도 12, 그리고 도 13a 내지 도 13k를 참조하여 상세하게 설명한다. 상술한 설명에서 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대하여 상세하게 설명한다.An embodiment of a method of manufacturing the above-described solar cell 100 will be described in detail with reference to FIGS. 12 and 13A to 13K. In the above description, detailed descriptions will be omitted for the contents already described, and parts that have not been described will be described in detail.

도 12는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 12 is a flowchart of a method of manufacturing a solar cell according to an exemplary embodiment of the present invention, and FIGS. 13A to 13K are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.

도 12를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 도전형 영역 형성 단계(S20), 패시베이션층 형성 단계(S30), 개구부 형성 단계(S40), 그리고 전극 형성 단계(S50)를 포함한다. 그리고 도전형 영역 형성 단계(S20) 이전에 터널링층 형성 단계(S10)를 더 포함할 수 있다. Referring to FIG. 12, the method of manufacturing the solar cell 100 according to the present embodiment includes a conductive region forming step (S20), a passivation layer forming step (S30), an opening forming step (S40), and an electrode forming step ( S50). In addition, a tunneling layer forming step (S10) may be further included before the conductive region forming step (S20).

도 13a에 도시된 바와 같이, 제1 요철부(112a, 114a)를 구비하는 반도체 기판(110)을 준비한다. 일 예로, 반도체 기판(110)의 전면에 제1 요철(112)의 제1 요철부(112a)가 구비되고, 반도체 기판(110)의 후면에 제2 요철(114)의 제1 요철부(114a)가 구비될 수 있다.As shown in FIG. 13A, a semiconductor substrate 110 including first uneven portions 112a and 114a is prepared. For example, the first uneven portion 112a of the first unevenness 112 is provided on the front surface of the semiconductor substrate 110, and the first uneven portion 114a of the second unevenness 114 is on the rear surface of the semiconductor substrate 110 ) May be provided.

일 예로, 본 실시예에서 제1 요철부(112a, 114a)는 습식 식각에 의하여 형성될 수 있다. 습식 식각에 사용되는 식각 용액으로는 알칼리 용액(예를 들어, 수산화칼륨(KOH)을 포함하는 용액)을 사용할 수 있다. 이와 같은 습식 식각에 의하면 짧은 시간 내에 간단한 공정에 의하여 제1 요철부(112a, 114a)를 반도체 기판(110)의 표면에 형성할 수 있다. 이때, 식각 용액에 반도체 기판(110)을 침지하여 반도체 기판(110)의 양면(전면 및 후면)을 함께 식각할 수 있는 침지(dipping) 공정을 사용할 수 있다. 그러면, 반도체 기판(110)의 전면 및 후면에 형성되는 제1 요철부(112a, 114a)를 한 번의 침지 공정에 의하여 함께 형성할 수 있으므로, 공정을 단순화할 수 있다. For example, in this embodiment, the first uneven portions 112a and 114a may be formed by wet etching. An alkali solution (eg, a solution containing potassium hydroxide (KOH)) may be used as an etching solution used for wet etching. According to such wet etching, the first uneven portions 112a and 114a can be formed on the surface of the semiconductor substrate 110 by a simple process within a short time. In this case, a dipping process in which the semiconductor substrate 110 is immersed in the etching solution and both surfaces (front and rear surfaces) of the semiconductor substrate 110 are etched together may be used. Then, since the first uneven portions 112a and 114a formed on the front and rear surfaces of the semiconductor substrate 110 can be formed together through a single immersion process, the process can be simplified.

이와 같은 습식 식각에 의하면 제1 요철부(112a, 114a)의 반도체 기판(110)의 결정면에 따라 식각되므로, 제1 요철부(112a, 114a)의 외면이 일정한 결정면(예를 들어, (111) 면)을 가지도록 형성된다. 이에 의하여 제1 요철부(112a, 114a)는 4개의 (111) 면을 가지는 피라미드 형상을 가질 수 있고, 마이크로미터 수준의 평균 크기를 가질 수 있으며, 크기 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a, 114a)가 다양한 방법에 의하여 형성되어 다양한 형상, 평균 크기, 크기 편차 등을 가질 수 있다. According to such wet etching, since the first uneven portions 112a and 114a are etched according to the crystal plane of the semiconductor substrate 110, the outer surfaces of the first uneven portions 112a and 114a have a constant crystal surface (for example, (111)). Cotton). Accordingly, the first uneven portions 112a and 114a may have a pyramid shape having four (111) planes, may have an average size of a micrometer level, and a size deviation may have a relatively large first deviation. have. However, the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed by various methods to have various shapes, average sizes, and size deviations.

본 실시예에서는 제1 요철부(112a, 114a)를 반도체 기판(110)의 양면에 각기 형성하여 양면 수광형 구조의 태양 전지(100)에서 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면, 후면 및 측면 중 하나에 제1 요철부(112a, 114a)가 형성되는 것도 가능하다. 또는, 반도체 기판(110)의 전면, 후면 및 측면에 제1 요철부(112a, 114a)가 형성되지 않는 것도 가능하다.In this embodiment, the first uneven portions 112a and 114a are formed on both sides of the semiconductor substrate 110 to minimize light loss in the solar cell 100 having a double-sided light-receiving structure. However, the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed on one of the front, rear, and side surfaces of the semiconductor substrate 110. Alternatively, the first uneven portions 112a and 114a may not be formed on the front, rear, and side surfaces of the semiconductor substrate 110.

이어서, 도 13b에 도시한 바와 같이, 터널링층 형성 단계(S10)에서 반도체 기판(110)의 표면 위에 전체적으로 터널링층(52)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면 위에 터널링층(52)이 형성될 수 있다. 도면에서는 반도체 기판(110)의 전면에 위치한 터널링층(52)과 반도체 기판의 후면에 위치한 터널링층(52)이 서로 분리되어 형성된 것을 예시하였으나, 터널링층(52)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 터널링층(52)이 서로 연속적으로 이어지는 형상을 가질 수 있다. Subsequently, as shown in FIG. 13B, a tunneling layer 52 is formed entirely on the surface of the semiconductor substrate 110 in the tunneling layer forming step S10. More specifically, the tunneling layer 52 may be formed on the front and rear surfaces of the semiconductor substrate 110 and optionally on the side surfaces. The drawing illustrates that the tunneling layer 52 located on the front surface of the semiconductor substrate 110 and the tunneling layer 52 located on the rear surface of the semiconductor substrate are formed to be separated from each other, but the tunneling layer 52 is formed on the front surface of the semiconductor substrate 110. And a side surface as well as a rear surface may be formed entirely on the surface of the semiconductor substrate 110. In this case, the tunneling layers 52 formed on the front, side and rear surfaces of the semiconductor substrate 110 may have a shape continuously connected to each other.

터널링층(52)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(52)이 형성될 수 있다.The tunneling layer 52 may be formed by, for example, a thermal growth method, a vapor deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. However, the present invention is not limited thereto, and the tunneling layer 52 may be formed by various methods.

이어서, 도 13b 내지 도 13f에 도시한 바와 같이, 도전형 영역 형성 단계(S20)를 수행하여 반도체 기판(110)의 후면에 제1 도전형 영역(20)을 형성하고 반도체 기판(110)의 전면에 제2 도전형 영역(30)을 형성한다. 일 예로, 도전형 영역 형성 단계(S20)는 반도체층 형성 단계(S22), 제1 식각 단계(S24), 제2 식각 단계(S26) 및 도핑 단계(S28)를 포함할 수 있다. Subsequently, as shown in FIGS. 13B to 13F, a first conductivity type region 20 is formed on the rear surface of the semiconductor substrate 110 by performing a conductivity type region forming step (S20), and the front surface of the semiconductor substrate 110 A second conductivity type region 30 is formed in the. For example, the conductive region forming step S20 may include a semiconductor layer forming step S22, a first etching step S24, a second etching step S26, and a doping step S28.

좀더 구체적으로, 도 13c에 도시한 바와 같이, 반도체층 형성 단계(S22)에서 터널링층(52) 위에 반도체층(202)을 형성할 수 있다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면에 형성된 터널링층(52) 위에 반도체층(202)을 형성한다. 도면에서는 반도체 기판(110)의 전면에 위치한 반도체층(202)과 반도체 기판(110)의 후면에 위치한 반도체층(202)이 서로 분리되어 형성된 것을 예시하였으나, 반도체층(202)이 터널링층(52) 위에서 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 반도체층(202)이 서로 연속적으로 이어지는 형상을 가질 수 있다.More specifically, as shown in FIG. 13C, the semiconductor layer 202 may be formed on the tunneling layer 52 in the semiconductor layer forming step S22. More specifically, the semiconductor layer 202 is formed on the front and rear surfaces of the semiconductor substrate 110 and optionally on the tunneling layer 52 formed on the side surfaces. In the drawing, the semiconductor layer 202 located on the front surface of the semiconductor substrate 110 and the semiconductor layer 202 located on the rear surface of the semiconductor substrate 110 are formed to be separated from each other, but the semiconductor layer 202 is formed as a tunneling layer 52 ) It may be formed not only on the front and rear surfaces of the semiconductor substrate 110 but also on the side surfaces of the semiconductor substrate 110 to be formed entirely on the surface of the semiconductor substrate 110. In this case, the semiconductor layers 202 formed on the front, side, and rear surfaces of the semiconductor substrate 110 may have a shape continuously connected to each other.

반도체층(202)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 반도체층(202)은 제1 도전형 도펀트를 포함하지 않을 수도 있고, 적어도 일부의 층 또는 일부의 부분에 제1 도전형 도펀트를 포함할 수 있다. 그리고 반도체층(202)은 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 다결정 반도체층, 일 예로, 비정질 실리콘층, 미세 결정 실리콘층, 또는 다결정 실리콘층)으로 구성될 수 있다. 특히, 반도체층(202)은 다결정 반도체층(일 예로, 다결정 실리콘층)으로 구성되어 우수한 전기적 특성을 가질 수 있다. 이때, 반도체층(202)은 다결정 반도체층의 형태로 증착될 수도 있고, 비정질 반도체 또는 미세 결정 반도체층의 형태로 증착한 후에 재결정화 공정을 수행하여 다결정 반도체층을 형성할 수 있다. The semiconductor layer 202 may be formed by, for example, a vapor deposition method (eg, chemical vapor deposition (PECVD)). The semiconductor layer 202 may not include a first conductivity type dopant, and may include a first conductivity type dopant in at least a portion or a portion of the layer. In addition, the semiconductor layer 202 is a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 (for example, an amorphous semiconductor layer, a microcrystalline semiconductor layer, a polycrystalline semiconductor layer, for example, an amorphous silicon layer, a microcrystalline silicon layer, Or a polycrystalline silicon layer). In particular, the semiconductor layer 202 may be formed of a polycrystalline semiconductor layer (for example, a polycrystalline silicon layer) to have excellent electrical characteristics. In this case, the semiconductor layer 202 may be deposited in the form of a polycrystalline semiconductor layer, or a polycrystalline semiconductor layer may be formed by performing a recrystallization process after depositing in the form of an amorphous semiconductor or a microcrystalline semiconductor layer.

반도체층(202)이 제1 도전형 도펀트를 포함하는 다결정 반도체층으로 구성되면 반도체층(202)을 제1 도전형 영역(도 13f의 참조부호 20, 이하 동일)으로 볼 수 있다. 따라서 이 경우에는 반도체층(202)을 형성하는 공정에 의하여 제1 도전형 영역(20)을 형성하였다고 볼 수 있다. When the semiconductor layer 202 is composed of a polycrystalline semiconductor layer including a first conductivity type dopant, the semiconductor layer 202 may be regarded as a first conductivity type region (reference numeral 20 in FIG. 13F, hereinafter the same). Therefore, in this case, it can be seen that the first conductivity type region 20 was formed by the process of forming the semiconductor layer 202.

이어서, 도 13d에 도시한 바와 같이, 제1 식각 단계(S24)에서 단면 식각에 의하여 반도체 기판(110)의 전면에 위치한 터널링층(52) 및 반도체층(202)을 제거할 수 있다. 터널링층(52) 및 반도체층(202)이 반도체 기판(110)의 측면 쪽에도 위치하는 경우에는 반도체 기판(110)의 측면에 위치한 터널링층(52) 및 반도체층(202)의 부분이 제1 식각 단계(S24)에서 함께 식각될 수 있다. 그리고 도면에서는 제1 식각 단계(S24)에서 반도체층(202)과 함께 터널링층(52)을 함께 식각하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S24)에서 터널링층(52)의 전부 또는 일부가 식각되지 않고 잔존할 수도 있다. Subsequently, as shown in FIG. 13D, the tunneling layer 52 and the semiconductor layer 202 located on the front surface of the semiconductor substrate 110 may be removed by cross-sectional etching in the first etching step S24. When the tunneling layer 52 and the semiconductor layer 202 are also located on the side of the semiconductor substrate 110, the tunneling layer 52 and the portion of the semiconductor layer 202 located on the side of the semiconductor substrate 110 are first etched. It may be etched together in step S24. In addition, in the drawing, it is illustrated that the tunneling layer 52 is etched together with the semiconductor layer 202 in the first etching step (S24). However, the present invention is not limited thereto, and all or part of the tunneling layer 52 may remain without being etched in the first etching step S24.

제1 식각 단계(S24)는 도 13e에 참조하여 제2 식각 단계(S26)를 설명할 때 좀더 상세하게 설명한다. The first etching step S24 will be described in more detail when the second etching step S26 is described with reference to FIG. 13E.

이어서, 도 13e에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성하는 제2 식각 단계(S26)를 수행한다. Subsequently, as shown in FIG. 13E, a second etching step (S26) of forming a second uneven portion 112b on the entire surface of the semiconductor substrate 110 is performed.

본 실시예에서 제1 식각 단계(S24)와 제2 식각 단계(S26)는 동일한 장비 내에서 연속적인 공정으로 이루어지는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 따라서, 공정 조건에 따라 제1 식각 단계(S24)에서는 단면 식각을 할 수 있으면서 제2 식각 단계(S26)에서는 제2 요철부(112b)를 형성할 수 있는 식각 방법을 이용하여 제1 및 제2 식각 단계(S24, S26)를 수행할 수 있다. In the present embodiment, the first etching step S24 and the second etching step S26 may be performed by an in-situ process performed in a continuous process in the same equipment. Therefore, according to the process conditions, the first and second etching methods may be used to form a cross-section in the first etching step (S24) and to form the second uneven portion 112b in the second etching step (S26). Etching steps S24 and S26 may be performed.

일 예로, 본 실시예에서 제1 식각 단계(S24)와 제2 식각 단계(S26)는 반응성 이온 식각(reactive ion etching, RIE)에 의하여 수행되되, 그 공정 조건이 서로 다를 수 있다. 반응성 이온 식각이라 함은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라스마를 발생시켜 식각하는 건식 식각 방법이다. 반응성 이온 식각은 단면 식각에 적용될 수 있다. 그리고 결정 입자의 결정 방향 등을 고려하지 않고 기본적으로 등방성으로 해당 물질을 식각할 수 있다. 이에 따라 사용하는 식각 가스 등과 같은 공정 조건에 따라 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 전체적으로 제거할 수도 있고, 반도체 기판(110)의 일면을 식각하여 제2 요철부(112b)를 형성할 수도 있다. For example, in the present embodiment, the first etching step S24 and the second etching step S26 are performed by reactive ion etching (RIE), and process conditions may be different from each other. Reactive ion etching is a dry etching method in which an etching gas (eg, Cl 2 , SF 6 , NF 3 , HBr, etc.) is supplied and then plasma is generated and etched. Reactive ion etching can be applied to cross-sectional etching. In addition, the material can be etched in an isotropic manner without considering the crystal orientation of the crystal grains. Accordingly, the semiconductor layer 202 and/or the tunneling layer 52 located on the front surface of the semiconductor substrate 110 may be entirely removed according to process conditions such as the etching gas used, and one surface of the semiconductor substrate 110 is etched. Thus, the second uneven portion 112b may be formed.

본 실시예에서는 제1 식각 단계(S24)와 제2 식각 단계(S26)에서 식각 가스의 종류, 분압, 압력 등의 공정 조건을 조절하여 원하는 식각이 이루어지도록 한다. 이에 대해서는 알려진 다양한 공정 조건이 적용될 수 있으므로 상세한 설명을 생략한다. In this embodiment, in the first etching step (S24) and the second etching step (S26), process conditions such as the type, partial pressure, and pressure of the etching gas are adjusted to achieve desired etching. For this, since various known process conditions may be applied, detailed descriptions are omitted.

제2 식각 단계(S26)에 의하여 형성되는 제1 요철(112)의 제2 요철부(112b)는 제1 요철부(112a)의 외면에 형성되며 제1 요철(112)의 제1 요철부(112a)보다 작은 평균 크기를 가진다. 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 미세하고 균일한 제2 요철부(112b)을 형성할 수 있다. 이때, 제2 요철부(112b)는 뾰족한 상부 단부를 가지도록 형성될 수 있으며, 나노미터 수준의 평균 크기를 가질 수 있으며, 크기 편차가 제1 편차보다 작은 제2 편차를 가질 수 있다. The second uneven portion 112b of the first uneven portion 112 formed by the second etching step (S26) is formed on the outer surface of the first uneven portion 112a, and the first uneven portion of the first uneven portion 112 ( Has an average size smaller than 112a). Reactive ion etching may form fine and uniform second uneven portions 112b on the surface of the semiconductor substrate 110 regardless of the crystal direction of the crystal grains. In this case, the second uneven portion 112b may be formed to have a pointed upper end, may have an average size of a nanometer level, and may have a second deviation having a size deviation smaller than the first deviation.

이와 같이 본 실시예에서는 제1 요철(112)의 제1 요철부(112a)에 이보다 작은 평균 크기를 가지는 제2 요철부(112b)를 형성하여 반도체 기판(110)의 표면에서 발생할 수 있는 반사도를 최소화할 수 있다. As described above, in the present embodiment, by forming the second uneven portion 112b having an average size smaller than this in the first uneven portion 112a of the first unevenness 112, the reflectivity that may occur on the surface of the semiconductor substrate 110 is reduced. Can be minimized.

본 실시예에서는 제1 요철(112)만 제1 요철부(112a) 및 제2 요철부(112b)를 구비하고, 제2 요철(114)은 제1 요철부(114a)를 구비하고 제2 요철부(112b)를 구비하지 않는다. 제2 요철부(112b)를 형성하는 제2 식각 단계(S26)가 반도체층(202)을 식각하는 제1 식각 단계(S24) 이후에 이루어지므로 반도체층(202)에 의하여 반도체 기판(110)의 후면이 덮인 상태로 이루어지며, 제2 식각 단계(S26)가 단면 식각으로 이루어진다. 이에 따라 반도체 기판(110)의 전면에는 제2 요철부(112b)가 형성되고 후면에는 제2 요철부(112b)가 형성되지 않는다. 이에 의하면 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면의 표면적을 최소화하고 반응성 이온 식각에 의한 손상을 최소화하여 패시베이션 특성을 향상할 수 있다. In this embodiment, only the first uneven portion 112 is provided with the first uneven portion 112a and the second uneven portion 112b, the second uneven portion 114 is provided with the first uneven portion 114a, and the second uneven portion It does not have the part 112b. Since the second etching step S26 of forming the second uneven portion 112b is performed after the first etching step S24 of etching the semiconductor layer 202, the semiconductor substrate 110 is The rear surface is covered, and the second etching step (S26) is performed by cross-sectional etching. Accordingly, the second uneven portion 112b is formed on the front surface of the semiconductor substrate 110 and the second uneven portion 112b is not formed on the rear surface of the semiconductor substrate 110. Accordingly, the surface area of the rear surface of the semiconductor substrate 110 in which the incident light is relatively small can be minimized, and damage caused by reactive ion etching can be minimized, thereby improving passivation characteristics.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S24)와 제2 식각 단계(S26)가 별도의 장치 또는 공정에 의하여 수행될 수 있고, 제2 식각 단계(S26)를 수행하지 않을 수도 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the first etching step S24 and the second etching step S26 may be performed by separate devices or processes, and the second etching step S26 may not be performed. . Other variations are possible.

이어서, 도 13f에 도시한 바와 같이, 도핑 단계(S28)에서는 제2 도전형 도펀트를 도핑 또는 확산하여 제2 도전형 영역(30)을 형성한다. 도핑 단계(S10)에서 반도체층(202) 또는 제1 도전형 영역(20)의 제1 도전형 도펀트가 함께 도핑, 확산, 또는 활성화(activation)될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 방법은 알려진 다양한 방법을 사용할 수 있다. Subsequently, as shown in FIG. 13F, in the doping step S28, the second conductivity type region 30 is formed by doping or diffusion with the second conductivity type dopant. In the doping step S10, the first conductivity type dopant of the semiconductor layer 202 or the first conductivity type region 20 may be doped, diffused, or activated together. As a method of forming the first conductivity type region 20 and the second conductivity type region 30, various known methods may be used.

제1 도전형 영역(20)은 반도체층(202)을 기반으로 형성될 수 있다. The first conductivity type region 20 may be formed based on the semiconductor layer 202.

예를 들어, 반도체층(202)이 제1 도전형 도펀트를 포함하지 않는 경우에는 제1 도전형 도펀트를 도핑 또는 확산하여 제1 도전형 영역(20)을 형성한다. 반도체층(202)에 제1 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제1 도전형 도펀트를 도핑 또는 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 이 경우에 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체층(202) 위에 제1 도전형 도펀트를 포함하는 제1 도펀트막(예를 들어, 인 실리케이트 유리(phosphorus silicate glass, PSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제1 도전형 도펀트를 확산하여 제1 도전형 영역(20)을 형성한 후에 제1 도펀트막을 제거할 수 있다. 제1 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법(APCVD), 플라스마 유도 화학 기상 증착법(PECVD) 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제1 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다. For example, when the semiconductor layer 202 does not include the first conductivity type dopant, the first conductivity type region 20 is formed by doping or diffusion with the first conductivity type dopant. Various methods may be used as a method of doping or diffusing the first conductivity type dopant in the semiconductor layer 202. For example, the first conductivity type region 20 may be formed by doping or diffusing the first conductivity type dopant by a method such as an ion implantation method, a thermal diffusion method, or a laser doping method. In this case, a heat treatment process for activating the first conductivity type dopant may be additionally performed. The heat treatment process for activation is not essential and may be omitted depending on the doping method. Alternatively, by performing a heat treatment process while forming a first dopant film (for example, a phosphorus silicate glass (PSG) film) including a first conductivity type dopant on the semiconductor layer 202, the first conduction is performed. The first dopant layer may be removed after the first conductivity type region 20 is formed by diffusing the type dopant. The first dopant film may be formed by various methods, such as atmospheric pressure chemical vapor deposition (APCVD), plasma induced chemical vapor deposition (PECVD), or the like. In particular, an ion implantation method or a method of forming the first dopant layer may be advantageous for cross-sectional doping.

이와 같이 진성을 가지는 반도체층(202)을 형성한 후에 제1 도전형 도펀트를 도핑하면 제1 식각 단계(S24) 등에서 진성을 가지는 반도체층(202)이 좀더 쉽게 식각될 수 있다. If the semiconductor layer 202 having intrinsicity is formed and then doped with the first conductivity type dopant, the semiconductor layer 202 having intrinsicity may be more easily etched in the first etching step (S24 ).

다른 예로, 반도체층(202)의 적어도 일부의 층 또는 적어도 일부의 부분이 제1 도전형 도펀트를 포함하는 경우에는 열처리 공정에 의하여 반도체층(202)에 포함된 제1 도전형 도펀트를 도핑, 확산, 또는 활성화하여 제1 도전형 영역(20)을 형성할 수 있다. 일 예로, 반도체층(202)이 제1 도전형 도펀트를 포함하는 도프트층과 제1 도전형 도펀트를 포함하지 않는 언도프트층을 포함할 수 있고, 열처리 공정에서 도프트층의 제1 도전형 도펀트를 언도프트층으로 도핑 및 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 또 다른 예로, 반도체층(202)을 형성할 때 제1 도전형 도펀트를 포함하는 가스(예를 들어, PH3 가스) 등을 사용하여 반도체층(202)이 제1 도전형을 가지도록 형성할 수도 있다. 그러면, 반도체층(202)이 별도의 도핑 공정 없이 그대로 제1 도전형 영역(20)을 구성하게 되므로, 반도체층(202)의 도핑을 위한 공정을 생략하여 제조 공정을 단순화할 수 있다. 이 경우에도 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 그 외에도 다양한 변형이 가능하다. As another example, when at least a portion of the layer or at least a portion of the semiconductor layer 202 includes the first conductivity type dopant, the first conductivity type dopant included in the semiconductor layer 202 is doped and diffused by a heat treatment process. Alternatively, the first conductivity type region 20 may be formed by activating it. As an example, the semiconductor layer 202 may include a doped layer including a first conductivity type dopant and an undoped layer not including the first conductivity type dopant, and the first conductivity type dopant of the dopant layer is used in the heat treatment process. The first conductivity type region 20 may be formed by doping and diffusion into the undoped layer. As another example, when forming the semiconductor layer 202, the semiconductor layer 202 may be formed to have a first conductivity type by using a gas (eg, PH 3 gas) including a first conductivity type dopant. May be. Then, since the semiconductor layer 202 forms the first conductivity type region 20 as it is without a separate doping process, a process for doping the semiconductor layer 202 can be omitted, thereby simplifying the manufacturing process. Even in this case, a heat treatment process for activating the first conductivity type dopant may be additionally performed. The heat treatment process for activation is not essential and may be omitted depending on the doping method. Other variations are possible.

그리고 제2 도전형 영역(30)은 반도체 기판(110)의 전면에서 반도체 기판(110)의 내부로 제2 도전형 도펀트를 도핑 또는 확산하여 형성될 수 있다. 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제2 도전형 도펀트를 반도체 기판(110)의 전면에서 일부 두께만큼 도핑 또는 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 이 경우에 제2 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체 기판(110) 위에 제2 도전형 도펀트를 포함하는 제2 도펀트막(예를 들어, 보론 실리케이트 유리(boron silicate glass, BSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제2 도전형 도펀트를 확산하여 제2 도전형 영역(30)을 형성한 후에 제2 도펀트막을 제거할 수 있다. 제2 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법, 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제2 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다. In addition, the second conductivity type region 30 may be formed by doping or diffusing a second conductivity type dopant from the front surface of the semiconductor substrate 110 into the inside of the semiconductor substrate 110. Various methods may be used as a method of doping or diffusing the second conductivity type dopant on the front side of the semiconductor substrate 110. For example, by doping or diffusing a second conductivity type dopant on the entire surface of the semiconductor substrate 110 by a method such as an ion implantation method, a thermal diffusion method, or a laser doping method, the second conductivity type region 30 may be formed. I can. In this case, a heat treatment process for activating the second conductivity type dopant may be additionally performed. The heat treatment process for activation is not essential and may be omitted depending on the doping method. Alternatively, by performing a heat treatment process while forming a second dopant film (for example, a boron silicate glass (BSG) film) including a second conductivity type dopant on the semiconductor substrate 110, the second conduction is performed. The second dopant layer may be removed after forming the second conductivity type region 30 by diffusing the type dopant. The second dopant layer may be formed by various methods, such as atmospheric pressure chemical vapor deposition, plasma induced chemical vapor deposition, or the like. In particular, an ion implantation method or a method of forming the second dopant layer may be advantageous for doping cross-section.

제1 도전형 영역(20)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정과 제2 도전형 영역(30)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정은 동시에 수행될 수도 있고, 서로 별개로 수행될 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30)을 형성한 후에 제1 도전형 영역(20)의 제1 도전형 도펀트와 제2 도전형 영역(30)의 제2 도전형 도펀트를 동시-활성화(co-activation) 열처리에 의하여 함께 활성화할 수도 있다. 예를 들어, 동시-활성화 열처리는 제1 도전형 도펀트와 제2 도전형 도펀트를 함께 활성화할 수 있는 다양한 온도에서 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도전형 영역(30)을 형성한 후에 활성화 열처리를 하고, 그 후에 제1 도전형 영역(20)을 형성한 후에 활성화 열처리를 하여, 제1 및 제2 도전형 영역(20, 30)의 활성화 열처리를 별개로 수행하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. A heat treatment process for doping, diffusion, or activation for forming the first conductivity type region 20 and a heat treatment process for doping, diffusion, or activation for forming the second conductivity type region 30 may be performed simultaneously. Or may be performed separately from each other. Alternatively, after forming the first and second conductivity type regions 20 and 30, the first conductivity type dopant of the first conductivity type region 20 and the second conductivity type dopant of the second conductivity type region 30 are simultaneously applied. -It can also be activated together by co-activation heat treatment. For example, the co-activation heat treatment may be performed at various temperatures capable of activating the first conductivity type dopant and the second conductivity type dopant together. However, the present invention is not limited thereto. Therefore, after forming the second conductivity type region 30, an activation heat treatment is performed, and after that, after the formation of the first conductivity type region 20, an activation heat treatment is performed, so that the first and second conductivity type regions 20 and 30 It is also possible to perform the activation heat treatment separately. Other variations are possible.

그리고 제2 도전형 도펀트를 먼저 도핑하고 제1 도전형 도펀트를 나중에 도핑할 수도 있고, 제1 도전형 도펀트를 먼저 도핑하고 제2 도전형 도펀트를 나중에 도핑하는 것도 가능하다. 제1 및 제2 도전형 영역(20, 30)을 각기 제1 및 제2 도펀트막에 의하여 형성하는 경우에는 제1 도전형 영역(20)을 형성하기 위한 제1 도펀트막 및 제2 도전형 영역(30)을 형성하기 위한 제2 도펀트막을 함께 형성한 상태에서 열처리하여 제1 및 제2 도전형 영역(20, 30)을 함께 형성한 다음, 제1 및 제2 도펀트막을 제거할 수 있다. 그 외의 다양한 변형이 가능하다. Further, the second conductivity type dopant may be doped first and the first conductivity type dopant may be doped later, or the first conductivity type dopant may be doped first and the second conductivity type dopant may be doped later. When the first and second conductivity-type regions 20 and 30 are formed by the first and second dopant films, respectively, a first dopant film and a second conductivity-type region for forming the first conductivity-type region 20 The first and second conductivity type regions 20 and 30 may be formed together by heat treatment while the second dopant layer for forming 30 is formed together, and then the first and second dopant layers may be removed. Other variations are possible.

제1 및 제2 도전형 영역(20, 30)을 포함하는 도전형 영역(20, 30)을 형성하는 공정 이후에 세정 공정을 수행하여 도핑, 확산, 또는 활성화 열처리 공정 시 잔류하는 부산물 등을 제거할 수 있다. After the process of forming the conductive-type regions 20 and 30 including the first and second conductive-type regions 20 and 30, a cleaning process is performed to remove by-products remaining during the doping, diffusion, or activation heat treatment process. can do.

이어서, 도 13g 내지 도 13i에 도시한 바와 같이, 패시베이션층 형성 단계(S30)에서 반도체 기판(110)의 후면에서 제1 도전형 영역(20) 위에 제1 패시베이션층(22)을 형성하고 반도체 기판(110)의 전면에서 제2 도전형 영역(30) 위에 제2 패시베이션층(32)을 형성한다. 이때, 제1 및 제2 패시베이션층(22, 32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 일 예로, 본 실시예에서 패시베이션층 형성 단계(S30)는 알루미늄 산화물층 형성 단계(S32), 어닐링 공정을 포함하는 제2 유전층 형성 단계(S34), 제1 유전층 형성 단계(S36)을 포함할 수 있다. Subsequently, as shown in FIGS. 13G to 13I, in the passivation layer forming step (S30), a first passivation layer 22 is formed on the first conductivity type region 20 on the rear surface of the semiconductor substrate 110, and the semiconductor substrate A second passivation layer 32 is formed on the second conductivity type region 30 on the front surface of (110). At this time, at least one of the first and second passivation layers 22 and 32 may include the aluminum oxide layers 22a and 32a. For example, in the present embodiment, the passivation layer forming step (S30) may include an aluminum oxide layer forming step (S32), a second dielectric layer forming step (S34) including an annealing process, and a first dielectric layer forming step (S36). have.

좀더 구체적으로, 도 13g에 도시한 바와 같이, 알루미늄 산화물층 형성 단계(S32)에서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 형성할 수 있다. 이때, 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정은 동일한 공정에 의하여 함께 수행되어 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성될 수 있다. 그러면, 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 물질, 조성 및 두께를 가지는 동일한 층으로 구성될 수 있다. 이와 같이 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성되면 공정을 단순화할 수 있다. More specifically, as shown in FIG. 13G, the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a are performed in the aluminum oxide layer forming step (S32). The first and second aluminum oxide layers 22a and 32a may be formed. At this time, the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a are performed together by the same process, so that the first aluminum oxide layer 22a and the second aluminum oxide layer ( 32a) can be formed together in the same process. Then, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed of the same layer having the same material, composition, and thickness. In this way, if the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are formed together in the same process, the process can be simplified.

도면에서는 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 분리되어 형성된 것을 예시하였으나, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 후면에 형성된 제1 알루미늄 산화물층(22a)과 반도체 기판(110)의 전면에 형성된 제2 알루미늄 산화물층(32a)가 측면에서 서로 연결되어 반도체 기판(110)의 전면, 측면 및 후면에 형성된 알루미늄 산화물층이 서로 연속적으로 이어지는 형상을 가질 수 있다.The drawings illustrate that the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are formed separately from each other, but the first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a is a semiconductor substrate. Not only the front and rear surfaces of the 110, but also the side surfaces may be formed to be formed entirely on the surface of the semiconductor substrate 110. In this case, the first aluminum oxide layer 22a formed on the rear surface of the semiconductor substrate 110 and the second aluminum oxide layer 32a formed on the front surface of the semiconductor substrate 110 are connected to each other at the side of the semiconductor substrate 110. The aluminum oxide layers formed on the front, side and rear surfaces may have a shape continuously connected to each other.

본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 별개로 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 별개의 공정에서 형성할 수 있다. 이 경우에는 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)은 동일한 물질, 조성 및 두께를 가지는 동일한 층이거나 서로 다른 물질, 조성, 또는 두께를 가지는 다른 층일 수 있다. The present invention is not limited thereto. Therefore, the first and second aluminum oxide layers 22a and 32a are formed in separate processes by performing the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a separately. can do. In this case, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be the same layer having the same material, composition, and thickness, or different layers having different materials, compositions, or thicknesses.

제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 다양한 방법에 의하여 형성될 수 있는데, 예를 들어, 원자층 증착 방법(ALD)(예를 들어, 열적 원자층 증착 방법(thermal ALD), 플라스마 원자층 증착법(plasma ALD) 등), 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 일 예로, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 H2O, TMA(트리메틸아민) 등을 원료로 하는 원자층 증착법에 의하여 형성될 수 있다. The first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a may be formed by various methods, for example, an atomic layer deposition method (ALD) (e.g., a thermal atomic layer deposition method (thermal ALD), plasma atomic layer deposition (plasma ALD, etc.), plasma induced chemical vapor deposition, or the like. For example, the first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a may be formed by an atomic layer deposition method using H 2 O, trimethylamine (TMA), or the like as a raw material.

이어서, 도 13h에 도시한 바와 같이, 제2 유전층 형성 단계(S34)에서 제2 유전층(32b)을 형성한다. 여기서, 제2 유전층(32b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다. Subsequently, as shown in FIG. 13H, a second dielectric layer 32b is formed in the second dielectric layer forming step S34. Here, the second dielectric layer 32b may be made of silicon nitride, silicon oxide, or silicon oxynitride, and for example, may be a silicon nitride layer made of silicon nitride.

본 실시예에서 제2 유전층 형성 단계(S34)는, 어닐링 공정과, 어닐링 공정 이후에 수행되는 증착 공정을 포함할 수 있다. 즉, 제2 유전층 형성 단계(S34)에서 증착 공정 이전에 어닐링 공정을 수행할 수 있다. 어닐링 공정과 증착 공정은 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. In the present embodiment, the second dielectric layer forming step S34 may include an annealing process and a deposition process performed after the annealing process. That is, the annealing process may be performed before the deposition process in the second dielectric layer forming step S34. The annealing process and the deposition process may be performed by an in-situ process that is continuously performed in the same equipment.

어닐링 공정은, 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입하는 공정으로, 수소 주입에 적합한 온도, 기체 분위기 등에서 수행될 수 있다. 그리고 어닐링 공정은 제1 및 제2 알루미늄 산화물층(22a, 32a)(p형을 가지는 제2 도전형 영역(30) 위에 위치한 제2 알루미늄 산화물층(32a))의 전계 효과 패시베이션 특성을 크게 향상할 수 있다. 이를 위하여 어닐링 공정은 550℃ 이하(일 예로, 400℃ 내지 500℃)의 온도, 질소(N2) 분위기에서 수행될 수 있다. 이러한 어닐링 공정의 온도가 550℃를 초과하면 패시베이션 특성을 향상하는 효과(특히, 전계 효과 패시베이션 특성을 향상하는 효과)가 저하될 수 있으므로, 어닐링 공정의 온도를 550℃ 이하(일 예로, 400℃ 내지 500℃)의 온도로 한정한 것이다. The annealing process is a process of injecting hydrogen contained in the first aluminum oxide layer 22a into the first conductivity type region 20 and/or the semiconductor substrate 110, and is performed at a temperature suitable for hydrogen injection, a gas atmosphere, etc. I can. In addition, the annealing process can greatly improve the field effect passivation characteristics of the first and second aluminum oxide layers 22a and 32a (the second aluminum oxide layer 32a located on the second conductivity type region 30 having a p-type). I can. To this end, the annealing process may be performed at a temperature of 550° C. or less (for example, 400° C. to 500° C.), in a nitrogen (N 2) atmosphere. If the temperature of the annealing process exceeds 550°C, the effect of improving the passivation characteristics (particularly, the effect of improving the electric field effect passivation characteristics) may be reduced. 500°C).

증착 공정은 제2 유전층(32b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다. The deposition process may be performed at a temperature at which the second dielectric layer 32b can be formed, a gas atmosphere, or the like. For example, the deposition process may be performed by an atmospheric pressure chemical vapor deposition method or a plasma-induced chemical vapor deposition method performed in a gas atmosphere of silane (SiH 4 ) or ammonia (NH 3 ).

이어서, 도 13i에 도시한 바와 같이, 제1 유전층 형성 단계(S36)에서 제1 유전층(22b)을 형성한다. 여기서, 제1 유전층(22b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다. Subsequently, as shown in FIG. 13I, a first dielectric layer 22b is formed in the first dielectric layer forming step S36. Here, the first dielectric layer 22b may be made of silicon nitride, silicon oxide, or silicon oxynitride, and for example, may be a silicon nitride layer made of silicon nitride.

본 실시예에서 제1 유전층 형성 단계(S36)는 증착 공정을 포함할 수 있다. 증착 공정은 제1 유전층(22b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.In the present embodiment, the step of forming the first dielectric layer (S36) may include a deposition process. The deposition process may be performed at a temperature at which the first dielectric layer 22b can be formed, a gas atmosphere, or the like. For example, the deposition process may be performed by an atmospheric pressure chemical vapor deposition method or a plasma-induced chemical vapor deposition method performed in a gas atmosphere of silane (SiH 4 ) or ammonia (NH 3 ).

이어서, 도 13j에 도시한 바와 같이, 개구부 형성 단계(S40)에서 제1 패시베이션층(22)을 관통하는 제1 개구부(102)와 제2 패시베이션층(32)을 관통하는 제2 개구부(104)를 형성한다. Subsequently, as shown in FIG. 13J, in the opening forming step S40, the first opening 102 penetrating the first passivation layer 22 and the second opening 104 penetrating the second passivation layer 32 To form.

일 예로, 도 13j에 도시한 바와 같이, 제1 또는 제2 개구부(102, 104)는 레이저(106)를 이용하는 레이저 어블레이션 공정에 의하여 형성될 수 있다. 좀더 구체적으로는, 제1 및 제2 패시베이션층(22, 32)에서 제1 및 제2 관통홀(102a, 104a)이 형성될 부분에 레이저(106)를 조사하여 해당 부분을 제거하는 것에 의하여 제1 및 제2 관통홀(102a, 104a)을 포함하는 제1 및 제2 개구부(102, 104)를 형성할 수 있다. 이에 의하면 단순한 공정에 의하여 원하는 위치에 원하는 크기를 가지는 제1 또는 제2 개구부(102, 104)를 형성할 수 있다. 이때, 제1 개구부(102)의 하부에 위치하여 레이저(106)가 조사된 제1 도전형 영역(20)의 결정성이 변화하여 제1 부분(201)이 형성될 수 있다. 또는, 제1 또는 제2 개구부(102, 104)의 하부에 위치하여 레이저(106)가 조사된 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면에 형성된 요철 구조가 변화하여 다른 부분의 요철과 다른 형상을 가질 수 있다. 예를 들어, 제1 또는 제2 개구부(102, 104)가 형성된 부분에서 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면에 형성된 요철 크기가 다른 부분보다 작거나, 제1 또는 제2 개구부(102, 104)가 형성된 부분에서 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면이 다른 부분보다 편평한 구조를 가질 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 개구부(102, 104)에 대응하는 부분이 다른 부분과 동일한 구조, 특징 등을 가질 수도 있다. For example, as shown in FIG. 13J, the first or second openings 102 and 104 may be formed by a laser ablation process using the laser 106. More specifically, the first and second passivation layers 22 and 32 are formed by irradiating the laser 106 on the portions where the first and second through holes 102a and 104a are to be formed and removing the corresponding portions. First and second openings 102 and 104 including the first and second through holes 102a and 104a may be formed. According to this, the first or second openings 102 and 104 having a desired size can be formed at a desired location by a simple process. At this time, the crystallinity of the first conductivity type region 20 positioned under the first opening 102 and irradiated with the laser 106 may change, so that the first portion 201 may be formed. Alternatively, the uneven structure formed on the surface of the semiconductor substrate 110 or the first conductivity type region 20, which is located under the first or second openings 102 and 104 and irradiated with the laser 106, is changed, It may have a different shape than the unevenness of the. For example, in the portion where the first or second openings 102 and 104 are formed, the size of the irregularities formed on the surface of the semiconductor substrate 110 or the first conductivity type region 20 is smaller than that of other portions, or 2 In the portion where the openings 102 and 104 are formed, the surface of the semiconductor substrate 110 or the first conductivity type region 20 may have a structure that is flatter than that of other portions. However, the present invention is not limited thereto, and portions corresponding to the first or second openings 102 and 104 may have the same structure and characteristics as other portions.

다른 예로, 제1 또는 제2 개구부(102, 104)는 식각 물질을 포함하는 식각 공정에 의하여 형성될 수 있다. 식각 공정에서 사용되는 식각 물질은 산성 물질일 수 있다. 일 예로, 식각 물질로 산성 페이스트를 사용하면 인쇄와 같은 간단한 공정으로 산성 페이스트를 도포하는 것에 의하여 제1 또는 제2 개구부(102, 104)를 형성할 수 있다. As another example, the first or second openings 102 and 104 may be formed by an etching process including an etching material. The etching material used in the etching process may be an acidic material. For example, if an acidic paste is used as an etching material, the first or second openings 102 and 104 may be formed by applying the acidic paste in a simple process such as printing.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 개구부(102, 104)를 다양한 방법에 의하여 형성할 수 있다. However, the present invention is not limited thereto, and the first or second openings 102 and 104 may be formed by various methods.

이어서, 도 13k에 도시한 바와 같이, 전극 형성 단계(S50)에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Subsequently, as shown in FIG. 13K, in the electrode formation step S50, first and second electrodes 42 and 44 respectively connected to the first and second conductivity-type regions 20 and 30 are formed. To form.

본 실시예에서 전극 형성 단계(S50)로는 다양한 공정이 적용될 수 있는데 전극 형성 단계(S50)의 공정 온도가 400℃ 이하일 수 있다. 본 실시예에서는 전극 형성 단계(S50) 이전에 개구부 형성 단계(S40)를 수행하므로, 전극 형성 단계(S50)에서 파이어스루가 일어나지 않아도 되므로 400℃ 이하의 온도에서도 우수한 전기적 특성을 가지는 제1 및 제2 전극(42, 44)을 형성할 수 있기 때문이다. 이와 같이 본 실시예에서는 전극 형성 단계(S50)의 공정 온도가 400℃ 이하로 하여, 고온 공정에 의하여 제1 또는 제2 패시베이션층(22, 32)(특히, 제1 또는 제2 알루미늄 산화물층(22a, 32a))의 패시베이션 특성이 저하되는 것을 방지할 수 있다. 반면, 전극 형성 단계(S50)에서 파이어스루가 일어나도록 하기 위해서는 공정 온도가 400℃를 초과(일 예로, 700℃ 이상)하여야 하는데, 이와 같은 온도의 고온 공정에 의하면 제1 또는 제2 패시베이션층(22, 32)(특히, 제1 또는 제2 알루미늄 산화물층(22a, 32a))의 패시베이션 특성이 크게 저하될 수 있다. In the present embodiment, various processes may be applied as the electrode forming step S50, and the process temperature of the electrode forming step S50 may be 400°C or less. In this embodiment, since the opening forming step (S40) is performed before the electrode forming step (S50), fire-through does not need to occur in the electrode forming step (S50). This is because the two electrodes 42 and 44 can be formed. As described above, in this embodiment, the process temperature of the electrode formation step (S50) is set to 400° C. or less, and the first or second passivation layers 22 and 32 (in particular, the first or second aluminum oxide layer ( 22a, 32a)) can be prevented from deteriorating. On the other hand, in order to cause fire-through in the electrode formation step (S50), the process temperature must exceed 400°C (for example, 700°C or higher). According to a high-temperature process at such a temperature, the first or second passivation layer ( 22, 32) (especially, the first or second aluminum oxide layers 22a, 32a) may significantly deteriorate the passivation characteristics.

예를 들어, 전극 형성 단계(S50)가 인쇄 공정, 물리적 증기 증착 공정, 도금 공정 등의 다양한 공정에 의하여 수행될 수 있다. For example, the electrode formation step S50 may be performed by various processes such as a printing process, a physical vapor deposition process, and a plating process.

전극 형성 단계(S50)가 인쇄 공정에 의하여 수행되면, 저온 소성 페이스트로 구성되는 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 인쇄(예를 들어, 스크린 인쇄 등)로 제1 및 제2 개구부(102, 104)를 채우도록 도포하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 저온 소성 페이스트는 저온(일 예로, 550℃ 이하, 특히 400℃ 이하)에서 소성될 수 있는 페이스트 물질로서 금속과 고분자 수지를 포함할 수 있고, 유리 프릿을 포함하지 않거나 유리 프릿을 포함하더라도 파이어스루는 일으키지 않는 물질 또는 조성을 가지거나 파이어스루를 일으키지 않는 함량으로 포함될 수 있다. 파이어스루가 요구되지 않으므로 제1 및 제2 전극 형성용 페이스트가 납을 포함하지 않는 무연 페이스트일 수 있다. 이에 의하여 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 사용한다고 하더라도 400℃의 저온에서 제1 및 제2 전극(42, 44)을 형성할 수 있다. 참조로, 종래 저온 소성 페이스트는 인듐-틴-산화물층과 같은 투명 전도성 산화물층과 함께 사용하는 것이 일반적이나, 본 실시예에서는 제1 또는 제2 전극(42, 44)의 금속 전극층이 저온 소성 페이스트를 사용하여 형성되는 경우에 투명 전도성 산화물층을 구비하지 않아 제1 및 제2 도전형 영역(20, 30)에 직접 접촉하여 형성될 수 있다. 이와 같이 투명 전도성 산화물층을 구비하지 않아 재료 비용을 절감하고 공정을 단순화하며 공정 안정성을 향상할 수 있다. When the electrode forming step (S50) is performed by the printing process, the first electrode forming paste and the second electrode forming paste composed of a low-temperature baking paste are printed (eg, screen printing, etc.) to the first and second electrodes. The first and second electrodes 42 and 44 may be formed by coating so as to fill the openings 102 and 104. Low temperature firing paste is a paste material that can be fired at a low temperature (for example, 550°C or less, especially 400°C or less), and may contain a metal and a polymer resin, and even if it does not contain glass frit or contains glass frit, fire-through It may have a substance or composition that does not cause fire, or may be included in an amount that does not cause fire-through. Since fire-through is not required, the first and second electrode forming pastes may be lead-free pastes that do not contain lead. Accordingly, even if the first electrode forming paste and the second electrode forming paste are used, the first and second electrodes 42 and 44 can be formed at a low temperature of 400°C. For reference, the conventional low-temperature baking paste is generally used with a transparent conductive oxide layer such as an indium-tin-oxide layer, but in this embodiment, the metal electrode layer of the first or second electrodes 42 and 44 is a low-temperature baking paste. When formed by using the transparent conductive oxide layer, it may be formed in direct contact with the first and second conductivity-type regions 20 and 30. As such, since the transparent conductive oxide layer is not provided, material cost can be reduced, a process can be simplified, and process stability can be improved.

또는, 전극 형성 단계(S50)에서 수행되는 물리적 증기 증착 공정으로는 스퍼터링 공정, 전자-빔(E-beam) 공정 등을 들 수 있다. 도금 공정으로는 알려진 다양한 공정이 사용될 수 있다. 일 예로, 스퍼터링 공정 또는 도금 공정에 의하여 제1 또는 제2 전극(42, 44)을 형성하면, 상온 또는 100℃ 이하의 온도에서 제1 및 제2 전극(42, 44)을 형성할 수 있다. Alternatively, the physical vapor deposition process performed in the electrode formation step S50 may include a sputtering process, an electron-beam (E-beam) process, and the like. Various known processes can be used as the plating process. For example, when the first or second electrodes 42 and 44 are formed by a sputtering process or a plating process, the first and second electrodes 42 and 44 may be formed at room temperature or at a temperature of 100° C. or less.

또는, 알루미늄 산화물층(22a, 32a)를 열처리하여 패시베이션 특성을 향상하는 어닐링 공정(예를 들어, 제2 유전층 형성 단계(S34)에서 수행되는 어닐링 공정)의 공정 온도보다 전극 형성 단계(S50)의 공정 온도가 더 낮을 수 있다. 예를 들어, 앞서 설명한 바와 같이, 어닐링 공정의 공정 온도가 550℃ 이하(예를 들어, 400℃ 내지 550℃)이고, 전극 형성 단계(S50)의 공정 온도가 400℃ 이하일 수 있다. Alternatively, the temperature of the electrode formation step (S50) is higher than the process temperature of the annealing process (for example, the annealing process performed in the second dielectric layer forming step (S34)) to heat-treat the aluminum oxide layers (22a, 32a) to improve the passivation characteristics. The process temperature may be lower. For example, as described above, the process temperature of the annealing process may be 550° C. or less (eg, 400° C. to 550° C.), and the process temperature of the electrode forming step S50 may be 400° C. or less.

그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 전극 형성 단계(S50)의 공정 온도가 어닐링 공정에 의한 패시베이션 특성을 저하 또는 변경하지 않는 온도(예를 들어, 550℃ 이하, 일 예로, 500℃ 이하)이면 족하다. 일 예로, 전극 형성 단계(S50)의 온도가 일정 온도(예를 들어, 400℃ 이상)이면 전극 형성 단계(S50)에서 제1 또는 제2 알루미늄 산화물층(22a, 32)의 패시베이션 특성을 향상하는 어닐링 공정이 추가로 수행될 수 있다. 이때, 제1 또는 제2 유전층(22b, 32b)은 제1 또는 제2 알루미늄 산화물층(22a, 32a)에 포함된 수소의 외부 확산(out-diffusion) 등을 방지하는 캡핑층을 역할을 수행하여 어닐링 공정에 의한 효과를 최대화할 수 있다. However, the present invention is not limited thereto. For example, it is sufficient if the process temperature in the electrode formation step S50 is a temperature at which the passivation characteristic by the annealing process is not lowered or changed (eg, 550° C. or less, for example, 500° C. or less). For example, if the temperature of the electrode forming step (S50) is a certain temperature (for example, 400°C or higher), the passivation characteristics of the first or second aluminum oxide layers 22a and 32 are improved in the electrode forming step (S50). An annealing process may be further performed. At this time, the first or second dielectric layers 22b and 32b serve as a capping layer to prevent out-diffusion of hydrogen contained in the first or second aluminum oxide layers 22a and 32a. The effect of the annealing process can be maximized.

상술한 바와 같이, 본 실시예에서는 제1 식각 단계(S24)에 의하여 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 제거한다. 이에 따라 제2 도전형 영역(30)은 반도체 기판(110)에 제2 도전형 도펀트를 도핑(또는 확산)하여 형성된 도핑 영역으로 구성된다. 제1 도전형 영역(20)은 터널링층(52) 위에 형성된 반도체층(202)을 기반으로 형성되며 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성한다. 이에 의하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고, 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 크게 향상할 수 있다. As described above, in the present embodiment, the semiconductor layer 202 and/or the tunneling layer 52 located on the front surface of the semiconductor substrate 110 is removed by the first etching step S24. Accordingly, the second conductivity type region 30 is formed of a doped region formed by doping (or diffusion) the second conductivity type dopant on the semiconductor substrate 110. The first conductivity type region 20 is formed on the basis of the semiconductor layer 202 formed on the tunneling layer 52 and is formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110. Accordingly, interference of light incident on the front surface of the semiconductor substrate 110 can be minimized, and deterioration of recombination characteristics due to the first conductivity type region 20 positioned on the rear surface of the semiconductor substrate 110 can be minimized. Accordingly, the characteristics of the solar cell 100 can be greatly improved.

이러한 구조에서 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 최대화할 수 있는 최적 온도에서 어닐링 공정을 수행하고 후속하여 수행되는 전극 형성 단계(S50)를 저온 공정으로 수행하여 고온 공정에 의한 패시베이션 특성의 열화를 최소화할 수 있다. 이에 의하여 알루미늄 산화물층(22a, 32a)을 포함하는 패시베이션층(22, 32)의 패시베이션 특성을 최대로 구현할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상할 수 있으며 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있으며, 이를 간단한 공정으로 수행할 수 있다. In this structure, the annealing process is performed at an optimum temperature that can maximize the passivation properties of the aluminum oxide layers 22a and 32a, and the electrode formation step (S50), which is subsequently performed, is performed as a low-temperature process. Deterioration can be minimized. Accordingly, the passivation characteristics of the passivation layers 22 and 32 including the aluminum oxide layers 22a and 32a can be maximized. Accordingly, the open-circuit voltage of the solar cell 100 can be improved, the efficiency and reliability of the solar cell 100 can be improved, and this can be performed with a simple process.

상술한 도면 및 설명에서는 제1 도전형 영역(20) 위에 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)이 접촉하여 차례로 형성되고 제2 도전형 영역(30) 위에 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)이 접촉하여 차례로 형성되는 것은 예시하였다. 그러나 도핑 단계(S28), 제1 및/또는 제2 어닐링 공정 등의 열처리 공정에서, 도 14에 도시한 바와 같이, 제1 도전형 영역(20)과 제1 알루미늄 산화물층(22a) 사이 및/또는 제2 도전형 영역(30)과 제2 알루미늄 산화물층(32b) 사이에 실리콘 산화물층(20a, 30a)이 형성되어 위치할 수 있다. 이러한 실리콘 산화물층(20a, 30a)은 제1 및/또는 제2 패시베이션층(20, 30)과 함께 구비되어 패시베이션 특성을 좀더 향상하는 역할을 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In the above-described drawings and description, the first aluminum oxide layer 22a and the first dielectric layer 22b are sequentially formed on the first conductivity type region 20 by contacting, and a second aluminum oxide layer is formed on the second conductivity type region 30. It has been illustrated that (32a) and the second dielectric layer (32b) are sequentially formed in contact with each other. However, in the heat treatment process such as the doping step S28 and the first and/or second annealing process, as shown in FIG. 14, between the first conductivity type region 20 and the first aluminum oxide layer 22a and/ Alternatively, silicon oxide layers 20a and 30a may be formed and positioned between the second conductivity type region 30 and the second aluminum oxide layer 32b. These silicon oxide layers 20a and 30a may be provided together with the first and/or second passivation layers 20 and 30 to further improve passivation characteristics. However, the present invention is not limited thereto.

이하에서는 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.Hereinafter, a solar cell and a manufacturing method thereof according to another embodiment of the present invention will be described in detail. Detailed descriptions of parts that are the same or extremely similar to those of the above description will be omitted, and only different parts will be described in detail. In addition, a combination of the above-described embodiment or a modified example thereof and the following embodiment or modified examples thereof also falls within the scope of the present invention.

도 15는 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.15 is a schematic cross-sectional view of a solar cell according to another embodiment of the present invention.

도 15를 참조하면, 본 실시예에서는 반도체층으로 구성되는 제1 도전형 영역(20)이 p형을 가지는 p형 영역으로 구성되고 이 위에 위치하는 제1 패시베이션층(22)이 제1 알루미늄 산화물층(22a)을 구비하고, 반도체 기판(110)의 일부로 구성되는 제2 도전형 영역(30)이 n형을 가지는 n형 영역으로 구성되고 이 위에 위치하는 제2 패시베이션층(32)이 알루미늄 산화물층을 구비하지 않는다. Referring to FIG. 15, in this embodiment, the first conductivity-type region 20 formed of a semiconductor layer is formed of a p-type region having a p-type, and the first passivation layer 22 positioned thereon is a first aluminum oxide. The second conductivity-type region 30 including the layer 22a and formed as a part of the semiconductor substrate 110 is composed of an n-type region having an n-type, and the second passivation layer 32 positioned thereon is aluminum oxide. It does not have a layer.

제1 알루미늄 산화물층(22a)과 같은 알루미늄 산화물층은 p형 영역 또는 반도체층 위에 형성되어 패시베이션 특성을 향상하는 효과를 가지므로, 반도체 기판(10)의 이루로 구성되며 n형 영역으로 구성되는 제2 도전형 영역(30) 위에 형성되어 패시베이션 특성을 크게 향상할 수 없음을 고려한 것이다. Since the aluminum oxide layer such as the first aluminum oxide layer 22a is formed on the p-type region or the semiconductor layer to improve passivation characteristics, It is formed over the 2-conductivity type region 30 to consider that the passivation characteristics cannot be greatly improved.

그러나 본 발명이 이에 한정되는 것은 아니며, 이러한 구조에서도 제2 도전형 영역(30) 위에 직접 또는 다른 층을 개재하여 알루미늄 산화물층이 구비될 수 있다. 또는 제1 도전형 영역(20) 위에는 알루미늄 산화물층이 구비되지 않고 제2 도전형 영역(30) 위에 알루미늄 산화물층이 구비될 수도 있다. 이와 같이 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나 위에 패시베이션층의 일부 또는 전부로서 알루미늄 산화물층이 구비될 수 있다. However, the present invention is not limited thereto, and even in such a structure, an aluminum oxide layer may be provided on the second conductivity type region 30 directly or through another layer. Alternatively, an aluminum oxide layer may not be provided on the first conductivity type region 20 and an aluminum oxide layer may be provided on the second conductivity type region 30. As described above, in this embodiment, an aluminum oxide layer may be provided on at least one of the first and second conductivity type regions 20 and 30 as a part or all of the passivation layer.

일 예로, 베이스 영역(10)이 p형을 가져 제1 도전형 영역(20)이 에미터 영역으로 기능하고 제2 도전형 영역(30)이 전면 전계 영역으로 기능할 수 있다. 다른 예로, 베이스 영역(10)이 n형을 가져 제1 도전형 영역(20)이 후면 전계 영역으로 기능하고 제2 도전형 영역(30)이 에미터 영역으로 기능할 수 있다.For example, since the base region 10 has a p-type, the first conductivity-type region 20 functions as an emitter region, and the second conductivity-type region 30 functions as a front electric field region. As another example, since the base region 10 has an n-type, the first conductivity type region 20 functions as a rear electric field region, and the second conductivity type region 30 functions as an emitter region.

이 경우에도 제1 알루미늄 산화물층(22a)의 패시베이션 특성이 저하되지 않도록 어닐링 공정을 수행하고, 전극 형성 단계 이전에 개구부를 형성하는 단계를 수행하며, 전극 수행 단계는 저온 공정(일 예로, 550℃ 이하, 좀더 구체적으로, 450℃ 이하)에서 수행할 수 있다. Even in this case, an annealing process is performed so that the passivation property of the first aluminum oxide layer 22a is not deteriorated, and a step of forming an opening before the electrode forming step is performed, and the electrode performing step is a low temperature process (for example, 550°C Hereinafter, more specifically, it may be carried out at 450° C. or less).

도 16은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다. 16 is a flowchart of a method of manufacturing a solar cell according to another embodiment of the present invention.

도 16을 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 도전형 영역 형성 단계(S20), 패시베이션층 형성 단계(S30), 개구부 형성 단계(S40), 그리고 전극 형성 단계(S50)를 포함한다. 그리고 도전형 영역 형성 단계(S20) 이전에 터널링층 형성 단계(S10)를 더 포함할 수 있다. Referring to FIG. 16, the method of manufacturing the solar cell 100 according to the present embodiment includes a conductive region forming step (S20), a passivation layer forming step (S30), an opening forming step (S40), and an electrode forming step ( S50). In addition, a tunneling layer forming step (S10) may be further included before the conductive region forming step (S20).

이때, 본 실시예에서는 어닐링 공정이 패시베이션층 형성 단계(S30)가 아닌 전극 형성 단계(S50)에서 수행될 수 있다. 즉, 알루미늄 산화물층(도 1의 참조부호 22a, 32a 참조, 이하 동일)의 패시베이션 특성을 향상할 수 있는 열처리 온도에서 전극 형성 단계(S50)을 수행하는 것에 의하여 전극 형성 단계(S50)에서 어닐링 공정을 함께 수행할 수 있다. 예를 들어, 전극 형성 단계(S50)가 공정은 제1 및 제2 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 크게 향상할 수 있는 550℃ 이하(일 예로, 400℃ 내지 550℃, 좀더 구체적으로, 400℃ 내지 500℃)의 온도에서 수행될 수 있다. 전극 형성 단계(S50)로는 상술한 공정 온도에서 공정이 수행되는 인쇄 공정, 물리적 증착 공정 등이 적용될 수 있다. 이에 의하면 제1 및 제2 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 향상하면서도 공정을 단순화할 수 있다. In this case, in the present embodiment, the annealing process may be performed in the electrode forming step S50 rather than the passivation layer forming step S30. That is, the annealing process in the electrode forming step (S50) by performing the electrode forming step (S50) at a heat treatment temperature capable of improving the passivation characteristics of the aluminum oxide layer (see reference numerals 22a and 32a in FIG. 1). Can be done together. For example, in the electrode formation step (S50), the process is 550°C or less (for example, 400°C to 550°C, more specifically) that can greatly improve the passivation characteristics of the first and second aluminum oxide layers 22a and 32a. As, it can be carried out at a temperature of 400 ℃ to 500 ℃). As the electrode formation step S50, a printing process, a physical vapor deposition process, and the like in which the process is performed at the above-described process temperature may be applied. Accordingly, the process can be simplified while improving the passivation characteristics of the first and second aluminum oxide layers 22a and 32a.

이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail by an experimental example of the present invention. However, the experimental examples of the present invention are only for illustrating the present invention, and the present invention is not limited thereto.

실시예 1Example 1

도 1에 도시한 바와 같은 구조의 태양 전지를 복수 개 제조하였다. 좀더 구체적으로, 인을 베이스 도펀트로 가지는 단결정 실리콘 기판을 준비하여, 실리콘 산화물층으로 구성된 터널링층 및 인(P)을 제1 도전형 도펀트로 포함하는 다결정 실리콘층으로 구성된 제1 도전형 영역을 형성하고, 보론을 제2 도전형 도펀트로 포함하는 도핑 영역으로 구성된 제2 도전형 영역을 형성하였다. 원자층 증착법을 이용하여 제1 및 제2 알루미늄 산화물층을 제1 및 제2 도전형 영역 위에 동시에 형성하였다. 제2 알루미늄 산화물층 위에 실리콘 질화물층으로 구성되는 제2 유전층을 형성하였다. 제2 유전층을 형성하는 공정에서는 500℃의 온도 및 질소 분위기에서 어닐링 공정을 수행한 이후에 증착 공정을 수행하여 실리콘 질화물층으로 구성되는 제2 유전층을 형성하였다. 그리고 제1 알루미늄 산화물층 위에 증착 공정을 수행하여 실리콘 질화물층으로 구성되는 제1 유전층을 형성하였다. 그리고 레이저 어블레이션에 의하여 제1 패시베이션층 및 제2 패시베이션층에 각기 제1 및 제2 개구부를 형성하고 저온 소성 페이스트를 도포하고 350℃의 온도에서 소성하여 제1 및 제2 개구부를 통하여 제1 및 제2 도전형 영역에 전기적으로 연결되는 제1 및 제2 전극을 형성하였다. A plurality of solar cells having the structure as shown in FIG. 1 were manufactured. More specifically, by preparing a single crystal silicon substrate having phosphorus as a base dopant, a tunneling layer composed of a silicon oxide layer and a first conductivity type region composed of a polycrystalline silicon layer including phosphorus (P) as a first conductivity type dopant are formed. Then, a second conductivity type region composed of a doped region including boron as a second conductivity type dopant was formed. First and second aluminum oxide layers were simultaneously formed on the first and second conductivity type regions by using an atomic layer deposition method. A second dielectric layer composed of a silicon nitride layer was formed on the second aluminum oxide layer. In the process of forming the second dielectric layer, an annealing process was performed at a temperature of 500° C. and a nitrogen atmosphere, and then a deposition process was performed to form a second dielectric layer composed of a silicon nitride layer. Then, a deposition process was performed on the first aluminum oxide layer to form a first dielectric layer composed of a silicon nitride layer. Then, by laser ablation, first and second openings are formed in the first and second passivation layers, respectively, and a low-temperature baking paste is applied and sintered at a temperature of 350°C, and the first and second openings are passed through the first and second openings. First and second electrodes electrically connected to the second conductivity type region were formed.

비교예 1Comparative Example 1

제1 유전층을 형성하는 공정 이후에, 개구부를 형성하는 공정을 수행하지 않고 저온 소성 페이스트 대신 유리 프릿을 포함하는 소성 페이스트를 제1 및 제2 유전층 위에 도포하고 750℃의 온도에서 소성하여 제1 및 제2 전극을 형성하였다는 점을 제외하고는, 실시예 1과 동일한 방법에 의하여 태양 전지를 복수 개 제조하였다. 이때, 제1 및 제2 전극을 형성하기 위한 소성 공정에서 소성 페이스트가 제1 및 제2 패시베이션층을 관통하여 제1 및 제2 개구부를 형성하는 파이어스루 공정이 일어나서 제1 및 제2 전극이 제1 및 제2 도전형 영역에 전기적으로 연결되었다. After the process of forming the first dielectric layer, a firing paste including glass frit is applied on the first and second dielectric layers instead of the low temperature firing paste without performing the process of forming the opening, and firing at a temperature of 750° C. A plurality of solar cells were manufactured in the same manner as in Example 1, except that the second electrode was formed. At this time, in the firing process for forming the first and second electrodes, a fire-through process in which the firing paste penetrates the first and second passivation layers to form the first and second openings occurs. It was electrically connected to the first and second conductivity type regions.

실시예 1 및 비교예 1에 따른 태양 전지의 암시 개방 전압을 측정하여 그 결과를 도 17 및 도 18에 각기 첨부하였다. 여기서, 암시 개방 전압은 복수의 태양 전지에서 어닐링 공정 이후 및 전극 형성 이후의 값을 각기 측정하여 그 상대적인 평균 값을 도 17 및 도 18에 도시하였다. The dark open-circuit voltage of the solar cells according to Example 1 and Comparative Example 1 was measured, and the results are attached to FIGS. 17 and 18, respectively. Here, the dark open-circuit voltage was measured after an annealing process and after electrode formation in a plurality of solar cells, and the relative average values thereof are shown in FIGS. 17 and 18.

도 17에 도시한 바와 같이 실시예 1에 따른 태양 전지는 전극 형성 이후에도 암시 개방 전압이 약간 상승하여 우수한 암시 개방 전압 값을 유지하는 반면, 도 18에 도시한 바와 같이 비교예 1에 따른 태양 전지는 전극 형성 이후에 암시 개방 전압이 크게 저하되는 것을 알 수 있다. 이는 비교예 1과 같이 높은 온도에서 전극을 형성하면 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성의 저하가 일어나는 반면, 실시예 1과 같이 낮은 온도에서 전극을 형성하면 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성의 저하가 일어나지 않았기 때문으로 예측된다. As shown in FIG. 17, the solar cell according to Example 1 maintains an excellent dark open voltage value by slightly increasing the dark open voltage even after electrode formation, whereas the solar cell according to Comparative Example 1 as shown in FIG. It can be seen that the suggestive open-circuit voltage is greatly reduced after electrode formation. This is because when the electrode is formed at a high temperature as in Comparative Example 1, the passivation property of the passivation layer including the aluminum oxide layer is deteriorated, whereas when the electrode is formed at a low temperature as in Example 1, the passivation layer including the aluminum oxide layer. It is predicted that this is because the deterioration of the passivation characteristic of did not occur.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 제1 도전형 영역
30: 제2 도전형 영역
22: 제1 패시베이션층
22a: 제1 알루미늄 산화물층
22b: 제1 유전층
32: 제2 패시베이션층
32a: 제2 알루미늄 산화물층
32b: 제2 유전층
102: 제1 개구부
104: 제2 개구부
102a: 제1 관통홀
104a: 제2 관통홀
42: 제1 전극
44: 제2 전극 100: solar cell
110: semiconductor substrate
10: base area
20: first conductivity type region
30: second conductivity type region
22: first passivation layer
22a: first aluminum oxide layer
22b: first dielectric layer
32: second passivation layer
32a: second aluminum oxide layer
32b: second dielectric layer
102: first opening
104: second opening
102a: first through hole
104a: second through hole
42: first electrode
44: second electrode

Claims (24)

반도체 기판;
상기 반도체 기판의 제1 면 위에 형성되는 반도체층으로 구성된 제1 도전형 영역;
상기 반도체 기판의 제2 면에서 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역;
상기 제1 도전형 영역 위에 형성되는 제1 패시베이션층;
상기 제2 도전형 영역 위에 형성되는 제2 패시베이션층;
상기 제1 패시베이션층을 관통하는 제1 개구부를 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제2 패시베이션층을 관통하는 제2 개구부를 통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 패시베이션층 및 상기 제2 패시베이션층 중 적어도 하나가 알루미늄 산화물층을 포함하고,
상기 제1 및 제2 개구부 중 적어도 하나가 상기 제1 또는 제2 전극에 국부적으로 대응하는 복수의 관통홀을 포함하는 태양 전지. A semiconductor substrate;
A first conductivity type region composed of a semiconductor layer formed on the first surface of the semiconductor substrate;
A second conductivity type region consisting of a doped region constituting a part of the semiconductor substrate on the second surface of the semiconductor substrate;
A first passivation layer formed over the first conductivity type region;
A second passivation layer formed over the second conductivity type region;
A first electrode electrically connected to the first conductivity type region through a first opening penetrating the first passivation layer; And
A second electrode electrically connected to the second conductivity type region through a second opening penetrating the second passivation layer
Including,
At least one of the first passivation layer and the second passivation layer includes an aluminum oxide layer,
At least one of the first and second openings includes a plurality of through-holes locally corresponding to the first or second electrode. 제1항에 있어서,
상기 제2 개구부가 상기 제2 전극에 국부적으로 대응하는 복수의 제2 관통홀을 포함하는 태양 전지. The method of claim 1,
The solar cell in which the second opening includes a plurality of second through holes corresponding locally to the second electrode. 제2항에 있어서,
상기 제1 도전형 영역이 상기 반도체 기판의 후면 쪽에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 후면 전계 영역이고,
상기 제2 도전형 영역이 상기 반도체 기판의 전면에 위치하며 상기 반도체 기판의 베이스 영역과 다른 도전형을 가지는 에미터 영역인 태양 전지. The method of claim 2,
The first conductivity type region is a rear electric field region located on the rear side of the semiconductor substrate and having the same conductivity type as the semiconductor substrate,
A solar cell in which the second conductivity type region is located on the front surface of the semiconductor substrate and is an emitter region having a conductivity type different from that of the base region of the semiconductor substrate. 제3항에 있어서,
상기 제1 개구부의 총 면적이 상기 제2 개구부의 총 면적보다 큰 태양 전지. The method of claim 3,
A solar cell in which the total area of the first opening is larger than the total area of the second opening. 제4항에 있어서,
상기 제1 개구부가 상기 제1 전극에 국부적으로 대응하는 복수의 제1 관통홀을 포함하고,
상기 복수의 제1 관통홀의 각각의 면적, 총 개수, 또는 밀도가 상기 복수의 제2 관통홀의 각각의 면적, 총 개수, 또는 밀도보다 크거나, 상기 복수의 제1 관통홀의 간격이 상기 복수의 제2 관통홀의 간격보다 작은 태양 전지. The method of claim 4,
The first opening includes a plurality of first through holes locally corresponding to the first electrode,
Each area, total number, or density of the plurality of first through-holes is greater than each area, total number, or density of the plurality of second through-holes, or the distance between the plurality of first through-holes is the plurality of second through-holes. 2 Solar cells smaller than the spacing of through-holes. 제1항에 있어서,
상기 제1 또는 제2 관통홀 각각의 최대 폭 또는 직경이 30um 이하이거나; 또는
상기 제1 또는 제2 전극의 면적에 대하여, 이에 대응하는 상기 복수의 제1 또는 제2 관통홀의 전체 면적의 비율이 30% 이하이거나; 또는
상기 태양 전지 전체 면적에 대한 상기 제1 또는 제2 개구부의 총 면적의 비율이 2% 이하인 태양 전지. The method of claim 1,
The maximum width or diameter of each of the first or second through holes is 30 μm or less; or
A ratio of the total area of the plurality of first or second through-holes corresponding to the area of the first or second electrode is 30% or less; or
A solar cell in which a ratio of the total area of the first or second opening to the total area of the solar cell is 2% or less. 제1항에 있어서,
상기 제1 패시베이션층이 상기 제1 도전형 영역 위에 형성되는 제1 알루미늄 산화물층, 그리고 상기 제1 알루미늄 산화물층 위에 형성되며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 포함하고,
상기 제2 패시베이션층이 상기 제2 도전형 영역 위에 형성되는 제2 알루미늄 산화물층, 그리고 상기 제2 알루미늄 산화물층 위에 형성되며 상기 제2 알루미늄 산화물층과 다른 물질을 포함하는 제2 유전층을 포함하는 태양 전지. The method of claim 1,
The first passivation layer comprises a first aluminum oxide layer formed on the first conductivity type region, and a first dielectric layer formed on the first aluminum oxide layer and including a material different from the first aluminum oxide layer,
The second passivation layer includes a second aluminum oxide layer formed on the second conductivity type region, and a second dielectric layer formed on the second aluminum oxide layer and including a material different from the second aluminum oxide layer. battery. 제7항에 있어서,
상기 제1 또는 제2 유전층이 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 또는 실리콘 탄화물을 포함하거나; 또는
상기 제1 또는 제2 알루미늄 산화물층의 두께가 상기 제1 또는 제2 유전층의 두께보다 작거나; 또는
상기 제1 또는 제2 알루미늄 산화물층에서의 단위 부피당 수소 함유량이 상기 제1 또는 제2 유전층에서의 단위 부피당 수소 함유량보다 크거나; 또는
상기 제1 알루미늄 산화물층과 상기 제2 알루미늄 산화물층이 동일한 물질, 조성 및 두께를 가지는 태양 전지. The method of claim 7,
The first or second dielectric layer comprises silicon nitride, silicon oxide, silicon oxynitride, or silicon carbide; or
The thickness of the first or second aluminum oxide layer is less than the thickness of the first or second dielectric layer; or
The hydrogen content per unit volume in the first or second aluminum oxide layer is greater than the hydrogen content per unit volume in the first or second dielectric layer; or
A solar cell in which the first aluminum oxide layer and the second aluminum oxide layer have the same material, composition, and thickness. 반도체 기판;
상기 반도체 기판의 제1 면 위에 형성되는 반도체층으로 구성된 제1 도전형 영역;
상기 반도체 기판의 제2 면에서 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역;
상기 제1 도전형 영역 위에 형성되는 제1 패시베이션층;
상기 제2 도전형 영역 위에 형성되는 제2 패시베이션층;
상기 제1 패시베이션층을 관통하는 제1 개구부를 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제2 패시베이션층을 관통하는 제2 개구부를 통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 패시베이션층 및 상기 제2 패시베이션층 중 적어도 하나가 루미늄 산화물층을 포함하고,
상기 제1 도전형 영역은, 상기 제1 개구부에 대응하는 제1 부분과, 상기 제1 부분 외의의 부분으로서 상기 제1 부분과 다른 결정성을 가지는 제2 부분을 포함하는 태양 전지. A semiconductor substrate;
A first conductivity type region composed of a semiconductor layer formed on the first surface of the semiconductor substrate;
A second conductivity type region consisting of a doped region constituting a part of the semiconductor substrate on the second surface of the semiconductor substrate;
A first passivation layer formed over the first conductivity type region;
A second passivation layer formed over the second conductivity type region;
A first electrode electrically connected to the first conductivity type region through a first opening penetrating the first passivation layer; And
A second electrode electrically connected to the second conductivity type region through a second opening penetrating the second passivation layer
Including,
At least one of the first passivation layer and the second passivation layer includes a aluminum oxide layer,
The first conductivity type region includes a first portion corresponding to the first opening, and a second portion having a crystallinity different from the first portion as a portion outside the first portion. 제9항에 있어서,
상기 제1 도전형 영역이 다결정 구조를 가지고,
상기 제1 부분의 결정립 크기가 상기 제2 부분의 결정립 크기보다 큰 태양 전지. The method of claim 9,
The first conductivity type region has a polycrystalline structure,
A solar cell in which a grain size of the first portion is larger than a grain size of the second portion. 반도체 기판;
상기 반도체 기판의 제1 면 위에 형성되는 반도체층으로 구성된 제1 도전형 영역;
상기 반도체 기판의 제2 면에서 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역;
상기 제1 도전형 영역 위에 형성되는 제1 패시베이션층;
상기 제2 도전형 영역 위에 형성되는 제2 패시베이션층;
상기 제1 패시베이션층을 관통하는 제1 개구부를 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제2 패시베이션층을 관통하는 제2 개구부를 통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 패시베이션층 및 상기 제2 패시베이션층 중 적어도 하나가 알루미늄 산화물층을 포함하고,
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 도금에 의하여 형성된 도금층, 물리적 증기 증착에 의하여 형성된 물리적 증기 증착층, 또는 저온 소성 페이스트 물질을 포함하는 인쇄층으로 구성되는 금속 전극층을 포함하는 태양 전지. A semiconductor substrate;
A first conductivity type region composed of a semiconductor layer formed on the first surface of the semiconductor substrate;
A second conductivity type region consisting of a doped region constituting a part of the semiconductor substrate on the second surface of the semiconductor substrate;
A first passivation layer formed over the first conductivity type region;
A second passivation layer formed over the second conductivity type region;
A first electrode electrically connected to the first conductivity type region through a first opening penetrating the first passivation layer; And
A second electrode electrically connected to the second conductivity type region through a second opening penetrating the second passivation layer
Including,
At least one of the first passivation layer and the second passivation layer includes an aluminum oxide layer,
At least one of the first electrode and the second electrode includes a metal electrode layer composed of a plating layer formed by plating, a physical vapor deposition layer formed by physical vapor deposition, or a printed layer including a low-temperature baking paste material battery. 제11항에 있어서,
상기 제1 및 제2 개구부 중 적어도 하나가 상기 제1 또는 제2 전극과 다른 평면 형상을 가지는 태양 전지. The method of claim 11,
At least one of the first and second openings has a planar shape different from that of the first or second electrode. 제11항에 있어서,
상기 금속 전극층은 상기 제1 또는 제2 도전형 영역에 직접 접촉하거나 상기 제1 또는 제2 도전형 영역 위에 형성된 실리콘 산화물층에 직접 접촉하여 형성되는 태양 전지. The method of claim 11,
The metal electrode layer is formed by directly contacting the first or second conductivity type region or a silicon oxide layer formed on the first or second conductivity type region. 반도체 기판의 제1 면 위에 반도체층으로 구성된 제1 도전형 영역을 형성하고 상기 반도체 기판의 제2 면에서 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계;
상기 제1 도전형 영역 위에 제1 패시베이션층을 형성하고 상기 제2 도전형 영역 위에 제2 패시베이션층을 형성하되, 상기 제1 패시베이션층 중 상기 제2 패시베이션층 중 적어도 하나가 알루미늄 산화물층을 포함하는, 패시베이션층 형성 단계; 및
상기 제1 패시베이션층을 관통하는 제1 개구부 및 상기 제2 패시베이션층을 관통하는 제2 개구부를 형성하는, 개구부 형성 단계; 및
상기 개구부 형성 단계 이후에 수행되며, 상기 제1 개구부를 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 패시베이션층을 관통하는 제2 개구부를 통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 형성하는, 전극 형성 단계
을 포함하는 태양 전지의 제조 방법. A first conductivity type region composed of a semiconductor layer on a first surface of a semiconductor substrate and a second conductivity type region composed of a doped region constituting a part of the semiconductor substrate on the second surface of the semiconductor substrate Region forming step;
A first passivation layer is formed on the first conductivity type region and a second passivation layer is formed on the second conductivity type region, wherein at least one of the second passivation layers among the first passivation layers includes an aluminum oxide layer. , Forming a passivation layer; And
Forming a first opening penetrating through the first passivation layer and a second opening penetrating through the second passivation layer; And
Performed after the step of forming the opening, and through the first electrode electrically connected to the first conductivity type region through the first opening and the second conductivity type region through a second opening penetrating the second passivation layer. An electrode forming step of forming a second electrode that is electrically connected
A method of manufacturing a solar cell comprising a. 제14항에 있어서,
상기 전극 형성 단계의 공정 온도가 550℃ 이하인 태양 전지의 제조 방법. The method of claim 14,
The method of manufacturing a solar cell in which the process temperature of the electrode forming step is 550° C. or less. 제14항에 있어서,
상기 전극 형성 단계가 저온 소성 페이스트를 이용한 인쇄 공정, 물리적 증기 증착 공정, 또는 도금 공정에 의하여 수행되는 태양 전지의 제조 방법.The method of claim 14,
The method of manufacturing a solar cell in which the electrode forming step is performed by a printing process, a physical vapor deposition process, or a plating process using a low-temperature baking paste. 제14항에 있어서,
상기 전극 형성 단계 이전에 수행되며 상기 알루미늄 산화물층을 열처리하여 패시베이션 특성을 향상하는 어닐링 공정을 더 포함하고,
상기 어닐링 공정의 공정 온도보다 상기 전극 형성 단계의 공정 온도가 낮은 태양 전지의 제조 방법.The method of claim 14,
Further comprising an annealing process performed before the electrode forming step and heat-treating the aluminum oxide layer to improve passivation properties,
A method of manufacturing a solar cell in which the process temperature of the electrode formation step is lower than the process temperature of the annealing process. 제17항에 있어서,
상기 어닐링 공정의 공정 온도가 550℃ 이하이고,
상기 전극 형성 단계의 공정 온도가 400℃ 이하인 태양 전지의 제조 방법. The method of claim 17,
The process temperature of the annealing process is 550°C or less,
A method of manufacturing a solar cell in which the process temperature of the electrode forming step is 400° C. or less. 제14항에 있어서,
상기 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 위에 각기 제1 및 제2 알루미늄 산화물층을 형성하는 공정과, 상기 제2 알루미늄 산화물층 위에 제2 유전층을 형성하는 공정과, 상기 제1 알루미늄 산화물층 위에 제1 유전층을 형성하는 공정을 포함하고,
상기 제2 유전층을 형성하는 공정에서, 상기 제1 및 제2 알루미늄 산화물층을 열처리하여 패시베이션 특성을 향상하는 어닐링 공정, 그리고 상기 제2 유전층을 형성하는 공정이 연속적으로 수행되는 태양 전지의 제조 방법. The method of claim 14,
The forming of the passivation layer may include forming first and second aluminum oxide layers on the first conductivity type region and the second conductivity type region, respectively, and forming a second dielectric layer on the second aluminum oxide layer. And forming a first dielectric layer on the first aluminum oxide layer,
In the process of forming the second dielectric layer, an annealing process of improving passivation characteristics by heat treatment of the first and second aluminum oxide layers, and a process of forming the second dielectric layer are successively performed. 제14항에 있어서,
상기 개구부 형성 단계에서 상기 제1 개구부 또는 상기 제2 개구부가 레이저를 이용하는 레이저 어블레이션 공정 또는 식각 물질을 이용하는 식각 공정에 의하여 형성되는 태양 전지의 제조 방법. The method of claim 14,
In the opening forming step, the first opening or the second opening is formed by a laser ablation process using a laser or an etching process using an etching material. 제20항에 있어서,
상기 개구부 형성 단계에서 상기 제1 개구부 및 상기 제2 개구부가 상기 레이저 어블레이션 공정에 의하여 형성되는 태양 전지의 제조 방법. The method of claim 20,
In the forming of the opening, the first opening and the second opening are formed by the laser ablation process. 제14항에 있어서,
상기 제1 및 제2 개구부 중 적어도 하나가 상기 제1 또는 제2 전극에 국부적으로 대응하는 복수의 관통홀을 포함하는 태양 전지. The method of claim 14,
At least one of the first and second openings includes a plurality of through-holes locally corresponding to the first or second electrode. 제14항에 있어서,
상기 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 위에 각기 제1 및 제2 알루미늄 산화물층을 형성하는 공정을 포함하고,
상기 제1 알루미늄 산화물층을 형성하는 공정과 상기 제2 알루미늄 산화물층을 형성하는 공정이 동일한 공정에 의하여 동시에 수행되는 태양 전지의 제조 방법.The method of claim 14,
The forming of the passivation layer includes forming first and second aluminum oxide layers on the first conductivity type region and the second conductivity type region, respectively,
A method of manufacturing a solar cell in which the step of forming the first aluminum oxide layer and the step of forming the second aluminum oxide layer are simultaneously performed by the same process. 제14항에 있어서,
상기 전극 형성 단계가 400℃ 내지 550℃에서 수행되어 상기 전극 형성 단계에서 상기 알루미늄 산화물층을 열처리하여 패시베이션 특성을 향상하는 어닐링 공정이 수행되는 태양 전지의 제조 방법.

The method of claim 14,
The method of manufacturing a solar cell in which the electrode forming step is performed at 400° C. to 550° C., and an annealing process of improving passivation characteristics by heat-treating the aluminum oxide layer in the electrode forming step is performed.
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