KR20210043543A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시형태에 의하면 내부전극 및 유전체층을 포함하는 바디와 상기 바디의 적어도 일면에 배치되며, 상기 내부전극과 전기적으로 접속하는 제1 전극층 및 상기 제1 전극층 상에 배치되며 제1 도전성 금속 입자, 제2 도전성 금속 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 제2 도전성 금속은 상기 베이스 수지 경화 온도보다 낮은 융점을 갖는 적층 세라믹 전자부품을 제공할 수 있다.
Description
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다.
전도성 수지층은 열경화 수지에 도전성 금속 입자가 균일하게 분산된 페이스트를 도포하여 형성하며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하게 된다.
전도성 수지층은 도전성 금속 입자가 랜덤 분포를 가지며, 전기 절연 특성을 가지는 열경화성 수지가 매트릭스 형태로 존재하는 컴포짓(Composite) 구조로서, 종래의 금속을 소성하여 형성된 고온 소성 전극에 비해 커패시터의 등가직렬저항(Equivalent series resistance, ESR)을 상승시키는 문제가 있다.
따라서, 등가직렬저항(Equivalent series resistance, ESR)이 저감되며, 전도성 수지층 구조를 갖는 적층 세라믹 커패시터가 요구된다.
본 발명은 등가직렬저항(Equivalent series resistance, ESR)이 저감되며, 전도성 수지층 구조를 갖는 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태에 의하면 내부전극 및 유전체층을 포함하는 세라믹 바디와 상기 세라믹 바디의 적어도 일면에 배치되며, 상기 내부전극과 전기적으로 접속하는 제1 전극층 및 상기 제1 전극층 상에 배치되며 제1 도전성 금속 입자, 제2 도전성 금속 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 제2 도전성 금속은 상기 베이스 수지 경화 온도보다 낮은 융점을 갖는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체 층 및 내부 전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 바디의 단면에 제1 전극층을 형성하는 단계, 상기 제1 전극층 상에 제1 도전성 금속 입자, 열경화성 수지 및 상기 열경화성 수지 경화 온도보다 낮은 융점을 갖는 제2 도전성 금속을 포함하는 전도성 수지 조성물을 도포하는 단계 및 상기 전도성 수지 조성물을 경화하여 용융된 제2 도전성 금속이 상기 제1 도전성 금속 입자를 둘러싸도록 전도성 수지층을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
본 발명의 일 실시형태에 의하면 전도성 수지층을 포함하더라도 등가직렬저항(Equivalent series resistance, ESR)이 저감된 적층 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 영역을 확대하여 도시한 도면이다.
도 4는 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 영역을 확대하여 도시한 도면이다.
도 4는 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있는 것으로 문맥에 따라 적절히 해석되어야 한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 이하에서 적층 세라믹 전자부품은 적층 세라믹 커패시터를 일 예로 하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층 세라믹 커패시터 일 수 있으며, 세라믹 바디(110); 및 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브 영역은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께 차이 및 세라믹 바디 모서리부의 연마로 인하여, 세라믹 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극은 제1 및 제2 내부전극(121, 122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부 전극과 각각 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함하며, 제1 내부전극(121)은 제1 외부전극(131)과, 제2 내부전극(122)은 제2 외부전극(132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 세라믹 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(131) 및 제2 외부전극(132)은 제1 전극층(131a, 131b) 및 전도성 수지층(132)을 포함할 수 있다.
나아가 상기 제1 및 제2 외부전극(131,132)은 전도성 수지층(132) 상에 형성되는 제2 전극층(133, 134)을 더 포함할 수 있다.
상기 제2 전극층(133, 134)은 도금층일 수 있으며, 니켈 도금층(133)과 주석 도금층(134)일 수 있다.
상기 제1 전극층(131a, 131b)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 전극층(131a, 131b)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 전극층(131a, 131b)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 전극층(131a, 131b) 상에는 전도성 수지층(132)이 배치될 수 있다. 즉, 상기 제1 전극층(131a, 131b)의 외측에는 전도성 수지층(132)이 배치될 수 있다.
본 명세서에서 세라믹 바디(110)가 존재하는 방향을 외부전극(131, 132)의 내측으로, 세라믹 바디(110)가 존재하지 않는 방향을 외부전극(131, 132)의 외측으로 정의한다.
도 3은 도 2의 B 영역을 확대하여 도시한 도면이다.
B 영역은 제1 외부전극(131)의 단부를 확대하여 도시하였으나, 제1 외부전극은 제1 내부전극과 전기적으로 접속하며, 제2 외부전극은 제2 내부전극과 접속하는 차이가 있을 뿐, 제1 외부전극과 제2 외부전극의 구성은 유사하므로, 이하 제1 외부전극(131)을 기준으로 설명하나 이는 제2 외부전극(132)에 관한 설명을 포함하는 것으로 본다.
도 3에 도시된 바와 같이 상기 전도성 수지층(132)은 제1 도전성 금속 입자(132a), 제2 도전성 금속(132b) 및 베이스 수지(132c)를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 제2 도전성 금속(132b)은 상기 베이스 수지(132c) 경화 온도보다 낮은 융점을 갖는다.
상기 베이스 수지(132c)는 열경화성 수지를 포함할 수 있다. 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.
상기 제1 도전성 금속 입자(132a)는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 상기 제1 도전성 금속 입자(132a)는 은으로 코팅된 구리를 포함할 수 있다.
상기 제1 도전성 금속 입자(132a)는 상기 전도성 수지층(132) 내에서 입자 형태로 배치된다.
상기 전도성 수지층(132)은 열경화 수지에 도전성 금속 입자가 균일하게 분산된 페이스트를 도포하여 형성하며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하므로, 종래의 소성에 의해 외부전극을 형성하는 방법과 달리 제1 도전성 금속 입자가 용융되지 않아 입자 형태로 전도성 수지층(132) 내에 존재할 수 있다.
반면, 상기 제2 도전성 금속(132b)은 상기 베이스 수지(132c) 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 공정을 거치는 과정에서 용융되며, 도 3에 도시된 바와 같이 상기 제2 도전성 금속(132b)은 용융 상태로 상기 제1 도전성 금속 입자(132a)를 둘러싼다.
상기 제2 도전성 금속(132b)은 특별히 제한되는 것은 아니나, 예를 들어 융점이 300℃ 이하일 수 있다.
구체적으로, 상기 제2 도전성 금속(132b)은 주석(Sn), 납(Pb), 인듐(In), 구리(Cu), 은(Ag) 및 비스무트(Bi) 중에서 선택된 2 이상의 합금으로 구성될 수 있으나 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 전도성 수지층(132)은 건조 및 경화 공정을 거쳐서 형성되며, 경화 온도는 대략 300℃ 이하이며, 이 과정에서 상기 제2 도전성 금속(132b)은 용융된다.
상기 제2 도전성 금속(132b)은 용융 상태로 상기 제1 도전성 금속 입자(132a)를 둘러싸기 때문에, 상기 제1 도전성 금속 입자(132a)와 제2 도전성 금속(132b)은 직접 접촉할 수 있다.
이로 인하여, 상기 제1 도전성 금속 입자(132a)간 직접 접촉뿐 아니라, 제2 도전성 금속(132b)에 의해 제1 도전성 금속 입자(132a)들이 전기적으로 연결되기 때문에 등가직렬저항(Equivalent series resistance, ESR)이 저감된 적층 세라믹 전자부품을 구현할 수 있다.
종래와 같이 금속 입자가 분산된 페이스트를 전극 물질로 사용할 경우 전자의 흐름이 금속-금속 접촉일 때는 원활한 흐름을 보이지만 열경화성 수지가 금속 입자를 둘러쌀 경우 전자는 그 흐름이 급속하게 감소한다.
이러한 문제를 해결하기 위해, 수지량을 극단적으로 줄이고 금속 양을 늘릴 경우 금속 입자간 접촉 비율을 높여 전도성을 개선할 수는 있으나, 반대로 수지량 감소로 인해 외부전극의 고착 강도 저하의 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 열경화성 수지의 양을 극단적으로 줄이지 않더라도 용융된 제2 도전성 금속(132b)에 의해 상기 제1 도전성 금속 입자(132a)간 접촉 비율을 높일 수 있어, 외부전극의 고착 강도 저하의 문제가 없으면서 상기 전도성 수지층(132) 내의 전기 전도도가 개선될 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 등가직렬저항(Equivalent series resistance, ESR)이 저감될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
도 4를 참조하면 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체 층 및 내부 전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 바디의 단면에 제1 전극층을 형성하는 단계, 상기 제1 전극층 상에 제1 도전성 금속 입자, 열경화성 수지 및 상기 열경화성 수지 경화 온도보다 낮은 융점을 갖는 제2 도전성 금속을 포함하는 전도성 수지 조성물을 도포하는 단계 및 상기 전도성 수지 조성물을 경화하여 용융된 제2 도전성 금속이 상기 제1 도전성 금속 입자를 둘러싸도록 전도성 수지층을 형성하는 단계를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니며, 이하 적층 세라믹 커패시터를 일 예로하여 설명한다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디(110)를 만들 수 있다. 상기 세라믹 바디는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트를 소성하여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 바디의 외부면에 제1 전극층(131a, 131b)이 형성될 수 있다. 상기 제1 전극층(131a, 131b)은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
다음으로, 제1 전극층(131a, 131b)의 외측에 제1 도전성 금속 입자, 열경화성 수지 및 상기 열경화성 수지보다 낮은 융점을 갖는 제2 도전성 금속을 포함하는 전도성 수지 조성물을 도포하고 경화하여 전도성 수지층(132)을 형성할 수 있다.
상기 금속 입자는 구리, 은, 니켈, 이들의 합금 및 은으로 코팅된 구리 중 하나 이상을 포함할 수 있으며 이에 제한되는 것은 아니다.
상기 열경화성 수지는, 예를 들어 에폭시 수지를 포함할 수 있다.
상기 열경화성 수지는 이에 한정되는 것은 아니나, 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다.
상기 액상 수지의 보다 구체적인 예로 폴리프로폭실레이트비스페놀A(Polypropoxylate Bisphenol A, PBPA) 및 DOW 사의 에폭시 제품인 D.E.R 330, D.E.R 332, D.E.R 362, D.E.R 364, D.E.R 383 등을 들 수 있으며, 본 발명에 이에 한정되는 것은 아니다.
상기 전도성 수지 조성물을 경화하여 용융된 제2 도전성 금속이 상기 제1 도전성 금속 입자를 둘러싸도록 전도성 수지층을 형성한다.
나아가 상기 전도성 수지층 상에 제2 전극층을 형성하는 단계를 더 포함할 수 있으며, 상기 제2 전극층은 도금에 의해 형성될 수 있으며, 예를 들어 니켈 도금층과 그 상부에 주석 도금층을 더 형성할 수 있다.
하기 표 1은 적층 세라믹 커패시터의 전도성 수지층 내의 금속 입자간 연결성에 따른 ESR, 외부전극 외관 평가 및 고착 강도를 비교한 것이다.
금속 입자간 연결성을 평가하는 방법은 전도성 수지층의 단면 SEM 사진을 기초로 임의의 100개의 금속 입자를 선정하고, 각 금속 입자의 인접 입자와의 접촉 여부를 확인한 후 그 연결 수준을 %로 표시하는 방법으로 진행하였다.
| 입자 연결성(%) | ESR | 외부전극 외관 평가 | 고착 강도 |
| 0 | × | ○ | ○ |
| 10 | △ | ○ | ○ |
| 20 | ○ | ○ | ○ |
| 30 | ○ | ○ | ○ |
| 40 | ○ | ○ | ○ |
| 50 | ○ | ○ | ○ |
| 60 | ○ | ○ | ○ |
| 70 | ○ | ○ | ○ |
| 80 | ○ | ○ | ○ |
| 90 | ○ | ○ | ○ |
| 100 | ○ | × | × |
△, × : 불량○ : 양호
상기 표 2를 참조하면, 금속 입자간 연결성이 20% 이상 90% 이하인 경우에 ESR 특성이 우수하며, 신뢰성도 우수함을 알 수 있다.
즉, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 제1 도전성 금속 입자간 직접 접촉뿐 아니라, 제2 도전성 금속에 의해 제1 도전성 금속 입자들이 전기적으로 연결되기 때문에 등가직렬저항(Equivalent series resistance, ESR)이 저감될 수 있으며, 고착 강도도 우수한 적층 세라믹 전자부품을 구현할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
131a, 131b : 제1 전극층
132 : 전도성 수지층
132a : 제1 도전성 금속 입자
132b : 제2 도전성 금속
132c : 베이스 수지
133, 134 : 제2 전극층
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
131a, 131b : 제1 전극층
132 : 전도성 수지층
132a : 제1 도전성 금속 입자
132b : 제2 도전성 금속
132c : 베이스 수지
133, 134 : 제2 전극층
Claims (13)
- 내부전극 및 유전체층을 포함하는 바디;
상기 바디의 적어도 일면에 배치되며, 상기 내부전극과 직접 접촉하고, 전도성 금속 및 글라스를 포함하는 제1 전극층; 및
상기 제1 전극층 상에 배치되며 상기 내부전극과 이격되어 배치되고, 복수의 제1 도전성 금속 입자, 제2 도전성 금속 및 수지를 포함하는 전도성 수지층;을 포함하며,
상기 제2 도전성 금속은 상기 수지 경화 온도보다 낮은 융점을 가지며, 상기 제2 도전성 금속은 상기 복수의 제1 도전성 금속 입자 중 적어도 하나 이상을 둘러싸는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 수지는 열경화성 수지인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제2 도전성 금속은 융점이 300℃ 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 도전성 금속 입자와 제2 도전성 금속은 직접 접촉하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 도전성 금속 입자는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 전도성 수지층 상에 배치된 제2 전극층을 더 포함하는 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 제2 전극층은 도금층인 적층 세라믹 전자부품.
- 내부전극 및 유전체층을 포함하는 바디;
상기 바디의 적어도 일면에 배치되며, 상기 내부전극과 직접 접촉하고, 전도성 금속 및 글라스를 포함하는 제1 전극층; 및
상기 제1 전극층 상에 배치되며 상기 내부전극과 이격되어 배치되고, 복수의 제1 도전성 금속 입자, 제2 도전성 금속 및 수지를 포함하는 전도성 수지층; 을 포함하며,
상기 제2 도전성 금속은 300℃ 이하의 융점을 가지며, 상기 제2 도전성 금속은 상기 복수의 제1 도전성 금속 입자 중 적어도 하나 이상을 둘러싸는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 수지는 열경화성 수지인 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 제1 도전성 금속 입자와 제2 도전성 금속은 직접 접촉하는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 제1 도전성 금속 입자는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함하는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 전도성 수지층 상에 배치된 제2 전극층을 더 포함하는 적층 세라믹 전자부품.
- 제12항에 있어서,
상기 제2 전극층은 도금층인 적층 세라믹 전자부품.
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