KR20210043145A - 칩 안테나 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 칩 안테나는, 제1 유전체 기판; 상기 제1 유전체 기판과 이격되어 대향 배치되는 제2 유전체 기판; 상기 제1 유전체 기판에 마련되는 제1 패치; 상기 제2 유전체 기판에 마련되는 제2 패치; 및 상기 제1 유전체 기판의 실장 면에 마련되는 실장 패드 및 급전 패드; 를 포함하고, 상기 제1 유전체 기판은, 상기 실장 패드를 통해 실장 기판에 실장되고, 상기 급전 패드를 통해 상기 실장 기판과 전기적으로 연결되고, 상기 제1 유전체 기판 및 상기 제2 유전체 기판 중 하나는 세라믹으로 형성되고, 다른 하나는 PTFE로 형성될 수 있다.
Description
본 발명은 칩 안테나에 관한 것이다.
5G 통신 시스템은 보다 높은 데이터 전송률을 달성하기 위해 보다 높은 주파수(mmWave) 대역들, 가령 10Ghz 내지 100GHz 대역들에서 구현된다. RF 신호의 전파 손실을 줄이고 전송 거리를 늘리기 위해, 빔포밍, 대규모 MIMO(multiple-input multiple-output), 전차원 MIMO(full dimensional multiple-input multiple-output), 어레이 안테나, 아날로그 빔포밍, 대규모 스케일의 안테나 기법들이 5G 통신 시스템에서 논의되고 있다.
한편, 무선 통신을 지원하는 핸드폰, PDA, 네비게이션, 노트북 등 이동통신 단말기는 CDMA, 무선랜, DMB, NFC(Near Field Communication) 등의 기능이 부가되는 추세로 발전하고 있으며, 이러한 기능들을 가능하게 하는 중요한 부품 중 하나가 안테나이다.
다만, 5G 통신 시스템이 적용되는 GHz 대역에서는 파장이 수 mm 정도로 작아지기 때문에 종래의 안테나를 이용하기 어렵다. 따라서, 이동통신 단말기에 탑재할 수 있는 초소형의 크기이면서 GHz 대역에 적합한 칩 안테나 모듈이 요구되고 있다.
본 발명은 외부 충격에 대해 강건한 특성을 가지는 칩 안테나를 제공하는 것이다.
본 발명의 일 실시예에 따른 칩 안테나는, 제1 유전체 기판; 상기 제1 유전체 기판과 이격되어 대향 배치되는 제2 유전체 기판; 상기 제1 유전체 기판에 마련되는 제1 패치; 상기 제2 유전체 기판에 마련되는 제2 패치; 및 상기 제1 유전체 기판의 실장 면에 마련되는 실장 패드 및 급전 패드; 를 포함하고, 상기 제1 유전체 기판은, 상기 실장 패드를 통해 실장 기판에 실장되고, 상기 급전 패드를 통해 상기 실장 기판과 전기적으로 연결되고, 상기 제1 유전체 기판 및 상기 제2 유전체 기판 중 하나는 세라믹으로 형성되고, 다른 하나는 PTFE로 형성될 수 있다.
본 발명의 일 실시예에 따른 칩 안테나는 제1 유전체 기판 및 제2 유전체 기판 중 하나를 PTFE로 형성함으로써, 내구성 및 취성을 개선하여, 칩 안테나의 신뢰성을 크게 향상시킬 수 있다.
도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이다.
도 2는 도 1의 칩 안테나 모듈의 일 부분의 단면도이다.
도 3a는 도 1의 칩 안테나 모듈의 평면도이다.
도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이다.
도 4b는 도 4a의 칩 안테나의 단면도이다.
도 4c는 도 4a의 칩 안테나의 저면도이다.
도 5a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이다.
도 5b는 도 5a의 칩 안테나의 단면도이다.
도 6a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이다.
도 6b는 도 6a의 칩 안테나의 단면도이다.
도 7a는 본 발명의 제4 실시예에 따른 칩 안테나의 사시도이다.
도 7b는 도 7a의 칩 안테나의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 듀얼 밴드용 칩 안테나의 단면도이다.
도 8b는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 상부 측에서 바라본 분해 사시도이다.
도 8c는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 하부 측에서 바라본 분해 사시도이다.
도 9는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개락적으로 도시한 사시도이다.
도 2는 도 1의 칩 안테나 모듈의 일 부분의 단면도이다.
도 3a는 도 1의 칩 안테나 모듈의 평면도이다.
도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이다.
도 4b는 도 4a의 칩 안테나의 단면도이다.
도 4c는 도 4a의 칩 안테나의 저면도이다.
도 5a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이다.
도 5b는 도 5a의 칩 안테나의 단면도이다.
도 6a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이다.
도 6b는 도 6a의 칩 안테나의 단면도이다.
도 7a는 본 발명의 제4 실시예에 따른 칩 안테나의 사시도이다.
도 7b는 도 7a의 칩 안테나의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 듀얼 밴드용 칩 안테나의 단면도이다.
도 8b는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 상부 측에서 바라본 분해 사시도이다.
도 8c는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 하부 측에서 바라본 분해 사시도이다.
도 9는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개락적으로 도시한 사시도이다.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
또한, 본 명세서에서 상측, 하측, 측면 등의 표현은 도면에 도시를 기준으로 설명한 것이며, 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다.
본 명세서에 기재된 칩 안테나 모듈은 고주파 영역에서 동작하며, 일 예로, 3GHz 이상의 주파수 대역에서 동작할 수 있다. 또한, 본 명세서에 기재된 칩 안테나 모듈은 RF(Radio Frequency) 신호를 수신 또는 송수신하도록 구성된 전자기기에 탑재될 수 있다. 일 예로, 칩 안테나는 휴대용 전화기, 휴대용 노트북, 드론 등에 탑재될 수 있다.
도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이고, 도 2는 도 1의 칩 안테나 모듈의 일 부분의 단면도이고, 도 3a는 도 1의 칩 안테나 모듈의 평면도이고, 도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 1, 도 2, 및 도 3a를 참조하면, 본 실시예에 따른 칩 안테나 모듈(1)은 실장 기판(10), 적어도 하나의 전자 소자(50), 및 복수의 칩 안테나(100)를 포함하고, 추가적으로, 복수의 엔드-파이어 안테나(200)를 포함할 수 있다. 실장 기판(10)에 적어도 하나의 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드-파이어 안테나(200)가 배치될 수 있다.
실장 기판(10)은 칩 안테나(100)에 필요한 회로 또는 전자부품이 탑재되는 회로 기판일 수 있다. 일 예로, 실장 기판(10)은 하나 이상의 전자부품이 표면에 탑재된 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 따라서, 실장 기판(10)에는 전자부품들을 전기적으로 연결하는 회로 배선이 구비될 수 있다. 또한, 실장 기판(10)은 연성 기판, 유전체 기판, 및 유리 기판 등으로 구현될 수 있다. 실장 기판(10)은 복수의 층으로 구성될 수 있다. 구체적으로, 실장 기판(10)은 적어도 하나의 절연층(17)과 적어도 하나의 배선층(16)이 교대로 적층되어 형성된 다층 기판으로 형성될 수 있다. 적어도 하나의 배선층(16)은 실장 기판(10)의 일 면과 타 면에 마련되는 두 개의 외층 및 두 개의 외층 사이에 마련되는 적어도 하나의 내층을 포함할 수 있다. 일 예로, 절연층(17)은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)와 같은 절연 물질로 형성될 수 있다. 상기 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침되어 형성될 수 있다. 실시예에 따라, 절연층(17)은 감광성 절연 수지로 형성될 수 있다.
배선층(16)은 전자 소자(50), 복수의 칩 안테나(100), 및 복수의 엔드 파이어 안테나(200)와 전기적으로 연결된다. 배선층(16)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질로 형성될 수 있다.
절연층(17)의 내부에는 배선층(16)들을 상호 연결하기 위한 배선 비아(18)들이 배치된다. 배선 비아(18)들 중 급전 패드(16a)와 연결되는 배선 비아(18)는 리플렉터(reflector)로 동작하는 접지층(16b)을 관통하도록 연장된다. 급전 패드(16a)와 연결되는 배선 비아(18)는 접지층(16b)을 관통하도록 연장되어, 실장 기판(10)의 부품 실장면에 실장된 전자 소자(50)와 전기적으로 연결될 수 있다.
실장 기판(10)의 일 면, 구체적으로, 실장 기판(10)의 상면에는 칩 안테나(100)가 실장된다. 칩 안테나(100)는 Y축 방향으로 연장되는 폭, X축 방향으로 연장되는 너비, 및 Z축 방향으로 연장되는 두께를 가진다. 칩 안테나(100)는 도 1에 도시된 바와 같이, n X 1의 구조로 배열될 수 있다. 복수의 칩 안테나(100)는 X축 방향을 따라 배열될 수 있다. 실시예에 따라, 복수의 칩 안테나(100)는 X축 방향 및 Y축 방향을 따라 배치되어, 복수의 칩 안테나(100)는 n X m의 구조로 배열될 수 있다.
실장 기판(10)의 상면에는 칩 안테나(100)에 RF 신호를 제공하는 급전 패드(16a)가 마련된다. 한편, 실장 기판(10)의 복수의 층 중 어느 하나의 내층에는 접지층(16b)이 마련된다. 일 예로, 실장 기판(10)의 상면에서 가장 인접한 하위 레이어에 배치되는 배선층(16)은 접지층(16b)으로 이용된다. 접지층(16b)은 칩 안테나(100)의 리플렉터(reflector)로 동작한다. 따라서, 접지층(16b)은 칩 안테나(100)에서 출력되는 RF 신호를 지향 방향에 해당하는 Z축 방향으로 반사하여 RF 신호를 집중시키고, 이득(gain)을 향상시킬 수 있다.
도 2에서, 접지층(16b)이 실장 기판(10)의 상면의 가장 인접한 하위 레이어에 배치되는 것으로 도시되어 있다. 다만, 실시예에 따라, 접지층(16b)은 실장 기판(10)의 상면에 마련될 수 있고, 또한, 이 외의 레이어에 마련될 수 있다.
실장 기판(10)의 상면에는 칩 안테나(100)와 접합되는 상면 패드(16c)가 마련된다. 실장 기판(10)의 타 면, 구체적으로 하면에는 전자 소자(50)가 실장될 수 있다. 실장 기판(10)의 하면에는 전자 소자(50)와 전기적으로 연결되는 하면 패드(16d)가 마련된다.
실장 기판(10)의 하면에는 절연 보호층(19)이 배치될 수 있다. 절연 보호층(19)은 실장 기판(10)의 하면에서 절연층(17)과 배선층(16)을 덮는 형태로 배치되어, 절연층(17)의 하면에 배치되는 배선층(16)을 보호한다. 일 예로, 절연 보호층(19)은 절연수지 및 무기필러를 포함할 수 있다. 절연 보호층(19)은 배선층(16)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 상기 개구부에 배치되는 솔더 볼을 통해, 전자 소자(50)는 하면 패드(16d)에 실장될 수 있다.
도 3a을 참조하면, 칩 안테나 모듈(1)은 적어도 하나의 엔드-파이어 안테나(200)를 추가적으로 포함할 수 있다. 엔드-파이어 안테나(200) 각각은 엔드-파이어 안테나 패턴(210), 디렉터 패턴(215) 및 엔드-파이어 피드라인(220)을 포함할 수 있다.
엔드-파이어 안테나 패턴(210)은 측면 방향으로 RF 신호를 송신 또는 수신할 수 있다. 엔드-파이어 안테나 패턴(210)은 실장 기판(10)의 측면에 배치될 수 있으며, 다이폴(dipole) 형태 또는 접힌 다이폴(folded dipole) 형태로 형성될 수 있다. 디렉터 패턴(215)은 엔드-파이어 안테나 패턴(210)에 전자기적으로 커플링되어 복수의 엔드-파이어 안테나 패턴(210)의 이득이나 대역폭을 향상시킬 수 있다. 엔드-파이어 피드라인(220)은 엔드-파이어 안테나 패턴(210)로부터 수신된 RF 신호를 전자소자 또는 IC로 전달할 수 있으며, 전자소자 또는 IC로부터 전달받은 RF 신호를 엔드-파이어 안테나 패턴(210)으로 전달할 수 있다.
한편, 도 3a의 배선 패턴에 의해 형성되는 엔드-파이어 안테나(200)는 도 3b에 도시된 바와 같이, 칩 형태의 엔드-파이어 안테나(200)로 구현될 수 있다.
도 3b를 참조하면, 엔드-파이어 안테나(200) 각각은 몸체부(230), 방사부(240), 및 접지부(250)를 포함한다. 몸체부(230)는 육면체 형상을 가지며, 유전체(dielectric substance)로 형성된다. 예컨대, 몸체부(230)는 소정의 유전율을 가지는 폴리머나 세라믹 소결체로 형성될 수 있다.
방사부(240)는 몸체부(230)의 제1 면에 접합되고, 접지부(250)는 몸체부(230)의 제1 면과 반대되는 제2 면에 접합된다. 방사부(240) 및 접지부(250)는 동일한 재질로 형성될 수 있다. 방사부(240) 및 접지부(250)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 방사부(240) 및 접지부(250)는 동일한 형상 및 동일한 구조로 형성될 수 있다. 방사부(240) 및 접지부(250)는 실장 기판(10)에 실장시, 접합되는 패드의 종류에 따라 구분될 수 있다. 일 예로, 급전 패드에 접합되는 부분이 방사부(240)로 기능하고, 접지 패드에 접합되는 부분은 접지부(250)로 기능할 수 있다.
칩 형태의 엔드-파이어 안테나(200)는 방사부(240)와 접지부(250) 사이의 유전체로 인하여 커패시턴스를 가지므로, 상기 커패시턴스를 이용하여 커플링 안테나를 설계하거나, 공진 주파수를 튜닝할 수 있다.
종래, 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나가 충분한 안테나 특성을 확보하기 위하여는, 기판 내에 다수의 레이어가 요구되었으며, 이는 패치 안테나의 부피가 과도하게 증가되는 문제를 야기하였다. 상기 문제는 다층 기판 내에 높은 유전율을 갖는 절연체를 배치하여, 절연체의 두께를 얇게 형성하고, 안테나 패턴의 크기 및 두께를 줄이는 방식에 의해 해결되었다.
다만, 절연체의 유전율이 높아지는 경우, RF 신호의 파장이 짧아져서, RF 신호가 유전율이 높은 절연체에 갇히게 되어, RF 신호의 방사 효율 및 이득이 현저히 감소하는 문제가 발생한다.
본 발명의 일 실시예에 따르면, 종래 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나를 칩 형태로 구현하여, 칩 안테나가 실장되는 기판의 레이어의 수를 획기적으로 감소시킬 수 있다. 이로써, 본 실시예의 칩 안테나 모듈(1)의 제조 비용 및 부피를 줄일 수 있다.
또한, 본 발명의 일 실시예에 따르면, 칩 안테나(100)에 구비되는 유전체 기판들의 유전율을, 실장 기판(10)에 구비되는 절연층의 유전율 보다 높게 형성하여, 칩 안테나(100)의 소형화를 도모할 수 있다.
나아가, 칩 안테나(100)의 유전체 기판들을 소정의 거리 이격하거나, 유전체 기판들 사이에 유전체 기판들 보다 유전율이 낮은 물질을 배치하여, 칩 안테나(100)의 전체 유전율을 낮출 수 있다. 이로써, 칩 안테나 모듈(1)을 소형화 하면서도, RF 신호의 파장을 증가시켜, 방사 효율 및 이득을 향상시킬 수 있다. 여기서, 칩 안테나(100)의 전체 유전율이란, 칩 안테나(100)의 유전체 기판들 및 유전체 기판들 사이의 갭에 의해 형성되는 유전율 또는 칩 안테나(100)의 유전체 기판들 및 유전체 기판들 사이에 배치되는 물질에 의해 형성되는 유전율로 이해될 수 있다. 따라서, 칩 안테나(100)의 유전체 기판들이 소정의 거리 이격되거나, 유전체 기판들 사이에 유전체 기판들 보다 유전율이 낮은 물질이 배치되는 경우, 칩 안테나(100)의 전체 유전율은 유전체 기판들의 유전율 보다 낮을 수 있다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이고, 도 4b는 도 4a의 칩 안테나의 단면도이고, 도 4c는 도 4a의 칩 안테나의 저면도이다.
도 4a, 도 4b, 및 도 4c를 참조하면, 본 발명의 제1 실시예에 따른 칩 안테나(100)는 유전체 기판부(110), 및 패치부(120)를 포함할 수 있다. 유전체 기판부(110)는 제1 유전체 기판(110a), 및 제2 유전체 기판(110b)을 포함하고, 패치부(120)는 제1 패치(120a)를 포함하고, 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120C)는 20㎛의 두께로 형성될 수 있다.
제1 패치(120a)는 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 일 예로, 제1 패치(120a)는 사각형 형상으로 형성된다. 다만, 실시예에 따라, 다각형 형상, 및 원 형상 등 다양한 형상으로 형성될 수 있다. 제1 패치(120a)는 급전비아(131)와 연결되어, 급전 패치로 기능 및 동작할 수 있다.
제2 패치(120b), 및 제3 패치(120c)는 제1 패치(120a)와 일정 거리 이격되어 배치되며, 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 제2 패치(120b), 및 제3 패치(120c)는 제1 패치(120a)와 동일하거나 다른 면적을 갖는다. 일 예로, 제2 패치(120b), 및 제3 패치(120c)는 제1 패치(120a) 보다 작은 면적으로 형성되어 제1 패치(120a)의 상부에 배치될 수 있다. 일 예로, 제2 패치(120b), 및 제3 패치(120c)는 제1 패치(120a) 보다 5%~8% 작게 형성될 수 있다.
제1 패치(120a), 제2 패치(120b), 및 제3 패치(120C)는 동일하거나 유사한 면적으로 형성되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120C)는 수직 방향(Z축 방향)에서 오버랩 될 수 있다.
제2 패치(120b), 및 제3 패치(120c)는 제1 패치(120a)와 전자기적으로 커플링되어, 방사 패치로 기능 및 동작할 수 있다. 제2 패치(120b), 및 제3 패치(120c)는 RF 신호를 칩 안테나(100)의 실장 방향에 해당하는 Z 방향으로 더욱 집중시켜서 제1 패치(120a)의 이득 또는 대역폭을 향상시킬 수 있다. 칩 안테나(100)는 방사 패치로 기능하는 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다.
제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 전도성 페이스트나 전도성 에폭시로 구성될 수 있다.
한편, 실시예에 따라, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 상에는 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 각각의 표면을 따라 막의 형태로 형성되는 도금층이 추가적으로 형성될 수 있다. 도금층은 도금 공정을 통해 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 각각의 표면에 형성될 수 있다. 도금층은 니켈(Ni) 층과 주석(Sn) 층을 차례로 적층하거나, 아연(Zn) 층과 주석(Sn) 층을 차례로 적층하여 형성할 수 있다. 한편, 실시예에 따라, 도금층은 구리(Cu), 니켈(Ni), 및 주석(Sn) 중에서 선택된 1종으로 구성되거나, 2종 이상의 합금으로 구성될 수 있다.
상기 도금층은 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 각각에 형성되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 산화를 방지할 수 있다.
제1 유전체 기판(110a) 및 제2 유전체 기판(110b) 중 하나는 세라믹으로 형성될 수 있고, 다른 하나는 PTFE(Polytetrafluoroethylene)로 형성될 수 있다. 일 예로, 제1 유전체 기판(110a)은 세라믹으로 형성되고, 제2 유전체 기판(110b)은 PTFE로 형성될 수 있고, 다른 예로, 제1 유전체 기판(110a)은 PTFE로 형성되고, 제2 유전체 기판(110b)은 세라믹으로 형성될 수 있다.
세라믹으로 형성되는 기판은 세라믹 소결체로 구성될 수 있다. 세라믹은 마그네슘(Mg), 실리콘(Si), 알루미늄(Al), 칼슘(Ca), 및 티타늄(Ti)을 함유할 있다. 일 예로, 세라믹은 Mg2Si04, MgAl2O4, 및 CaTiO3를 포함할 수 있다. 다른 예로, 세라믹은 Mg2Si04, MgAl2O4, 및 CaTiO3 외에도, MgTiO3를 더 포함할 수 있고, 실시예에 따라, MgTiO3가 CaTiO3를 대체하여, 세라믹은 Mg2Si04, MgAl2O4, 및 MgTiO3를 포함할 수 있다.
PTFE로 형성되는 기판은 세라믹으로 형성되는 기판과 유사한 유전율을 가질 수 있다. 일 예로, PTFE로 형성되는 기판은 세라믹으로 형성되는 기판 보다 유전율이 낮을 수 있다. 구체적으로, 세라믹으로 형성되는 기판은, 28GHz에서 3~4의 유전율을 가질 수 있고, PTFE로 형성되는 기판은, 28GH에서 2~3의 유전율, 바람직하게는 2.4의 유전율을 가질 수 있다.
PTFE는 세라믹 보다 외부 충격에 대해 강건한 특성을 갖는다. 구체적으로, 세라믹의 인장강도(Tensile strength)는 69kg/cm2이고, 압축강도(Compressive strength)는 690kg/cm2이며, PTFE의 인장강도는 140~350kg/cm2 이며 압축강도는 120kg/cm2로써, PTFE는 세라믹에 비하여, 외부의 충격에 의한 압축 또는 인장에 보다 강건하다. 한편, 세라믹의 용융온도는 약 2000도이고, PTFE의 용융온도는 약 260도로써, 세라믹은 PTFE에 비하여, 열적 안정성이 뛰어나다.
따라서, 본 발명의 일 실시예에 따른 칩 안테나는 제1 유전체 기판(110a) 및 제2 유전체 기판(110b) 중 솔더링 공정이 필요한 하나의 기판을 세라믹으로 형성하고, 다른 하나의 기판을 PTFE로 형성함으로써, 열적 안정성을 담보하면서도, 내구성 및 취성을 개선하여, 신뢰성을 크게 향상시킬 수 있다.
제1 유전체 기판(110a)의 일 면에는 제1 패치(120a)가 마련되고, 제1 유전체 기판(110a)의 타 면에는 급전 패드(130)가 마련된다. 급전 패드(130)는 제1 유전체 기판(110a)의 타 면에 적어도 하나 마련될 수 있다. 급전 패드(130)의 두께는 20㎛일 수 있다.
제1 유전체 기판(110a)의 타 면에 마련되는 급전 패드(130)는 실장 기판(10)의 일 면에 마련되는 급전 패드(16a)와 전기적으로 연결된다. 급전 패드(130)는 제1 유전체 기판(110a)을 두께 방향으로 관통하는 급전비아(131)와 전기적으로 연결되고, 급전비아(131)는 제1 유전체 기판(110a)의 일 면에 마련되는 제1 패치(110a)와 연결되어, RF 신호를 제공하거나 제1 패치(110a)로 수신되는 RF 신호를 제공받을 수 있다.
급전비아(131)는 적어도 하나 마련될 수 있다. 일 예로, 급전비아(131)는 두 개의 급전 패드(130)와 대응되도록, 두 개 마련될 수 있다. 두 개의 급전비아(131) 중 하나의 급전비아(131)는 수직 편파를 발생시키기 위한 급전 라인에 해당하고, 다른 하나의 급전비아(131)는 수평 편파를 발생시키기 위한 급전 라인에 해당한다. 일 예로, 급전비아(131)의 직경은 150㎛일 수 있다.
제1 유전체 기판(110a)의 타 면에는 실장 패드(140)가 마련된다. 제1 유전체 기판(110a)은 실장 패드(140)를 통해, 실장 기판(10)에 실장될 수 있다. 실장 패드(140)가 마련되는 제1 유전체 기판(110a)의 타 면은, 제1 유전체 기판(110a)의 실장 면으로 이해될 수 있다. 제1 유전체 기판(110a)의 타 면에 마련되는 실장 패드(140)는 실장 기판(10)의 일 면에 마련되는 상면 패드(16c)와 상호 접합된다. 일 예로, 칩 안테나(100)의 실장 패드(140)는 솔더 페이스트를 통하여, 실장 기판(10)의 상면 패드(16c)와 접합될 수 있다. 실장 패드(140)의 두께는 20㎛일 수 있다.
도 4c의 A를 참조하면, 실장 패드(140)는 복수 개 마련되어, 제1 유전체 기판(110a)의 타 면에서, 사각형 형상의 모서리 각각에 마련될 수 있다.
또한, 도 4c의 B를 참조하면, 복수의 실장 패드(140)는, 제1 유전체 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다.
또한, 도 4c의 C를 참조하면, 복수의 실장 패드(140)는, 제1 유전체 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다.
또한, 도 4c의 D를 참조하면, 실장 패드(140)는, 제1 유전체 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 일변 및 타변에 대응되는 길이를 갖는 형태로 마련될 수 있다.
또한, 도 4c의 E를 참조하면, 실장 패드(140)는, 제1 유전체 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 네 개의 변에 대응되는 길이를 갖는 형태로 마련될 수 있다.
한편, 도 4c의 A, B, C에서, 실장 패드(140)가 사각형 형상으로 도시되어 있으나, 실시예에 따라, 실장 패드(140)는 원형 등 다양한 형상으로 형성될 수 있다. 또한, 도 4c의 A, B, C, D, E에서, 실장 패드(140)가 사각형 형상의 네 개의 변에 인접하여 배치되는 것으로 도시되어 있으나, 실시예에 따라, 실장 패드(140)는 네 개의 변으로부터 소정의 거리 이격되어 배치될 수 있다.
제2 유전체 기판(110b)은 제1 유전체 기판(110a) 보다 얇은 두께를 가질 수 있다. 한편, 실시예에 따라, 제2 유전체 기판(110b)은 제1 유전체 기판(110a)과 동일한 두께를 가질 수 있다. 일 예로, 제1 유전체 기판(110a)의 두께는 제2 유전체 기판(110b)의 두께의 1~5배에 해당할 수 있고, 바람직하게는 2~3배에 해당할 수 있다. 일 예로, 제1 유전체 기판(110a)의 두께는 150~500㎛이고, 제2 유전체 기판(110b)의 두께는 100~200㎛일 수 있고, 바람직하게는 제2 유전체 기판(110b)의 두께는 50~200㎛일 수 있다.
본 발명의 일 실시예에 따르면, 제2 유전체 기판(110b)의 두께에 따라, 제1 패치(120a)와 제2 패치(120b)/제3 패치(120c)가 적절한 거리를 유지하여, RF 신호의 방사 효율을 개선시킬 수 있다.
제1 유전체 기판(110a) 및 제2 유전체 기판(110b)의 유전율은 실장 기판(10)의 유전율, 구체적으로 실장 기판(10)에 구비되는 절연층(17)의 유전율 보다 높을 수 있다. 이로써, 칩 안테나의 부피를 감소시켜, 전체 칩 안테나 모듈의 소형화를 도모할 수 있다.
제2 유전체 기판(110b)의 타 면에는 제2 패치(120b)가 마련되고, 제2 유전체 기판(110b)의 일 면에는 제3 패치(120c)가 마련된다.
제1 유전체 기판(110a) 및 제2 유전체 기판(110b)은 스페이서(150)를 통해, 상호 이격되어 배치될 수 있다. 스페이서(150)는, 제1 유전체 기판(110a)과 제2 유전체 기판(110b)의 사이에서, 제1 유전체 기판(110a)/제2 유전체 기판(110b)의 사각형 형상의 모서리 각각에 마련될 수 있다. 또한, 실시예에 따라, 스페이서(150)는 제1 유전체 기판(110a)/제2 유전체 기판(110b)의 사각형 형상의 일변 및 일변과 마주하는 타변의 두 개의 변에 마련될 수 있다. 스페이서(150)에 의해, 제1 유전체 기판(110a)의 일 면에 마련되는 제1 패치(120a)와 제2 유전체 기판(110b)의 타 면에 마련되는 제2 패치(120b) 사이에는 갭이 마련될 수 있다. 상기 갭에 의해 형성되는 공간에, 1의 유전율을 가지는 공기가 채워짐에 따라, 칩 안테나(100)의 전체 유전율은 낮아질 수 있다.
본 발명의 일 실시예에 따르면, 제1 유전체 기판(110a)과 제2 유전체 기판(110b)을 실장 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 할 수 있다. 또한, 제1 유전체 기판(110a)과 제2 유전체 기판(110b) 사이에 갭을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다.
도 5a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이고, 도 5b는 도 5a의 칩 안테나의 단면도이다. 제2 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
제1 실시예에 따른 칩 안테나(100)의 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)이 스페이서(150)를 통해, 상호 이격되어 배치되는데 비하여, 제2 실시예에 따른 칩 안테나(100)의 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)은 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)의 사이에 배치되는 접합층(155)을 통해, 상호 접합될 수 있다.
접합층(155)은 제1 유전체 기판(110a)의 일 면 및 제2 유전체 기판(110b)의 타 면을 덮도록 형성되어, 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)을 전체적으로 접합할 수 있다. 접합층(155)은 일 예로, 폴리머(polymer)로 형성될 수 있고, 일 예로, 폴리머는 고분자 시트를 포함할 수 있다. 접합층(155)의 유전율은 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)의 유전율 보다 낮을 수 있다. 일 예로, 접합층(155)의 유전율 28GHz에서 2~3이고, 접합층(155)의 두께는 50~200㎛ 일 수 있다.
본 발명의 일 실시예에 따르면, 제1 유전체 기판(110a)과 제2 유전체 기판(110b)을 실장 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 하면서도, 제1 유전체 기판(110a)과 제2 유전체 기판(110b) 사이에 제1 유전체 기판(110a)과 제2 유전체 기판(110b) 보다 낮은 유전율을 가지는 물질을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다.
도 6a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이고, 도 6b는 도 6a의 칩 안테나의 단면도이다. 도 7a는 본 발명의 제4 실시예에 따른 칩 안테나의 사시도이고, 도 7b는 도 7a의 칩 안테나의 단면도이다.
제3 실시예 및 제4 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 6a 및 도 6b를 참조하면, 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)은 직접 접합된다. 제1 패치(120a)는 제1 유전체 기판(110a)의 일 면에 마련되어, 제2 유전체 기판(110b) 측으로 돌출되는 형태로 형성될 수 있다. 제2 패치(120b)는 제2 유전체 기판(110b)의 내부에 내장되는 형태로 형성될 수 있고, 제3 패치(120c)는 제2 유전체 기판(110b)의 일 면에 마련될 수 있다.
제1 실시예에 따른 칩 안테나(100)와 제3 실시예에 따른 칩 안테나(100)를 비교하면, 제1 실시예에 따른 제2 유전체 기판(110b)의 두께 및 스페이서(150)의 두께의 합은 제3 실시예에 따른 제2 유전체 기판(110b)의 두께에 대응될 수 있다. 즉, 제3 실시예에 따른 제2 유전체 기판(110b)의 두께는, 제1 실시예에 따른 제2 유전체 기판(110b)의 두께에 비하여, 제1 실시예에 따른 칩 안테나(100)의 스페이서(150)의 두께만큼 확장되는 것으로 이해될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 유전체 기판(110a) 및 제2 유전체 기판(110b)은 직접 접합된다. 제1 패치(120a)는 제1 유전체 기판(110a)의 내부에 내장되는 형태로 형성될 수 있고, 제2 패치(120b)는 제2 유전체 기판(110b)의 타 면에 마련되어, 제1 유전체 기판(110a) 측으로 돌출되는 형태로 형성될 수 있다. 제3 패치(120c)는 제2 유전체 기판(110c)의 일 면에 마련될 수 있다.
제1 실시예에 따른 칩 안테나(100)와 제4 실시예에 따른 칩 안테나(100)를 비교하면, 제1 실시예에 따른 제1 유전체 기판(110a)의 두께 및 스페이서(150)의 두께의 합은 제4 실시예에 따른 제1 유전체 기판(110a)의 두께에 대응될 수 있다. 즉, 제4 실시예에 따른 제1 유전체 기판(110a)의 두께는, 제1 실시예에 따른 제1 유전체 기판(110a)의 두께에 비하여, 제1 실시예에 따른 칩 안테나(100)의 스페이서(150)의 두께만큼 확장되는 것으로 이해될 수 있다.
제3 실시예에 따른 칩 안테나 및 제4 실시예에 따른 칩 안테나에서, 제1 유전체 기판(110a) 및 제2 유전체 기판(110b) 중 내부에 패치를 내장하는 유전체 기판은 PTFE로 형성되고, 나머지 기판은 세라믹으로 형성될 수 있다.
구체적으로, 제3 실시예에서, 제1 유전체 기판(110a)은 세라믹으로 형성되고, 제2 유전체 기판(110b)은 PTFE로 형성될 수 있고, 제4 실시예에서, 제1 유전체 기판(110a)은 PTFE로 형성되고, 제2 유전체 기판(110b)은 세라믹으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 세라믹 보다 낮은 유전율을 가지는 PTFE로 형성되는 기판이, 제1 실시예의 스페이서에 의해 형성되는 갭 또는 제2 실시예의 접합층에 의한 낮은 유전율 영역을 대체하여, 칩 안테나(100)의 방사 효율 및 이득을 향상시키면서도, 내구성 및 취성을 크게 개선할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 듀얼 밴드용 칩 안테나의 단면도이고, 도 8b는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 상부 측에서 바라본 분해 사시도이고, 도 8c는 도 8a의 실시예에 따른 듀얼 밴드용 칩 안테나를 하부 측에서 바라본 분해 사시도이다.
본 실시예에 따른 듀얼 밴드용 칩 안테나(100)는 제1 실시예에 따른 칩 안테나(100)와 유사하므로, 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
제1 실시예에서, 패치부(120)에 제2 패치(120b) 및 제3 패치(120c) 중 적어도 하나가 구비되는 것으로 기술되었으나, 본 실시예에서는 듀얼 밴드 구현을 위하여, 패치부(120)는 제2 패치(120b)를 필수적으로 구비하고, 제3 패치(120c)를 선택적으로 구비할 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나(100)는 제1 급전비아(131a), 및 제2 급전비아(131b), 및 복수의 차폐비아(131c)를 더 포함할 수 있다.
제1 패치(120a)는 제1 급전비아(131a)와 전기적으로 연결된다. 제1 급전비아(131a)는 제1 유전체 기판(110a)의 두께 방향을 따라 연장되어, 제1 패치(120a)와 연결될 수 있다. 제1 패치(120a)는 제1 급전비아(131a)로부터 제1 주파수 대역의 제1 RF 신호를 제공받아서 송신하거나 제1 RF 신호를 수신하여 제1 급전비아(131a)로 제공할 수 있다.
제2 패치(120b)는 제2 급전비아(131b)와 전기적으로 연결된다. 제2 패치(120b)는 제2 급전비아(131b)로부터 제2 주파수 대역의 제2 RF 신호를 제공받아서 송신하거나 제2 RF 신호를 수신하여 제2 급전비아(131b)로 제공할 수 있다.
제1 급전비아(131a)는 두 개의 급전비아를 포함할 수 있다. 제1 급전비아(131a)의 두 개의 급전비아 중 하나의 급전비아는 수직 편파를 발생시키기 위한 급전 라인에 해당하고, 다른 하나의 급전비아는 수평 편파를 발생시키기 위한 급전 라인에 해당한다.
마찬가지로, 제2 급전비아(131b)는 두 개의 급전비아를 포함할 수 있다. 제2 급전비아(131b)의 두 개의 급전비아 중 하나의 급전비아는 수직 편파를 발생시키기 위한 급전 라인에 해당하고, 다른 하나의 급전비아는 수평 편파를 발생시키기 위한 급전 라인에 해당한다.
제2 패치(120b)는 제2 급전비아(131b)와 전기적으로 연결된다. 제2 급전비아(131b)는 제2 패치(120b)에 전기적으로 연결되기 위하여, 제1 유전체 기판(110a)의 두께 방향을 따라 연장되는 제2 급전비아(131b)는 제1 패치(120a)를 관통할 수 있다. 따라서, 제2 패치(120b)와 제2 급전비아(131b)의 연결 지점이, 상하방향에서, 제1 패치(120a)와 오버랩되는 경우에도, 제2 패치(120b)와 제2 급전비아(131b)를 용이하게 연결할 수 있다. 이를 위하여, 제1 패치(120a)에는 제2 급전 비아(131b)가 관통하는 관통홀이 마련될 수 있다. 이에 따라, 제1 패치(120a)와 제1 급전비아(131a)의 연결 지점 및 제2 패치(120b)와 제2 급전비아(131b)의 연결 지점은 자유롭게 설계될 수 있다.
제1 패치(120a)와 제1 급전비아(131a)의 연결 지점 및 제2 패치(120b)와 제2 급전비아(131b)의 연결지점은 제1 RF 신호, 및 제2 RF 신호의 전송선로 임피던스에 영향을 줄 수 있다.
전송선로 임피던스는 특정 임피던스(예: 50옴)에 가까이 매칭될수록 제1 RF 신호, 및 제2 RF 신호의 제공 과정에서의 반사 현상을 줄일 수 있으므로, 제1 패치(120a)와 제1 급전비아(131a)의 연결 지점 및 제2 패치(120b)와 제2 급전비아(131b)의 연결지점의 설계 자유도가 높을수록, 제1 패치(120a), 및 제2 패치(120b)의 이득(gain)은 더욱 향상될 수 있다.
다만, 제2 급전비아(131b)가 제1 패치(120a)를 관통함에 따라, 제2 급전비아(131b)가 제1 패치(120a)로부터의 제1 RF 신호의 방사에 의해 영향을 받을 수 있다. 이에 따라, 제1 RF 신호, 및 제2 RF 신호 사이의 전자기적 격리도는 열화될 수 있다.
본 발명의 일 실시예에 따른 칩 안테나(100)는, 제1 유전체 기판(110a)의 두께 방향을 따라 연장되는 복수의 차폐비아(131c)를 포함하여, 1 RF 신호, 및 제2 RF 신호 사이의 전자기적 격리도를 개선할 수 있다.
복수의 차폐비아(131c)는 제2 급전비아(131b)를 둘러싸는 형태로, 제2 급전비아(131b)의 주위에 배치되어, 제1 RF 신호, 및 제2 RF 신호 사이의 전자기적 격리도를 개선할 수 있다.
복수의 차폐비아(131c)는 접지 전위와 연결될 수 있다. 일 예로, 복수의 차폐비아(131c)는 소정의 패드 및 배선 비아를 통하여, 실장 기판(10)의 접지층(16b)과 전기적으로 연결될 수 있다. 접지 전위와 연결되는 복수의 차폐비아(131c)는 제1 패치(120a)와 연결될 수 있고, 실시예에 따라, 제1 패치(120a)와 소정의 거리 이격된 형태로 형성될 수 있다.
복수의 차폐비아(131c)에 의해 제1 패치(120a)에서 방사되는 제1 RF 신호 중 제2 급전비아(131b)를 향하여 방사되는 제1 RF 신호는 차단될 수 있으므로, 제1 RF 신호, 및 제2 RF 신호 사이의 전자기적 격리도는 개선될 수 있으며, 제1 패치(120a), 및 제2 패치(120b) 각각의 이득은 향상될 수 있다.
복수의 차폐비아(131c)는 제2 급전비아(131b)의 두 개의 급전비아 각각을 둘러싸도록 배열될 수 있다. 이에 따라, 제2 급전비아(131b)의 두 개의 급전비아에 의한 수평 편파와 수직 편파의 전자기적 격리도는 더욱 향상될 수 있으며, 제2 패치(120b)의 전반적인 이득은 더욱 향상될 수 있다.
상술한 본 실시예에 따른 제1 급전 비아(131a), 제2 급전 비아(131b), 및 복수의 차폐비아(131c)는 본 발명의 다양한 실시예에 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개락적으로 도시한 사시도이다.
도 9를 참조하면, 본 실시예의 칩 안테나 모듈(1)은 휴대 단말기의 가장자리에 인접하게 배치된다. 일 예로, 칩 안테나 모듈(1)은 길이 방향의 변 또는 폭 방향의 변에 마주하게 배치된다. 본 실시예에서는 휴대 단말기의 두 개의 길이 방향의 변 및 하나의 폭 방향의 변 모두에 칩 안테나 모듈이 배치되는 경우를 예로 들고 있으나, 이에 한정되는 것은 아니며, 휴대 단말기의 내부 공간이 부족한 경우, 휴대 단말기의 대각 방향으로 두 개의 칩 안테나 모듈만 배치하는 등 칩 안테나 모듈의 배치 구조는 필요에 따라 다양한 형태로 변형될 수 있다. 칩 안테나 모듈(1)의 칩 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 두께 방향으로 방사되고, 칩 안테나 모듈(1)의 엔드-파이어 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 길이 방향의 변 또는 폭 방향의 변에 수직한 방향으로 방사된다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
1: 칩 안테나 모듈
10: 기판
50: 전자 소자
100: 칩 안테나
200: 엔드-파이어 안테나
10: 기판
50: 전자 소자
100: 칩 안테나
200: 엔드-파이어 안테나
Claims (16)
- 제1 유전체 기판;
상기 제1 유전체 기판과 이격되어 대향 배치되는 제2 유전체 기판;
상기 제1 유전체 기판에 마련되는 제1 패치;
상기 제2 유전체 기판에 마련되는 제2 패치; 및
상기 제1 유전체 기판의 실장 면에 마련되는 실장 패드 및 급전 패드; 를 포함하고,
상기 제1 유전체 기판은, 상기 실장 패드를 통해 실장 기판에 실장되고, 상기 급전 패드를 통해 상기 실장 기판과 전기적으로 연결되고,
상기 제1 유전체 기판 및 상기 제2 유전체 기판 중 하나는 세라믹으로 형성되고, 다른 하나는 PTFE로 형성되는 칩 안테나.
- 제1항에 있어서,
상기 제1 유전체 기판은 세라믹으로 형성되고, 상기 제2 유전체 기판은 PTFE로 형성되는 칩 안테나.
- 제1항에 있어서,
상기 제1 유전체 기판은 PTFE로 형성되고, 상기 제2 유전체 기판은 세라믹으로 형성되는 칩 안테나.
- 제1항에 있어서,
상기 제1 패치는 상기 제2 유전체 기판과 대향하는 상기 제1 유전체 기판의 일 면에 마련되고,
상기 제1 유전체 기판의 두께 방향을 따라 연장되어, 상기 제1 패치와 연결되는 적어도 하나의 제1 급전비아; 를 더 포함하는 칩 안테나.
- 제4항에 있어서,
상기 제2 패치는 상기 제1 유전체 기판과 대향하는 상기 제2 유전체 기판의 일 면에 마련되고,
상기 제1 유전체 기판의 두께 방향을 따라 연장되고, 상기 제1 패치의 관통홀을 관통하여, 상기 제2 패치와 연결되는 적어도 하나의 제2 급전비아; 를 더 포함하는 칩 안테나.
- 제5항에 있어서,
상기 적어도 하나의 제2 급전비아의 주위에 배치되는 복수의 차폐비아; 를 더 포함하는 칩 안테나.
- 제5항에 있어서,
상기 제2 유전체 기판의 상기 일 면과 반대되는 타 면에 마련되는 제3 패치; 를 더 포함하는 칩 안테나.
- 제1항에 있어서,
상기 제1 유전체 기판 및 상기 제2 유전체 기판 사이에 배치되는 스페이서; 를 더 포함하는 칩 안테나.
- 제1항에 있어서,
상기 제1 유전체 기판 및 상기 제2 유전체 기판 사이에 배치되는 접합층; 을 더 포함하는 칩 안테나.
- 순차적으로 적층되는 제1 유전체 기판 및 제2 유전체 기판을 포함하는 유전체 기판부;
상기 유전체 기판부에 순차적으로 마련되고, 서로 이격되는 제1 패치, 및 제2 패치를 포함하는 패치부; 및
상기 제1 유전체 기판의 실장 면에 마련되는 실장 패드 및 급전 패드; 를 포함하고, 상기 제1 유전체 기판은, 상기 실장 패드를 통해 실장 기판에 실장되고, 상기 급전 패드를 통해 상기 실장 기판과 전기적으로 연결되고,
상기 제1 유전체 기판 및 상기 제2 유전체 기판 중 하나는 세라믹으로 형성되고, 다른 하나는 PTFE로 형성되는 칩 안테나.
- 제10항에 있어서,
상기 제1 유전체 기판 및 상기 제2 유전체 기판은 직접 접합되는 칩 안테나.
- 제10항에 있어서,
상기 제1 유전체 기판 및 상기 제2 유전체 기판 중 PTFE로 형성되는 유전체 기판은 상기 제1 패치 및 상기 제2 패치 중 하나를 내장하는 칩 안테나.
- 제10항에 있어서,
상기 제1 유전체 기판은 세라믹으로 형성되고, 상기 제2 유전체 기판은 PTFE로 형성되는 칩 안테나.
- 제13항에 있어서,
상기 제1 패치는 상기 제2 유전체 기판과 접합되는 상기 제1 유전체 기판의 일 면에 마련되어, 상기 제2 유전체 기판 측으로 돌출되고,
상기 제2 패치는 상기 제2 유전체 기판 내부에 내장되는 칩 안테나.
- 제10항에 있어서,
상기 제1 유전체 기판은 PTFE로 형성되고, 상기 제2 유전체 기판은 세라믹으로 형성되는 칩 안테나.
- 제15항에 있어서,
상기 제1 패치는 상기 제1 유전체 기판 내부에 내장되고,
상기 제2 패치는 상기 제1 유전체 기판과 접합되는 상기 제2 유전체 기판의 일 면에 마련되어, 상기 제1 유전체 기판 측으로 돌출되는 칩 안테나.
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