KR20210027984A - 전자 장치 및 전자 장치의 제조 방법 - Google Patents

전자 장치 및 전자 장치의 제조 방법 Download PDF

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Abstract

반도체 메모리는, 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다.

Description

전자 장치 및 전자 장치의 제조 방법{ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는, 반도체 메모리를 포함하는 전자 장치 및 전자 장치의 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 전자 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 희생막들 및 절연막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하는 도전성 필라들을 형성하는 단계; 상기 적층물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막들을 일부 제거하여 개구부들을 형성하는 단계; 상기 개구부들 내에 가변 저항막을 형성하는 단계; 상기 개구부들 내에 도전막을 형성하는 단계; 및 상기 희생막들에 국부적으로 전계를 인가하여, 희생막들 내에 저저항 영역들을 형성하는 단계를 포함할 수 있다.
메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 사시도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 8a 및 도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 메모리 셀 어레이에 대한 회로도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있고, 반도체 메모리는 워드라인들(WL) 및 워드라인들(WL)과 교차된 비트라인들(BL)을 포함할 수 있다. 참고로, 워드라인들(WL)과 비트라인들(BL)은 상대적인 개념이며, 워드라인들(WL)이 비트라인이고 비트라인들(BL)이 워드라인인 것도 가능하다.
반도체 메모리는 워드라인들(WL)과 비트라인들(BL)의 사이에 연결된 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)이 하나의 비트라인(BL)을 공유할 수 있다. 비트라인(BL)을 공유하는 메모리 셀들(MC)은 서로 다른 워드라인들(WL)에 각각 연결될 수 있다.
도 1b를 참조하면, 반도체 메모리는 오드 워드라인들(O_WL), 이븐 워드라인들(E_WL), 수직 비트라인들(V_BL) 및 메모리 셀들(MC)을 포함할 수 있다. 오드 워드라인들(O_WL) 및 이븐 워드라인들(E_WL)은 제1 방향(I)으로 확장될 수 있다.
수직 비트라인들(V_BL)은 제3 방향(Ⅲ)으로 확장될 수 있다. 수직 비트라인들(V_BL)과 오드 워드라인들(O_WL)의 사이에 연결된 메모리 셀들(MC)은 오드 메모리 셀일 수 있고, 수직 비트라인들(V_BL)과 이븐 워드라인들(E_WL)의 사이에 연결된 메모리 셀들(MC)은 이븐 메모리 셀일 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고, 제2 방향(Ⅱ)으로 이웃한 이븐 메모리 셀과 오드 메모리 셀이 동일한 수직 비트라인(V_BL)을 공유할 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고, 제1 방향(I)으로 이웃한 이븐 메모리 셀들은 이븐 워드라인(E_WL)을 공유할 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고, 제1 방향(I)으로 이웃한 오드 메모리 셀들은 오드 워드라인(O_WL)을 공유할 수 있다. 여기서, 제2 방향(Ⅱ)은 제1 방향(I)과 교차하는 방향일 수 있다. 제3 방향(Ⅲ)은 제1 방향 및 제2 방향(Ⅱ)과 교차하는 방향일 수 있고, 제1 방향(I)과 제2 방향(Ⅱ)으로 구성된 평면과 직교하는 방향일 수 있다.
반도체 메모리는 수직 비트라인(BL)을 선택하기 위한 스위치들(SW)을 더 포함할 수 있다. 스위치들(SW)을 이용하여 수직 비트라인들(V_BL)과 비트라인들(BL)의 연결을 제어할 수 있다. 스위치들(SW)은 트랜지스터, 수직 트랜지스터, 다이오드 등을 포함할 수 있다. 또한, 반도체 메모리는 스위치들(SW)을 선택적으로 구동하기 위한 워드라인들(WL)을 포함할 수 있다.
워드라인들(WL) 및 비트라인들(BL)을 이용하여 스위치(SW)를 선택할 수 있다. 복수의 워드라인들(WL) 중 하나의 워드라인(WL)을 선택하고, 복수의 비트라인들(BL) 중 하나의 비트라인(BL)을 선택한다. 이를 통해, 복수의 스위치들(SW) 중 하나의 스위치(SW)를 선택할 수 있다.
스위치들(SW)을 이용하여 수직 비트라인(V_BL)을 선택할 수 있다. 선택된 스위치(SW)를 턴 온시켜 비트라인(BL)과 수직 비트라인(BL)을 연결시킨다. 이를 통해, 복수의 수직 비트라인들(V_BL) 중 하나의 수직 비트라인(V_BL)을 선택할 수 있다. 또한, 오드 워드라인들(O_WL)과 이븐 워드라인들(E_WL) 중 하나의 워드라인(O_WL, E_WL)을 선택한다. 이를 통해, 선택된 수직 비트라인(V_BL)과 선택된 워드라인(O_WL, E_WL)의 사이에 연결된 메모리 셀(MC)이 선택된다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있고, 반도체 메모리는 오드 워드라인들(16_O), 이븐 워드라인들(16_E) 및 수직 비트라인들(13)을 포함할 수 있다.
오드 워드라인들(16_O)은 제1 방향(I)으로 확장된 라인 패턴들을 포함하고, 라인 패턴들이 끝단이 상호 연결될 수 있다. 오드 워드라인들(16_O)은 제3 방향(Ⅲ)으로 적층될 수 있고, 적층된 오드 워드라인들(16_O)의 사이에 절연 물질이 채워질 수 있다.
이븐 워드라인들(16_E)은 제1 방향(I)으로 확장된 라인 패턴들을 포함하고, 라인 패턴들이 끝단이 상호 연결될 수 있다. 이븐 워드라인들(16_E)은 제3 방향(Ⅲ)으로 적층될 수 있고, 적층된 이븐 워드라인들(16_E)의 사이에 절연 물질이 채워질 수 있다. 오드 워드라인들(16_O)의 라인 패턴들과 이븐 워드라인들(16_E)의 라인 패턴들은 제2 방향(Ⅱ)을 따라 교대로 배열될 수 있다.
수직 비트라인들(13)은 제3 방향(Ⅲ)으로 확장될 수 있다. 수직 비트라인들(13)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 수직 비트라인들(13)은 제2 방향(Ⅱ)으로 이웃한 이븐 워드라인(16_E)과 오드 워드라인(16_O)의 사이에 위치될 수 있다. 제1 방향(I)으로 이웃한 수직 비트라인들(13)의 사이 공간(S)에 절연 물질이 채워질 수 있다. 절연 물질은 비정질 탄소, 실리콘 질화물 또는 전이 금속 산화물을 포함하거나, 이들을 조합하여 포함할 수 있다.
수직 비트라인들(13)과 워드라인들(16_E, 16_O)이 교차되는 지점에 메모리 셀들이 위치될 수 있다. 메모리 셀들은 수직 비트라인들(13)을 따라 제3 방향(Ⅲ)으로 적층될 수 있다. 제2 방향(Ⅱ)으로 이웃하고 서로 다른 워드라인들(16_E, 16_O)에 각각 연결된 메모리 셀들은 수직 비트라인(13)을 공유할 수 있다.
메모리 셀들 각각은 제1 전극막(11), 가변 저항막(14) 및 제2 전극막(15)을 포함할 수 있다. 제1 전극막(11), 가변 저항막(14) 및 제2 전극막(15)은 제2 방향(Ⅱ)으로 이웃한 수직 비트라인(13)과 워드라인(16_E, 16_O)의 사이에 개재될 수 있다. 가변 저항막(14)은 제1 방향(I)을 따라 확장될 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고 제1 방향(I)으로 이웃한 메모리 셀들은 가변 저항막(14)을 공유할 수 있다. 제2 전극막(15)은 가변 저항막(14)과 워드라인(16_E, 16_O)의 사이에 개재될 수 있고, 제1 방향(I)을 따라 확장될 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고 제1 방향(I)으로 이웃한 메모리 셀들은 제2 전극막(15)을 공유할 수 있다. 제1 전극막(11)은 가변 저항막(14)과 수직 비트라인(13)의 사이에 개재될 수 있다. 제3 방향(Ⅲ)으로 동일한 레벨에 위치되고 제1 방향(I)으로 이웃한 메모리 셀들의 제1 전극막들(11)은 상호 분리될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3a는 평면을 나타내고, 도 3b는 도 3a의 제2 방향(Ⅱ) 단면을 나타낸다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 물질막들(21), 절연막들(22), 도전성 필라들(23), 가변 저항막들(24) 및 도전막들(26)을 포함할 수 있다. 또한, 반도체 장치는 전극막들(25) 및 슬릿 절연막들(27)을 더 포함할 수 있다.
물질막들(21)은 제3 방향(Ⅲ)으로 적층될 수 있다. 물질막들(21) 각각은 적어도 하나의 저저항 영역(21A) 및 적어도 하나의 고저항 영역(21B)을 포함하는 단일막일 수 있다. 물질막들(21) 각각은 제1 방향(I)을 따라 교대로 배열된 저저항 영역들(21A) 및 고저항 영역들(21B)을 포함할 수 있다. 물질막들(21)은 비정질 탄소, 실리콘 질화물 또는 전이 금속 산화물을 포함할 수 있다.
도전성 필라들(23)은 제3 방향(Ⅲ)으로 확장될 수 있고, 절연막들(22) 및 저저항 영역들(21A)을 관통할 수 있다. 도전성 필라들(23)은 제1 방향(I)을 따라 배열될 수 있다. 도전성 필라들(23)과 저저항 영역들(21A)은 1:1로 대응하도록 위치될 수 있다. 도전성 필라들(23)은 수직 비트라인일 수 있다.
절연막들(22)은 제3 방향(Ⅲ)으로 적층될 수 있고, 물질막들(21)과 교대로 적층될 수 있다. 절연막들(22)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 절연막들(22)은 물질막들(21)에 비해 제2 방향(Ⅱ)으로 돌출된 돌출부들(P1, P2)을 포함할 수 있다. 각각의 절연막들(22)은 물질막들(21)의 일측으로부터 돌출된 제1 돌출부(P1) 및 물질막들(21)의 타측으로부터 돌출된 제2 돌출부(P2)를 포함할 수 있다.
도전막들(26)은 제3 방향(Ⅲ)으로 이웃한 돌출부들(P1, P2)의 사이에 위치될 수 있다. 도전막들(26)은 워드라인일 수 있고, 오드 워드라인 또는 이븐 워드라인일 수 있다.
가변 저항막들(24)은 저저항 영역들(21A)과 도전막들(26)의 사이에 개재될 수 있다. 가변 저항막들(24)은 물질막들(21)과 도전막들(26)의 사이에 개재될 수 있고, 제1 방향(I)으로 확장될 수 있다. 가변 저항막들(24) 각각은 도전막들(26)과 절연막들(22)의 사이로 확장될 수 있다. 가변 저항막들(24) 각각은 C 형태의 단면을 가질 수 있다.
가변 저항막들(24)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 가변 저항막(24)이 저항성 물질인 경우, 전이 금속 산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 따라서, 가변 저항막(24) 내에 전기적 통로가 생성되거나 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항막(24)이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내의 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항막(24)이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항막(24)은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항막(24)은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항막(24)의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있다 가변 저항막(24)은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다.
전극막들(25)은 가변 저항막들(24)과 도전막들(26)의 사이에 개재될 수 있다. 또한, 전극막들(25) 각각은 도전막들(26)과 절연막들(22)의 사이로 확장될 수 있다. 전극막들(25) 각각은 C 형태의 단면을 가질 수 있다.
전극막들(25)은 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 예를 들어, 전극막들(25)은 탄소 전극일 수 있다.
전술한 바와 같은 구조에 따르면, 도전성 필라들(23)과 도전막들(26)이 교차되는 영역에 메모리 셀들(MC1, MC2)이 위치된다. 각각의 메모리 셀들(MC1, MC2)은 도전막(26), 전극막(25), 가변 저항막(24) 및 저저항 영역(21A)을 포함할 수 있다. 여기서, 저저항 영역(21A)은 전극막으로서 사용될 수 있다.
제1 메모리 셀들(MC1)은 제1 돌출부들(P1)의 사이에 위치될 수 있고, 제2 메모리 셀들(MC2)은 제2 돌출부들(P2)의 사이에 위치될 수 있다. 제1 메모리 셀들(MC1)은 제1 방향(I)을 따라 배열될 수 있고, 동일한 레벨에 위치된 제1 메모리 셀들(MC1)은 도전막(26)을 공유할 수 있다. 제2 메모리 셀들(MC2)은 제1 방향(I)을 따라 배열될 수 있고, 동일한 레벨에 위치된 제2 메모리 셀들(MC2)은 도전막(26)을 공유할 수 있다. 또한, 제2 방향(Ⅱ)으로 이웃한 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 서로 다른 도전막들(26)에 각각 연결되고, 도전성 필라(23)를 공유할 수 있다.
가변 저항막들(24)은 상변화 물질을 포함할 수 있고, 프로그램 상태에 관계없이 비정질 상태를 유지할 수 있다. 고저항의 비정질 상태로부터 저저항의 비정질 상태로 변화하는 셋(SET) 동작 또는 저저항의 비정질 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작에 의해, 메모리 셀(MC1, MC2)에 데이터를 저장할 수 있다. 메모리 셀들(MC1, MC2)은 고저항의 비정질 상태 또는 저저항의 비정질 상태로 프로그램 될 수 있다.
참고로, 메모리 셀들(MC1, MC2)이 선택 소자를 추가로 포함하는 것도 가능하다. 선택 소자는 인가되는 전압 또는 전류의 크기에 따라 턴 온 또는 턴 오프되어 전류의 흐름을 조정할 수 있다. 선택 소자는 MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ion-Electron Conducting) 소자, OTS(Ovonic Threshold Switching) 소자 등일 수 있다.
도 4a 내지 도 8a 및 도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고 각 번호의 b도는 a 도의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 희생막들(41) 및 절연막들(42)이 교대로 적층된 적층물(ST)을 형성한다. 베이스(미도시됨) 상에 희생막들(41)과 절연막들(42)을 교대로 증착함으로써, 적층물(ST)을 형성할 수 있다. 베이스는 반도체 기판일 수 있고, 스위치, 워드라인, 비트라인 등의 하부 구조물을 포함할 수 있다.
희생막들(41)은 후속 공정에서 전극, 로우 라인 등이 형성될 영역을 확보하기 위한 것이다. 희생막들(41)은 절연막들(42)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 또한, 희생막들(41)은 전계에 의해 저항이 변화하는 물질(Field-induced Resistive Switching material)을 포함할 수 있다. 희생막들(41)은 최초 증착 시에는 절연 특성을 갖고, 강한 전계가 가해지면 저항이 감소하는 물질을 포함할 수 있다. 희생막들(41)은 비정질 탄소, 실리콘 질화물 또는 전이금속 산화물을 포함하거나, 이들을 조합하여 포함할 수 있다. 절연막들(42)은 산화막, 질화막 등을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 도전성 필라들(43)을 형성한다. 도전성 필라들(43)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 도전성 필라들(43)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 도전성 필라들(43)은 수직 비트라인일 수 있다.
이어서, 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 제2 방향(Ⅱ)으로 이웃한 도전성 필라들(43)의 사이에 위치될 수 있고, 제1 방향(I)으로 확장될 수 있다.
도 5a 및 도 5b를 참조하면, 슬릿(SL)을 통해 희생막들(41)을 일부 제거하여 개구부들(OP)을 형성한다. 각각의 희생막들(41)을 슬릿(SL)으로부터 일부 깊이 식각할 수 있다. 또한, 희생막들(41)을 선택적으로 식각한다. 따라서, 각각의 절연막들(42)은 희생막들(41)에 비해 돌출된 돌출부(P)를 포함하게 되고, 돌출부들(P)의 사이에 개구부들(OP)이 위치된다.
도 6a 및 도 6b를 참조하면, 슬릿(SL) 및 개구부들(OP) 내에 가변 저항 물질(44)을 형성한다. 가변 저항 물질(44)은 슬릿(SL) 및 개구부들(OP)의 내면을 따라 형성될 수 있다. 이어서, 전극 물질(45)을 형성할 수 있다. 전극 물질(45)은 가변 저항 물질(44) 상에 형성될 수 있고, 가변 저항 물질(44)의 프로파일을 따라 형성될 수 있다. 가변 저항 물질(44) 및 전극 물질(45)은 슬릿(SL) 및 개구부들(OP)을 채우지 않는 두께로 형성될 수 있다. 전극 물질(45)은 탄소를 포함할 수 있다.
이어서, 도전 물질(46)을 형성한다. 도전 물질(46)은 슬릿(SL) 및 개구부들(OP) 내에 형성될 수 있다. 도전 물질(46)은 개구부들(OP)을 채우고, 슬릿(SL)을 채우지 않는 두께로 형성될 수 있다. 도전 물질(46)은 폴리실리콘을 포함하거나, 텅스텐 등의 금속을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 슬릿(SL) 내에 형성된 도전 물질(46), 전극 물질(45) 및 가변 저항 물질(44)을 식각한다. 이를 통해, 각각의 개구부들(OP) 내에 도전막들(46A), 전극막들(45A) 및 가변 저항막들(44A)이 형성된다. 도전막들(46A)은 워드라인일 수 있고, 오드 워드라인 또는 이븐 워드라인일 수 있다. 이어서, 슬릿(SL) 내에 절연막(47)을 형성한다. 절연막(47)은 슬릿 절연막일 수 있다.
도 8a 및 도 8b를 참조하면, 희생막들(41) 내에 저저항 영역들(41A)을 형성한다. 희생막(41)들 내에 국부적으로 강한 전계를 인가함으로써, 저저항 영역들(41A)을 형성할 수 있다.
희생막들(41)은 제1 영역들(R1) 및 제2 영역들(R2)을 포함할 수 있다. 제1 영역들(R1)은 도전성 필라들(43)과 인접할 수 있고, 제2 영역들(R2)은 제1 영역들(R1)의 사이에 위치될 수 있다. 제1 영역들(R1)에 강한 전계를 인가하여 제1 영역들(R1)의 저항을 감소시킴으로써, 저저항 영역들(41A)을 형성할 수 있다. 도전성 필라들(43) 및 도전막들(46A)에 바이어스를 인가함으로써, 제1 영역(R1)에 강한 전계를 인가할 수 있다. 상기 바이어스는 리셋 상태를 갖는 메모리 셀의 임계 전압보다 클 수 있고, 10V보다 작을 수 있다.
전계가 인가되지 않은 제2 영역(R2)은 증착 시의 저항을 유지할 수 있다. 따라서, 제2 영역(R2)은 제1 영역(R1)에 비해 높은 저항을 갖게 되며, 고저항 영역(41B)이 된다. 각각의 희생막들(41)은 적어도 하나의 저저항 영역(41A) 및 적어도 하나의 고저항 영역(41B)을 포함하게 된다. 복수의 저저항 영역들(41A)과 복수의 고저항 영역들(41B)이 제1 방향(I)을 따라 교대로 배열될 수 있다. 저저항 영역들(41A)은 도전성을 가질 수 있다. 고저항 영역들(41B)은 절연성을 유지하므로, 제1 방향(I)으로 이웃한 저저항 영역들(41A)을 전기적으로 분리시킬 수 있다.
전술한 바와 같은 제조 방법에 따르면, 도전성 필라들(43)과 도전막들(46A)이 교차되는 영역에 메모리 셀들(MC1, MC2)이 형성된다. 각각의 메모리 셀들(MC1, MC2)은 전극막(45A), 가변 저항막(44A) 및 저저항 영역(41A)을 포함할 수 있다. 여기서, 저저항 영역(41A)은 전극으로 사용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 마이크로 프로세서(1000)의 리드 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 10을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 리드 동작 특성이 향상될 수 있다.
도 10에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 12를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 리드 동작 특성이 향상될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
도 13을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들; 상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들; 상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들; 상기 돌출부들의 사이에 위치된 도전막들; 상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들을 포함할 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
11: 제1 전극막 13: 수직 비트라인
14: 가변 저항막 15: 제2 전극막
16_E: 이븐 워드라인 16_O: 오드 워드라인
21: 물질막 21A: 저저항 영역
21B: 고저항 영역 22: 절연막
23: 도전성 필라 24: 가변 저항막
25: 전극막 26: 도전막
27: 슬릿 절연막 41: 희생막
41A: 저저항 영역 41B: 고저항 영역
42: 절연막 43: 도전성 필라
44: 가변 저항 물질 44A: 가변 저항막
45: 전극 물질 45A: 전극막
46: 도전 물질 46A: 도전막
47: 절연막

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    적어도 하나의 저저항 영역들 및 적어도 하나의 고저항 영역들을 포함하는 물질막들;
    상기 물질막들과 교대로 적층되고, 상기 물질막들에 비해 돌출된 돌출부들을 포함하는 절연막들;
    상기 절연막들 및 상기 저저항 영역들을 관통하는 도전성 필라들;
    상기 돌출부들의 사이에 위치된 도전막들;
    상기 저저항 영역들과 상기 도전막들의 사이에 개재된 가변 저항막들
    을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 가변 저항막들과 상기 도전막들의 사이에 개재된 전극막들
    을 더 포함하는 전자 장치.
  3. 제2항에 있어서,
    상기 전극막들은 탄소를 포함하는
    전자 장치.
  4. 제1항에 있어서,
    상기 물질막은 비정질 탄소, 실리콘 질화물 또는 전이 금속 산화물을 포함하거나, 이들을 조합하여 포함하는
    전자 장치.
  5. 제1항에 있어서,
    상기 물질막들 각각은 상기 저저항 영역들 및 상기 고저항 영역들이 교대로 배열된 단일막인
    전자 장치.
  6. 제1항에 있어서,
    상기 저저항 영역들은 도전성을 갖고, 상기 고저항 영역들은 상기 저저항 영역들을 서로 절연시키는
    전자 장치.
  7. 제1항에 있어서,
    상기 도전성 필라들과 상기 도전막들이 교차된 영역에 메모리 셀들이 위치되는
    전자 장치.
  8. 제7항에 있어서,
    상기 메모리 셀들은 고저항의 비정질 상태 또는 저저항의 비정질 상태로 프로그램되는
    전자 장치.
  9. 제7항에 있어서,
    상기 가변 저항막은 셋 동작 시에 비정질 상태를 유지하는
    전자 장치.
  10. 제1항에 있어서,
    상기 절연막들은 상기 물질막들의 일측으로부터 돌출된 제1 돌출부들 및 상기 물질막들의 타측으로부터 돌출된 제2 돌출부들을 포함하는
    전자 장치.
  11. 제10항에 있어서,
    상기 제1 돌출부들의 사이에 제1 메모리 셀이 위치되고, 상기 제2 돌출부들의 사이에 제2 메모리 셀이 위치되고, 제1 메모리 셀과 제2 메모리 셀이 도전성 필라를 공유하는
    전자 장치.
  12. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    희생막들 및 절연막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 관통하는 도전성 필라들을 형성하는 단계;
    상기 적층물을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막들을 일부 제거하여 개구부들을 형성하는 단계;
    상기 개구부들 내에 가변 저항막들을 형성하는 단계;
    상기 개구부들 내에 도전막들을 형성하는 단계; 및
    상기 희생막들에 국부적으로 전계를 인가하여, 희생막들 내에 저저항 영역들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 가변 저항막 상에 전극막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 전극막은 탄소를 포함하는
    전자 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 희생막들은 상기 도전성 필라들과 인접한 제1 영역들 및 상기 제1 영역들 사이의 제2 영역들을 포함하고, 상기 제1 영역들에 전계를 인가하여 상기 저저항 영역들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 전계에 의해 상기 제1 영역들의 저항이 감소하고, 상기 제1 영역들은 상기 제2 영역들에 의해 전기적으로 분리된
    전자 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 희생막들은 전계에 의해 저항이 변화하는 물질(Field-induced Resistive Switching material)을 포함하는
    전자 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 희생막들은 비정질 탄소막, 실리콘 질화막 또는 전이금속 산화막을 포함하거나, 이들을 조합하여 포함하는
    전자 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 도전성 필라와 상기 도전막들이 교차되는 영역에 메모리 셀들이 위치되고, 상기 메모리 셀들은 고저항의 비정질 상태 또는 저저항의 비정질 상태로 프로그램되는
    전자 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 가변 저항막은 셋 동작 시에 비정질 상태를 유지하는
    전자 장치의 제조 방법.
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