KR20210027002A - Printed circuit board - Google Patents

Abstract

The present invention relates to a printed circuit board, which includes: a coreless substrate including an insulating body and a plurality of core wiring layers disposed on or within the insulating body; a build-up insulating layer covering at least a portion of each of the upper surface and lower surface of the coreless substrate; and a build-up wiring layer disposed on at least one of theupper surface and lower surface of the build-up insulating layer. The present invention provides the printed circuit board capable of easily embedding electronic components.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}Printed circuit board {PRINTED CIRCUIT BOARD}

본 개시는 인쇄회로기판, 예를 들면, 전자부품의 내장이 가능한 인쇄회로기판에 관한 것이다.The present disclosure relates to a printed circuit board, for example, a printed circuit board capable of embedding electronic components.

최근 전자기기 세트 제품은 기능이 많아짐과 동시에 지속적으로 얇아지고 있다. 따라서, 세트에 포함되는 기판에도 더 얇고 밀도가 높은 디자인 룰이 요구되고 있다. 이러한 초고밀도 및 소형화에 따라서, 다양한 형태의 기판 기술이 요구되고 있다. 이와 함께, 전자부품의 내장이 가능하며, 충분한 강성과 휨 특성을 확보할 수 있는 기판 기술이 요구되고 있다.Recently, electronic device set products have been continuously thinning with increasing functions. Therefore, a thinner and denser design rule is also required for the substrate included in the set. In accordance with such ultra-high density and miniaturization, various types of substrate technologies are required. In addition, there is a need for a substrate technology capable of embedding electronic components and securing sufficient rigidity and bending properties.

본 개시의 여러 목적 중 하나는 얇은 두께와 높은 배선 밀도에 대응할 수 있으며, 휨 문제를 개선할 수 있는 인쇄회로기판을 제공하는 것이다.One of the various objects of the present disclosure is to provide a printed circuit board capable of responding to a thin thickness and a high wiring density and improving the warpage problem.

본 개시의 여러 목적 중 다른 하나는 전자부품을 용이하게 내장할 수 있는 인쇄회로기판을 제공하는 것이다.Another object of the present disclosure is to provide a printed circuit board capable of easily embedding electronic components.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 휨에 대응할 수 있는 절연재료를 이용하여 형성된 코어리스 기판을 인쇄회로기판의 중심에 배치되는 코어 구조체로 이용하고, 이러한 코어 구조체에 관통부를 형성하여 필요에 따라 전자부품을 내장하며, 또한 이러한 코어 구조체의 양측에 고밀도 회로 형성에 대응할 수 있는 절연재료를 빌드업 형태로 배치하여 추가로 배선을 설계하는 것이다.One of the various solutions proposed through the present disclosure is to use a coreless substrate formed using an insulating material capable of responding to warpage as a core structure disposed in the center of the printed circuit board, and to form a through part in this core structure. According to this, electronic components are embedded, and an insulating material capable of coping with the formation of high-density circuits is disposed on both sides of the core structure in a build-up form to further design wiring.

예를 들면, 일례에 따른 인쇄회로기판은, 절연바디, 및 상기 절연바디 상에 또는 내에 배치된 복수의 코어 배선층을 포함하며, 상기 절연바디를 관통하는 관통부를 갖는 코어리스 기판; 상기 관통부에 배치된 전자부품; 상기 코어리스 기판의 양면의 적어도 일부를 덮으며, 상기 전자부품의 적어도 일부를 매립하며, 상기 관통부의 적어도 일부를 채우는 제1빌드업 절연층; 상기 제1빌드업 절연층의 상면 상에 배치된 제1빌드업 배선층; 상기 제1빌드업 절연층의 상면 상에 배치되며, 상기 제1빌드업 배선층의 적어도 일부를 덮는 제2빌드업 절연층; 및 상기 제2빌드업 절연층의 상면 상에 배치된 제2빌드업 배선층; 을 포함하며, 상기 절연바디는 상기 제2빌드업 절연층과 다른 종류의 재료를 포함하는 것일 수 있다.For example, a printed circuit board according to an example may include a coreless substrate including an insulating body and a plurality of core wiring layers disposed on or in the insulating body, and having a penetration portion penetrating the insulating body; An electronic component disposed in the through part; A first build-up insulating layer covering at least a portion of both surfaces of the coreless substrate, filling at least a portion of the electronic component, and filling at least a portion of the through portion; A first build-up wiring layer disposed on an upper surface of the first build-up insulating layer; A second build-up insulating layer disposed on an upper surface of the first build-up insulating layer and covering at least a portion of the first build-up wiring layer; And a second build-up wiring layer disposed on an upper surface of the second build-up insulating layer. The insulating body may include a material different from that of the second build-up insulating layer.

또는, 일례에 따른 인쇄회로기판은, 복수의 코어 절연층, 복수의 프라이머층, 및 복수의 코어 배선층을 포함하는 코어리스 기판; 상기 코어리스 기판의 양면 각각의 적어도 일부를 덮는 빌드업 절연층; 및 상기 빌드업 절연층의 적어도 일면 상에 배치된 빌드업 배선층; 을 포함하며, 상기 코어 절연층 각각은 상기 프라이머층 각각보다 두꺼우며, 상기 복수의 프라이머층 중 적어도 하나는 상기 복수의 코어 절연층 사이에 배치되며, 다른 적어도 하나는 상기 복수의 코어 절연층 중 최상측의 코어 절연층 및 최하측의 코어 절연층 중 적어도 하나와 상기 빌드업 절연층 사이에 배치된 것일 수 있다.Alternatively, a printed circuit board according to an example may include a coreless substrate including a plurality of core insulating layers, a plurality of primer layers, and a plurality of core wiring layers; A build-up insulating layer covering at least a portion of each of both surfaces of the coreless substrate; And a build-up wiring layer disposed on at least one surface of the build-up insulating layer. Including, wherein each of the core insulating layers is thicker than each of the primer layers, at least one of the plurality of primer layers is disposed between the plurality of core insulating layers, and the other at least one is the highest among the plurality of core insulating layers. It may be disposed between at least one of the core insulating layer on the side and the core insulating layer on the lowermost side and the build-up insulating layer.

본 개시의 여러 효과 중 일 효과로서 얇은 두께와 높은 배선 밀도에 대응할 수 있으며, 휨 문제를 개선할 수 있는 인쇄회로기판을 제공할 수 있다.As one of the effects of the present disclosure, it is possible to provide a printed circuit board capable of responding to a thin thickness and a high wiring density, and improving the warpage problem.

본 개시의 여러 효과 중 다른 일 효과로서 전자부품을 용이하게 내장할 수 있는 인쇄회로기판을 제공할 수 있다.As another effect of the various effects of the present disclosure, a printed circuit board capable of easily embedding electronic components may be provided.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 5는 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 6은 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 7a 및 도 7b는 도 3의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 8은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 9는 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 10은 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 11은 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 12a 및 도 12b는 도 8의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 13은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 15는 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 16은 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 17a 및 도 17b는 도 13의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 18은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 19는 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 20은 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 21은 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 22a 및 도 22b는 도 18의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 23은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 24는 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 25는 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 26은 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 27a 및 도 27b는 도 23의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 28은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 29는 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 30은 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 31은 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.
도 32a 및 도 32b는 도 28의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.1 is a block diagram schematically showing an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3 is a schematic cross-sectional view of an example of a printed circuit board.
4 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.
5 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.
6 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.
7A and 7B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 3.
8 is a schematic cross-sectional view of another example of a printed circuit board.
9 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.
10 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.
11 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.
12A and 12B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 8.
13 is a schematic cross-sectional view of another example of a printed circuit board.
14 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.
15 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.
16 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.
17A and 17B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 13.
18 is a schematic cross-sectional view of another example of a printed circuit board.
19 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.
20 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.
21 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.
22A and 22B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 18.
23 is a schematic cross-sectional view of another example of a printed circuit board.
24 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.
25 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.
26 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.
27A and 27B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 23.
28 is a schematic cross-sectional view of another example of a printed circuit board.
29 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.
30 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.
31 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.
32A and 32B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 28.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.Hereinafter, the present disclosure will be described with reference to the accompanying drawings. In the drawings, the shapes and sizes of elements may be exaggerated or reduced for clearer explanation.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.1 is a block diagram schematically showing an example of an electronic device system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.Referring to the drawings, the electronic device 1000 accommodates the main board 1010. Chip-related parts 1020, network-related parts 1030, and other parts 1040 are physically and/or electrically connected to the main board 1010. These are also combined with other electronic components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.The chip-related parts 1020 include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory; Application processor chips such as a central processor (eg, a CPU), a graphics processor (eg, a GPU), a digital signal processor, an encryption processor, a microprocessor, and a microcontroller; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) are included, but are not limited thereto. It goes without saying that other types of electronic components related to chips may be included. In addition, of course, these electronic components 1020 may be combined with each other. The chip-related component 1020 may be in the form of a package including the above-described chip or electronic component.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.As network-related parts 1030, Wi-Fi (IEEE 802.11 family, etc.), WiMAX (IEEE 802.16 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM , GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G, and any other wireless and wired protocols designated as and later. Any of the standards or protocols may be included. In addition, it goes without saying that the network-related component 1030 may be combined with the chip-related electronic component 1020 with each other.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, LTCC (low temperature co-firing ceramics), EMI (Electro Magnetic Interference) filters, MLCC (Multi-Layer Ceramic Condenser), and the like. . However, the present invention is not limited thereto, and a passive device in the form of a chip component used for various other uses may be included. In addition, it goes without saying that the other component 1040 may be combined with the chip-related electronic component 1020 and/or the network-related electronic component 1030 with each other.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.Depending on the type of the electronic device 1000, the electronic device 1000 may include other electronic components that may or may not be physically and/or electrically connected to the main board 1010. Examples of other electronic components include a camera module 1050, an antenna module 1060, a display 1070, and a battery 1080. However, the present invention is not limited thereto, and includes audio codec, video codec, power amplifier, compass, accelerometer, gyroscope, speaker, mass storage device (eg, hard disk drive), compact disk (CD), digital versatile disk (DVD), etc. May be. In addition, it goes without saying that other electronic components used for various purposes according to the type of the electronic device 1000 may be included.

전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.The electronic device 1000 includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer ( computer), a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, the present invention is not limited thereto, and of course, it may be any other electronic device that processes data in addition to these.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.2 is a perspective view schematically showing an example of an electronic device.

도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 능동부품 및/또는 수동부품을 포함하는 전자부품이 내장된 인쇄회로기판 형태의 패키지 기판일 수 있다. 또는, 반도체 패키지(1121)는 이러한 패키지 기판 상에 능동부품 및/또는 수동부품을 포함하는 전자부품이 더 표면실장 배치된 것일 수도 있다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.Referring to the drawings, the electronic device may be, for example, a smartphone 1100. The main board 1110 is accommodated in the smartphone 1100, and various electronic components 1120 are physically and/or electrically connected to the main board 1110. In addition, other electronic components that may or may not be physically and/or electrically connected to the main board 1110 such as the camera module 1130 and/or the speaker 1140 are accommodated therein. Some of the electronic components 1120 may be the above-described chip-related parts, for example, the semiconductor package 1121, but are not limited thereto. The semiconductor package 1121 may be a package substrate in the form of a printed circuit board in which electronic components including active components and/or passive components are embedded. Alternatively, in the semiconductor package 1121, electronic components including active components and/or passive components may be further surface mounted on such a package substrate. On the other hand, the electronic device is not necessarily limited to the smartphone 1100, and may be other electronic devices as described above, of course.

인쇄회로기판Printed circuit board

도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.3 is a schematic cross-sectional view of an example of a printed circuit board.

도면을 참조하면, 일례에 따른 인쇄회로기판(100A)은 코어 구조체(110), 및 코어 구조체(110)의 상측 및 하측에 배치된 빌드업 구조체(120)를 포함한다. 필요에 따라서, 일례에 따른 인쇄회로기판(100A)은 빌드업 구조체(120)의 상측 및 하측에 각각 배치된 제1 및 제2패시베이션층(130, 140)을 더 포함할 수 있다.Referring to the drawings, a printed circuit board 100A according to an example includes a core structure 110 and a build-up structure 120 disposed above and below the core structure 110. If necessary, the printed circuit board 100A according to an example may further include first and second passivation layers 130 and 140 respectively disposed on the upper and lower sides of the build-up structure 120.

코어 구조체(110)는 제1코어 절연층(111a), 제1코어 절연층(111a) 내에 매립되며 상면이 제1코어 절연층(111a)의 상면으로부터 노출된 제1코어 배선층(112a), 제1코어 절연층(111a)의 하면 상에 돌출 배치된 제2코어 배선층(112b), 제1코어 절연층(111a)을 관통하며 제1 및 제2코어 배선층(112a, 112b)을 연결하는 제1코어 비아층(113a), 제1코어 절연층(111a)의 하면 상에 배치되며 제2코어 배선층(112b)을 덮는 제2코어 절연층(111b), 제2코어 절연층(111b)의 하면 상에 돌출 배치된 제3코어 배선층(112c), 및 제2코어 절연층(111b)을 관통하며 제2 및 제3코어 배선층(112b, 112c)을 연결하는 제2코어 비아층(113b)을 포함한다. 코어 구조체(110)는 코어리스(Coreless) 기판 구조를 가진다. 여기서, 코어리스 기판 구조는 후술하는 바와 같이 디테치 캐리어 필름을 이용하는 코어리스 공정을 통하여 제조된 기판 구조를 말한다. 예를 들면, 코어리스 기판 구조는 중심부에 다른 절연층보다 두꺼우며 다른 절연층보다 강성이 우수한 코어층을 포함하지 않는 구조일 수 있다.The core structure 110 is buried in the first core insulating layer 111a and the first core insulating layer 111a, and the upper surface thereof is exposed from the upper surface of the first core insulating layer 111a. The first core interconnection layer 112b protruding on the lower surface of the one core insulating layer 111a and the first core interconnection layer 111a through which the first and second core interconnection layers 112a and 112b are connected. The second core insulating layer 111b and the second core insulating layer 111b are disposed on the lower surfaces of the core via layer 113a and the first core insulating layer 111a and cover the second core wiring layer 112b. And a third core wiring layer 112c protruding and penetrating the second core insulating layer 111b and connecting the second and third core wiring layers 112b and 112c to each other. . The core structure 110 has a coreless substrate structure. Here, the coreless substrate structure refers to a substrate structure manufactured through a coreless process using a detach carrier film as described later. For example, the coreless substrate structure may have a structure that does not include a core layer that is thicker than other insulating layers in the center and has superior rigidity than other insulating layers.

빌드업 구조체(120)는 코어 구조체(110)의 상면 및 하면을 덮는 제1빌드업 절연층(121a), 제1빌드업 절연층(121a)의 상면 상에 돌출 배치된 제1빌드업 배선층(122a), 제1빌드업 절연층(121a)을 관통하며 제1코어 배선층(112a) 및 제1빌드업 배선층(122a)을 연결하는 제1빌드업 비아층(113a), 제1빌드업 절연층(121a)의 상면 상에 배치되어 제1빌드업 배선층(122a)을 덮는 제2빌드업 절연층(121b), 제2빌드업 절연층(121b)의 상면 상에 돌출 배치된 제2빌드업 배선층(122b), 제2빌드업 절연층(121b)을 관통하며 제1 및 제2빌드업 배선층(122a, 122b)을 연결하는 제2빌드업 비아층(123b), 제1빌드업 절연층(121a)의 하면 상에 돌출 배치된 제3빌드업 배선층(122c), 제1빌드업 절연층(121a)을 관통하며 제3코어 배선층(112c) 및 제3빌드업 배선층(122c)을 연결하는 제3빌드업 비아층(113c), 제1빌드업 절연층(121a)의 하면 상에 배치되어 제3빌드업 배선층(122c)을 덮는 제3빌드업 절연층(121c), 제3빌드업 절연층(121c)의 하면 상에 돌출 배치된 제4빌드업 배선층(122d), 및 제3빌드업 절연층(121c)을 관통하며 제3 및 제4빌드업 배선층(122c, 122d)을 연결하는 제4빌드업 비아층(123d)을 포함한다.The build-up structure 120 includes a first build-up insulating layer 121a covering the upper and lower surfaces of the core structure 110, and a first build-up wiring layer protruding on the upper surface of the first build-up insulating layer 121a. 122a), a first build-up via layer 113a penetrating the first build-up insulating layer 121a and connecting the first core wiring layer 112a and the first build-up wiring layer 122a, a first build-up insulating layer A second build-up insulating layer 121b disposed on the upper surface of 121a to cover the first build-up wiring layer 122a, and a second build-up wiring layer protruding on the upper surface of the second build-up insulating layer 121b (122b), a second build-up via layer 123b passing through the second build-up insulating layer 121b and connecting the first and second build-up wiring layers 122a and 122b, and a first build-up insulating layer 121a ) Through the third build-up wiring layer 122c and the first build-up insulating layer 121a protruding on the lower surface of the bottom surface, and connecting the third core wiring layer 112c and the third build-up wiring layer 122c. The build-up via layer 113c and the third build-up insulating layer 121c and the third build-up insulating layer are disposed on the lower surfaces of the first build-up insulating layer 121a to cover the third build-up wiring layer 122c. A fourth build that penetrates the fourth build-up wiring layer 122d protruding on the lower surface of 121c) and the third build-up insulating layer 121c and connects the third and fourth build-up wiring layers 122c and 122d. It includes an up-via layer 123d.

한편, 제1 및 제2코어 비아층(113a, 113b)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있다. 예컨대, 제1 및 제2코어 비아층(113a, 113b)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 이를 통하여, 코어 구조체(110)가 별도의 코어층을 포함하지 않는 코어리스 기판의 구조를 가짐을 알 수 있다. 또한, 제1 및 제2빌드업 비아층(123a, 123b)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있다. 또한, 제3 및 제4빌드업 비아층(123c, 123d)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있다. 또한, 제1 및 제2빌드업 비아층(123a, 123b)의 접속비아와 제3 및 제4빌드업 비아층(123c, 123d)의 접속비아는 코어 구조체(110)를 사이에 두고 서로 반대 방향의 테이퍼진 프로파일을 가질 수 있다. 예컨대, 제1 및 제2빌드업 비아층(123a, 123b)은 단면 상으로 상측의 폭이 하측의 폭보다 넓은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 또한, 제3 및 제4빌드업 비아층(123c, 123d)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 이를 통하여, 빌드업 구조체(120)가 코어 구조체(110)를 중심에 두고 상측 및 하측으로 빌드업된 구조를 가짐을 알 수 있다.Meanwhile, the first and second core via layers 113a and 113b may each include connection vias having tapered profiles in the same direction. For example, the first and second core via layers 113a and 113b may each include a tapered connection via having an upper width narrower than a lower width in cross section. Through this, it can be seen that the core structure 110 has a structure of a coreless substrate that does not include a separate core layer. In addition, the first and second build-up via layers 123a and 123b may each include connection vias having tapered profiles in the same direction. In addition, the third and fourth build-up via layers 123c and 123d may each include connection vias having tapered profiles in the same direction. In addition, the connection vias of the first and second build-up via layers 123a and 123b and the connection vias of the third and fourth build-up via layers 123c and 123d are opposite to each other with the core structure 110 interposed therebetween. May have a tapered profile of. For example, the first and second build-up via layers 123a and 123b may each include tapered connection vias having an upper width wider than a lower width in cross section. In addition, the third and fourth build-up via layers 123c and 123d may each include tapered connection vias having an upper width narrower than a lower width in cross section. Through this, it can be seen that the build-up structure 120 has a structure built-up upward and downward with the core structure 110 in the center.

한편, 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c)은 서로 다른 종류의 재료를 포함할 수 있다. 예를 들면, 제1 및 제2코어 절연층(111a, 111b)은 각각 제1 내지 제3빌드업 절연층(121a, 121b, 121c)각각 보다 엘라스틱 모듈러스(Elastic Modulus)가 클 수 있다. 즉, 강성이 우수할 수 있다. 이를 통하여, 코어 구조체(110)가 코어리스 기판의 구조를 가짐에도 휨 개선에 효과적일 수 있다. 제한되지 않는 일례로서, 제1 및 제2코어 절연층(111a, 111b)의 재료는 절연수지, 무기필러, 및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)를 포함하는 재료, 예컨대 프리프레그(prepreg)일 수 있다. 예컨대, 제1 및 제2코어 절연층(111a, 111b)에 의하여 제공되는 절연바디는 프리프레그를 포함할 수 있다. 또한, 제1 내지 제3빌드업 절연층(121a, 121b, 121c)의 재료는 절연수지 및 무기필러를 포함하는 재료, 예컨대 ABF(Ajinomoto Build-up Film)일 수 있다. 예컨대, 제1 내지 제3빌드업 절연층(121a, 121b, 121c)에 의하여 제공되는 빌드업바디는 ABF를 포함할 수 있다. 이러한 조합의 재료 사용을 통하여, 코어 구조체(110)를 통한 강성 유지와 빌드업 구조체(120)를 통한 고밀도 배선 설계를 보다 효과적으로 달성할 수 있다.Meanwhile, the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c may include different types of materials. For example, the first and second core insulating layers 111a and 111b may have higher elastic modulus than the first to third build-up insulating layers 121a, 121b, and 121c, respectively. That is, the rigidity can be excellent. Through this, even though the core structure 110 has a structure of a coreless substrate, it may be effective to improve warpage. As a non-limiting example, the material of the first and second core insulating layers 111a and 111b is a material including an insulating resin, an inorganic filler, and glass fiber (Glass Fiber, Glass Cloth, Glass Fabric), for example, a prepreg ( prepreg). For example, the insulating body provided by the first and second core insulating layers 111a and 111b may include a prepreg. In addition, the material of the first to third build-up insulating layers 121a, 121b, and 121c may be a material including an insulating resin and an inorganic filler, for example, Ajinomoto Build-up Film (ABF). For example, the build-up body provided by the first to third build-up insulating layers 121a, 121b, and 121c may include ABF. Through the use of such a combination of materials, it is possible to more effectively achieve rigidity maintenance through the core structure 110 and a high-density wiring design through the build-up structure 120.

한편, 코어 구조체(110)는 제1 및 제2코어 절연층(111a, 111b)을 관통하는 관통부(110H)를 가질 수 있다. 관통부(110H)에는 전자부품(150)이 배치될 수 있다. 제1빌드업 절연층(121a)은 전자부품(150)을 매립할 수 있으며, 관통부(110H)를 채울 수 있다. 이와 같이 코어 구조체(110)가 코어리스 기판의 구조이며 동시에 관통부(110H)를 가질 수 있는 구조인바, 두께 감소 효과 및 휨 개선 효과를 가지면서도 전자부품(150)이 효과적으로 내장될 수 있다. 따라서, 일례에 따른 인쇄회로기판(100A)은 부품내장 기판으로 이용될 수 있으며, 후술하는 바와 같이 추가적인 전자부품이 상측에 표면실장 되고, 하측에 솔더볼과 같은 전기연결금속(190)이 배치됨으로써, BGA(Ball Grid Array)와 같은 패키지 기판으로 이용될 수도 있다.Meanwhile, the core structure 110 may have a through portion 110H penetrating through the first and second core insulating layers 111a and 111b. The electronic component 150 may be disposed in the through part 110H. The first build-up insulating layer 121a may bury the electronic component 150 and may fill the through portion 110H. In this way, since the core structure 110 is a structure of a coreless substrate and a structure capable of having the through portion 110H at the same time, the electronic component 150 can be effectively embedded while having a thickness reduction effect and a warpage improvement effect. Therefore, the printed circuit board 100A according to an example can be used as a component-embedded board, and as described later, an additional electronic component is surface-mounted on the upper side, and an electrical connection metal 190 such as a solder ball is disposed on the lower side, It can also be used as a package substrate such as a Ball Grid Array (BGA).

이와 같이, 일례에 따른 인쇄회로기판(100A)은 휨에 대응할 수 있는 절연재료를 이용하여 형성된 코어리스 기판 형태의 코어 구조체(110)를 그 중심에 배치하고, 이러한 코어 구조체(110)의 양측에 고밀도 회로 형성에 대응할 수 있는 절연재료를 이용하여 형성된 빌드업 구조체(120)를 빌드업하여 배치하는 구조를 가질 수 있는바, 얇은 두께와 높은 배선 밀도에 대응할 수 있으며, 또한 휨 문제를 개선할 수 있다. 또한, 코어 구조체(110)에 관통부를 형성하여 전자부품(150)을 내장할 수 있는바, 보다 용이하게 전자부품(150)을 내장하는 구조를 가질 수 있다.As described above, in the printed circuit board 100A according to an example, a core structure 110 in the form of a coreless substrate formed using an insulating material capable of responding to bending is disposed at the center thereof, and on both sides of the core structure 110 A build-up structure 120 formed using an insulating material capable of coping with the formation of a high-density circuit can be built up and arranged, so it can cope with a thin thickness and a high wiring density, and also can improve the warpage problem. have. In addition, since the electronic component 150 can be embedded by forming a through portion in the core structure 110, the electronic component 150 can be more easily embedded.

이하에서는 도면을 참조하여 일례에 따른 인쇄회로기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.Hereinafter, components of the printed circuit board 100A according to an example will be described in more detail with reference to the drawings.

코어 구조체(110)는 제1코어 절연층(111a), 제1코어 절연층(111a) 내에 매립되며 상면이 제1코어 절연층(111a)의 상면으로부터 노출된 제1코어 배선층(112a), 제1코어 절연층(111a)의 하면 상에 돌출 배치된 제2코어 배선층(112b), 제1코어 절연층(111a)을 관통하며 제1 및 제2코어 배선층(112a, 112b)을 연결하는 제1코어 비아층(113a), 제1코어 절연층(111a)의 하면 상에 배치되며 제2코어 배선층(112b)을 덮는 제2코어 절연층(111b), 제2코어 절연층(111b)의 하면 상에 돌출 배치된 제3코어 배선층(112c), 및 제2코어 절연층(111b)을 관통하며 제2 및 제3코어 배선층(112b, 112c)을 연결하는 제2코어 비아층(113b)을 포함한다. 코어 구조체(110)는 매립패턴인 제1코어 배선층(112a)과 돌출패턴인 제3코어 배선층(112c)을 모두 포함한다. 코어 구조체(110)는 관통부(110H)를 가질 수 있으며, 관통부(110H)는 제1 및 제2코어 절연층(111a, 111b)을 관통할 수 있다. 또한, 관통부(110H)는 제1 및 제2코어 절연층(111a, 111b)을 포함하는 코어 구조체(110)의 절연바디의 내측의 측면을 통하여 연속적으로 제공되는 벽면을 가질 수 있다.The core structure 110 is buried in the first core insulating layer 111a and the first core insulating layer 111a, and the upper surface thereof is exposed from the upper surface of the first core insulating layer 111a. The first core interconnection layer 112b protruding on the lower surface of the one core insulating layer 111a and the first core interconnection layer 111a through which the first and second core interconnection layers 112a and 112b are connected. The second core insulating layer 111b and the second core insulating layer 111b are disposed on the lower surfaces of the core via layer 113a and the first core insulating layer 111a and cover the second core wiring layer 112b. And a third core wiring layer 112c protruding and penetrating the second core insulating layer 111b and connecting the second and third core wiring layers 112b and 112c to each other. . The core structure 110 includes both a first core wiring layer 112a as a buried pattern and a third core wiring layer 112c as a protruding pattern. The core structure 110 may have a through portion 110H, and the through portion 110H may penetrate the first and second core insulating layers 111a and 111b. In addition, the through portion 110H may have a wall surface continuously provided through the inner side of the insulating body of the core structure 110 including the first and second core insulating layers 111a and 111b.

제1 및 제2코어 절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 그리고 이들과 함께 무기필러 및/또는 유리섬유와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그가 사용될 수 있다. 제1 및 제2코어 절연층(111a, 111b)은 서로 경계가 분명할 수도 있지만, 경계가 불분명할 수도 있다. 제1 및 제2코어 절연층(111a, 111b)은 서로 동일한 종류의 재료를 포함할 수 있다. 제1 및 제2코어 절연층(111a, 111b)의 두께는 서로 실질적으로 동일할 수 있다. 제1 및 제2코어 절연층(111a, 111b) 각각의 두께는 코어드(Cored) 기판에 통상적으로 이용되는 동박적층판(CCL: Copper Clad Laminate)이나 언클레드 동박적층판(Unclad CCL)의 코어층 절연재의 두께보다 얇을 수 있다.An insulating material may be used as the material of the first and second core insulating layers 111a and 111b. In this case, as the insulating material, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, and an inorganic filler and /Or a material comprising a reinforcing material such as fiberglass, for example a prepreg may be used. The first and second core insulating layers 111a and 111b may have a clear boundary, but the boundary may be unclear. The first and second core insulating layers 111a and 111b may include the same type of material. The thicknesses of the first and second core insulating layers 111a and 111b may be substantially the same as each other. The thickness of each of the first and second core insulating layers 111a and 111b is a core layer insulating material of a copper clad laminate (CCL) or an unclad copper clad laminate commonly used for a cored substrate. May be thinner than the thickness of

제1 내지 제3코어 배선층(112a, 112b, 112c)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제3코어 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다. 제1 내지 제3코어 배선층(112a, 112b, 112c)은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.A metal material may be used as the material of the first to third core wiring layers 112a, 112b, and 112c, and in this case, as the metal material, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), Gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The first to third core wiring layers 112a, 112b, and 112c may perform various functions according to the design of the corresponding layer. For example, a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like may be included. Here, the signal (S) pattern includes various signals, for example, data signals, excluding the ground (GND) pattern, the power (PWR) pattern, and the like. Each of these patterns may include a line pattern, a plane pattern, and/or a pad pattern. The first to third core wiring layers 112a, 112b, and 112c may be formed by plating processes such as AP (Additive Process), SAP (Semi AP), MSAP (Modified SAP), TT (Tenting), and as a result, respectively. It may include a seed layer, which is an electroless plating layer, and an electrolytic plating layer formed on the basis of the seed layer.

제1 및 제2코어 비아층(113a, 113b)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 및 제2코어 비아층(113a, 113b) 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 신호 연결을 위한 접속비아, 그라운드 연결을 위한 접속비아, 파워 연결을 위한 접속비아 등을 포함할 수 있다. 제1 및 제2코어 비아층(113a, 113b)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있다. 예컨대, 제1 및 제2코어 비아층(113a, 113b)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 제1 및 제2코어 비아층(113a, 113b)의 접속비아는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제1 및 제2코어 비아층(113a, 113b)의 접속비아는 서로 스택 비아 관계일 수도 있고, 스태거리드 비아 관계일 수도 있다. 제1 및 제2코어 비아층(113a, 113b)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1코어 비아층(113a)은 제2코어 배선층(112b)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다. 제2코어 비아층(113b)은 제3코어 배선층(112c)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다.A metal material may be used as the material of the first and second core via layers 113a and 113b. In this case, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The first and second core via layers 113a and 113b may also perform various functions according to the design design of the corresponding layer. For example, it may include a connection via for signal connection, a connection via for ground connection, and a connection via for power connection. The first and second core via layers 113a and 113b may each include connection vias having tapered profiles in the same direction. For example, the first and second core via layers 113a and 113b may each include a tapered connection via having an upper width narrower than a lower width in cross section. Each of the connection vias of the first and second core via layers 113a and 113b may be completely filled with a metal material, or may be formed along a wall surface of the via hole. The connection vias of the first and second core via layers 113a and 113b may have a stack-via relationship or a staggered-via relationship with each other. The first and second core via layers 113a and 113b may also be formed by a plating process, for example, AP, SAP, MSAP, TT, etc., and as a result, a seed layer which is an electroless plating layer and such a seed layer are It may include an electrolytic plating layer formed as a basis. The first core via layer 113a is formed at the same time by the same plating process as the second core wiring layer 112b and can be integrated without boundaries. The second core via layer 113b is formed simultaneously by the same plating process as the third core wiring layer 112c, and thus can be integrated without boundaries.

빌드업 구조체(120)는 코어 구조체(110)의 상면 및 하면을 덮는 제1빌드업 절연층(121a), 제1빌드업 절연층(121a)의 상면 상에 돌출 배치된 제1빌드업 배선층(122a), 제1빌드업 절연층(121a)을 관통하며 제1코어 배선층(112a) 및 제1빌드업 배선층(122a)을 연결하는 제1빌드업 비아층(113a), 제1빌드업 절연층(121a)의 상면 상에 배치되어 제1빌드업 배선층(122a)을 덮는 제2빌드업 절연층(121b), 제2빌드업 절연층(121b)의 상면 상에 돌출 배치된 제2빌드업 배선층(122b), 제2빌드업 절연층(121b)을 관통하며 제1 및 제2빌드업 배선층(122a, 122b)을 연결하는 제2빌드업 비아층(123b), 제1빌드업 절연층(121a)의 하면 상에 돌출 배치된 제3빌드업 배선층(122c), 제1빌드업 절연층(121a)을 관통하며 제3코어 배선층(112c) 및 제3빌드업 배선층(122c)을 연결하는 제3빌드업 비아층(113c), 제1빌드업 절연층(121a)의 하면 상에 배치되어 제3빌드업 배선층(122c)을 덮는 제3빌드업 절연층(121c), 제3빌드업 절연층(121c)의 하면 상에 돌출 배치된 제4빌드업 배선층(122d), 및 제3빌드업 절연층(121c)을 관통하며 제3 및 제4빌드업 배선층(122c, 122d)을 연결하는 제4빌드업 비아층(123d)을 포함한다.The build-up structure 120 includes a first build-up insulating layer 121a covering the upper and lower surfaces of the core structure 110, and a first build-up wiring layer protruding on the upper surface of the first build-up insulating layer 121a. 122a), a first build-up via layer 113a penetrating the first build-up insulating layer 121a and connecting the first core wiring layer 112a and the first build-up wiring layer 122a, a first build-up insulating layer A second build-up insulating layer 121b disposed on the upper surface of 121a to cover the first build-up wiring layer 122a, and a second build-up wiring layer protruding on the upper surface of the second build-up insulating layer 121b (122b), a second build-up via layer 123b passing through the second build-up insulating layer 121b and connecting the first and second build-up wiring layers 122a and 122b, and a first build-up insulating layer 121a ) Through the third build-up wiring layer 122c and the first build-up insulating layer 121a protruding on the lower surface of the bottom surface, and connecting the third core wiring layer 112c and the third build-up wiring layer 122c. The build-up via layer 113c and the third build-up insulating layer 121c and the third build-up insulating layer are disposed on the lower surfaces of the first build-up insulating layer 121a to cover the third build-up wiring layer 122c. A fourth build that penetrates the fourth build-up wiring layer 122d protruding on the lower surface of 121c) and the third build-up insulating layer 121c and connects the third and fourth build-up wiring layers 122c and 122d. It includes an up-via layer 123d.

제1 내지 제3빌드업 절연층(121a, 121b, 121c)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 그리고 이들과 함께 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, ABF 등이 사용될 수 있다. 제1 내지 제3빌드업 절연층(121a, 121b, 121c)은 서로 동일한 종류의 재료를 포함할 수 있다. 제1 내지 제3빌드업 절연층(121a, 121b, 121c)은 서로 경계가 분명할 수도 있고, 불분명할 수도 있다. 필요에 따라서, 제1빌드업 절연층(121a)은 복수의 층으로 구성될 수도 있다. 제2 및 제3빌드업 절연층(121b, 121c)의 두께는 서로 실질적으로 동일할 수 있다. 제2 및 제3빌드업 절연층(121b, 121c)은 각각 복수의 층으로 구성될 수도 있으며, 이때 휨 제어 관점에서 각각의 층의 수는 서로 동일할 수 있다. 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c)은 서로 다른 종류의 재료를 포함할 수 있으며, 제1 및 제2코어 절연층(111a, 111b) 각각은 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 각각보다 엘라스틱 모듈러스가 클 수 있다.An insulating material may be used as the material of the first to third build-up insulating layers 121a, 121b, and 121c. In this case, as the insulating material, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, and A material including a reinforcing material such as an inorganic filler, for example, ABF, or the like may be used. The first to third build-up insulating layers 121a, 121b, and 121c may include the same type of material. The first to third build-up insulating layers 121a, 121b, and 121c may have a clear boundary or may be unclear. If necessary, the first build-up insulating layer 121a may be formed of a plurality of layers. The thicknesses of the second and third build-up insulating layers 121b and 121c may be substantially the same as each other. Each of the second and third build-up insulating layers 121b and 121c may be formed of a plurality of layers, and in this case, the number of layers may be the same from the viewpoint of warpage control. The first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c may include different types of materials, and the first and second core insulating layers Each of (111a, 111b) may have an elastic modulus greater than that of each of the first to third build-up insulating layers (121a, 121b, 121c).

제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다. 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d)은 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제3 및 제4빌드업 배선층(122c, 122d)은 각각 제2 및 제3빌드업 절연층(121b, 121c)의 층 수에 따라서 더 많은 층의 수로 배치될 수 있다.A metal material may be used as the material of the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. In this case, as the metal material, copper (Cu), aluminum (Al), silver (Ag), tin ( Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The first to fourth build-up wiring layers 122a, 122b, 122c, and 122d may perform various functions according to the design design of the corresponding layer. For example, it may include a ground (GND) pattern, a power (PWR) pattern, a signal (S) pattern, and the like. Here, the signal (S) pattern includes various signals, for example, data signals, excluding the ground (GND) pattern, the power (PWR) pattern, and the like. Each of these patterns may include a line pattern, a plane pattern, and/or a pad pattern. The first to fourth build-up wiring layers 122a, 122b, 122c, and 122d may be formed by a plating process, for example, AP, SAP, MSAP, TT, or the like, and as a result, the seed layer and the electroless plating layer It may include an electroplating layer formed on the basis of such a seed layer. The third and fourth build-up wiring layers 122c and 122d may be disposed in a larger number according to the number of layers of the second and third build-up insulating layers 121b and 121c, respectively.

제1 내지 제4빌드업 비아층(123a, 123b, 123c, 123d)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제4빌드업 비아층(123a, 123b, 123c, 123d) 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 신호 연결을 위한 접속비아, 그라운드 연결을 위한 접속비아, 파워 연결을 위한 접속비아 등을 포함할 수 있다. 제1 및 제2빌드업 비아층(123a, 123b)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있고, 제3 및 제4빌드업 비아층(123c, 123d)은 서로 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있으며, 제1 및 제2빌드업 비아층(123a, 123b)의 접속비아와 제3 및 제4빌드업 비아층(123c, 123d)의 접속비아는 코어 구조체(110)를 사이에 두고 서로 반대 방향의 테이퍼진 프로파일을 가질 수 있다. 예컨대, 제1 및 제2빌드업 비아층(123a, 123b)은 단면 상으로 상측의 폭이 하측의 폭보다 넓은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 또한, 제3 및 제4빌드업 비아층(123c, 123d)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 각각 포함할 수 있다. 제1 내지 제4빌드업 비아층(123a, 123b, 123c, 123d)의 접속비아는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제1 내지 제4빌드업 비아층(123a, 123b, 123c, 123d)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 내지 제4빌드업 비아층(123a, 123b, 123c, 123d)은 각각 제1 내지 제4빌드업 배선층(112a, 112b, 112c, 112d)과 동일한 도금 공정으로 동시에 형성되어, 각각 제1 내지 제4빌드업 배선층(112a, 112b, 112c, 112d)과 경계 없이 일체화될 수 있다. 제3 및 제4빌드업 비아층(123c, 123d)은 각각 제2 및 제3빌드업 절연층(121b, 121c)의 층 수에 따라서 더 많은 층의 수로 배치될 수 있다. 제1 내지 제3빌드업 비아층(123a, 123b, 123c)의 접속비아는 서로 스택 비아 관계일 수도 있고, 스태거리드 비아 관계일 수도 있다.A metal material may also be used as a material for the first to fourth build-up via layers 123a, 123b, 123c, and 123d. In this case, the metal material is copper (Cu), aluminum (Al), silver (Ag), and tin. (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The first to fourth build-up via layers 123a, 123b, 123c, and 123d may also perform various functions according to the design design of the corresponding layer. For example, it may include a connection via for signal connection, a connection via for ground connection, and a connection via for power connection. The first and second build-up via layers 123a and 123b may each include connection vias having tapered profiles in the same direction, and the third and fourth build-up via layers 123c and 123d are identical to each other. Connection vias having a tapered profile in the direction may be included, and connection vias of the first and second build-up via layers 123a and 123b and connection of the third and fourth build-up via layers 123c and 123d Vias may have tapered profiles in opposite directions with the core structure 110 interposed therebetween. For example, the first and second build-up via layers 123a and 123b may each include tapered connection vias having an upper width wider than a lower width in cross section. In addition, the third and fourth build-up via layers 123c and 123d may each include tapered connection vias having an upper width narrower than a lower width in cross section. Each of the connection vias of the first to fourth build-up via layers 123a, 123b, 123c, and 123d may be completely filled with a metal material, or may be formed along a wall surface of the via hole. The first to fourth build-up via layers 123a, 123b, 123c, and 123d can also be formed by a plating process such as AP, SAP, MSAP, TT, and as a result, a seed layer which is an electroless plating layer. And an electroplating layer formed on the basis of the seed layer. The first to fourth build-up via layers 123a, 123b, 123c, and 123d are formed at the same time by the same plating process as the first to fourth build-up wiring layers 112a, 112b, 112c, and 112d, respectively. It may be integrated with the fourth build-up wiring layers 112a, 112b, 112c, and 112d without boundaries. The third and fourth build-up via layers 123c and 123d may be disposed with a greater number of layers according to the number of layers of the second and third build-up insulating layers 121b and 121c, respectively. The connection vias of the first to third build-up via layers 123a, 123b, and 123c may have a stack-via relationship or a stagride-via relationship with each other.

제1 및 제2패시베이션층(130, 140)은 일례에 따른 인쇄회로기판(100A)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2패시베이션층(130, 140)은 열경화성 수지 및 무기필러를 포함할 수 있다. 예컨대, 제1 및 제2패시베이션층(130, 140)은 각각 ABF일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2패시베이션층(130, 140) 각각 공지의 SR(Solder Resist)층일 수 있다. 또한, 필요에 따라서는 PID(Photo Image-able Dielectric)를 포함할 수도 있다. 제1 및 제2패시베이션층(130, 140)은 서로 동일한 종류의 재료를 포함할 수 있으며, 서로 실질적으로 동일한 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2패시베이션층(130, 140)은 서로 다른 종류의 재료를 포함할 수 있으며, 서로 다른 두께를 가질 수 있다. 제1 및 제2패시베이션층(130, 140)은 각각 복수의 개구를 가질 수 있으며, 복수의 개구는 제2빌드업 배선층(122b) 및 제4빌드업 배선층(122d) 각각의 적어도 일부를 제2 및 제3빌드업 절연층(121b, 121c)으로부터 노출시킬 수 있다. 한편, 노출된 제2 및 제4 빌드업 배선층(122b, 122d)의 표면에는 각각 표면 처리층이 형성될 수 있다. 표면 처리층은, 예를 들어, 전해 금도금, 무전해 금도금, OSP(Organic Solderability Preservative) 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG(Direct Immersion Gold) 도금, HASL(Hot Air Solder Leveling) 등에 의해 형성될 수 있다. 각각의 개구가 복수의 비아홀로 구성될 수 있다. 각각의 개구 상에 언더범프금속(UBM: Under Bump Metal)이 배치될 수도 있다.The first and second passivation layers 130 and 140 may protect the internal configuration of the printed circuit board 100A according to an example from external physical and chemical damage. The first and second passivation layers 130 and 140 may include a thermosetting resin and an inorganic filler. For example, each of the first and second passivation layers 130 and 140 may be ABF. However, the present invention is not limited thereto, and each of the first and second passivation layers 130 and 140 may be a known SR (Solder Resist) layer. Further, if necessary, a PID (Photo Image-able Dielectric) may be included. The first and second passivation layers 130 and 140 may include the same type of material and may have substantially the same thickness. However, the present invention is not limited thereto, and the first and second passivation layers 130 and 140 may include different types of materials and may have different thicknesses. Each of the first and second passivation layers 130 and 140 may have a plurality of openings, and the plurality of openings form at least a part of each of the second build-up wiring layer 122b and the fourth build-up wiring layer 122d as a second And the third build-up insulating layers 121b and 121c. Meanwhile, a surface treatment layer may be formed on the exposed surfaces of the second and fourth build-up wiring layers 122b and 122d, respectively. The surface treatment layer is, for example, electrolytic gold plating, electroless gold plating, OSP (Organic Solderability Preservative) or electroless tin plating, electroless silver plating, electroless nickel plating/substitution plating, DIG (Direct Immersion Gold) plating, HASL ( It can be formed by Hot Air Solder Leveling). Each opening may be formed of a plurality of via holes. Under bump metal (UBM) may be disposed on each opening.

전자부품(150)은 다양한 종류의 능동부품 및/또는 수동부품일 수 있다. 예를 들면, 전자부품(150)은 다양한 종류의 집적회로(IC: Integrated Circuit) 다이이거나, 다이 상에 재배선층이 형성된 패키지드 다이(Packaged IC)일 수 있다. 또는, 전자부품(150)은 MLCC(Multi Layer Ceramic Capacitor) 등의 칩 캐패시터, PI(Power Inductor) 등의 칩 인덕터와 같은 칩 형태의 수동부품일 수 있다. 또는, 전자부품(150)은 실리콘 캐피시터일 수도 있다. 이와 같이, 전자부품(150)의 종류는 특별히 한정되지 않는다. 전자부품(150)은 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함하는 접속전극(150P)을 포함할 수 있다. 접속전극(150P)은 제1빌드업 비아층(123a)의 접속비아를 통하여 제1빌드업 배선층(122a)과 연결될 수 있다. 필요에 따라서는, 전자부품(150)이 반대 방향으로 내장될 수도 있으며, 이 경우 접속전극(150P)은 제3빌드업 비아층(123c)의 접속비아를 통하여 제3빌드업 배선층(122c)과 연결될 수도 있다. 필요에 따라서, 전자부품(150)과 함께, 또는 전자부품(150) 대신 더미 실리콘 다이나 금속 덩어리 등을 배치할 수도 있다.The electronic component 150 may be various types of active components and/or passive components. For example, the electronic component 150 may be various types of integrated circuit (IC) die or a packaged IC in which a redistribution layer is formed on the die. Alternatively, the electronic component 150 may be a chip-type passive component such as a chip capacitor such as a multi-layer ceramic capacitor (MLCC) or a chip inductor such as a power inductor (PI). Alternatively, the electronic component 150 may be a silicon capacitor. As described above, the type of the electronic component 150 is not particularly limited. The electronic component 150 may include a connection electrode 150P including a metal material such as copper (Cu) or aluminum (Al). The connection electrode 150P may be connected to the first build-up wiring layer 122a through a connection via of the first build-up via layer 123a. If necessary, the electronic component 150 may be embedded in the opposite direction. In this case, the connection electrode 150P is connected to the third build-up wiring layer 122c through the connection via of the third build-up via layer 123c. It can also be connected. If necessary, a dummy silicon die or a metal block may be disposed together with the electronic component 150 or instead of the electronic component 150.

필요에 따라서, 제2패시베이션층(140)의 복수의 개구 상에는 각각 전기연결금속(190)이 배치될 수 있다. 전기연결금속(190)은 각각 노출된 제4빌드업 배선층(122d)과 전기적으로 연결될 수 있다. 전기연결금속(190)은 일례에 따른 인쇄회로기판(100A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 일례에 따른 인쇄회로기판(100A)은 복수의 전기연결금속(190)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 예컨대, 일례에 따른 인쇄회로기판(100A)은 BGA 타입의 패키지 기판일 수 있다. 전기연결금속(190)은 각각 구리(Cu)보다 융점이 낮은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 예를 들면, 전기연결금속(190)은 각각 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(190)은 각각 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.If necessary, an electrical connection metal 190 may be disposed on each of the plurality of openings of the second passivation layer 140. The electrical connection metal 190 may be electrically connected to the exposed fourth build-up wiring layer 122d, respectively. The electrical connection metal 190 may physically and/or electrically connect the printed circuit board 100A according to an example to the outside. For example, the printed circuit board 100A according to an example may be mounted on a main board of an electronic device through a plurality of electrical connection metals 190. For example, the printed circuit board 100A according to an example may be a BGA type package board. Each of the electrical connection metals 190 may include a low melting point metal having a melting point lower than that of copper (Cu), for example, tin (Sn) or an alloy containing tin (Sn). For example, each of the electrical connection metals 190 may be formed of solder, but this is only an example, and the material is not particularly limited thereto. The electrical connection metal 190 may be a land, a ball, a pin, or the like, respectively. Each of the electrical connection metal 190 may be formed as a multi-layer or a single layer. When formed as a multilayer, a copper pillar and solder may be included, and when formed as a single layer, a tin-silver solder may be included, but this is only an example and is not limited thereto. The number, spacing, and arrangement form of the electrical connection metal 190 are not particularly limited, and may be sufficiently modified according to design matters for a person skilled in the art.

필요에 따라서, 제1패시베이션층(130) 상에는 추가적으로 전자부품(310)이 표면실장 형태로 배치될 수 있다. 추가적으로 배치되는 전자부품(310) 역시 능동부품 및/또는 수동부품일 수 있다. 예를 들면, 집적회로 다이일 수도 있고, 또는 패키지드 다이일 수도 있다. 또는, 다양한 종류의 칩 수동부품일 수도 있다. 이들 전자부품(310)은 제1패시베이션층(130)의 복수의 개구 상에 배치되는 솔더범프와 같은 접속부재(320)를 통하여 표면실장 될 수 있다. 이들 전자부품(310)은 노출된 제2빌드업 배선층(122b)과 각각 전기적으로 연결될 수 있다.If necessary, an electronic component 310 may be additionally disposed on the first passivation layer 130 in a surface mount form. The additionally disposed electronic component 310 may also be an active component and/or a passive component. For example, it may be an integrated circuit die or a packaged die. Alternatively, it may be a passive component of various types of chips. These electronic components 310 may be surface mounted through connection members 320 such as solder bumps disposed on a plurality of openings of the first passivation layer 130. These electronic components 310 may be electrically connected to the exposed second build-up wiring layer 122b, respectively.

필요에 따라서, 제3 및 제4빌드업 비아층(123c, 123d)은 전자부품(150)의 백면 측에 형성된 높은 밀도의 방열비아를 더 포함할 수 있으며, 제3 및 제4빌드업 배선층(122c, 122d)은 이러한 방열비아와 연결된 방열패턴을 더 포함할 수 있다.If necessary, the third and fourth build-up via layers 123c and 123d may further include high-density heat dissipation vias formed on the back surface side of the electronic component 150, and the third and fourth build-up wiring layers ( 122c and 122d) may further include a heat dissipation pattern connected to the heat dissipation via.

도 4는 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.4 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100B)은 상술한 일례에 따른 인쇄회로기판(100A)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 제3코어 비아층(113c)은 제1 및 제2코어 비아층(113a, 113b)과 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 포함할 수 있다. 예컨대, 제3코어 비아층(113c)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 포함할 수 있다. 한편, 관통부(110H)는 제3코어 절연층(111c)도 관통할 수 있다. 코어 구조체(110)의 두께에 맞게 전자부품(150)의 두께도 두꺼워질 수 있다. 예컨대, 다양한 두께의 전자부품(150)에 맞게 코어 구조체(110)의 두께를 변경할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100B according to the modified example, in the printed circuit board 100A according to the above-described example, the core structure 110 is a coreless board and is composed of a greater number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. The third core via layer 113c penetrating the fourth core wiring layer 112d protruding on the lower surface of the and the third core insulating layer 111c and connecting the third and fourth core wiring layers 112c and 112d It may further include. The third core via layer 113c may include a connection via having a tapered profile in the same direction as the first and second core via layers 113a and 113b. For example, the third core via layer 113c may include a tapered connection via having an upper width narrower than a lower width in cross section. Meanwhile, the through portion 110H may also penetrate the third core insulating layer 111c. The thickness of the electronic component 150 may be increased to match the thickness of the core structure 110. For example, the thickness of the core structure 110 may be changed to fit the electronic component 150 having various thicknesses. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 5는 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.5 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100C)은 상술한 일례에 따른 인쇄회로기판(100A)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 예를 들면, 관통비아(180)는 도면에서와 같이 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c)을 모두 관통할 수 있다. 또는, 도면에서와 다르게 제1 및 제2코어 절연층(111a, 111b)을 관통하거나, 제1 및 제2코어 절연층(111a, 111b)과 제1빌드업 절연층(121a) 중 적어도 일부를 관통하거나, 제1 및 제2코어 절연층(111a, 111b)과 제1빌드업 절연층(121a)의 적어도 일부와 제2빌드업 절연층(121b)을 관통하거나, 또는 제1 및 제2코어 절연층(111a, 111b)과 제1빌드업 절연층(121a)의 적어도 일부와 제3빌드업 절연층(121c)을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 관통비아는 PTH(Plated Through Hole) 형태일 수 있다. 한편, PTH의 내부는 통 도금되어 금속 물질로 채워질 수 있다. 또는, PTH는 벽면을 따라 도금층이 형성되고, 도금층 사이에 절연물질이 채워진 것일 수도 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, the printed circuit board 100C according to the modified example further includes a through via 180 in the printed circuit board 100A according to the above-described example. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. For example, the through via 180 may penetrate all of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c as shown in the drawing. . Alternatively, unlike in the drawings, penetrating the first and second core insulating layers 111a and 111b, or at least some of the first and second core insulating layers 111a and 111b and the first build-up insulating layer 121a. Penetrating, or penetrating at least a portion of the first and second core insulating layers 111a and 111b and the first build-up insulating layer 121a and the second build-up insulating layer 121b, or the first and second cores At least a portion of the insulating layers 111a and 111b and the first build-up insulating layer 121a and the third build-up insulating layer 121c may pass through. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. The through via may be in the form of a plated through hole (PTH). Meanwhile, the inside of the PTH may be plated and filled with a metallic material. Alternatively, in the PTH, a plating layer may be formed along a wall surface, and an insulating material may be filled between the plating layers. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 6은 도 3의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.6 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 3.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100D)은 상술한 일례에 따른 인쇄회로기판(100A)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100D according to the modified example, in the printed circuit board 100A according to the above-described example, the core structure 110 is a coreless board and is composed of a greater number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. The third core via layer 113c penetrating the fourth core wiring layer 112d protruding on the lower surface of the and the third core insulating layer 111c and connecting the third and fourth core wiring layers 112c and 112d It may further include. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 7a 및 도 7b는 도 3의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.7A and 7B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 3.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 이러한 기판(210)으로는 동박적층판(CCL) 등을 이용할 수 있다. 그 후, 금속박(212)을 인입선으로 이용하여 도금 공정으로 제1코어 배선층(112a)을 형성한다. 그 후, 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성한다. 그 후, 레이저 드릴 등으로 제1코어 절연층(111a)에 비아홀을 형성하고, 도금 공정으로 제2코어 배선층(112b)과 제1코어 비아층(113a)을 형성한다. 그 후, 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성한다. 그 후, 레이저 드릴 등으로 제2코어 절연층(111b)에 비아홀을 형성하고, 도금 공정으로 제3코어 배선층(112c)과 제2코어 비아층(113b)을 형성한다. 기판(210)의 상측 및 하측에 각각 코어 구조체(110)가 형성될 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. As the substrate 210, a copper clad laminate (CCL) or the like may be used. After that, the first core wiring layer 112a is formed by a plating process using the metal foil 212 as a lead wire. After that, the first core insulating layer 111a is formed by laminating and curing the prepreg. Thereafter, a via hole is formed in the first core insulating layer 111a using a laser drill or the like, and the second core wiring layer 112b and the first core via layer 113a are formed by a plating process. After that, the second core insulating layer 111b is formed by laminating and curing the prepreg. Thereafter, a via hole is formed in the second core insulating layer 111b using a laser drill or the like, and the third core wiring layer 112c and the second core via layer 113b are formed by a plating process. Core structures 110 may be formed on the upper and lower sides of the substrate 210, respectively.

다음으로, 코어 구조체(110)를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 코어 구조체(110)에 남아 있을 수 있으며, 에칭으로 제거할 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어리스 기판 형태의 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the core structure 110 is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the core structure 110 and may be removed by etching. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in an example, since the core structure 110 in the form of a coreless substrate is formed by forming a core structure 110 in the form of a coreless substrate by forming a layer on the substrate 210 only as necessary, the above-described problem can be improved, and double-sided lamination with relatively few layers on the substrate 210 As this progresses, it is also advantageous to improve process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어 구조체(110)를 형성하고, 이러한 코어 구조체(110)에 관통부(110H)를 형성한 후, 이에 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, a through portion 110H penetrating the first and second core insulating layers 111a and 111b is formed in the core structure 110 by using a laser drill and/or a mechanical drill. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in one example, the core structure 110 is formed by forming a layer on the substrate 210 only as needed, and after forming the through portion 110H in the core structure 110, the electronic component 150 is disposed thereon. As it can be, it is also advantageous for the interior of the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 ABF 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a)에 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the ABF. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, a via hole is formed in the first build-up insulating layer 121a by using a laser drill or the like, and the first and third build-up wiring layers 122a and 122c and the first and third build-up via layers 123a are formed by a plating process. , 123c).

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제2 및 제4빌드업 배선층(122b, 122d)과 제2 및 제4빌드업 비아층(123b, 123d)을 형성한다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c, respectively, using a laser drill, and the second and fourth build-up wiring layers 122b and 122d and the second and fourth build-up wiring layers 122b and 122d are formed by a plating process. Build-up via layers 123b and 123d are formed. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 일례에 따른 인쇄회로기판(100A)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100A according to an example may be manufactured.

도 8은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.8 is a schematic cross-sectional view of another example of a printed circuit board.

도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100E)은 코어 구조체(110)가 제1 및 제2프라이머층(115a, 115b)을 더 포함한다. 제1프라이머층(115a)은 제1코어 절연층(111a)의 하면 상에 배치된다. 제1프라이머층(115a)은 제1코어 절연층(111a)과 제2코어 절연층(111b) 사이, 그리고 제1코어 절연층(111a)과 제2코어 배선층(112b) 사이에 배치될 수 있다. 제2프라이머층(115b)은 제2코어 절연층(111b)의 하면 상에 배치된다. 제2프라이머층(115b)은 제2코어 절연층(111b)과 제1빌드업 절연층(121a) 사이, 그리고 제2코어 절연층(111a)과 제3코어 배선층(112c) 사이에 배치될 수 있다. 제1 및 제2프라이머층(115a, 115b) 각각은 제1 및 제2코어 절연층(111a, 111b) 각각보다 두께가 얇을 수 있다. 또한, 제1 및 제2프라이머층(115a, 115b) 각각은 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 각각보다 두께가 얇을 수 있다.Referring to the drawings, in a printed circuit board 100E according to another example, the core structure 110 further includes first and second primer layers 115a and 115b. The first primer layer 115a is disposed on the lower surface of the first core insulating layer 111a. The first primer layer 115a may be disposed between the first core insulating layer 111a and the second core insulating layer 111b, and between the first core insulating layer 111a and the second core wiring layer 112b. . The second primer layer 115b is disposed on the lower surface of the second core insulating layer 111b. The second primer layer 115b may be disposed between the second core insulating layer 111b and the first build-up insulating layer 121a, and between the second core insulating layer 111a and the third core wiring layer 112c. have. Each of the first and second primer layers 115a and 115b may be thinner than each of the first and second core insulating layers 111a and 111b. In addition, each of the first and second primer layers 115a and 115b may have a thickness thinner than each of the first to third build-up insulating layers 121a, 121b, and 121c.

한편, 관통부(110H)는 제1 및 제2프라이머층(115a, 115b)도 관통할 수 있다. 제1 및 제2코어 비아층(113a, 113b)은 제1 및 제2프라이머층(115a, 115b)도 각각 관통할 수 있다. 제1 및 제2프라이머층(115a, 115b)은 절연수지를 포함하는 절연층일 수 있다. 이때, 절연수지로는 아크릴계 수지, 아크릴 우레탄계 수지, 에폭시계 수지, 또는 이들의 조합 등을 예로 들 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2프라이머층(115a, 115b)은 조도가 용이하게 형성되어 도금 밀착력이 프리프레그에 비하여 상대적으로 높은 것일 수 있다.Meanwhile, the through portion 110H may also penetrate the first and second primer layers 115a and 115b. The first and second core via layers 113a and 113b may also penetrate the first and second primer layers 115a and 115b, respectively. The first and second primer layers 115a and 115b may be insulating layers including insulating resin. In this case, the insulating resin may be an acrylic resin, an acrylic urethane resin, an epoxy resin, or a combination thereof, but is not limited thereto. The first and second primer layers 115a and 115b may have an easily formed roughness, so that plating adhesion may be relatively higher than that of the prepreg.

한편, 제1 및 제2코어 절연층(111a, 111b)의 재료로 프리프레그를 사용하는 경우, 도금 밀착력 문제로 SAP 도금 공정이 어려울 수 있다. 반면, 다른 일례에서와 같이 제1 및 제2프라이머층(115a, 115b)을 도입하는 경우에는, 제2 및 제3코어 배선층(112b, 112c)과 제1 및 제2코어 비아층(113a, 113b)을 형성할 때, 후술하는 바와 같이 SAP 도금 공정을 용이하게 이용할 수 있다. 이를 통하여, 미세회로 패턴을 용이하게 구현할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, when a prepreg is used as a material for the first and second core insulating layers 111a and 111b, the SAP plating process may be difficult due to a problem of plating adhesion. On the other hand, when the first and second primer layers 115a and 115b are introduced as in another example, the second and third core wiring layers 112b and 112c and the first and second core via layers 113a and 113b When forming ), the SAP plating process can be easily used as described later. Through this, it is possible to easily implement a microcircuit pattern. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 9는 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.9 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100F)은 상술한 다른 일례에 따른 인쇄회로기판(100E)에 있어서 코어 구조체(110)가 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제3프라이머층(115c)을 더 포함할 수 있다. 제3프라이머층(115c)은 제3코어 절연층(111c)의 하면 상에 배치될 수 있다. 제3프라이머층(115c)은 제3코어 절연층(111c)과 제1빌드업 절연층(121a) 사이, 그리고 제3코어 절연층(111c)과 제4코어 배선층(112d) 사이에 배치될 수 있다. 관통부(110H)는 제3프라이머층(115c)도 관통할 수 있다. 제3코어 비아층(113c)은 제3프라이머층(115c)도 관통할 수 있다. 제1 내지 제3프라이머층(115a, 115b, 115c) 각각은 제1 내지 제3코어 절연층(111a, 111b, 111c) 각각보다 두께가 얇을 수 있다. 또한, 제1 내지 제3프라이머층(115a, 115b, 115c) 각각은 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 각각보다 두께가 얇을 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100F according to the modified example, in the printed circuit board 100E according to another example described above, the core structure 110 is formed of a larger number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. The third core via layer 113c penetrating the fourth core wiring layer 112d protruding on the lower surface of the and the third core insulating layer 111c and connecting the third and fourth core wiring layers 112c and 112d It may further include. In addition, the core structure 110 may further include a third primer layer 115c. The third primer layer 115c may be disposed on the lower surface of the third core insulating layer 111c. The third primer layer 115c may be disposed between the third core insulating layer 111c and the first build-up insulating layer 121a, and between the third core insulating layer 111c and the fourth core wiring layer 112d. have. The through part 110H may also penetrate the third primer layer 115c. The third core via layer 113c may also penetrate the third primer layer 115c. Each of the first to third primer layers 115a, 115b, and 115c may have a thickness thinner than each of the first to third core insulating layers 111a, 111b, and 111c. In addition, each of the first to third primer layers 115a, 115b, and 115c may be thinner than each of the first to third build-up insulating layers 121a, 121b, and 121c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 10은 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.10 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100G)은 상술한 다른 일례에 따른 인쇄회로기판(100E)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 또한, 관통비아(180)는 제1 및 제2프라이머층(115a, 115b) 중 적어도 하나의 프라이머층을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, a printed circuit board 100G according to a modified example further includes a through via 180 in the printed circuit board 100E according to another example described above. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. In addition, the through via 180 may penetrate at least one of the first and second primer layers 115a and 115b. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 11은 도 8의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.11 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 8.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100H)은 상술한 다른 일례에 따른 인쇄회로기판(100E)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제3프라이머층(115c)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100H according to the modified example, in the printed circuit board 100E according to another example described above, the core structure 110 is a coreless substrate and is composed of a greater number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. The third core via layer 113c penetrating the fourth core wiring layer 112d protruding on the lower surface of the and the third core insulating layer 111c and connecting the third and fourth core wiring layers 112c and 112d It may further include. In addition, the core structure 110 may further include a third primer layer 115c. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 12a 및 도 12b는 도 8의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.12A and 12B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 8.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 그 후, SAP 도금 공정 등으로 제1코어 배선층(112a)을 형성한다. 이때, 필요에 따라서 프라이머 금속박을 더 빌드업 함으로써, 제1코어 배선층(112a)도 SAP 도금 공정으로 용이하게 형성할 수 있다. 그 후, 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성한다. 또한, 코팅 또는 적층 공정으로 제1코어 절연층(111a) 상에 제1프라이머층(115a)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후, 레이저 드릴 등으로 제1코어 절연층(111a) 및 제1프라이머층(115a)에 비아홀을 형성하고, SAP 도금 공정 등으로 제2코어 배선층(112b)과 제1코어 비아층(113a)을 형성한다. 그 후, 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성한다. 또한, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제2프라이머층(115b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후, 레이저 드릴 등으로 제2코어 절연층(111b) 및 제2프라이머층(115b)에 비아홀을 형성하고, SAP 도금 공정 등으로 제3코어 배선층(112c)과 제2코어 비아층(113b)을 형성한다. 이와 같이 전층 SAP 도금 공정이 가능하여 라인 및 스페이스가 타이트한 미세회로 구현에 용이할 수 있다. 한편, 필요에 따라서는 SAP 도금 공정 외에 일부 층에는 MSAP, TT 등의 다른 도금 공정을 적용함으로써, 디자인 룰의 유연성을 가져가는 혼합 구조를 구현할 수도 있다. 일련의 과정으로, 기판(210)의 상측 및 하측에 각각 코어 구조체(110)가 형성될 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. After that, the first core wiring layer 112a is formed by an SAP plating process or the like. At this time, by further building up the primer metal foil as necessary, the first core wiring layer 112a can also be easily formed by the SAP plating process. After that, the first core insulating layer 111a is formed by laminating and curing the prepreg. In addition, a first primer layer 115a is formed on the first core insulating layer 111a by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. Thereafter, via holes are formed in the first core insulating layer 111a and the first primer layer 115a using a laser drill, etc., and the second core wiring layer 112b and the first core via layer 113a by an SAP plating process or the like. To form. After that, the second core insulating layer 111b is formed by laminating and curing the prepreg. In addition, a second primer layer 115b is formed on the second core insulating layer 111b by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. Thereafter, via holes are formed in the second core insulating layer 111b and the second primer layer 115b using a laser drill, etc., and the third core wiring layer 112c and the second core via layer 113b by an SAP plating process or the like. To form. As described above, the full-layer SAP plating process is possible, so that it is easy to implement microcircuits with tight lines and spaces. On the other hand, if necessary, by applying other plating processes such as MSAP and TT to some layers in addition to the SAP plating process, it is possible to implement a mixed structure that brings flexibility of design rules. As a series of processes, the core structure 110 may be formed on the upper side and the lower side of the substrate 210, respectively.

다음으로, 코어 구조체(110)를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 코어 구조체(110)에 남아 있을 수 있으며, 에칭으로 제거할 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the core structure 110 is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the core structure 110 and may be removed by etching. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in another example, since the core structure 110 is formed by forming only as many layers on the substrate 210 as necessary, the above-described problem can be improved, and double-sided lamination is performed with relatively few layers on the substrate 210. It is also advantageous in improving process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)과 제1 및 제2프라이머층(115a, 115b)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어 구조체(110)를 형성하고, 이러한 코어 구조체(110)에 관통부(110H)를 형성한 후, 이에 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, the through portion passing through the first and second core insulating layers 111a and 111b and the first and second primer layers 115a and 115b using a laser drill and/or a mechanical drill on the core structure 110 (110H) is formed. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in another example, the core structure 110 is formed by forming a layer on the substrate 210 only as needed, and after forming the through part 110H in the core structure 110, the electronic component 150 is disposed therein. As can be done, it is also advantageous to embed the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 ABF 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a)에 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다. 제1빌드업 절연층(121a)은 ABF일 수 있는바, 프라이머층 없이도 SAP 도금 공정이 용이하게 진행될 수 있다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the ABF. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, a via hole is formed in the first build-up insulating layer 121a by using a laser drill or the like, and the first and third build-up wiring layers 122a and 122c and the first and third build-up via layers 123a are formed by a plating process. , 123c). Since the first build-up insulating layer 121a may be ABF, the SAP plating process may be easily performed without a primer layer.

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제2 및 제4빌드업 배선층(122b, 122d)과 제2 및 제4빌드업 비아층(123b, 123d)을 형성한다. 제2 및 제3빌드업 절연층(121b, 121c)은 ABF일 수 있는바, 프라이머층 없이도 SAP 도금 공정이 용이하게 진행될 수 있다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c, respectively, using a laser drill, and the second and fourth build-up wiring layers 122b and 122d and the second and fourth build-up wiring layers 122b and 122d are formed by a plating process. Build-up via layers 123b and 123d are formed. Since the second and third build-up insulating layers 121b and 121c may be ABF, the SAP plating process can be easily performed without a primer layer. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 다른 일례에 따른 인쇄회로기판(100E)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100E according to another example may be manufactured.

도 13은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.13 is a schematic cross-sectional view of another example of a printed circuit board.

도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100I)은 제1빌드업 절연층(121a)이 제1 및 제2코어 절연층(111a, 111b)과 동일한 종류의 재료를 포함한다. 예컨대, 제1빌드업 절연층(121a) 역시 절연수지, 무기필러, 및 유리섬유를 포함하는 재료, 예컨대 프리프레그일 수 있다. 제1빌드업 절연층(121a) 역시 제2 및 제3빌드업 절연층(121b, 121c) 각각보다 엘라스틱 모듈러스가 클 수 있다. 제1빌드업 절연층(121a)은 제1 및 제2코어 절연층(111a, 111b)과 경계가 불분명할 수 있으나, 이에 한정되는 것은 아니며, 동일한 종류의 재료를 포함함에도 경계가 구분될 수 있다. 관통부(110H)를 채우며 전자부품(150)을 내장하는 제1빌드업 절연층(121a)의 재료로 프리프레그 등을 사용함으로써, 추가적인 강성을 부여할 수 있다.Referring to the drawings, in the printed circuit board 100I according to another example, the first build-up insulating layer 121a includes the same type of material as the first and second core insulating layers 111a and 111b. For example, the first build-up insulating layer 121a may also be a material including an insulating resin, an inorganic filler, and a glass fiber, such as a prepreg. The first build-up insulating layer 121a may also have an elastic modulus greater than that of the second and third build-up insulating layers 121b and 121c, respectively. The first build-up insulating layer 121a may have an unclear boundary with the first and second core insulating layers 111a and 111b, but is not limited thereto, and the boundary may be distinguished even though the same type of material is included. . Additional rigidity may be provided by using a prepreg or the like as a material for the first build-up insulating layer 121a that fills the through portion 110H and embeds the electronic component 150.

한편, 제1빌드업 절연층(121a)의 상면 및 하면 상에는 제1 및 제2빌드업 프라이머층(125a, 125b)이 배치될 수 있다. 제1빌드업 프라이머층(125a)은 제1빌드업 절연층(121a)과 제2빌드업 절연층(121b) 사이, 그리고 제1빌드업 절연층(121a)과 제1빌드업 배선층(122a) 사이에 배치될 수 있다. 제2빌드업 프라이머층(125b)은 제1빌드업 절연층(121a)과 제3빌드업 절연층(121c) 사이, 그리고 제1빌드업 절연층(121a)과 제3빌드업 배선층(122c) 사이에 배치될 수 있다. 제1 및 제3빌드업 비아층(123a, 123c)은 각각 제1 및 제2빌드업 프라이머층(125a, 125b)도 관통할 수 있다. 제1 및 제2빌드업 프라이머층(125a, 125b)은 절연수지를 포함하는 절연층일 수 있다. 이때, 절연수지로는 아크릴계 수지, 아크릴 우레탄계 수지, 에폭시계 수지, 또는 이들의 조합 등을 예로 들 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 빌드업 프라이머층(125a, 125b)은 조도가 용이하게 형성되어 도금 밀착력이 프리프레그에 비하여 상대적으로 높은 것일 수 있다.Meanwhile, first and second build-up primer layers 125a and 125b may be disposed on the upper and lower surfaces of the first build-up insulating layer 121a. The first build-up primer layer 125a is between the first build-up insulating layer 121a and the second build-up insulating layer 121b, and the first build-up insulating layer 121a and the first build-up wiring layer 122a Can be placed in between. The second build-up primer layer 125b is between the first build-up insulating layer 121a and the third build-up insulating layer 121c, and the first build-up insulating layer 121a and the third build-up wiring layer 122c Can be placed in between. The first and third build-up via layers 123a and 123c may also penetrate the first and second build-up primer layers 125a and 125b, respectively. The first and second build-up primer layers 125a and 125b may be insulating layers including insulating resin. In this case, the insulating resin may be an acrylic resin, an acrylic urethane resin, an epoxy resin, or a combination thereof, but is not limited thereto. The first and second build-up primer layers 125a and 125b may have an easily formed roughness so that plating adhesion may be relatively higher than that of the prepreg.

한편, 제1빌드업 절연층(121a)의 재료로 프리프레그를 사용하는 경우, 도금 밀착력 문제로 SAP 도금 공정이 어려울 수 있다. 반면, 다른 일례에서와 같이 제1 및 제2빌드업 프라이머층(125a, 125b)을 도입하는 경우에는, 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성할 때, 후술하는 바와 같이 SAP 도금 공정을 용이하게 이용할 수 있다. 이를 통하여, 미세회로 패턴을 용이하게 구현할 수 있다.On the other hand, when the prepreg is used as the material of the first build-up insulating layer 121a, the SAP plating process may be difficult due to plating adhesion problems. On the other hand, when the first and second buildup primer layers 125a and 125b are introduced as in another example, the first and third buildup wiring layers 122a and 122c and the first and third buildup via layers When forming (123a, 123c), the SAP plating process can be easily used as described later. Through this, it is possible to easily implement a microcircuit pattern.

한편, 제2 및 제3빌드업 절연층(121b, 121c)이 각각 다층이면서, 이들 중 적어도 하나의 층도 절연수지, 무기필러, 및 유리섬유를 포함하는 재료, 예컨대 프리프레그일 수 있으며, 이를 통하여 강성을 더욱 부가할 수 있다. 이 경우, 필요한 위치에 빌드업 프라이머층이 더 배치될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, the second and third build-up insulating layers 121b and 121c are each multilayer, and at least one of them may also be a material including an insulating resin, an inorganic filler, and a glass fiber, for example, a prepreg. Through this, more rigidity can be added. In this case, a build-up primer layer may be further disposed at a required position. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 14는 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.14 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100J)은 코어 구조체(110)가 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 전기적으로 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제3프라이머층(115c)을 더 포함할 수 있다. 제3프라이머층(115c)은 제3코어 절연층(111c)의 하면 상에 배치될 수 있다. 제3프라이머층(115c)은 제3코어 절연층(111c)과 제1빌드업 절연층(121a) 사이, 그리고 제3코어 절연층(111c)과 제4코어 배선층(112d) 사이에 배치될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in a printed circuit board 100J according to a modified example, a core structure 110 is formed of a greater number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. A third core via layer that passes through the fourth core wiring layer 112d and the third core insulating layer 111c protruding on the lower surface of the panel and electrically connects the third and fourth core wiring layers 112c and 112d ( 113c) may be further included. In addition, the core structure 110 may further include a third primer layer 115c. The third primer layer 115c may be disposed on the lower surface of the third core insulating layer 111c. The third primer layer 115c may be disposed between the third core insulating layer 111c and the first build-up insulating layer 121a, and between the third core insulating layer 111c and the fourth core wiring layer 112d. have. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 15는 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.15 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100K)은 상술한 다른 일례에 따른 인쇄회로기판(100I)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 또한, 관통비아(180)는 제1 및 제2프라이머층(115a, 115b)과 제1 및 제2빌드업 프라이머층(125a, 125b) 중 적어도 두 개의 프라이머층을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, a printed circuit board 100K according to a modified example further includes a through via 180 in the printed circuit board 100I according to another example described above. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. Also, the through via 180 may penetrate at least two of the first and second primer layers 115a and 115b and the first and second build-up primer layers 125a and 125b. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 16은 도 13의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.16 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 13.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100L)은 상술한 다른 일례에 따른 인쇄회로기판(100I)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제2코어 절연층(111b)의 하면 상에 배치되며 제3코어 배선층(112c)을 덮는 제3코어 절연층(111c), 제3코어 절연층(111c)의 하면 상에 돌출 배치된 제4코어 배선층(112d), 및 제3코어 절연층(111c)을 관통하며 제3 및 제4코어 배선층(112c, 112d)을 전기적으로 연결하는 제3코어 비아층(113c)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제3프라이머층(115c)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100L according to the modified example, in the printed circuit board 100I according to another example described above, the core structure 110 is a coreless board and is composed of a greater number of layers. For example, the core structure 110 is disposed on the lower surface of the second core insulating layer 111b and covers the third core wiring layer 112c, the third core insulating layer 111c and the third core insulating layer 111c. A third core via layer that passes through the fourth core wiring layer 112d and the third core insulating layer 111c protruding on the lower surface of the panel and electrically connects the third and fourth core wiring layers 112c and 112d ( 113c) may be further included. In addition, the core structure 110 may further include a third primer layer 115c. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 17a 및 도 17b는 도 13의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.17A and 17B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 13.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 그 후, 도금 공정으로 제1코어 배선층(112a)을 형성한다. 이때, 필요에 따라서 프라이머 금속박을 더 빌드업 함으로써, 제1코어 배선층(112a)도 SAP 도금 공정으로 용이하게 형성할 수 있다. 그 후, 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성한다. 또한, 코팅 또는 적층 공정으로 제1코어 절연층(111a) 상에 제1프라이머층(115a)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후, 레이저 드릴 등으로 제1코어 절연층(111a) 및 제1프라이머층(115a)에 비아홀을 형성하고, SAP 도금 공정 등으로 제2코어 배선층(112b)과 제1코어 비아층(113a)을 형성한다. 그 후, 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성한다. 또한, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제2프라이머층(115b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후, 레이저 드릴 등으로 제2코어 절연층(111b) 및 제2프라이머층(115b)에 비아홀을 형성하고, SAP 도금 공정 등으로 제3코어 배선층(112c)과 제2코어 비아층(113b)을 형성한다. 이와 같이 전층 SAP 도금 공정이 가능하여 라인 및 스페이스가 타이트한 미세회로 구현에 용이할 수 있다. 한편, 필요에 따라서는 SAP 도금 공정 외에 일부 층에는 MSAP, TT 등의 다른 도금 공정을 적용함으로써, 디자인 룰의 유연성을 가져가는 혼합 구조를 구현할 수도 있다. 일련의 과정으로, 기판(210)의 상측 및 하측에 각각 코어 구조체(110)가 형성될 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. After that, the first core wiring layer 112a is formed by a plating process. At this time, by further building up the primer metal foil as necessary, the first core wiring layer 112a can also be easily formed by the SAP plating process. After that, the first core insulating layer 111a is formed by laminating and curing the prepreg. In addition, a first primer layer 115a is formed on the first core insulating layer 111a by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. Thereafter, via holes are formed in the first core insulating layer 111a and the first primer layer 115a using a laser drill, etc., and the second core wiring layer 112b and the first core via layer 113a by an SAP plating process or the like. To form. After that, the second core insulating layer 111b is formed by laminating and curing the prepreg. In addition, a second primer layer 115b is formed on the second core insulating layer 111b by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. Thereafter, via holes are formed in the second core insulating layer 111b and the second primer layer 115b using a laser drill, etc., and the third core wiring layer 112c and the second core via layer 113b by an SAP plating process or the like. To form. As described above, the full-layer SAP plating process is possible, so that it is easy to implement microcircuits with tight lines and spaces. On the other hand, if necessary, by applying other plating processes such as MSAP and TT to some layers in addition to the SAP plating process, it is possible to implement a mixed structure that brings flexibility of design rules. As a series of processes, the core structure 110 may be formed on the upper side and the lower side of the substrate 210, respectively.

다음으로, 코어 구조체(110)를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 코어 구조체(110)에 남아 있을 수 있으며, 에칭으로 제거할 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the core structure 110 is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the core structure 110 and may be removed by etching. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in another example, since the core structure 110 is formed by forming only as many layers on the substrate 210 as necessary, the above-described problem can be improved, and double-sided lamination is performed with relatively few layers on the substrate 210. It is also advantageous in improving process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)과 제1 및 제2프라이머층(115a, 115b)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 코어 구조체(110)를 형성하고, 이러한 코어 구조체(110)에 관통부(110H)를 형성한 후, 이에 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, the through portion passing through the first and second core insulating layers 111a and 111b and the first and second primer layers 115a and 115b using a laser drill and/or a mechanical drill on the core structure 110 (110H) is formed. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in another example, the core structure 110 is formed by forming a layer on the substrate 210 only as needed, and after forming the through part 110H in the core structure 110, the electronic component 150 is disposed therein. As can be done, it is also advantageous to embed the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 프리프레그 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 또한, 코팅 또는 적층 공정으로 제1빌드업 절연층(121a)의 양면에 제1 및 제2빌드업 프라이머층(125a, 125b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a) 및 제1 및 제2빌드업 프라이머층(125a, 125b)에 레이저 드릴 등으로 비아홀을 형성하고, SAP 도금 공정 등으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the prepreg. In addition, first and second build-up primer layers 125a and 125b are formed on both surfaces of the first build-up insulating layer 121a by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, via holes are formed in the first build-up insulating layer 121a and the first and second build-up primer layers 125a and 125b by using a laser drill, etc., and the first and third build-up wiring layers by an SAP plating process, etc. (122a, 122c) and first and third build-up via layers 123a and 123c are formed.

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제3 및 제4빌드업 배선층(122c, 122d)과 제3 및 제4빌드업 비아층(123c, 123d)을 형성한다. 제2 및 제3빌드업 절연층(121b, 121c)은 ABF일 수 있는바, 프라이머층 없이도 SAP 도금 공정이 용이하게 진행될 수 있다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c, respectively, using a laser drill, and the third and fourth build-up wiring layers 122c and 122d and the third and fourth build-up wiring layers 122c and 122d are formed by a plating process. Build-up via layers 123c and 123d are formed. Since the second and third build-up insulating layers 121b and 121c may be ABF, the SAP plating process can be easily performed without a primer layer. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 다른 일례에 따른 인쇄회로기판(100I)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100I according to another example may be manufactured.

도 18은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.18 is a schematic cross-sectional view of another example of a printed circuit board.

도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100M)은 코어 구조체(110)가 다른 형태의 코어리스 기판 구조를 가진다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a), 제1코어 절연층(111a) 내에 매립되며 하면이 제1코어 절연층(111a)의 하면으로부터 노출된 제1코어 배선층(112a), 제1코어 절연층(111a)의 하면 상에 배치되며 제1코어 배선층(112b)의 노출된 하면을 덮는 제2코어 절연층(111b), 제1코어 절연층(111a)의 상면 상에 돌출 배치된 제2코어 배선층(112b), 제2코어 절연층(111b)의 하면 상에 돌출 배치된 제3코어 배선층(112c), 제1코어 절연층(111a)을 관통하며 제1 및 제2코어 배선층(112a, 112b)을 연결하는 제1코어 비아층(113a), 및 제2코어 절연층(111b)을 관통하며 제1 및 제3코어 배선층(112a, 112c)을 연결하는 제2코어 비아층(113b)을 포함한다. 다른 일례에서는 코어 구조체(110)는 양측에 돌출패턴인 제2 및 제3코어 배선층(112b, 112c)을 포함할 수 있다. 따라서, 코어 구조체(110)가 보다 대칭적인 구조를 가질 수 있는바, 휨 관점에서 보다 우수한 기술적 효과를 가질 수 있다.Referring to the drawings, in a printed circuit board 100M according to another example, the core structure 110 has a different coreless substrate structure. For example, the core structure 110 is buried in the first core insulating layer 111a and the first core insulating layer 111a, and the lower surface is exposed from the lower surface of the first core insulating layer 111a. 112a), the second core insulating layer 111b disposed on the lower surface of the first core insulating layer 111a and covering the exposed lower surface of the first core wiring layer 112b, and the upper surface of the first core insulating layer 111a The second core wiring layer 112b protruding from and through the third core wiring layer 112c and the first core insulating layer 111a protruding on the lower surface of the second core insulating layer 111b, A second core passing through the first core via layer 113a connecting the two-core wiring layers 112a and 112b and the second core insulating layer 111b and connecting the first and third core wiring layers 112a and 112c It includes a via layer 113b. In another example, the core structure 110 may include second and third core wiring layers 112b and 112c that are protruding patterns on both sides. Therefore, since the core structure 110 may have a more symmetrical structure, it may have a more excellent technical effect in terms of bending.

한편, 제1 및 제2코어 비아층(113a, 113b)은 서로 반대 방향의 테이퍼진 프로파일을 갖는 접속비아를 각각 포함할 수 있다. 예컨대, 제1코어 비아층(113a)은 단면 상으로 상측의 폭이 하측의 폭보다 넓은 테이퍼 형상의 접속비아를 포함할 수 있다. 또한, 제2코어 비아층(113b)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 포함할 수 있다. 제1코어 비아층(113a)의 접속비아는 제1 및 제2빌드업 비아층(123a, 123b)의 접속비아와 동일한 방향의 테이퍼진 프로파일을 가질 수 있다. 제2코어 비아층(113b)의 접속비아는 제3 및 제4빌드업 비아층(123c, 123d)의 접속비아와 동일한 방향의 테이퍼진 프로파일을 가질 수 있다. 이와 같이, 다른 일례에서는, 코어 구조체(110)의 제1코어 배선층(112a)을 중심으로 상측 및 하측의 접속비아가 서로 반대 방향의 테이퍼진 프로파일을 가질 수 있다. 이를 통하여, 다른 일례의 코어 구조체(110) 역시 별도의 코어층을 포함하지 않는 코어리스 기판의 구조를 가짐을 알 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, the first and second core via layers 113a and 113b may each include connection vias having tapered profiles in opposite directions to each other. For example, the first core via layer 113a may include a tapered connection via having an upper width larger than a lower width in cross section. In addition, the second core via layer 113b may include a tapered connection via having an upper width narrower than a lower width in cross section. The connection vias of the first core via layer 113a may have a tapered profile in the same direction as the connection vias of the first and second build-up via layers 123a and 123b. The connection vias of the second core via layer 113b may have a tapered profile in the same direction as the connection vias of the third and fourth build-up via layers 123c and 123d. As described above, in another example, the upper and lower connection vias may have tapered profiles in opposite directions with respect to the first core wiring layer 112a of the core structure 110. Through this, it can be seen that the core structure 110 of another example also has a structure of a coreless substrate that does not include a separate core layer. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 19는 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.19 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100N)은 상술한 다른 일례에 따른 인쇄회로기판(100M)에 있어서 코어 구조체(110)가 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 돌출 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 돌출 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 필요에 따라서는, 코어 구조체(110)는 제3코어 절연층(111c) 및 제4코어 배선층(112d)만 더 포함하거나, 또는 제4코어 절연층(111d) 및 제5코어 배선층(11e)만 더 포함할 수도 있다.Referring to the drawings, in the printed circuit board 100N according to the modified example, in the printed circuit board 100M according to another example described above, the core structure 110 is formed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d protruding on the upper surface of the third core insulating layer 111c, and the fourth core A third core via passing through the fifth core wiring layer 112e and the third core insulating layer 111c protruding on the lower surface of the insulating layer 111d and connecting the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and connecting the third and fifth core wiring layers 112c and 112e may be further included. If necessary, the core structure 110 further includes only the third core insulating layer 111c and the fourth core wiring layer 112d, or only the fourth core insulating layer 111d and the fifth core wiring layer 11e. It may contain more.

한편, 제3코어 비아층(113c)은 제1코어 비아층(113a)과 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 포함할 수 있다. 예컨대, 제3코어 비아층(113c)은 단면 상으로 상측의 폭이 하측의 폭보다 넓은 테이퍼 형상의 접속비아를 포함할 수 있다. 제4코어 비아층(113d)은 제2코어 비아층(113b)과 동일한 방향의 테이퍼진 프로파일을 갖는 접속비아를 포함할 수 있다. 예컨대, 제4코어 비아층(113d)은 단면 상으로 상측의 폭이 하측의 폭보다 좁은 테이퍼 형상의 접속비아를 포함할 수 있다. 관통부(110H)는 제3 및 제4코어 절연층(111c, 111d)도 관통할 수 있다. 마찬가지로, 코어 구조체(110)의 두께에 맞게 전자부품(150)의 두께도 두꺼워질 수 있으며, 그 반대일 수도 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, the third core via layer 113c may include a connection via having a tapered profile in the same direction as the first core via layer 113a. For example, the third core via layer 113c may include a tapered connection via having an upper width larger than a lower width in cross section. The fourth core via layer 113d may include a connection via having a tapered profile in the same direction as the second core via layer 113b. For example, the fourth core via layer 113d may include a tapered connection via having an upper width narrower than a lower width in cross section. The through portion 110H may also penetrate the third and fourth core insulating layers 111c and 111d. Likewise, the thickness of the electronic component 150 may be increased according to the thickness of the core structure 110, and vice versa. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 20은 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.20 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100O)은 상술한 다른 일례에 따른 인쇄회로기판(100M)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, a printed circuit board 100O according to a modified example further includes a through via 180 in the printed circuit board 100M according to another example described above. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 21은 도 18의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.21 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 18.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100P)은 상술한 다른 일례에 따른 인쇄회로기판(100M)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 돌출 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 돌출 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100P according to the modified example, in the printed circuit board 100M according to another example described above, the core structure 110 is a coreless board and is composed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d protruding on the upper surface of the third core insulating layer 111c, and the fourth core A third core via passing through the fifth core wiring layer 112e and the third core insulating layer 111c protruding on the lower surface of the insulating layer 111d and connecting the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and connecting the third and fifth core wiring layers 112c and 112e may be further included. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 22a 및 도 22b는 도 18의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.22A and 22B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 18.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 그 후, 기판(210) 상에 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성하고, 제2코어 절연층(111b) 상에 도금 공정으로 제1코어 배선층(112a)을 형성한다. 그 후, 제2코어 절연층(111b) 상에 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성하며, 제1코어 절연층(111a) 상에는 금속박(212)이 배치될 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. Thereafter, a second core insulating layer 111b is formed on the substrate 210 by laminating and curing a prepreg, and a first core wiring layer 112a is formed on the second core insulating layer 111b by a plating process. . Thereafter, a first core insulating layer 111a may be formed on the second core insulating layer 111b by laminating and curing a prepreg, and a metal foil 212 may be disposed on the first core insulating layer 111a.

다음으로, 형성된 적층체를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 적층체에 남아 있을 수 있다. 그 후, 제1 및 제2코어 절연층(111a, 111b)에 비아홀을 형성한다. 그 후 금속박(212, 222)을 이용하여 도금 공정으로 제2 및 제3코어 배선층(112b, 112c)과 제1 및 제2코어 비아층(113a, 113b)을 형성한다. 이에, 코어 구조체(110)가 형성될 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하고, 적층체를 분리한 후 후속 공정으로 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the formed laminate is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the laminate. Thereafter, via holes are formed in the first and second core insulating layers 111a and 111b. Thereafter, the second and third core wiring layers 112b and 112c and the first and second core via layers 113a and 113b are formed by a plating process using the metal foils 212 and 222. Accordingly, the core structure 110 may be formed. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in another example, a layer is formed on the substrate 210 only as needed, and the core structure 110 is formed in a subsequent process after separating the stacked body. Thus, the above-described problem can be improved, and the relative Because double-sided lamination is carried out with fewer layers, it is also advantageous to improve process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 적층체를 형성한 후, 분리 후 후속 공정으로 코어 구조체(110)를 형성하고, 코어 구조체(110)에 관통부(110H)를 형성한 후, 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, a through portion 110H penetrating the first and second core insulating layers 111a and 111b is formed in the core structure 110 by using a laser drill and/or a mechanical drill. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in one example, after forming a laminate by forming a layer on the substrate 210 only as needed, the core structure 110 is formed in a subsequent process after separation, and the through part 110H is formed in the core structure 110. After that, since the electronic component 150 can be disposed, it is advantageous to embed the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 ABF 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a)에 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the ABF. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, a via hole is formed in the first build-up insulating layer 121a by using a laser drill or the like, and the first and third build-up wiring layers 122a and 122c and the first and third build-up via layers 123a are formed by a plating process. , 123c).

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제2 및 제4빌드업 배선층(122b, 122d)과 제2 및 제4빌드업 비아층(123b, 123d)을 형성한다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c, respectively, using a laser drill, and the second and fourth build-up wiring layers 122b and 122d and the second and fourth build-up wiring layers 122b and 122d are formed by a plating process. Build-up via layers 123b and 123d are formed. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 다른 일례에 따른 인쇄회로기판(100M)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100M according to another example may be manufactured.

도 23은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.23 is a schematic cross-sectional view of another example of a printed circuit board.

도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100Q)은 코어 구조체(110)가 제1 내지 제3프라이머층(115a, 115b, 115c)을 더 포함한다. 제1프라이머층(115a)은 제2코어 절연층(111b)의 상면 상에 배치된다. 제1프라이머층(115a)은 제1코어 절연층(111a)과 제2코어 절연층(111b) 사이, 그리고 제2코어 절연층(111b)과 제1코어 배선층(112a) 사이에 배치될 수 있다. 제2프라이머층(115b)은 제1코어 절연층(111a)의 상면 상에 배치된다. 제2프라이머층(115b)은 제1코어 절연층(111a)과 제1빌드업 절연층(121a) 사이, 그리고 제1코어 절연층(111a)과 제2코어 배선층(112b) 사이에 배치될 수 있다. 제3프라이머층(115c)은 제2코어 절연층(111b)의 하면 상에 배치된다. 제3프라이머층(115c)은 제2코어 절연층(111b)과 제1빌드업 절연층(121a) 사이, 그리고 제2코어 절연층(111b)과 제3코어 배선층(112c) 사이에 배치될 수 있다.Referring to the drawings, in the printed circuit board 100Q according to another example, the core structure 110 further includes first to third primer layers 115a, 115b, and 115c. The first primer layer 115a is disposed on the upper surface of the second core insulating layer 111b. The first primer layer 115a may be disposed between the first core insulating layer 111a and the second core insulating layer 111b, and between the second core insulating layer 111b and the first core wiring layer 112a. . The second primer layer 115b is disposed on the upper surface of the first core insulating layer 111a. The second primer layer 115b may be disposed between the first core insulating layer 111a and the first build-up insulating layer 121a, and between the first core insulating layer 111a and the second core wiring layer 112b. have. The third primer layer 115c is disposed on the lower surface of the second core insulating layer 111b. The third primer layer 115c may be disposed between the second core insulating layer 111b and the first build-up insulating layer 121a, and between the second core insulating layer 111b and the third core wiring layer 112c. have.

한편, 관통부(110H)는 제1 내지 제3프라이머층(115a, 115b, 115c)도 관통할 수 있다. 제1코어 비아층(113A)은 제2프라이머층(115b)도 관통할 수 있다. 또한, 제2코어 비아층(113a, 113b)은 제2 및 제3프라이머층(115b, 115c)도 관통할 수 있다. 제1 내지 제3프라이머층(115a, 115b, 115c)은 절연수지를 포함하는 절연층일 수 있다. 이때, 절연수지로는 아크릴계 수지, 아크릴 우레탄계 수지, 에폭시계 수지, 또는 이들의 조합 등을 예로 들 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제3프라이머층(115a, 115b, 115c)은 조도가 용이하게 형성되어 도금 밀착력이 프리프레그에 비하여 상대적으로 높은 것일 수 있다.Meanwhile, the through portion 110H may also penetrate the first to third primer layers 115a, 115b, and 115c. The first core via layer 113A may also penetrate the second primer layer 115b. In addition, the second core via layers 113a and 113b may also penetrate the second and third primer layers 115b and 115c. The first to third primer layers 115a, 115b, and 115c may be insulating layers including insulating resin. In this case, the insulating resin may be an acrylic resin, an acrylic urethane resin, an epoxy resin, or a combination thereof, but is not limited thereto. The first to third primer layers 115a, 115b, and 115c may have an easily formed roughness, so that plating adhesion may be relatively higher than that of the prepreg.

한편, 제1 및 제2코어 절연층(111a, 111b)의 재료로 프리프레그를 사용하는 경우, 도금 밀착력 문제로 SAP 도금 공정이 어려울 수 있다. 반면, 다른 일례에서와 같이 제1 내지 제3프라이머층(115a, 115b, 115c)을 도입하는 경우에는, 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제2코어 비아층(113a, 113b)을 형성할 때, 후술하는 바와 같이 SAP 도금 공정을 용이하게 이용할 수 있다. 이를 통하여, 미세회로 패턴을 용이하게 구현할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, when a prepreg is used as a material for the first and second core insulating layers 111a and 111b, the SAP plating process may be difficult due to a problem of plating adhesion. On the other hand, when the first to third primer layers 115a, 115b, and 115c are introduced as in another example, the first to third core wiring layers 112a, 112b, and 112c and the first and second core via layers When forming (113a, 113b), the SAP plating process can be easily used as described later. Through this, it is possible to easily implement a microcircuit pattern. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 24는 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.24 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100R)은 상술한 다른 일례에 따른 인쇄회로기판(100Q)에 있어서 코어 구조체(110)가 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 돌출 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 돌출 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제4 및 제5프라이머층(115d, 115e)을 더 포함할 수 있다. 제4프라이머층(115d)은 제3코어 절연층(111c)의 상면 상에 배치될 수 있다. 제4프라이머층(115d)은 제3코어 절연층(111c)과 제1빌드업 절연층(121a) 사이, 그리고 제3코어 절연층(111c)과 제4코어 배선층(112d) 사이에 배치될 수 있다. 제5프라이머층(115e)은 제4코어 절연층(111d)의 하면 상에 배치될 수 있다. 제5프라이머층(115e)은 제4코어 절연층(111d)과 제1빌드업 절연층(121a) 사이, 그리고 제4코어 절연층(111d)과 제5코어 배선층(112e) 사이에 배치될 수 있다. 관통부(110H)는 제4 및 제5프라이머층(115d, 115e)도 관통할 수 있다. 제3코어 비아층(113c)은 제4프라이머층(115d)도 관통할 수 있다. 제4코어 비아층(113d)은 제5프라이머층(115e)도 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100R according to the modified example, in the printed circuit board 100Q according to another example described above, the core structure 110 is formed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d protruding on the upper surface of the third core insulating layer 111c, and the fourth core A third core via passing through the fifth core wiring layer 112e and the third core insulating layer 111c protruding on the lower surface of the insulating layer 111d and connecting the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and connecting the third and fifth core wiring layers 112c and 112e may be further included. In addition, the core structure 110 may further include fourth and fifth primer layers 115d and 115e. The fourth primer layer 115d may be disposed on the upper surface of the third core insulating layer 111c. The fourth primer layer 115d may be disposed between the third core insulating layer 111c and the first build-up insulating layer 121a, and between the third core insulating layer 111c and the fourth core wiring layer 112d. have. The fifth primer layer 115e may be disposed on the lower surface of the fourth core insulating layer 111d. The fifth primer layer 115e may be disposed between the fourth core insulating layer 111d and the first build-up insulating layer 121a, and between the fourth core insulating layer 111d and the fifth core wiring layer 112e. have. The through portion 110H may also penetrate the fourth and fifth primer layers 115d and 115e. The third core via layer 113c may also penetrate the fourth primer layer 115d. The fourth core via layer 113d may also penetrate the fifth primer layer 115e. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 25는 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.25 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100S)은 상술한 다른 일례에 따른 인쇄회로기판(100Q)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 또한, 관통비아(180)는 제1 및 제2프라이머층(115a, 115b) 중 적어도 두 개의 프라이머층을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, a printed circuit board 100S according to a modified example further includes a through via 180 in the printed circuit board 100Q according to another example described above. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. Also, the through via 180 may penetrate at least two of the first and second primer layers 115a and 115b. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 26은 도 23의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.26 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 23.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100T)은 상술한 다른 일례에 따른 인쇄회로기판(100Q)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 돌출 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 돌출 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제4 및 제5프라이머층(115d, 115e)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100T according to the modified example, in the printed circuit board 100Q according to another example described above, the core structure 110 is a coreless substrate and is composed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d protruding on the upper surface of the third core insulating layer 111c, and the fourth core A third core via passing through the fifth core wiring layer 112e and the third core insulating layer 111c protruding on the lower surface of the insulating layer 111d and connecting the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and connecting the third and fifth core wiring layers 112c and 112e may be further included. In addition, the core structure 110 may further include fourth and fifth primer layers 115d and 115e. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 27a 및 도 27b는 도 23의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.27A and 27B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 23.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 그 후, 기판(210) 상에 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성하고, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제1프라이머층(115a)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후 SAP 도금 공정 등으로 제2코어 절연층(111b) 상에 제1코어 배선층(112a)을 형성한다. 그 후, 제2코어 절연층(111b) 상에 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성하며, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제2프라이머층(115b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 제2프라이머층(115b) 상에는 금속박(212)이 배치될 수 있다. 한편, 제2코어 절연층(111b) 형성 전에, 기판(210) 상에도, 예컨대 금속박(212) 상에도 제3프라이머층(115c)을 도입할 수 있으며, 이 경우 코어 구조체(110)의 전 층에을 SAP 도금 공정을 이용할 수 있으며, 따라서 동일하게 라인 및 스페이스 디자인 제약을 최소화할 수 있다. 한편, 제3프라이머층(115c)이 생략될 수도 있으며, 이 경우 후술하는 제3코어 배선층(112c)은 MSAP로 형성되어야 하지만, 파워 및/또는 그라운드로 설계하는 경우에는 디자인 설계에 특별히 문제되지 않을 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. Thereafter, a second core insulating layer 111b is formed by laminating and curing a prepreg on the substrate 210, and a first primer layer 115a is formed on the second core insulating layer 111b by a coating or lamination process. To form. A material in which a primer layer is formed on the prepreg may be used. After that, the first core wiring layer 112a is formed on the second core insulating layer 111b by an SAP plating process or the like. Thereafter, the first core insulating layer 111a is formed by laminating and curing a prepreg on the second core insulating layer 111b, and a second primer layer is formed on the second core insulating layer 111b by a coating or lamination process. Form (115b). A material in which a primer layer is formed on the prepreg may be used. A metal foil 212 may be disposed on the second primer layer 115b. On the other hand, before the formation of the second core insulating layer 111b, the third primer layer 115c may be introduced either on the substrate 210, for example, on the metal foil 212. In this case, the entire layer of the core structure 110 Eul SAP plating process can be used, thus minimizing line and space design constraints equally. On the other hand, the third primer layer 115c may be omitted, and in this case, the third core wiring layer 112c, which will be described later, should be formed of MSAP. I can.

다음으로, 형성된 적층체를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 적층체에 남아 있을 수 있다. 그 후, 제1 및 제2코어 절연층(111a, 111b)에 비아홀을 형성한다. 그 후 금속박(212, 222)을 이용하여 SAP 도금 공정으로 제2 및 제3코어 배선층(112b, 112c)과 제1 및 제2코어 비아층(113a, 113b)을 형성한다. 이에, 코어 구조체(110)가 형성될 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하고, 적층체를 분리한 후 후속 공정으로 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the formed laminate is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the laminate. Thereafter, via holes are formed in the first and second core insulating layers 111a and 111b. Thereafter, the second and third core wiring layers 112b and 112c and the first and second core via layers 113a and 113b are formed by the SAP plating process using the metal foils 212 and 222. Accordingly, the core structure 110 may be formed. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in another example, a layer is formed on the substrate 210 only as needed, and the core structure 110 is formed in a subsequent process after separating the stacked body. Thus, the above-described problem can be improved, and the relative Because double-sided lamination is carried out with fewer layers, it is also advantageous to improve process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3프라이머층(115a, 115b, 115c)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 적층체를 형성한 후, 분리 후 후속 공정으로 코어 구조체(110)를 형성하고, 코어 구조체(110)에 관통부(110H)를 형성한 후, 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, through the first and second core insulating layers 111a and 111b and the first to third primer layers 115a, 115b and 115c using a laser drill and/or a mechanical drill on the core structure 110 A through part 110H is formed. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in one example, after forming a laminate by forming a layer on the substrate 210 only as needed, the core structure 110 is formed in a subsequent process after separation, and the through part 110H is formed in the core structure 110. After that, since the electronic component 150 can be disposed, it is advantageous to embed the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 ABF 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a)에 레이저 드릴 등으로 비아홀을 형성하고, 도금 공정으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the ABF. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, a via hole is formed in the first build-up insulating layer 121a by using a laser drill or the like, and the first and third build-up wiring layers 122a and 122c and the first and third build-up via layers 123a are formed by a plating process. , 123c).

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고 도금 공정으로 제2 및 제4빌드업 배선층(122b, 122d)과 제2 및 제4빌드업 비아층(123b, 123d)을 형성한다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c, respectively, with a laser drill, and the second and fourth build-up wiring layers 122b and 122d and the second and fourth build-up layers are built by a plating process. Up-via layers 123b and 123d are formed. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 다른 일례에 따른 인쇄회로기판(100Q)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100Q according to another example may be manufactured.

도 28은 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.28 is a schematic cross-sectional view of another example of a printed circuit board.

도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100U)은 제1빌드업 절연층(121a)이 제1 및 제2코어 절연층(111a, 111b)과 동일한 종류의 재료를 포함한다. 예컨대, 제1빌드업 절연층(121a) 역시 절연수지, 무기필러, 및 유리섬유를 포함하는 재료, 예컨대 프리프레그일 수 있다. 제1빌드업 절연층(121a) 역시 제2 및 제3빌드업 절연층(121b, 121c) 보다 엘라스틱 모듈러스가 클 수 있다. 제1빌드업 절연층(121a)은 제1 및 제2코어 절연층(111a, 111b)과 경계가 불분명할 수 있으나, 이에 한정되는 것은 아니며, 동일한 종류의 재료를 포함함에도 경계가 구분될 수 있다. 관통부(110H)를 채우며 전자부품(150)을 내장하는 제1빌드업 절연층(121a)의 재료로 프리프레그 등을 사용함으로써, 추가적인 강성을 부여할 수 있다.Referring to the drawings, in a printed circuit board 100U according to another example, the first build-up insulating layer 121a includes the same type of material as the first and second core insulating layers 111a and 111b. For example, the first build-up insulating layer 121a may also be a material including an insulating resin, an inorganic filler, and a glass fiber, such as a prepreg. The first build-up insulating layer 121a may also have a higher elastic modulus than the second and third build-up insulating layers 121b and 121c. The first build-up insulating layer 121a may have an unclear boundary with the first and second core insulating layers 111a and 111b, but is not limited thereto, and the boundary may be distinguished even though the same type of material is included. . Additional rigidity may be provided by using a prepreg or the like as a material for the first build-up insulating layer 121a that fills the through portion 110H and embeds the electronic component 150.

한편, 제1빌드업 절연층(121a)의 상면 및 하면 상에는 제1 및 제2빌드업 프라이머층(125a, 125b)이 배치될 수 있다. 제1빌드업 프라이머층(125a)은 제1빌드업 절연층(121a)과 제2빌드업 절연층(121b) 사이, 그리고 제1빌드업 절연층(121a)과 제1빌드업 배선층(122a) 사이에 배치될 수 있다. 제2빌드업 프라이머층(125b)은 제1빌드업 절연층(121a)과 제3빌드업 절연층(121c) 사이, 그리고 제1빌드업 절연층(121a)과 제3빌드업 배선층(122c) 사이에 배치될 수 있다. 제1 및 제3빌드업 비아층(123a, 123b)은 각각 제1 및 제2빌드업 프라이머층(125a, 125b)도 관통할 수 있다. 제1 및 제2빌드업 프라이머층(125a, 125b)은 절연수지를 포함하는 절연층일 수 있다. 이때, 절연수지로는 아크릴계 수지, 아크릴 우레탄계 수지, 에폭시계 수지, 또는 이들의 조합 등을 예로 들 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 빌드업 프라이머층(125a, 125b)은 조도가 용이하게 형성되어 도금 밀착력이 프리프레그에 비하여 상대적으로 높은 것일 수 있다. Meanwhile, first and second build-up primer layers 125a and 125b may be disposed on the upper and lower surfaces of the first build-up insulating layer 121a. The first build-up primer layer 125a is between the first build-up insulating layer 121a and the second build-up insulating layer 121b, and the first build-up insulating layer 121a and the first build-up wiring layer 122a Can be placed in between. The second build-up primer layer 125b is between the first build-up insulating layer 121a and the third build-up insulating layer 121c, and the first build-up insulating layer 121a and the third build-up wiring layer 122c Can be placed in between. The first and third build-up via layers 123a and 123b may also penetrate the first and second build-up primer layers 125a and 125b, respectively. The first and second build-up primer layers 125a and 125b may be insulating layers including insulating resin. In this case, the insulating resin may be an acrylic resin, an acrylic urethane resin, an epoxy resin, or a combination thereof, but is not limited thereto. The first and second build-up primer layers 125a and 125b may have an easily formed roughness so that plating adhesion may be relatively higher than that of the prepreg.

한편, 제1빌드업 절연층(121a)의 재료로 프리프레그를 사용하는 경우, 도금 밀착력 문제로 SAP 도금 공정이 어려울 수 있다. 반면, 다른 일례에서와 같이 제1 및 제2빌드업 프라이머층(125a, 125b)을 도입하는 경우에는, 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성할 때, 후술하는 바와 같이 SAP 도금 공정을 용이하게 이용할 수 있다. 이를 통하여, 미세회로 패턴을 용이하게 구현할 수 있다.On the other hand, when the prepreg is used as the material of the first build-up insulating layer 121a, the SAP plating process may be difficult due to plating adhesion problems. On the other hand, when the first and second buildup primer layers 125a and 125b are introduced as in another example, the first and third buildup wiring layers 122a and 122c and the first and third buildup via layers When forming (123a, 123c), the SAP plating process can be easily used as described later. Through this, it is possible to easily implement a microcircuit pattern.

한편, 제2 및 제3빌드업 절연층(121b, 121c)이 각각 다층이면서, 이들 중 적어도 하나의 층도 절연수지, 무기필러, 및 유리섬유를 포함하는 재료, 예컨대 프리프레그일 수 있으며, 이를 통하여 강성을 더욱 부가할 수 있다. 이 경우, 필요한 위치에 빌드업 프라이머층이 더 배치될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Meanwhile, the second and third build-up insulating layers 121b and 121c are each multilayer, and at least one of them may also be a material including an insulating resin, an inorganic filler, and a glass fiber, for example, a prepreg. Through this, more rigidity can be added. In this case, a build-up primer layer may be further disposed at a required position. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 29는 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.29 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100V)은 상술한 다른 일례에 따른 인쇄회로기판(100U)에 있어서 코어 구조체(110)가 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 전기적으로 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 전기적으로 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제4 및 제5프라이머층(115d, 115e)을 더 포함할 수 있다. 제4프라이머층(115d)은 제3코어 절연층(111c)의 상면 상에 배치될 수 있다. 제4프라이머층(115d)은 제3코어 절연층(111c)과 제1빌드업 절연층(121a) 사이, 그리고 제3코어 절연층(111c)과 제4코어 배선층(112d) 사이에 배치될 수 있다. 제5프라이머층(115e)은 제4코어 절연층(111d)의 하면 상에 배치될 수 있다. 제5프라이머층(115e)은 제4코어 절연층(111d)과 제1빌드업 절연층(121a) 사이, 그리고 제4코어 절연층(111d)과 제5코어 배선층(112e) 사이에 배치될 수 있다. 관통부(110H)는 제4 및 제5프라이머층(115d, 115e)도 관통할 수 있다. 제3코어 비아층(113c)은 제4프라이머층(115d)도 관통할 수 있다. 제4코어 비아층(113d)은 제5프라이머층(115e)도 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in a printed circuit board 100V according to a modified example, in the printed circuit board 100U according to another example described above, a core structure 110 is formed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d is disposed on the upper surface of the third core insulating layer 111c, and the fourth core is insulated. A third core via that passes through the fifth core wiring layer 112e and the third core insulating layer 111c disposed on the lower surface of the layer 111d and electrically connects the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and electrically connecting the third and fifth core wiring layers 112c and 112e may be further included. In addition, the core structure 110 may further include fourth and fifth primer layers 115d and 115e. The fourth primer layer 115d may be disposed on the upper surface of the third core insulating layer 111c. The fourth primer layer 115d may be disposed between the third core insulating layer 111c and the first build-up insulating layer 121a, and between the third core insulating layer 111c and the fourth core wiring layer 112d. have. The fifth primer layer 115e may be disposed on the lower surface of the fourth core insulating layer 111d. The fifth primer layer 115e may be disposed between the fourth core insulating layer 111d and the first build-up insulating layer 121a, and between the fourth core insulating layer 111d and the fifth core wiring layer 112e. have. The through portion 110H may also penetrate the fourth and fifth primer layers 115d and 115e. The third core via layer 113c may also penetrate the fourth primer layer 115d. The fourth core via layer 113d may also penetrate the fifth primer layer 115e. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 30은 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.30 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100W)은 상술한 다른 일례에 따른 인쇄회로기판(100U)에 있어서 관통비아(180)를 더 포함한다. 관통비아(180)는 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3빌드업 절연층(121a, 121b, 121c) 중 적어도 두 개의 절연층을 관통할 수 있다. 또한, 관통비아(180)는 제1 및 제2프라이머층(115a, 115b)과 제1 및 제2빌드업 프라이머층(125a, 125b) 중 적어도 두 개의 프라이머층을 관통할 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 내지 제4빌드업 배선층(122a, 122b, 122c, 122d) 중 적어도 두 개의 배선층과 연결될 수 있다. 관통비아(180)는 제1 내지 제3코어 배선층(112a, 112b, 112c)과 제1 및 제3빌드업 배선층(122a, 122c) 중 적어도 하나를 직접 관통할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, a printed circuit board 100W according to a modified example further includes a through via 180 in the printed circuit board 100U according to another example described above. The through via 180 may penetrate at least two of the first and second core insulating layers 111a and 111b and the first to third build-up insulating layers 121a, 121b, and 121c. Also, the through via 180 may penetrate at least two of the first and second primer layers 115a and 115b and the first and second build-up primer layers 125a and 125b. The through via 180 may be connected to at least two wiring layers among the first to third core wiring layers 112a, 112b, and 112c and the first to fourth build-up wiring layers 122a, 122b, 122c, and 122d. The through via 180 may directly penetrate at least one of the first to third core wiring layers 112a, 112b, and 112c and the first and third build-up wiring layers 122a and 122c. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 31은 도 28의 인쇄회로기판의 변형 예를 개략적으로 나타낸 단면도다.31 is a schematic cross-sectional view illustrating a modified example of the printed circuit board of FIG. 28.

도면을 참조하면, 변형 예에 따른 인쇄회로기판(100X)은 상술한 다른 일례에 따른 인쇄회로기판(100U)에 있어서 코어 구조체(110)가 코어리스 기판이면서 보다 많은 수의 층으로 구성된다. 예를 들면, 코어 구조체(110)는 제1코어 절연층(111a)의 상면 상에 배치되어 제2코어 배선층(112b)을 덮는 제3코어 절연층(111c), 제2코어 절연층(111b)의 하면 상에 배치되어 제3코어 배선층(112c)을 덮는 제4코어 절연층(111d), 제3코어 절연층(111c)의 상면 상에 배치된 제4코어 배선층(112d), 제4코어 절연층(111d)의 하면 상에 배치된 제5코어 배선층(112e), 제3코어 절연층(111c)을 관통하며 제2 및 제4코어 배선층(112b, 112d)을 전기적으로 연결하는 제3코어 비아층(113c), 및 제4코어 절연층(111d)을 관통하며 제3 및 제5코어 배선층(112c, 112e)을 전기적으로 연결하는 제4코어 비아층(113d)을 더 포함할 수 있다. 또한, 코어 구조체(110)는 제4 및 제5프라이머층(115d, 115e)을 더 포함할 수 있다. 또한, 관통비아(180)를 더 포함한다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.Referring to the drawings, in the printed circuit board 100X according to the modified example, in the printed circuit board 100U according to another example described above, the core structure 110 is a coreless substrate and is composed of a greater number of layers. For example, the core structure 110 is a third core insulating layer 111c and a second core insulating layer 111b disposed on the upper surface of the first core insulating layer 111a to cover the second core wiring layer 112b. The fourth core insulating layer 111d is disposed on the lower surface of and covers the third core wiring layer 112c, the fourth core wiring layer 112d is disposed on the upper surface of the third core insulating layer 111c, and the fourth core is insulated. A third core via that passes through the fifth core wiring layer 112e and the third core insulating layer 111c disposed on the lower surface of the layer 111d and electrically connects the second and fourth core wiring layers 112b and 112d A fourth core via layer 113d passing through the layer 113c and the fourth core insulating layer 111d and electrically connecting the third and fifth core wiring layers 112c and 112e may be further included. In addition, the core structure 110 may further include fourth and fifth primer layers 115d and 115e. In addition, a through via 180 is further included. Other details are substantially the same as those described above, and detailed descriptions will be omitted.

도 32a 및 도 32b는 도 28의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.32A and 32B are process diagrams schematically showing an example of manufacturing the printed circuit board of FIG. 28.

도면을 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 배치된 금속박(212)을 포함하는 디테치 캐리어 기판(210)을 준비한다. 그 후, 기판(210) 상에 프리프레그 적층 및 경화로 제2코어 절연층(111b)을 형성하고, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제1프라이머층(115a)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 그 후 SAP 도금 공정 등으로 제2코어 절연층(111b) 상에 제1코어 배선층(112a)을 형성한다. 그 후, 제2코어 절연층(111b) 상에 프리프레그 적층 및 경화로 제1코어 절연층(111a)을 형성하며, 코팅 또는 적층 공정으로 제2코어 절연층(111b) 상에 제2프라이머층(115b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 제2프라이머층(115b) 상에는 금속박(222)이 배치될 수 있다. 한편, 제2코어 절연층(111b) 형성 전에, 기판(210) 상에도, 예컨대 금속박(212) 상에도 제3프라이머층(115c)을 도입할 수 있으며, 이 경우 코어 구조체(110)의 전 층에을 SAP 도금 공정을 이용할 수 있으며, 따라서 동일하게 라인 및 스페이스 디자인 제약을 최소화할 수 있다. 한편, 제3프라이머층(115c)이 생략될 수도 있으며, 이 경우 후술하는 제3코어 배선층(112c)은 MSAP로 형성되어야 하지만, 파워 및/또는 그라운드로 설계하는 경우에는 디자인 설계에 특별히 문제되지 않을 수 있다.Referring to the drawings, first, a detach carrier substrate 210 including a core layer 211 and a metal foil 212 disposed on both surfaces of the core layer 211 is prepared. Thereafter, a second core insulating layer 111b is formed by laminating and curing a prepreg on the substrate 210, and a first primer layer 115a is formed on the second core insulating layer 111b by a coating or lamination process. To form. A material in which a primer layer is formed on the prepreg may be used. After that, the first core wiring layer 112a is formed on the second core insulating layer 111b by an SAP plating process or the like. Thereafter, the first core insulating layer 111a is formed by laminating and curing a prepreg on the second core insulating layer 111b, and a second primer layer is formed on the second core insulating layer 111b by a coating or lamination process. Form (115b). A material in which a primer layer is formed on the prepreg may be used. A metal foil 222 may be disposed on the second primer layer 115b. On the other hand, before the formation of the second core insulating layer 111b, the third primer layer 115c may be introduced either on the substrate 210, for example, on the metal foil 212. In this case, the entire layer of the core structure 110 Eul SAP plating process can be used, thus minimizing line and space design constraints equally. On the other hand, the third primer layer 115c may be omitted, and in this case, the third core wiring layer 112c, which will be described later, should be formed of MSAP. I can.

다음으로, 형성된 적층체를 기판(210)의 코어층(211)으로부터 분리한다. 이때, 금속박(212)이 적층체에 남아 있을 수 있다. 그 후, 제1 및 제2코어 절연층(111a, 111b)에 비아홀을 형성한다. 그 후 금속박(212, 222)을 시드층으로 이용하여 SAP 도금 공정으로 제2 및 제3코어 배선층(112b, 112c)과 제1 및 제2코어 비아층(113a, 113b)을 형성한다. 이에, 코어 구조체(110)가 형성될 수 있다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 두꺼운 기판 상태로 프로세스가 진행되기 때문에 수율 리스크의 문제가 발생할 수 있고, 반복적인 적층 과정에서 기판(210)이 반보적으로 화학적인 공격을 받을 수 있는바, 분리되는 계면에 액 침투가 발생할 우려가 있다. 반면, 다른 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하고, 적층체를 분리한 후 후속 공정으로 코어 구조체(110)를 형성하는바 상술한 문제를 개선할 수 있으며, 기판(210) 상에서 상대적으로 적은 층으로 양면 적층이 진행되는바 공정 휨 개선에도 유리하다.Next, the formed laminate is separated from the core layer 211 of the substrate 210. At this time, the metal foil 212 may remain in the laminate. Thereafter, via holes are formed in the first and second core insulating layers 111a and 111b. Thereafter, the second and third core wiring layers 112b and 112c and the first and second core via layers 113a and 113b are formed by the SAP plating process using the metal foils 212 and 222 as seed layers. Accordingly, the core structure 110 may be formed. On the other hand, if a simple build-up of multiple layers on the substrate 210 in a coreless form may cause a problem of yield risk because the process proceeds in the state of a thick substrate, the substrate 210 may be reduced in the repetitive lamination process. As it may be subject to chemical attack, there is a risk of liquid penetration into the separated interface. On the other hand, in another example, a layer is formed on the substrate 210 only as needed, and the core structure 110 is formed in a subsequent process after separating the stacked body. Thus, the above-described problem can be improved, and the relative Because double-sided lamination is carried out with fewer layers, it is also advantageous to improve process warpage.

다음으로, 코어 구조체(110)에 레이저 드릴 및/또는 기계적 드릴을 이용하여 제1 및 제2코어 절연층(111a, 111b)과 제1 내지 제3프라이머층(115a, 115b, 115c)을 관통하는 관통부(110H)를 형성한다. 그 후, 테이프 등을 이용하여 관통부(110H)에 전자부품(150)을 배치한다. 한편, 기판(210) 상에 단순히 다층을 코어리스 형태로 단순 빌드업 하는 경우에는 전자부품(150)의 내장을 위한 관통부(110H)의 형성에 어려움이 있을 수 있다. 반면, 일례에서는 필요한 만큼만 기판(210) 상에서 층을 구성하여 적층체를 형성한 후, 분리 후 후속 공정으로 코어 구조체(110)를 형성하고, 코어 구조체(110)에 관통부(110H)를 형성한 후, 전자부품(150)을 배치할 수 있는바, 전자부품(150) 내장에도 유리하다. 한편, 전자부품(150)은 접속전극(150P)이 상부를 향하도록 페이스-업 형태로 배치될 수 있으나, 이에 한정되는 것은 아니며, 이와 반대로 페이스-다운 형태로 배치될 수도 있다.Next, through the first and second core insulating layers 111a and 111b and the first to third primer layers 115a, 115b and 115c using a laser drill and/or a mechanical drill on the core structure 110 A through part 110H is formed. Thereafter, the electronic component 150 is disposed in the through portion 110H using a tape or the like. On the other hand, in the case of simply building up a multilayer on the substrate 210 in a coreless form, it may be difficult to form the through portion 110H for embedding the electronic component 150. On the other hand, in one example, after forming a laminate by forming a layer on the substrate 210 only as needed, the core structure 110 is formed in a subsequent process after separation, and the through part 110H is formed in the core structure 110. After that, since the electronic component 150 can be disposed, it is advantageous to embed the electronic component 150. Meanwhile, the electronic component 150 may be disposed in a face-up shape such that the connection electrode 150P faces upward, but is not limited thereto. Conversely, the electronic component 150 may be disposed in a face-down shape.

다음으로, 코어 구조체(110)의 양측에 프리프레그 양면 적층 및 경화를 통하여 제1빌드업 절연층(121a)을 형성한다. 또한, 코팅 또는 적층 공정으로 제1빌드업 절연층(121a)의 양면에 제1 및 제2빌드업 프라이머층(125a, 125b)을 형성한다. 프리프레그에 프라이머층이 형성된 재료를 이용할 수도 있다. 제1빌드업 절연층(121a)은 이 과정에서 관통부(110H)를 채울 수 있으며, 전자부품(150)을 내장할 수 있다. 그 후, 제1빌드업 절연층(121a) 및 제1 및 제2빌드업 프라이머층(125a, 125b)에 레이저 드릴 등으로 비아홀을 형성하고, SAP 도금 공정 등으로 제1 및 제3빌드업 배선층(122a, 122c)과 제1 및 제3빌드업 비아층(123a, 123c)을 형성한다.Next, a first build-up insulating layer 121a is formed on both sides of the core structure 110 by laminating and curing both sides of the prepreg. In addition, first and second build-up primer layers 125a and 125b are formed on both surfaces of the first build-up insulating layer 121a by a coating or lamination process. A material in which a primer layer is formed on the prepreg may be used. The first build-up insulating layer 121a may fill the through portion 110H in this process, and the electronic component 150 may be embedded. Thereafter, via holes are formed in the first build-up insulating layer 121a and the first and second build-up primer layers 125a and 125b by using a laser drill, etc., and the first and third build-up wiring layers by an SAP plating process, etc. (122a, 122c) and first and third build-up via layers 123a and 123c are formed.

다음으로, 제1빌드업 절연층(121a)의 양측에 ABF 양면 적층 및 경화를 통하여 제2 및 제3빌드업 절연층(121b, 121c)을 형성한다. 그 후, 제2 및 제3빌드업 절연층(121b, 121c)에 각각 레이저 드릴 등으로 비아홀을 형성하고, AP, SAP, MSAP, TT 등의 도금 공정으로 제3 및 제4빌드업 배선층(122c, 122d)과 제3 및 제4빌드업 비아층(123c, 123d)을 형성한다. 제2 및 제3빌드업 절연층(121b, 121c)은 ABF일 수 있는바, 프라이머층 없이도 SAP 도금 공정이 용이하게 진행될 수 있다. 그 후, 필요에 따라서 제1 및 제2빌드업 절연층(121b, 121c) 상에 각각 ABF 적층 및 경화를 통하여 제1 및 제2패시베이션층(130, 140)을 형성한다.Next, the second and third build-up insulating layers 121b and 121c are formed on both sides of the first build-up insulating layer 121a by laminating and curing ABF on both sides. Thereafter, via holes are formed in the second and third build-up insulating layers 121b and 121c with a laser drill, respectively, and the third and fourth build-up wiring layers 122c are formed by plating processes such as AP, SAP, MSAP, TT, etc. , 122d) and third and fourth build-up via layers 123c and 123d. Since the second and third build-up insulating layers 121b and 121c may be ABF, the SAP plating process can be easily performed without a primer layer. Thereafter, as necessary, first and second passivation layers 130 and 140 are formed on the first and second build-up insulating layers 121b and 121c through ABF stacking and curing, respectively.

필요에 따라서, 전기연결금속(190)을 더 형성할 수 있으며, 접속부재(320)를 통하여 전자부품(310)을 표면실장 형태로 더 배치할 수 있다. 일련의 과정을 통하여, 다른 일례에 따른 인쇄회로기판(100U)이 제조될 수 있다.If necessary, an electrical connection metal 190 may be further formed, and the electronic component 310 may be further disposed in a surface mount form through the connection member 320. Through a series of processes, a printed circuit board 100U according to another example may be manufactured.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.In the present disclosure, the lower side, the lower side, the lower side, etc. are used to mean the downward direction based on the cross section of the drawing for convenience, and the upper side, the upper side, the upper surface, etc. are used to mean the opposite direction. However, this has defined the direction for convenience of description, and the scope of the claims is not particularly limited by the description of this direction, and the upper/lower concept may be changed at any time.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.In the present disclosure, the meaning of connection is a concept including not only direct connection but also indirect connection through an adhesive layer. In addition, the meaning of electrically connected is a concept that includes both physically connected and unconnected cases. In addition, expressions such as first and second are used to distinguish one component from another, and do not limit the order and/or importance of the corresponding components. In some cases, without departing from the scope of the rights, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다. The expression example used in the present disclosure does not mean the same embodiment as each other, and is provided to emphasize and describe each different unique feature. However, it does not exclude that the examples presented above are implemented in combination with other example features. For example, even if a matter described in a specific example is not described in another example, it may be understood as a description related to another example unless there is a description contradicting or contradicting the matter in another example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms used in the present disclosure are used only to describe an example, and are not intended to limit the present disclosure. In this case, the singular expression includes a plural expression unless it clearly means differently in the context.

Claims (16)

절연바디, 및 상기 절연바디 상에 또는 내에 배치된 복수의 코어 배선층을 포함하며, 상기 절연바디를 관통하는 관통부를 갖는 코어리스 기판;
상기 관통부에 배치된 전자부품;
상기 코어리스 기판의 양면의 적어도 일부를 덮으며, 상기 전자부품의 적어도 일부를 매립하며, 상기 관통부의 적어도 일부를 채우는 제1빌드업 절연층;
상기 제1빌드업 절연층의 상면 상에 배치된 제1빌드업 배선층;
상기 제1빌드업 절연층의 상면 상에 배치되며, 상기 제1빌드업 배선층의 적어도 일부를 덮는 제2빌드업 절연층; 및
상기 제2빌드업 절연층의 상면 상에 배치된 제2빌드업 배선층; 을 포함하며,
상기 절연바디는 상기 제2빌드업 절연층과 다른 종류의 재료를 포함하는,
인쇄회로기판.
A coreless substrate including an insulating body and a plurality of core wiring layers disposed on or in the insulating body, and having a penetration portion penetrating the insulating body;
An electronic component disposed in the through part;
A first build-up insulating layer covering at least a portion of both surfaces of the coreless substrate, filling at least a portion of the electronic component, and filling at least a portion of the through portion;
A first build-up wiring layer disposed on an upper surface of the first build-up insulating layer;
A second build-up insulating layer disposed on an upper surface of the first build-up insulating layer and covering at least a portion of the first build-up wiring layer; And
A second build-up wiring layer disposed on an upper surface of the second build-up insulating layer; Including,
The insulating body includes a different type of material from the second build-up insulating layer,
Printed circuit board.
제 1 항에 있어서,
상기 절연바디는 상기 제2빌드업 절연층보다 엘라스틱 모듈러스가 더 큰,
인쇄회로기판.
The method of claim 1,
The insulating body has a higher elastic modulus than the second build-up insulating layer,
Printed circuit board.
제 1 항에 있어서,
상기 제1빌드업 절연층의 하면 상에 배치된 제3빌드업 배선층;
상기 제1빌드업 절연층의 하면 상에 배치되며, 상기 제3빌드업 배선층의 적어도 일부를 덮는 제3빌드업 절연층; 및
상기 제3빌드업 절연층의 하면 상에 배치된 제4빌드업 배선층; 을 더 포함하며,
상기 절연바디는 상기 제3빌드업 절연층과 다른 종류의 재료를 포함하는,
인쇄회로기판.
The method of claim 1,
A third build-up wiring layer disposed on a lower surface of the first build-up insulating layer;
A third build-up insulating layer disposed on a lower surface of the first build-up insulating layer and covering at least a portion of the third build-up wiring layer; And
A fourth build-up wiring layer disposed on a lower surface of the third build-up insulating layer; It further includes,
The insulating body includes a material different from that of the third build-up insulating layer,
Printed circuit board.
제 3 항에 있어서,
상기 절연바디는 상기 제1빌드업 절연층과 다른 종류의 재료를 포함하며,
상기 제1 내지 제3빌드업 절연층은 서로 동일한 종류의 재료를 포함하는,
인쇄회로기판.
The method of claim 3,
The insulating body includes a different type of material from the first build-up insulating layer,
The first to third build-up insulating layers contain the same kind of material with each other,
Printed circuit board.
제 4 항에 있어서,
상기 절연바디는 상기 제1빌드업 절연층, 상기 제2빌드업 절연층, 및 상기 제3빌드업 절연층 각각보다 엘라스틱 모듈러스가 더 큰,
인쇄회로기판.
The method of claim 4,
The insulating body has an elastic modulus greater than each of the first build-up insulating layer, the second build-up insulating layer, and the third build-up insulating layer,
Printed circuit board.
제 3 항에 있어서,
상기 절연바디는 상기 제1빌드업 절연층과 동일한 종류의 재료를 포함하며,
상기 제2 및 제3빌드업 절연층은 서로 동일한 종류의 재료를 포함하는,
인쇄회로기판.
The method of claim 3,
The insulating body includes the same type of material as the first build-up insulating layer,
The second and third build-up insulating layers contain the same kind of material with each other,
Printed circuit board.
제 6 항에 있어서,
상기 절연바디는 상기 제2빌드업 절연층 및 상기 제3빌드업 절연층 각각보다 엘라스틱 모듈러스가 더 크며, 상기 제1빌드업 절연층은 상기 제2빌드업 절연층 및 상기 제3빌드업 절연층 각각보다 엘라스틱 모듈러스가 더 큰,
인쇄회로기판.
The method of claim 6,
The insulating body has a higher elastic modulus than each of the second build-up insulating layer and the third build-up insulating layer, and the first build-up insulating layer is the second build-up insulating layer and the third build-up insulating layer. Has a larger elastic modulus than each,
Printed circuit board.
제 3 항에 있어서,
상기 코어리스 기판은 제1코어 절연층, 상기 제1코어 절연층의 상면으로부터 상면이 노출되도록 상기 제1코어 절연층에 매립된 제1코어 배선층, 상기 제1코어 절연층의 하면 상에 돌출되도록 배치된 제2코어 배선층, 상기 제1코어 절연층의 하면 상에 배치되며 상기 제2코어 배선층의 적어도 일부를 덮는 제2코어 절연층, 및 상기 제2코어 절연층의 하면 상에 돌출되도록 배치된 제3코어 배선층을 포함하며,
상기 절연바디는 상기 제1 및 제2코어 절연층을 포함하고,
상기 복수의 코어 배선층은 상기 제1 내지 제3코어 배선층을 포함하는,
인쇄회로기판.
The method of claim 3,
The coreless substrate has a first core insulating layer, a first core wiring layer buried in the first core insulating layer so that an upper surface is exposed from the upper surface of the first core insulating layer, and protrudes on the lower surface of the first core insulating layer. The disposed second core wiring layer, a second core insulating layer disposed on a lower surface of the first core insulating layer and covering at least a portion of the second core wiring layer, and a second core insulating layer disposed to protrude on the lower surface of the second core insulating layer. It includes a third core wiring layer,
The insulating body includes the first and second core insulating layers,
The plurality of core wiring layers include the first to third core wiring layers,
Printed circuit board.
제 8 항에 있어서,
상기 코어리스 기판은 상기 제1코어 절연층을 관통하며 상기 제1 및 제2코어 배선층을 연결하는 제1코어 비아층, 및 상기 제2코어 절연층을 관통하며 상기 제2 및 제3코어 배선층을 연결하는 제2코어 비아층을 더 포함하며,
상기 제1 및 제2코어 비아층은 동일 방향으로 테이퍼진 프로파일을 갖는,
인쇄회로기판.
The method of claim 8,
The coreless substrate passes through the first core insulating layer and connects the first and second core wiring layers, and the first core via layer and the second core insulating layer penetrates the second and third core wiring layers. Further comprising a second core via layer to connect,
The first and second core via layers have a tapered profile in the same direction,
Printed circuit board.
제 9 항에 있어서,
상기 제1빌드업 절연층을 관통하며, 상기 제1빌드업 배선층을 상기 제1코어 배선층과 연결하는 제1빌드업 비아층;
상기 제2빌드업 절연층을 관통하며, 상기 제2빌드업 배선층을 상기 제1빌드업 배선층을 연결하는 제2빌드업 비아층;
상기 제1빌드업 절연층을 관통하며, 상기 제3빌드업 배선층을 상기 제3코어 배선층과 연결하는 제3빌드업 비아층; 및
상기 제3빌드업 절연층을 관통하며 상기 제4빌드업 배선층을 상기 제3빌드업 배선층을 연결하는 제4빌드업 비아층; 을 더 포함하며,
상기 제1 및 제2빌드업 비아층은 상기 제1 및 제2코어 비아층과 반대 방향으로 테이퍼진 프로파일을 가지며, 상기 제3 및 제4빌드업 비아층은 상기 제1 및 제2코어 비아층과 동일 방향으로 테이퍼진 프로파일을 갖는,
인쇄회로기판.
The method of claim 9,
A first build-up via layer penetrating the first build-up insulating layer and connecting the first build-up wiring layer to the first core wiring layer;
A second build-up via layer penetrating the second build-up insulating layer and connecting the second build-up wiring layer to the first build-up wiring layer;
A third build-up via layer penetrating the first build-up insulating layer and connecting the third build-up wiring layer to the third core wiring layer; And
A fourth build-up via layer penetrating the third build-up insulating layer and connecting the fourth build-up wiring layer to the third build-up wiring layer; It further includes,
The first and second build-up via layers have a tapered profile in a direction opposite to that of the first and second core via layers, and the third and fourth build-up via layers are the first and second core via layers. Having a tapered profile in the same direction as,
Printed circuit board.
제 3 항에 있어서,
상기 코어리스 기판은 제1코어 절연층, 상기 제1코어 절연층의 하면으로부터 하면이 노출되도록 상기 제1코어 절연층에 매립된 제1코어 배선층, 상기 제1코어 절연층의 상면 상에 돌출되도록 배치된 제2코어 배선층, 상기 제1코어 절연층의 하면 상에 배치되며 상기 제1코어 배선층의 노출된 하면의 적어도 일부를 덮는 제2코어 절연층, 및 상기 제2코어 절연층의 하면 상에 돌출되도록 배치된 제3코어 배선층을 포함하며,
상기 절연바디는 상기 제1 및 제2코어 절연층을 포함하고,
상기 복수의 코어 배선층은 상기 제1 내지 제3코어 배선층을 포함하는,
인쇄회로기판.
The method of claim 3,
The coreless substrate has a first core insulating layer, a first core wiring layer buried in the first core insulating layer so that a lower surface thereof is exposed from the lower surface of the first core insulating layer, and protrudes on the upper surface of the first core insulating layer. The disposed second core wiring layer, the second core insulating layer disposed on the lower surface of the first core insulating layer and covering at least a part of the exposed lower surface of the first core wiring layer, and on the lower surface of the second core insulating layer It includes a third core wiring layer disposed to protrude,
The insulating body includes the first and second core insulating layers,
The plurality of core wiring layers include the first to third core wiring layers,
Printed circuit board.
제 11 항에 있어서,
상기 코어리스 기판은 상기 제1코어 절연층을 관통하며 상기 제1 및 제2코어 배선층을 연결하는 제1코어 비아층, 및 상기 제2코어 절연층을 관통하며 상기 제1 및 제3코어 배선층을 연결하는 제2코어 비아층을 더 포함하며,
상기 제1 및 제2코어 비아층은 반대 방향으로 테이퍼진 프로파일을 갖는,
인쇄회로기판.
The method of claim 11,
The coreless substrate penetrates the first core insulating layer and penetrates the first core via layer connecting the first and second core wiring layers, and the second core insulating layer and includes the first and third core wiring layers. Further comprising a second core via layer to connect,
The first and second core via layers have profiles tapered in opposite directions,
Printed circuit board.
제 12 항에 있어서,
상기 제1빌드업 절연층을 관통하며, 상기 제1빌드업 배선층을 상기 제2코어 배선층과 연결하는 제1빌드업 비아층;
상기 제2빌드업 절연층을 관통하며, 상기 제2빌드업 배선층을 상기 제1빌드업 배선층을 연결하는 제2빌드업 비아층;
상기 제1빌드업 절연층을 관통하며, 상기 제3빌드업 배선층을 상기 제3코어 배선층과 연결하는 제3빌드업 비아층; 및
상기 제3빌드업 절연층을 관통하며 상기 제4빌드업 배선층을 상기 제3빌드업 배선층을 연결하는 제4빌드업 비아층; 을 더 포함하며,
상기 제1 및 제2빌드업 비아층은 상기 제1코어 비아층과 동일 방향으로 테이퍼진 프로파일을 가지며, 상기 제3 및 제4빌드업 비아층은 상기 제2코어 비아층과 동일 방향으로 테이퍼진 프로파일을 갖는,
인쇄회로기판.
The method of claim 12,
A first build-up via layer penetrating the first build-up insulating layer and connecting the first build-up wiring layer to the second core wiring layer;
A second build-up via layer penetrating the second build-up insulating layer and connecting the second build-up wiring layer to the first build-up wiring layer;
A third build-up via layer penetrating the first build-up insulating layer and connecting the third build-up wiring layer to the third core wiring layer; And
A fourth build-up via layer penetrating the third build-up insulating layer and connecting the fourth build-up wiring layer to the third build-up wiring layer; It further includes,
The first and second build-up via layers have a tapered profile in the same direction as the first core via layer, and the third and fourth build-up via layers are tapered in the same direction as the second core via layer. Having a profile,
Printed circuit board.
제 1 항에 있어서,
상기 절연바디의 내부에 한층 이상의 프라이머층이 배치되며, 상기 절연바디의 상면 및 하면 중 적어도 하나의 면 상에 프라이머층이 더 배치된,
인쇄회로기판.
The method of claim 1,
One or more primer layers are disposed inside the insulating body, and a primer layer is further disposed on at least one of the upper and lower surfaces of the insulating body,
Printed circuit board.
제 14 항에 있어서,
상기 제1빌드업 절연층의 상면 및 하면 상에 각각 프라이머층이 더 배치된,
인쇄회로기판.
The method of claim 14,
Primer layers are further disposed on the upper and lower surfaces of the first build-up insulating layer, respectively,
Printed circuit board.
복수의 코어 절연층, 복수의 프라이머층, 및 복수의 코어 배선층을 포함하는 코어리스 기판;
상기 코어리스 기판의 양면 각각의 적어도 일부를 덮는 빌드업 절연층; 및
상기 빌드업 절연층의 적어도 일면 상에 배치된 빌드업 배선층; 을 포함하며,
상기 코어 절연층 각각은 상기 프라이머층 각각보다 두꺼우며,
상기 복수의 프라이머층 중 적어도 하나는 상기 복수의 코어 절연층 사이에 배치되며, 다른 적어도 하나는 상기 복수의 코어 절연층 중 최상측의 코어 절연층 및 최하측의 코어 절연층 중 적어도 하나와 상기 빌드업 절연층 사이에 배치된,
인쇄회로기판.A coreless substrate including a plurality of core insulating layers, a plurality of primer layers, and a plurality of core wiring layers;
A build-up insulating layer covering at least a portion of each of both surfaces of the coreless substrate; And
A build-up wiring layer disposed on at least one surface of the build-up insulating layer; Including,
Each of the core insulating layers is thicker than each of the primer layers,
At least one of the plurality of primer layers is disposed between the plurality of core insulating layers, and the other at least one is at least one of an uppermost core insulating layer and a lowermost core insulating layer among the plurality of core insulating layers and the build Arranged between the up insulating layer,
Printed circuit board.

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