KR20210025036A

KR20210025036A - Sense Amplifier Driving Device

Info

Publication number: KR20210025036A
Application number: KR1020210026657A
Authority: KR
Inventors: 정덕주
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2016-11-21
Filing date: 2021-02-26
Publication date: 2021-03-08
Also published as: KR102319710B1

Abstract

According to an embodiment of the present invention, provided is a sense amplifier driving device, in a semiconductor memory device, which comprises: a memory cell; a precharge element including a sense amplifier connected to the memory cell through a bit line and configured to detect and amplify a signal of the bit line, wherein the sense amplifier receives a first control signal and is turned on or turned off according to read control voltage; and a transistor output unit outputting output voltage according to the signal of the bit line when the precharge element is turned off.

Description

센스 앰프 구동 장치{Sense Amplifier Driving Device}Sense Amplifier Driving Device

본 발명은 센스 앰프 구동 장치에 관한 것으로, 보다 자세하게는 외부 전원전압(VDD)의 레벨이 낮은 경우에도 센싱이 가능한 인버터 타입의 센스 앰프 구동 장치에 관한 것이다.The present invention relates to a sense amplifier driving apparatus, and more particularly, to an inverter-type sense amplifier driving apparatus capable of sensing even when the level of the external power supply voltage (VDD) is low.

반도체 장치, 특히 메모리는 메모리 셀 및 다수의 데이터 입출력 라인을 구비하여 데이터의 입출력 동작을 수행한다. 데이터가 이동하는 상기 데이터 입출력 라인에는 비트 라인, 로컬 입출력 라인 및 글로벌 입출력 라인 등이 존재한다. 상기 데이터 입출력 라인을 통해 데이터가 입출력되는 경로는 상당히 길고 전기적으로 연결되는 상기 데이터 입출력 라인 간의 로드(laod)가 서로 다르므로, 반도체 메모리 장치는 원활한 데이터 전송을 위해 데이터의 증폭을 위한 센스 앰프를 구비한다.A semiconductor device, particularly a memory, includes a memory cell and a plurality of data input/output lines to perform data input/output operations. A bit line, a local input/output line, and a global input/output line exist in the data input/output line through which data moves. Since the path through which data is input/output through the data input/output line is quite long and the loads between the data input/output lines electrically connected are different, the semiconductor memory device is provided with a sense amplifier for amplifying data for smooth data transmission. do.

최근, 반도체 제조 기술의 미세화가 진행하고, 거기에 따른 집적회로의 소형화에 의해 동작 전압인 VDD도 계속 낮아지게 된다. 즉, ㎛공정에서는 VDD 전압 레벨이 약 1.2V 이상이지만, ㎚공정에서는 VDD 전압이 1.0V 또는 0.8V 이하 등으로 낮다. OTP(One Time Program)의 경우 프로그램된 셀을 읽기 위해서 인버터 형의 센스 앰프를 사용하는데 전원전압이 계속 낮아짐에 따라서 프로그램된 셀(Cell)의 저항값도 계속 낮게 제어해야만 인버터 형의 센스 앰프를 사용해서 읽기 동작을 수행할 수 있다.In recent years, the miniaturization of semiconductor manufacturing technology has progressed, and due to the miniaturization of integrated circuits accordingly, the operating voltage VDD continues to decrease. That is, the VDD voltage level is about 1.2V or more in the µm process, but the VDD voltage is as low as 1.0V or 0.8V or less in the nm process. In the case of OTP (One Time Program), an inverter-type sense amplifier is used to read the programmed cell. As the power supply voltage continues to decrease, the resistance value of the programmed cell must be kept low so that the inverter-type sense amplifier is used. So, you can perform a read operation.

도 1은 일반적으로 사용되는 인버터 형의 센스 앰프를 나타낸 것이다. OTP 셀이 프로그램되면 OTP 셀은 비트 라인(Bit Line)과 접지전압(VSS) 사이에 저항처럼 동작하게 된다. 프로그램된 셀의 읽기 동작은 PCG_ENB 신호에 의해서 비트 라인이 전원전압 레벨(VDD)로 프리차지된 후에 OTP 셀의 저항을 통해서 천천히 디스차지된다. 이때, READ_EN이 하이로 인에이블되어 MP1 및 MN1이 턴온(turn-on) 상태가 된다. 그리고 비트 라인 레벨이 최소한 VDD - Vth(pmos MP2 threshold voltage)보다 낮을 때 MP2가 턴온 상태가 되어 Dout 출력은 하이 상태로 센싱하게 된다.1 shows a generally used inverter type sense amplifier. When the OTP cell is programmed, the OTP cell acts like a resistor between the bit line and the ground voltage (VSS). The read operation of the programmed cell is slowly discharged through the resistance of the OTP cell after the bit line is precharged to the power supply voltage level (VDD) by the PCG_ENB signal. At this time, READ_EN is enabled high so that MP1 and MN1 are turned on. And when the bit line level is at least lower than VDD-Vth (pmos MP2 threshold voltage), MP2 is turned on and the Dout output is sensed as high.

반도체 공정 기술이 소형화됨에 따라 전원전압(VDD)레벨도 계속 낮아지므로, 인버터형을 이용해서 센스하기 위해서는 비트 라인의 전압 레벨도 VDD - Vth(pmos MP2)보다 낮아야만 가능하다. 예를 들어, VDD=1.5V, Vth=0.5V일 경우에는 비트 라인의 전압이 1.0V 이하만 되어도 센스 가능했지만, VDD=1.0V, Vth=0.5V일 경우에는 비트 라인의 전압이 0.5V 이하가 되어야만 센스 가능하다. As the semiconductor process technology is miniaturized, the power supply voltage (VDD) level continues to decrease. Therefore, the voltage level of the bit line must be lower than VDD-Vth (pmos MP2) in order to sense using an inverter type. For example, when VDD=1.5V and Vth=0.5V, it is possible to sense even if the voltage of the bit line is 1.0V or less, but when VDD=1.0V and Vth=0.5V, the voltage of the bitline is 0.5V or less. It is only possible to sense it.

결국, 프로그램된 셀의 저항값이 계속 작아져야 되는데, OTP 셀의 프로그램 특성은 공정이 소형화됨에 따라서 같이 낮아지는 요소는 아니다. 따라서 기존 방식의 인버터형 센스 앰프만으로는 공정이 소형화됨에 따라서 계속하여 사용하는 데에는 한계가 있다. 다시말해, 센스 앰프가 읽기 동작을 수행하기 위해서는 OTP 메모리 셀에서 프로그래밍 된 셀의 저항이 낮아야 하지만, 저항을 낮추도록 메모리 셀을 구성하는 것이 어렵고, 따라서 동작 전압이 계속 낮아짐에 따라 안정적으로 센싱동작을 수행하는 것이 쉽지 않았다.Eventually, the resistance value of the programmed cell must be continuously decreased, but the program characteristic of the OTP cell is not a factor that decreases as the process becomes smaller. Therefore, the conventional inverter-type sense amplifier alone has limitations in its continued use as the process becomes smaller. In other words, in order for the sense amplifier to perform a read operation, the resistance of the cell programmed in the OTP memory cell must be low, but it is difficult to configure the memory cell to lower the resistance. It wasn't easy to practice.

미국 등록특허 6480037호US Patent No. 6480037 한국 공개특허 2012-0131470호Korean Patent Application Publication No. 2012-0131470

본 발명의 목적은 상기의 문제점을 감안하여 이루어진 것으로, 센스 앰프의 동작 전압이 낮아져도 센스 가능한 인버터형 센스 앰프 구동 장치를 제공함에 있다.An object of the present invention has been made in view of the above problems, and is to provide an inverter type sense amplifier driving apparatus capable of sensing even when the operating voltage of the sense amplifier is lowered.

본 발명의 특징에 따르면, 메모리 셀; 상기 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인의 신호를 검출하여 증폭시키는 센스 앰프; 및 제1 공급전압을 입력받아 더 큰 레벨의 제1 동작전압을 생성하여 프리차지 소자 및 트랜지스터 출력부로 공급하는 전압생성부를 포함하고, 상기 센스 앰프는, 읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 상기 프리차지 소자; 상기 프리차지 소자가 턴-오프일때 상기 비트라인의 신호에 따라 출력 전압을 출력하는 상기 트랜지스터 출력부를 포함하고, 상기 읽기 컨트롤 신호는 제1 레벨시프터를 통해 제1 공급전압을 읽기 컨트롤 전압으로 변환하고, 상기 읽기 컨트롤 전압은 상기 프리차지 소자의 게이트로 공급되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.According to a feature of the present invention, a memory cell; A sense amplifier connected to the memory cell through a bit line and detecting and amplifying a signal of the bit line; And a voltage generator receiving the first supply voltage to generate a first operating voltage of a higher level and supplying it to the precharge element and the transistor output unit, wherein the sense amplifier is turned on or turned on according to a read control signal. The precharge element turned off; And the transistor output unit for outputting an output voltage according to a signal of the bit line when the precharge element is turned off, and the read control signal converts a first supply voltage into a read control voltage through a first level shifter, and And the read control voltage is supplied to the gate of the precharge device.

상기 제1 동작 전압은 상기 프리차지 소자의 소스 및 상기 트랜지스터 출력부의 풀업 소자의 소스와 연결된다.The first operating voltage is connected to a source of the precharge device and a source of a pull-up device of the transistor output unit.

상기 트랜지스터 출력부는 풀업 소자 및 풀 다운 소자를 포함하며, 상기 풀업 소자 및 상기 풀다운 소자는 직렬 연결되어 상기 제1 동작 전압 및 그라운드 전압과 연결된다. The transistor output unit includes a pull-up device and a pull-down device, and the pull-up device and the pull-down device are connected in series to be connected to the first operating voltage and the ground voltage.

상기 트랜지스터 출력부는 상기 비트라인의 신호에 따라 상기 제1 동작 전압 또는 그라운드 전압을 제2 레벨시프터로 출력한다.The transistor output unit outputs the first operating voltage or the ground voltage to a second level shifter according to the signal of the bit line.

상기 제2 레벨시프터는 상기 트랜지스터 출력부의 출력 전압에 따라 제1 공급전압 또는 그라운드 전압을 출력한다.The second level shifter outputs a first supply voltage or a ground voltage according to an output voltage of the transistor output unit.

상기 읽기 컨트롤 전압이 상기 제1 공급전압보다 더 큰 전압 레벨이다.The read control voltage is a voltage level greater than the first supply voltage.

상기 읽기 컨트롤 전압과 상기 제1 동작전압은 동일한 전압 레벨이다.The read control voltage and the first operating voltage are at the same voltage level.

상기 메모리 셀이 프로그램되면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 그라운드 레벨로 디스차지된다.When the memory cell is programmed, the voltage of the bit line connected to the memory cell is discharged to a ground level by the read control voltage.

상기 메모리 셀이 프로그램되지 않았으면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 제1 동작 전압으로 차지된다.When the memory cell is not programmed, the voltage of the bit line connected to the memory cell is charged as a first operating voltage by the read control voltage.

상기 센스 앰프 및 상기 제2 레벨시프터는 제1 동작전압으로 동작 가능한 트랜지스터로 구성된다.The sense amplifier and the second level shifter are composed of transistors capable of operating with a first operating voltage.

상기 제1 동작 전압은 2V 전압이고, 상기 제1 공급전압은 1.5V 이하이다.The first operating voltage is a 2V voltage, and the first supply voltage is 1.5V or less.

본 발명의 다른 특징에 따르면, 비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법에 있어서, 전압 생성부로부터 제1 공급전압보다 높은 제1 동작 전압을 센스앰프가 공급받아 상기 비트 라인을 프리차지(pre-charge)시키는 단계; 읽기 컨트롤 신호를 기초로 제1 레벨시프터에서 변환 공급되는 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작 전압의 공급을 중지시키는 단계; 상기 센스 앰프가 상기 비트라인의 신호를 검출하는 단계; 및 상기 비트라인의 신호에 기초하여 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 감지방법을 제공한다.According to another feature of the present invention, in a method of detecting a one time programmable (OTP) memory cell connected to a bit line, a sense amplifier is supplied with a first operating voltage higher than a first supply voltage from a voltage generator to the bit line. Pre-charging (pre-charge); Stopping supply of a first operating voltage supplied to the bit line by a read control voltage converted and supplied from a first level shifter based on a read control signal; Detecting, by the sense amplifier, the signal of the bit line; And outputting the first operating voltage or ground voltage to a second level shifter based on the signal of the bit line.

상기 센스 앰프가, 상기 제1 동작전압을 공급받는 프리차지 소자; 및 상기 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 트랜지스터 출력부를 포함하여 수행한다.The sense amplifier may include a precharge element to which the first operating voltage is supplied; And a transistor output unit that outputs the first operating voltage or ground voltage to the second level shifter.

상기 트랜지스터 출력부가, 직렬 연결된 풀 업 소자 및 풀다운 소자를 포함하며, 상기 풀 업 소자와 풀 다운 소자는, 상기 제1 동작전압 라인과 그라운드 전압라인 사이에 연결되어 수행한다.The transistor output unit includes a pull-up element and a pull-down element connected in series, and the pull-up element and the pull-down element are connected between the first operating voltage line and a ground voltage line to be performed.

상기 제1 동작전압 또는 그라운드 전압에 따라 상기 제2 레벨시프트가 상기 제1 공급전압 또는 그라운드 전압을 출력하는 단계를 더 포함한다.And outputting the first supply voltage or ground voltage by the second level shift according to the first operating voltage or the ground voltage.

상기 프라차지 소자의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자를 턴 온 또는 턴 오프 하는 단계; 및 상기 프리차지 소자가 턴 오프일 때 상기 비트라인 신호에 따라 출력전압을 출력하는 단계를 더 포함한다.Turning on or off the precharge device according to the read control voltage supplied to the gate of the precharge device; And outputting an output voltage according to the bit line signal when the precharge element is turned off.

상기 메모리 셀이 프로그램 된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압을 그라운드 레벨로 디스차징한다.When the memory cell is programmed, the voltage of the bit line is discharged to a ground level by the read control voltage.

상기 메모리 셀이 미프로그램된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압이 상기 제1 동작전압으로 유지된다.When the memory cell is not programmed, the voltage of the bit line is maintained as the first operating voltage by the read control voltage.

상기 제1 공급전압은 1.5V 이하이고, 상기 제1 동작전압은 2V 이다.The first supply voltage is 1.5V or less, and the first operating voltage is 2V.

상기 읽기 컨트롤 전압과 상기 제1 동작 전압은 서로 동일한 레벨이다.The read control voltage and the first operating voltage are at the same level.

본 발명은 낮은 동작 전압을 센싱하는 센스 앰프 구동 장치를 통해 센스 앰프의 센스 마진을 보장할 수 있는 이점이 있다.The present invention has an advantage of ensuring a sense margin of the sense amplifier through a sense amplifier driving device that senses a low operating voltage.

도 1은 종래 기술에 따른 센스 앰프를 나타내는 회로도이다.
도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 회로도이다.
도 3은 발명의 실시예에 따른 바이어스 전류 생성부의 회로도이다.
도 4는 발명의 실시예에 따른 셀 어레이의 회로도이다.
도 5는 발명의 실시예에 따른 센스 앰프의 회로도이다.
도 6은 발명의 실시예에 따른 래치 회로의 회로도이다.1 is a circuit diagram showing a sense amplifier according to the prior art.
2 is a circuit diagram showing the configuration of a sense amplifier driving apparatus according to an embodiment of the present invention.
3 is a circuit diagram of a bias current generator according to an embodiment of the present invention.
4 is a circuit diagram of a cell array according to an embodiment of the present invention.
5 is a circuit diagram of a sense amplifier according to an embodiment of the present invention.
6 is a circuit diagram of a latch circuit according to an embodiment of the present invention.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.It should be noted that the technical terms used in the present invention are only used to describe specific embodiments, and are not intended to limit the present invention. In addition, the technical terms used in the present invention should be interpreted as generally understood by those of ordinary skill in the technical field to which the present invention belongs, unless otherwise defined in the present invention, and is excessively comprehensive. It should not be construed as a human meaning or an excessively reduced meaning. In addition, when a technical term used in the present invention is an incorrect technical term that does not accurately express the spirit of the present invention, it should be replaced with a technical term that can be correctly understood by those skilled in the art. In addition, general terms used in the present invention should be interpreted as defined in the dictionary or according to the context before and after, and should not be interpreted as an excessively reduced meaning.

또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.In addition, the singular expression used in the present invention includes a plurality of expressions unless the context clearly indicates otherwise. In the present invention, terms such as “consisting of” or “comprising” should not be construed as necessarily including all of the various elements or various steps described in the invention, and some of the elements or some steps are included. It should be interpreted that it may not be, or may further include additional components or steps.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of the reference numerals, and redundant descriptions thereof will be omitted.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.In addition, in describing the present invention, when it is determined that a detailed description of a related known technology may obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, it should be noted that the accompanying drawings are only for easily understanding the spirit of the present invention and should not be construed as limiting the spirit of the present invention by the accompanying drawings.

도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 회로도이다. 발명의 실시예에 따른 센스 앰프 구동 장치는 제어부(50), 제1 레벨 시프터(70), 바이어스 전류 회로(100), 셀 어레이(200), 센스 앰프(300), 제2 레벨 시프터(400) 및 래치 회로(500)를 포함한다.2 is a circuit diagram showing the configuration of a sense amplifier driving apparatus according to an embodiment of the present invention. The sense amplifier driving apparatus according to an embodiment of the present invention includes a control unit 50, a first level shifter 70, a bias current circuit 100, a cell array 200, a sense amplifier 300, and a second level shifter 400. And a latch circuit 500.

제어부(50)는 읽기 컨트롤 신호를 수신하여 그 출력을 제1 레벨시프터(70)로 전달한다. 읽기 컨트롤 신호는 제1 레벨시프터(70)를 통해 읽기 컨트롤 전압으로 변환되고, 읽기 컨트롤 전압은 센스 앰프(300) 내에 포함되는 프리차지 소자로 공급된다.The controller 50 receives the read control signal and transmits the output to the first level shifter 70. The read control signal is converted into a read control voltage through the first level shifter 70, and the read control voltage is supplied to a precharge element included in the sense amplifier 300.

제1 레벨시프터(70)는 특정 전압 레벨의 신호를 필요한 전압의 레벨로 바꾸어 주는 것으로, 제1 레벨시프터(70)의 출력은 센스 앰프(300)에서 프리차지 소자인 피모스 트랜지스터(MP2; 도 5 참조)의 게이트와 연결된다. 제1 레벨 시프터(70)는 읽기 컨트롤 전압을 센스 앰프(300)로 공급한다.The first level shifter 70 converts a signal of a specific voltage level to a required voltage level, and the output of the first level shifter 70 is a PMOS transistor MP2, which is a precharge element in the sense amplifier 300; 5). The first level shifter 70 supplies a read control voltage to the sense amplifier 300.

제1 제어 신호 및 읽기 컨트롤 전압은 모두 프리차지 소자의 게이트로 입력되며, 읽기 컨트롤 전압이 제1 제어 신호보다 더 큰 전압 레벨이다.Both the first control signal and the read control voltage are input to the gate of the precharge device, and the read control voltage is a voltage level higher than that of the first control signal.

바이어스 전류 회로(100)는 바이어스 전류를 생성하여 셀 어레이(200)에 공급하는 것으로 수십 nA의 전류를 생성하여 셀 어레이(200)에 공급할 수 있다. 셀 어레이(200)는 일반적으로 그물 모양으로 연결되어 있는 워드라인과 비트 라인에 많은 셀들이 각각 접속되어 있는 구조이다.The bias current circuit 100 generates a bias current and supplies it to the cell array 200, and may generate a current of several tens nA and supply it to the cell array 200. The cell array 200 has a structure in which many cells are connected to a word line and a bit line, which are generally connected in a net shape.

이러한 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드(read)하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로 및 다수의 센스 앰프 등의 주변 회로 등을 포함한다.Such a semiconductor memory device is for storing data in a plurality of memory cells or reading stored data, and includes a plurality of bit lines and a plurality of word lines, a circuit for selecting the bit lines and word lines, and a plurality of It includes peripheral circuits such as sense amplifiers and the like.

셀 어레이(200)의 단위 셀은 하나의 스위칭 소자와 하나의 커패시터를 포함할 수 있다. 여기서, 스위칭 소자는 비트 라인과 커패시터 사이에 연결되어 워드라인에 따라 선택적으로 스위칭 동작한다.The unit cell of the cell array 200 may include one switching element and one capacitor. Here, the switching element is connected between the bit line and the capacitor to selectively switch according to the word line.

단위 셀인 메모리 셀이 프로그램되면, 제1 제어 신호에 의해 메모리 셀과 연결된 비트 라인의 전압은 그라운드 레벨로 디스차지되고, 메모리 셀이 프로그램되지 않았으면, 제1 제어 신호에 의해 메모리 셀과 연결된 비트 라인의 전압은 제1 동작 전압으로 차지된다.When a memory cell, which is a unit cell, is programmed, the voltage of the bit line connected to the memory cell is discharged to the ground level by a first control signal, and if the memory cell is not programmed, the bit line connected to the memory cell by the first control signal The voltage of is charged as the first operating voltage.

센스 앰프는 제1 제어 신호 PCG_ENB를 입력받으며, 읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 프리차지 소자 MP2 및 프리차지 소자가 턴-오프일 때 비트라인의 신호에 따라 출력 전압을 출력하는 트랜지스터 출력부(MP3, MN3)를 포함한다. 이에 대해서는 도 5를 참조하여 후술한다.The sense amplifier receives the first control signal PCG_ENB, and outputs an output voltage according to the signal of the bit line when the precharge element MP2 is turned on or off according to the read control signal and the precharge element is turned off. Transistor outputs MP3 and MN3 are included. This will be described later with reference to FIG. 5.

제2 레벨 시프터(400)는 센스 앰프(300)를 이용해서 센싱 동작이 이루어지면 더 이상 2.0V 전압으로 트랜지스터를 제어하지 않아도 되므로, 센스 앰프와 연결되는 트랜지스터는 2.0V 전압보다 낮은 동작 전압인 VDD 전압을 사용한다. Since the second level shifter 400 does not need to control the transistor with a voltage of 2.0V any more when the sensing operation is performed using the sense amplifier 300, the transistor connected to the sense amplifier is VDD, which is an operating voltage lower than the 2.0V voltage. Use voltage.

센스 앰프(300) 및 제2 레벨시프터(400)는 2.0V, 즉 제1 동작 전압으로 동작 가능한 트랜지스터로 구성될 수 있다.The sense amplifier 300 and the second level shifter 400 may be composed of a transistor capable of operating at 2.0V, that is, a first operating voltage.

센스 앰프(300) 다음 단부터 제1 공급 전압 VDD를 사용하기 위해서 제1 동작전압인 2.0V를 제1 공급전압 VDD로 변환시켜주는 제2 레 시프터(400)가 필요한데 본 발명에서는 일반적인 레벨 시프터보다 적은 면적을 차지하는 2개의 트랜지스터를 사용함으로써 레이아웃(layout) 면적을 감소시킬 수 있다.In order to use the first supply voltage VDD from the next stage of the sense amplifier 300, a second regulator 400 that converts 2.0V, which is the first operating voltage, to the first supply voltage VDD, is required. By using two transistors occupying a small area, a layout area can be reduced.

센스 앰프(300)는 셀 어레이와 비트라인을 통해 연결되고, 신호 라인 상의 신호를 검출하여 증폭시킨다. 센스 앰프(300)는 프리차지 소자 및 트랜지스터 출력부로 이뤄진다. 상기 프리차지 소자는 제1 도전형의 MP2 트랜지스터, 상기 트랜지스터 출력부는 제1 도전형의 MP3 트랜지스터 및 제2 도전형의 MN3 트랜지스터로 구성된다. 자세하게는 상기 MP3 트랜지스터는 P형 트랜지스터이고, MP3의 드레인은 MN3의 드레인과 연결되며 MP3의 소스는 동작 전압과 연결되고, MP3의 게이트는 비트라인과 연결된다.The sense amplifier 300 is connected through a cell array and a bit line, and detects and amplifies a signal on a signal line. The sense amplifier 300 includes a precharge element and a transistor output unit. The precharge device includes an MP2 transistor of a first conductivity type, and the transistor output portion includes an MP3 transistor of a first conductivity type and an MN3 transistor of a second conductivity type. In detail, the MP3 transistor is a P-type transistor, the drain of MP3 is connected to the drain of MN3, the source of MP3 is connected to the operating voltage, and the gate of MP3 is connected to the bit line.

또한, MN3는 N형 트랜지스터이고, MN3의 드레인은 MP3의 드레인과 연결되며 MN3의 소스는 접지되며, MN3의 게이트는 비트라인과 연결된다.Further, MN3 is an N-type transistor, the drain of MN3 is connected to the drain of MP3, the source of MN3 is grounded, and the gate of MN3 is connected to the bit line.

또한, MP2는 P형 트랜지스터이고, MP2의 드레인은 비트 라인과 연결되고, MP2의 소스는 동작 전압과 연결되며, MP2의 게이트는 제1 레벨 시프터 및 제1 제어신호 PCG_ENB와 연결된다.Further, MP2 is a P-type transistor, a drain of MP2 is connected to a bit line, a source of MP2 is connected to an operating voltage, and a gate of MP2 is connected to a first level shifter and a first control signal PCG_ENB.

센스 앰프(300)에 포함되는 MP2, MP3, 및 MN3 트랜지스터는 중간전압(Medium voltage) 트랜지스터로 구성되며, 센스 앰프(300)에 인가되는 동작 전압은 2V일 수 있다.The MP2, MP3, and MN3 transistors included in the sense amplifier 300 are composed of medium voltage transistors, and the operating voltage applied to the sense amplifier 300 may be 2V.

제2 레벨 시프터(400)는 제1 도전형의 MP4 트랜지스터 및 제2 도전형의 MN4 트랜지스터를 포함하고, MN4 트랜지스터의 드레인은 MP5 트랜지스터의 드레인과 연결되고, MN4 트랜지스터의 소스는 접지와 연결된다. 또한, MP5 트랜지스터 및 MN4 트랜지스터의 게이트는 센스 앰프(300)의 출력단자와 연결된다.The second level shifter 400 includes an MP4 transistor of a first conductivity type and an MN4 transistor of a second conductivity type. The drain of the MN4 transistor is connected to the drain of the MP5 transistor, and the source of the MN4 transistor is connected to the ground. Further, the gates of the MP5 transistor and the MN4 transistor are connected to the output terminal of the sense amplifier 300.

래치 회로(500)는 반도체 회로 중 데이터를 일정구간 동안 유지하는 회로를 의미한다. 래치 회로(500)는 입력된 데이터가 로우 레벨의 데이터이면 새로운 데이터가 입력되기 전까지는 로우 레벨의 데이터를 유지 및 출력하고, 입력된 데이터가 하이 레벨의 데이터이면 새로운 데이터가 입력되기 전까지 하이 레벨의 데이터를 유지 및 출력한다.The latch circuit 500 refers to a circuit that retains data for a predetermined period of semiconductor circuits. If the input data is low-level data, the latch circuit 500 maintains and outputs low-level data until new data is input. If the input data is high-level data, the latch circuit 500 maintains and outputs the high-level data until new data is input. Maintain and print data.

도 3은 발명의 실시예에 따른 바이어스 전류 생성부의 회로도이다. 바이어스 전류 생성부는 동작 전압 VDD와 연결되는 트랜지스터 및 접지전압(VSS)과 연결되는 트랜지스터를 포함할 수 있다.3 is a circuit diagram of a bias current generator according to an embodiment of the present invention. The bias current generator may include a transistor connected to the operating voltage VDD and a transistor connected to the ground voltage VSS.

도 4는 발명의 실시예에 따른 셀 어레이의 회로도이다. 셀 어레이는 비트 라인과 연결되어 읽기 및 쓰기 동작에 필요한 신호를 수신할 수 있으며, OTP에 필요한 비트(bit)수만큼 어레이하여 구성할 수 있다.4 is a circuit diagram of a cell array according to an embodiment of the present invention. The cell array is connected to a bit line to receive signals required for read and write operations, and can be configured by arraying as many bits as required for OTP.

도 5는 발명의 실시예에 따른 센스 앰프의 회로도이다. 본 발명에서는 센싱과 관련된 영역의 소자들을 MV 트랜지스터(공급전압 VDD보다 높은 Medium Voltage에서 사용 가능한 트랜지스터)로 구성하여 센싱하고, 센싱이 완료된 이후의 영역에서는 다시 LV 트랜지스터(low voltage에서 사용 가능한 트랜지스터)를 사용하도록 하였다.5 is a circuit diagram of a sense amplifier according to an embodiment of the present invention. In the present invention, elements in the sensing-related region are configured as MV transistors (transistors usable at medium voltage higher than the supply voltage VDD) and sensed, and LV transistors (transistors usable at low voltage) are again used in the region after sensing is completed. I was supposed to use it.

본 발명의 실시예에서 언급하는 MV 및 LV는 어플리케이션 및 산업 등에 따라 다르게 정의되는 범위이며, 특정 값으로 한정되는 것은 아니다. 마찬가지로 본 발명의 실시예에서 사용되는 2.0V 전압은 공급전압 VDD 보다 높은 전압의 일 예일 뿐이고, 센싱 부분에 보다 높은 전압을 사용하여 OTP 셀을 리드하는 경우를 포함한다.MV and LV mentioned in the embodiments of the present invention are ranges defined differently according to applications and industries, and are not limited to specific values. Likewise, the 2.0V voltage used in the embodiment of the present invention is only an example of a voltage higher than the supply voltage VDD, and includes a case in which the OTP cell is read by using a higher voltage for the sensing portion.

도 5에 도시된 바와 같이, 프리차지 소자(MP2) 및 트랜지스터 출력부(MP3, MN3)는 전압 생성부로부터 제1 동작전압(V2V)을 공급받으며, 제1 동작 전압은 프리차지 소자 MP2 및 트랜지스터 출력부(MP3, MN3)의 소스와 연결된다. 전압 생성부는 제1 공급전압 VDD을 입력받아 제1 동작전압(V2V)을 생성하여 센스 앰프(300)로 공급한다. 제1 동작전압(V2V)은 제1 공급전압(VDD)보다 높은 전압 레벨인 것이 바람직하다. 예를 들어, 제1 동작전압(V2V)은 2V이고, 제1 공급전압(VDD)은 1.5V 이하이다.As shown in FIG. 5, the precharge element MP2 and the transistor output units MP3 and MN3 receive a first operating voltage V2V from the voltage generator, and the first operating voltage is the precharge element MP2 and the transistor. It is connected to the source of the output units MP3 and MN3. The voltage generator receives the first supply voltage VDD, generates a first operating voltage V2V, and supplies it to the sense amplifier 300. It is preferable that the first operating voltage V2V is at a higher voltage level than the first supply voltage VDD. For example, the first operating voltage V2V is 2V, and the first supply voltage VDD is 1.5V or less.

또한, 트랜지스터 출력부(MP3, MN3)는 풀업 소자 MP3 및 풀 다운 소자 MN3를 포함하며, 풀업 소자 MP3 및 풀다운 소자 MN3는 직렬 연결되어 제1 동작전압 및 그라운드 전압과 연결된다. 여기서 풀업 소자 MP3는 P형 트랜지스터로 구성되고, 풀다운 소자 MN3는 N형 트랜지스터로 구성된다.Further, the transistor output units MP3 and MN3 include a pull-up element MP3 and a pull-down element MN3, and the pull-up element MP3 and the pull-down element MN3 are connected in series to be connected to a first operating voltage and a ground voltage. Here, the pull-up element MP3 is composed of a P-type transistor, and the pull-down element MN3 is composed of an N-type transistor.

또한, 트랜지스터 출력부(MP3, MN3)는 비트라인의 신호에 따라 제1 동작전압 또는 그라운드 전압을 제2 레벨시프터(400)로 출력하고, 제2 레벨시프터(400)는 트랜지스터 출력부(MP3, MN3)의 출력 전압에 따라 제1 공급전압(VDD) 또는 그라운드 전압을 출력한다.In addition, the transistor output units MP3 and MN3 output a first operating voltage or a ground voltage to the second level shifter 400 according to a signal of a bit line, and the second level shifter 400 is a transistor output unit MP3, The first supply voltage VDD or the ground voltage is output according to the output voltage of MN3).

본 발명의 센싱 동작은 동작전압 2.0V를 사용하기 때문에, 도 5의 전압 생성부(Voltage Generator)에서 공급전압 VDD 전압을 2.0V로 승압시키거나, 혹은 2.0V보다 높은 전압을 드랍(drop)시켜 결과적으로 2.0V의 전압을 센스 앰프(300)의 트랜지스터에 공급한다.Since the sensing operation of the present invention uses an operating voltage of 2.0V, the voltage generator of FIG. 5 raises the supply voltage VDD to 2.0V, or drops a voltage higher than 2.0V. As a result, a voltage of 2.0V is supplied to the transistor of the sense amplifier 300.

센스 앰프(300)와 관련된 제어 신호들도 공급전압 VDD 전압으로, 도 2의 제어부(CONTROL BLOCK)에서 공급전압 VDD로 신호들을 생성한 후에 제1 레벨시프터(70)를 통해서 2.0V로 변환시켜서 센스 앰프의 동작 신호로 사용한다.The control signals related to the sense amplifier 300 are also converted to 2.0V through the first level shifter 70 after generating the signals with the supply voltage VDD as the supply voltage VDD voltage, and the control block in FIG. 2 to sense them. It is used as an operation signal of an amplifier.

도 5에서, 프로그램되지 않은 셀의 경우에는 제1 제어신호 PCG_ENB 신호에 의해서 2.0V로 비트 라인(Bit Line)이 프리차지(pre-charge)되어 있으므로 P형인 MP3 트랜지스터는 오프(off), N형인 MN3 트랜지스터는 온(on)되어서 트랜지스터 출력부는 VSS 가 출력되고 제2 레벨시프터 400 및 래치를 통해 출력 Dout은 로우(low) 상태가 된다. In FIG. 5, in the case of an unprogrammed cell, since the bit line is pre-charged to 2.0 V by the first control signal PCG_ENB signal, the P-type MP3 transistor is off and the N-type. Since the MN3 transistor is turned on, the transistor output unit outputs VSS, and the output Dout is in a low state through the second level shifter 400 and the latch.

프로그램된 셀의 경우에는 제1 제어신호 PCG_ENB에 의해 프리차지된 비트 라인의 전압이 프로그램된 셀을 통해서 천천히 VSS 레벨로 디스차지된다. 이때 비트 라인의 전압이 2.0V - MP3 트랜지스터의 Vth(=약 0.5V)정도까지 디스차지되면, MP3 트랜지스터가 턴온(turn on)되어서 Dout은 하이 상태가 된다. 위와 같이 공급전압 VDD 전압이 0.5V까지 낮아지더라도 본 고안의 센스 앰프는 2.0V를 사용해서 센싱 동작이 가능하므로 공급전압 레벨이 낮아지더라도 정확한 읽기 동작을 수행할 수 있다.In the case of the programmed cell, the voltage of the bit line precharged by the first control signal PCG_ENB is slowly discharged to the VSS level through the programmed cell. At this time, when the voltage of the bit line is discharged to about 2.0V-Vth (= about 0.5V) of the MP3 transistor, the MP3 transistor is turned on and Dout becomes high. As described above, even if the supply voltage VDD voltage is lowered to 0.5V, the sense amplifier of the present invention can perform sensing operation using 2.0V, so that even if the supply voltage level is lowered, accurate read operation can be performed.

트랜지스터 출력부인 MP3 및 MN3 트랜지스터를 이용해서 센싱 동작이 이루어지면 다음 단의 트랜지스터는 2.0V 전압보다 낮은 전압으로 동작 가능하므로 2.0V 전압으로 트랜지스터를 제어하지 않아도 된다. 즉, MP3 및 MN3 트랜지스터 다음 단의 트랜지스터는 동작전압 2.0V 전압보다 낮은 공급전압 VDD 전압을 사용할 수 있다.When the sensing operation is performed using the transistor outputs MP3 and MN3 transistors, the next transistor can operate with a voltage lower than 2.0V, so it is not necessary to control the transistor with a voltage of 2.0V. That is, the transistors next to the MP3 and MN3 transistors may use a supply voltage VDD lower than an operating voltage of 2.0V.

MP3 및 MN3 트랜지스터 다음 단부터 공급전압 VDD를 사용하기 위해서 2.0V를 VDD로 변환시켜주는 레벨 시프터가 필요한데 본 발명에서는 MP4와 MN4 트랜지스터를 사용함으로써 레이아웃 면적을 줄일 수 있도록 하였다.In order to use the supply voltage VDD from the next stage of the MP3 and MN3 transistors, a level shifter that converts 2.0V to VDD is required. In the present invention, the layout area can be reduced by using the MP4 and MN4 transistors.

즉, MP4 및 MN4 트랜지스터를 MV 트랜지스터로 구성하여 MP4와 MN4 트랜지스터의 게이트에 2.0V 전압이 인가되어도 트랜지스터가 파괴되지 않도록 하였고, MP4 트랜지스터의 소스에는 공급전압 VDD 전압을 인가해서 2.0V 전압이 2.0V보다 낮은 VDD 전압으로 레벨 시프트될 수 있다. In other words, the MP4 and MN4 transistors are composed of MV transistors so that the transistors are not destroyed even when a 2.0V voltage is applied to the gates of the MP4 and MN4 transistors, and the supply voltage VDD is applied to the source of the MP4 transistor so that the 2.0V voltage becomes 2.0V. It can be level shifted to a lower VDD voltage.

2.0V 전압을 이용하여 센싱 완료된 결과는 래치회로(500)의 READ_EN 신호가 하이인 구간에서 래치되어 Dout 신호를 출력하게 된다.The result of sensing completion using the 2.0V voltage is latched in a period in which the READ_EN signal of the latch circuit 500 is high, thereby outputting a Dout signal.

제2 레벨시프트(400)는 센스 앰프(300)의 출력 단자와 연결되며, MP4 트랜지스터의 드레인은 MN4 트랜지스터의 드레인과 연결되며, MP4 및 MN4 트랜지스터의 게이트는 센스 앰프(300)와 연결된다. 또한, MP4 트랜지스터의 소스에는 공급 전압 VDD 이 인가되고, MN4 트랜지스터의 소스는 접지전압이 연결된다. The second level shift 400 is connected to the output terminal of the sense amplifier 300, the drain of the MP4 transistor is connected to the drain of the MN4 transistor, and the gates of the MP4 and MN4 transistors are connected to the sense amplifier 300. Also, the supply voltage VDD is applied to the source of the MP4 transistor, and the ground voltage is connected to the source of the MN4 transistor.

MP4 및 MN4 트랜지스터는 MV 트랜지스터로 구성될 수 있으며, MP4 트랜지스터가 턴온되면 출력전압이 VDD이고, MN4 트랜지스터가 턴온되면 접지와 연결되므로 출력전압이 0V이다.The MP4 and MN4 transistors may be composed of MV transistors. When the MP4 transistor is turned on, the output voltage is VDD, and when the MN4 transistor is turned on, the output voltage is 0V because it is connected to ground.

본 발명은 도 5의 구성에 의하여 비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법을 제공할 수도 있다. 도 5를 참조하며 살펴보면, 먼저 센스 앰프(300)는 전압 생성부로부터 제1 공급전압(VDD)보다 높은 제1 동작전압(V2V)을 공급받게 되면 비트 라인을 프리차지(pre-charge)시키게 된다. The present invention may provide a method of detecting a one time programmable (OTP) memory cell connected to a bit line by the configuration of FIG. 5. Referring to FIG. 5, first, when the sense amplifier 300 is supplied with a first operating voltage V2V higher than the first supply voltage VDD from the voltage generator, it pre-charges the bit line. .

이 상태에서 제1 레벨시프터(70)가 읽기 컨트롤 신호를 읽기 컨트롤 전압으로 변환하여 센스 앰프(300)로 공급하게 되고, 그러면 상기 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작전압(V2V)은 공급이 중지된다. 즉 상기 프라차지 소자(MP2)의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자(MP2)는 턴 온 또는 턴 오프되며, 턴 오프 동작시 제1 동작전압(V2V)의 공급이 중지되는 것이다.In this state, the first level shifter 70 converts the read control signal into a read control voltage and supplies it to the sense amplifier 300, and then the first operating voltage V2V supplied to the bit line by the read control voltage. ) The supply is stopped. That is, the precharge element MP2 is turned on or off according to the read control voltage supplied to the gate of the precharge element MP2, and the supply of the first operating voltage V2V is stopped during the turn-off operation. will be.

이후, 상기 센스 앰프(300)는 상기 비트라인의 비트라인 신호를 검출하며, 상기한 상기 비트라인 신호에 기초하여 제2 레벨시프터(400)로 상기 제1 동작전압(V2V) 또는 그라운드 전압을 출력하게 된다. 그리고 제2 레벨시프트(400)는 상기 제1 동작전압 또는 그라운드 전압에 따라 상기 제1 공급전압(VDD) 또는 그라운드 전압을 출력한다. 여기서 상기 메모리 셀이 프로그램 된 경우라면, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압은 그라운드 레벨로 디스차징된다. 반면 상기 메모리 셀이 미프로그램된 경우에는, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압은 상기 제1 동작전압(V2V)으로 유지된다. 즉 메모리 셀의 프로그램 여부에 따라 비트라인 전압은 그라운드 레벨 또는 제1 동작전압 상태를 가지는 것이며, 따라서 비트라인의 전압 레벨에 기초하여 메모리 셀 상태를 감지할 수 있는 것이다.Thereafter, the sense amplifier 300 detects the bit line signal of the bit line, and outputs the first operating voltage (V2V) or the ground voltage to the second level shifter 400 based on the bit line signal. It is done. In addition, the second level shift 400 outputs the first supply voltage VDD or the ground voltage according to the first operating voltage or the ground voltage. Here, if the memory cell is programmed, the voltage of the bit line is discharged to a ground level by the read control voltage. On the other hand, when the memory cell is not programmed, the voltage of the bit line is maintained at the first operating voltage V2V by the read control voltage. That is, depending on whether the memory cell is programmed, the bit line voltage has a ground level or a first operating voltage state, and thus, the memory cell state can be detected based on the voltage level of the bit line.

도 6은 발명의 실시예에 따른 래치 회로의 회로도이다. 발명의 실시예에 따른 래치 회로는 저전압 트랜지스터(LV transister)를 사용하여 VDD 전압으로 제어하고, 센싱 결과인 Dout 신호를 래치한다.6 is a circuit diagram of a latch circuit according to an embodiment of the present invention. The latch circuit according to an embodiment of the present invention controls the voltage to VDD using a low voltage transistor (LV transister), and latches the Dout signal as a result of sensing.

상기와 같은 센스 앰프 구동 회로를 사용함으로써, 프로그램된 셀의 저항값이 크더라도, 비트 라인 전압이 2.0V - Pmos Vth(MP3) 이하만 되면 센싱 가능하도록 하여 센싱 마진(sensing margin)을 크게 확보할 수 있다.By using the sense amplifier driving circuit as described above, even if the resistance value of the programmed cell is large, sensing is possible if the bit line voltage is less than 2.0V-Pmos Vth (MP3), thereby securing a large sensing margin. I can.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다.Features, structures, effects, and the like described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong.

따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention. In addition, although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention pertains are illustrated above within the scope not departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that are not available are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

50: 제어부
70: 제1 레벨 시프터
100: 바이어스 전류 회로
200: 셀 어레이
300: 센스 앰프
400: 제2 레벨 시프터
500: 래치 회로50: control unit
70: first level shifter
100: bias current circuit
200: cell array
300: sense amplifier
400: second level shifter
500: latch circuit

Claims

반도체 메모리 장치에 있어서,
메모리 셀;
상기 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인의 신호를 검출하여 증폭시키는 센스 앰프; 및
제1 공급전압을 입력받아 더 큰 레벨의 제1 동작전압을 생성하여 프리차지 소자 및 트랜지스터 출력부로 공급하는 전압생성부를 포함하고,
상기 센스 앰프는,
읽기 컨트롤 신호에 따라 턴-온 또는 턴-오프되는 상기 프리차지 소자;
상기 프리차지 소자가 턴-오프일때 상기 비트라인의 신호에 따라 출력 전압을 출력하는 상기 트랜지스터 출력부를 포함하고,
상기 읽기 컨트롤 신호는 제1 레벨시프터를 통해 제1 공급전압을 읽기 컨트롤 전압으로 변환하고, 상기 읽기 컨트롤 전압은 상기 프리차지 소자의 게이트로 공급되는 것을 특징으로 하는 반도체 메모리 장치.In the semiconductor memory device,
Memory cells;
A sense amplifier connected to the memory cell through a bit line and detecting and amplifying a signal of the bit line; And
A voltage generator receiving the first supply voltage and generating a first operating voltage of a higher level and supplying it to the precharge element and the transistor output unit,
The sense amplifier,
The precharge element turned on or off according to a read control signal;
And the transistor output unit for outputting an output voltage according to a signal of the bit line when the precharge element is turned off,
Wherein the read control signal converts a first supply voltage into a read control voltage through a first level shifter, and the read control voltage is supplied to a gate of the precharge element.

제1항에 있어서,
상기 제1 동작 전압은 상기 프리차지 소자의 소스 및 상기 트랜지스터 출력부의 풀업 소자의 소스와 연결된 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
Wherein the first operating voltage is connected to a source of the precharge element and a source of a pull-up element of the transistor output unit.

제2항에 있어서,
상기 트랜지스터 출력부는 풀업 소자 및 풀 다운 소자를 포함하며,
상기 풀업 소자 및 상기 풀다운 소자는 직렬 연결되어 상기 제1 동작 전압 및 그라운드 전압과 연결된 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 2,
The transistor output unit includes a pull-up device and a pull-down device,
Wherein the pull-up element and the pull-down element are connected in series to be connected to the first operating voltage and a ground voltage.

제2항에 있어서,
상기 트랜지스터 출력부는 상기 비트라인의 신호에 따라 상기 제1 동작 전압 또는 그라운드 전압을 제2 레벨시프터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 2,
And the transistor output unit outputs the first operating voltage or the ground voltage to a second level shifter according to a signal of the bit line.

제4항에 있어서,
상기 제2 레벨시프터는 상기 트랜지스터 출력부의 출력 전압에 따라 제1 공급전압 또는 그라운드 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 4,
Wherein the second level shifter outputs a first supply voltage or a ground voltage according to an output voltage of the transistor output unit.

제1항에 있어서,
상기 읽기 컨트롤 전압이 상기 제1 공급전압보다 더 큰 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The semiconductor memory device, wherein the read control voltage is at a voltage level greater than the first supply voltage.

제1항에 있어서,
상기 읽기 컨트롤 전압과 상기 제1 동작전압은 동일한 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The semiconductor memory device, wherein the read control voltage and the first operating voltage are at the same voltage level.

제1항에 있어서,
상기 메모리 셀이 프로그램되면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 그라운드 레벨로 디스차지되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
When the memory cell is programmed, a voltage of the bit line connected to the memory cell is discharged to a ground level by the read control voltage.

제1항에 있어서,
상기 메모리 셀이 프로그램되지 않았으면, 상기 읽기 컨트롤 전압에 의하여 상기 메모리 셀과 연결된 상기 비트 라인의 전압은 제1 동작 전압으로 차지되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
When the memory cell is not programmed, a voltage of the bit line connected to the memory cell is charged as a first operating voltage by the read control voltage.

제5항에 있어서,
상기 센스 앰프 및 상기 제2 레벨시프터는 제1 동작전압으로 동작 가능한 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 5,
And the sense amplifier and the second level shifter are formed of transistors capable of operating with a first operating voltage.

제1항에 있어서,
상기 제1 동작 전압은 2V 전압이고, 상기 제1 공급전압은 1.5V 이하인 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The first operating voltage is a 2V voltage, and the first supply voltage is 1.5V or less.

비트라인에 연결된 OTP(one time programmable) 메모리 셀을 감지하는 방법에 있어서,
전압 생성부로부터 제1 공급전압보다 높은 제1 동작 전압을 센스앰프가 공급받아 상기 비트 라인을 프리차지(pre-charge)시키는 단계;
읽기 컨트롤 신호를 기초로 제1 레벨시프터에서 변환 공급되는 읽기 컨트롤 전압에 의해 상기 비트라인에 공급되는 제1 동작 전압의 공급을 중지시키는 단계;
상기 센스 앰프가 상기 비트라인의 신호를 검출하는 단계; 및
상기 비트라인의 신호에 기초하여 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 감지방법.
In a method of detecting a one time programmable (OTP) memory cell connected to a bit line,
Receiving a first operating voltage higher than a first supply voltage from a voltage generator and pre-charging the bit line;
Stopping supply of a first operating voltage supplied to the bit line by a read control voltage converted and supplied from a first level shifter based on a read control signal;
Detecting, by the sense amplifier, the signal of the bit line; And
And outputting the first operating voltage or ground voltage to a second level shifter based on the signal of the bit line.

제12항에 있어서,
상기 센스 앰프가,
상기 제1 동작전압을 공급받는 프리차지 소자; 및
상기 제2 레벨시프터로 상기 제1 동작전압 또는 그라운드 전압을 출력하는 트랜지스터 출력부를 포함하여 수행하는 메모리 셀 감지방법.
The method of claim 12,
The sense amplifier,
A precharge element receiving the first operating voltage; And
And a transistor output unit that outputs the first operating voltage or ground voltage to the second level shifter.

제13항에 있어서,
상기 트랜지스터 출력부가,
직렬 연결된 풀 업 소자 및 풀다운 소자를 포함하며,
상기 풀 업 소자와 풀 다운 소자는, 상기 제1 동작전압 라인과 그라운드 전압라인 사이에 연결되어 수행하는 메모리 셀 감지방법.
The method of claim 13,
The transistor output unit,
Including a pull-up element and a pull-down element connected in series,
The pull-up device and the pull-down device are connected between the first operating voltage line and a ground voltage line to perform a memory cell sensing method.

제12항에 있어서,
상기 제1 동작전압 또는 그라운드 전압에 따라 상기 제2 레벨시프트가 상기 제1 공급전압 또는 그라운드 전압을 출력하는 단계를 더 포함하는 메모리 셀 감지방법.
The method of claim 12,
And outputting the first supply voltage or ground voltage by the second level shift according to the first operating voltage or the ground voltage.

제15항에 있어서,
상기 프라차지 소자의 게이트로 공급되는 상기 읽기 컨트롤 전압에 따라 상기 프리차지 소자를 턴 온 또는 턴 오프 하는 단계; 및
상기 프리차지 소자가 턴 오프일 때 상기 비트라인 신호에 따라 출력전압을 출력하는 단계를 더 포함하는 메모리 셀 감지방법.
The method of claim 15,
Turning on or off the precharge device according to the read control voltage supplied to the gate of the precharge device; And
And outputting an output voltage according to the bit line signal when the precharge element is turned off.

제12항에 있어서,
상기 메모리 셀이 프로그램 된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압을 그라운드 레벨로 디스차징하는 메모리 셀 감지방법.
The method of claim 12,
When the memory cell is programmed, the voltage of the bit line is discharged to a ground level by the read control voltage.

제12항에 있어서,
상기 메모리 셀이 미프로그램된 경우, 상기 읽기 컨트롤 전압에 의해 상기 비트라인의 전압이 상기 제1 동작전압으로 유지되는 메모리 셀 감지방법.
The method of claim 12,
When the memory cell is not programmed, the voltage of the bit line is maintained as the first operating voltage by the read control voltage.

제12항에 있어서
상기 제1 공급전압은 1.5V 이하이고, 상기 제1 동작전압은 2V 인 메모리 셀 감지방법.
The method of claim 12
The first supply voltage is 1.5V or less, the first operating voltage is 2V memory cell detection method.

제12항에 있어서,
상기 읽기 컨트롤 전압과 상기 제1 동작 전압은 서로 동일한 레벨인 메모리 셀 감지방법. The method of claim 12,
The method of detecting a memory cell in which the read control voltage and the first operating voltage are at the same level.