KR20210011279A - 반도체 패키지 - Google Patents

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KR20210011279A
KR20210011279A KR1020190088526A KR20190088526A KR20210011279A KR 20210011279 A KR20210011279 A KR 20210011279A KR 1020190088526 A KR1020190088526 A KR 1020190088526A KR 20190088526 A KR20190088526 A KR 20190088526A KR 20210011279 A KR20210011279 A KR 20210011279A
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KR
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pattern
semiconductor device
redistribution
insulating layer
package
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Application number
KR1020190088526A
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연승훈
이원일
조용회
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삼성전자주식회사
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Abstract

본 개시의 일 실시예에 따른 반도체 패키지는 관통 전극이 형성된 반도체 장치; 상기 반도체 장치 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 관통 전극과 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 하부 재배선 구조물 상에 있고, 상기 하부 재배선 패턴과 연결된 패키지 연결단자; 상기 제1 반도체 장치 상의 상부 재배선 구조물로서, 상부 재배선 절연층 및 상기 관통 전극과 연결된 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물; 상기 상부 재배선 패턴과 맞닿고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아; 상기 도전성 비아 상의 접속 패드; 및 상기 상부 재배선 구조물 상에 있고, 상기 도전성 비아와 연결된 수동 소자 패턴;을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 자세하게는, 복수의 반도체 장치들을 포함하는 반도체 패키지에 관한 것이다.
고용량의 저장용량을 갖춘 반도체 장치와 이를 포함하는 얇고 가벼운 반도체 패키지에 대한 요구사항이 증가하고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 장치들을 포함시키고, 상기 반도체 장치들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 제1 반도체 장치 상에 제2 반도체 장치가 탑재되는 구조의 반도체 패키지에 관한 연구들이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 수동 소자를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 얇고 가벼운 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 패키지 기판; 상기 패키지 기판과 연결된 외부 연결단자; 상기 패키지 기판 상에 탑재되고, 관통 전극이 형성된 제1 반도체 장치; 상기 제1 반도체 장치 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 관통 전극과 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 하부 재배선 구조물 상에 있고, 상기 하부 재배선 패턴과 상기 패키지 기판을 연결시키는 패키지 연결단자; 상기 제1 반도체 장치 상의 상부 재배선 구조물로서, 상부 재배선 절연층 및 상기 관통 전극과 연결된 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물; 상기 상부 재배선 패턴과 맞닿고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아; 상기 도전성 비아 상의 접속 패드; 상기 상부 재배선 구조물 상의 수동 소자 패턴; 상기 접속 패드 상의 칩 연결단자; 상기 상부 재배선 구조물 상에서 상기 칩 연결단자를 둘러싸는 접착층; 및 상기 칩 연결단자와 연결되는 칩 패드를 포함하는 제2 반도체 장치;를 포함하고, 상기 접속 패드는 상기 도전성 비아 및 상기 칩 연결단자 사이에 개재되고, 상기 수동 소자 패턴은 상기 상부 재배선 절연층 및 상기 접착층 사이에 개재되고, 상기 수동 소자 패턴은 상기 도전성 비아와 연결된 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.
본 개시의 일 실시예로, 관통 전극이 형성된 제1 반도체 장치; 상기 제1 반도체 장치 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 관통 전극과 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 하부 재배선 구조물 상에 있고, 상기 하부 재배선 패턴과 연결된 패키지 연결단자; 상기 제1 반도체 장치 상의 상부 재배선 구조물로서, 상부 재배선 절연층 및 상기 관통 전극과 연결된 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물; 상기 상부 재배선 패턴과 맞닿고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아; 상기 도전성 비아 상의 접속 패드; 상기 상부 재배선 구조물 상의 수동 소자 패턴; 상기 접속 패드 상의 칩 연결단자; 상기 칩 연결단자를 둘러싸는 접착층; 및 상기 칩 연결단자와 연결되는 칩 패드를 포함하는 제2 반도체 장치;를 포함하고, 상기 접속 패드는 상기 도전성 비아 및 상기 칩 연결단자 사이에 개재되고, 상기 수동 소자 패턴은 상기 상부 재배선 절연층 및 상기 접착층 사이에 개재되고, 상기 수동 소자 패턴은 상기 도전성 비아와 연결된 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.
본 개시의 일 실시예로, 관통 전극이 형성된 반도체 장치; 상기 반도체 장치 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 관통 전극과 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 하부 재배선 구조물 상에 있고, 상기 하부 재배선 패턴과 연결된 패키지 연결단자; 상기 제1 반도체 장치 상의 상부 재배선 구조물로서, 상부 재배선 절연층 및 상기 관통 전극과 연결된 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물; 상기 상부 재배선 패턴과 맞닿고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아; 상기 도전성 비아 상의 접속 패드; 및 상기 상부 재배선 구조물 상에 있고, 상기 도전성 비아와 연결된 수동 소자 패턴;을 포함하는 반도체 패키지를 제공할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는 반도체 장치 상에 수동 소자 패턴을 포함할 수 있어서, 패키지 기판 상에 별도의 수동 소자를 형성할 필요가 없다. 이에 따라, 본 개시의 반도체 패키지는 얇고 가벼워질 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지 제조 방법은 반도체 장치 상에 수동 소자를 형성시키는 단계를 포함할 수 있어서, 패키지 기판 상에 별도의 수동 소자를 형성하는 단계가 필요 없다. 이에 따라, 반도체 패키지의 제조 단계들이 신속하게 수행될 수 있고, 반도체 패키지의 제조 비용이 절감될 수 있다.

도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지의 A 영역을 확대한 도면이다.
도 3은 도 1의 반도체 패키지의 A 영역의 평면도이다.
도 4는 도 1의 반도체 패키지의 B 영역의 평면도이다.
도 5 내지 도 10은 본 개시의 일 실시예에 따른 반도체 패키지들의 단면도들이다.
도 11 내지 도 21은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법의 단계들을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(100)의 단면도이다.
도 1을 참조할 때, 반도체 패키지(100)는 관통 전극(110)을 포함하는 제1 반도체 장치(111), 하부 재배선 구조물(112), 패키지 연결단자(113), 상부 재배선 구조물(114), 도전성 비아(115), 접속 패드(116), 및 수동 소자 패턴(117)을 포함할 수 있다.
일 실시예에서, 제1 반도체 장치(111)는 하부 재배선 구조물(112) 상에 있고, 상기 하부 재배선 구조물(112)의 하부 재배선 패턴(112a)과 전기적으로 연결될 수 있다. 제1 반도체 장치(111)는 CPU(Central Processing Unit), AP(Application Processor)와 같은 로직 반도체 장치 또는 DRAM(Dynamic Random Access Memory), MRAM(Magnetic Random Access Memory)등과 같은 메모리 반도체 장치를 포함할 수 있다.
일 실시예에서, 제1 반도체 장치(111)는 제1 반도체 소자층(111a)을 포함할 수 있고, 제1 반도체 소자층(111a)은 제1 반도체 장치(111)의 하부에 형성될 수 있다. 제1 반도체 소자층(111a)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 상기 복수의 개별 소자들은 다양한 미세 전자 소자(microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system) 등을 포함할 수 있다.
일 실시예에서, 제1 반도체 장치(111)는 관통 전극(110)을 포함할 수 있다. 관통 전극(110)은 제1 반도체 장치(111)의 상면 및 하면을 관통하여 형성될 수 있다. 제1 관통 전극(110)은 기둥 형상일 수 있고, 상기 제1 관통 전극(110)은 기둥 형상의 표면에 형성되는 배리어 막(미도시) 및 상기 배리어 막 내부를 채우는 매립 도전층(미도시)을 포함할 수 있다.
또한, 제1 관통 전극(110)은 제1 반도체 소자층(111a)의 내부로 연장될 수 있고, 제1 관통 전극(110)의 상기 매립 도전층은 제1 반도체 소자층(111a)과 전기적으로 연결될 수 있다.
일 실시예에서, 하부 재배선 구조물(112)은 제1 반도체 장치(111)의 하부에 있을 수 있고, 상기 제1 반도체 장치(111)를 지지할 수 있다. 하부 재배선 구조물(112)은 하부 재배선 패턴(112a) 및 하부 재배선 절연층(112b)을 포함할 수 있다.
하부 재배선 패턴(112a)은 제1 반도체 장치(111)와 전기적으로 연결될 수 있다. 보다 구체적으로, 하부 재배선 패턴(112a)은 제1 반도체 장치(111)의 관통 전극(110)과 전기적으로 연결될 수 있다. 하부 재배선 패턴(112a)은 제1 반도체 장치(111)를 패키지 연결단자(113)와 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다.
하부 재배선 절연층(112b)은 하부 재배선 패턴(112a)을 둘러쌀 수 있다. 하부 재배선 절연층(112b)은 하부 재배선 패턴(112a)을 외부의 충격으로부터 보호할 수 있고, 하부 재배선 패턴(112a)의 전기적 단락을 방지할 수 있다. 예를 들어, 하부 재배선 절연층(112b)은 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드(polymide), 및 폴리이미드 유도체(polymide derivative) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 패키지 연결단자(113)는 반도체 패키지(100)를 외부 장치와 연결시키기 위한 단자일 수 있다. 패키지 연결단자(113)는 하부 재배선 패턴(112a)과 전기적으로 연결될 수 있다.
일 실시예에서, 상부 재배선 구조물(114)은 제1 반도체 장치(111)의 상부에 있을 수 있다. 상부 재배선 구조물(114)은 상부 재배선 패턴(114a) 및 상부 재배선 절연층(114b)을 포함할 수 있다.
상부 재배선 패턴(114a)은 제1 반도체 장치(111)와 전기적으로 연결될 수 있다. 보다 구체적으로, 상부 재배선 패턴(114a)은 제1 반도체 장치(111)의 관통 전극(110)과 전기적으로 연결될 수 있다. 상부 재배선 패턴(114a)은 상부 재배선 구조물(114) 상에 탑재되는 제2 반도체 장치(도 6, 211)를 관통 전극(110)과 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다.
상부 재배선 절연층(114b)은 상부 재배선 패턴(114a)을 둘러쌀 수 있다. 상부 재배선 절연층(114b)은 상부 재배선 패턴(114a)을 외부의 충격으로부터 보호할 수 있고, 상부 재배선 패턴(114a)의 전기적 단락을 방지할 수 있다. 예를 들어, 상부 재배선 절연층(114b)은 에폭시 수지, 폴리벤조비스옥사졸, 벤조사이클로부텐, 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상부 재배선 패턴(114a)의 두께는 상부 재배선 절연층(114b)의 두께보다 작을 수 있다. 다시 말해, 상부 재배선 패턴(114a)의 상면은 상부 재배선 절연층(114b)의 상면보다 낮은 레벨에 있을 수 있다.
일 실시예에서, 도전성 비아(115)는 상부 재배선 패턴(114a) 상에 있을 수 있다. 보다 구체적으로, 도전성 비아(115)의 하면은 상부 재배선 패턴(114a)의 상면과 맞닿을 수 있고, 도전성 비아(115)의 측면은 상부 재배선 절연층(114b)과 맞닿을 수 있다. 상부 재배선 절연층(114b)은 도전성 비아(115)의 측면을 둘러쌀 수 있다. 도전성 비아(115)는 전도성 물질을 포함할 수 있다. 예를 들어, 도전성 비아(115)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속을 포함할 수 있다.
일 실시예에서, 접속 패드(116)는 도전성 비아(115) 상에 있을 수 있다. 보다 구체적으로, 접속 패드(116)의 하면은 도전성 비아(115)의 상면과 맞닿을 수 있다. 또한, 접속 패드(116)의 상면은 상부 재배선 절연층(114b)의 상면보다 높은 레벨에 있을 수 있고, 접속 패드(116)의 상면 및 측면은 외부에 노출될 수 있다.
접속 패드(116)는 반도체 패키지(100) 상에 탑재되는 제2 반도체 장치(도 6, 211)를 제1 반도체 장치(111)와 전기적으로 연결시킬 수 있다. 보다 구체적으로, 접속 패드(116) 상에는 제2 반도체 장치(211)의 칩 패드(212)와 전기적으로 연결된 칩 연결단자(213)가 있을 수 있다. 제2 반도체 장치(211)는 칩 패드(212), 칩 연결단자(213), 접속 패드(116), 도전성 비아(115), 상부 재배선 패턴(114a), 및 관통 전극(110)을 순차적으로 거쳐 제1 반도체 장치(111)와 전기적으로 연결될 수 있다.
일 실시예에서, 수동 소자 패턴(117)은 상부 재배선 구조물(114) 상에 있을 수 있다. 보다 구체적으로, 수동 소자 패턴(117)은 상부 재배선 절연층(114b) 상에 있을 수 있다. 또한, 수동 소자 패턴(117)은 도전성 비아(115)와 전기적으로 연결될 수 있다. 보다 구체적으로, 수동 소자 패턴(117)의 하면 중 일 영역은 도전성 비아(115)의 상면과 맞닿을 수 있고, 수동 소자 패턴(117)은 도전성 비아(115)와 전기적으로 연결될 수 있다.
일 실시예에서, 수동 소자 패턴(117)은 상부 재배선 구조물(114) 상에서 제1 반도체 장치(111) 또는 상기 제1 반도체 장치(111) 상에 탑재되는 제2 반도체 장치(도 6, 211)의 수행을 위해 사용되는 수동 소자를 형성할 수 있다. 예를 들어, 수동 소자 패턴(117)은 제1 반도체 장치(111) 또는 제2 반도체 장치(211)의 수행을 위해 사용되는 캐패시터, 인덕터, 및 저항 중 적어도 어느 하나의 수동 소자를 형성할 수 있다.
일 실시예에서, 수동 소자 패턴(117)은 제1 판형 전도성 패턴(117a)을 포함할 수 있다. 제1 판형 전도성 패턴(117a)은 후술할 제2 판형 전도성 패턴(118)과 함께 캐패시터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다.
또한, 수동 소자 패턴(117)은 나선형(spiral) 전도성 패턴(117b)을 포함할 수 있다. 나선형 전도성 패턴(117b)은 인덕터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다. 수동 소자 패턴(117)의 기술적 사상에 대해서는 도 2 내지 도 5를 참조하여 보다 자세하게 설명한다.
일 실시예에서, 수동 소자 패턴(117) 및 접속 패드(116)의 소재는 실질적으로 동일할 수 있다. 보다 구체적으로, 수동 소자 패턴(117) 및 접속 패드(116)의 소재는 전도성 금속일 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속일 수 있다.
수동 소자 패턴(117) 및 접속 패드(116)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 수동 소자 패턴(117) 및 접속 패드(116)의 두께는 약 2 마이크로미터 내지 약 5 마이크로미터의 두께일 수 있다. 또한, 수동 소자 패턴(117)의 상면과 접속 패드(116)의 상면은 실질적으로 동일한 레벨에 있을 수 있다.
본 개시의 반도체 패키지(100)는 제1 반도체 장치(111) 상에 수동 소자 패턴(117)을 포함할 수 있어서, 반도체 패키지(100)가 탑재되는 패키지 기판(도 7, 170) 상에 별도의 수동 소자를 형성할 필요가 없다.
또한, 본 개시의 반도체 패키지(100)의 수동 소자 패턴(117) 및 접속 패드(116)는 약 2 마이크로미터 내지 약 5 마이크로미터의 실질적으로 동일한 두께를 가질 수 있다. 이에 따라, 본 개시의 반도체 패키지(100)는 얇고 가벼울 수 있다.
도 2는 도 1의 반도체 패키지(100)의 A 영역을 확대한 도면이고, 도 3은 도 1의 반도체 패키지(100)의 A 영역의 평면도이다.
도 1 내지 도 3을 참조할 때, 반도체 패키지(100)의 수동 소자 패턴(117)은 제1 판형 전도성 패턴(117a)을 포함할 수 있다. 또한, 반도체 패키지(100)는 제2 판형 전도성 패턴(118)을 포함할 수도 있다.
일 실시예에서, 제1 판형 전도성 패턴(117a)은 판 형상일 수 있다. 제1 판형 전도성 패턴(117a)은 다각형 형상의 판일 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 판형 전도성 패턴(117a)은 사각형 형상의 판일 수 있다. 다만 이에 한정되지 않고, 제1 판형 전도성 패턴(117a)은 오각형, 육각형, 팔각형 등을 포함하는 다각형 형상의 판일 수 있다.
일 실시예에서, 본 개시의 반도체 패키지(100)는 제2 판형 전도성 패턴(118)을 더 포함할 수 있다. 제2 판형 전도성 패턴(118)은 판 형상일 수 있다. 보다 구체적으로, 제2 판형 전도성 패턴(118)은 다각형 형상의 판일 수 있다. 예를 들어, 제2 판형 전도성 패턴(118)은 제1 판형 전도성 패턴(117a)의 형상과 대응되는 형상으로 형성될 수 있다. 예를 들어, 제1 판형 전도성 패턴(117a)이 사각형 형상의 판일 때, 제2 판형 전도성 패턴(118) 역시 사각형 형상의 판일 수 있다.
제2 판형 전도성 패턴(118)의 하면은 관통 전극(110)과 맞닿을 수 있고, 제2 판형 전도성 패턴(118)은 관통 전극(110)과 전기적으로 연결될 수 있다. 또한, 제2 판형 전도성 패턴(118)의 측면 및 상면은 상부 재배선 절연층(114b)으로 둘러싸일 수 있다.
제2 판형 전도성 패턴(118)의 소재는 상부 재배선 패턴(114a)의 소재와 동일할 수 있다. 예를 들어, 제2 판형 전도성 패턴(118) 및 상부 재배선 패턴(114a)의 소재는 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속일 수 있다.
제2 판형 전도성 패턴(118) 및 상부 재배선 패턴(114a)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제2 판형 전도성 패턴(118)의 상면 및 상부 재배선 패턴(114a)의 상면은 실질적으로 동일한 레벨에 있을 수 있다.
일 실시예에서, 제1 판형 전도성 패턴(117a)의 하면의 면적은 제2 판형 전도성 패턴(118)의 상면의 면적보다 클 수 있다. 또한, 제2 판형 전도성 패턴(118)은 제1 판형 전도성 패턴(117a)과 수직 방향으로 중첩될 수 있다. 예를 들어, 제1 판형 전도성 패턴(117a) 및 제2 판형 전도성 패턴(118)을 위에서 아래로 내려다 볼 때, 제2 판형 전도성 패턴(118)이 형성하는 면적은 제1 판형 전도성 패턴(117a)이 형성하는 면적 내에 포함될 수 있다.
일 실시예에서, 제1 판형 전도성 패턴(117a) 및 제2 판형 전도성 패턴(118) 사이에는 상부 재배선 절연층(114b)이 개재될 수 있다. 보다 구체적으로, 상부 재배선 절연층(114b)은 제1 판형 전도성 패턴(117a) 및 제2 판형 전도성 패턴(118) 사이에서 약 2 마이크로미터 내지 약 5 마이크로미터의 두께(d1)로 개재될 수 있다.
일 실시예에서, 반도체 패키지(100)의 제1 판형 전도성 패턴(117a)은 제2 판형 전도성 패턴(118) 및 상부 재배선 절연층(114b)과 함께 캐패시터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다. 상기 수동 소자는 제1 반도체 장치(111) 또는 상기 제1 반도체 장치(111) 상에 탑재되는 제2 반도체 장치(도 5, 211)의 수행을 위해 사용될 수 있다.
도 4는 도 1의 반도체 패키지(100)의 B 영역의 평면도이다.
도 1 및 도 4를 함께 참조할 때, 반도체 패키지(100)의 수동 소자 패턴(117)은 나선형(spiral) 전도성 패턴(117b)을 포함할 수 있다. 나선형 전도성 패턴(117b)은 상부 재배선 절연층(114b) 상에 있을 수 있다. 나선형 전도성 패턴(117b)의 하면의 일 영역은 도전성 비아(115)의 상면과 맞닿을 수 있고, 다른 영역은 상부 재배선 절연층(114b)과 맞닿을 수 있다.
일 실시예에서, 나선형 전도성 패턴(117b)은 나선의 형상일 수 있다. 예를 들어, 나선형 전도성 패턴(117b)은 다각형 형상으로 나선을 이룰 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 나선형 전도성 패턴(117b)은 사각형 형상으로 나선을 이룰 수 있다. 다만 이에 한정되지 않고, 나선형 전도성 패턴(117b)은 오각형, 육각형, 팔각형 등을 포함하는 다각형 형상으로 나선을 이룰 수 있다. 또한, 나선형 전도성 패턴(117b)은 원형으로 나선을 이룰 수도 있다.
일 실시예에서, 나선형 전도성 패턴(117b)을 위에서 아래로 내려다 볼 때, 나선형 전도성 패턴(117b)은 약 2 마이크로미터 내지 약 15 마이크로미터의 폭(d2)을 가질 수 있다. 또한, 나선형 전도성 패턴(117b)은 약 2 마이크로미터 내지 약 5 마이크로미터의 두께를 가질 수 있다.
일 실시예에서, 반도체 패키지(100)의 나선형 전도성 패턴(117b)은 인덕터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다. 상기 수동 소자는 제1 반도체 장치(111) 또는 상기 제1 반도체 장치(111) 상에 탑재되는 제2 반도체 장치(211)의 수행을 위해 사용될 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지(10)의 단면도이다. 보다 구체적으로 도 5의 반도체 패키지(10)는 도 1을 참조하여 설명한 반도체 패키지(100) 상에 제2 반도체 장치(211)가 탑재되는 구조의 반도체 패키지일 수 있다.
도 5를 참조할 때, 반도체 패키지(10)는 제2 반도체 장치(211), 칩 연결단자(213), 및 접착층(214)을 더 포함할 수 있다.
일 실시예에서, 제2 반도체 장치(211)는 제2 반도체 소자층(211a) 및 칩 패드(212)를 포함할 수 있다. 제2 반도체 소자층(211a)은 제2 반도체 장치(211)의 하부에 형성될 수 있다. 제2 반도체 소자층(211a)은 다양한 종류의 복수의 개별 소자들을 포함할 수 있다. 제2 반도체 소자층(211a)에 대한 기술적 사상은 제1 반도체 소자층(111a)의 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 제2 반도체 장치(211)는 제1 반도체 장치(111)와 상이한 반도체 장치일 수 있다. 예를 들어, 제2 반도체 장치(211)는 메모리 반도체 장치일 수 있고, 제1 반도체 장치는 로직 반도체 장치일 수 있다.
일 실시예에서, 칩 패드(212)는 제2 반도체 소자층(211a)의 하부에 형성될 수 있고, 상기 제2 반도체 소자층(211a)의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
일 실시예에서, 칩 연결단자(213)는 접속 패드(116) 상에 있을 수 있다. 보다 구체적으로, 칩 연결단자(213)는 칩 패드(212) 및 접속 패드(116) 사이에 개재될 수 있고, 칩 패드(212) 및 접속 패드(116)를 전기적으로 연결시킬 수 있다. 제2 반도체 장치(211)는 칩 패드(212), 칩 연결단자(213), 접속 패드(116), 도전성 비아(115), 상부 재배선 패턴(114a), 및 관통 전극(110)을 순차적으로 거쳐 제1 반도체 장치(111)와 전기적으로 연결될 수 있다.
일 실시예에서, 접착층(214)은 상부 재배선 구조물(114) 및 제2 반도체 장치(211) 사이에 있을 수 있다. 접착층(214)은 상부 재배선 구조물(114) 상에서 칩 패드(212), 칩 연결단자(213), 접속 패드(116), 및 수동 소자 패턴(117)을 둘러쌀 수 있다. 접착층(214)은 비전도성 필름(non-conductive film, NCF)일 수 있고, 예를 들어, 절연성 폴리머로 구성된 필름일 수 있다. 접착층(214)은 상부 재배선 구조물(114) 상에 제2 반도체 장치(211)를 견고히 부착시키도록 구성될 수 있다.
본 개시의 반도체 패키지(10)는 상부 재배선 절연층(114b) 상에 수동 소자 패턴(117)을 포함할 수 있고, 이에 따라 반도체 패키지(10)는 얇고 가벼울 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지(20)의 단면도이다. 보다 구체적으로 도 6의 반도체 패키지(20)는 도 1을 참조하여 설명한 반도체 패키지(100) 상에 제2 반도체 장치(211)가 탑재되는 구조의 반도체 패키지일 수 있다. 도 6의 반도체 패키지(20)의 기술적 사상은 도 5를 참조하여 설명한 반도체 패키지(10)의 내용을 포함할 수 있으므로 자세한 내용은 생략한다.
도 6을 참조할 때, 제1 반도체 장치(111)의 너비는 제2 반도체 장치(211)의 너비보다 클 수 있다. 다시 말해, 제1 반도체 장치(111)의 상면의 면적은 제2 반도체 장치(211)의 상면의 면적보다 클 수 있다.
일 실시예에서, 반도체 패키지(20)는 접속 영역(CA) 및 수동 소자 영역(PA)을 포함할 수 있다. 접속 영역(CA)은 반도체 패키지(20)에서 제1 반도체 장치(111) 및 제2 반도체 장치(211)가 전기적으로 연결되는 영역일 수 있다. 또한, 수동 소자 영역(PA)은 제1 반도체 장치(111) 또는 제2 반도체 장치(211)의 수행에 사용되는 수동 소자들이 형성되는 영역일 수 있다.
도 6에 도시된 바와 같이, 접속 영역(CA)은 제1 반도체 장치(111) 및 제2 반도체 장치(211)가 수직 방향으로 중첩되는 영역에서 형성될 수 있다. 반도체 패키지(20)의 접속 영역(CA)에서 접착층(214)은 제2 반도체 장치(211)에 의해 외부에 노출되지 않을 수 있다. 또한, 수동 소자 영역(PA)은 제1 반도체 장치(111) 및 제2 반도체 장치(211)가 수직 방향으로 중첩되지 않는 영역에서 형성될 수 있다. 반도체 패키지(20)의 수동 소자 영역(CA)에서 접착층(214)은 외부에 노출될 수 있다.
일 실시예에서, 반도체 패키지(20)는 접속 영역(CA)에서 칩 연결단자(213) 및 접속 패드(116)를 포함하여, 제1 반도체 장치(111) 및 제2 반도체 장치(211)를 전기적으로 연결시킬 수 있다. 도 6에 도시된 바와 같이, 반도체 패키지(20)는 접속 영역(CA)에서 수동 소자 패턴(117)을 포함하지 않을 수 있다.
일 실시예에서, 반도체 패키지(20)는 수동 소자 영역(PA)에서 수동 소자 패턴(117)을 포함하여, 제1 반도체 장치(111) 또는 제2 반도체 장치(211)의 수행에 사용되는 수동 소자들을 형성할 수 있다. 도 6에 도시된 바와 같이, 반도체 패키지(20)는 수동 소자 영역에서 칩 연결단자(213) 및 접속 패드(116)를 포함하지 않을 수 있다.
본 개시의 반도체 패키지(20)가 제1 반도체 장치(111) 및 제2 반도체 장치(211)가 수직 방향으로 중첩되는 영역에서 접속 영역(CA)을 형성할 수 있어서, 제1 반도체 장치(111) 및 제2 반도체 장치(211)는 전기적으로 용이하게 연결될 수 있다.
또한, 본 개시의 반도체 패키지(20)가 제1 반도체 장치(111) 및 제2 반도체 장치(211)가 수직 방향으로 중첩되지 않는 영역에서 수동 소자 영역(PA)을 형성할 수 있어서, 반도체 패키지(20)는 별도의 수동 소자들을 포함하지 않을 수 있다. 이에 따라, 반도체 패키지(20)는 얇고 가벼울 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 7의 반도체 패키지(1)는 패키지 기판(170) 상에 도 5를 참조하여 설명한 반도체 패키지(10)가 탑재된 구조의 반도체 패키지일 수 있다. 도 7을 참조할 때, 반도체 패키지(1)는 패키지 기판(170), 외부 연결단자(171), 및 제1 몰딩재(172)를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 장치(111) 및 제2 반도체 장치(211)는 패키지 기판(170) 상에 적층될 수 있다. 또한, 제1 반도체 장치(111) 및 제2 반도체 장치(211)는 패키지 기판(170)과 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 장치(111)는 관통 전극(110), 하부 재배선 패턴(112a), 및 패키지 연결단자(113)를 순차적으로 거쳐 패키지 기판(170)과 전기적으로 연결될 수 있다. 제2 반도체 장치(211)는 칩 패드(212), 칩 연결단자(213), 접속 패드(1116), 도전성 비아(115), 상부 재배선 패턴(114a), 관통 전극(110), 하부 재배선 패턴(112a), 및 패키지 연결단자(113)를 순차적으로 거쳐 패키지 기판(170)과 전기적으로 연결될 수 있다.
일 실시예에서, 패키지 연결단자(113)는 패키지 기판(170)과 맞닿을 수 있다. 예를 들어, 패키지 연결단자(113)는 패키지 기판(170) 상에 형성된 상부 패키지 기판 패드(미도시)와 맞닿을 수 있고, 상기 상부 패키지 기판 패드와 전기적으로 연결될 수 있다. 패키지 연결단자(113)는 반도체 패키지(1)를 외부 연결단자(171)와 전기적으로 연결시키는 단자일 수 있다.
일 실시예에서, 제1 몰딩재(172)는 하부 재배선 구조물(112) 및 패키지 기판(170) 사이에 개재될 수 있다. 보다 구체적으로, 제1 몰딩재(172)는 하부 재배선 구조물(112) 및 패키지 기판(170) 사이에서 패키지 연결단자(113)를 둘러쌀 수 있다. 제1 몰딩재(172)는 패키지 기판(170) 상에 제1 반도체 장치(111) 및 제2 반도체 장치(211)를 견고하게 고정시키도록 구성될 수 있다.
일 실시예에서, 제1 몰딩재(172)는 절연성 소재를 포함할 수 있다. 제1 몰딩재(172)는 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나의 소재를 포함할 수 있다. 예를 들어, 제1 몰딩재(172)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다.
비교 예에 따른 반도체 패키지는 패키지 기판(170) 상에 수동 소자들을 형성할 수 있다. 보다 구체적으로, 비교 예에 따른 반도체 패키지는 제1 반도체 장치(111) 및 제2 반도체 장치(211)의 수행에 사용되는 수동 소자들을 패키지 기판(170) 상에 형성할 수 있다.
본 개시의 반도체 패키지(1)는 패키지 기판(170) 상에 수동 소자들을 형성하지 않고, 제1 반도체 장치(111) 및 제2 반도체 장치(211)의 사이에서 수동 소자들을 형성할 수 있다. 보다 구체적으로, 본 개시의 반도체 패키지(1)는 상부 재배선 구조물(114) 상에서 수동 소자 패턴(117)을 포함할 수 있고, 상기 수동 소자 패턴(117)은 제1 반도체 장치(111) 및 제2 반도체 장치(211)의 수행에 사용되는 수동 소자를 구현할 수 있다.
본 개시의 반도체 패키지(1)는 패키지 기판(170) 상에 별도의 수동 소자들을 포함할 필요가 없다. 이에 따라, 본 개시의 반도체 패키지(1)는 얇고 가벼울 수 있다.
또한, 본 개시의 반도체 패키지(1)는 제1 반도체 장치(111) 및 제2 반도체 장치(211) 사이에서 수동 소자 패턴(117)을 포함할 수 있어서, 제1 반도체 장치(111)에서부터 수동 소자 패턴(117)까지의 전기적 경로 및 제2 반도체 장치(211)에서부터 수동 소자 패턴(117)까지의 전기적 경로가 짧게 형성될 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 패키지(2)의 단면도이다. 도 8의 반도체 패키지(2)는 패키지 기판(170) 상에 도 5를 참조하여 설명한 반도체 패키지(10)가 탑재된 구조의 반도체 패키지일 수 있다. 도 8을 참조할 때, 반도체 패키지(2)는 제2 몰딩재(181) 및 히트 싱크(182)를 더 포함할 수 있다.
일 실시예에서, 제2 몰딩재(181)는 패키지 기판(170) 상에 있을 수 있다. 보다 구체적으로, 제2 몰딩재(181)는 패키지 기판(170) 상에서 제1 반도체 장치(111) 및 제2 반도체 장치(211)를 둘러쌀 수 있다. 제2 몰딩재(181)는 패키지 기판(170) 상에 제1 반도체 장치(111) 및 제2 반도체 장치(211)를 견고히 고정시키도록 구성될 수 있다.
제2 몰딩재(181)의 측면은 반도체 패키지(2)의 측면과 자기 정렬될 수 있다. 제2 몰딩재(181)의 상면은 제2 반도체 장치(211)의 상면과 동일한 레벨에 있을 수 있다. 다만 이에 한정되지 않고, 제2 몰딩재(181)는 제2 반도체 장치(211)의 상면을 덮을 수 있어서, 제2 몰딩재(181)의 상면은 제2 반도체 장치(211)의 상면보다 높은 레벨에 있을 수 있다.
일 실시예에서, 히트 싱크(182)는 제2 몰딩재(181) 상에 탑재될 수 있다. 히트 싱크(182)는 제1 반도체 장치(111) 및 제2 반도체 장치(211)에서 발생한 열을 외부로 방출시키도록 구성될 수 있다.
일 실시예에서, 히트 싱크(182)는 열 전도성이 우수한 금속 소재를 포함할 수 있다. 예를 들어, 히트 싱크(182)는 알루미늄(Al), 니켈(Ni), 구리(Cu), 마그네슘(Mg), 및 은(Ag) 중 적어도 어느 하나의 금속 소재를 포함할 수 있다. 또한, 히트 싱크(182)는 접착 필름(미도시)에 의해 제2 몰딩재(181) 상에 부착될 수 있다. 상기 접착 필름은 자체적으로 접착 특성이 있는 필름일 수 있다. 예를 들어, 상기 접착 필름은 양면 접착 필름일 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지(3)의 단면도이다. 도 9의 반도체 패키지(3)는 패키지 기판(170) 상에 도 6을 참조하여 설명한 반도체 패키지(20)가 탑재된 구조의 반도체 패키지일 수 있다. 본 개시의 반도체 패키지(3)에 관한 기술적 사상은 도 7을 참조하여 설명한 반도체 패키지(1)의 내용을 포함할 수 있으므로 자세한 내용은 생략한다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지(4)의 단면도이다. 도 10의 반도체 패키지(4)는 패키지 기판(170) 상에 도 5를 참조하여 설명한 반도체 패키지(10)가 탑재된 구조의 반도체 패키지일 수 있다. 반도체 패키지(4)는 제2 몰딩재(181) 및 히트 싱크(182)를 더 포함할 수 있다. 본 개시의 반도체 패키지(4)에 관한 기술적 사상은 도 8을 참조하여 설명한 반도체 패키지(3)의 내용을 포함할 수 있으므로 자세한 내용은 생략한다.
도 11 내지 도 21은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법의 단계들을 나타내는 도면들이다. 보다 구체적으로, 도 11 내지 도 21은 도 8을 참조하여 설명한 반도체 패키지(2)의 제조 방법의 단계들을 나타내는 도면들일 수 있다.
도 11은 제1 반도체 장치(111)에 관통 전극(110)을 형성하는 단계를 나타내는 도면이다. 일 실시예에서, 제1 반도체 장치(111)에 관통 전극(110)을 형성하는 단계는 제1 반도체 장치(111)에 관통 홀을 형성하는 단계를 포함할 수 있다. 상기 관통 홀은 이방성 식각 공정 또는 레이저 드릴링 공정 등을 통해 형성될 수 있다.
일 실시예에서, 제1 반도체 장치(111)에 관통 전극(110)을 형성하는 단계는 상기 관통 홀을 도전성 물질로 채우는 단계를 포함할 수 있다. 상기 도전성 물질은 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속을 포함할 수 있다. 상기 관통 홀 내의 상기 도전성 물질은 관통 전극(110)을 형성할 수 있다.
도 12는 제1 반도체 장치(111) 상에 하부 재배선 구조물(112)을 형성하는 단계를 나타내는 도면이다. 일 실시예에서, 하부 재배선 구조물(112)을 형성하는 단계는 제1 반도체 장치(111) 상에 하부 재배선 패턴(112a) 및 하부 재배선 절연층(112b)을 형성하는 단계를 포함할 수 있다. 하부 재배선 패턴(112a) 및 하부 재배선 절연층(112b)은 포토 리소그래피 공정 및 전기 도금 공정 등에 의해 형성될 수 있다.
도 13은 패키지 연결단자(113)를 형성하는 단계를 나타내는 도면이다. 일 실시예에서, 패키지 연결단자(113)를 형성하는 단계는 패키지 연결단자(113)를 하부 재배선 패턴(100a)과 전기적으로 연결시키는 단계를 포함할 수 있다. 패키지 연결단자(113)는 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함하는 금속 소재일 수 있다.
도 13에 도시된 바와 같이, 패키지 연결단자(113)를 형성하는 단계 이후에 하부 재배선 구조물(112)의 하부에 보호 기판(130)을 형성하는 단계가 수행될 수 있다. 보호 기판(130)은 반도체 패키지 제조 단계들에서 패키지 연결단자(113)를 외부의 충격으로부터 보호할 수 있다.
도 14는 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(도 1, 118)을 형성하는 단계를 나타내는 도면이다. 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)은 포토 리소그래피 공정 및 전기 도금 공정 등에 의해 형성될 수 있다. 제2 판형 전도성 패턴(118)은 제1 판형 전도성 패턴(117a)과 함께 캐패시터의 기능을 포함하는 수동 소자를 구현할 수 있다.
일 실시예에서, 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 형성하는 단계는 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 동시에 형성하는 단계를 포함할 수 있다.
비교 예에 따른 반도체 패키지 제조 방법은 패키지 기판(170) 상에 수동 소자들을 형성하는 단계를 포함할 수 있다. 하지만, 본 개시의 반도체 패키지 제조 방법은 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 동시에 형성할 수 있다. 이에 따라, 본 개시의 반도체 패키지 제조 단계들은 신속하게 수행될 수 있고, 반도체 패키지의 제조 비용이 절감될 수 있다.
또한, 본 개시의 반도체 패키지 제조 방법은 제2 판형 전도성 패턴(118)을 제1 반도체 장치(111) 상에 형성하는 단계를 포함할 수 있어서, 본 개시의 반도체 패키지 제조 방법으로 제조된 반도체 패키지는 얇고 가벼울 수 있다.
일 실시예에서, 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 형성하는 단계는 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 동일한 소재로 형성하는 단계를 포함할 수 있다. 예를 들어, 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 소재를 포함할 수 있다.
일 실시예에서, 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 형성하는 단계는 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)을 실질적으로 동일한 두께로 형성하는 단계를 포함할 수 있다. 예를 들어, 상부 재배선 패턴(114a)의 상면 및 제2 판형 전도성 패턴(118)의 상면은 실질적으로 동일한 레벨에 있을 수 있다.
도 15는 상부 재배선 절연층(114b)을 도포하는 단계를 나타내는 도면이다. 일 실시예에서, 상부 재배선 절연층(114b)을 도포하는 단계는 상부 재배선 패턴(114a) 및 제2 판형 전도성 패턴(118)의 상면 및 측면을 덮도록 절연 물질을 제1 반도체 장치(111) 상에 도포하는 단계를 포함할 수 있다.
또한, 상부 재배선 절연층(114b)을 도포하는 단계는 에폭시 수지, 폴리벤조비스옥사졸, 벤조사이클로부텐, 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나의 소재를 포함하는 절연 물질을 제1 반도체 장치(111) 상에 도포하는 단계를 포함할 수 있다.
도 16은 상부 재배선 절연층(114b)을 선택적으로 식각하는 단계를 나타내는 도면이다. 일 실시예에서, 상부 재배선 절연층(114b)을 선택적으로 식각하는 단계는 상부 재배선 절연층(114b)에 비아 홀(H1)을 형성하는 단계를 포함할 수 있다. 상부 재배선 절연층(114b)을 선택적으로 식각하는 단계는 상부 재배선 패턴(114a)의 상면을 외부에 노출시키는 단계를 포함할 수 있다.
도 16을 참조할 ‹š, 비아 홀(H1)은 상부 재배선 패턴(114a)의 상면 상에 형성될 수 있다. 또한, 제2 판형 전도성 패턴(118) 상에는 비아 홀(H1)이 형성되지 않을 수 있다. 다시 말해, 제2 판형 전도성 패턴(118)의 상면은 상부 재배선 절연층(114b)에 의해 덮일 수 있다.
도 17은 도전성 비아(115)를 형성하는 단계를 나타내는 도면이다. 일 실시예에서, 도전성 비아(115)를 형성하는 단계는 상부 재배선 절연층(114b)에 형성된 비아 홀(H1)을 도전성 물질로 채우는 단계를 포함할 수 있다. 상기 도전성 물질은 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속을 포함할 수 있다. 상기 비아 홀(H1) 내의 상기 도전성 물질은 도전성 비아(115)를 형성할 수 있다.
도 18은 접속 패드(116) 및 수동 소자 패턴(117)을 형성하는 단계를 나타내는 도면이다. 접속 패드(116a) 및 수동 소자 패턴(117)은 포토 리소그래피 공정 및 전기 도금 공정 등에 의해 형성될 수 있다.
일 실시예에서, 수동 소자 패턴(117)을 형성하는 단계는 상부 재배선 구조물(114) 상에 제1 판형 전도성 패턴(117a)을 형성하는 단계를 포함할 수 있다. 제1 판형 전도성 패턴(117a)은 전술한 제2 판형 전도성 패턴(118)과 함께 캐패시터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다. 제1 판형 전도성 패턴(117a) 및 제2 판형 전도성 패턴(118) 사이에 개재되는 상부 재배선 절연층(114b)은 약 2 마이크로미터 내지 약 5 마이크로미터의 두께를 가질 수 있다. 제1 판형 전도성 패턴(117a)에 관한 기술적 사상은 도 1 내지 도 3을 참조하여 설명한 내용과 실질적으로 동일할 수 있으므로 자세한 내용은 생략한다.
일 실시예에서, 수동 소자 패턴(117)을 형성하는 단계는 상부 재배선 구조물(114) 상에 나선형 전도성 패턴(117b)을 형성하는 단계를 포함할 수 있다. 나선형 전도성 패턴(117b)은 인덕터 및 저항의 기능을 포함하는 수동 소자를 구현할 수 있다.
일 실시예에서, 나선형 전도성 패턴(117b)은 나선의 모양으로 형성될 수 있다. 또한, 나선형 전도성 패턴(117b)을 위에서 아래로 내려다 볼 때, 나선형 전도성 패턴(117b)은 약 2 마이크로미터 내지 약 15 마이크로미터의 폭(도 4, d2)으로 형성될 수 있다. 나선형 전도성 패턴(117b)에 관한 기술적 사상은 도 1 및 도 4를 참조하여 설명한 내용과 실질적으로 동일할 수 있으므로 자세한 내용은 생략한다.
일 실시예에서, 접속 패드(116) 및 수동 소자 패턴(117)을 형성하는 단계는 접속 패드(116) 및 수동 소자 패턴(117)을 동시에 형성하는 단계를 포함할 수 있다. 이에 따라, 본 개시의 반도체 패키지 제조 단계들은 신속하게 수행될 수 있고, 반도체 패키지의 제조 비용이 절감될 수 있다.
일 실시예에서, 접속 패드(116) 및 수동 소자 패턴(117)을 형성하는 단계는 접속 패드(116) 및 수동 소자 패턴(117)을 동일한 소재로 형성하는 단계를 포함할 수 있다. 예를 들어, 접속 패드(116) 및 수동 소자 패턴(117)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 소재를 포함할 수 있다.
일 실시예에서, 접속 패드(116) 및 수동 소자 패턴(117)을 형성하는 단계는 접속 패드(116) 및 수동 소자 패턴(117)을 실질적으로 동일한 두께로 형성하는 단계를 포함할 수 있다. 예를 들어, 접속 패드(116) 및 수동 소자 패턴(117)은 약 2 마이크로미터 내지 약 5 마이크로미터의 두께로 형성될 수 있다. 또한, 접속 패드(116) 및 수동 소자 패턴(117)의 상면이 실질적으로 동한 높이에 있도록, 접속 패드(116) 및 수동 소자 패턴(117)이 형성될 수 있다.
도 19는 제2 반도체 장치(211)를 제1 반도체 장치(111) 상에 탑재하는 단계를 나타내는 도면이다. 제2 반도체 장치(211)를 제1 반도체 장치(111) 상에 탑재하는 단계는 제2 반도체 장치(211)의 칩 패드(212) 상에 칩 연결단자(213)를 부착시키는 단계, 상부 재배선 구조물(114) 상에 접착층(214)을 부착시키는 단계, 및 칩 연결단자(213)를 접속 패드(116)와 전기적으로 연결시키는 단계를 포함할 수 있다.
일 실시예에서, 칩 연결단자(213)를 접속 패드(116)와 전기적으로 연결시키는 단계 이후에 보호 기판(130)을 하부 재배선 구조물(112)로부터 이탈시키는 단계가 수행될 수 있다.
도 11 내지 도 19를 참조하여 설명한 반도체 패키지 제조 단계들에 의해, 제1 반도체 패키지(100)가 형성될 수 있다. 제1 반도체 패키지(100)는 도 1을 참조하여 설명한 반도체 패키지(100)일 수 있다.
도 20은 패키지 기판(170) 상에 전술한 제조 단계들에 의해 형성된 제1 반도체 패키지(100)를 탑재하는 단계를 나타내는 도면이다. 패키지 기판(170) 상에 제1 반도체 패키지(100)를 탑재하는 단계는 패키지 연결단자(113)를 패키지 기판(170)과 전기적으로 연결시키는 단계 및 하부 재배선 구조물(112)과 패키지 기판(170) 사이에 제1 몰딩재(172)를 형성하는 단계를 포함할 수 있다. 일 실시예에서, 패키지 연결단자(113)는 패키지 기판(170) 상에 형성된 상부 패키지 기판 패드(미도시)와 맞닿도록 형성될 수 있다. 또한, 제1 몰딩재(172)는 패키지 기판(170) 상에서 패키지 연결단자(113)를 둘러싸도록 형성될 수 있다.
도 20의 제조 단계에 의해, 제2 반도체 패키지(1)가 형성될 수 있다. 제2 반도체 패키지(1)는 도 7을 참조하여 설명한 반도체 패키지일 수 있다.
도 21은 제2 몰딩재(181) 및 히트 싱크(182)를 형성하는 단계를 나타내는 도면이다. 일 실시예에서, 제2 몰딩재(181)를 형성하는 단계는 패키지 기판(170) 상에서 제2 반도체 패키지(1)의 측면을 둘러싸도록 제2 몰딩재를 형성하는 단계를 포함할 수 있다. 또한, 제2 몰딩재(181)를 형성하는 단계는 제2 반도체 패키지(1)의 상면 및 측면을 덮도록 제2 몰딩재(181)를 형성하는 단계 및 제2 몰딩재(181)의 상부를 제거하는 단계를 포함할 수 있다. 제2 몰딩재(181)의 상부를 제거하는 단계는 제2 몰딩재(181)의 상면 및 제2 반도체 장치(211)의 상면이 실질적으로 동일한 레벨에 있도록 제2 몰딩재(181)의 상부를 제거하는 단계를 포함할 수 있다.
또한, 히트 싱크(182)를 형성하는 단계는 열 전도성이 우수한 금속 소재의히트 싱크(182)를 접착 필름(미도시)을 통해 제2 몰딩재(181) 및 제2 반도체 장치(211)의 상면에 부착시키는 단계일 수 있다.
도 21의 제조 단계에 의해, 제3 반도체 패키지(2)가 형성될 수 있다. 제3 반도체 패키지(2)는 도 8을 참조하여 설명한 반도체 패키지(2)일 수 있다.
본 개시의 반도체 패키지 제조 방법은 제1 반도체 장치(111) 상에 수동 소자 패턴(117)을 형성하는 단계를 포함할 수 있다. 이에 따라, 본 개시의 반도체 패키지(2)는 패키지 기판(170) 상에 별도의 수동 소자들을 포함하지 않을 수 있고, 이에 따라 반도체 패키지(2)는 얇고 가벼울 수 있다.
또한, 본 개시의 반도체 패키지 제조 방법은 제1 반도체 장치(111) 상에 수동 소자 패턴(117)을 형성하는 단계를 포함할 수 있어서, 패키지 기판(170) 상에 별도의 수동 소자들을 형성하는 단계를 포함하지 않을 수 있다. 이에 따라, 반도체 패키지의 제조 단계들이 신속하게 수행될 수 있고, 반도체 패키지의 제조 비용이 절감될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판과 연결된 외부 연결단자;
    상기 패키지 기판 상에 탑재되고, 관통 전극을 가지는 제1 반도체 장치;
    상기 제1 반도체 장치 하부의 하부 재배선 구조물로서, 하부 재배선 절연층; 및 상기 관통 전극과 연결된 하부 재배선 패턴;을 포함하는 상기 하부 재배선 구조물;
    상기 하부 재배선 구조물 하부에 있고, 상기 하부 재배선 패턴과 상기 패키지 기판을 연결시키는 패키지 연결단자;
    상기 제1 반도체 장치 상의 상부 재배선 구조물로서, 상부 재배선 절연층;및 상기 관통 전극과 전기적으로 연결된 상부 재배선 패턴;을 포함하는 상기 상부 재배선 구조물;
    상기 상부 재배선 패턴과 접촉하고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아;
    상기 도전성 비아 상의 접속 패드;
    상기 상부 재배선 구조물 상의 수동 소자 패턴;
    상기 접속 패드 상의 칩 연결단자;
    상기 상부 재배선 구조물 상에서 상기 칩 연결단자를 둘러싸는 접착층; 및
    상기 칩 연결단자와 연결되는 칩 패드를 포함하는 제2 반도체 장치;
    를 포함하고,
    상기 접속 패드는 상기 도전성 비아 및 상기 칩 연결단자 사이에 개재되고,
    상기 수동 소자 패턴은 상기 상부 재배선 절연층 및 상기 접착층 사이에 개재되고, 상기 수동 소자 패턴은 상기 도전성 비아와 연결된 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 수동 소자 패턴 및 상기 접속 패드의 소재는 동일하고,
    상기 수동 소자 패턴의 상면과 상기 접속 패드의 상면은 동일한 레벨에 있는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 상부 재배선 절연층은 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드(polymide), 및 폴리이미드 유도체(polymide derivative) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 수동 소자 패턴은,
    제1 판형 전도성 패턴;을 포함하고,
    상기 반도체 패키지는,
    상기 상부 재배선 절연층 내에서 상기 관통 전극과 전기적으로 연결되고, 상기 제1 판형 전도성 패턴과 수직 방향으로 중첩되는 제2 판형 전도성 패턴;을 더 포함하고,
    상기 상부 재배선 절연층은 상기 제1 판형 전도성 패턴 및 상기 제2 판형 전도성 패턴 사이에 개재되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 수동 소자 패턴은,
    나선형(spiral) 전도성 패턴;
    을 포함하고,
    상기 나선형 전도성 패턴은 상기 상부 재배선 구조물 및 상기 접착층 사이에 개재되는 것을 특징으로 하는 반도체 패키지.
  6. 관통 전극을 가지는 제1 반도체 장치;
    상기 제1 반도체 장치 상의 하부 재배선 구조물로서, 하부 재배선 절연층; 및 상기 관통 전극과 전기적으로 연결된 하부 재배선 패턴;을 포함하는 상기 하부 재배선 구조물;
    상기 하부 재배선 구조물 하부에 있고, 상기 하부 재배선 패턴과 연결된 패키지 연결단자;
    상기 제1 반도체 장치 상부의 상부 재배선 구조물로서, 상부 재배선 절연층; 및 상기 관통 전극과 전기적으로 연결된 상부 재배선 패턴;을 포함하는 상기 상부 재배선 구조물;
    상기 상부 재배선 패턴과 맞닿고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아;
    상기 도전성 비아 상의 접속 패드;
    상기 상부 재배선 구조물 상의 수동 소자 패턴;
    상기 접속 패드 상의 칩 연결단자;
    상기 칩 연결단자를 둘러싸는 접착층; 및
    상기 칩 연결단자와 연결되는 칩 패드를 포함하는 제2 반도체 장치;
    를 포함하고,
    상기 접속 패드는 상기 도전성 비아 및 상기 칩 연결단자 사이에 개재되고,
    상기 수동 소자 패턴은 상기 상부 재배선 절연층 및 상기 접착층 사이에 개재되고, 상기 수동 소자 패턴은 상기 도전성 비아와 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 반도체 장치의 너비는 상기 제2 반도체 장치의 너비보다 크고,
    상기 수동 소자 패턴은,
    상기 제1 반도체 장치 및 상기 제2 반도체 장치가 수직 방향으로 중첩되지 않는 부분의 상기 상부 재배선 구조물 상에 형성된 것을 특징으로 하는 반도체 패키지.
  8. 관통 전극을 가지는 반도체 장치;
    상기 반도체 장치 하부에 배치되며, 하부 재배선 절연층; 및 상기 관통 전극과 전기적으로 연결된 하부 재배선 패턴;을 포함하는 상기 하부 재배선 구조물;
    상기 하부 재배선 구조물 하부에 배치되고, 상기 하부 재배선 패턴과 연결된 패키지 연결단자;
    상기 반도체 장치 상부에 배치되며, 상부 재배선 절연층; 및 상기 관통 전극과 전기적으로 연결된 상부 재배선 패턴;을 포함하는 상기 상부 재배선 구조물;
    상기 상부 재배선 패턴과 접촉하고, 상기 상부 재배선 절연층에 둘러싸인 도전성 비아;
    상기 도전성 비아 상의 접속 패드; 및
    상기 상부 재배선 구조물 상에 있고, 상기 도전성 비아와 연결된 수동 소자 패턴;
    을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 수동 소자 패턴은 외부에 노출된 제1 판형 전도성 패턴;
    을 포함하고,
    상기 반도체 패키지는,
    상기 상부 재배선 절연층 내에서 상기 관통 전극과 전기적으로 연결되고, 상기 제1 판형 전도성 패턴과 수직 방향으로 중첩되는 제2 판형 전도성 패턴;을 더 포함하고,
    상기 상부 재배선 절연층은 상기 제1 판형 전도성 패턴과 상기 제2 판형 전도성 패턴 사이에서 2 마이크로미터 내지 5 마이크로미터의 두께로 개재된 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 수동 소자 패턴은,
    외부에 노출된 나선형 전도성 패턴;을 포함하고,
    상기 나선형 전도성 패턴은,
    2 마이크로미터 내지 15 마이크로미터의 폭을 가지고,
    2 마이크로미터 내지 5 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258599B2 (en) * 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US8860178B2 (en) 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
US8362599B2 (en) 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
US8970516B2 (en) 2010-09-23 2015-03-03 Qualcomm Mems Technologies, Inc. Integrated passives and power amplifier
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US9209131B2 (en) 2014-01-21 2015-12-08 Qualcomm Incorporated Toroid inductor in redistribution layers (RDL) of an integrated device
US10535632B2 (en) * 2016-09-02 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
US10217716B2 (en) 2016-09-12 2019-02-26 Mediatek Inc. Semiconductor package and method for fabricating the same
US20190013301A1 (en) 2017-07-04 2019-01-10 Intel Corporation Stacked dies with passive components within facing recesses
US10510718B2 (en) * 2017-08-28 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

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