KR20210009924A - 서브 샘플링 pll 회로를 포함하는 pll 회로 및 클록 발생기 - Google Patents

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이경민
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상에 따른 PLL(Phased-Locked Loop) 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator) 및 상기 출력 클록을 피드백으로 수신하여 상기 출력 클록에 대한 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하며, 상기 서브 샘플링 PLL 회로는, 상기 출력 클록을 버퍼링하는 버퍼를 포함하고, PVT(Process, Voltage, Temperature) 변화에 따른 상기 버퍼의 특성을 고려하여 루프 대역폭을 유지하기 위해 내부 신호를 적응적으로 조정하도록 구성된 것을 특징으로 한다.

Description

서브 샘플링 PLL 회로를 포함하는 PLL 회로 및 클록 발생기{A Phase-locked loop circuit and a clock generator including a sub-sampling circuit}
본 개시의 기술적 사상은 클록의 위상 고정을 위한 서브 샘플링 PLL 회로를 포함하는 PLL 회로 및 클록 발생기에 관한 발명이다.
PLL 회로 또는 PLL 회로를 구비하는 클록 발생기는 위상 고정된 클록 신호를 생성할 수 있다. 예를 들어, 클록 신호는 송신기에서 데이터를 송신하거나, 수신기에서 데이터를 복원하는데 사용될 수 있다. 이 때, PLL 회로는 링(Ring)-PLL 회로, LC(inductor-capacitor)-PLL 회로 등으로 구분될 수 있다.
최근 PLL 회로는 잡음 특성을 개선하기 위하여 서브 샘플링을 통해 클록의 위상을 고정하는 기술이 적용되었다. 이 때, 서브 샘플링 동작 시에 오실레이터(예를 들면, 전압 제어 오실레이터(voltage-controlled oscillator))의 순간적인 위상 왜곡을 방지하기 위하여 PLL 회로는 버퍼 회로를 포함한다. 버퍼 회로는 보통 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터 등을 포함하기 때문에 PVT(Process, Voltage, Temperature) 변화에 취약하여 PVT 변화에 따라 버퍼 회로에 의해 PLL 회로의 루프 대역폭이 달라지는 문제가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 PLL 회로 또는 클록 발생기의 루프 대역폭을 일정하게 조정하거나, 노이즈 특성 변화에 따라 변경되는 루프 대역폭을 추적하여 신뢰도 높은 클록을 생성할 수 있는 PLL 회로 및 클록 발생기를 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여 본 개시의 기술적 사상에 따른 PLL(Phase-Locked Loop) 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator) 및 상기 출력 클록을 피드백으로 수신하여 상기 출력 클록에 대한 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하며, 상기 서브 샘플링 PLL 회로는, 상기 출력 클록을 버퍼링하는 버퍼를 포함하고, PVT(Process, Voltage, Temperature) 변화에 따른 상기 버퍼의 특성을 고려하여 루프 대역폭을 유지하기 위해 내부 신호를 적응적으로 조정하도록 구성된 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 PLL 회로는, 출력 클록을 생성하도록 구성된 전압 제어 오실레이터, 상기 출력 클록에 대한 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하고, 상기 서브 샘플링 PLL 회로는, 상기 전압 제어 오실레이터와 연결되어 상기 출력 클록을 수신하도록 구성된 버퍼 및 PVT 변화에 따른 상기 버퍼의 특성을 간접적으로 검출하기 위해 이용되는 레플리카 버퍼를 포함하며, 상기 레플리카 버퍼의 특성이 반영된 비교 전압 신호를 생성하고, 상기 비교 전압 신호를 기반으로 루프 대역폭을 유지하기 위해 내부 신호의 펄스 폭을 적응적으로 조정하도록 구성된 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 클록 발생기는 출력 클록을 생성하도록 구성된 전압 제어 오실레이터, 상기 출력 클록에 대한 제1 위상 고정 동작을 수행하도록 구성된 보조 PLL 회로 및 상기 제1 위상 고정 동작 후에 상기 상기 출력 클록에 대한 제2 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하며, 상기 서브 샘플링 PLL 회로는, 상기 출력 클록을 버퍼링하는 버퍼, 상기 버퍼의 특성과 동일한 특성을 갖도록 구성되고, 기준 클록을 버퍼링하는 레플리카 버퍼, 상기 레플리카 버퍼로부터 버퍼링된 상기 기준 클록으로부터 PVT 변화에 따른 상기 레플리카 버퍼의 특성을 검출하도록 구성된 특성 검출기 및 상기 특성 검출기로부터 출력된 검출 결과 신호를 기반으로 펄스 폭이 조정된 내부 신호를 생성하도록 구성된 펄스 생성기를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시 예들에 따른 클록 발생기는 PVT 변화에도 최적의 루프 대역폭을 유지함으로써 신뢰도가 높은 출력 클록을 생성할 수 있으며, 더 나아가, 신뢰도 높은 출력 클록을 이용하여 다양한 프로세싱 동작을 수행할 수 있어 클록 발생기를 포함하는 전자 장치의 전체적인 성능을 향상시킬 수 있는 효과가 있다.
본 개시의 다른 예시적 실시 예에 따른 클록 발생기는 노이즈 특성 변화에 따라 변경된 최적의 루프 대역폭을 추적하여 노이즈를 최소화하는 출력 클록에 대한 위상 고정 동작을 수행함으로써 신뢰도 높은 출력 클록을 생성할 수 있다.
본 개시의 또 다른 예시적 실시 예에 따른 클록 발생기는 전압 제어 오실레이터의 노이즈에 대한 성능에 따른 최적의 루프 대역폭을 추적하고, 최적의 루프 대역폭을 유지한 상태로 출력 클록에 대한 위상 고정 동작을 수행함으로써 신뢰도 높은 출력 클록을 생성할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 발생기를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다.
도 3은 도 2의 단계 S20을 구체적으로 설명하기 위한 순서도이다.
도 4는 PVT 변화에 따른 루프 대역폭 변화를 설명하기 위한 그래프이다.
도 5a는 본 개시의 예시적 실시 예에 따른 클록 발생기를 구체적으로 나타내는 블록도이고, 도 5b는 도 5a의 트랜스컨덕턴스 회로를 나타내는 회로도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL에 포함된 구성을 구체적으로 설명하기 위한 도면이다.
도 7은 도 6a 및 도 6b의 서브 샘플링 PLL의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL에 포함된 구성을 구체적으로 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 클록 발생기를 구체적으로 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다.
도 11은 본 개시의 예시적 실시 예에 따른 클록 발생기의 최적의 루프 대역폭 추적 동작을 설명하기 위한 그래프이다.
도 12는 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다.
도 13은 본 개시의 예시적 실시 예에 따른 클록 발생기의 최적의 루프 대역폭 추적 동작을 설명하기 위한 그래프이다.
도 14는 본 개시의 예시적 실시 예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시 예에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기들을 구비하는 통신 기기들을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 발생기(10)를 나타내는 블록도이다.
도 1을 참조하면, 클록 발생기(10)는 PLL(Phase Locked Loop) 회로(PLL_CKT)를 포함할 수 있으며, PLL 회로(PLL_CKT)는 보조 PLL 회로(20), 서브 샘플링 PLL 회로(30) 및 전압 제어 오실레이터(Voltage Controlled Oscillator; VCO, 40)를 포함할 수 있다. 이하에서, 실시 예들에 따라 전압 제어 오실레이터(40)는 링(ring) 오실레이터 또는 LC(inductor-capacitor) 오실레이터 등의 다양한 구성으로 구현될 수 있다.
보조 PLL 회로(20)는 전압 제어 오실레이터(40)로부터 출력 클록(또는, 발진 신호)을 피드백으로 수신하여 1차 위상 고정 동작을 수행할 수 있다. 이하, 1차 위상 고정 동작은 서브 샘플링 PLL 회로(30)의 출력 클록에 대한 2차 위상 고정 동작을 위해 출력 클록의 위상과 기준 클록의 위상 차를 소정의 고정 범위(locking range) 내에 위치시키기 위한 위상 고정 동작을 의미할 수 있다. 즉, 1차 위상 고정 동작은 서브 샘플링 PLL 회로(30)의 2차 위상 고정 동작을 수행하기 위하여 선행되는 것으로 보조 위상 고정 동작으로도 지칭될 수 있다. 또한, 보조 PLL 회로(20)가 수행하는 PLL은 보조 PLL로 정의될 수 있다. 보조 PLL 회로(20)의 구체적인 구성 및 동작은 도 5에서 서술한다.
본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL 회로(30)는 버퍼 회로(31) 및 루프 대역폭 관리 회로(32)를 포함할 수 있다. 서브 샘플링 PLL 회로(30)는 전압 제어 오실레이터(40)로부터 출력 클록(보조 PLL 회로(20)로부터 1차 위상 고정된 출력 클록)을 피드백으로 수신하여 출력 클록을 이용한 서브 샘플링을 수행할 수 있다. 이 때, 버퍼 회로(31)는 출력 클록을 수신하고, 서브 샘플링 동작시 발생 가능한 전압 제어 오실레이터(40)의 위상 왜곡을 방지하기 위한 구성이 적용될 수 있다. 서브 샘플링 PLL 회로(30)가 수행하는 PLL은 서브 샘플링 PLL로 정의될 수 있다.
예시적 실시 예에 따른 루프 대역폭 관리 회로(32)는 PVT(Process, Voltage, Temperature) 변화에 따라 가변적인 버퍼 회로(31)의 특성을 기반으로 서브 샘플링 동작에 필요한 내부 신호를 적응적으로 조정하여 서브 샘플링 PLL 회로(30)(또는, PLL 회로(PLL_CKT))의 루프 대역폭을 유지할 수 있다. 루프 대역폭은 서브 샘플링 PLL 회로(30)(또는, PLL 회로(PLL_CKT))의 노이즈 특성에 따라 결정되는 것으로 이에 대한 구체적인 설명은 도 4에서 후술한다.
일 실시 예로, 버퍼 회로(31)의 특성은 버퍼 회로(31)를 통과하는 출력 클록의 슬루율(slew rate)을 포함할 수 있다. 이하에서, 버퍼 회로(31)를 통과하는 출력 클록의 슬루율은 버퍼 회로(31)의 슬루율과 동일한 의미로 혼용되어 지칭될 수 있다. 이 때, 루프 대역폭 관리 회로(32)는 버퍼 회로(31)의 슬루율을 검출할 수 있으며, 검출 결과를 기반으로 소정의 루프 대역폭이 유지되도록 내부 신호를 적응적으로 조정할 수 있다. 일 실시 예로, 내부 신호는 서브 샘플링 PLL 회로(30)의 루프 이득(loop gain) 및 루프 대역폭(loop bandwidth)을 조정하기 위한 펄스 형태의 신호로서 서브 샘플링 PLL 회로(30)의 트랜스컨덕턴스(tansconductance) 회로에 인가될 수 있다. 일부 실시 예들에서, 트랜스컨덕턴스 회로는 내부 신호에 응답하여 샘플링된 전압 정보를 전류 정보로 변환하는 동작을 수행할 수 있다. 구체적으로, 트랜스컨덕턴스 회로는 내부 신호의 특정 레벨에서만 동작할 수 있도록 구성될 수 있으며, 서브 샘플링 PLL 회로(30)의 트랜스컨덕턴스 회로 구성의 구체적인 내용은 도 5b에서 후술된다.
전하 펌프에 인가될 수 있다. 일부 실시 예들에서, 전하 펌프는 내부 신호에 응답하여 전하 펌프 동작을 수행할 수 있다. 구체적으로, 전하 펌프는 내부 신호의 특정 레벨에서만 전하 펌프 동작을 수행할 수 있도록 구성될 수 있으며, 서브 샘플링 PLL 회로(30)의 전하 펌프 구성의 구체적인 내용은 도 5b에서 후술한다.
도 1에서는 PVT 변화에 민감한 구성으로서 버퍼 회로(31)를 포함하는 서브 샘플링 PLL 회로(30)를 도시하였지만, 이는 예시적 실시 예로 이에 국한되지 않으며, 서브 샘플링 PLL 회로(30)는 PVT 변화에 민감한 구성들을 더 포함할 수 있으며, 이 때 루프 대역폭 관리 회로(32)는 PVT 변화에 따른 위의 다른 구성들의 특성들 중 적어도 하나를 고려하여 내부 신호를 적응적으로 조정할 수 있다. 더 나아가, 루프 대역폭 관리 회로(32)는 버퍼 회로(31)가 아닌 다른 구성의 PVT 변화에 따른 특성 변화를 고려하여 내부 신호를 적응적으로 조정할 수도 있다.
다양한 환경에 따라 변화되는 PLL 회로(PLL_CKT)의 노이즈 특성에 따라 최적의 루프 대역폭은 달라질 수 있는 바, 예시적 실시 예에 따른 루프 대역폭 관리 회로(32)는 달라지는 최적의 루프 대역폭을 내부 신호의 조정을 통해 추적(tracking)할 수 있다. 구체적으로, 루프 대역폭 관리 회로(32)는 PLL 회로(PLL_CKT)의 노이즈 특성 변화에 따라 최적의 루프 대역폭이 변경되는지 여부를 모니터링(또는, 감지)할 수 있으며, 루프 대역폭 관리 회로(32)는 변경된 루프 대역폭을 추적하기 위해 내부 신호를 적응적으로 조정할 수 있다. 더 나아가, 루프 대역폭 관리 회로(32)는 PVT 변화에도 추적된 루프 대역폭이 유지될 수 있도록 내부 신호를 적응적으로 조정할 수 있다.
본 개시의 예시적 실시 예들에 따른 위상 고정 동작을 통해 위상 고정된 출력 클록은 클록 발생기(10) 외부의 샘플링 블록에 제공될 수 있다. 본 개시의 기술적 사상이 적용된 클록 발생기(10)는 PVT 변화에도 최적의 루프 대역폭을 유지함으로써 신뢰도가 높은 출력 클록을 생성할 수 있으며, 더 나아가, 신뢰도 높은 출력 클록을 이용하여 다양한 프로세싱 동작을 수행할 수 있어 클록 발생기(10)를 포함하는 전자 장치의 전체적인 성능을 향상시킬 수 있는 효과가 있다.
도 2는 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다. 이하, 도 2의 내용은 도 1을 참조하여 서술된다.
도 1 및 도 2를 참조하면, 보조 PLL 회로(20)를 이용하여 전압 제어 오실레이터(40)의 출력 클록에 대한 1차 위상 고정 동작을 수행할 수 있다(S10). 보조 PLL 회로(20)는 전압 제어 오실레이터(40)의 출력 클록의 위상을 고정시키기 위한 PLL을 수행할 수 있으며, 출력 클록의 위상과 기준 클록의 위상 차가 소정의 고정 범위 내에 위치하도록 1차 위상 고정 동작을 수행할 수 있다. 보조 PLL 회로(20)는 1차 위상 고정 동작이 데드 존(deadzone) 내에 존재하는 때에 비활성화될 수 있다.
이후, 서브 샘플링 PLL 회로(30)를 이용하여 전압 제어 오실레이터(40)의 출력 클록에 대한 2차 위상 고정 동작을 수행할 수 있다(S20). 구체적으로, 서브 샘플링 PLL 회로(30)는 출력 클록을 이용한 서브 샘플링 동작을 수행하여 출력 클록의 위상을 고정시키기 위한 PLL을 수행할 수 있으며, 출력 클록이 기준 클록의 위상에 대응되도록 2차 위상 고정 동작을 수행할 수 있다. 본 개시의 예시적 실시 예들에 따른 서브 샘플링 PLL 회로(30)의 서브 샘플링 동작은 PVT 변화에 따른 루프 대역폭의 변화를 최소화할 수 있으며, 이의 구체적인 동작 실시 예는 도 3에서 서술한다.
도 3은 도 2의 단계 S20을 구체적으로 설명하기 위한 순서도이다. 이하, 도 3의 내용은 도 1을 참조하여 서술된다.
도 1 및 도 3을 참조하면, 도 2의 단계 S10 이후에, 서브 샘플링 PLL 회로(30)에서 서브 샘플링 PLL 회로(30) 또는 PLL 회로(PLL_CKT)의 루프 대역폭에 영향을 주는 PVT 변화에 따른 서브 샘플링 PLL 회로(30)의 특성 변화를 감지할 수 있다(S21). 구체적으로, 서브 샘플링 PLL 회로(30)는 서브 샘플링 PLL 회로(30) 내의 버퍼 회로(31)의 특성이 PVT 변화에 따라 변화되는 것을 감지할 수 있다. 예시적 실시 예로, 서브 샘플링 PLL 회로(30)는 버퍼 회로(31)와 동일 또는 유사한 특성을 갖는 레플리카 버퍼 회로를 더 포함하여 레플리카 버퍼 회로를 통해 간접적으로 PVT 변화에 따른 특성 변화를 감지할 수 있으며, 일부 실시 예에서는, 버퍼 회로(31)의 특성 변화를 직접 감지할 수 있는 구성이 서브 샘플링 PLL 회로(30)에 적용될 수 있다.
이후, 서브 샘플링 PLL 회로(30)에서는 변화된 버퍼 회로(31)의 특성을 기반으로 루프 대역폭을 유지하기 위해 내부 신호를 적응적으로 조정하여 서브 샘플링을 수행할 수 있다(S22). 구체적으로, 서브 샘플링 PLL 회로(30)는 PVT 변화에 의해 버퍼 회로(31)의 특성이 루프 대역폭을 증가시키는 방향으로 변화된 때에, 루프 대역폭 증가를 억제하기 위한 방향으로 내부 신호를 조정할 수 있으며, 루프 대역폭을 감소시키는 방향으로 변화된 때에, 루프 대역폭 감소를 억제하기 위한 방향으로 내부 신호를 조정할 수 있다. 전술한 바와 같이, 내부 신호는 서브 샘플링 PLL 회로(30)의 루프 이득을 조정하기 위한 펄스 형태의 신호로서 서브 샘플링 PLL 회로(30)의 전하 펌프에 인가될 수 있다. 다만, 이는 예시적 실시 예에 불과한 바, 이에 국한되지 않으며, 내부 신호는 서브 샘플링 PLL 회로(30)의 구성에 따라 루프 이득을 조정할 수 있는 다양한 신호로 정의될 수 있다.
도 4는 PVT 변화에 따른 루프 대역폭 변화를 설명하기 위한 그래프들이 도시된 도면이다.
도 4의 그래프(a)를 참조하면, 서브 샘플링 PLL 회로(또는, PLL 회로)의 루프 대역폭은 PLL 회로 내에 포함된 크리스탈의 노이즈(XTAL_noise) 및 전압 제어 오실레이터의 노이즈(VCO_noise)를 기반으로 결정될 수 있다. 크리스탈은 전압 제어 오실레이터의 출력 클록의 위상을 고정하기 위해 이용되는 기준 클록의 소스일 수 있다. 크리스탈의 노이즈(XTAL_noise)와 전압 제어 오실레이터의 노이즈(VCO_noise)는 각각 주파수에 따른 특성 변화가 상이할 수 있으며, 일 예로, 최적의 루프 대역폭(Loop_BW)은 크리스탈의 노이즈(XTAL_noise)와 전압 제어 오실레이터의 노이즈(VCO_noise)의 합산 값(Total_noise)이 최소화될 수 있는 특정 주파수(fBW)에 의해 결정될 수 있다.
다만, 전술한 바와 같이, PVT 변화에 따라 서브 샘플링 PLL 회로의 특성이 변화될 수 있고, 이에 따라 최적의 루프 대역폭(Loop_BW)이 다른 루프 대역폭(Loop_BW', Loop_BW'')으로 변경될 수 있다. 루프 대역폭의 변화에 따른 특정 주파수(fBW', fBW'')에 대응하는 노이즈가 종전 특정 주파수(fBW)에 대응하는 노이즈보다 크기 때문에 PVT 변화는 서브 샘플링 PLL 회로 또는 PLL 회로의 성능을 저하시키는 문제가 발생할 수 있다. 즉, 도 4의 그래프(b)를 더 참조하면, 서브 샘플링 PLL 회로의 위상 고정 동작 수행시에 특정 주파수(fBW)(또는, 특정 루프 대역폭)에서 지터의 크기는 최소화되나, PVT 변화에 따라 루프 대역폭이 변화되어 지터가 증가할 수 있다.
본 개시의 예시적 실시 예들에 따른 서브 샘플링 PLL 회로는 PVT 변화에도 지터의 최소화를 위해 최적의 루프 대역폭(Loop_BW)을 유지할 수 있도록 루프 대역폭을 결정하는 파라미터인 루프 이득을 적응적으로 조정할 수 있다. 구체적으로, 서브 샘플링 PLL 회로는 PVT 변화에 따른 특성 변화를 고려하여 루프 이득과 관계된 내부 신호의 펄스 폭을 조정함으로써 최적의 루프 대역폭(Loop_BW)을 유지할 수 있다.
도 5a는 본 개시의 예시적 실시 예에 따른 클록 발생기(10)를 구체적으로 나타내는 블록도이고, 도 5b는 도 5a의 트랜스컨덕턴스 회로(109)를 나타내는 회로도이다. 이하, 도 5a에서는 이해의 편의상 신호들을 간소화하여 나타내었으나, 일부 실시 예들에 있어서 전압 제어 오실레이터(101)는 두 개의 라인들을 통해 위상이 서로 반대인 차동 신호들을 출력할 수 있으며, 클록 발생기(10)는 차동 신호들을 이용하여 위상 고정 동작을 수행할 수 있도록 각 신호 라인들이 구현될 수 있다.
도 5a를 참조하면, 클록 발생기(10)는 전압 제어 오실레이터(101), 분주기(102), 위상 주파수 검출기(Phase-Frequency Detector, 103), 데드존 회로(104), 전하 펌프(105), 루프 필터(106), 버퍼 회로(107), 샘플러(108), 트랜스컨덕턴스(transconductance) 회로(109), 레플리카 버퍼 회로(110), 특성 검출기(111) 및 펄스 생성기(112)를 포함할 수 있다.
예시적 실시 예에서 분주기(102), 위상 주파수 검출기(103), 데드존 회로(104), 전하 펌프(105)는 도 1의 보조 PLL 회로(20)를 구성할 수 있으며, 버퍼 회로(107), 샘플러(108), 트랜스컨덕턴스 회로(109), 레플리카 버퍼 회로(110), 특성 검출기(111) 및 펄스 생성기(112)는 도 1의 서브 샘플링 PLL 회로(30)를 구성할 수 있다. 특히, 레플리카 버퍼 회로(110), 특성 검출기(111) 및 펄스 생성기(112)는 도 1의 루프 대역폭 관리 회로(32)를 구성할 수 있다.
먼저, 전압 제어 오실레이터(101)는 출력 클록(VCO_clk)을 분주기(102)에 제공하고, 분주기(102)는 출력 클록(VCO_clk)로부터 피드백 클록(fb_clk)을 생성하여 위상 주파수 검출기(103)에 제공할 수 있다. 일부 실시 예들에 따라, 분주기(102)는 정수 분주기(integer divider)로 구현될 수 있다. 위상 주파수 검출기(103)는 기준 클록(ref_clk) 및 피드백 클록(fb_clk)을 각각 수신하고, 기준 클록(ref_clk)과 피드백 클록(fb_clk) 간의 위상 차를 검출하여 검출 결과를 데드존 회로(104)에 제공할 수 있다. 데드존 회로(104)는 기준 클록(ref_clk)과 피드백 클록(fb_clk)간의 위상 차가 미리 설정된 데드 존(dead zone) 내에 존재하는지 여부를 판별할 수 있다. 데드존 회로(104)는 상기 위상 차가 데드 존(dead zone) 내에 존재하는 때에, 보조 PLL을 이용한 위상 고정 동작을 완료하고, 보조 PLL은 비활성화시킬 수 있다. 데드존 회로(104)는 상기 위상 차가 데드 존 밖에 존재하는 때에, 위상 주파수 검출기(103)로부터 수신한 검출 결과를 전하 펌프(105)에 제공할 수 있다. 전하 펌프(105)는 검출 결과를 기반으로 제어 전압 신호(Vctrl)를 생성하기 위한 전류 신호를 생성하여 루프 필터(106)에 제공할 수 있다. 루프 필터(106)는 전류 신호를 필터링하여 제어 전압 신호(Vctrl)를 생성하고, 전압 제어 오실레이터(101)에 제공할 수 있다.
분주기(102), 위상 주파수 검출기(103), 데드존 회로(104), 전하 펌프(105)를 이용한 보조 PLL을 기준 클록(ref_clk)과 피드백 클록(fb_clk)간의 위상 차가 데드 존 내에 존재할 때까지 반복 수행할 수 있다. 전술한 바와 같이, 보조 PLL를 이용한 위상 고정 동작은 1차 위상 고정 동작으로 지칭될 수 있다. 이후에는, 기준 클록(ref_clk)을 기반으로 출력 클록(VCO_clk)의 미세한(fine) 위상 고정을 위하여 클록 발생기(10)는 서브 샘플링 PLL만을 수행할 수 있다.
예시적 실시 예에 따른 레플리카 버퍼 회로(110)는 버퍼 회로(107)와 유사한 특성을 갖도록 버퍼 회로(107)의 구성, 레이아웃 형태 등을 고려하여 구현될 수 있다. 서브 샘플링 PLL은 PVT 변화에 따른 버퍼 회로(107)의 특성 변화를 레플리카 버퍼 회로(110)를 이용하여 간접적으로 검출하고, 검출 결과를 기반으로 서브 샘플링 PLL의 루프 대역폭을 일정하게 유지하며 출력 클록(VCO_clk)의 위상을 고정할 수 있다.
구체적으로, 전압 제어 오실레이터(101)는 보조 PLL에 의해 1차 위상 고정된 출력 클록(VCO_clk)을 버퍼 회로(107)에 제공하고, 버퍼 회로(107)는 출력 클록(VCO_clk)을 버퍼링하여 버퍼링된 출력 클록(VCO_clk')을 샘플러(108)에 제공할 수 있다. 샘플러(108)는 버퍼링된 출력 클록(VCO_clk') 및 기준 클록(ref_clk)을 각각 수신하고, 기준 클록(ref_clk)을 기반으로 버퍼링된 출력 클록(VCO_clk')을 샘플링하여 샘플링 전압 신호(V_sam)를 생성할 수 있다. 샘플러(108)는 서브 샘플링 위상 검출기(sub-sampling phase detector)로 지칭될 수 있다. 트랜스컨덕턴스 회로(109)는 샘플링 전압 신호(V_sam)를 수신하고, 샘플링 전압 신호(V_sam)를 샘플링 전류 신호(I_sam)로 변환할 수 있으며, 샘플링 전류 신호(I_sam)를 루프 필터(106)에 제공할 수 있다. 루프 필터(106)는 샘플링 전류 신호(I_sam)를 이용하여 제어 전압 신호(Vctrl)를 생성할 수 있다.
레플리카 버퍼 회로(110)는 기준 클록(ref_clk)을 수신하고, 기준 클록(ref_clk)을 버퍼링하여 버퍼링된 기준 클록(ref_clk')을 특성 검출기(111)에 제공할 수 있다. 특성 검출기(111)는 버퍼링된 기준 클록(ref_clk')을 기반으로 레플리카 버퍼 회로(110)의 특성을 검출할 수 있다. 예시적 실시 예로, 특성 검출기(111)는 PVT 변화에 따른 버퍼링된 기준 클록(ref_clk')의 슬루율의 변화를 감지할 수 있으며, 이를 통해 레플리카 버퍼 회로(110)의 특성을 검출할 수 있다. 특성 검출기(111)는 검출 결과(DT_R)를 펄스 생성기(112)에 제공할 수 있다. 펄스 생성기(112)는 검출 결과(DT_R) 및 샘플링 전압 신호(V_sam)를 기반으로 트랜스컨덕턴스 회로(109)의 동작에 필요한 펄스 신호(또는, 내부 신호)(pul)를 생성하여 트랜스컨덕턴스 회로(109)에 제공할 수 있다. 펄스 신호(pul)는 서브 샘플링 PLL의 루프 이득을 조정하기 위한 신호일 수 있으며, 펄스 생성기(112)는 PVT 변화에 따른 레플리카 버퍼 회로(110)의 특성 변화에도 루프 대역폭이 변하지 않도록 펄스 신호(pul)의 펄스 폭을 조정할 수 있다. 이에 대한 구체적인 서술을 위하여 루프 대역폭에 관한 수학식 1을 살펴보면 다음과 같다.
[수학식 1]
Figure pat00001
서브 샘플링 PLL의 루프 대역폭은 임의의 상수(C), 버퍼 회로(107)의 슬루율(SRVCO_clk), 펄스 생성기(112)의 펄스 신호(pul)의 펄스 폭(Tpul), 펄스 주기(Tref), 트랜스컨덕턴스 회로(109)의 트랜스컨덕턴스 값(Gm), 루프 필터(106)의 전달 함수(ZLF(s)) 및 전압 제어 오실레이터의 이득(KVCO)으로 정의될 수 있다. PVT 변화에 따라 버퍼 회로(107)의 슬루율(SRVCO_clk)은 변화될 수 있으며, 이에 따라, 루프 대역폭의 변동이 발생할 수 있다. 루프 대역폭의 변동을 방지하기 위하여 특성 검출기(111)는 PVT 변화에 따른 버퍼 회로(107)의 슬루율(SRVCO_clk)의 변화를 레플리카 버퍼 회로(110)를 이용하여 검출할 수 있다. 특성 검출기(111)의 예시적 실시 예에 따른 특성 검출 방법 및 구성은 도 6a 등에서 서술한다. 펄스 생성기(112)는 버퍼 회로(107)의 슬루율(SRVCO_clk)의 변화에 따라 적응적으로 펄스 신호(pul)의 펄스 폭(Tpul)을 적응적으로 조정하여 루프 대역폭을 일정하게 유지시킬 수 있다. 예를 들어, 펄스 생성기(112)는 버퍼 회로(107)의 슬루율(SRVCO_clk)이 PVT 변화에 따라 증가한 때에, 펄스 폭(Tpul)을 줄이고, 버퍼 회로(107)의 슬루율(SRVCO_clk)이 PVT 변화에 따라 감소한 때에, 펄스 폭(Tpul)을 늘릴 수 있다. 펄스 주기(Tref) 대비 펄스 폭(Tpul)은 루프 이득과 관련된 것으로 다시 말해, 펄스 생성기(112)는 PVT 변화에도 루프 대역폭을 일정하게 하기 위해 펄스 폭(Tpul)을 변경할 수 있다.
트랜스컨덕턴스 회로(109)의 구성을 서술하기 위해 도 5b를 더 참조하면, 트랜스컨덕턴스 회로(108)는 제1 및 제2 전류원(IS1, IS2), 제1 및 제2 스위치 회로(SW1, SW2)를 포함할 수 있다. 제1 전류원(IS1)은 샘플러(108)로부터 수신한 양의 샘플링 전압 신호(V_samP)를 변환하여 양의 샘플링 전류 신호(I_samP)를 생성할 수 있다. 제2 전류원(IS2)은 샘플러(108)로부터 수신한 음의 샘플링 전압 신호(V_samN)를 변환하여 음의 샘플링 전류 신호(I_samN)를 생성할 수 있다. 제1 및 제2 스위치 회로(SW1, SW2)는 펄스 생성기(112)로부터 펄스 신호(pul)를 수신하여, 펄스 신호(pul)에 응답하여 스위칭 동작을 수행할 수 있다.
도 5a에서는 전하 펌프(105) 및 트랜스컨덕턴스 회로(109)를 별개의 구성으로 도시하였으나, 이는 예시적 실시 예에 불과한 바, 이에 국한되지 않고, 클록 발생기(10)는 멀티플렉서를 더 포함할 수 있으며, 멀티플렉서를 통해 트랜스컨덕턴스 회로(109)는 전하 펌프(105)를 대체하여 보조 PLL에 이용될 수 있다.
트랜스컨덕턴스 회로(109)는 펄스 신호(pul) 및 샘플링 전압 신호(V_sam)를 수신하고, 펄스 신호(pul)에 응답하여 전하 펌프 동작을 수행할 수 있다. 일부 실시 예들에서 트랜스컨덕턴스 회로(109)는 펄스 신호(pul)가 하이 레벨인 때에 전하 펌프 동작을 수행할 수 있다.
버퍼 회로(107), 샘플러(108), 트랜스컨덕턴스 회로(109), 레플리카 버퍼 회로(110), 특성 검출기(111) 및 펄스 생성기(112)를 이용한 서브 샘플링 PLL을 기준 클록(ref_clk)과 출력 클록(VCO_clk)의 위상이 동일 또는 유사할 때까지 반복 수행할 수 있다. 전술한 바와 같이, 서브 샘플링 PLL을 이용한 고정 동작은 2차 위상 고정 동작으로 지칭될 수 있다.
전압 제어 오실레이터(101)는 본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL을 통해 위상 고정된 출력 클록(VCO_clk)을 외부로 출력할 수 있다.
도 5a에서는 레플리카 버퍼 회로(110)를 이용하여 간접적으로 버퍼 회로(107)의 특성을 검출하는 방식이 적용된 클록 발생기(10)의 구성을 중심으로 서술하였으나, 이는 예시적 실시 예에 불과하며, 이에 국한되지 않고, 버퍼 회로(107)의 특성을 직접적으로 검출하는 방식이 적용되도록 클록 발생기(10)가 구현될 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL에 포함된 구성을 구체적으로 설명하기 위한 도면이고, 도 7은 도 6a 및 도 6b의 서브 샘플링 PLL의 동작을 설명하기 위한 타이밍도이다.
도 6a를 참조하면, 서브 샘플링 PLL은 버퍼 회로(107), 샘플러(108), 레플리카 버퍼 회로(110), 특성 검출기(111) 및 펄스 생성기(112)를 포함할 수 있다. 버퍼 회로(107)는 복수의 인버터들(INV1~INV4)을 포함할 수 있다. 샘플러(108)는 복수의 샘플링 커패시터들(Cap1~Cap4) 및 복수의 스위치 소자들(SWa1, SWa2, SWb1, SWb2)을 포함할 수 있다. 샘플링 커패시터들(Cap1~Cap4)은 소정의 샘플링 커패시턴스(Cs)를 가질 수 있다. 레플리카 버퍼 회로(110)는 복수의 인버터들(INV1'~INV4')을 포함할 수 있다. 전술한 바와 같이. 레플리카 버퍼 회로(110)는 버퍼 회로(107)를 복제한 회로 구성을 가질 수 있으며, 버퍼 회로(107)의 특성(예를 들면, 슬루율)과 동일, 유사할 수 있다. 특성 검출기(111)는 복수의 커패시터들(Cap5, Cap6) 및 비교기들(Comp1, Comp2)을 포함할 수 있다. 복수의 커패시터들(Cap5, Cap6)은 샘플링 커패시터들(Cap1~Cap4)의 샘플링 커패시턴스(Cs)의 N(단, N은 1 이상의 실수)배만큼의 커패시턴스(NCs)를 가질 수 있다. 복수의 커패시터들(Cap5, Cap6)의 커패시턴스(NCs)는 서브 샘플링 PLL의 루프 대역폭을 기반으로 결정될 수 있으며, 이에 대한 구체적인 설명은 후술한다. 펄스 생성기(112)는 복수의 OR 게이트들(OR1, OR2), 복수의 AND 게이트들(AND1, AND2) 및 복수의 버퍼들(BUF1, BUF2)을 포함할 수 있다.
레플리카 버퍼 회로(110)는 복수의 인버터들(INV1'~INV4')을 통해 기준 클록(ref_clk_P, ref_clk_N)을 버퍼링할 수 있다. 특성 검출기(111)의 커패시터들(Cap5, Cap6)은 통해 기준 클록(ref_clk_P, ref_clk_N)으로부터 비교 전압 신호(V_saP, V_saN)를 생성하여 비교기들(Comp1, Comp2)에 제공할 수 있다. 버퍼 회로(107)는 복수의 인버터들(INV1~INV4)을 통해 출력 클록(VCO_clk_P, VCO_clk_N)을 버퍼링할 수 있다. 샘플러(108)는 복수의 샘플링 커패시터들(Cap1~Cap4) 및 복수의 스위치 소자들(SWa1, SWa2, SWb1, SWb2)을 이용하여 양의 기준 클록(ref_clk_P)을 기반으로 샘플링 동작을 수행하여 샘플링 전압 신호(V_samP, V_samN)를 생성하고, 비교기들(Comp1, Comp2)에 제공할 수 있다. 제1 비교기(Comp1)는 음의 샘플링 전압 신호(V_samN) 및 음의 비교 전압 신호(V_saN)를 수신하고, 이들을 비교하여 제1 비교 결과 신호를 생성할 수 있다. 제2 비교기(Comp2)는 양의 샘플링 전압 신호(V_samP) 및 양의 비교 전압 신호(V_saP)를 수신하고, 이들을 비교하여 제2 비교 결과 신호를 생성할 수 있다.
펄스 생성기(112)의 제1 OR 게이트(OR1) 및 제2 OR 게이트(OR2)는 각각 제1 비교 결과 신호 및 양의 기준 클록(ref_clk_P)을 수신하여, OR 연산하고, 제1 연산 결과(V_cN)를 제1 버퍼(BUF1)에 제공할 수 있다. 제1 버퍼(BUF1)는 수신한 제1 연산 결과(V_cN)를 증폭하여 음의 펄스 신호(pul_N)를 생성할 수 있다. 펄스 생성기(112)의 제1 AND 게이트(AND1) 및 제2 AND 게이트(AND2)는 각각 제2 비교 결과 신호 및 음의 기준 클록(ref_clk_N)을 수신하여, AND 연산하고, 제2 연산 결과(V_cP)를 제2 버퍼(BUF2)에 제공할 수 있다. 제2 버퍼(BUF2)는 수신한 제2 연산 결과(V_cP)를 증폭하여 양의 펄스 신호(pul_P)를 생성할 수 있다.
도 6a의 서브 샘플링 PLL의 동작 설명을 위한 도 7에서는 서브 샘플링 PLL을 이용한 위상 고정 동작 시에 출력 클록(ref_clk_P, ref_clk_N), 샘플링 전압 신호(V_samP, V_samN), 비교 전압 신호(V_saP, V_saN), 비교 결과 전압 신호(V_cN, V_cP) 및 펄스 신호(pul_P, pul_N)의 시간의 흐름에 따른 레벨의 변화를 나타낸다. 이하에서, 차동 신호들 중에서 양의 신호를 중심으로 서술하며, 음의 신호는 양의 신호의 서술 내용을 통해 충분히 유추 가능한 바, 구체적인 내용을 생략한다.
도 7을 더 참조하면, 먼저, 버퍼 회로(107)를 통과하고, 샘플러(108)로부터 출력되는 양의 샘플링 전압 신호(V_samP)는 아래의 수학식 2와 같이 표현될 수 있다.
[수학식 2]
Figure pat00002
양의 샘플링 전압 신호(V_samP)는 전원 전압(Vdd), 버퍼 회로(107)의 출력 임피던스(Ro) 및 샘플링 커패시턴스(Cs)로 정의될 수 있다. 이 때, 버퍼 회로(107)에 의한 양의 샘플링 전압 신호(V_samP)의 슬루율(SRVCO)은 아래의 수학식 3과 같이 표현될 수 있다.
[수학식 3]
Figure pat00003
슬루율(SRVCO)은 버퍼 회로(107)의 출력 임피던스(Ro)에 연관되어 있으며, 버퍼 회로(107)의 출력 임피던스(Ro)는 PVT 변화에 따라 변동될 수 있는 요소인 바, 출력 임피던스(Ro)의 변동은 슬루율(SRVCO)의 변화를 야기할 수 있다. 이를 보상하기 위하여, 레플리카 버퍼 회로(110) 및 특성 검출기(111)를 이용하여 PVT 변화에 따른 슬루율(SRVCO)의 변화를 감지하고, 펄스 생성기(112)에서 생성되는 양의 펄스 신호(pul_P)의 펄스 폭을 조정할 수 있다.
본 개시의 예시적 실시 예에 따른 슬루율(SRVCO)의 변화 보상을 위한 동작을 설명하기 위하여 레플리카 버퍼 회로(110) 및 커패시터(Cap6)로부터 생성된 양의 비교 전압 신호(V_saP)는 아래의 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Figure pat00004
양의 샘플링 전압 신호(V_samP)는 전원 전압(Vdd), 레플리카 버퍼 회로(110)의 출력 임피던스(Ro') 및 커패시터(Cap6)의 커패시턴스(NCs)로 정의될 수 있다. 제2 비교기(ComP2)는 양의 샘플링 전압 신호(V_samP)를 기반으로 양의 비교 전압 신호(V_saP)의 상승 및 하강 슬루율을 감지하고, 음의 비교 결과 전압 신호(V_cN)를 생성하여 펄스 생성기(112)에 제공할 수 있다. 펄스 생성기(112)는 PVT 변화에도 루프 대역폭을 일정하게 유지하기 위해 조정되는 펄스 폭(Tpul)과 소정의 펄스 주기(Tref)를 갖는 양의 펄스 신호(pul_P)를 생성할 수 있다.
예시적 실시 예에 따라, 서브 샘플링 PLL(또는, 클록 발생기)가 정상 상태(lock state)(예를 들어, 't1'내지 't4'의 구간에서의 상태)에 들어가면, 양의 샘플링 전압 신호(V_samP)는 버퍼 회로(107)가 동작하는 전원 전압(Vdd)으로 기인된 특정 값에 수렴할 수 있다. 예를 들여, 양의 샘플링 전압 신호(V_samP)는 전원 전압(Vdd)의 절반 값(0.5Vdd)에 수렴할 수 있다. 정상 상태에서 수학식 2, 3, 4는 다음과 같이 수학식 5, 6, 7로 간소화될 수 있다. 이하, 'ts'는 정상 상태에서의 시간 파라미터를 나타낸다.
[수학식 5]
Figure pat00005
[수학식 6]
Figure pat00006
[수학식 7]
Figure pat00007
위와 같이, 펄스 생성기(112)에서 생성되는 양의 펄스 신호(pul_P)는 수학식 7과 같은 펄스 폭(Tpul)(예를 들어, 't1' 내지 't2' 사이의 길이와 대응하는 펄스 폭)을 가질 수 있다. 즉, 양의 펄스 신호(pul_P)는 PVT 변화에 따라 변동되는 레플리카 버퍼 회로(110)의 출력 임피던스(Ro')에 따라 가변적인 펄스 폭(Tpul)을 가질 수 있다.
위와 같이 PVT 변화에 따라 적응적으로 조정되는 펄스 신호(pul_P)를 기반으로 서브 샘플링 기반 위상 고정을 수행할 때에 루프 대역폭은 수학식 8과 같이 정리될 수 있다.
[수학식 8]
Figure pat00008
Figure pat00009
Figure pat00010
수학식 8과 같이, 루프 대역폭을 정의하는 모든 파라미터들은 PVT 변화 대비 일정하게 유지될 수 있는 바, PVT 변화에도 일정한 루프 대역폭을 유지할 수 있다.
도 6b를 더 참조하면, 펄스 생성기(112')는 디더링(dithering) 회로(D_CKT)를 더 포함할 수 있다. 디더링 회로(D_CKT)는 복수의 스위치 소자들(SWc1~SWc3, SWd1~SWd3), 복수의 커패시터들(Cap7~Cap12), 복수의 저항 소자(R1, R2) 및 복수의 버퍼들(BUF3, BUF4)을 포함할 수 있다. 디더링 회로(D_CKT)의 스위치 소자들(SWc1~SWc3, SWd1~SWd3)은 디더링 신호(DTH)를 기반으로 스위칭 동작을 수행하여 펄스 신호(pul_P, pul_N)를 소정의 타이밍(예를 들면, 't3'과 't1' 사이의 타이밍)만큼 지연시킬 수 있다. 도 7과 같이, 디더링 회로(D_CKT)를 이용하여 펄스 생성기(112')는 정상 상태에 막 돌입한 't1'에 바로 펄스 신호(pul_P)를 출력하지 않고, 정상 상태가 안정적으로 유지되는 시간인 't3'에 펄스 신호(pul_PD)를 출력함으로써 좀 더 안정적인 위상 고정 동작을 수행할 수 있다. 한편, 도 6b에 도시된 디더링 회로(D_CKT)는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 타이밍 지연 정도에 따라 다양하게 구현될 수 있다.
또한, 도 6a 및 도 6b의 서브 샘플링 PLL의 구성은 예시적인 실시 예에 불과한 바, 이에 국한되지 않으며, PVT 변화에 따른 버퍼 회로(107)의 특성의 변동을 검출하고, 검출 결과를 기반으로 펄스 신호(pul_P, pul_N)의 펄스 폭을 조정하여 루프 대역폭을 일정하게 유지할 수 있는 다양한 회로 구성이 적용될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 서브 샘플링 PLL에 포함된 구성을 구체적으로 설명하기 위한 도면이다. 이하에서는, 도 6a에 도시된 서브 샘플링 PLL과의 차이를 중심으로 서술한다.
도 8을 참조하면, 도 6a와 비교하여, 서브 샘플링 PLL은 전원 전압(Vdd)과연결된 기준 전압 생성 회로(RVG_CKT)를 더 포함할 수 있으며, 기준 전압 생성 회로(RVG_CKT)는 전원 전압(Vdd)으로부터 일정 레벨만큼 강하된 전압 신호(Vdd/M)(단,M은 1 이상의 실수)(예를 들어, 도 7의 예시적 실시 예에 부합하도록 M은 2일 수 있음)를 비교기들(Comp1, Comp2)에 각각 제공할 수 있다. 비교기들(Comp1, Comp2)은 강하된 전압 신호(Vdd/M)를 비교 전압 신호(V_saP, V_saN)와 비교하여 비교 결과 신호를 출력할 수 있다.
다만, 이는 예시적 실시 예에 불과한 바, 서브 샘플링 PLL은 비교기들(Comp1, Comp2)에 기준 전압 신호를 제공할 수 있는 다양한 회로 구성이 적용될 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 클록 발생기(10')를 구체적으로 나타내는 블록도이다. 이하에서는, 도 5a의 클록 발생기(10)와 다른 구성을 중심으로 서술한다.
도 9를 참조하면, 클록 발생기(10')는 도 5a의 클록 발생기(10)와 비교하여루프 대역폭 검출기(113)를 더 포함할 수 있다. 또한, 특성 검출기(111')는 복수의 가변 커패시터들(V_Caps)을 포함할 수 있다. 이해를 돕기 위해, 도 6a를 더 참조하면, 도 6a의 특성 검출기(111)의 복수의 커패시터들(Cap5, Cap6)은 특성 검출기(111')에서는 가변 커패시터들(V_Caps)로 대체될 수 있으며, 가변 커패시터들(V_Caps)은 'NCs'의 커패시턴스를 가질 수 있고, 'N'은 가변적인 값에 해당할 수 있다.클록 발생기(10')(또는, 서브 샘플링 PLL)의 노이즈 특성에 따라 최적의 루프 대역폭은 달라질 수 있으며, 루프 대역폭 검출기(112)는 변화하는 최적의 루프 대역폭을 검출하여, 루프 대역폭 정보(LBWI)를 생성하고, 특성 검출기(111')에 제공할 수 있다. 클록 발생기(10')의 노이즈 특성은 전압 제어 오실레이터(101)의 열화를 포함하는 다양한 요인에 의해 변화될 수 있다. 특성 검출기(111')의 가변 커패시터들(V_Caps)의 커패시턴스는 루프 대역폭 정보(LBWI)를 기반으로 조정될 수 있다. 이해를 돕기 위해, 수학식 8을 참조하면, 변화된 루프 대역폭에 맞춰서 루프 대역폭을 정의하는 'N'을 조정할 수 있다.
특성 검출기(111')는 가변 커패시터들(V_Caps)을 이용하여 전술한 실시 예들에 따른 검출 결과(DT_R')를 생성하여 펄스 생성기(112)에 제공할 수 있다. 펄스 생성기(112)는 변화된 최적의 루프 대역폭을 일정하게 유지할 수 있도록 전술한 실시 예들에 따른 펄스 신호(pul')를 생성하여 제2 전하 펌프(109)에 제공할 수 있다. 다만, 도 9에 도시된 구성은 예시적 실시 예에 불과한 바, 이에 국한되지 않고, 변화되는 루프 대역폭을 추적할 수 있도록 하는 다양한 구성들이 클록 발생기(10')에 적용될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다. 이하, 도 10의 내용은 도 9를 참조하여 서술된다.
도 9 및 도 10을 참조하면, 루프 대역폭 검출기(113)를 이용하여 클록 발생기(10')의 노이즈 특성에 따른 변화된 루프 대역폭을 검출할 수 있다(S30). 예를 들어, 클록 발생기(10')의 노이즈 특성은 클록 발생기(10')에 포함된 전압 제어 오실레이터의 열화 등으로 인하여 달라질 수 있다. 루프 대역폭 검출기(113)는 클록 발생기(10')의 노이즈 특성의 변화를 모니터링할 수 있으며, 모니터링 결과를 기반으로 저장된 데이터로부터 최적의 루프 대역폭을 결정할 수 있다. 루프 대역폭 검출기(113)는 결정된 최적의 루프 대역폭을 나타내는 루프 대역폭 정보(LBWI)를 생성할 수 있다. 다만, 이는 예시적 실시 예에 불과한 바, 이에 국한되지 않고, 루프 대역폭 검출기(113)는 기계 학습을 통해 클록 발생기(10')의 노이즈 특성에 따른 최적의 루프 대역폭을 학습할 수 있으며, 학습된 모델을 기반으로 최적의 루프 대역폭을 검출하는 등의 다양한 실시 예들이 적용 가능하다.
특성 검출기(111') 및 펄스 생성기(112)를 이용하여 검출된 최적의 루프 대역폭을 유지하기 위한 서브 샘플링 동작을 수행할 수 있다(S40). 특성 검출기(111')의 가변 커패시터들(V_Caps)의 커패시턴스는 루프 대역폭 정보(LBWI)를 기반으로 가변될 수 있다. 예를 들어, 가변 커패시터들(V_Caps)의 커패시턴스는 검출된 최적의 루프 대역폭이 종전보다 증가된 때에, 커질 수 있으며, 검출된 최적의 루프 대역폭이 종전보다 감소된 때에, 작아질 수 있다. 특성 검출기(111')는 변경된 커패시턴스를 갖는 가변 커패시터들(V_Caps)을 이용하여 검출 결과(DT_R')를 생성하여 펄스 생성기(112)에 제공할 수 있다. 펄스 생성기(112)는 검출 결과(DT_R')를 기반으로 펄스 폭이 조정된 펄스 신호(pul')를 생성하여 제2 전하 펌프(109)에 제공함으로써 검출된 최적의 루프 대역폭을 일정하게 유지하면서 위상 고정 동작을 수행할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 클록 발생기의 최적의 루프 대역폭 추적 동작을 설명하기 위한 그래프이다.
도 11을 참조하면, 클록 발생기의 노이즈 특성에 따라 노이즈 그래프는 달라질 수 있으며, 이에 따라, 최적의 루프 대역폭은 달라질 수 있다. 예를 들어, 클록 발생기의 전압 제어 오실레이터의 열화 등을 포함하는 다양한 환경에 따라 클록 발생기의 노이즈 특성이 변경될 수 있다. 제1 노이즈 특성(1st N_F)에 대응하는 최적의 루프 대역폭은 제1 루프 대역폭(Loop_BW1)이고, 제2 노이즈 특성(2nd N_F)에 대응하는 최적의 루프 대역폭은 제2 루프 대역폭(Loop_BW2)일 수 있다. 즉, 최적의 루프 대역폭은 클록 발생기의 노이즈 특성이 제1 노이즈 특성(1st N_F)에서 제2 노이즈 특성(1st N_F)으로 변화할 때에, 제1 특정 주파수(fBW1)와 제2 특정 주파수(fBW2) 사이 간격만큼의 변화가 발생할 수 있다.
본 개시의 예시적 실시 예들에 따른 클록 발생기는 이렇게 변경된 최적의 루프 대역폭을 추적할 수 있으며, 더 나아가, PVT 변화에도 변경된 최적의 루프 대역폭을 일정하게 유지시키면서 출력 클록에 대한 위상 고정 동작을 수행할 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 위상 고정 동작을 설명하기 위한 순서도이다. 이하, 도 12의 내용은 도 9를 참조하여 서술된다.
도 9 및 도 12를 참조하면, 루프 대역폭 검출기(113)를 이용하여 클록 발생기(10')의 전압 제어 오실레이터(101)의 노이즈에 대한 성능에 따른 최적의 루프 대역폭을 검출할 수 있다(S50). 루프 대역폭 검출기(113)는 최적의 루프 대역폭을 나타내는 루프 대역폭 정보(LBWI)를 생성할 수 있다. 특성 검출기(111')는 검출된 최적의 루프 대역폭을 기반으로 가변 커패시터들의 커패시턴스를 설정할 수 있다(S60). 즉, 특성 검출기(111')는 루프 대역폭 정보(LBWI)를 기반으로 가변 커패시터들(V_Caps)의 커패시턴스를 설정할 수 있다. 예를 들어, 가변 커패시터들(V_Caps)의 커패시턴스는 검출된 최적의 루프 대역폭이 클수록 크게 설정될 수 있으며, 검출된 최적의 루프 대역폭이 작을수록 작게 설정될 수 있다. 특성 검출기(111')는 설정된 커패시턴스를 갖는 가변 커패시터들(V_Caps)을 이용하여 검출 결과(DT_R')를 생성하여 펄스 생성기(112)에 제공할 수 있다. 펄스 생성기(112)는 검출 결과(DT_R')를 기반으로 펄스 폭이 조정된 펄스 신호(pul')를 생성하여 트랜스컨덕턴스 회로(109)에 제공함으로써 검출된 최적의 루프 대역폭을 일정하게 유지하면서 위상 고정 동작을 수행할 수 있다.
정리하면, 본 개시의 클록 발생기(10')는 복수의 전압 제어 오실레이터들 중 어느 하나를 선택적으로 이용(또는, 포함)하여 클록 신호를 생성하는 구성을 가질 때에, 전압 제어 오실레이터들 각각의 노이즈에 대한 성능에 부합하는 최적의 루프 대역폭으로 위상 고정 동작을 수행하도록 가변 커패시터들(V_Caps)의 커패시턴스를 설정(또는, 조정)할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 클록 발생기의 최적의 루프 대역폭 추적 동작을 설명하기 위한 그래프이다.
도 13을 참조하면, 클록 발생기에 포함된 전압 제어 오실레이터(VCO1, VCO2)(또는, 링 오실레이터)의 노이즈에 대한 성능에 따라 노이즈 그래프는 달라질 수 있으며, 이에 따라, 최적의 루프 대역폭은 달라질 수 있다. 예를 들어, 클록 발생기는 노이즈에 대한 제1 성능을 갖는 제1 전압 제어 오실레이터(VCO1)를 포함할 때에, 제1 노이즈 특성(1st N_F)을 가질 수 있으며, 최적의 루프 대역폭은 제1 특정 주파수(fBW1')에 대응하는 제1 루프 대역폭(Loop_BW1')에 해당할 수 있다. 또한, 클록 발생기는 노이즈에 대한 제2 성능을 갖는 제2 전압 제어 오실레이터(VCO2)를 포함할 때에, 제2 노이즈 특성(2nd N_F)을 가질 수 있으며, 최적의 루프 대역폭은 제2 특정 주파수(fBW2')에 대응하는 제2 루프 대역폭(Loop_BW2')에 해당할 수 있다. 클록 발생기에서 위상 고정 동작을 수행할 때의 최적의 루프 대역폭은 클록 발생기의 전압 제어 오실레이터(VCO1, VCO2)에 따라 달라질 수 있다.
본 개시의 예시적 실시 예들에 따른 클록 발생기는 간단하게 가변 커패시터들의 커패시턴스를 조정하여 전압 제어 오실레이터(VCO1, VCO2)에 따른 최적의 루프 대역폭을 추적할 수 있으며, 최적의 루프 대역폭에 부합하는 위상 고정 동작을 수행할 수 있다. 더 나아가, PVT 변화에도 변경된 최적의 루프 대역폭을 일정하게 유지시키면서 출력 클록에 대한 위상 고정 동작을 수행할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 무선 통신 장치(1000)를 나타내는 블록도이다.
도 14를 참조하면, 복수의 안테나들(1100), RF(Radio Frequency) 회로(1200), 프로세서(1300) 및 클록 발생기(10)를 포함할 수 있다. RF 회로(1200)는 안테나들(1100)을 통해 수신된 아날로그 데이터를 디지털 데이터로 변환하는 ADC(Anlog to Digital Converter, 1210) 및 프로세서(1300)로부터 수신된 디지털 데이터를 아날로그 데이터로 변환하는 DAC(Digital to Analog Converter, 1220)를 포함할 수 있다. 클록 발생기(10)는 전술한 본 개시의 예시적 실시 예들이 적용된 것으로, PVT 변화에도 일정한 루프 대역폭으로 출력 클록(clk)의 위상을 고정시킬 수 있으며, 더 나아가, 클록 발생기(10)의 전압 제어 오실레이터의 노이즈에 대한 성능에 따른 최적의 루프 대역폭을 추적할 수 있다.
ADC(1210) 및 DAC(1220)는 본 개시의 예시적 실시 에들이 적용된 클록 발생기(10)로부터 신뢰도 높은 출력 클록(clk)을 기반으로 변환 동작을 수행할 수 있으며, 결과적으로 무선 통신 장치(1000)의 성능이 향상될 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기들을 구비하는 통신 기기들을 나타내는 도면이다.
도 15를 참조하면, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(Access Point)(2200)는 본 개시의 실시 예들에 따른 클록의 위상 고정 동작을 수행하는 클록 발생기를 각각 포함할 수 있다. 일부 실시예들에서, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 IoT(Internet of Things) 네트워크 시스템을 구성할 수 있다. 도 15에 도시된 통신 기기들은 예시일 뿐이며, 도 15에 도시되지 아니한 다른 통신 기기들에도 본 개시의 예시적 실시예에 따른 무선 통신 장치가 포함될 수 있는 점은 이해될 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(voltage controlled oscillator); 및
    상기 출력 클록을 피드백으로 수신하여 상기 출력 클록에 대한 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하며,
    상기 서브 샘플링 PLL 회로는,
    상기 출력 클록을 버퍼링하는 버퍼를 포함하고, PVT(Process, Voltage, Temperature) 변화에 따른 상기 버퍼의 특성을 고려하여 루프 대역폭을 유지하기 위해 내부 신호를 적응적으로 조정하도록 구성된 것을 특징으로 하는 PLL(Phased-Locked Loop) 회로.
  2. 제1항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    상기 버퍼에 대응하는 레플리카(replica) 버퍼를 더 포함하며, 상기 레플리카 버퍼의 특성을 검출하여 상기 검출 결과를 기반으로 상기 내부 신호를 조정하도록 구성된 것을 특징으로 하는 PLL 회로.
  3. 제1항에 있어서,
    상기 버퍼의 특성은, 상기 버퍼의 슬루 레이트(slew rate)인 것을 특징으로 하는 PLL 회로.
  4. 제3항에 있어서,
    상기 PVT 변화에 따라 상기 버퍼의 슬루 레이트가 증가한 때에 상기 서브 샘플링 PLL 회로의 루프 이득을 낮추도록 상기 내부 신호를 조정하고, 상기 버퍼의 슬루 레이트가 감소한 때에 상기 서브 샘플링 PLL 회로의 루프 이득을 높이도록 상기 내부 신호를 조정하도록 구성된 것을 특징으로 하는 PLL 회로.
  5. 제1항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    기준 클록을 버퍼링하며, 상기 버퍼에 대응하도록 구성된 레플리카 버퍼;
    상기 레플리카 버퍼로부터 버퍼링된 상기 기준 클록 및 기준 전압 신호를 기반으로 상기 레플리카 버퍼의 특성을 검출하도록 구성된 특성 검출기; 및
    상기 특성 검출기로부터 출력된 검출 결과 신호를 기반으로 펄스 형태의 상기 내부 신호를 생성하도록 구성된 펄스 생성기를 더 포함하는 것을 특징으로 하는 PLL 회로.
  6. 제5항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    상기 기준 클록을 기반으로 상기 버퍼로부터 버퍼링된 상기 출력 클록을 샘플링하도록 구성된 샘플러;
    상기 샘플러로부터 출력된 샘플 전압 신호로부터 샘플 전류 신호를 생성하도록 구성된 트랜스컨덕턴스(transconductance) 회로; 및
    상기 내부 신호 및 상기 샘플 전류 신호를 기반으로 상기 전압 제어 오실레이터에 인가되는 제어 전압 신호를 생성하기 위한 전하 펌프 동작을 수행하도록 구성된 전하 펌프 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  7. 제6항에 있어서,
    상기 전하 펌프 회로는,
    상기 내부 신호의 하이 레벨의 펄스 구간에서 상기 전하 펌프 동작을 수행하도록 구성된 것을 특징으로 하는 PLL 회로.
  8. 제5항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    상기 기준 클록을 기반으로 상기 버퍼로부터 버퍼링된 상기 출력 클록을 샘플링하도록 구성된 샘플러를 더 포함하도록 구성되고,
    상기 기준 전압 신호는,
    상기 샘플러로부터 출력된 샘플 전압 신호인 것을 특징으로 하는 PLL 회로.
  9. 제5항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    전원 전압으로부터 상기 기준 전압 신호를 생성하는 기준 전압 생성 회로를 더 포함하도록 구성된 것을 특징으로 하는 PLL 회로.
  10. 제5항에 있어서,
    상기 특성 검출기는,
    버퍼링된 상기 기준 클록으로부터 상기 레플리카 버퍼의 특성이 반영된 비교 전압 신호를 생성하기 위한 적어도 하나의 커패시터; 및
    상기 비교 전압 신호와 상기 기준 전압 신호를 비교하여 상기 검출 결과 신호를 생성하도록 구성된 비교 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  11. 제10항에 있어서,
    상기 커패시터의 커패시턴스는,
    상기 루프 대역폭에 따라 결정되는 것을 특징으로 하는 PLL 회로.
  12. 제5항에 있어서,
    상기 펄스 생성기는,
    상기 내부 신호를 소정의 타이밍만큼 지연시키도록 구성된 디더링(dithering) 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  13. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터;
    상기 출력 클록에 대한 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하고,
    상기 서브 샘플링 PLL 회로는,
    상기 전압 제어 오실레이터와 연결되어 상기 출력 클록을 수신하도록 구성된 버퍼 및 PVT 변화에 따른 상기 버퍼의 특성을 간접적으로 검출하기 위해 이용되는 레플리카 버퍼를 포함하며, 상기 레플리카 버퍼의 특성이 반영된 비교 전압 신호를 생성하고, 상기 비교 전압 신호를 기반으로 루프 대역폭을 유지하기 위해 내부 신호의 펄스 폭을 적응적으로 조정하도록 구성된 것을 특징으로 하는 PLL 회로.
  14. 제13항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    상기 레플리카 버퍼의 출력과 일단이 연결되고, 그라운드와 타단이 연결된 적어도 하나의 커패시터를 더 포함하고,
    상기 레플리카 버퍼로부터 버퍼링된 기준 클록 및 상기 커패시터를 이용하여 상기 비교 전압 신호를 생성하도록 구성된 것을 특징으로 하는 PLL 회로.
  15. 제14항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    기준 클록을 기반으로 상기 버퍼로부터 버퍼링된 상기 출력 클록을 샘플링하도록 구성된 샘플러를 더 포함하고,
    상기 샘플러로부터 출력된 샘플 전압 신호와 상기 비교 전압 신호를 비교하여 비교 결과에 따라 펄스 폭이 조정된 상기 내부 신호를 생성하도록 구성된 것을 특징으로 하는 PLL 회로.
  16. 제13항에 있어서,
    상기 서브 샘플링 PLL 회로는,
    상기 내부 신호에 응답하여 상기 내부 신호의 하이 레벨 구간에서 상기 전압 제어 오실레이터에 인가되는 제어 전압 신호를 생성하기 위한 전하 펌프 동작을 수행하도록 구성된 전하 펌프 회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  17. 제16항에 있어서,
    상기 버퍼의 특성은, 상기 버퍼의 슬루 레이트인 것을 특징으로 하는 PLL 회로.
  18. 제17항에 있어서,
    상기 PVT 변화에 따라 상기 레플리카 버퍼의 슬루 레이트가 증가한 때에 상기 서브 샘플링 PLL 회로의 루프 이득을 낮추도록 상기 내부 신호의 펄스 폭을 좁게 조정하고, 상기 레플리카 버퍼의 슬루 레이트가 감소한 때에 상기 서브 샘플링 PLL 회로의 루프 이득을 높이도록 상기 내부 신호의 펄스 폭을 넓게 조정하도록 구성된 것을 특징으로 하는 PLL 회로.
  19. 출력 클록을 생성하도록 구성된 전압 제어 오실레이터;
    상기 출력 클록에 대한 제1 위상 고정 동작을 수행하도록 구성된 보조 PLL 회로; 및
    상기 제1 위상 고정 동작 후에 상기 상기 출력 클록에 대한 제2 위상 고정 동작을 수행하도록 구성된 서브 샘플링 PLL 회로를 포함하며,
    상기 서브 샘플링 PLL 회로는,
    상기 출력 클록을 버퍼링하는 버퍼;
    상기 버퍼의 특성과 동일한 특성을 갖도록 구성되고, 기준 클록을 버퍼링하는 레플리카 버퍼;
    상기 레플리카 버퍼로부터 버퍼링된 상기 기준 클록으로부터 PVT 변화에 따른 상기 레플리카 버퍼의 특성을 검출하도록 구성된 특성 검출기; 및
    상기 특성 검출기로부터 출력된 검출 결과 신호를 기반으로 펄스 폭이 조정된 내부 신호를 생성하도록 구성된 펄스 생성기를 포함하는 것을 특징으로 하는 클록 발생기.
  20. 제24항에 있어서,
    상기 펄스 생성기는,
    상기 PVT 변화에 따라 상기 레플리카 버퍼의 특성이 루프 대역폭을 증가시킬 수 있는 방향으로 변하면 루프 이득을 낮추는 방향으로 상기 펄스 폭을 조정하고, 상기 레플리카 버퍼의 특성이 루프 대역폭을 감소시킬 수 있는 방향으로 변하면 상기 루프 이득을 높이는 방향으로 상기 펄스 폭을 조정하도록 구성된 것을 특징으로 하는 클록 발생기.

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