KR20210009869A

KR20210009869A - 네로우 베젤을 갖는 표시장치

Info

Publication number: KR20210009869A
Application number: KR1020190086982A
Authority: KR
Inventors: 정호진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-07-18
Filing date: 2019-07-18
Publication date: 2021-01-27
Also published as: KR102636688B1

Abstract

본 명세서의 실시예에 따른 표시장치는 데이터전압에 의해 구동되는 제1 방향으로 연장된 복수의 데이터라인, 상기 데이터전압에 동기된 게이트 펄스에 의해 구동되며 상기 제1 방향과 직교되는 제2 방향으로 연장된 복수의 수평 게이트라인, 상기 데이터라인과 중첩되며 서로 다른 위치의 복수의 콘택홀을 통해 상기 수평 게이트라인에 일대일로 연결되는 복수의 수직 게이트라인을 갖는 표시패널; 상기 데이터전압을 생성하여 상기 데이터라인에 공급하는 소스 드라이버 IC; 상기 게이트 펄스를 생성하여 상기 수직 게이트라인에 공급하는 게이트 드라이버 IC; 및 상기 표시패널의 일측에 접합되며 상기 소스 드라이버 IC와 상기 게이트 드라이버 IC가 함께 실장된 연성 회로 기판을 포함하고, 상기 게이트 드라이버 IC로부터 상기 콘택홀까지 연장되는 상기 수직 게이트라인의 길이는, 상기 콘택홀의 위치에 상관없이 상기 표시패널의 모든 위치에서 서로 동일하다.

Description

네로우 베젤을 갖는 표시장치{Display Device Having Narrow Bezel}

본 명세서는 네로우 베젤을 갖는 표시장치에 관한 것이다.

액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되고 있다.

액정표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 하기 위하여 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 최소화하는 기술이다. 네로우 베젤 기술은 미세 공정 기술의 한계로 인하여 베젤 폭을 줄이는데 한계가 있다. 따라서, 공정 기술을 극복할 수 있는 네로우 베젤 기술의 개발이 필요하다.

본 명세서는 수직 게이트라인을 통해 게이트 드라이버의 실장 위치를 변경하여 베젤 폭을 최소화할 수 있도록 한 표시장치를 제공한다.

본 명세서는 수직 게이트라인들 간의 라인 부하 차이를 최소화할 수 있도록 한 표시장치를 제공한다.

본 명세서는 수직 게이트라인들에 걸리는 데이터 커플링 영향이 최소화될 수 있도록 한 표시장치를 제공한다.

본 실시예는 다음과 같은 효과가 있다.

본 실시예는 표시패널의 일측에 접합된 연성 회로 기판에 소스 드라이버 IC와 게이트 드라이버 IC를 함께 실장하고, 게이트 드라이버 IC를 수직 게이트라인을 통해 수평 게이트라인에 연결한다. 이를 통해 본 실시예는 표시패널의 좌우측에 위치에 베젤 폭을 최소화할 수 있다.

본 실시예는 수직 게이트라인들을 적절히 절곡시켜 게이트 드라이버 IC로부터 콘택홀까지 연장되는 수직 게이트라인의 길이를, 콘택홀의 위치에 상관없이 표시패널의 모든 위치에서 서로 동일하게 설계함으로써, 수직 게이트라인들 간의 라인 부하 차이를 최소화할 수 있다.

본 실시예는 수직 게이트라인들을 구성하는 절곡부들을 데이터라인 및 수평 게이트라인과 중첩시킴으로써, 표시패널의 개구율 저하를 최소화할 수 있다.

본 실시예는 각 수직 게이트라인에서 제1 극성 패턴의 데이터라인과의 중첩에 의한 제1 토탈 중첩 면적과, 제2 극성 패턴의 데이터라인과의 중첩에 의한 제2 토탈 중첩 면적이 서로 동일하게 되도록 하여, 수직 게이트라인에 가해지는 데이터 커플링 영향을 최소화시킬 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1 및 도 2는 본 명세서의 실시예에 따른 표시장치를 보여주는 도면들이다.
도 3은 도 2에 도시된 COF를 확대하여 보여주는 도면이다.
도 4는 본 명세서의 실시예에 따른 픽셀 어레이를 개략적으로 보여주는 도면이다.
도 5 내지 도 8은 본 명세서의 일 실시예에 따른 수직 게이트라인 설계 방식을 보여주는 도면들이다.
도 9 및 도 10은 본 명세서의 다른 실시예에 따른 수직 게이트라인 설계 방식을 보여주는 도면들이다.
도 11 내지 도 13은 180도 절곡부의 길이가 표시패널 상에서 수직 게이트라인의 위치에 따라 달라지는 것을 보여주는 도면들이다.
도 14 내지 도 16은 데이터 극성 패턴에 따른 수직 게이트라인의 180도 절곡부 및 90도 절곡부의 다양한 형상을 보여주는 도면들이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다.

도 1 및 도 2는 본 명세서의 실시예에 따른 표시장치를 보여주는 도면들이다. 그리고 도 3은 도 2에 도시된 COF를 확대하여 보여주는 도면이다.

도 1 내지 도 3을 참조하면, 본 명세서의 표시장치는 액정표시장치로 구현될 수 있다. 액정표시장치는 표시패널(PNL), 드라이브 IC(Integrated Circuit,DIC)(10), 타이밍 콘트롤러(Timing Controller, TCON)(12) 등을 포함한다.

본 명세서의 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching)모드, FFS(Fringe Field Switching) 등 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 본 명세서의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

표시패널(PNL)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(PNL)에서 영상 데이터는 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이 영역에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. COT(Color filter on TFT) 공정을 이용하면, 컬러 필터는 하부 기판의 TFT 어레이에 형성될 수 있다.

TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(도 1, y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(도 1, x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 데이터라인들(DL), 및 수직 게이트라인들(VGL)을 포함한다. 수평 배선들은 수직 게이트라인들(VGL)을 통해 게이트 펄스를 인가받는 수평 게이트라인들(HGL)을 포함한다. 수평 게이트라인들(HGL)은 도 4와 같이 콘택홀들(CNT)을 통해 수직 게이트라인들(VGL)과 1:1로 연결되어 수직 게이트라인들(VGL)을 통해 게이트 펄스를 공급받는다.

TFT 어레이에서, 데이터라인들(DL)과 수평 게이트라인들(HGL)의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 수평 게이트라인(HGL)으로부터의 게이트 펄스에 응답하여 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극(1)에 공급한다. 액정셀들(Clc) 즉, 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 공통전압 공급 라인을 통해 픽셀들에 형성된 공통전극(2)에 공급된다. 액정셀(Clc)에는 액정셀의 전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터(Cst)가 접속된다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

드라이브 IC(DIC,10)는 표시패널의 구동회로로서, 도 2와 같이 COF(Chip on film)와 같은 연성회로기판 상에 실장될 수 있다.

드라이브 IC(DIC,10)는 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)를 포함할 수 있다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 3과 같이 COF 상에 함께 실장될 수 있다. COF의 입력단은 PCB(Printed Circuit Board)에 접합되고, COF의 출력단은 표시패널(PNL)의 하부 기판에 접합된다. COF에서, 소스 드라이브 IC(SIC)에 연결된 배선들(도 3, 점선)과 게이트 드라이브 IC(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연막이 형성될 수 있다.

소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터전압을 생성하고 그 데이터전압을 데이터라인들(DL)에 공급할 수 있다.

게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터전압에 동기되는 게이트 펄스(또는 스캔펄스)를 생성하여 수직 게이트라인들(VGL)에 순차적으로 공급할 수 있다. 그러면, 수직 게이트라인들(VGL)에 공급된 게이트 펄스는 콘택홀들(CNT)을 통해 수평 게이트라인들(HGL)에 인가될 수 있다.

이처럼, 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)가 모두 표시패널(PNL)의 상단에 연결된 COF에 형성되고, 수직 게이트라인들(VGL)을 통해 수평 게이트라인들(HGL)에 게이트 펄스가 인가된다. 따라서, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에는 게이트 드라이브 IC가 접합되거나 내장될 필요가 없고, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에 수평 게이트라인들(HGL)과 게이트 드라이브 IC를 연결하는 라우팅(routing) 배선들이 형성되지 않는다. 그 결과, 표시패널의 좌우측 가장자리의 베젤(BZ)과 하단 가장자리의 베젤은 그 폭이 최소화될 수 있다.

타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브IC들(SIC)에 전송한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(12)는 타이밍 신호들(Vsync, Hsync, DE, CLK)을 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.

호스트 시스템(Host System, SYSTEM)(14)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(12)로 전송한다.

도 4는 본 명세서의 실시예에 따른 픽셀 어레이를 개략적으로 보여주는 도면이다. 도 4에서, 'D1~D4'는 데이터라인들, 'VG1~VG4'는 수직 게이트라인들, 및 'HG1~HG4'는 수평 게이트라인들을 각각 의미한다.

도 4를 참조하면, 데이터라인들(D1~D4)과 수평 게이트라인들(HG1~HG4)은 서로 교차되며, 교차 영역들 마다 픽셀(P)이 배치된다. 각 픽셀(P)은 하나의 수평 게이트라인과 하나의 데이터라인에 연결된다.

데이터라인들(D1~D4)과 수평 게이트라인들(HG1~HG4) 사이에는 적어도 하나 이상의 절연막이 위치하여, 데이터라인들(D1~D4)과 수평 게이트라인들(HG1~HG4)을 전기적으로 분리시킨다.

수직 게이트라인들(VG1~VG4)과 수평 게이트라인들(HG1~HG4) 사이에도 적어도 하나 이상의 절연막이 위치할 수 있다. 수직 게이트라인들(VG1~VG4)은 절연막을 관통하는 콘택홀들(CNT1~CNT4) 중 어느 하나를 통해 수평 게이트라인들(HG1~HG4)에 일대일로 연결될 수 있다. 콘택홀들(CNT1~CNT4)은 도 4에 도시된 것처럼 대각선 방향에 위치할 수 있으나, 이는 한 예에 지나지 않는다. 콘택홀들(CNT1~CNT4)의 위치는 다양하게 변형될 수 있다.

한편, 수직 게이트라인들(VG1~VG4)로 인한 표시패널의 개구율 저하가 방지될 수 있도록, 수직 게이트라인들(VG1~VG4)은 데이터라인들(D1~D4)과 중첩해서 표시패널에 형성될 수 있다. 이때, 수직 게이트라인들(VG1~VG4)과 데이터라인들(D1~D4) 사이에는 적어도 하나 이상의 절연막이 위치하여, 수직 게이트라인들(VG1~VG4)과 데이터라인들(D1~D4)을 전기적으로 분리시킨다.

도 5 내지 도 8은 본 명세서의 일 실시예에 따른 수직 게이트라인 설계 방식을 보여주는 도면들이다.

도 5 내지 도 8의 수직 게이트라인 설계 방식은 표시패널의 모든 위치에서 수직 게이트라인에 걸리는 라인 부하를 균등하게 하기 위한 것이다.

도 5를 참조하면, 표시패널에 제1, 제2 및 제3 수평 게이트라인들(HGa,HGb,HGc)이 배치될 수 있다. 표시패널 상에서, 제1 수평 게이트라인(HGa)과 제3 수평 게이트라인(HGc) 사이에 제2 수평 게이트라인(HGb)가 위치할 수 있다. 일 예로, 도 5에 도시된 것처럼, 제1 수평 게이트라인(HGa)과 제2 수평 게이트라인(HGb) 간의 간격은 “D”일 수 있고, 제3 수평 게이트라인(HGc과 제2 수평 게이트라인(HGb) 간의 간격도 “D”일 수 있다.

이때, 제1 수직 게이트라인(VGa)은 제1 게이트 드라이버 IC(GIC1)에 연결됨과 아울러 제1 콘택홀(CNTa)을 통해 제1 수평 게이트라인(HGa)에 연결될 수 있다. 제2 수직 게이트라인(VGb)은 제2 게이트 드라이버 IC(GIC2)에 연결됨과 아울러 제2 콘택홀(CNTb)을 통해 제2 수평 게이트라인(HGb)에 연결될 수 있다. 그리고, 제3 수직 게이트라인(VGc)은 제3 게이트 드라이버 IC(GIC3)에 연결됨과 아울러 제3 콘택홀(CNTc)을 통해 제3 수평 게이트라인(HGc)에 연결될 수 있다.

그런데, 수직 게이트라인을 통해 서로 연결되는 게이트 드라이버 IC와 콘택홀 간의 직선 거리는 표시패널의 위치에 따라 달라진다. 모든 수직 게이트라인들이 직선 형태의 일자로 설계되면, 수직 게이트라인에 걸리는 라인 부하가 모든 수직 게이트라인들에서 서로 달라질 수밖에 없다. 이는 콘택홀의 위치에 따라 수직 게이트라인의 길이가 달라직 때문이다. 라인 부하는 수직 게이트라인의 길이에 비례하여 커지며, 이러한 라인 부하의 차이는 표시패널에서 위치별로 킥백 전압(Kick Back Voltage)의 차이를 유발하여 표시 품위를 저하시킬 수 있다. 킥백 전압의 차이에 따른 부작용을 최소화하기 위해서는 스토리지 커패시터의 용량을 증가시켜야 하는데, 고해상도 모델의 경우 개구율 확보를 위해 스토리지 커패시터의 용량을 증가시키기 어렵다.

따라서, 본 명세서는 수직 게이트라인의 형태를 변경함으로써 수직 게이트라인에 걸리는 라인 부하가 표시패널의 모든 위치에서 균등하게 되도록 하는 방안을 제시한다. 즉, 본 명세서는 콘택홀의 위치에 상관없이, 게이트 드라이버 IC로부터 상기 콘택홀까지 연장되는 상기 수직 게이트라인의 길이를 표시패널의 모든 위치에서 동일하게 하는 것이다. 수직 게이트라인에 걸리는 라인 부하가 표시패널의 모든 위치에서 균등하게 되면, 킥백 전압의 차이로 인한 전술한 문제점은 미연에 방지될 수 있는 것이다.

이를 위해, 게이트 드라이버 IC와의 직선 거리가 가장 먼 콘택홀에 연결되는 제1 수직 게이트라인과 그외의 나머지 제2 수직 게이트라인들은 다른 형태로 형성될 수 있다. 구체적으로, 도 5 및 도 6과 같이 게이트 드라이버 IC와의 직선 거리가 가장 먼 콘택홀에 연결되는 제1 수직 게이트라인(VGa)은 180도 절곡부 없이 수직 방향으로 연장되는 일 연장부 만을 포함하도록 형성되고, 상기 나머지 제2 수직 게이트라인들(VGb,VGc)은 서로 대응되면서 수직 방향으로 연장되는 제1 연장부(LA)와 제2 연장부(LC), 및 수평 방향을 따라 제1 및 제2 연장부들(LA,LC)을 연결하는 연결부(LB)를 포함하도록 형성될 수 있다. 여기서, 제1 연장부(LA)는 제2 연장부(LC)보다 길 수 있다. 제2 수직 게이트라인들(VGb,VGc)에서, 제1 연장부(LA)와 제2 연장부(LC)의 서로 마주보는 부분과 연결부(LB)는 “ㄷ”자 형태 또는 그 유사 형태를 갖는 제1 절곡 영역(TWA)을 이룬다. 즉, 제1 절곡 영역(TWA)은 180도 절곡부를 구성한다.

제2 수직 게이트라인들(VGb,VGc)에서, 제1 절곡 영역(TWA)은 상기 라인 부하가 표시패널의 모든 위치에서 균등하게 되도록 하는 '라인 부하 보상 영역'이다. 제1 절곡 영역(TWA)을 구성하는 제2 수직 게이트라인의 라인 부하 보상 길이(즉, 제2 수직 게이트라인의 180도 절곡부의 길이)는, 게이트 드라이버 IC와 콘택홀 간의 직선 거리가 가까울수록 증가될 수 있다. 예를 들어, 도 5의 예에서, 제1 절곡 영역(TWA)을 구성하는 제2 수직 게이트라인(VGb)의 라인 부하 보상 길이는 대략 'D'일 수 있고, 제1 절곡 영역(TWA)을 구성하는 제2 수직 게이트라인(VGc)의 라인 부하 보상 길이는 대략 '2D'일 수 있다. 한편, 도 5의 예에서, 게이트 드라이버 IC(GIC1)와의 직선 거리가 가장 먼 콘택홀(CNTa)에 연결되는 제1 수직 게이트라인(VGa)에는 제1 절곡 영역(TWA)이 없다. 따라서, 도 5의 예에서, 수직 게이트라인에 걸리는 라인 부하는 표시패널의 모든 위치에서 균등하게 될 수 있다.

도 6의 예에서, 제2 수직 게이트라인(VGb,VGc)에 포함된 제1 연장부(LA)와 제2 연장부(LC)는 서로 다른 데이터라인에 중첩될 수 있다. 제2 수직 게이트라인(VGb,VGc)의 라인 폭이 데이터라인의 그것에 비해 1/2 이하로 설계되는 경우, 제1 연장부(LA)와 제2 연장부(LC)가 동일한 데이터라인에 중첩될 수 있으나, 제2 수직 게이트라인(VGb,VGc)의 RC 딜레이를 고려할 때 이는 바람직하지 않다. RC 딜레이로 인한 게이트펄스의 왜곡이 최소화되도록 하기 위해서는 제2 수직 게이트라인의 라인 폭이 데이터라인의 라인 폭과 유사한 정도로 설계되어야 한다. 따라서, 도 7과 같이 제2 수직 게이트라인(VGb,VGc)에 포함된 제1 연장부(LA)와 제2 연장부(LC)는 적어도 하나 이상의 제1 절연막(INS1)을 사이에 두고 서로 다른 데이터라인(DL)에 중첩됨이 바람직하다.

한편, 개구율 확보를 위해, 도 8과 같이 제2 수직 게이트라인(VGb,VGc)에 포함된 연결부(LB)는 적어도 하나 이상의 제2 절연막(INS2)을 사이에 두고 수평 게이트라인들(HG) 중 어느 하나에 중첩될 수 있다. 도 5의 예에서, 제2 수직 게이트라인(VGb)에 속하는 연결부는 제1 수평 게이트라인(HGa)과 제2 수평 게이트라인(HGb) 사이에 위치하는 어느 한 수평 게이트라인에 중첩될 수 있고, 제2 수직 게이트라인(VGc)에 속하는 연결부는 제2 수평 게이트라인(HGb)에 중첩될 수 있다.

도 9 및 도 10은 본 명세서의 다른 실시예에 따른 수직 게이트라인 설계 방식을 보여주는 도면들이다.

도 9 및 도 10은 도 5 내지 도 8에서 설명한 수직 게이트라인 설계 방식을 기반으로 한다. 도 9 및 도 10의 수직 게이트라인 설계 방식은 표시패널의 모든 위치에서 수직 게이트라인에 걸리는 라인 부하가 균등하게 되도록 함과 아울러, 나아가 표시패널의 모든 위치에서 수직 게이트라인에 걸리는 커플링 영향이 데이터 극성 균형을 통해 상쇄되도록 하기 위한 것이다.

도 9 및 도 10를 참조하면, 제1 절곡 영역(TWA)을 갖는 제2 수직 게이트라인(VGk4)은 서로 나란한 제1 연장부(LA)와 제2 연장부(LC), 및 수평 방향을 따라 제1 및 제2 연장부들(LA,LC)을 연결하는 연결부(LB)를 포함하도록 형성될 수 있다. 커플링 영향이 상쇄될 수 있도록, 제1 연장부(LA)와 제2 연장부(LC)는 각각 계단 형태로 형성될 수 있다.

구체적으로 설명하면, 제1 연장부(LA)는 수직 방향으로 연장되는 복수의 제1 브랜치 연장부들(LA1~LA5)과, 이웃한 제1 브랜치 연장부들(LA1~LA5) 사이를 수평 방향을 따라 연결하는 제1 브랜치 연결부들(LD1~LD4)을 포함할 수 있다. 이웃한 2개의 제1 브랜치 연장부들과 이들 사이에 연결된 1개의 제1 브랜치 연결부는 계단 형태의 제2 절곡 영역(TWB)을 이룬다. 즉, 제2 절곡 영역(TWB)은 90도 절곡부를 구성한다.

또한, 제2 연장부(LC)는 수직 방향으로 연장되는 복수의 제2 브랜치 연장부들(LC1~LC3)과, 이웃한 제2 브랜치 연장부들(LC1~LC3) 사이를 수평 방향을 따라 연결하는 제2 브랜치 연결부들(LD5,LD6)을 포함할 수 있다. 이웃한 2개의 제2 브랜치 연장부들과 이들 사이에 연결된 1개의 제2 브랜치 연결부는 계단 형태의 제2 절곡 영역(TWB)을 이룬다. 즉, 제2 절곡 영역(TWB)은 90도 절곡부를 구성한다.

제1 브랜치 연장부들(LA1~LA5)은 복수의 제1 데이터라인들 각각과 중첩될 수 있고, 제2 브랜치 연결부들(LD5,LD6)은 복수의 제2 데이터라인들 각각과 중첩될 수 있다. 여기서, 제1 및 제2 데이터라인들은 도 14 내지 도 16과 같이 서로 독립적일 수도 있고, 도 9 및 도 10과 같이 적어도 일부가 공통될 수도 있다.

제1 브랜치 연결부들(LD1~LD4)은 복수의 제1 수평 게이트라인들 각각과 중첩될 수 있고, 제2 브랜치 연결부들(LD5,LD6)은 복수의 제2 수평 게이트라인들 각각과 중첩될 수 있다. 여기서, 제1 및 제2 수평 게이트라인들은 도 14 내지 도 16과 같이 서로 독립적일 수도 있고, 도 9 및 도 10과 같이 적어도 일부가 공통될 수도 있다.

이웃한 제1 데이터라인들에는 서로 다른 극성 패턴의 데이터전압이 충전되고, 이웃한 제2 데이터라인들에도 서로 다른 극성 패턴의 데이터전압이 충전된다. 제1 및 제2 데이터라인들과 중첩되는 제1 및 제2 브랜치 연장부들(LA1~LA5,LC1~LC3)은 데이터 극성에 따른 커플링 영향을 받을 수 있는데, 이러한 커플링 영향이 특정 극성으로 치우치지 않고 상쇄될 수 있도록 제1 및 제2 브랜치 연장부들(LA1~LA5,LC1~LC3)의 중첩 위치가 설정될 수 있다. 즉, 제2 수직 게이트라인(VGk4)에서 제1 극성 패턴의 데이터라인들과의 중첩에 의한 제1 토탈 중첩 면적과 제2 극성 패턴의 데이터라인들과의 중첩에 의한 제2 토탈 중첩 면적이 서로 같아지도록, 제1 및 제2 브랜치 연장부들(LA1~LA5,LC1~LC3)의 중첩 위치가 설정될 수 있다. 제2 수직 게이트라인(VGk4)에서 제1 및 제2 토탈 중첩 면적들이 서로 같아지면, 극성 치우침으로 인한 커플링 영향 즉, 게이트 펄스의 왜곡 현상이 억제될 수 있다. 다시 말해, 도 10과 같이 제2 수직 게이트라인(VGk4)에서 제1 및 제2 토탈 중첩 면적들이 서로 같아지면, (+) 커플링과 (-) 커플링이 서로 상쇄되어 게이트 펄스에서 리플(ripple) 발생이 억제됨으로써 게이프 펄스가 안정화될 수 있다. 도 10의 예에서, 'Dj1~Dj6'은 데이터라인들을 의미하고, 'HGk1~HGk5'는 수평 게이트라인들을 의미한다. 데이터라인들(Dj1~Dj6)에는 컬럼 단위로 서로 반대 극성(+,-)의 데이터전압들이 인가되고 있다. 제2 수직 게이트라인(VGk4)은 데이터라인들(Dj1~Dj6)과 부분적으로 중첩됨으로써, (+) 커플링 횟수와 (-) 커플링 횟수가 각각 4개씩 같아져 (+) 커플링과 (-) 커플링이 서로 상쇄될 수 있다.

도 11 내지 도 13은 180도 절곡부의 길이가 표시패널 상에서 수직 게이트라인의 위치에 따라 달라지는 것을 보여주는 도면들이다. 도 11 내지 도 13에서, 게이트 드라이버 IC는 생략되었다. 하지만, 게이트 드라이버 IC는 최하단 수평 게이트라인(HG 1800)을 기준으로 그보다 아래에 위치할 수 있다.

도 11에서, VG1은 전술한 제1 수직 게이트라인으로서, 180도 절곡부를 구비하지 않고, 복수의 90도 절곡부들만을 갖는다. 또한, 도 11에서, VG1800과 VG900은 전술한 제2 수직 게이트라인으로서, 180도 절곡부와 복수의 90도 절곡부들을 갖는다. 180도 절곡부의 길이는 VG1800이 VG900에 비해 길다. 왜냐하면, VG1800의 콘택홀(CNT1800)과 게이트 드라이버 IC 간의 직선 거리가, VG900의 콘택홀(CNT900)과 게이트 드라이버 IC 간의 직선 거리보다 가깝기 때문이다. 따라서, 제1 및 제2 수직 게이트라인들의 길이는 서로 동일해지고, 또한 제1 및 제2 수직 게이트라인들에 걸리는 라인 부하가 서로 동일해진다.

한편, 도 11과 같이 VG1, VG900, 및 VG1800 각각에서, 90도 절곡부들을 이루는 복수의 브랜치 연장부들은 극성 커플링의 치우침 방지를 위해, 90도 절곡부들의 1/2은 제1 극성 패턴의 데이터전압이 충전된 데이터라인들에 중첩되고, 90도 절곡부들의 나머지 1/2은 제2 극성 패턴의 데이터전압이 충전된 데이터라인들에 중첩될 수 있다.

도 12는 전술한 본 명세서의 실시예에 따른 수직 게이트라인 설계 방식을 랜드스케이프(Landscape) 타입의 표시패널에 적용한 것을 보여준다. 도 12에서, 'AR1,AR2'는 180도 절곡부를 나타낸다. 랜드스케이프(Landscape) 타입의 표시패널의 경우, 수평 게이트 라인의 길이가 길기 때문에 수평 방향으로의 라인 부하를 더 고려할 필요가 있다. 따라서, 랜드스케이프(Landscape) 타입의 표시패널의 경우, 동일 수평 게이트라인(예컨대, HG1)의 서로 다른 위치에 형성된 2개의 콘택홀들(예컨대, CNT1A,CNT1B)을 통해 2개의 수직 게이트라인들(예컨대, VG1A,VG1B)에 연결될 수 있다. 상기 2개의 수직 게이트라인들에는 동일 위상의 게이트펄스가 인가되기 때문에, 수평 방향의 RC 딜레이로 인한 게이트펄스의 왜곡이 최소화될 수 있다. 이러한 방식을 소위 더블 피딩 방식(Double Feeding scheme)이라 일컫는다. 더블 피딩 방식은 하나의 게이트펄스를 동일 수평 게이트라인의 서로 다른 2 위치에 공급하는 것을 말한다.

도 13은 전술한 본 명세서의 실시예에 따른 수직 게이트라인 설계 방식을 포트레이트(Portrait) 타입의 표시패널에 적용한 것을 보여준다. 도 13에서, 'AR'는 180도 절곡부를 나타낸다. 포트레이트(Portrait) 타입의 표시패널의 경우, 수평 게이트 라인의 길이가 상대적으로 짧기 때문에, 도시된 싱글 피딩 방식(Single Feeding scheme)으로 게이트 펄스를 인가해도 된다. 싱글 피딩 방식은 하나의 게이트펄스를 동일 수평 게이트라인의 특정 1 위치에 공급하는 것을 말한다.

도 14 내지 도 16은 데이터 극성 패턴에 따른 수직 게이트라인의 180도 절곡부 및 90도 절곡부의 다양한 형상을 보여주는 도면들이다. 도 14 내지 도 16은 수직 게이트라인의 일 예에 불과하며, 이외에도 다양한 변형이 가능하다.

도 14를 참조하면, 소스 드라이버는 수평 방향으로는 1 도트 단위로 극성이 반전되고 수직 방향으로는 컬럼 단위로 극성이 반전되는 데이터전압을 데이터라인들(D1~D12)에 공급할 수 있다. VG1은 제1 경로를 따라 연장된 후 CNT1을 통해 HG1에 연결되고, VG9는 제2 경로를 따라 연장된 후 CNT9를 통해 HG9에 연결되고, VG17은 제3 경로를 따라 연장된 후 CNT17을 통해 HG17에 연결된다.

이 경우, VG1은 제1 경로를 따라 D9 내지 D12와 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다. VG9는 제2 경로를 따라 D5 내지 D8과 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다. 그리고, VG17은 제3 경로를 따라 D1 내지 D4와 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다.

도 15를 참조하면, 소스 드라이버는 수평 방향으로는 1 도트 단위로 극성이 반전되고 수직 방향으로는 2도트 단위로 극성이 반전되는 데이터전압을 데이터라인들(D1~D12)에 공급할 수 있다. VG1은 제1 경로를 따라 연장된 후 CNT1을 통해 HG1에 연결되고, VG9는 제2 경로를 따라 연장된 후 CNT9를 통해 HG9에 연결되고, VG17은 제3 경로를 따라 연장된 후 CNT17을 통해 HG17에 연결된다.

이 경우, VG1은 제1 경로를 따라 D9 내지 D12와 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다. VG9는 제2 경로를 따라 D5 내지 D7, D9와 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다. 그리고, VG17은 제3 경로를 따라 D1 내지 D4와 부분적으로 중첩됨으로써 (+) 커플링과 (-) 커플링이 서로 상쇄되도록 한다.

도 16을 참조하면, 소스 드라이버는 각각 수평 및 수직 방향으로 1 도트 단위로 극성이 반전되는 데이터전압을 데이터라인들(D1~D12)에 공급할 수 있다. VG1은 제1 경로를 따라 연장된 후 CNT1을 통해 HG1에 연결되고, VG9는 제2 경로를 따라 연장된 후 CNT9를 통해 HG9에 연결되고, VG17은 제3 경로를 따라 연장된 후 CNT17을 통해 HG17에 연결된다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

PNL : 표시패널 SIC : 소스 드라이버 IC
GIC : 게이트 드라이버 IC COF : 연성 회로 기판
HG : 수평 게이트라인 VG : 수직 게이트라인
CNT : 콘택홀

Claims

데이터전압에 의해 구동되는 제1 방향으로 연장된 복수의 데이터라인, 상기 데이터전압에 동기된 게이트 펄스에 의해 구동되며 상기 제1 방향과 직교되는 제2 방향으로 연장된 복수의 수평 게이트라인, 상기 데이터라인과 중첩되며 서로 다른 위치의 복수의 콘택홀을 통해 상기 수평 게이트라인에 일대일로 연결되는 복수의 수직 게이트라인을 갖는 표시패널;
상기 데이터전압을 생성하여 상기 데이터라인에 공급하는 소스 드라이버 IC;
상기 게이트 펄스를 생성하여 상기 수직 게이트라인에 공급하는 게이트 드라이버 IC; 및
상기 표시패널의 일측에 접합되며 상기 소스 드라이버 IC와 상기 게이트 드라이버 IC가 함께 실장된 연성 회로 기판을 포함하고,
상기 게이트 드라이버 IC로부터 상기 콘택홀까지 연장되는 상기 수직 게이트라인의 길이는, 상기 콘택홀의 위치에 상관없이 상기 표시패널의 모든 위치에서 서로 동일한 표시장치.
제 1 항에 있어서,
상기 복수의 수직 게이트라인은,
상기 게이트 드라이버 IC와의 직선 거리가 가장 먼 콘택홀에 연결되는 제1 수직 게이트라인과, 상기 제1 수직 게이트라인을 제외한 나머지 복수의 제2 수직 게이트라인을 포함하고,
상기 제2 수직 게이트라인은 180도 절곡부를 포함한 표시장치.
제 2 항에 있어서,
상기 180도 절곡부의 길이는 상기 표시패널 상에서 상기 제2 수직 게이트라인의 위치에 따라 달라지는 표시장치.
제 3 항에 있어서,
상기 180도 절곡부의 길이는 상기 게이트 드라이버 IC와 상기 콘택홀 간의 직선 거리가 가까울수록 증가하는 표시장치.
제 2 항에 있어서,
상기 제2 수직 게이트라인은,
서로 대응되면서 상기 제1 방향으로 연장되는 제1 연장부와 제2 연장부; 및
상기 제2 방향을 따라 상기 제1 및 제2 연장부들을 서로 연결하는 연결부를 포함한 표시장치.
제 5 항에 있어서,
상기 제1 연장부와 상기 제2 연장부는 적어도 하나 이상의 제1 절연막을 사이에 두고 서로 다른 데이터라인에 중첩된 표시장치.
제 5 항에 있어서,
상기 연결부는 적어도 하나 이상의 제2 절연막을 사이에 두고 상기 수평 게이트라인 중 어느 하나에 중첩된 표시장치.
제 5 항에 있어서,
상기 제1 연장부와 상기 제2 연장부는 각각 적어도 하나 이상의 90도 절곡부를 포함하여 계단 형태로 구현된 표시장치.
제 8 항에 있어서,
상기 제1 연장부는,
상기 제1 방향으로 연장된 복수의 제1 브랜치 연장부; 및
이웃한 제1 브랜치 연장부들 사이를 상기 제2 방향을 따라 연결하는 복수의 제1 브랜치 연결부를 포함하고,
상기 제1 브랜치 연결부를 통해 연결된 2개의 제1 브랜치 연장부들은 서로 다른 극성 패턴의 데이터전압이 충전된 제1 데이터라인과 제2 데이터라인에 각각 중첩된 표시장치.
제 9 항에 있어서,
상기 제2 연장부는,
상기 제1 방향으로 연장된 복수의 제2 브랜치 연장부; 및
이웃한 제2 브랜치 연장부들 사이를 상기 제2 방향을 따라 연결하는 복수의 제2 브랜치 연결부를 포함하고,
상기 제2 브랜치 연결부를 통해 연결된 2개의 제2 브랜치 연장부들은 서로 다른 극성 패턴의 데이터전압이 충전된 제3 데이터라인과 제4 데이터라인에 각각 중첩된 표시장치.
제 10 항에 있어서,
상기 제2 수직 게이트라인에서,
제1 극성 패턴의 데이터라인과의 중첩에 의한 제1 토탈 중첩 면적과, 제2 극성 패턴의 데이터라인과의 중첩에 의한 제2 토탈 중첩 면적이 서로 동일한 표시장치.
제 10 항에 있어서,
상기 제1 데이터라인과 제2 데이터라인 중 적어도 어느 하나는, 상기 제3 데이터라인과 제4 데이터라인 중 적어도 어느 하나와 동일한 표시장치.
제 10 항에 있어서,
상기 제1 수직 게이트라인은,
상기 제1 방향으로 연장된 복수의 제3 브랜치 연장부; 및
이웃한 제3 브랜치 연장부들 사이를 상기 제2 방향을 따라 연결하는 복수의 제3 브랜치 연결부를 포함하고,
상기 제3 브랜치 연결부를 통해 연결된 2개의 제3 브랜치 연장부들은 서로 다른 극성 패턴의 데이터전압이 충전된 제5 데이터라인과 제6 데이터라인에 각각 중첩된 표시장치.
제 13 항에 있어서,
상기 제1 수직 게이트라인에서,
제1 극성 패턴의 데이터라인과의 중첩에 의한 제1 토탈 중첩 면적과, 제2 극성 패턴의 데이터라인과의 중첩에 의한 제2 토탈 중첩 면적이 서로 동일한 표시장치.
제 13 항에 있어서,
상기 제1 브랜치 연결부와 상기 제2 브랜치 연결부와 상기 제3 브랜치 연결부는 각각 상기 수평 게이트라인 중 어느 하나에 중첩된 표시장치.