KR20210006102A - 데이터 입출력 속도에 따라 버퍼의 사용을 결정할 수 있는 메모리 시스템 및 그의 동작 방법 - Google Patents

데이터 입출력 속도에 따라 버퍼의 사용을 결정할 수 있는 메모리 시스템 및 그의 동작 방법 Download PDF

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Abstract

본 기술은 단일 레벨 셀(Single Level Cell, SLC)을 포함하는 제1블록 및 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2블록을 포함하는 메모리 장치 및 외부 장치가 요구한 동작에 대응하는 데이터 입출력 속도를 산출하고, 외부 장치가 요구한 데이터를 상기 제2블록에 프로그램하기 위해 데이터 입출력 속도에 따라 데이터 중 상기 제1블록에 임시 저장되는 버퍼링 비율을 결정하는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

Description

데이터 입출력 속도에 따라 버퍼의 사용을 결정할 수 있는 메모리 시스템 및 그의 동작 방법{MEMORY SYSTEM FOR DETERMINING USAGE OF BUFFER BASED ON I/O THROUGHPUT AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템의 데이터 입출력 속도(I/O THROUGHPUT)에 대응하여 내부 구성의 사용을 결정할 수 있는 장치 및 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법을 제공한다.
또한, 본 발명은 메모리 시스템 내 단일 레벨 셀(Single level cell)로 구성된 비휘발성 메모리 블록을 데이터를 임시 저장하는 버퍼로 사용하는 경우, 호스트가 요구한 동작에 대응하거나 메모리 시스템의 현재 동작에 대응하는 데이터 입출력 속도(IO throughput)에 대응하여 버퍼의 사용 여부를 결정할 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 메모리 시스템과 연동하는 외부 장치 또는 컴퓨팅 장치로부터 전달되는 클록과 프로그램 동작으로 처리된 데이터의 양을 바탕으로 계산된 제1 데이터 입출력 속도, 단일 레벨 셀(Single level cell)로 구성된 비휘발성 메모리 블록을 데이터를 임시 저장하는 버퍼를 사용한 프로그램 동작에서 예상되는 제2 데이터 입출력 속도, 및 단일 레벨 셀(Single level cell)로 구성된 비휘발성 메모리 블록에 가비지 컬렉션(garbage collection, GC)을 수행한 후 프로그램 동작을 수행할 때 예상되는 제3 데이터 입출력 속도를 각각의 기준값과 비교하여 단일 레벨 셀(Single level cell)로 구성된 블록에 데이터를 임시 저장할 지 여부를 결정하는 장치 및 방법을 제공할 수 있다.
또한, 본 발명은 메모리 시스템 내 단일 레벨 셀(Single level cell)로 구성된 비휘발성 메모리 블록을 데이터를 임시 저장하는 버퍼로 사용하는 경우, 버퍼로 사용된 비휘발성 메모리 블록 내 데이터를 삭제하거나 해당 블록에 대한 가비지 컬렉션(GC)을 수행하는 시점을 조정하여, 데이터의 프로그램 동작 중 비휘발성 메모리 블록을 활용한 버퍼링(buffering)을 통해 메모리 시스템의 데이터 입출력 속도가 낮아지는 것을 피할 수 있는 방법 및 장치를 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메모리 시스템, 데이터 처리 시스템, 네트워크 서버 및 그것의 동작 방법 및 동작을 확인하는 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템은 단일 레벨 셀(Single Level Cell, SLC)을 포함하는 제1블록 및 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2블록을 포함하는 메모리 장치; 및 외부 장치가 요구한 동작에 대응하는 데이터 입출력 속도를 산출하고, 상기 외부 장치가 요구한 데이터를 상기 제2블록에 프로그램하기 위해 상기 데이터 입출력 속도에 따라 상기 데이터 중 상기 제1블록에 임시 저장되는 버퍼링 비율을 결정하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 버퍼링 비율에 따라 상기 데이터를 구분하고, 상기 제1블록 또는 상기 제2블록에 구분된 데이터에 대한 프로그램 동작을 수행할 수 있다.
또한, 상기 컨트롤러는 상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용하고, 상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하며, 상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용할 수 있다.
또한, 상기 제1임계값은 상기 제2임계값보다 클 수 있다.
또한, 상기 가비지 컬렉션은 상기 제1블록 중 닫힌(closed) 블록에 대해 수행되고, 상기 제1 블록 중 열린(open) 블록은 상기 버퍼로 사용될 수 있다.
또한, 상기 컨트롤러는 상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용하고, 상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용하며, 상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램할 수 있다.
또한, 상기 컨트롤러는 상기 외부 장치로부터 실시간 시각 정보(Real Time Clock, RTC)를 주기적으로 수신하고, 수신된 실시간 시각 정보 사이 상기 외부 장치로부터 전달된 데이터의 양에 따라 상기 데이터 입출력 속도를 결정할 수 있다.
또한, 상기 컨트롤러는 상기 제1블록의 소모가 임계치에 도달했는지 확인하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시킬 수 있다.
또한, 상기 컨트롤러는 상기 메모리 시스템이 아이들(Idle) 상태인지에 대응하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시킬 수 있다.
또한, 상기 제2블록은 이중 레벨 셀(double-level cell), 삼중 레벨 셀(triple-level cell, TLC) 또는 사중 레벨 셀(qual-level cell, QLC) 중 적어도 하나를 포함할 수 있다.
또한, 상기 제1블록과 상기 제2블록은 동일한 구조를 가지지만, 상기 컨트롤러는 상기 제1블록에 1-비트 데이터를 저장하고 상기 제2블록에 멀티-비트 데이터를 저장할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 외부 장치로부터 데이터를 수신하는 단계; 상기 외부 장치가 요구한 동작에 대응하는 데이터 입출력 속도를 산출하는 단계; 상기 데이터 입출력 속도에 따라 상기 데이터 중 단일 레벨 셀(Single Level Cell, SLC)을 포함하는 제1블록에 임시 저장되는 버퍼링 비율을 결정하는 단계; 및 상기 버퍼링 비율에 따라 상기 데이터를 상기 제1블록 또는 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2블록에 프로그램하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 버퍼링 비율에 따라 상기 데이터를 구분하는 단계를 더 포함할 수 있다.
또한, 상기 버퍼로 사용할 지 여부를 결정하는 단계는 상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용을 결정하는 단계; 상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하기로 결정하는 단계; 및 상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용을 결정하는 단계 중 하나를 포함할 수 있다.
또한, 상기 가비지 컬렉션은 상기 제1블록 중 닫힌(closed) 블록에 대해 수행되고, 상기 제1 블록 중 열린(open) 블록은 상기 버퍼로 사용될 수 있다.
또한, 상기 버퍼로 사용할 지 여부를 결정하는 단계는 상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용을 결정하는 단계; 상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용을 결정하는 단계; 및 상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하기로 결정하는 단계 중 하나를 포함할 수 있다.
또한, 상기 데이터 입출력 속도를 산출하는 단계는 상기 외부 장치로부터 실시간 시각 정보(Real Time Clock, RTC)를 주기적으로 수신하는 단계; 및 수신된 실시간 시각 정보 사이 상기 외부 장치로부터 전달된 데이터의 양에 따라 상기 데이터 입출력 속도를 결정하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 제1블록의 소모가 임계치에 도달했는지 확인하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 메모리 시스템이 아이들(Idle) 상태인지에 대응하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는 단계를 더 포함할 수 있다.
또한, 상기 제1블록과 상기 제2블록은 동일한 구조를 가지지만, 상기 컨트롤러는 상기 제1블록에 1-비트 데이터를 저장하고 상기 제2블록에 멀티-비트 데이터를 저장할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들에 따른, 메모리 시스템에 데이터를 프로그램할 때 단일 레벨 셀(Single level cell)로 구성된 비휘발성 메모리 블록의 사용을 원활하게 하여 데이터 입출력 속도를 향상시킬 수 있는 장점이 있다.
또한, 본 발명의 실시예 들은 메모리 시스템 내 데이터를 임시 저장하기 위한 버퍼로 사용되는 비휘발성 메모리 블록에 대한 가비지 컬렉션 시점을 조정하여 프로그램 동작 중 오버헤드(overhead)가 발생하는 것을 줄일 수 있어 데이터 입출력 성능을 개선시킬 수 있는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 예를 설명한다.
도 5는 본 발명의 일 실시예에 따른 SLC 버퍼링의 제1예를 설명한다.
도 6은 본 발명의 일 실시예에 따른 SLC 버퍼링의 제2예를 설명한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 데이터 입출력 속도를 산출하는 방법을 설명한다.
도 9는 본 발명의 일 실시예에 따른 SLC 버퍼링 결정 방법의 제1예를 설명한다.
도 10은 본 발명의 일 실시예에 따른 SLC 버퍼링 결정 방법의 제2예를 설명한다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 예를 들어, 메모리 시스템(110)은 컴퓨팅 장치 또는 모바일 장치 등에 탑재된 후 호스트(102, 도 2 및 도 3참조)와 연동하여 데이터를 송수신할 수 있다.
도 1을 참조하면, 메모리 시스템(110)은 컨트롤러(130)와 메모리 장치(150)를 포함한다. 컨트롤러(130)는 호스트(102)로부터 요구받은 데이터를 메모리 장치(150)에서 출력하거나, 호스트(102)로부터 전달된 데이터를 메모리 장치(150)에 저장한다. 메모리 장치(150)는 데이터를 저장할 수 있는 복수의 셀을 포함하는 메모리 블록 혹은 다이(Die)를 포함할 수 있다. 메모리 장치(150)는 복수의 메모리 블록 혹은 복수의 다이를 포함할 수 있으며, 각각의 다이는 복수의 메모리 블록을 포함할 수 있다. 여기서, 메모리 장치(150)의 내부 구성은 메모리 장치(150)의 특성, 메모리 시스템(110)이 사용되는 목적, 혹은 호스트(102)에서 요구하는 메모리 시스템(110)의 사양 등에 따라 설계 변경될 수 있다.
메모리 장치(150)는 비휘발성 메모리 셀을 포함할 수 있다. 비휘발성 메모리 셀은 전원이 꺼진 상태에서도 데이터를 저장할 수 있다. 비휘발성 메모리 셀은 데이터를 프로그램한 후, 해당 데이터를 삭제하지 않고 다른 데이터를 덮어 쓸 수 없다(overwrite 불가함). 데이터를 프로그램하는 동작은 메모리 장치(150) 내 복수의 비휘발성 메모리 셀로 구성되는 페이지(page) 단위로 수행될 수 있으며, 데이터를 삭제하는 동작은 복수의 페이지로 구성되는 메모리 블록 단위로 수행될 수 있다.
메모리 장치(150)는 단일 레벨 셀(Single-Level Cell, SLC)을 포함하는 제1 블록(40_1)과 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2 블록(40_2)을 포함할 수 있다. 여기서, 단일 레벨 셀(Single-Level Cell, SLC)은 하나의 셀에 1비트 데이터를 저장하는 메모리 셀을 포함하고, 멀티 레벨 셀(Multi-Level Cell, MLC)은 하나의 셀에 멀티비트 데이터를 저장하는 메모리 셀을 포함한다. 예를 들어, 멀티 레벨 셀(Multi-Level Cell, MLC)은 2비트 데이터를 저장하는 이중 레벨 셀(Double-Level Cell), 3비트 데이터를 저장하는 삼중 레벨 셀(Triple-Level Cell, TLC) 또는 4비트 데이터를 저장하는 사중 레벨 셀(Quad-Level Cell, QLC) 중 적어도 하나를 포함할 수 있다.
단일 레벨 셀(SLC)와 멀티 레벨 셀(MLC)은 하나의 셀에 저장할 수 있는 데이터의 크기(예, 비트 수)뿐만 아니라 동작 속도가 상이하다. 예를 들어, 단일 레벨 셀(SLC)에 데이터를 읽고 쓰는 동작에 소요되는 시간은 멀티 레벨 셀(MLC)에 데이터를 읽고 쓰는 동작에 소요되는 시간보다 짧다. 또한, 단일 레벨 셀(SLC)은 멀티 레벨 셀(MLC)보다 내구성이 좋아 수명이 더 길다. 멀티 레벨 셀(MLC)은 동작이 느리고 수명이 짧지만, 단위 면적 당 저장가능한 데이터의 크기가 단일 레벨 셀(SLC)보다 크다는 이유로, 집적도가 높은 컴퓨팅 장치, 전자 장치, 데이터 처리 시스템 등에 사용되고 있다.
멀티 레벨 셀(MLC)에서 리드 동작과 프로그램 동작의 속도가 늦어 메모리 시스템(110)의 데이터 입출력 속도(I/O throughput)가 낮아질 수 있다. 이러한 문제를 개선하기 위해, 메모리 장치(150) 내 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1)을 데이터를 임시 저장하는 버퍼로 사용하고, 멀티 레벨 셀(MLC)을 포함하는 제2 블록(40_2)을 데이터가 저장될 목적지(destination)으로 사용할 수 있다. 예를 들어, 외부 장치 또는 컴퓨팅 장치(예를 들어, 호스트(102), 도 2 및 도 3참조)가 데이터와 함께 프로그램 요청을 메모리 시스템(110)에 전송하면, 메모리 시스템(110)은 데이터를 메모리 장치(150)에 프로그램할 수 있다. 메모리 시스템(110)이 수신한 데이터를 멀티 레벨 셀(MLC)을 포함하는 제2 블록(40_2)에 프로그램하는 경우, 프로그램 동작에 소요되는 시간이 길어져 호스트(102)가 요구하는 데이터 입출력 속도(I/O throughput)를 만족시키기 어려울 수 있다. 따라서, 메모리 시스템(110)은 호스트(102)로부터 전달된 데이터를 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1)에 임시 저장하여 프로그램 동작에 소요되는 시간을 줄여, 데이터 입출력 속도(I/O throughput)를 증가시킬 수 있다. 호스트(102)로부터 요구되는 동작이 없어 메모리 시스템(110)이 아이들(Idle) 상태에 놓이면, 컨트롤러(130)는 제1 블록(40_1)에 임시 저장된 데이터를 제2 블록(40_2)으로 이동시킬 수 있다. 이러한 동작들은 SLC 버퍼링(buffering)으로 설명될 수 있다.
SLC 버퍼링(buffering) 동작은 데이터의 읽기 동작과 쓰기 동작의 속도가 상대적으로 빠른 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1)를 데이터를 임시 저장하는 버퍼(buffer)로 사용한다. 하지만, 제1 블록(40_1)에 포함된 단일 레벨 셀(SLC)은 비휘발성(non-volatile) 메모리 셀로서, 휘발성 메모리를 구성하는 단위셀과 달리 덮어쓰기(overwrite)를 지원하지 않는다. 따라서, 제1 블록(40_1)를 데이터를 임시 저장하는 버퍼(buffer)로 사용하기 위해, 컨트롤러(130)는 제1 블록(40_1)에 임시 저장된 데이터를 제2 블록(40_2)으로 이동한 후에는 가비지 컬렉션(garbage collection, GC)을 수행해야 한다.
외부 장치로부터 전달된 데이터를 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1)에 임시 저장하기 위해서는, 제1 블록(40_1)에 프로그램 데이터를 임시 저장할 수 있는 공간이 확보되어야 한다. 만약 제1 블록(40_1)에 공간이 충분하지 않을 경우, 제1 블록(40_1)에 대한 가비지 컬렉션(GC)을 수행하여 데이터를 임시 저장할 수 있는 공간을 확보해야 한다. 만약 외부 장치로부터 전달된 데이터를 프로그램하는 과정에서 제1 블록(40_1)에 대한 가비지 컬렉션(GC)을 수행하는 것은 오버헤드(overhead)일 수 있다. 메모리 시스템(110)이 충분한 수의 제1 블록(40_1)을 포함하는 경우, 제1 블록(40_1)에 대한 가비지 컬렉션(GC)으로 인한 오버헤드(overhead)를 줄일 수 있다. 하지만, 메모리 시스템(110)이 포함하는 제1 블록(40_1)의 수가 많을수록, 메모리 시스템(110)의 비용(cost)이 상승하고 효율성이 낮아질 수 있다. 따라서, 메모리 시스템(110)에 포함된 제1 블록(40_1)에 대한 가비지 컬렉션(GC)을 제어하여, 컨트롤러(130)는 제1 블록(40_1)을 프로그램 데이터를 임시 저장할 수 있는 버퍼로 사용하며 오버헤드를 줄여야 한다.
메모리 시스템(110) 내 컨트롤러(130)는 외부 장치 또는 호스트(102)가 요구하는 데이터 입출력 속도(I/O throughput) 또는 현재 데이터 입출력 상태에 대응하여 프로그램 데이터에 대한 SLC 버퍼링(buffering) 동작 여부를 결정할 수 있다. 도 1을 참조하면, 컨트롤러(130)는 데이터 입출력 제어부(198), 데이터 입출력 속도 결정부(194), 및 버퍼링 결정부(196)를 포함할 수 있다.
데이터 입출력 제어부(198)는 외부 장치에서 전달된 데이터를 메모리 장치(150)에 저장하거나, 외부 장치의 요청에 대응하여 메모리 장치(150)에 저장된 데이터를 출력할 수 있다. 이를 위해, 데이터 입출력 제어부(198)는 외부에서 전달된 요청에 대응하여 주소 변환(address translation)을 수행할 수 있다. 예를 들어, 외부 장치에서 전달된 읽기 요청에 대응하여, 데이터 입출력 제어부(198)는 메모리 장치(150) 내 특정 위치에 저장된 데이터를 요청하면, 메모리 장치(150)는 해당 데이터를 메모리 입출력 제어부(198)로 출력할 수 있다. 또한, 외부 장치에서 전달된 쓰기 요청에 대응하여, 데이터 입출력 제어부(198)는 메모리 장치(150) 내 특정 위치에 데이터를 프로그램할 수 있다.
데이터 입출력 속도 결정부(194)는 외부 장치로부터 전달된 데이터의 양과 클록을 감지할 수 있다. 예를 들면, 본 발명의 일 실시예에 따른 메모리 시스템(110)은 외부 장치부터 전달되는 실시간 클록 신호(Real Time Clock, RTC)를 수신할 수 있다. 데이터 입출력 속도 결정부(194)가 외부 장치 혹은 호스트(102)와 메모리 시스템(110)이 주고받는 클록 신호를 사용할 경우, 데이터 입출력 속도를 결정하기 위한 정확한 단위시간을 파악하기 힘들 수 있다. 따라서, 데이터 입출력 속도 결정부(194)는 외부 장치 또는 호스트(102)로부터 실제 시간을 가리키는 실시간 클록 신호(RTC)를 입력 받아, 메모리 시스템(110)의 데이터 입출력 속도를 결정할 수 있다. 실시간 클록 신호(RTC)는 주기적으로 데이터 입출력 속도 결정부(194)로 전달될 수 있다. 실시간 클록 신호(RTC)의 주기는 외부 장치와 메모리 시스템(110) 사이에 설정된 값에 따라 결정될 수 있다. 메모리 시스템(110)에 전달되는 실시간 클록 신호(RTC)의 주기가 결정된 경우, 데이터 입출력 속도 결정부(194)는 실시간 클록 신호 사이에 외부 장치로부터 전달된 데이터의 양을 카운트할 수 있다. 데이터 입출력 속도 결정부(194)는 실시간 클록 신호 사이에 전달된 데이터를 카운트하여 결정된 데이터의 양과 실시간 클록 신호의 주기를 바탕으로 데이터 입출력 속도(I/O Throughput)을 결정할 수 있다.
데이터 입출력 속도 결정부(194)에서 결정된 데이터 입출력 속도(I/O Throughput)를 바탕으로, 버퍼링 결정부(196)는 외부 장치에서 전달된 프로그램 데이터에 대한 버퍼링 비율(buffering ratio)을 결정할 수 있다. 여기서, 버퍼링 비율은 외부 장치에서 전달된 프로그램 데이터 중 제1 블록(40_1)에 임시 저장할 데이터의 양을 가리킬 수 있다. 예를 들어, 외부 장치 또는 호스트(102)로부터 메모리 시스템(110)에 저장될 데이터가 100개라고 가정한다. 여기서 100개는 모두 동일한 크기일 수 있다. 기준 시간 당 메모리 시스템(110)이 수신하는 데이터의 양을 가리키는 데이터 입출력 속도(I/O Throughput)에 대응하여, 메모리 시스템(110)은 100개의 데이터 모두를 제1 블록(40_1)에 임시 저장하거나, 100개의 데이터 모두를 제2 블록(40_2)에 저장할 수 있다. 또한, 본 발명의 일 실시예에서는 데이터 입출력 속도(I/O Throughput)에 대응하여, 메모리 시스템(110)은 100개의 데이터 중 30개, 50개, 혹은 70개의 데이터를 제1 블록(40_1)에 저장하고 나머지 데이터는 제2 블록(40_2)에 저장할 수 있다.
외부 장치 또는 호스트(102)로부터 입력되는 데이터의 양이 많을수록, 메모리 시스템(110)은 데이터를 빨리 저장할 필요가 있다. 반면, 외부 장치 또는 호스트(102)로부터 입력되는 데이터의 양이 적을수록, 메모리 시스템(110)은 데이터를 저장할 수 있는 동작 마진을 더 크게 가질 수 있다. 메모리 시스템(110)이 데이터를 빨리 저장해야 할수록 제1 블록(40_1)에 저장되는 데이터의 양이 증가할 수 있다.
한편, 버퍼링 결정부(196)는 데이터 입출력 속도(I/O Throughput)에 대응하여 버퍼링 비율(buffering ratio)을 결정할 뿐, 데이터 중 특정 데이터를 제1 블록(40_1) 혹은 제2 블록(40_2)에 저장할 지를 결정하지는 않는다. 버퍼링 결정부(196)가 버퍼링 비율을 결정하면, 데이터 입출력 제어부(198)는 버퍼링 비율에 대응하여 프로그램 데이터를 구분할 수 있다. 예를 들면, 프로그램 데이터의 구분은 랜덤(random)하게 이루어질 수 있다. 이후, 데이터 입출력 제어부(198)는 구분된 프로그램 데이터를 제1 블록(40_1) 및 제2 블록(40_2)에 저장할 수 있다.
실시예에 따라, 데이터 입출력 제어부(198)는 프로그램 데이터를 복수의 채널을 통해 인터리빙 동작이 일어나도록 구분할 수 있다. 예를 들어, 메모리 장치(150)에 포함된 복수의 다이는 서로 다른 채널을 통해 컨트롤러(130) 내 데이터 입출력 제어부(198)와 연결될 수 있다. 여기서, 각각의 다이는 제1 블록(40_1)과 제2 블록(40_2)을 포함할 수 있다. 또한, 제1 블록(40_1)에 데이터를 프로그램하는 과정에서 소요되는 시간과 제2 블록(40_2)에 데이터를 프로그램하는 과정에서 소요되는 시간은 상이하다. 따라서, 데이터 입출력 제어부(198)는 메모리 장치(150)의 동작 마진을 고려하여 각각의 다이 내 제1 블록(40_1) 또는 제2 블록(40_2)에 프로그램될 데이터를 짝지어 전달할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록들(152, 154, 156)을 포함하며, 각각의 메모리 블록들(152, 154, 156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152, 154, 156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F, 132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F, 142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스(132)는, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, 파워 관리 유닛(PMU, 140)은, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 제어한다. 메모리 장치(150) 내 별도의 전압, 전류를 제어할 수 있는 구성이 없는 경우, 파워 관리 유닛(140)은 메모리 장치(150)에 공급되는 전원, 파워 등도 제어할 수 있다.
또한, 메모리 인터페이스(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하는 과정 중 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 예를 들어, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
실시예에 따라, 도 1에서 설명한 데이터 입출력 제어부(198)는 도 2에서 설명한 컨트롤러(130) 내 호스트 인터페이스(132), 프로세스(134) 및 메모리 인터페이스(142)의 동작으로 구분될 수 있다. 또한, 프로세서(134)는 도 1에서 설명한 컨트롤러(130) 내 데이터 입출력 속도 결정부(194) 및 버퍼링 결정부(196)의 동작을 수행할 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 컨트롤러(130)는 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152, 154, 156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152, 154, 156) 간 또는 메모리 블록들(152, 154, 156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152, 154, 156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들에 대해, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들 또는 웨이(way)들 중 적어도 하나를 선택하여 복수의 커맨드 동작들을 원할히 수행할 수 있다. 컨트롤러(130)는 호스트(102)로부터 전달되는 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 수신할 수 있다. 복수의 동작들을 메모리 장치(150)에서 수행할 경우, 컨트롤러(130)는 복수의 채널(channel)들 또는 웨이(way)들의 상태를 바탕으로, 적합한 채널들(또는 웨이들)을 결정할 수 있다. 결정된 최상의 채널들(또는 웨이들)을 통해, 컨트롤러(130)는 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송할 수 있고, 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신할 수 있다. 이후, 컨트롤러(130)는 커맨드 동작들의 수행 결과들을 호스트(120)로 제공할 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 명령어 (및/또는 데이터)가 전달되는 채널 또는 방법의 컨트롤러 결정은 명령 (및/또는 데이터)이 전달되는 물리적 블록 어드레스와 연관될 수 있다. 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
컨트롤러(130)의 프로세서(134)에는 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있다. 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행할 수 있다. 여기서, 배드 블록 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL) 유닛(240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다.
도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL) 유닛(240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리(144)의 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
실시예에 따라, 도 1에서 설명한 컨트롤러(130) 내 데이터 입출력 제어부(198)는 도 3에서 설명하는 호스트 인터페이스(132), 플래시 변환 계층(FTL) 유닛(240) 및 메모리 인터페이스(142)의 동작을 수행할 수 있다. 예를 들면, 호스트 인터페이스(132)의 버퍼관리자(52)를 통해 호스트(102)로부터 수신되는 데이터의 양을 감지할 수 있다. 또한, 메모리 인터페이스(142)는 메모리 장치(150) 내 제1 블록(40_1)과 제2 블록(40_2)에 구분된 데이터를 프로그램할 수 있다.
메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 예를 설명한다.
도 4를 참조하면, 비휘발성 메모리 다이(250)는 제1 영역(252)과 제2 영역(254)을 포함할 수 있다. 제1 영역(252)은 단일 레벨 셀(Single-Level Cell, SLC)을 포함하는 복수의 제1 블록(40_1)으로 구성되고, 제2 영역(254)은 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 복수의 제2 블록(40_2)으로 구성될 수 있다. 제1 영역(252)과 제2 영역(254)을 포함하는 비휘발성 메모리 다이(250)는 도 1 내지 도 3에서 설명하는 메모리 장치(150)에 포함될 수 있다.
실시예에 따라, 컨트롤러(130, 도 1 내지 도 3참조)와 메모리 장치(150, 도 1 내지 도 3참조)는 복수의 채널을 통해 연결될 수 있다. 메모리 장치(150)는 복수의 비휘발성 메모리 다이(250)를 포함할 수 있고, 각각의 비휘발성 메모리 다이(250)는 서로 다른 채널 또는 서로 다른 웨이를 통해 컨트롤러(130) 내 데이터 입출력 제어부(198)와 연결될 수 있다.
비휘발성 메모리 다이(250) 내 제1 영역(252)과 제2 영역(254)에 포함된 제1 블록(40_1)과 제2 블록(40_2)에 포함된 단위셀은 서로 다른 크기의 데이터를 저장할 수 있다. 하지만, 제1 블록(40_1)과 제2 블록(40_2)에 포함된 단위셀은 동일한 구조를 가질 수 있다. 예를 들어, 제1 영역(252)과 제2 영역(254)에 포함된 제1 블록(40_1)과 제2 블록(40_2)은 실질적으로 동일한 구조를 가질 수 있다. 즉, 제1 블록(40_1)도 제2 블록(40_2)과 같이 멀티-비트 데이터를 저장할 수 있으나, 컨트롤러(130)는 제1 블록(40_1)에 1-비트 데이터를 저장할 뿐이다.
또한, 실시예에 따라, 제1 영역(252)과 제2 영역(254)에 포함된 제1 블록(40_1)과 제2 블록(40_2)은 실질적으로 동일한 구조를 가지기 때문에, 메모리 시스템(110, 도 1 내지 도 3 참조)은 제1 영역(252)과 제2 영역(254)을 동적으로 설정할 수 있다. 예를 들면, 메모리 시스템(110)의 동작 환경에 따라, 비휘발성 메모리 다이(250)에 포함된 메모리 블록 중 제1 영역(252)에 포함되는 블록 수와 제2 영역으로 구분되는 블록 수를 변동시킬 수 있다. 또한, 비휘발성 메모리 다이(250)에 포함된 메모리 블록의 동작 상태(예, 건강 상태, 마모도 등)에 대응하여, 각 메모리 블록은 제1 블록(40_1) 혹은 제2 블록(40_2)으로 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 SLC 버퍼링의 제1예를 설명한다. 구체적으로, 도 1에서 설명한 컨트롤러(130) 내 데이터 입출력 제어부(198)에 의해 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1)에 임시 저장하도록 구분된 데이터에 대한 메모리 시스템(110, 도 1 내지 도 3 참조)의 내부 동작을 설명한다.
도 5를 참조하면, 메모리 장치(150)은 두 개의 비휘발성 메모리 다이(250)와 두 개의 데이터 레지스터(260)를 포함할 수 있다. 메모리 장치(150)에 포함된 비휘발성 메모리 다이의 수와 데이터 레지스터의 수를 메모리 장치(150) 혹은 메모리 시스템(110)의 사용 목적, 요구 성능 등에 따라 변경될 수 있다.
한편, 메모리 장치(150) 내 데이터 레지스터(260)는 비휘발성 메모리 다이(250)에 대응하여 배치될 수 있다. 실시예에 따라, 데이터 레지스터(260)는 비휘발성 메모리 다이(250)의 외부에 배치될 수도 있고, 비휘발성 메모리 다이(250) 내부에 포함될 수도 있다.
컨트롤러(130) 내 데이터 입출력 제어부(198)로부터 메모리 장치(150)에 쓰기 요청(Write Request)이 전달될 수 있다. 제1 블록(40_1)에 임시 저장하도록 구분된 데이터는 데이터 레지스터(260)를 거쳐 제1 영역(252) 내 제1 블록(40_1)에 임시 저장될 수 있다(①). 이후, 메모리 시스템(110)이 아이들(Idle) 상태가 되면, 제1 블록(40_1)에 임시 저장된 데이터를 제2 영역(254) 내 제2 블록(40_2)으로 이동시킬 수 있다(②).
실시예에 따라, 제1 블록(40_1)에 임시 저장된 데이터는 비휘발성 메모리 다이(250)가 아이들(Idle) 상태가 되면, 제2 블록(40_2)으로 이동될 수 있다. 예를 들어, 컨트롤러(130)로부터 어떤 요청도 수신되지 않으면, 비휘발성 메모리 다이(250)는 제1 블록(40_1)에 저장된 데이터를 제2 블록(40_2)으로 순차적으로 이동시키고, 컨트롤러(130)에 이동된 데이터의 물리적 위치를 전달할 수 있다. 컨트롤러(130)는 해당 데이터에 관련한 맵 정보를 업데이트하여 제1 블록(40_1)에서 제2 블록(40_2)으로의 데이터 이행(data migration)을 완료할 수 있다.
도 5에서는 제1 블록(40_1)에 임시 저장하도록 구분된 데이터가 아닌 제2 블록(40_2)에 저장되도록 구분된 데이터의 경우, 데이터 레지스터(260)에서 제2 블록(40_2)으로 데이터가 전달될 수 있다.
실시예에 따라, 데이터 레지스터(260)는 제1 블록(40_1)에 저장될 데이터를 임시 보관하는 제1 공간과 제2 블록(40_2)에 저장된 데이터를 임시 보관하는 제2 공간으로 구분될 수 있다. 예를 들어, 하나의 페이지내 포함된 단위셀 당 1비트의 데이터가 제1 공간에 저장된 후, 해당 데이터는 제1 블록(40_1)의 특정 페이지로 이동될 수 있다. 반면, 하나의 페이지내 포함된 단위셀 당 멀티-비트의 데이터가 제2 공간에 저장된 후, 해당 데이터는 제2 블록(40_2)의 특정 페이지로 이동될 수 있다.
도 6은 본 발명의 일 실시예에 따른 SLC 버퍼링의 제2예를 설명한다. 메모리 시스템(110, 도 1 내지 도 3 참조) 내 컨트롤러(130, 도 1 내지 도 3 참조)는 버퍼링 비율(buffering ratio)에 대응하는 프로그램 데이터를 단일 레벨 셀(SLC)을 포함하는 제1 블록(40_1, 도 1 및 도 4 내지 도 5 참조)에 임시 저장할 수 있다.
도 6을 참조하면, 메모리 시스템(110)의 동작 방법은 SLC 블록의 소모가 임계치에 도달했는지 확인하는 단계(S1022), 메모리 시스템이 아이들(Idle) 상태인지 확인하는 단계(S1024) 및 SLC 블록에 저장된 데이터를 다중 레벨 셀로 구성된 메모리 블록으로 이동시키는 단계(S1026)을 포함할 수 있다. 여기서, SLC 블록은 단일 레벨 셀(Single-Level Cell)로 구성된 제1 블록(40_1)을 포함할 수 있다. 또한, 다중 레벨 셀로 구성된 메모리 블록은 도 1 및 도 4 내지 도 5에서 설명한 제2 블록(40_2)을 포함할 수 있다.
메모리 장치(150, 도 1 내지 도 3 및 도 5참조)에 포함된 제1 블록(40_1) 중 새로운 데이터를 프로그램할 수 있는 블록의 수가 충분한 경우, 컨트롤러(130)는 제1 블록(40_1)에 대한 가비지 컬렉션(GC)을 수행할 필요가 없을 수 있고, 제1 블록(40_1)에 임시 저장된 데이터를 제2 블록(40_2)으로 이동시키지 않을 수 있다. 하지만, 제1 블록(40_1)에 데이터를 프로그램하여, 새로운 데이터를 프로그램하기에 충분하지 않다고 판단하면, 컨트롤러(130)는 제1 블록(40_1)의 데이터를 제2 블록(40_2)으로 이동시키고, 제1 블록(40_1)에 저장된 데이터를 삭제(erase)할 필요가 있다.
예를 들어, 제1 블록(40_1)의 20개가 있는 경우, 임계치가 15이면, 메모리 장치(150)에는 데이터를 프로그램할 수 있는 제1 블록(40_1)이 5개가 준비될 수 있다. 데이터가 프로그램된 제1 블록(40_1)의 수가 16개인 경우(S1022단계의 '예'), 컨트롤러(130)는 제1 블록(40_1)에 저장된 데이터를 제2 블록(40_2)으로 이동시킬 수 있다(S1026). 이때, 제2 블록(40_2)으로 이동되는 데이터는 실시예에 따라 다르게 결정될 수 있다. 예를 들면, 닫힌(closed) 상태로 가장 오래된 제1 블록(40_1)의 데이터를 제2 블록(40_2)으로 먼저 이동시킬 수 있다. 다른 예에서는 각 제1 블록(40_1)의 유효 페이지 카운트(Valid Page Count, VPC)를 비교하여, 가장 낮은 유효 페이지 카운트(VPC)를 가진 제1 블록(40_1)의 데이터를 제2 블록으로 먼저 이동시킬 수 있다. 한편, 데이터를 프로그램할 수 있는 제1 블록(40_1)의 수가 10개인 경우, 컨트롤러(130)는 제1 블록(40_1)에 저장된 데이터를 제2 블록(40_2)으로 이동시키기 위해 서두를 필요가 없다.
제1 블록(40_1)이 충분히 확보되었는 가의 기준은 설정된 임계치에 따라 달라질 수 있다. 실시예에 따라, 임계치는 고정된 값이거나, 메모리 시스템(110)의 동작 환경에 대응하여 가변될 수도 있다. 예를 들어, 메모리 시스템(110) 또는 컨트롤러(130)는 외부 장치와의 데이터 입출력 속도(I/O Throughput) 또는 데이터 입출력 성능(Bandwidth)에 따라 임계치를 결정할 수 있다. 만약 메모리 시스템(110)에 입력되는 데이터의 양이 많은 경우 제1 블록(40_1)을 이용한 버퍼링이 증가하기 때문에, 데이터를 프로그램할 수 있는 제1 블록(40_1)이 많이 필요할 수 있다. 컨트롤러(130)가 임계치를 조정하여, 메모리 시스템(110)의 동작 환경에 대응하여 제1 블록(40_1)의 가비지 컬렉션 시점을 결정할 수 있다.
한편, 데이터를 프로그램할 수 있는 제1 블록(40_1)의 수가 충분한 경우에도(S1022단계의 '아니오') 메모리 시스템(110)이 아이들(idle) 상태인지를 확인할 수 있다(S1024). 메모리 시스템(110)이 아이들(idle) 상태인 경우, 제1 블록(40_1)에 임시 저장된 데이터를 제2 블록(40_2)으로 이동시킬 수 있다. 임계치에 도달하지 않더라도 데이터 이행 및 가비지 컬렉션을 미리 수행하여 데이터를 프로그램할 수 있는 제1 블록(40_1)을 증가시킬수록, 대용량의 데이터를 저장하거나 빠른 데이터 입출력 속도가 요구되는 경우에도 가비지 컬렉션으로 인해 발생할 수 있는 오버헤드(overhead)가 발생할 가능성이 줄어들 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 7을 참조하면, 메모리 시스템(110, 도 1 내지 도 3 참조)의 동작 방법은 외부 장치 또는 컴퓨팅 장치로부터 쓰기 요청을 수신하는 단계(S1002)를 포함할 수 있다. 여기서, 외부 장치 또는 컴퓨팅 장치는 도 2 내지 도 3에서 설명한 호스트(102)를 포함할 수 있다.
외부 장치 또는 컴퓨팅 장치로부터 전달된 쓰기 요청은 데이터와 논리 주소를 포함할 수 있다. 논리 주소는 외부 장치 또는 컴퓨팅 장치가 데이터의 위치를 가리키기 위해 사용하는 주소 체계(Address Scheme)에 따라 결정된 값을 포함할 수 있다. 메모리 시스템(110)은 외부 장치 또는 컴퓨팅 장치가 사용하는 주소 체계가 아닌 다른 주소 체계를 사용할 수 있고, 메모리 시스템이 사용하는 고유의 주소 체계에 다른 값은 물리 주소라고 칭할 수 있다. 메모리 시스템(110) 내 컨트롤러(130, 도 1 내지 도 3 참조)는 논리 주소와 물리 주소를 연관지어, 논리 주소를 물리 주소로 변환하거나 물리 주소를 논리 주소로 변환할 수 있는 주소 변환(Address Translation)을 수행할 수 있다.
실시예에 따라, 메모리 시스템(110)의 동작 방법은 메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)에 대응하여 SLC 버퍼링 여부를 결정하는 단계(S1004)를 포함할 수 있다. 메모리 시스템(110) 내 컨트롤러(130)는 기 설정된 기준 시간 단위(예, 실시간 클록의 입력 주기)로 외부 장치로부터 쓰기 요청과 함께 전달되는 데이터의 양을 인지할 수 있고, 메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)를 결정할 수 있다.
예를 들어, 데이터 입출력 속도(I/O Throughput)가 제1 기준값보다 큰 경우(CASE1), 컨트롤러(130)는 SLC 버퍼에 데이터를 프로그램하는 단계(S1006)를 수행할 수 있다. 컨트롤러(130)는 수신한 모든 프로그램 데이터를 SLC 버퍼에 임시 저장할 수 있으나, 이 경우 SLC 버퍼의 소모량이 급격히 증가할 수 있다. 도시되지 않았지만, 컨트롤러(130)는 데이터 입출력 속도(I/O Throughput)에 대응하여 버퍼링 비율(Buffering ratio)을 결정하고, 버퍼링 비율에 대응하는 프로그램 데이터의 양만큼을 SLC 버퍼(예, 도 1 및 도 4 내지 도 5에서 설명한 제1 블록(40_1))에 임시 저장하고 나머지 프로그램 데이터는 MLC 버퍼(예, 도 1 및 도 4 내지 도 5에서 설명한 제2 블록(40_2))에 저장할 수 있다.
메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)가 제2 기준값보다 작은 경우(CASE2), 컨트롤러(130)는 SLC 버퍼를 사용하지 않고, 다중 레벨 셀로 구성된 메모리 블록(즉, MLC 버퍼)에 데이터를 프로그램할 수 있다(S1010). 여기서, 제2 기준값은 제1 기준값보다 작을 수 있다. 예를 들어, 실시간 클록의 입력 주기 동안 수신된 프로그램 데이터의 양이 많지 않은 경우, 메모리 시스템(110)은 수신된 프로그램 데이터를 메모리 장치(150, 도 1 내지 도 3 참조)에 저장하는 동작을 수행하기 위한 마진(margin)에 여유가 있다. 이 경우, 빠른 프로그램 동작을 위해 데이터를 SLC 버퍼에 임시 저장하여 SLC 버퍼를 소모하는 것은 메모리 시스템(110)의 동작 효율성을 저하시킬 수 있다. 따라서, 메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)가 제2 기준값보다 작은 경우(CASE2), SLC 버퍼에 데이터를 임시 저장하지 않고 MLC 버퍼에 데이터를 프로그램하여 이후 SLC 버퍼에서 MLC 버퍼로 데이터를 이동시키는 데이터 이행(data migration) 동작이 일어나지 않도록 할 수 있다.
메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)가 제1 기준값보다 작고 제2 기준값보다 큰 경우(CASE3), 컨트롤러(130)는 SLC 버퍼 중 닫힌(closed) 블록에 대해 가비지 컬렉션을 수행하고 열린(open) 블록에 데이터를 프로그램하는 단계(S1008)를 수행할 수 있다. 예를 들어, 메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)가 제2 기준값보다 커서, MLC 버퍼에 데이터를 프로그램하기에는 동작 마진이 충분하지 않아 SLC 버퍼에 데이터를 임시 저장한다. 반면, SLC 버퍼에 데이터를 프로그램하기에는 동작 마진이 충분할 수 있어, SLC 버퍼에 대한 가비지 컬렉션을 수행할 수 있다. SLC 버퍼에 대한 가비지 컬렉션을 수행하면, 추후 메모리 시스템(110)에 요구되는 데이터 입출력 속도(I/O Throughput)가 제1 기준값보다 큰 경우, 컨트롤러(130)가 사용할 수 있는 SLC 버퍼의 수가 더 증가할 수 있어 오버헤드를 줄일 수 있다.
도 8은 본 발명의 일 실시예에 따른 데이터 입출력 속도를 산출하는 방법을 설명한다.
도 8을 참조하면, 메모리 시스템(110, 도 1 내지 도 3 참조)은 호스트(102, 도 2 내지 도 3 참조)로부터 주기적으로 실시간 클록(RTC1, RTC2, RTC3)을 수신할 수 있다. 또한, 메모리 시스템은 호스트로부터 프로그램 데이터(P_DATA)를 수신할 수 있다.
메모리 시스템은 실시간 클록의 주기(예, RTC1, RTC2 사이)동안 호스트로부터 수신된 프로그램 데이터의 양을 인지할 수 있다. 예를 들어, 제1 실시간 클록(RTC1)과 제2 실시간 클록(RTC2) 사이에는 두 개의 프로그램 데이터(P_DATA)가 호스트로부터 메모리 시스템으로 전달되었다. 제2 실시간 클록(RTC2)과 제3 실시간 클록(RTC3) 사이에는 네 개의 프로그램 데이터(P_DATA)가 호스트로부터 메모리 시스템으로 전달되었다. 각각의 프로그램 데이터의 크기가 동일하다고 가정하면, 제2 실시간 클록(RTC2)과 제3 실시간 클록(RTC3) 사이에 전달된 프로그램 데이터의 양이 제1 실시간 클록(RTC1)과 제2 실시간 클록(RTC2) 사이에 전달된 프로그램 데이터의 양보다 2배가 많다.
실시간 클록(RTC1, RTC2, RTC3)은 동일한 주기로 메모리 시스템에 전달되므로, 제2 실시간 클록(RTC2)과 제3 실시간 클록(RTC3) 사이에 메모리 시스템에 요구된 제2 데이터 입출력 속도(I/O_TH#2)는 제1 실시간 클록(RTC1)과 제2 실시간 클록(RTC2) 사이에 메모리 시스템에 요구된 제1 데이터 입출력 속도(I/O_TH#1)보다 크다. 제2 데이터 입출력 속도(I/O_TH#2)가 제1 데이터 입출력 속도(I/O_TH#1)보다 크면, 호스트(102)가 요구하는 메모리 시스템(110)의 데이터 입출력 속도(I/O Throughput)이 증가하고 있음을 알 수 있다. 이에 대응하여, 메모리 시스템(110) 내 컨트롤러(130, 도 1 내지 도 3 참조)는 버퍼링 비율(buffering ratio)을 증가시킬 수 있다. 컨트롤러(130)는 호스트(102)로부터 수신된 프로그램 데이터(P_DATA)를 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1, 도 1 또는 도 4 내지 도 5 참조)에 임시 저장하여, 호스트(102)가 요구하는 데이터 입출력 속도에 대응하여 프로그램 동작을 수행할 수 있다.
도시되지 않았지만, 호스트(102)가 메모리 시스템(110)에 요구하는 데이터 입출력 속도가 낮아질 수도 있다. 호스트(102)가 요구하는 데이터 입출력 속도가 낮아지면, 메모리 시스템(110)은 버퍼링 비율(buffering ratio)을 낮출 수 있다.
한편, 메모리 시스템(110)의 내부 구성 혹은 동작 방법에 따라, 읽기 동작, 프로그램 동작, 삭제 동작 또는 가비지 컬렉션(GC) 동작에 소요되는 시간이 상이할 수 있다. 이에 따라, 메모리 시스템(110) 내 컨트롤러(130)는 읽기 동작, 프로그램 동작, 삭제 동작 또는 가비지 컬렉션(GC) 동작을 위한 동작 마진도 상이할 수 있다. 이로 인해, 호스트(102)가 요구하는 데이터 입출력 속도에 따라 메모리 시스템(110) 내 컨트롤러(130)는 버퍼링 여부 또는 버퍼링 비율을 다르게 설정할 수 있다.
도 9는 본 발명의 일 실시예에 따른 SLC 버퍼링 결정 방법의 제1예를 설명한다. 구체적으로, 메모리 시스템(110 도 1 내지 도 3 참조)의 내부 동작과 관련하여, 단일 레벨 셀(SLC)로 구성된 제1 블록(예, 40_1, 도 1 또는 도 4 내지 도 5 참조)에 데이터를 프로그램 하는 시간(SLC PROGRAM TIME), 제1 블록에 대한 가비지 컬렉션(GC)을 수행하는 시간(SLC GC TIME), 삼중 레벨 셀(TLC)로 구성된 제2 블록(예, 40_2, 도 1 또는 도 4 내지 도 5 참조)에 데이터를 프로그램 하는 시간(TLC PROGRAM TIME)의 순서로 더 길다고 가정할 수 있다.
도 9를 참조하면, 호스트(102, 도 2 내지 도 3 참조) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 속하는 범위에 따라, 컨트롤러(130, 도 1 내지 도 3 참조)는 프로그램 데이터를 처리하는 내부 동작을 다르게 수행할 수 있다. 제1 임계치(TH#1)가 제2 임계치(TH#2) 보다 크다고 가정한다. 실시예에 따라, 설정된 복수의 임계치(TH#1, TH#2)에 따른 범위에 따라, 컨트롤러(130)는 SLC 버퍼링을 수행하거나, 가비지 컬렉션과 SLC 버퍼링을 수행하거나, SLC 버퍼링을 수행하지 않을 수 있다. 예를 들면, 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제1 임계치(TH#1)보다 큰 경우, 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 데이터를 임시 저장하여 프로그램 데이터에 대한 동작 시간을 줄일 수 있다. 반면, 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제2 임계치(TH#2)보다 작은 경우, 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 데이터를 임시 저장할 필요 없이 삼중 레벨 셀(TLC)로 구성된 제2 블록(40_2)에 데이터를 프로그램 할 수 있다. 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제1 임계값(TH#1)과 제2 임계치(TH#2)의 범위에 속하는 경우, 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 대한 가비지 컬렉션(GC)을 수행하고 데이터를 임시 저장할 수 있다.
도 10은 본 발명의 일 실시예에 따른 SLC 버퍼링 결정 방법의 제2예를 설명한다. 구체적으로, 메모리 시스템(110 도 1 내지 도 3 참조)의 내부 동작과 관련하여, 단일 레벨 셀(SLC)로 구성된 제1 블록(예, 40_1, 도 1 또는 도 4 내지 도 5 참조)에 데이터를 프로그램 하는 시간(SLC PROGRAM TIME), 삼중 레벨 셀(TLC)로 구성된 제2 블록(예, 40_2, 도 1 또는 도 4 내지 도 5 참조)에 데이터를 프로그램 하는 시간(TLC PROGRAM TIME), 제1 블록에 대한 가비지 컬렉션(GC)을 수행하는 시간(SLC GC TIME)의 순서로 더 길다고 가정할 수 있다.
도 9를 참조하면, 호스트(102, 도 2 내지 도 3 참조) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 속하는 범위에 따라, 컨트롤러(130, 도 1 내지 도 3 참조)는 프로그램 데이터를 처리하는 내부 동작을 다르게 수행할 수 있다. 제1 임계치(TH#1)가 제2 임계치(TH#2) 보다 크다고 가정한다. 실시예에 따라, 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제1 임계치(TH#1)보다 큰 경우, 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 데이터를 임시 저장하여 프로그램 데이터에 대한 동작 시간을 줄일 수 있다. 반면, 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제2 임계치(TH#2)보다 작은 경우, 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 대한 가비지 컬렉션을 수행하고 데이터를 임시 저장할 수 있다. 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 제1 임계값(TH#1)과 제2 임계치(TH#2)의 범위에 속하는 경우, 컨트롤러(130)는 컨트롤러(130)는 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 데이터를 임시 저장할 필요 없이 삼중 레벨 셀(TLC)로 구성된 제2 블록(40_2)에 데이터를 프로그램 할 수 있다.
도 9 및 도 10을 참조하면, 메모리 시스템(110)의 내부 구성과 동작 방법에 따라, 내부 동작에 소요되는 시간이 상이할 수 있다. 본 발명의 일 실시예에서는 메모리 시스템(110)의 동작 특성과 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)에 대응하여, 프로그램 데이터를 처리하는 방법이 달라질 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
도 11을 참조하면, 메모리 시스템의 동작 방법은 외부 장치 또는 컴퓨팅 장치로부터 쓰기 요청을 수신하는 단계(S1012), 메모리 시스템의 데이터 입출력 속도에 대응하여 프로그램 데이터에 대한 SLC 버퍼링 비율을 결정하는 단계(S1014), 및 SLC 버퍼링 비율에 다라 프로그램 데이터를 구분하여 프로그램 동작을 수행하는 단계(S1016)를 포함할 수 있다. 여기서, 외부 장치 또는 컴퓨팅 장치는 도 2 내지 도 3에서 설명한 호스트(102)를 포함할 수 있다. SLC 버퍼링 비율은 메모리 시스템(110, 도 1 내지 도 3 참조)이 수신한 프로그램 데이터 중 단일 레벨 셀(SLC)로 구성된 제1 블록(40_1)에 임시 저장하는 데이터의 비율을 일컫는다.
호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)에 대응하여 메모리 시스템(110)은 프로그램 데이터에 대한 SLC 버퍼링 비율을 결정할 수 있다. 사용자의 의도 또는 메모리 시스템(110)의 동작 환경 등에 따라, 호스트(102) 혹은 외부 장치가 요구하는 데이터 입출력 속도(I/O THROUGHPUT)가 달라질 수 있다. 메모리 시스템(110)은 데이터 입출력 속도를 주기적으로 결정하고, 수신되는 프로그램 데이터에 대해 SLC 버퍼링을 수행할 지를 결정하거나 프로그램 데이터 중 SLC 버퍼에 임시 저장할 데이터의 양과 MLC 블록에 저장할 데이터의 양을 조정할 수 있다. 이를 통해, 메모리 시스템(110) 내 SLC 버퍼의 소모를 늦출 수 있고, 프로그램 동작 시 SLC 버퍼를 가비지 컬렉션하는 경우를 줄일 수 있다. 이로 인해, 메모리 시스템(110)이 프로그램 동작을 수행하는 과정에서 발생할 수 있는 오버헤드(Overhead)를 줄일 수 있는 장점이 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 단일 레벨 셀(Single Level Cell, SLC)을 포함하는 제1블록 및 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2블록을 포함하는 메모리 장치; 및
    외부 장치가 요구한 동작에 대응하는 데이터 입출력 속도를 산출하고, 상기 외부 장치가 요구한 데이터를 상기 제2블록에 프로그램하기 위해 상기 데이터 입출력 속도에 따라 상기 데이터 중 상기 제1블록에 임시 저장되는 버퍼링 비율을 결정하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는
    상기 버퍼링 비율에 따라 상기 데이터를 구분하고, 상기 제1블록 또는 상기 제2블록에 구분된 데이터에 대한 프로그램 동작을 수행하는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는
    상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용하고,
    상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하며,
    상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용하는,
    메모리 시스템.
  4. 제3항에 있어서,
    상기 제1임계값은 상기 제2임계값보다 큰,
    메모리 시스템.
  5. 제3항에 있어서,
    상기 가비지 컬렉션은 상기 제1블록 중 닫힌(closed) 블록에 대해 수행되고, 상기 제1 블록 중 열린(open) 블록은 상기 버퍼로 사용되는,
    메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는
    상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용하고,
    상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용하며,
    상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하는,
    메모리 시스템.
  7. 제1항에 있어서,
    상기 컨트롤러는
    상기 외부 장치로부터 실시간 시각 정보(Real Time Clock, RTC)를 주기적으로 수신하고,
    수신된 실시간 시각 정보 사이 상기 외부 장치로부터 전달된 데이터의 양에 따라 상기 데이터 입출력 속도를 결정하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는
    상기 제1블록의 소모가 임계치에 도달했는지 확인하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는,
    메모리 시스템
  9. 제1항에 있어서,
    상기 컨트롤러는
    상기 메모리 시스템이 아이들(Idle) 상태인지에 대응하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는,
    를 포함하는, 메모리 시스템.
  10. 제1항에 있어서,
    상기 제2블록은
    이중 레벨 셀(double-level cell), 삼중 레벨 셀(triple-level cell, TLC) 또는 사중 레벨 셀(qual-level cell, QLC) 중 적어도 하나를 포함하는,
    메모리 시스템.
  11. 제1항에 있어서,
    상기 제1블록과 상기 제2블록은 동일한 구조를 가지지만,
    상기 컨트롤러는 상기 제1블록에 1-비트 데이터를 저장하고 상기 제2블록에 멀티-비트 데이터를 저장하는,
    메모리 시스템.
  12. 외부 장치로부터 데이터를 수신하는 단계;
    상기 외부 장치가 요구한 동작에 대응하는 데이터 입출력 속도를 산출하는 단계;
    상기 데이터 입출력 속도에 따라 상기 데이터 중 단일 레벨 셀(Single Level Cell, SLC)을 포함하는 제1블록에 임시 저장되는 버퍼링 비율을 결정하는 단계; 및
    상기 버퍼링 비율에 따라 상기 데이터를 상기 제1블록 또는 멀티 레벨 셀(Multi-Level Cell, MLC)을 포함하는 제2블록에 프로그램하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 버퍼링 비율에 따라 상기 데이터를 구분하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  14. 제12항에 있어서,
    상기 버퍼로 사용할 지 여부를 결정하는 단계는
    상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용을 결정하는 단계;
    상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하기로 결정하는 단계; 및
    상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용을 결정하는 단계
    중 하나를 포함하는, 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 가비지 컬렉션은 상기 제1블록 중 닫힌(closed) 블록에 대해 수행되고, 상기 제1 블록 중 열린(open) 블록은 상기 버퍼로 사용되는,
    메모리 시스템의 동작 방법.
  16. 제12항에 있어서,
    상기 버퍼로 사용할 지 여부를 결정하는 단계는
    상기 데이터 입출력 속도가 제1임계값보다 크면 상기 제1블록을 상기 버퍼로 사용을 결정하는 단계;
    상기 데이터 입출력 속도가 제2임계값보다 작으면 상기 제1블록의 일부에 대해 가비지 컬렉션을 수행하고 상기 제1블록의 다른 일부를 버퍼로 사용을 결정하는 단계; 및
    상기 데이터 입출력 속도가 상기 제1임계값보다 작고 상기 제2임계값보다 크면 상기 제1 블록을 상기 버퍼로 사용하지 않고 상기 데이터를 상기 제2블록에 프로그램하기로 결정하는 단계
    중 하나를 포함하는, 메모리 시스템의 동작 방법.
  17. 제12항에 있어서,
    상기 데이터 입출력 속도를 산출하는 단계는
    상기 외부 장치로부터 실시간 시각 정보(Real Time Clock, RTC)를 주기적으로 수신하는 단계; 및
    수신된 실시간 시각 정보 사이 상기 외부 장치로부터 전달된 데이터의 양에 따라 상기 데이터 입출력 속도를 결정하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  18. 제12항에 있어서,
    상기 제1블록의 소모가 임계치에 도달했는지 확인하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  19. 제12항에 있어서,
    상기 메모리 시스템이 아이들(Idle) 상태인지에 대응하여 상기 제1 블록에 임시 저장된 상기 데이터를 상기 제2블록으로 이동시키는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  20. 제12항에 있어서,
    상기 제1블록과 상기 제2블록은 동일한 구조를 가지지만,
    상기 컨트롤러는 상기 제1블록에 1-비트 데이터를 저장하고 상기 제2블록에 멀티-비트 데이터를 저장하는,
    메모리 시스템의 동작 방법.
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