KR20210001495A - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR20210001495A
KR20210001495A KR1020190077679A KR20190077679A KR20210001495A KR 20210001495 A KR20210001495 A KR 20210001495A KR 1020190077679 A KR1020190077679 A KR 1020190077679A KR 20190077679 A KR20190077679 A KR 20190077679A KR 20210001495 A KR20210001495 A KR 20210001495A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
metal
lead
semiconductor package
semiconductor
Prior art date
Application number
KR1020190077679A
Other languages
Korean (ko)
Inventor
최윤화
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020190077679A priority Critical patent/KR20210001495A/en
Publication of KR20210001495A publication Critical patent/KR20210001495A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/63—Connectors not provided for in any of the groups H01L2224/10 - H01L2224/50 and subgroups; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

According to an embodiment of the present invention, a semiconductor package includes: a lead frame (100) including a plurality of leads (102, 103, 105); a semiconductor chip (200) electrically connected to the leads (102, 103, 105); a connection substrate (300) electrically connecting the semiconductor chip (200) and the leads (102, 103, 105); and encapsulant (400) surrounding the lead frame (100), the semiconductor chip (200), and the connection substrate (300). The connection substrate (300) includes more than one insulating layer (51) and more than one metal layer (52) electrically connecting the semiconductor chip (200) and the leads (102, 103, 105). The present invention provides the semiconductor package having a connection structure capable of improving connection reliability at the time of connection between the semiconductor chip and the lead.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 리드와 반도체 칩 사이에 접착신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of improving the adhesion reliability between a lead and a semiconductor chip.

일반적으로 반도체 패키지는 반도체 칩, 리드 프레임(또는 기판), 패키지 몸체를 포함하여 구성되며, 반도체 칩은 리드 프레임의 패드 상에 부착되고, 리드 프레임의 리드와는 금속 와이어를 본딩하여 전기적으로 연결된다.In general, a semiconductor package includes a semiconductor chip, a lead frame (or substrate), and a package body, and the semiconductor chip is attached to the pad of the lead frame, and the lead of the lead frame is electrically connected by bonding a metal wire. .

그러나 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로, 속도가 느리고 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. However, in a stack package using a conventional metal wire, electrical signals are exchanged through the metal wire, so the speed is slow and a large number of wires are used, resulting in deterioration of electrical characteristics in each chip.

또한 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(gap)이 요구되므로 패키지의 전체 높이가 불필요하게 높아지는 문제점이 있다.In addition, since an additional area is required on the substrate to form a metal wire, the size of the package increases, and a gap is required for wire bonding to the bonding pads of each chip, thereby unnecessarily increasing the overall height of the package. .

따라서, 금속의 클립(clip) 구조체를 이용하여 종래의 금속 와이어를 이용한 반도체 패키지보다 우수한 적기적 연결 성능과 열방출이 용이하고 열적 안정성을 향상시키고, 효율적인 패키지 구조가 개발되었다. Therefore, by using a metal clip structure, timely connection performance superior to a semiconductor package using a conventional metal wire, heat dissipation is easy, thermal stability is improved, and an efficient package structure has been developed.

그러나, 클립은 평평한 형태의 판상 형태로, 칩의 상부 패드에 부착되어 접착 면적이 넓은 단점이 있다.However, the clip is in the form of a flat plate and is attached to the upper pad of the chip, so that the adhesive area is wide.

따라서, 본 발명은 반도체 칩과 리드 사이의 접속시에 접속 신뢰성을 향상시킬 수 있는 접속 구조를 가지는 반도체 패키지를 제공하는 것이다.Accordingly, the present invention is to provide a semiconductor package having a connection structure capable of improving connection reliability at the time of connection between a semiconductor chip and a lead.

본 발명의 일 실시예에 따른 반도체 패키지는 복수의 리드(102, 103, 105)를 포함하는 리드 프레임(100), 상기 리드(102, 103, 105)와 전기적으로 연결되는 반도체 칩(200), 상기 반도체 칩(200)과 상기 리드(102, 103, 105)를 전기적으로 연결하는 연결 기판(300), 및, 상기 리드 프레임(100), 반도체 칩(200) 및 연결 기판(300)을 감싸는 봉지제(400)를 포함하고, 상기 연결 기판(300)은 하나 이상의 절연층(51), 상기 반도체 칩(200)과 상기 리드(102, 103, 105) 사이를 전기적으로 연결하는 하나 이상의 금속층(52)을 포함한다.A semiconductor package according to an embodiment of the present invention includes a lead frame 100 including a plurality of leads 102, 103, and 105, a semiconductor chip 200 electrically connected to the leads 102, 103, and 105, A connection substrate 300 electrically connecting the semiconductor chip 200 and the leads 102, 103, and 105, and an encapsulation surrounding the lead frame 100, the semiconductor chip 200, and the connection substrate 300 Including 400th, the connection substrate 300 includes at least one insulating layer 51, and at least one metal layer 52 electrically connecting the semiconductor chip 200 and the leads 102, 103, 105 ).

여기서, 상기 절연층(51) 위에 위치하며, 상기 금속층(52)과 전기적으로 연결되는 하나 이상의 전기 소자(53)를 더 포함할 수 있다.Here, it may further include one or more electrical elements 53 positioned on the insulating layer 51 and electrically connected to the metal layer 52.

또한, 상기 전기 소자(53)는 반도체 칩 또는 반도체 패키지 형태로 상기 금속층(52)과 연결될 수 있다.In addition, the electric device 53 may be connected to the metal layer 52 in the form of a semiconductor chip or a semiconductor package.

또한, 상기 절연층(51)은 Al2O3의 세라믹 또는 AlN 또는 Si3N4 일 수 있다.In addition, the insulating layer 51 may be Al 2 O 3 ceramic or AlN or Si 3 N 4 .

또한, 상기 반도체 칩(200)의 일면에 형성되어 있는 금속 범프(43)를 더 포함할 수 있다.In addition, a metal bump 43 formed on one surface of the semiconductor chip 200 may be further included.

또한, 상기 금속 범프(43)는 Au, Cu, Sn 또는 Pb 중 어느 1개의 단일 금속으로 이루어지거나, Au, Cu, Sn 또는 Pb 중 어느 1개 이상의 금속이 포함 포함된 합금 금속으로 이루어질 수 있다.In addition, the metal bump 43 may be made of a single metal of Au, Cu, Sn, or Pb, or may be made of an alloy metal including any one or more metals of Au, Cu, Sn, or Pb.

여기서, 상기 금속 범프(43)는 초음파 용접법으로 상기 반도체 칩(200)의 일면에 형성될 수 있다.Here, the metal bump 43 may be formed on one surface of the semiconductor chip 200 by an ultrasonic welding method.

또한, 상기 반도체 칩(200)은 솔더링 또는 Ag 신터링 또는 Cu 신터링 소재를 통해 상기 연결 기판(300)과 연결될 수 있다.In addition, the semiconductor chip 200 may be connected to the connection substrate 300 through soldering, Ag sintering, or Cu sintering.

또한, 상기 연결 기판(300)은 솔더링 또는 Ag 신터링 또는 Cu 신터링 소재를 통해 상기 리드(102, 103, 105)와 접합될 수 있다.Further, the connection substrate 300 may be bonded to the leads 102, 103 and 105 through soldering, Ag sintering, or Cu sintering material.

또한, 상기 금속층(52)은 상기 절연층(51)의 상면 및 하면에 각각 위치하며,상기 상면 및 하면에 각각 위치하는 상기 금속층(52)은 상기 절연층(51)을 관통하는 비아홀(V)을 통해서 전기적으로 연결될 수 있다.In addition, the metal layer 52 is positioned on the upper and lower surfaces of the insulating layer 51, respectively, and the metal layers 52 respectively positioned on the upper and lower surfaces are via holes (V) penetrating the insulating layer 51 It can be electrically connected through.

또한, 상기 반도체 칩(200)의 일면은 상기 봉지제(400) 밖으로 노출될 수 있다.In addition, one surface of the semiconductor chip 200 may be exposed outside the encapsulant 400.

또한, 상기 리드 프레임(100)은 상기 반도체 칩(200) 하부에 위치하는 패드(101, 104)를 더 포함하고, 상기 반도체 칩(200)은 접착층(41)을 통해서 상기 패드(101, 104)에 부착될 수 있다.In addition, the lead frame 100 further includes pads 101 and 104 positioned under the semiconductor chip 200, and the semiconductor chip 200 is provided with the pads 101 and 104 through the adhesive layer 41. Can be attached to

여기서, 상기 접착층(41)은 Sn 또는 Pb 을 포함하는 솔더(solder) 계열, Ag 또는 Cu 성분을 포함하는 소결(sintering) 소재, 또는 Au 를 포함하는 공정(eutectic) 반응 재료 중 어느 하나를 포함할 수 있다.Here, the adhesive layer 41 may include any one of a solder series containing Sn or Pb, a sintering material containing an Ag or Cu component, or a eutectic reaction material containing Au. I can.

또한, 상기 패드(101, 104)의 일면은 상기 봉지제(400) 밖으로 노출될 수 있다.In addition, one surface of the pads 101 and 104 may be exposed outside the encapsulant 400.

또한, 상기 패드(104)는 오목부(S)를 가지며, 상기 반도체 칩(200)은 상기 오목부(S) 내에 위치할 수 있다.Further, the pad 104 may have a concave portion S, and the semiconductor chip 200 may be located in the concave portion S.

또한, 상기 반도체 칩(200)의 상면과 상기 리드(105)의 상면은 동일한 가상의 평면 상에 위치할 수 있다.In addition, an upper surface of the semiconductor chip 200 and an upper surface of the lead 105 may be located on the same virtual plane.

또한, 상기 리드(102)는 밴딩되어, 상기 리드(102)의 일면은 상기 봉지제(400) 밖으로 노출되는 상기 패드(101)의 하면과 동일한 가상의 평면상에 위치하고, 상기 리드(102)의 타면은 상기 반도체 칩(200)의 일면과 동일한 가상의 평면 상에 위치할 수 있다.In addition, the lead 102 is bent, so that one surface of the lead 102 is located on the same virtual plane as the lower surface of the pad 101 exposed outside the encapsulant 400, and The other surface may be located on the same virtual plane as the one surface of the semiconductor chip 200.

또한, 상기 리드(103)의 두께는 상기 패드(101)의 두께보다 두꺼울 수 있다.Also, the thickness of the lead 103 may be thicker than the thickness of the pad 101.

또한, 상기 리드 프레임(100)은 Cu 또는 Al의 단일 금속으로 형성되거나, Cu 또는 Al 금속이 포함된 합금을 포함할 수 있다.In addition, the lead frame 100 may be formed of a single metal of Cu or Al, or may include an alloy containing Cu or Al metal.

또한, 상기 봉지제(400)는 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)일 수 있다.In addition, the encapsulant 400 may be an epoxy molding compound (EMC).

본 발명의 일 실시예에 따른 반도체 패키지는 와이어 본딩 및 클립 대신 연결 기판, 범프 및 솔더 방식을 이용하여 연결함으로써, 접속 신뢰성을 향상시킬 수 있다. The semiconductor package according to an embodiment of the present invention may improve connection reliability by connecting using a connection substrate, a bump, and a solder method instead of wire bonding and clip.

또한, 연결 기판에 다양한 배선 및 전기 소자(또는 반도체 칩)를 연결시킴으로써 다양한 회로를 용이하게 구성할 수 있다. In addition, various circuits can be easily configured by connecting various wirings and electrical elements (or semiconductor chips) to the connection substrate.

또한, 연결 기판의 금속층을 이용함으로써 내부 열을 외부로 효과적으로 배출시킬 수 있다.In addition, by using the metal layer of the connection substrate, internal heat can be effectively discharged to the outside.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 배치도이다.
도 3은 도 1의 III-III선을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 연결 기판의 단면도이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.1 is a schematic perspective view of a semiconductor package according to an embodiment of the present invention.
2 is a layout diagram of a semiconductor package according to an embodiment of the present invention.
3 is a cross-sectional view taken along line III-III of FIG. 1.
4 is a cross-sectional view of a connection substrate according to an embodiment of the present invention.
5 to 7 are cross-sectional views of a semiconductor package according to another embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. The present invention may be implemented in various different forms, and is not limited to the embodiments described herein.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 사시도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 배치도이고, 도 3은 도 1의 III-III선을 따라 잘라 도시한 단면도이다.1 is a schematic perspective view of a semiconductor package according to an embodiment of the present invention, FIG. 2 is a layout view of a semiconductor package according to an embodiment of the present invention, and FIG. 3 is a cut along line III-III of FIG. It is a cross section.

본 발명의 실시예들에 따른 반도체 패키지는 이동통신 기지국용 전력 증폭기, 자동차용 전력증폭기, 해상 레이더, 항공관제 레이더용 증폭기 등으로 사용될 수 있으며, 이에 한정되는 것은 아니다.The semiconductor package according to embodiments of the present invention may be used as a power amplifier for a mobile communication base station, a power amplifier for an automobile, a marine radar, an amplifier for an air traffic control radar, etc., but is not limited thereto.

도 1 내지 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(1001)는 리드 프레임(100), 리드 프레임(100) 위에 위치하는 반도체 칩(200), 반도체 칩(200)과 리드 프레임(100)을 전기적으로 연결하는 연결 기판(300) 및 이들을 덮어 보호하는 봉지제(400)를 포함한다.As shown in FIGS. 1 to 3, a semiconductor package 1001 according to an embodiment of the present invention includes a lead frame 100, a semiconductor chip 200 positioned on the lead frame 100, and a semiconductor chip 200. And a connection substrate 300 electrically connecting the lead frame 100 and an encapsulant 400 covering and protecting them.

리드 프레임(100)은 반도체 칩(200)이 위치하는 패드(101)와 반도체 칩(200)과 전기적으로 연결되어 외부로 신호를 전달하는 리드(102)를 포함한다. 이때, 리드 프레임(100)은 Cu 또는 Al의 단일 금속으로 형성되거나, Cu 또는 Al 금속이 포함된 합금으로 이루어질 수 있다. The lead frame 100 includes a pad 101 on which the semiconductor chip 200 is located, and a lead 102 that is electrically connected to the semiconductor chip 200 to transmit a signal to the outside. In this case, the lead frame 100 may be formed of a single metal of Cu or Al, or may be formed of an alloy containing Cu or Al metal.

리드(102)는 패드(101)와 일정 간격을 두고 배치되며, 패드(101)를 중심으로 양쪽에 각각 위치하는 복수의 제1 리드(21)와 복수의 제2 리드(22)를 포함한다.The leads 102 are disposed at a predetermined interval from the pad 101 and include a plurality of first leads 21 and a plurality of second leads 22 respectively positioned on both sides of the pad 101.

패드(101)와 리드(102)의 하측 일면은 동일한 가상의 평면 상에 위치하며, 봉지제(400) 밖의 외부로 노출된다. 봉지제(400) 외부로 노출된 일면은 패키지를 위한 추가적인 드레인 또는 소스 연결, 추가적인 냉각 경로를 제공할 수 있다. 따라서, 리드 프레임(100)은 Cu 또는 Al의 단일 금속으로 형성되거나, 이들 금속이 포함된 합금과 같이 전도성 물질을 포함할 수 있다.One lower surface of the pad 101 and the lead 102 is positioned on the same virtual plane, and is exposed outside the encapsulant 400. One surface exposed to the outside of the encapsulant 400 may provide an additional drain or source connection for the package and an additional cooling path. Therefore, the lead frame 100 may be formed of a single metal of Cu or Al, or may include a conductive material such as an alloy containing these metals.

리드(102)의 상면은 연결 기판(300)을 통해서 반도체 칩(200)의 상면과 전기적으로 연결되는데, 두께 차이로 인해서 리드(102)의 상면은 반도체 칩(200)의 상면보다 상대적으로 낮게 위치한다. 따라서, 반도체 칩(200)의 두께로 인해서, 상대적으로 높게 위치하는 연결 기판(300)과의 접속을 용이하게 리드(102)의 상면이 반도체 칩(200)의 상면과 동일한 가상의 평면 상에 위치하도록 밴딩될 수 있다.The upper surface of the lead 102 is electrically connected to the upper surface of the semiconductor chip 200 through the connection substrate 300, and the upper surface of the lead 102 is located relatively lower than the upper surface of the semiconductor chip 200 due to the difference in thickness. do. Therefore, due to the thickness of the semiconductor chip 200, the upper surface of the lead 102 is positioned on the same virtual plane as the upper surface of the semiconductor chip 200 to facilitate connection with the connection substrate 300 positioned relatively high. Can be banded to do.

이를 통해, 리드(102)는 벤딩되어, 리드(102)의 일면은, 봉지제(400) 밖으로 노출되는 패드(101)의 하면과 동일한 가상의 평면상에 위치하고, 리드(102)의 타면은, 반도체 칩(200)의 일면과 동일한 가상의 평면상에 위치할 수 있다.Through this, the lead 102 is bent, one surface of the lead 102 is located on the same virtual plane as the lower surface of the pad 101 exposed outside the encapsulant 400, and the other surface of the lead 102, It may be located on the same virtual plane as one surface of the semiconductor chip 200.

반도체 칩(200)의 상면은 연결 기판(300)과 접착층(42)을 통해서 연결되는 접착면으로, 반도체 칩(200)에 형성되어 외부와 전기적으로 연결되는 칩 패드(도시하지 않음)의 일면일 수 있다.The upper surface of the semiconductor chip 200 is an adhesive surface connected through the connection substrate 300 and the adhesive layer 42, and is one surface of a chip pad (not shown) formed on the semiconductor chip 200 and electrically connected to the outside. I can.

반도체 칩(200)은 접착층(41)을 통해서 패드(101)의 타면에 부착될 수 있다. 접착층(41)은 전도성 접착제로 Sn 또는 Pb 성분을 포함하는 솔더(solder) 계열, Ag 또는 Cu 성분을 포함하는 소결(sintering) 소재, Au 성분을 포함하는 공정(eutectic) 반응 재료 중 어느 하나를 포함할 수 있다. The semiconductor chip 200 may be attached to the other surface of the pad 101 through the adhesive layer 41. The adhesive layer 41 is a conductive adhesive and includes any one of a solder series containing Sn or Pb components, a sintering material containing Ag or Cu components, and a eutectic reaction material containing Au components. can do.

반도체 칩(200)은 GaN 반도체를 포함하는 반도체 칩으로 소스(source), GaN 반도체층, 게이트(gate) 및 드레인(drain)을 포함할 수 있으며, 소스, 게이트 및 드레인은 외부와 전기적으로 연결하기 위한 소스용 칩 패드, 게이트용 칩 패드 및 드레인용 칩 패드를 포함한다. The semiconductor chip 200 is a semiconductor chip including a GaN semiconductor and may include a source, a GaN semiconductor layer, a gate, and a drain, and the source, gate, and drain are electrically connected to the outside. And a chip pad for a source, a chip pad for a gate, and a chip pad for a drain.

소스용 칩 패드는 리드 프레임의 패드(101) 바로 위에, 접착층(41)을 통해서 패드(101)와 전기적으로 연결되고, 게이트용 칩 패드 및 드레인용 칩 패드는 연결 기판(300)을 통해서 각각 제1 리드(21) 및 제2 리드(22)와 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니며 드레인용 칩 패드가 접착층을 통해서 패드(101)와 전기적으로 연결되고, 소스용 칩 패드가 제2 리드와 전기적으로 연결될 수 있다.The source chip pad is directly on the pad 101 of the lead frame and is electrically connected to the pad 101 through the adhesive layer 41, and the gate chip pad and the drain chip pad are respectively prepared through the connection substrate 300. The first lead 21 and the second lead 22 may be electrically connected, but are not limited thereto, and the drain chip pad is electrically connected to the pad 101 through the adhesive layer, and the source chip pad is the second lead. And can be electrically connected.

연결 기판(300)은 리드(102)와 반도체 칩(200) 사이를 전기적으로 연결하기 위한 것으로, 하나 이상의 절연층(51), 하나 이상의 금속층(52) 및 하나 이상의 전기소자(53)를 포함한다. The connection substrate 300 is for electrically connecting the lead 102 and the semiconductor chip 200, and includes at least one insulating layer 51, at least one metal layer 52, and at least one electric device 53. .

도 4는 본 발명의 일 실시예에 따른 연결 기판의 단면도이다.4 is a cross-sectional view of a connection substrate according to an embodiment of the present invention.

도 4를 참조하면, 절연층(51)은 Al2O3 인 세라믹 이거나 AlN 혹은 Si3N4 일 수 있다.Referring to FIG. 4, the insulating layer 51 may be Al 2 O 3 ceramic or AlN or Si 3 N 4 .

절연층(51)의 상면에는 하나 이상의 금속층(52)이 형성되어 있으며, 금속층(52)은 리드(102)와 반도체 칩(200) 사이를 전기적을 연결하며, 절연층(51) 위에 위치하는 하나 이상의 전기소자(53)와 전기적으로 연결되는 회로 배선일 수 있다. 이때, 전기소자(53)는 능동 소자 또는 수동 소자로, 반도체 칩 또는 반도체 패키지 형태로 연결될 수 있다.One or more metal layers 52 are formed on the upper surface of the insulating layer 51, and the metal layer 52 electrically connects the lead 102 and the semiconductor chip 200, and is positioned on the insulating layer 51. It may be a circuit wiring electrically connected to the above electric device 53. In this case, the electric device 53 may be an active device or a passive device, and may be connected in the form of a semiconductor chip or a semiconductor package.

금속층(52)은 절연층(51)을 관통하는 비아홀(V)을 통해서 절연층(51) 하면으로 노출되는 접속 패드(54)를 더 포함할 수 있다. 또한, 금속층(52)은 전기소자(53)와의 회로 구성에 따라서 절연층(51)의 하면에도 하나 이상 형성될 수 있으며, 비아홀(V)을 통해서 상부 금속층과 전기적으로 연결될 수 있다. The metal layer 52 may further include a connection pad 54 exposed to a lower surface of the insulating layer 51 through a via hole V penetrating the insulating layer 51. In addition, one or more metal layers 52 may be formed on the lower surface of the insulating layer 51 according to the circuit configuration with the electric device 53, and may be electrically connected to the upper metal layer through the via hole V.

본 발명의 일 실시예에 따른 연결 기판(300)은 절연층(51)이 단층인 것을 예로 도시하였으나, 이에 한정되는 것은 아니며 회로 구성에 따라서 다층으로 구성된 절연층 및 이들 사이에 매립되는 내부 금속층(도시하지 않음)을 더 포함할 수 있다. In the connection substrate 300 according to an embodiment of the present invention, the insulating layer 51 is illustrated as a single layer, but is not limited thereto, and an insulating layer composed of multiple layers and an internal metal layer buried therebetween according to a circuit configuration ( Not shown) may further include.

연결 기판(300)의 접속 패드(54)는 반도체 칩(200)의 칩 패드 및 리드(102)와 접착층(42)을 통해서 전기적으로 연결될 수 있다. 접착층(42)은 솔더링(soldering) 또는 Ag 신터링(Sintering) 또는 Cu 신터링(Sintering) 소재를 통해 형성될 수 있다. The connection pads 54 of the connection substrate 300 may be electrically connected to the chip pads and leads 102 of the semiconductor chip 200 and the adhesive layer 42. The adhesive layer 42 may be formed through soldering, Ag sintering, or Cu sintering.

접속 패드(54)는 반도체 칩(200)의 칩 패드와의 연결을 용이하게 하기 위해서, 절연층(51) 밖으로 돌출될 수 있다.The connection pad 54 may protrude outside the insulating layer 51 in order to facilitate connection of the semiconductor chip 200 to the chip pad.

한편, 반도체 칩(200)에는 접속 패드(54)와의 연결을 용이하게 하기 위해서 외부로 돌출된 금속 범프(bump)(43)가 더 형성될 수 있다. 도 4에서는 금속 범프(43)가 반도체 칩(200) 위에 형성되는 것을 도시하였으나, 이에 한정되는 것은 아니며 접속 패드(54)가 외부로 돌출되지 않을 경우, 접속 패드(54) 위에 형성될 수 있다. Meanwhile, a metal bump 43 protruding outward may be further formed on the semiconductor chip 200 to facilitate connection with the connection pad 54. 4 illustrates that the metal bump 43 is formed on the semiconductor chip 200, it is not limited thereto, and when the connection pad 54 does not protrude to the outside, it may be formed on the connection pad 54.

금속 범프(43)는 초음파 용접법으로 반도체 칩(200)의 일면에 형성될 수 있으며, Au, Cu, Sn 또는 Pb 중 어느 1개의 단일 금속으로 이루어지거나, Au, Cu, Sn 또는 Pb 중 어느 1개 이상의 금속이 포함 포함된 합금 금속으로 이루어질 수 있다. The metal bump 43 may be formed on one surface of the semiconductor chip 200 by an ultrasonic welding method, and may be made of a single metal of Au, Cu, Sn, or Pb, or any one of Au, Cu, Sn, or Pb It may be made of an alloy metal containing the above metal.

봉지제(400)는 트랜스퍼 몰딩(transfer molding)을 위한 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)을 포함할 수 있으며, 반도체 패키지(1001)의 측면은 반도체 패키지(1001)의 하부 면에 대해 수직한 구조이거나 비스듬하게 경사를 갖는 구조일 수 있다. The encapsulant 400 may include an epoxy molding compound (EMC) for transfer molding, and the side surface of the semiconductor package 1001 is perpendicular to the lower surface of the semiconductor package 1001. It may be a structure or a structure having an oblique inclination.

도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.5 to 7 are cross-sectional views of a semiconductor package according to another embodiment of the present invention.

도 5 내지 도 7의 반도체 패키지(1002, 1003, 1004)는 대부분 도 1 내지 4의 반도체 패키지(1001)와 유사하므로, 다른 부분에 대해서 구체적으로 설명한다.Since the semiconductor packages 1002, 1003, and 1004 of FIGS. 5 to 7 are mostly similar to the semiconductor package 1001 of FIGS. 1 to 4, other parts will be described in detail.

도 5 내지 도 7에 도시한 반도체 패키지(1002, 1003, 1004)는 리드 프레임(100), 리드 프레임(100) 위에 위치하는 반도체 칩(200), 반도체 칩(200)과 리드 프레임(100)을 전기적으로 연결하는 연결 기판(300) 및 이들을 덮어 보호하는 봉지제(400)를 포함한다.The semiconductor packages 1002, 1003, and 1004 shown in FIGS. 5 to 7 include a lead frame 100, a semiconductor chip 200 positioned on the lead frame 100, a semiconductor chip 200, and a lead frame 100. It includes a connection substrate 300 electrically connected to each other and an encapsulant 400 covering and protecting them.

도 5 및 6에 도시한 반도체 패키지(1002, 1003)의 경우, 리드 프레임(100)은 패드(101, 104), 패드(101,104)를 중심으로 양쪽에 위치하는 리드(103, 105)를 포함한다. In the case of the semiconductor packages 1002 and 1003 shown in FIGS. 5 and 6, the lead frame 100 includes pads 101 and 104 and leads 103 and 105 positioned on both sides of the pads 101 and 104 as the center. .

도 5에 도시한 반도체 패키지(1002)의 리드(103)의 두께는 패드(101)의 두께보다 두꺼울 수 있다. 이때, 리드(103)는 리드(103)의 상면이 반도체 칩(200)의 상면과 동일한 가상의 평면 상에 위치하여 연결 기판(300)이 단차 없이 용이하게 연결될 수 있는 두께로 형성될 수 있다. The thickness of the lead 103 of the semiconductor package 1002 shown in FIG. 5 may be thicker than the thickness of the pad 101. In this case, the lead 103 may be formed in a thickness such that the upper surface of the lead 103 is located on the same virtual plane as the upper surface of the semiconductor chip 200 so that the connection substrate 300 can be easily connected without a step difference.

도 6에 도시한 반도체 패키지(1003)의 패드(104)와 리드(105)는 동일한 두께로 형성될 수 있으며, 패드(104)에는 오목부(S)가 형성되어 있다.The pad 104 and the lead 105 of the semiconductor package 1003 shown in FIG. 6 may be formed to have the same thickness, and a recess S is formed in the pad 104.

오목부(S)에는 반도체 칩(200)이 삽입되어 있고, 오목부(S)의 깊이는 반도체 칩(200) 및 접착층(41)의 두께에 따라 달라질 수 있으며, 반도체 칩(200)의 상면이 리드(105)의 상면과 동일한 가상의 평면상에 위치할 수 있도록 반도체 칩(200)이 위치하는 깊이일 수 있다.The semiconductor chip 200 is inserted in the recess S, and the depth of the recess S may vary depending on the thickness of the semiconductor chip 200 and the adhesive layer 41, and the upper surface of the semiconductor chip 200 is It may be a depth at which the semiconductor chip 200 is positioned so that it can be positioned on the same virtual plane as the upper surface of the lead 105.

한편, 도 7에 도시한 반도체 패키지(1004)의 리드 프레임은 복수의 리드(105)로만 구성된다. 이때, 리드(105)의 두께는 반도체 칩(200)의 두께와 같으며, 리드(102)의 상면과 반도체 칩(200)의 상면이 동일한 가상의 평면상에 위치하여 연결 기판(300)이 단차 없이 용이하게 접속될 수 있다.On the other hand, the lead frame of the semiconductor package 1004 shown in FIG. 7 is composed of only a plurality of leads 105. At this time, the thickness of the lead 105 is the same as the thickness of the semiconductor chip 200, and the upper surface of the lead 102 and the upper surface of the semiconductor chip 200 are located on the same virtual plane, so that the connection substrate 300 is stepped. It can be easily connected without.

한편, 리드 프레임은 리드(102)만으로 이루어지므로, 반도체 칩(200)의 하면이 반도체 패키지(1004)의 봉지제(400) 밖으로 노출되어 패드를 통하지 않고 반도체 칩(200)의 칩 패드와 외부 단자가 직접 연결될 수 있다. On the other hand, since the lead frame consists of only the leads 102, the lower surface of the semiconductor chip 200 is exposed outside the encapsulant 400 of the semiconductor package 1004, and the chip pad and the external terminal of the semiconductor chip 200 Can be directly connected.

이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.In the above, the present invention has been described with reference to the embodiments shown in the drawings. However, the present invention is not limited thereto, and various modifications or other embodiments falling within the scope equivalent to the present invention are possible by those of ordinary skill in the art. Therefore, the true scope of protection of the present invention should be determined by the following claims.

41, 42: 접착층 51: 절연층
52: 금속층 53: 전기소자
100: 리드 프레임 101, 104: 패드
102, 103, 105: 리드 200: 반도체 칩
300: 연결 기판 400: 봉지제41, 42: adhesive layer 51: insulating layer
52: metal layer 53: electric device
100: lead frame 101, 104: pad
102, 103, 105: lead 200: semiconductor chip
300: connection board 400: encapsulant

Claims (20)

복수의 리드(102, 103, 105)를 포함하는 리드 프레임(100);
상기 리드(102, 103, 105)와 전기적으로 연결되는 반도체 칩(200);
상기 반도체 칩(200)과 상기 리드(102, 103, 105)를 전기적으로 연결하는 연결 기판(300); 및
상기 리드 프레임(100), 반도체 칩(200) 및 연결 기판(300)을 감싸는 봉지제(400)
를 포함하고,
상기 연결 기판(300)은 하나 이상의 절연층(51), 상기 반도체 칩(200)과 상기 리드(102, 103, 105) 사이를 전기적으로 연결하는 하나 이상의 금속층(52)을 포함하는, 반도체 패키지.A lead frame 100 including a plurality of leads 102, 103 and 105;
A semiconductor chip 200 electrically connected to the leads 102, 103 and 105;
A connection substrate 300 electrically connecting the semiconductor chip 200 and the leads 102, 103, and 105; And
Encapsulant 400 surrounding the lead frame 100, the semiconductor chip 200 and the connection substrate 300
Including,
The connection substrate 300 includes one or more insulating layers 51, and one or more metal layers 52 electrically connecting the semiconductor chip 200 and the leads 102, 103 and 105. 제 1 항에 있어서,
상기 절연층(51) 위에 위치하며, 상기 금속층(52)과 전기적으로 연결되는 하나 이상의 전기 소자(53)를 더 포함하는, 반도체 패키지.The method of claim 1,
The semiconductor package, further comprising one or more electrical elements (53) positioned on the insulating layer (51) and electrically connected to the metal layer (52). 제 2 항에 있어서,
상기 전기 소자(53)는 반도체 칩 또는 반도체 패키지 형태로 상기 금속층(52)과 연결되는, 반도체 패키지.The method of claim 2,
The electrical device 53 is connected to the metal layer 52 in the form of a semiconductor chip or a semiconductor package. 제 1 항에 있어서,
상기 절연층(51)은 Al2O3의 세라믹 또는 AlN 또는 Si3N4 인, 반도체 패키지.The method of claim 1,
The insulating layer 51 is a ceramic of Al 2 O 3 or AlN or Si 3 N 4 , a semiconductor package. 제 1 항에 있어서,
상기 반도체 칩(200)의 일면에 형성되어 있는 금속 범프(43)
를 더 포함하는, 반도체 패키지.The method of claim 1,
Metal bump 43 formed on one surface of the semiconductor chip 200
The semiconductor package further comprising. 제 5 항에 있어서,
상기 금속 범프(43)는 Au, Cu, Sn 또는 Pb 중 어느 1개의 단일 금속으로 이루어지거나, Au, Cu, Sn 또는 Pb 중 어느 1개 이상의 금속이 포함 포함된 합금 금속으로 이루어지는, 반도체 패키지.The method of claim 5,
The metal bump 43 is made of a single metal of any one of Au, Cu, Sn, or Pb, or made of an alloy metal containing one or more metals of Au, Cu, Sn, or Pb. 제 5 항에 있어서,
상기 금속 범프(43)는 초음파 용접법으로 상기 반도체 칩(200)의 일면에 형성되는, 반도체 패키지.The method of claim 5,
The metal bump 43 is formed on one surface of the semiconductor chip 200 by ultrasonic welding. 제 1 항에 있어서,
상기 반도체 칩(200)은 솔더링 또는 Ag 신터링 또는 Cu 신터링 소재를 통해 상기 연결 기판(300)과 연결되는, 반도체 패키지.The method of claim 1,
The semiconductor chip 200 is connected to the connection substrate 300 through soldering, Ag sintering, or Cu sintering material. 제 1 항에 있어서,
상기 연결 기판(300)은 솔더링 또는 Ag 신터링 또는 Cu 신터링 소재를 통해 상기 리드(102, 103, 105)와 접합되는, 반도체 패키지.The method of claim 1,
The connection substrate 300 is bonded to the leads 102, 103 and 105 through soldering, Ag sintering, or Cu sintering material. 제 1 항에 있어서,
상기 금속층(52)은 상기 절연층(51)의 상면 및 하면에 각각 위치하며,
상기 상면 및 하면에 각각 위치하는 상기 금속층(52)은 상기 절연층(51)을 관통하는 비아홀(V)을 통해서 전기적으로 연결되어 있는, 반도체 패키지.The method of claim 1,
The metal layer 52 is located on the upper and lower surfaces of the insulating layer 51, respectively,
The metal layers 52 positioned on the upper and lower surfaces, respectively, are electrically connected through a via hole V penetrating the insulating layer 51. 제 1 항에 있어서,
상기 반도체 칩(200)의 일면은 상기 봉지제(400) 밖으로 노출되어 있는, 반도체 패키지.The method of claim 1,
One surface of the semiconductor chip 200 is exposed outside the encapsulant 400. 제 1 항에 있어서,
상기 리드 프레임(100)은 상기 반도체 칩(200) 하부에 위치하는 패드(101, 104)
를 더 포함하고,
상기 반도체 칩(200)은 접착층(41)을 통해서 상기 패드(101, 104)에 부착되는, 반도체 패키지.The method of claim 1,
The lead frame 100 includes pads 101 and 104 positioned under the semiconductor chip 200
Including more,
The semiconductor chip 200 is attached to the pads 101 and 104 through an adhesive layer 41. 제 12 항에 있어서,
상기 접착층(41)은 Sn 또는 Pb 을 포함하는 솔더(solder) 계열, Ag 또는 Cu 성분을 포함하는 소결(sintering) 소재, 또는 Au 를 포함하는 공정(eutectic) 반응 재료 중 어느 하나를 포함하는, 반도체 패키지.The method of claim 12,
The adhesive layer 41 includes any one of a solder series containing Sn or Pb, a sintering material containing an Ag or Cu component, or a eutectic reaction material containing Au. package. 제 12 항에 있어서,
상기 패드(101, 104)의 일면은 상기 봉지제(400) 밖으로 노출되어 있는, 반도체 패키지.The method of claim 12,
One surface of the pads 101 and 104 is exposed outside the encapsulant 400. 제 12 항에 있어서,
상기 패드(104)는 오목부(S)를 가지며,
상기 반도체 칩(200)은 상기 오목부(S) 내에 위치하는, 반도체 패키지.The method of claim 12,
The pad 104 has a concave portion (S),
The semiconductor chip 200 is located in the concave portion (S), a semiconductor package. 제 15 항에 있어서,
상기 반도체 칩(200)의 상면과 상기 리드(105)의 상면은 동일한 가상의 평면 상에 위치하는, 반도체 패키지.The method of claim 15,
A semiconductor package, wherein an upper surface of the semiconductor chip 200 and an upper surface of the lead 105 are located on the same virtual plane. 제 12 항에 있어서,
상기 리드(102)는 밴딩되어, 상기 리드(102)의 일면은 상기 봉지제(400) 밖으로 노출되는 상기 패드(101)의 하면과 동일한 가상의 평면상에 위치하고,
상기 리드(102)의 타면은 상기 반도체 칩(200)의 일면과 동일한 가상의 평면 상에 위치하는, 반도체 패키지.The method of claim 12,
The lead 102 is bent, and one surface of the lead 102 is located on the same virtual plane as the lower surface of the pad 101 exposed outside the encapsulant 400,
The other surface of the lead 102 is located on the same virtual plane as the one surface of the semiconductor chip 200, a semiconductor package. 제 12 항에 있어서,
상기 리드(103)의 두께는 상기 패드(101)의 두께보다 두꺼운, 반도체 패키지.The method of claim 12,
The thickness of the lead 103 is thicker than the thickness of the pad 101, a semiconductor package. 제 1 항에 있어서,
상기 리드 프레임(100)은 Cu 또는 Al의 단일 금속으로 형성되거나, Cu 또는 Al 금속이 포함된 합금을 포함하는, 반도체 패키지.The method of claim 1,
The lead frame 100 is formed of a single metal of Cu or Al, or includes an alloy containing Cu or Al metal. 제 1 항에 있어서,
상기 봉지제(400)는 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)인, 반도체 패키지.The method of claim 1,
The encapsulant 400 is an epoxy molding compound (EMC), a semiconductor package.
KR1020190077679A 2019-06-28 2019-06-28 Semiconductor package KR20210001495A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190077679A KR20210001495A (en) 2019-06-28 2019-06-28 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190077679A KR20210001495A (en) 2019-06-28 2019-06-28 Semiconductor package

Publications (1)

Publication Number Publication Date
KR20210001495A true KR20210001495A (en) 2021-01-06

Family

ID=74128116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190077679A KR20210001495A (en) 2019-06-28 2019-06-28 Semiconductor package

Country Status (1)

Country Link
KR (1) KR20210001495A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272112B1 (en) * 2021-01-08 2021-07-05 제엠제코(주) Semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272112B1 (en) * 2021-01-08 2021-07-05 제엠제코(주) Semiconductor package
US11521920B2 (en) 2021-01-08 2022-12-06 Jmj Korea Co., Ltd. Plurality of power semiconductor chips between a substrate and leadframe

Similar Documents

Publication Publication Date Title
KR100339044B1 (en) ball grid array semiconductor package and method for making the same
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
US7312108B2 (en) Method for assembling a ball grid array package with two substrates
US5726489A (en) Film carrier semiconductor device
US8466548B2 (en) Semiconductor device including excess solder
US7550845B2 (en) Ball grid array package with separated stiffener layer
JP3066579B2 (en) Semiconductor package
US6700187B2 (en) Semiconductor package and method for manufacturing the same
US8198712B2 (en) Hermetically sealed semiconductor device module
US7005734B2 (en) Double-sided cooling isolated packaged power semiconductor device
TW200307332A (en) Low voltage drop and high thermal performance ball grid array package
KR101555300B1 (en) Semiconductor power module package having external boding area
JPH01155633A (en) Semiconductor device
US8232635B2 (en) Hermetic semiconductor package
US6847102B2 (en) Low profile semiconductor device having improved heat dissipation
KR20210001495A (en) Semiconductor package
KR100220249B1 (en) Thermally enhanced thin ball grid array package
US20050194698A1 (en) Integrated circuit package with keep-out zone overlapping undercut zone
KR102272112B1 (en) Semiconductor package
KR102228938B1 (en) Coupled semiconductor package
KR102343920B1 (en) Semiconductor package
JP2019050297A (en) Semiconductor device
US7951651B2 (en) Dual flat non-leaded semiconductor package
KR20050053246A (en) Multi chip package
KR20020058213A (en) Semiconductor package and its manufacturing method

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application