KR20200142162A - 표시 장치 - Google Patents

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KR20200142162A
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성은진
이성룡
김재경
박원상
백종인
유봉현
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Abstract

본 발명은 복수의 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판의 제1 면에 배치되고 입사되는 광을 선택적으로 통과시키기 위한 개구부들을 포함하는 차광층, 상기 차광층 상에 배치되고, 복수의 도전층들을 포함하는 회로 소자층, 상기 회로 소자층 상에 제공되고 발광 소자들을 포함하는 발광 소자층 및 상기 기판의 제2 면에 배치되고 상기 개구부들을 통과하여 입사되는 입사광을 센싱하는 센서층을 포함하되, 상기 차광층은 상기 복수의 도전층들 중 어느 하나의 도전층과 전기적으로 연결되는 표시 장치에 관한 것이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 스마트 폰이나 태블릿 PC 등과 같은 표시 장치가 다방면으로 활용되면서, 사용자의 지문 등을 이용한 생체 정보 인증 방식이 폭 넓게 이용되고 있다. 지문 센싱 기능을 제공하기 위하여, 지문 센서가 표시 장치에 내장되거나 부착되는 형태로 제공될 수 있다.
지문 센서는, 일 예로, 광 감지 방식의 센서로 구성될 수 있다. 광 감지 방식의 지문 센서는 광원과, 렌즈 및 광 센서 어레이를 구비할 수 있다. 이러한 지문 센서를 표시 패널에 부착하게 되면, 표시 장치의 두께가 증가하고 제조 비용이 상승할 수 있다.
본 발명은 화소 내의 일부 구성과 차광층의 차광성 마스크를 전기적으로 연결하여 화소 내의 일부 구성에 인가되는 전원을 상기 차광 도전 패턴으로 전달하는 표시 장치를 제공하기 위한 것이다.
또한, 본 발명은 표시 장치에 포함된 절연층 등에 특정 광을 선택적으로 차폐하는 기능을 부여하여 지문 센싱 능력을 향상시킬 수 있는 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 표시 장치는, 복수의 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판의 제1 면에 배치되고 입사되는 광을 선택적으로 통과시키기 위한 개구부들을 포함하는 차광층, 상기 차광층 상에 배치되고, 복수의 도전층들을 포함하는 회로 소자층, 상기 회로 소자층 상에 제공되고 발광 소자들을 포함하는 발광 소자층 및 상기 기판의 제2 면에 배치되고 상기 개구부들을 통과하여 입사되는 입사광을 센싱하는 센서층을 포함하되, 상기 차광층은 상기 복수의 도전층들 중 어느 하나의 도전층과 전기적으로 연결될 수 있다.
또한, 상기 차광층은 상기 도전층을 통해 상기 도전층에 인가되는 전원을 공급받을 수 있다.
또한, 상기 도전층은, 상기 표시 영역과 상기 비표시 영역을 경유하여 일 방향으로 연장되며, 상기 전원을 인가받는 전원선을 포함할 수 있다.
또한, 상기 차광층은, 상기 비표시 영역에서 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 차광층은, 상기 차광층의 둘레 중 적어도 일 영역에서 상기 기판의 외곽부를 향하여 연장되고, 상기 비표시 영역에 배치된 상기 전원선과 인접하게 배치되는 적어도 하나의 연장부를 구비할 수 있다.
또한, 상기 차광층은, 상기 비표시 영역에서 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 복수의 도전층들은, 상기 차광층과 상기 전원선 사이에 배치되는 브릿지 패턴을 포함하며, 상기 차광층은, 적어도 하나의 제1 컨택홀들을 통해 상기 브릿지 패턴과 전기적으로 연결되고, 상기 브릿지 패턴은, 적어도 하나의 제2 컨택홀들을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 차광층은, 상기 연장부로부터 상기 전원선을 향하여 돌출되며, 적어도 일부가 상기 전원선과 중첩되는 돌출 패턴을 포함하며, 상기 돌출 패턴은, 상기 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 전원선은, 상기 차광층의 상기 연장부를 향하여 돌출되며, 적어도 일부가 상기 연장부와 중첩되는 돌출 패턴을 포함하며, 상기 돌출 패턴은, 상기 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 비표시 영역은, 외부의 제어부에 연결되는 패드들을 포함하는 패드 영역, 상기 패드 영역에 인접하게 배치되고 벤딩축을 중심으로 벤딩되는 벤딩 영역 및 상기 벤딩 영역과 상기 표시 영역 사이에 배치되고 상기 전원선을 포함하여 상기 패드들로부터 상기 표시 영역으로 연장되는 배선들이 배치되는 배선 영역을 포함할 수 있다.
또한, 상기 차광층은, 상기 패드 영역에서 상기 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 전원선은, 상기 배선 영역에 배치되는 다른 배선들보다 큰 폭을 가질 수 있다.
또한, 상기 적어도 하나의 연장부는, 상기 배선 영역 및 상기 배선 영역에 대향되는 영역 중 적어도 하나에 배치될 수 있다.
또한, 상기 차광층은, 상기 표시 영역에서 컨택홀을 통해 상기 전원선과 전기적으로 연결될 수 있다.
또한, 상기 표시 영역에서 상기 복수의 도전층들은, 적어도 하나의 트랜지스터를 구성하는 액티브 패턴을 포함하는 반도체층, 상기 액티브 패턴과 적어도 일부가 중첩되도록 배치되는 게이트 전극을 포함하는 제1 게이트층, 적어도 하나의 커패시터 전극을 포함하는 제2 게이트층 및 상기 전원선 및 상기 액티브 패턴에 연결되는 소스 전극 및 드레인 전극을 포함하는 소스-드레인층을 포함할 수 있다.
또한, 상기 전원선은, 상기 소스-드레인층을 구성하고, 상기 컨택홀을 통해 상기 차광층과 전기적으로 연결될 수 있다.
또한, 상기 제2 게이트층은, 제1 컨택홀을 통해 상기 차광층과 전기적으로 연결되고, 제2 컨택홀을 통해 상기 전원선과 전기적으로 연결되는 브릿지 패턴을 포함할 수 있다.
또한, 상기 브릿지 패턴은, 상기 전원선과 평행하게 연장되는 제1 영역 및 상기 제1 영역의 일단에서 상기 1 영역에 수직하게 연장되는 제2 영역을 포함할 수 있다.
또한, 상기 제1 영역은, 적어도 일부가 상기 전원선과 중첩되고, 상기 제1 컨택홀 및 상기 제2 컨택홀에 전기적으로 연결될 수 있다.
또한, 상기 복수의 도전층들은, 상기 개구부들과 중첩되지 않도록 배치될 수 있다.
본 발명에 따른 표시 장치는 화소 내의 일부 구성에 인가되는 전압을 상기 차광 도전 패턴으로 전달함으로써, 화소 내 트랜지스터의 소자 특성을 변화시켜 발광 소자의 출광 효율을 향상시킬 수 있다.
또한, 본 발명에 따른 표시 장치는 표시 패널의 일부 구성에 특정 광을 차폐하는 기능을 부여함으로써 제조 비용을 줄이면서 박형화를 구현할 수 있다.
도 1a 내지 도 1c는 본 발명의 다양한 실시 예들에 따른 표시 장치를 개략적으로 나타낸 평면도들이다.
도 2는 본 발명의 일 실시 예에 따른 차광층을 나타내는 평면도이다.
도 3a 내지 도 3d는 화소들, 핀홀들 및 광 센서들의 배치 구조에 대한 다양한 실시 예들을 나타내는 평면도이다.
도 4는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 표시 장치의 단면도이다.
도 6 내지 도 9는 본 발명의 또 다른 실시 예들에 따른 표시 장치의 단면도들이다.
도 10a는 도 1b의 EA1 부분을 확대한 평면도의 제1 실시 예를 도시한다.
도 10b는 도 10a의 I - I' 선에 따른 단면도이다.
도 11a는 도 1b의 EA1 부분을 확대한 평면도의 제2 실시 예를 도시한다.
도 11b는 도 11a의 II- II' 선에 따른 단면도이다.
도 12a는 도 1b의 EA1 부분을 확대한 평면도의 제3 실시 예를 도시한다.
도 12b는 도 12a의 III - III' 선에 따른 단면도이다.
도 13a 내지 도 13d는 차광층에 인가되는 전압에 의한 회로 소자층 내의 트랜지스터 특성 변화를 설명하기 위한 그래프들이다.
도 14는 본 발명의 일 실시 예에 따른 화소를 나타내는 회로도이다.
도 15는 도 14에 도시된 화소와 차광층을 포함하는 레이아웃의 일 실시 예를 나타내는 평면도이다.
도 16은 도 15의 IV - IV' 선에 따른 단면도이다.
도 17은 도 14에 도시된 화소와 차광층을 포함하는 레이아웃의 다른 실시 예를 나타내는 평면도이다.
도 18은 도 17의 V - V' 선에 따른 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 보다 상세하게 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 내지 도 1c는 본 발명의 다양한 실시 예들에 따른 표시 장치를 개략적으로 나타낸 평면도들이다. 보다 구체적으로, 도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 표시 장치에 구비되는 표시 패널과, 표시 패널을 구동하기 위한 구동 회로를 개략적으로 도시한 도면들이다. 편의상, 도 1a 내지 도 1c에서는 표시 패널과 구동 회로를 분리하여 도시하였으나, 본 발명은 이로써 한정되지 않는다. 보다 구체적으로, 구동 회로의 전부 또는 일부는 표시 패널 상에 일체로 구현될 수 있다.
표시 장치(10)는 다양한 형상으로 제공될 수 있다. 예를 들어, 표시 장치(10)는 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있다. 표시 장치(10)는 영상 표시 방향으로 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진, 2차원 또는 3차원 영상 등을 표시할 수 있다.
표시 장치(10)는 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다. 예를 들어, 표시 장치(10)는 전체 영역에서 가요성을 가질 수 있으며, 또는 가요성 영역에 대응하는 영역에서 가요성을 가질 수 있다.
도 1a 내지 도 1c를 참조하면, 표시 장치(10)는 표시 패널(110)과 표시 패널(110)을 구동하기 위한 구동 회로(200)를 포함한다.
표시 패널(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 다수의 화소(PXL, 또는 부화소로 명명될 수 있음)들이 제공되는 영역으로서, 활성 영역(Active Area)으로 명명될 수 있다. 다양한 실시 예에서, 화소(PXL)들 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 발광 소자는 유기 발광 다이오드, 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 표시 장치(10)는 외부에서 입력되는 영상 데이터에 대응하여 화소(PXL)들을 구동함으로써 표시 영역(AA)에 영상을 표시한다.
비표시 영역(NA)은 표시 영역(AA)의 주변에 배치되는 영역으로서, 비활성 영역(Non-active Area)으로 명명될 수 있다. 다양한 실시 예에서, 비표시 영역(NA)은 표시 패널(110) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다.
본 발명의 다양한 실시 예에서, 비표시 영역(NA)은 벤딩 영역(BA), 배선 영역(WA), 패드 영역(PA) 및 각종 더미 영역 등을 포함할 수 있다.
벤딩 영역(BA)은 벤딩축(BAX)을 중심으로 벤딩될 수 있다. 벤딩 영역(BA)은 벤딩 후에 곡률 반경을 가지로 있는 영역을 의미할 수 있다. 일 실시 예에서 벤딩 영역(BA)은 표시 영역(AA)과 패드 영역(PA)의 사이에 형성될 수 있으며, 예를 들어, 배선 영역(WA)의 일부를 구성할 수 있다.
패드 영역(PA)은 비표시 영역(NA)의 일 단부에 배치되며, 복수의 패드(P)들을 포함한다. 패드 영역(PA)은 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 드라이버 IC 등과 같은 제어부(미도시), 또는 후술되는 구동 회로(200)와 전기적으로 연결될 수 있다. 제어부는 데이터 신호, 주사 신호, 제1 전원(ELVDD), 제2 전원(ELVSS) 등을 제공할 수 있다.
배선 영역(WA)은 패드(P)들과 표시 영역(AA)을 연결하는 복수 개의 배선들을 포함한다. 배선들은 패드(P)들과 연결되어 표시 영역(AA)에 배치되는 화소(PXL)들에 전기적 신호를 공급할 수 있다. 배선들은 예를 들어, 주사선, 데이터선, 전원선(PL) 등을 포함할 수 있다. 예를 들어, 전원선(PL)은 적어도 일부의 패드(P)를 통해 제어부와 연결될 수 있으며, 제어부로부터 제공되는 제1 전원(ELVDD)을 화소들에게 제공할 수 있다. 일 실시 예에서, 전원선(PL)은 적어도 2개가 배치될 수 있지만, 본 발명이 이로써 한정되지 않는다. 또한, 전원선(PL)은 도 1a에 도시된 바와 같이 다른 배선들(예를 들어, 주사선, 데이터선 등)보다 매우 넓은 폭(여기서, 폭은 연장 방향에 수직한 방향의 길이)으로 형성될 수 있다.
배선들은 벤딩축(BAX)과 교차하여 연장될 수 있다. 일 실시 예에서, 배선들은 벤딩축(BAX)과 소정의 각도를 가지고 비스듬히 연장될 수 있다. 또한, 배선들은 직선 형상이 아닌 곡선 형상, 지그재그 형상 등 다양한 형상을 가질 수 있다.
본 발명의 다양한 실시 예에서, 표시 장치(10)는 표시 영역(AA)에 제공되는 다수의 광 센서(PHS)들을 더 포함할 수 있다. 일 실시 예에서, 광 센서(PHS)들은 광원에서 출사된 광이 사용자 손가락에 의해 반사되는 것을 감지하고, 반사광을 분석하여 사용자의 지문을 감지할 수 있다. 이하에서는 광 센서(PHS)들이 지문 감지 용도로 사용되는 것을 예로 들어 본 발명을 설명하지만, 다양한 실시 예에서, 광 센서(PHS)들은 터치 센서나 스캐너 등과 같이 다양한 기능을 수행하기 위한 용도로 사용될 수 있다.
본 발명의 다양한 실시 예에서, 광 센서(PHS)들은 표시 영역(AA) 내에 배치될 수 있다. 이때, 광 센서(PHS)들은 표시 영역(AA)에 제공되는 화소(PXL)들 중 적어도 일부 또는 전체와 중첩되거나, 화소(PXL)들의 주변에 배치될 수 있다. 예를 들어, 광 센서(PHS)들 중 적어도 일부 또는 전부는 화소(PXL)들 사이에 제공될 수 있다. 광 센서(PHS)와 화소(PXL) 사이의 배치 관계에 대한 다양한 실시 예는 도 3a 내지 도 3d를 참조하여 보다 상세히 설명한다.
광 센서(PHS)들이 화소(PXL)들에 인접하게 마련되는 실시 예에서, 광 센서(PHS)들은 표시 영역(AA)에 배치된 적어도 하나의 화소(PXL)에 마련된 발광 소자를 광원으로 사용할 수 있다. 이러한 실시 예에서, 광 센서(PHS)들은 표시 영역(AA)의 화소(PXL)들, 특히 화소(PXL)들에 마련된 발광 소자들과 함께 광 감지 방식의 지문 센서를 구성할 수 있다. 이와 같이, 별도의 외부 광원 없이 화소(PXL)들을 광원으로 이용하여 지문 센서 내장형 표시 장치를 구성할 경우, 광 감지 방식의 지문 센서를 구비한 표시 장치의 모듈 두께가 감소되고, 제조 비용이 절감될 수 있다.
다양한 실시 예에서, 광 센서(PHS)들은 표시 패널(110)의 양면 중, 영상이 표시되는 면(예를 들어, 전면)에 대향되는 이면(예를 들어, 배면)에 배치될 수 있다. 그러나 본 발명은 이로써 한정되지 않는다.
본 발명의 다양한 실시 예에서, 표시 장치(10)는 차광층(PHL)을 더 포함할 수 있다. 차광층(PHL)은 내에, 또는 표시 패널(110)과 광 센서(PHS)들 사이에 배치되어, 광 센서(PHS)들로 입사되는 광의 일부를 차단할 수 있다. 예를 들어, 차광층(PHL)은 표시 패널(110)의 상단에 접촉되는 물체, 예를 들어 손가락에서 반사되는 광(이하, 반사광이라 함)을 선택적으로 차단 및 통과시킬 수 있다. 차광층(PHL)으로 입사되는 광 중 일부는 차단되고, 나머지 일부는 핀홀(PIH)들을 통과하여 차광층(PHL) 하부의 광 센서(PHS)들에 도달할 수 있다.
차광층(PHL)은 복수 개의 핀홀(PIH)들을 포함한다. 핀홀(PIH)들은 광학적인 홀을 의미할 수 있는 것으로서, 투광홀의 일종일 수 있다. 예를 들어, 핀홀(PIH)들은 반사광이 표시 패널(110)을 사선 방향 또는 수직 방향으로 투과하여 광 센서(PHS)들로 입사되는 경로 상에서, 표시 장치(10)의 레이어들이 서로 중첩하여 배치된 투광홀들 중 가장 작은 크기(면적)를 갖는 투광홀일 수 있다.
본 발명의 일 실시 예에서, 차광층(PHL)은 표시 영역(AA)에 대응하여 배치될 수 있다. 예를 들어, 차광층(PHL)은 도 1a에 도시된 것과 같이 표시 영역(AA)보다 큰 크기를 가짐으로써, 일부가 비표시 영역(NA)에 중첩될 수 있다. 그러나 본 발명의 기술적 사상은 이로써 한정되지 않으며, 다른 실시 예들에서 차광층(PHL)은 표시 영역(AA)과 동일하거나 그보다 작은 크기를 가질 수도 있다.
차광층(PHL)은 표시 패널(110)에 마련되는 도전층들 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어 차광층(PHL)은 표시 패널(110)에 마련되는 전원선(PL)과 전기적으로 연결될 수 있다. 그러면 전원선(PL)이 화소(PXL)들로 인가하는 전원(예를 들어, 제1 전원(ELVDD))이 차광층(PHL)으로 공급될 수 있다.
다양한 실시 예에서, 도 1a에 도시된 것과 같이, 차광층(PHL)이 표시 영역(AA)에서 전원선(PL)과 중첩되는 경우, 차광층(PHL)은 표시 영역(AA)에서 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 이러한 실시 예가 도 15 내지 도 18에서 구체적으로 설명된다.
본 발명의 다양한 실시 예에서, 차광층(PHL)의 일단은 표시 장치(10)의 외곽부를 향하여 연장되는 적어도 하나의 연장부(EP1, EP2, EP3, EP4)를 포함할 수 있다. 예를 들어, 차광층(PHL)은 배선 영역(WA)과 마주보는 일단에서, 도 1b에 도시된 것과 같이 바깥으로 연장되는 적어도 하나의 연장부(EP1, EP2)를 포함할 수 있다. 또는, 차광층(PHL)은 배선 영역(WA)과 대향되는 일단에서, 도 1c에 도시된 것과 같이 바깥으로 연장되는 적어도 하나의 연장부(EP3, EP4)를 포함할 수 있다. 그러나, 본 발명의 기술적 사상은 이로써 한정되지 않으며, 차광층(PHL)은 도 1b 및 도 1c에 도시된 연장부들(EP1, EP2, EP3, EP4) 중 어느 하나만을 포함하거나, 임의의 일부를 포함하거나, 모두를 포함할 수도 있다.
연장부(EP1, EP2, EP3, EP4)는 적어도 하나의 전원선(PL)에 중첩되거나, 적어도 인접하게 배치되도록 형성되어, 비표시 영역(NA)에서 전원선(PL)과 전기적으로 연결될 수 있다. 예를 들어, 연장부(EP1, EP2, EP3, EP4)는 전원선(PL)과 직접 연결되거나 브릿지 등을 통해 전원선(PL)과 간접적으로 연결될 수 있다.
연장부(EP1, EP2, EP3, EP4)의 폭은 전원선(PL)의 폭과 같거나 상이할 수 있다. 연장부(EP1, EP2, EP3, EP4)가 전원선(PL)의 매우 넓은 폭과 적어도 유사한 폭을 갖는 경우, 연장부(EP1, EP2, EP3, EP4)는 복수 개의 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다.
연장부(EP1, EP2, EP3, EP4)와 전원선(PL) 사이의 연결 관계에 대한 구체적인 실시 예들은 이하에서 도 10a 내지 도 12b를 참조하여 구체적으로 설명한다.
구동 회로(200)는 표시 패널(110)을 구동시킬 수 있다. 예를 들어, 구동 회로(200)는 표시 패널(110)로 영상 데이터에 대응하는 데이터 신호를 출력하거나, 광 센서(PHS)를 위한 구동 신호를 출력하고 광 센서(PHS)로부터 수신되는 센싱 신호를 수신할 수 있다. 센싱 신호를 수신한 구동 회로(200)는 센싱 신호를 이용하여 사용자의 지문 형태를 검출할 수 있다.
본 발명의 다양한 실시 예에서, 구동 회로(200)는 패널 구동부(210) 및 지문 검출부(220)를 포함할 수 있다. 편의상, 도 1a 내지 도 1c에서는 패널 구동부(210)와 지문 검출부(220)를 분리하여 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 지문 검출부(220)의 적어도 일부는 패널 구동부(210)와 함께 집적되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(AA)의 화소(PXL)들을 순차적으로 주시하면서 화소(PXL)들로 영상 데이터에 대응하는 데이터 신호를 공급할 수 있다. 그러면, 표시 패널(110)은 영상 데이터에 대응하는 영상을 표시할 수 있다.
일 실시 예에서, 패널 구동부(210)는 화소(PXL)들로 지문 센싱을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 화소(PXL)들이 발광하여 광 센서(PHS)를 위한 광원으로서 동작하도록 하기 위해 제공될 수 있다. 이러한 실시 예에서, 지문 센싱을 위한 구동 신호는, 표시 패널(110) 내의 특정 영역에 마련되는 화소(PXL)들, 예를 들어, 표시 영역(AA)에 마련되는 화소(PXL)들로 제공될 수 있다. 다양한 실시 예에서, 지문 센싱을 위한 구동 신호는 지문 검출부(220)에 의하여 제공될 수 있다.
지문 검출부(220)는 광 센서(PHS)들을 구동하기 위한 구동 신호를 광 센서(PHS)들로 전달하고, 광 센서(PHS)들로부터 수신되는 센싱 신호에 기초하여 사용자 지문을 검출할 수 있다.
한편, 도 1a 내지 도 1c에서는, 표시 영역(AA)에 대하여 핀홀(PIH)들 및 광 센서(PHS)들이 배치되는 실시 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 표시 영역(AA)의 적어도 일부 영역이 센싱 영역으로 설정될 수 있고, 핀홀(PIH)들 및 광 센서(PHS)들은 센싱 영역 내에 배치될 수 있다. 이러한 실시 예에서, 차광층(PHL)의 크기는 센싱 영역의 크기에 대응되거나 그보다 클 수 있다. 차광층(PHL)의 크기가 센싱 영역의 크기보다 큰 실시 예에서, 차광층(PHL)은 표시 영역(AA)과 동일하거나 그보다 작은 크기를 가질 수 있고, 또는 도 1a 내지 도 1c에 도시된 것과 같이 표시 영역(AA)보다 큰 크기를 가질 수 있다.
도 2는 본 발명의 일 실시 예에 따른 차광층을 나타내는 평면도이다. 구체적으로, 도 2는 도 1a에 도시된 형태의 차광층(PHL)을 도시한다. 도 2에서는 도시가 생략되었으나, 차광층(PHL)에는 도 1b 및 도 1c에 도시된 연장부들(EP1, EP2, EP3, EP4) 중 적어도 하나가 형성될 수 있다.
도 2를 참조하면, 본 발명의 차광층(PHL)은 차광성 마스크(LBM)와, 차광성 마스크(LBM)에 분포된 다수의 핀홀(PIH)들을 포함할 수 있다.
차광성 마스크(LBM)는 차광성 및/또는 흡광성 물질로 구성될 수 있다. 예를 들어, 차광성 마스크(LBM)는 각각의 핀홀(PIH)이 배치되는 영역에서 국부적으로 개구된 불투명 금속층으로 구성될 수 있다. 다만, 차광성 마스크(LBM)의 구성 물질이 금속에 한정되지는 않으며, 차광성 마스크(LBM)는 빛의 투과를 차단할 수 있는 다양한 물질로 구성될 수 있다. 예를 들어, 차광성 마스크(LBM)는 현재 공지된 블랙 매트릭스 물질로 구성될 수도 있다.
핀홀(PIH)들은 차광성 마스크(LBM)에 분산된 개구부들일 수 있다. 즉, 핀홀(PIH)들은 차광성 마스크(LBM)의 적어도 일 영역이 제거되어 개구된 빈 공간으로, 차광성 마스크(LBM)를 관통하는 관통홀일 수 있다. 또는, 핀홀(PIH)들은 입사되는 광 중 일부만을 선택적으로 투과시킬 수 있도록 투명 또는 반투명하게 구성되는 광학적 홀로써, 투광홀일 수도 있다.
핀홀(PIH)들은 일정 크기 및 간격을 가지도록 차광성 마스크(LBM)에 균일하거나 불규칙한 패턴으로 분산될 수 있다. 핀홀(PIH)들은 입사되는 광의 회절을 방지하면서, 보다 또렷한 지문의 형태를 감지할 수 있을 정도의 적절한 크기 및 간격으로 형성될 수 있다. 예를 들어, 핀홀(PIH)들의 폭은 광의 회절을 방지하기 위하여 입사되는 광의 파장에 대하여 대략 10배 이상으로 설정될 수 있다. 또한, 핀홀(PIH)들 사이의 간격은 차광층(PHL)과 광 센서(PHS)들 사이의 거리, 입사되는 광의 파장, 핀홀(PIH)들에 대하여 요구되는 관측 시야(시야각, Field Of Vie: FOV)를 기초로 결정될 수 있다.
도 2의 실시 예에서, 핀홀(PIH)들은 직사각형으로 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 핀홀(PIH)들은 직사각형, 원형, 타원형, 다각형 등 다양한 형태를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 핀홀(PIH)들의 크기, 형상, 개수, 해상도 및/또는 배열 구조 등은 다양하게 변경될 수 있다.
차광층(PHL)은 일부 광만을 선택적으로 투과시키고 나머지 광에 대한 차단을 수행하기 위한 광학계를 구성할 수 있다. 이러한 차광층(PHL)은 앞서 설명한 광 센서(PHS)들과 함께 지문 센서를 구성할 수 있다. 또한, 차광층(PHL)은 표시 패널(110)의 회로 소자층과 일체로 구성될 수 있다. 이 경우, 광 감지 방식의 지문 센서를 구비하는 표시 장치의 모듈 두께를 저감 또는 최소화할 수 있다.
도 3a 내지 도 3d는 화소들, 핀홀들 및 광 센서들의 배치 구조에 대한 다양한 실시 예들을 나타내는 평면도이다. 구체적으로, 도 3a 내지 도 3d는 도 1a 내지 도 1c의 표시 영역(AA)에 배치되는 화소(PXL)들, 핀홀(PIH)들 및 광 센서(PHS)들의 상대적 크기, 해상도 및/또는 배치 관계와 관련한 서로 다른 실시 예들을 나타낸다.
도 3a를 참조하면, 표시 영역(AA)은 화소(PXL)들보다 적은 개수의 핀홀(PIH)들 및 광 센서(PHS)들을 포함할 수 있다. 예를 들어, 핀홀(PIH)들 및 광 센서(PHS)들은 화소(PXL)들보다 작은 크기를 가지되, 화소(PXL)들 보다 낮은 해상도로 표시 영역(AA) 내에 분포될 수 있다.
한편, 도 3a에서는 핀홀(PIH)들 및 광 센서(PHS)들이 화소(PXL)들보다 적은 수가 배치되는 실시 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉 다른 실시 예에서, 핀홀(PIH)들 및 광 센서(PHS)들은 1:1로 대응하도록 실질적으로 동일한 개수 및 간격으로 표시 영역(AA)에 분포될 수 있다. 예를 들어, 핀홀(PIH)들 및 광 센서(PHS)들은 1:1로 쌍을 이루어 서로 중첩되도록 배치될 수 있다. 실시 예에 따라, 한 쌍의 핀홀(PIH) 및 광 센서(PHS)가 표시 영역(AA)에 배치된 어느 하나의 화소(PXL)와 중첩되도록 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 핀홀(PIH)들 및 광 센서(PHS)들은 서로 중첩되지 않도록 교호적으로 배치되거나, 화소(PXL)들과 중첩되지 않도록 배치될 수도 있다.
핀홀(PIH)들 및 광 센서(PHS)들은 서로 동일 또는 상이한 크기를 가질 수 있다. 즉, 핀홀(PIH)들 및 광 센서(PHS)들의 상대적 크기나 해상도가 특별히 한정되지는 않는다.
도 3b를 참조하면, 표시 영역(AA)은 화소(PXL)들보다 적은 개수의 핀홀(PIH)들 및 화소(PXL)들보다 많은 개수의 광 센서(PHS)들을 포함할 수 있다. 예를 들어, 핀홀(PIH)들 및 광 센서(PHS)들은 화소(PXL)들 보다 작은 크기를 가지되, 핀홀(PIH)들은 화소(PXL)들 보다 낮은 해상도로 표시 영역(AA) 내에 분포되고, 광 센서(PHS)들은 화소(PXL)들 보다 높은 해상도로 표시 영역(AA) 내에 조밀하게 분포될 수 있다.
광 센서(PHS)들 중 적어도 일부는, 어느 하나의 핀홀(PIH) 및/또는 화소(PXL)와 중첩될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 광 센서(PHS)들 중 일부는 핀홀(PIH)들 및/또는 화소(PXL)들과 중첩되도록 배치되고, 다른 일부는 화소(PXL)들 사이의 간극에 배치될 수 있다.
도 3c 및 도 3d를 참조하면, 광 센서(PHS)들은 도 3b에 도시된 실시 예보다 작은 크기 및 보다 높은 해상도를 가지도록 표시 영역(AA)에 분포될 수 있다. 예를 들어, 광 센서(PHS)들은 핀홀(PIH)들의 간격(예를 들어, 가로 및 세로 방향에서 각각 450㎛의 간격)에 비해 대략 1/10배 내지 1/100배 정도의 좁은 간격(예를 들어, 들은 가로 및 세로 방향에서 각각 50㎛의 간격)으로 표시 영역(AA)에 분포될 수 있고, 화소(PXL)들보다 높은 해상도로 표시 영역(AA)에 조밀하게 분포될 수 있다. 이 경우, 광 센서(PHS)들은, 화소(PXL)들 및/또는 핀홀(PIH)들과의 사이에서 1:1 정렬이 필요하지 않을 정도로 표시 영역(AA)에 조밀하게 배치되며, 이에 따라 화소(PXL)들 및/또는 핀홀(PIH)들과 광 센서(PHS)들의 정렬 여부와 무관하게 모아레 발생이 방지 또는 최소화될 수 있다.
한편, 핀홀(PIH)들은 화소(PXL)들과 동일 또는 상이한 해상도로 표시 영역(AA)에 분포될 수 있다. 예를 들어, 핀홀(PIH)들은 도 3c에 도시된 바와 같이 화소(PXL)들과 동일한 해상도로 표시 영역(AA)에 분포되거나, 도 3d에 도시된 바와 같이 화소(PXL)들보다 낮은 해상도로 표시 영역(AA)에 분포될 수 있다.
도 3a 내지 도 3d에서는 핀홀(PIH)들 및 광 센서(PHS) 표시 영역(AA) 내에 규칙적인 어레이 형태로 배열되는 실시 예가 도시되지만, 본 발명이 이에 한정되지는 않는다. 즉, 핀홀(PIH)들 및/또는 광 센서(PHS)들은 표시 영역(AA) 내에 불규칙적으로 산포되거나, 표시 영역(AA)의 각 영역 또는 구간에 따라 상이한 밀도 또는 배열 구조로 분포될 수 있다.
화소(PXL)들, 핀홀(PIH)들 및 광 센서(PHS)들의 배치 구조는 도 3a 내지 도 3d에 도시된 실시 예들에 한정되지는 않는다. 예를 들어, 표시 영역(AA)에 배치되는 화소(PXL)들, 핀홀(PIH)들 및/또는 광 센서(PHS)들의 형상, 배열 형태, 상대적 크기, 개수, 해상도 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 표시 장치(10)는 표시 패널(110)과 표시 패널(110)의 일면에 배치된 센서층(PSL)을 포함할 수 있다.
표시 패널(110)은 영상을 표시할 수 있다. 표시 패널(110)의 종류는 영상을 표시하는 것으로서 특별히 한정되는 것은 아니다. 표시 패널(110)은 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel)과 같은 자발광이 가능한 표시 패널일 수 있다. 또한, 표시 패널(110)은 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기 영동 표시 패널(Electro-Phoretic Display panel, EPD panel) 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널일 수 있다. 표시 패널(110)이 비발광성 표시 패널로 구성되는 경우, 표시 장치(10)는 표시 패널(110)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(110)은 제1 기판(SUB1), 제1 기판(SUB1)의 일면(예를 들어, 상부면) 상에 순차적으로 배치되는 회로 소자층(BPL), 발광 소자층(LDL), 제1 보호층(PTL1), 제1 점착층(ADL1) 및 윈도우(WIN)를 포함할 수 있다. 또한, 표시 장치(10)는 제1 기판(SUB1)의 다른 일면(예를 들어, 하부면) 상에 순차적으로 배치되는 제2 점착층(ADL2), 제2 보호층(PTL2)을 포함할 수 있다.
제1 기판(SUB1)은 표시 패널(110)의 베이스 기재로서, 실질적으로 투명한 투광성 기판일 수 있다. 제1 기판(SUB1)은, 유리 또는 강화 유리를 포함한 경성 기판(rigid substrate), 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 다만, 제1 기판(SUB1)의 재질이 이에 한정되지는 않으며, 상기 제1 기판(SUB1)은 다양한 물질로 구성될 수 있다.
제1 기판(SUB1)은 도 1a 내지 도 1c에 도시된 바와 같은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 그리고, 표시 영역(AA)은 각각의 화소(PXL)가 배치 및/또는 형성되는 복수의 화소 영역(PXA)들을 포함할 수 있다.
회로 소자층(BPL)은 제1 기판(SUB1)의 일면에 배치되며, 적어도 하나의 도전층을 포함할 수 있다. 예를 들어, 회로 소자층(BPL)은 화소(PXL)들의 화소 회로를 구성하는 복수의 회로 소자들과, 화소(PXL)들을 구동하기 위한 각종 전원 및 신호를 공급하기 위한 배선들을 포함할 수 있다. 이 경우, 회로 소자층(BPL)은 적어도 하나의 트랜지스터 및 커패시터 등과 같은 각종 회로 소자들과, 이에 연결되는 배선들을 구성하기 위한 복수의 도전층들을 포함할 수 있다. 또한, 회로 소자층(BPL)은 복수의 도전층들 사이에 제공된 적어도 하나의 절연층을 포함할 수 있다. 또한, 회로 소자층(BPL)은 제1 기판(SUB1)의 비표시 영역(NA)에 배치되어 화소(PXL)들에 연결된 배선들에 대응하는 전원 및 신호를 공급하는 배선부를 포함할 수 있다.
발광 소자층(LDL)은 회로 소자층(BPL)의 일면에 배치될 수 있다. 발광 소자층(LDL)은, 컨택홀 등을 통해 회로 소자층(BPL)의 회로 소자들 및/또는 배선들에 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)들은 유기 발광 다이오드이거나 무기 결정 구조를 성장시킨 구조를 이용한 초소형의 발광 소자일 수 있다. 일 실시 예에서, 복수의 발광 소자(LD)들은 각각의 화소 영역(PXA)에 적어도 하나가 배치될 수 있다.
화소(PXL)들 각각은 회로 소자층(BPL)에 배치된 회로 소자들과 회로 소자층(BPL) 상부의 발광 소자층(LDL)에 배치된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 화소(PXL)의 구조에 대한 상세한 설명은 후술하기로 한다.
제1 보호층(PTL1)은 표시 영역(AA)을 커버하도록 발광 소자층(LDL)의 상부에 배치될 수 있다. 제1 보호층(PTL1)은 박막 봉지층(thin film encapsulation: TFE) 또는 봉지 기판과 같은 밀봉 부재를 포함할 수 있고, 상기 밀봉 부재 외에도 보호 필름 등을 추가적으로 포함할 수 있다.
제1 점착층(ADL1)은 제1 보호층(PTL1)과 윈도우(WIN)의 사이에 배치되어 제1 보호층(PTL1)과 윈도우(WIN)를 결합한다. 제1 점착층(ADL1)은 OCA(optical clear adhesive)와 같은 투명 접착제를 포함할 수 있으며, 이외에 다양한 접착 물질을 포함할 수 있다.
윈도우(WIN)는 표시 패널(110)을 포함하는 표시 장치(10)의 모듈 최상단에 배치되는 보호 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 이러한 윈도우(WIN)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 윈도우(WIN)는 경성 또는 가요성의 기재를 포함할 수 있으며, 윈도우(WIN)의 구성 물질이 특별히 한정되지는 않는다.
본 발명의 다양한 실시 예에서, 표시 장치(10)는 도시되지 않은 편광판 및/또는 터치 센서층(터치 전극층) 등을 더 포함할 수도 있다. 예를 들어, 표시 장치(10)는 제1 보호층(PTL1)과 윈도우(WIN)의 사이에 배치되는 편광판 및/또는 터치 센서층을 더 포함할 수 있다.
제2 보호층(PTL2)은 제1 기판(SUB1)의 다른 일면에 배치될 수 있다. 제2 보호층(PTL2)은 제2 점착층(ADL2)에 의해 제1 기판(SUB1)에 결합될 수 있다.
제2 점착층(ADL2)은 제1 기판(SUB1)과 제2 보호층(PTL2)을 견고하게 결합(또는 부착)할 수 있다. 제2 점착층(ADL2)은 OCA와 같은 투명 접착제를 포함할 수 있다. 제2 점착층(ADL2)은 접착면과 접착시키기 위한 압력이 가해질 때 접착 물질이 작용하는 감압 접착제(PSA: Pressure Sensitive Adhesive)를 포함할 수 있다. 제2 점착층(ADL2)이 감압 접착제를 포함하는 경우, 상온에서 별도의 열 처리나 UV 처리 없이 압력만으로 접착면에 부착될 수 있다.
본 발명의 일 실시 예에서, 제2 점착층(ADL2)은 특정 광을 흡수하는 물질을 포함하거나 상기 특정 광을 차단하는 물질을 포함할 수 있다. 일 예로, 제2 점착층(ADL2)은 높은 에너지 밀도를 갖는 적외선을 흡수하는 적외선 흡수 물질을 포함하거나 상기 적외선을 차단하는 적외선 차단 물질을 포함할 수 있다.
적외선 흡수 물질은, 예를 들어 ATO(Antimon-Tin Oxide), ITO(Indium Tin Oxide), 텅스텐 산화물, 카본 블랙 등을 포함하는 무기계 산화물, Ag 등의 금속을 포함할 수 있다. 무기계 산화물의 경우, 가시광선 영역의 광을 선택적으로 투과하며 적외선을 흡수할 수 있다. 또한, 적외선 흡수 물질은, 일 예로, 유기계 염료를 포함할 수 있다. 유기계 염료로는, 일 예로, 표시 패널(110)에 구비되는 컬러 필터(미도시)에 사용되는 염료일 수 있다.
적외선 차단 물질은, 일 예로, 붕산염 혼합물, 탄산염 혼합물, 반토 혼합물, 질산염 혼합물, 아질산염 혼합물, 리튬 붕산염과 나트륨 붕산염, 칼륨 붕산염, 마그네슘 붕산염, 칼슘 붕산염, 스트론튬 붕산염, 바륨 붕산염, 나트륨 붕산염, Na2B4Ox, 코레마나이트(colemanite), 리튬 탄산염, 탄산나트륨, 탄산칼륨, 칼슘 탄산염, 방해석, CaCO3, 백운석 및 마그네사이트(magnesite) 중에 선택된 어느 하나 이상일 수 있다. 또한, 적외선 차단 물질은, 니켈디티올계, 디티올계 금속 착체 화합물, 시아닌계, 스크와리움계, 크로코니움계, 디이모늄계, 아미늄계, 암모늄계, 프탈로시아닌계, 나프탈로시아닌계 및 아미늄계, 안트라퀴논계, 나프토퀴논계, 고분자 축합 아조계 피롤, 폴리메틴계 및 프로피린계로부터 선택되는 1종 이상의 염료 중에 선택된 적어도 어느 하나일 수 있다.
사용자의 손가락이 표시 장치(10)의 표시면(일 예로, 영상이 표시되는 일 면)에 안착되면(혹은 위치하면), 표시 장치(10)는 후술되는 광 센서(PHS)들을 통하여 사용자의 지문을 감지하는 기능을 수행할 수 있다. 사용자의 지문을 감지하는 동안 표시 장치(10)로 외부 광이 유입되면, 외부 광 중 가시광선 영역은 사용자의 손에 의해 차단되지만 적외선은 사용자의 손을 투과하여 광 센서(PHS)들로 입사될 수 있다. 광 센서(PHS)들로 입사되는 적외선은 노이즈로 작용하여 사용자의 손에 의해 반사되는 광의 인지 정확도를 감소시킬 수 있다.
상술한 본 발명의 일 실시 예와 같이, 제2 점착층(ADL2)이 적외선 흡수 물질 및/또는 적외선 차단 물질을 포함할 경우 외부 광의 적외선이 사용자의 손을 투과하더라도 제2 점착층(ADL2)에 의해 적외선이 흡수 및/또는 차단되어 광 센서(PHS)들로 입사되지 않아, 지문 인식 정확도가 향상될 수 있다.
제2 보호층(PTL2)은 외부로부터 산소 및 수분 등이 유입되는 것을 차단하며 단일층 또는 다중층의 형태로 제공될 수 있다. 제2 보호층(PTL2)은 필름 형태로 구성되어 표시 패널(110)의 가요성을 더욱 확보할 수 있다. 제2 보호층(PTL2)은 OCA와 같은 투명 접착제를 포함한 다른 접착층(미도시)을 통해 센서층(PSL)과 결합할 수 있다.
다양한 실시 예에서, 제2 보호층(PTL2)의 하부에는 선택적 광 차단 필름이 더 마련될 수도 있다. 선택적 광 차단 필름은 표시 장치(10)로 유입된 외부 광 중 특정 주파수 영역, 예를 들어 적외선을 차단하여 센서층(PSL)의 광 센서(PHS)들로 해당 광이 입사하는 것을 방지할 수 있다. 상기에서는 선택적 광 차단 필름이 제2 보호층(PTL2)의 하부에 더 마련되는 것으로 설명하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다른 실시 예에서, 선택적 광 차단 필름은 센서층(PSL)의 상부에만 배치된다면 표시 장치(10)의 어느 레이어에 제공되더라도 무관할 수 있다. 또한, 선택적 광 차단 필름은 적외선을 차단하는 구성 요소가 표시 패널(110) 내에 포함되는 경우, 생략될 수도 있다.
차광층(PHL)은 발광 소자층(LDL)과 후술되는 센서층(PSL) 사이에 배치될 수 있다. 예를 들어, 차광층(PHL)은 도 4에 도시된 것과 같이 제1 기판(SUB1)과 회로 소자층(BPL) 사이에 배치될 수 있다. 차광층(PHL)은 도 2를 참조하여 설명한 것과 같이 복수 개의 핀홀(PIH)들을 포함할 수 있다.
표시 패널(110)은 손가락의 지문 등에서 반사된 반사광이 각각의 핀홀(PIH)을 투과할 수 있도록 핀홀(PIH)이 배치되는 영역에서 투명하게 형성될 수 있다. 또한, 표시 패널(110)은 지문 감지에 필요한 반사광의 손실을 줄이기 위하여, 소정 각도 범위의 관측 시야(또는, "시야각"이라고도 함)(field of view: FOV)를 만족하는 광이 각각의 핀홀(PIH)을 투과할 수 있도록 구성될 수 있다.
예를 들어, 표시 패널(110)은, 각각의 핀홀(PIH)이 배치되는 영역을 중심으로, 해당 핀홀(PIH)보다 큰 면적을 가지면서 핀홀(PIH)과 중첩되는 영역에서 투명하게 형성될 수 있다. 이하에서는, 반사광이 투과할 수 있도록 투명하게 형성되는 영역을 "광학적 개구 영역(OPA)"이라 하기로 한다.
각 핀홀(PIH)의 중앙을 기준으로, 원하는 범위의 관측 시야 각도가 θ, 회로 소자층(BPL)의 두께가 q, 회로 소자층(BPL)과 발광 소자층(LDL)의 경계면에 형성되는 광학적 개구 영역(OPA)의 폭이 2p라고 할 때, 2p=2×(q×tanθ)일 수 있다. 일 실시 예에서, 관측 시야는 대략 30도 내지 60도 범위의 각도, 예를 들어 45도일 수 있으나, 이에 한정되지는 않는다.
핀홀(PIH)들은 소정의 폭(w), 예를 들어 5㎛ 내지 20㎛ 범위의 폭(w)을 가질 수 있고, 이를 고려한 광학적 개구 영역(OPA)의 폭은 2p+w일 수 있다. 이러한 방식으로, 차광층(PHL)으로부터 멀어질수록(즉, 각각 차광층(PHL)의 상부 및 하부 방향으로 갈수록) 표시 장치(10)의 각 층에서 확보해야 할 광학적 개구 영역(OPA)의 폭은 점진적으로 증가할 수 있다.
핀홀(PIH)들의 폭(w)(또는 직경)은 빛의 회절을 방지할 수 있도록 반사광의 파장의 대략 10배 이상, 예를 들어, 대략 4㎛ 또는 5㎛ 이상으로 설정될 수 있다. 또한, 핀홀(PIH)들의 폭(w)은 이미지 블러(image blur)를 방지하고, 보다 또렷하게 지문의 형태를 감지할 수 있을 정도의 크기로 설정될 수 있다. 예를 들어, 핀홀(PIH)들의 폭(w)은 대략 15㎛ 이하로 설정될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 핀홀(PIH)들의 폭(w)은 반사광의 파장 대역 및/또는 모듈의 층별 두께 등에 따라 달라질 수도 있다.
인접한 핀홀(PIH)들 사이의 간격(또는, 피치)은, 차광층(PHL)과 센서층(PSL) 사이의 거리 및 반사광의 파장 범위를 고려하여 설정될 수 있다. 예를 들어, 확보하고자 하는 반사광의 관측 시야가 대략 45도라고 할 때, 인접한 핀홀(PIH)들 사이의 간격은 차광층(PHL)과 센서층(PSL) 사이의 거리의 두 배 이상으로 설정될 수 있으며, 상기 거리에 소정의 오차 범위를 합산한 값 이상으로 설정될 수 있다. 이 경우, 각각의 광 센서(PHS)에 의해 관측되는 이미지가 서로 중첩되는 것을 방지할 수 있고, 이에 따라 이미지 블러를 방지할 수 있다.
센서층(PSL)은 표시 패널(110)의 적어도 일 영역과 중첩되도록 표시 패널(110)의 이면(예를 들어, 배면)에 부착된다. 센서층(PSL)은 적어도 표시 영역(AA)에서 표시 패널(110)과 중첩되도록 배치될 수 있다. 이러한 센서층(PSL)은 소정의 해상도 및/또는 간격으로 분산된 복수의 광 센서(PHS)들을 포함할 수 있다. 광 센서(PHS)들 사이의 간격은, 관측 대상물(예를 들어, 지문 영역 등 손가락의 특정 영역)로부터 반사되는 반사광이 이웃한 적어도 두 개의 광 센서(PHS)들로 입사될 수 있도록 조밀하게 설정될 수 있다.
센서층(PSL)의 광 센서(PHS)들은 핀홀(PIH)들을 통과하여 수신되는 반사광에 대응하는 전기적 신호를 센싱 신호로서 출력할 수 있다. 각각의 광 센서(PHS)들로 수신되는 반사광들은 사용자의 손가락에 형성되는 지문의 골(valley)에 의한 것인지 아니면 융선(ridge)에 의한 것인지 여부에 따라 상이한 광 특성(일 예로, 주파수, 파장, 크기 등)을 가질 수 있다. 따라서, 광 센서(PHS)들 각각은 반사광의 광 특성에 대응하여 상이한 전기적 특성을 갖는 센싱 신호를 출력할 수 있다. 광 센서(PHS)들에 의해 출력된 센싱 신호는 이미지 데이터로 변환되어 사용자의 지문 식별을 위해 사용될 수 있다.
상술한 바와 같이 본 발명에 따른 표시 장치(10)는 발광 소자층(LDL), 센서층(PSL) 및 차광층(PHL)을 포함하는 지문 센서를 구비한다. 발광 소자층(LDL)은 광 감지 방식 센서의 광원으로도 기능할 수 있는 발광 소자(LD)들을 포함할 수 있다. 센서층(PSL)은 발광 소자층(LDL)으로부터 방출되어 표시 장치(10)의 상부에 위치한 물체(예를 들어, 손가락의 지문 영역)로부터 반사된 반사광을 수광하는 광 센서(PHS)들을 포함할 수 있다. 차광층(PHL)은 발광 소자층(LDL)과 센서층(PSL)의 사이에 배치되어 반사광을 선택적으로 투과시키는 핀홀(PIH)들을 포함할 수 있다.
한편, 표시 장치(10)는 화소(PXL)들의 발광 소자(LD)들을 지문 센서의 광원으로도 활용하지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시 예에 의한 표시 장치는, 지문 감지를 위한 별도의 광원을 구비할 수도 있을 것이다.
상술한 실시 예에 의한 표시 장치(10)의 지문 감지 방법을 간략히 설명하면 다음과 같다. 광 센서(PHS)들이 활성화되는 지문 감지 기간 동안, 사용자의 손가락(예를 들어, 지문 영역)을 표시 영역(AA)에 접촉 또는 근접시킨 상태에서, 표시 영역(AA)의 화소(PXL)들(특히, 상기 화소(PXL)들에 구비된 발광 소자(LD)들)이 발광될 수 있다. 예를 들어, 지문 감지 기간 동안 표시 영역(AA)의 모든 화소(PXL)들이 동시 또는 순차적으로 발광될 수 있다. 또는, 표시 영역(AA)의 화소(PXL)들 중 소정 간격으로 일부 화소(PXL)들만 발광되거나, 특정 색상의 광(일례로, 청색 광과 같이 단파장의 광)을 방출하는 일부 화소(PXL)들만이 선택적으로 발광될 수 있다.
화소(PXL)들로부터 방출된 광 중 일부가 사용자의 손가락에서 반사되어 표시 장치(10)의 각 층에 형성된 광학적 개구 영역(OPA) 및 핀홀(PIH)들을 통과하여 광 센서(PHS)들로 입사될 수 있다. 이때, 각각 지문의 융(ridge)과 골(valley)에서 반사되는 반사광의 광량 차이 및/또는 파형에 기초하여 사용자의 지문 형태(지문 패턴)가 검출될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 표시 장치의 단면도이다. 도 5에서, 상술한 도 4의 실시 예에서와 동일 또는 유사한 구성에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 표시 패널(110)은 제2 보호층(PTL2)을 포함한다. 제2 보호층(PTL2)은 베이스층(BSL), 베이스층(BSL)의 하부면과 상부면에 각각 형성되는 제1 코팅층(COL1) 및 제2 코팅층(COL2)을 포함할 수 있다.
베이스층(BSL)은 적어도 하나의 유기막을 포함한 플라스틱 필름 형태로 이루어질 수 있다. 플라스틱 필름으로는, 예를 들어, 투명도가 높고 단열성이 우수한 폴리카보네이트(polycarbonate, PC), 폴리이미드(polyimide, PI), 폴리에테르술폰(polyethersulfone, PES), 폴리아릴레이트(polyarylate, PAR), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET), 사이클로올레핀 코폴리머(cycloolefin copolymer) 등의 열가소성의 고분자 수지와 에폭시, 불포화 폴리에스터, 페놀(PF), 실리콘, 폴리우레탄 등의 열 경화성 고분자 수지 등 중 적어도 어느 하나를 포함하여 제조될 수 있다.
본 발명의 일 실시 예에 있어서, 베이스층(BSL)의 재료는 상술한 것들로 한정되지 않으며, 베이스층(BSL)의 재료는 그 상부에 배치된 레이어들을 보호할 수 있는 재료들 중에서 표시 패널(110)의 설계 조건 등에 따라 적합한 물질로 선택될 수 있다. 실시 예에 따라, 베이스층(BSL)은 표시 장치(10)의 제2 점착층(ADL2)에 포함된 적외선 흡수 물질 및/또는 적외선 차단 물질과 동일한 물질을 포함할 수도 있다.
제1 및 제2 코팅층들(COL1, COL2) 중 어느 하나에는 적외선을 반사 및 차단하는 물질이 코팅되고, 나머지는 적외선을 흡수하는 물질이 코팅될 수 있다. 일 예로, 제1 코팅층(COL1)이 적외선을 흡수하는 물질이 혼합된 혼합물이 도포(혹은 코팅)된 층일 수 있고, 제2 코팅층(COL2)이 상기 적외선을 반사 및 차단하는 물질이 혼합된 혼합물이 도포(혹은 코팅)된 층일 수 있다. 적외선을 반사 및 차단하는 물질은 일 예로, TiO2(Titanium Oxide), MgF2(Magnesium Fluoride) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 제2 보호층(PTL2)이 적외선을 반사 및/또는 차단하는 물질과 적외선을 흡수하는 물질을 포함하는 경우, 외부 광 중 적외선이 사용자의 손을 투과하더라도 센서층(PSL) 상부에 위치한 제2 보호층(PTL2)에 의해 적외선이 센서층(PSL)에 입사되지 않는다. 그에 따라, 광 센서(PHS)들은 외부 광의 간섭 없이 사용자의 지문을 더욱 정확하게 인식할 수 있다.
본 발명의 일 실시 예에 따르면, 적외선 차단 필름 등과 같은 별도의 구성 요소의 추가 없이, 표시 패널(110)의 일부 구성들, 일 예로, 제2 점착층(ADL2) 및/또는 제2 보호층(PTL2)을 적외선 흡수 물질 및/또는 적외선 차단 물질을 포함하도록 구성하여 적외선을 차단할 수 있다. 그에 따라, 표시 장치(10)의 제조 비용이 감소되고 표시 장치(10)의 두께가 더욱 줄어들 수 있다.
도 6 내지 도 9는 본 발명의 또 다른 실시 예들에 따른 표시 장치의 단면도들이다. 도 6 내지 도 9에서, 상술한 도 4의 실시 예에서와 동일 또는 유사한 구성에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 표시 패널(110)은 제1 기판(SUB1)의 일면(예를 들어, 하부면)에 배치된 제2 기판(SUB2)을 더 포함할 수 있다. 제2 기판(SUB2)은 제1 기판(SUB1)과 센서층(PSL)의 사이에 배치될 수 있다. 이러한 실시 예에서, 제1 기판(SUB1)과 제2 기판(SUB2)의 사이에 배리어층(BRL)이 배치될 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1)과 동일 또는 상이한 물질로 구성될 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 모두 폴리이미드(PI) 재질의 박막 필름 기판일 수 있다. 또는, 제1 기판(SUB1)과 제2 기판(SUB2)은 서로 다른 물질을 포함한 이종 기판일 수도 있다. 이러한 제2 기판(SUB2)은 앞서 제1 기판(SUB1)의 구성 물질로 언급한 물질들 중 적어도 하나를 포함할 수 있으며, 이외에도 다양한 물질로 구성될 수 있다.
배리어층(BRL)은 단일층 또는 다중층의 형태로 제공될 수 있다. 일 예로, 배리어층(BRL)은 적어도 10층 이상의 무기 절연층들이 적층된 구조로 이루어질 수 있다.
도 7 및 도 8을 참조하면, 회로 소자층(BPL)은 복수의 투광홀(LTH)들을 포함하는 투광층(LTHL)을 포함할 수 있다. 그리고, 제1 기판(SUB1)과 회로 소자층(BPL)의 사이에는 복수의 핀홀(PIH)들을 포함하는 차광층(PHL)이 배치될 수 있다. 각각의 투광홀(LTH)과 각각의 핀홀(PIH)은 적어도 일부가 중첩되도록 배치된다.
본 발명의 다양한 실시 예에서, 투광홀(LTH)들과 핀홀(PIH)들은 동일하거나 상이한 크기를 가질 수 있다. 예를 들어, 투광홀(LTH)들은 도 7에 도시된 것과 같이 핀홀(PIH)들보다 작은 폭(또는 직경)을 가질 수 있다. 예를 들어, 핀홀(PIH)들과 투광홀(LTH)들은 5㎛ 내지 20㎛ 범위의 폭(또는 직경)을 가질 수 있고, 투광홀(LTH)들은 핀홀(PIH)들보다 작은 폭(또는 직경)을 가질 수 있다.
투광홀(LTH)들이 핀홀(PIH)들 보다 작은 크기를 갖는 실시 예에서, 투광층(LTHL)은 광의 경로를 제어하는(예를 들어, 소정 각도 범위로 반사광의 관측 시야를 제한하는) 광 제어층(LBL)의 기능을 수행하고, 차광층(PHL)은 광 차단 기능을 수행할 수 있다.
투광홀(LTH)들은 도 8에 도시된 것과 같이 핀홀(PIH)들보다 큰 폭(또는 직경)을 가질 수 있다. 이러한 실시 예에서, 투광층(LTHL)은 광 차단 기능을 수행하고, 차광층(PHL)은 광의 경로를 제어하는 광 제어층(LBL)의 기능을 수행할 수 있다.
도 9를 참조하면, 회로 소자층(BPL)은 복수의 투광홀(LTH)들을 포함하는 투광층(LTHL)을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 투광홀(LTH)들과 핀홀(PIH)들은 동일하거나 상이한 크기를 가질 수 있다. 예를 들어, 투광홀(LTH)들은 핀홀(PIH)들보다 작은 폭(또는 직경)을 가질 수 있다. 이러한 실시 예에서, 투광층(LTHL)은 광의 경로를 제어하는 광 제어층(LBL)의 기능을 수행하고, 차광층(PHL)은 광 차단 기능을 수행할 수 있다.
상기와 같이 표시 패널(110)의 회로 소자층(BPL) 내에 투광홀(LTH)들이 광범위하게 형성되면, 회로 소자층(BPL)에 형성되는 배선들, 예를 들어 주사선, 데이터선 등에 작용하는 부하가 증가할 수 있다. 이러한 부하의 증가는 표시 장치(10)의 소비 전력을 증가시킬 수 있다. 뿐만 아니라 표시 패널(110)의 회로 소자층(BPL) 내에 투광홀(LTH)들이 광범위하게 형성되면, 각 화소(PXL)들에 포함되는 소자, 예를 들어 트랜지스터와의 크로스토크가 발생하여 표시 패널(110)의 화질이 저하될 수 있다.
따라서, 본 발명에서는 회로 소자층(BPL)에 인접하게 배치되는 차광층(PHL)에 전원을 인가하고, 차광층(PHL)의 전계 효과에 따라 인접한 트랜지스터의 특성이 변화하도록 유도하여 상기와 같은 문제점들을 해결한다. 이하에서, 상기와 같은 본 발명의 기술적 특징을 보다 구체적으로 설명한다.
도 10a는 도 1b의 EA1 부분을 확대한 평면도의 제1 실시 예를 도시한다. 도 10b는 도 10a의 I - I' 선에 따른 단면도이다. 도 10a 및 도 10b에서는 차광층(PHL)과 전원선(PL) 사이의 연결 관계를 보다 용이하게 설명하기 위해, 비표시 영역(NA)에 포함되는 구성들의 일부만을 개략적으로 도시하였다.
도 10a 및 도 10b에서는 도 1b 및 도 1c에 도시된 차광층(PHL)의 연장부들(EP1, EP2, EP3, EP4) 중 제1 연장부(EP1)를 예로 들어 전원선(PL)과의 연결 관계를 설명하지만, 이하의 실시 예는 제2 내지 제4 연장부들(EP2, EP3, EP4)과 그에 인접한 전원선(PL)에 대하여도 동일하게 적용될 수 있다.
제1 기판(SUB1)은 표시 영역(AA) 및 비표시 영역(NA)으로 구획되며, 화소(PXL)들은 표시 영역(AA) 내에 배치될 수 있다. 비표시 영역(NA)은 전원선(PL)이 배치되는 배선 영역(WA)을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 본 발명의 제1 실시 예에 따른 표시 장치(10)는 제1 기판(SUB1), 제1기판(SUB1) 상에 순차적으로 적층되는 버퍼층(112), 게이트 절연층(113), 제1 내지 제3 층간 절연층(114, 115-1, 115-2), 보호층(116)이 제공될 수 있다.
제1 기판(SUB1)은 표시 패널(110)의 베이스 기재로써, 실질적으로 투명한 투광성 기판일 수 있다. 제1 기판(SUB1)은, 유리 또는 강화 유리를 포함한 경성 기판(rigid substrate), 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 다만, 제1 기판(SUB1)의 재질이 이에 한정되지는 않으며, 상기 제1 기판(SUB1)은 다양한 물질로 구성될 수 있다.
버퍼층(112)은 제1 기판(SUB1)으로부터 금속 원자들이나 불순물이 확산(예를 들어, 아웃 개싱)되는 현상을 방지할 수 있다. 또한 버퍼층(112)은 제1 기판(SUB1)의 표면이 균일하지 않은 경우, 제1 기판(SUB1)의 표면 평탄도를 향상시키는 역할을 수행할 수 있다. 버퍼층(112)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 버퍼층(112)은 실리콘옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다. 비표시 영역(NA)에서 버퍼층(112)은 무기물만으로 이루어질 수 있으나, 본 발명이 이로써 한정되지 않는다.
버퍼층(112) 상에 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)이 순차로 적층된다. 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)은 무기막 및/또는 유기막을 포함할 수 있다. 일 예로, 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다. 비표시 영역(NA)에서 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)은 무기물만으로 이루어질 수 있으나, 본 발명이 이로써 한정되지 않는다.
버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1) 및 제3 층간 절연층(115-2)은 비표시 영역(NA)에서 무기물만으로 구성되어, 무기 절연층을 구성할 수 있다. 이러한 무기 절연층은 비표시 영역(NA), 특히 벤딩 영역(BA)과 그에 인접한 영역에서 벤딩에 의해 가해지는 외력에 대한 강건함을 제공할 수 있다.
일 실시 예에서, 게이트 절연층(113) 상에는 제1 도전층이, 제1 층간 절연층(114) 상에는 제2 도전층이, 제2 층간 절연층(115-1) 상에는 제3 도전층이, 제3 층간 절연층(115-2) 상에는 제4 도전층이 각각 배치될 수 있다. 일 실시 예에서, 제1 도전층은 제1 게이트층이고, 제2 도전층은 제2 게이트층이며, 제3 도전층은 제3 게이트층이고, 제4 도전층은 소스-드레인 층일 수 있다.
일 실시 예에서, 제3 도전층에는 브릿지 패턴(BRP)이 제공될 수 있다. 브릿지 패턴(BRP)은 비표시 영역(NA)에서 전원선(PL) 및 제1 연장부(EP1)와 대체로 수직하게 연장될 수 있다. 브릿지 패턴(BRP)은 제3 층간 절연층(115-2)을 관통하는 제1 및 제2 컨택홀(CT1, CT2)을 통해 전원선(PL)과 연결되고, 버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115-1)을 관통하는 제3 및 제4 컨택홀(CT3, CT4)을 통해 차광층(PHL)과 연결될 수 있다.
일 실시 예에서, 제4 도전층에는 전원선(PL)이 제공될 수 있다. 전원선(PL)은 비표시 영역(NA)에서 대체로 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 전원선(PL)은 패드 영역(PA)에 마련되는 패드(P)로부터 제1 전원(ELVDD)을 인가받을 수 있다. 전원선(PL)은 제3 층간 절연층(115-2)을 관통하는 제1 및 제2 컨택홀(CT1, CT2)을 통해 브릿지 패턴(BRP)과 연결될 수 있다. 브릿지 패턴(BRP)이 제2 컨택홀(CT2)을 통해 차광층(PHL)과 연결되기 때문에, 결과적으로 전원선(PL)은 차광층(PHL)과 전기적으로 연결될 수 있다.
제3 층간 절연층(115-2) 상에는 보호층(116)이 제공될 수 있다. 일 실시 예에서, 보호층(116)은 패시베이션막 및/또는 평탄화막을 포함할 수 있다. 이러한 보호층(116)은 그 상면이 대체로 평탄화될 수 있으며, 단층 또는 다층으로 형성될 수 있다.
보호층(116) 상에는 제1 보호층(PTL1)이 제공될 수 있다. 제1 보호층(PTL1)은 박막 봉지층으로 구성될 수 있다. 일 실시 예에서, 박막 봉지층은 다른 형태의 봉지막 또는 봉지 기판이나, 적어도 한 층의 보호막 등으로 대체될 수도 있다.
박막 봉지층은 외부로부터 산소 및 수분이 침투하는 것을 방지할 수 있다. 이를 위해, 박막 봉지층은 무기막을 포함할 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
차광층(PHL)은 제1 기판(SUB1)과 버퍼층(112) 사이에 배치되어, 입사되는 광을 선택적으로 투과시키도록 구성될 수 있다. 비표시 영역(NA)에서, 차광층(PHL)은 전원선(PL)에 인접하고 전원선(PL)에 대체로 평행하게 연장되는 제1 연장부(EP1)를 포함할 수 있다. 제1 연장부(EP1)의 폭은 전원선(PL)의 폭과 같거나 그보다 작을 수 있다.
브릿지 패턴(BRP)의 폭은 전원선(PL)의 폭과 같거나 상이할 수 있다. 브릿지 패턴(BRP)이 전원선(PL)의 매우 넓은 폭과 적어도 유사한 폭을 갖는 경우, 브릿지 패턴(BRP)은 도시된 것처럼 다수의 컨택홀들(CT1~CT4)을 통해 제1 연장부(EP1)와 전원선(PL)을 전기적으로 연결할 수 있다.
전원선(PL)에 연결되는 다른 구성 요소들은 전원선(PL)을 통해 공급되는 전원(예를 들어, 제1 전원(ELVDD))의 전압에 대한 병렬 저항으로 작용한다. 상기와 같이 제1 연장부(EP1)와 전원선(PL)이 대면적에서 전기적으로 연결되면, 보다 많은 수의 컨택홀들을 통해 전원선(PL)과 차광층(PHL)이 연결될 수 있다. 이때 각각의 컨택홀들 및 각각의 컨택홀들을 통해 연결된 차광층(PHL)은 전원선(PL)에 대한 각각의 병렬 저항으로 작용한다. 병렬 저항의 증가는 전원선(PL)에 대한 전체 저항의 감소를 가져오므로, 전원선(PL)을 통한 전원의 공급이 보다 효율적으로 이루어질 수 있으며, 결과적으로 표시 패널(110)에서 발생하는 IR-Drop이 개선될 수 있다.
한편, 도 10a 및 도 10b에서는 네 개의 컨택홀을 통해 전원선(PL)과 브릿지 패턴(BRP)이 연결되고, 네 개의 컨택홀을 통해 브릿지 패턴(BRP)과 제1 연장부(EP1)가 연결되는 예를 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉 다양한 실시 예에서 전원선(PL)과 브릿지 패턴(BRP) 및/또는 브릿지 패턴(BRP)과 제1 연장부(EP1)는 더 많거나 더 적은 수의 컨택홀을 통해 각각 연결될 수 있다. 또한, 다양한 실시 예에서, 전원선(PL)과 브릿지 패턴(BRP), 그리고 브릿지 패턴(BRP)과 제1 연장부(EP1)를 연결하는 컨택홀을 개수는 동일하거나 상이할 수 있다.
도 11a는 도 1b의 EA1 부분을 확대한 평면도의 제2 실시 예를 도시한다. 도 11b는 도 11a의 II- II' 선에 따른 단면도이다. 도 11a 및 도 11b의 실시 예를 설명함에 있어서, 도 10a 및 도 10b의 실시 예와 동일한 구성에 대하여는 동일한 도면 부호를 할당하고 그 상세한 설명은 생략한다.
도 11a 및 도 11b의 실시 예에서, 전원선(PL)과 제1 연장부(EP1)는 브릿지 패턴(BRP)을 경유하지 않고 직접적으로 연결된다. 이를 위하여, 전원선(PL)은 제1 연장부(EP1)를 향하여 돌출되는 돌출 패턴(PP)을 포함할 수 있다.
돌출 패턴(PP)은 전원선(PL)으로부터 제1 연장부(EP1)를 향하여 전원선(PL)에 수직한 방향으로 연장될 수 있다. 돌출 패턴(PP)의 제2 방향(DR2)으로의 폭은 전원선(PL)의 폭과 실질적으로 동일할 수 있다. 돌출 패턴(PP)의 폭이 전원선(PL)의 매우 넓은 폭과 실질적으로 동일한 경우, 돌출 패턴(PP)과 제1 연장부(EP1)는 많은 수의 컨택홀들(CT1~CT4)을 통해 대면적에서 전기적으로 연결될 수 있다. 예를 들어, 돌출 패턴(PP)과 제1 연장부(EP1)는 버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1), 제3 층간 절연층(115-2)을 관통하는 복수의 컨택홀들(CT1~CT4)에 의해 전기적으로 연결될 수 있다.
도 11a 및 도 11b에서는 네 개의 컨택홀들(CT1~CT4)을 통해 돌출 패턴(PP)과 제1 연장부(EP1)가 연결되는 예를 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉 다양한 실시 예에서 돌출 패턴(PP)과 제1 연장부(EP1)는 더 많거나 더 적은 수의 컨택홀을 통해 각각 연결될 수 있다.
도 12a는 도 1b의 EA1 부분을 확대한 평면도의 제3 실시 예를 도시한다. 도 12b는 도 12a의 III - III' 선에 따른 단면도이다. 도 12a 및 도 12b의 실시 예를 설명함에 있어서, 도 10a 및 도 10b의 실시 예와 동일한 구성에 대하여는 동일한 도면 부호를 할당하고 그 상세한 설명은 생략한다.
도 12a 및 도 12b의 실시 예에서, 전원선(PL)과 제1 연장부(EP1)는 브릿지 패턴(BRP)을 경유하지 않고 직접적으로 연결된다. 이를 위하여, 제1 연장부(EP1)는 전원선(PL)을 향하여 돌출되는 돌출 패턴(PP)을 포함할 수 있다.
돌출 패턴(PP)은 제1 연장부(EP1)로부터 전원선(PL)을 향하여 제1 연장부(EP1)에 수직한 방향으로 연장될 수 있다. 돌출 패턴(PP)의 제2 방향(DR2)으로의 폭은 전원선(PL)의 폭과 실질적으로 동일할 수 있다. 돌출 패턴(PP)의 폭이 전원선(PL)의 매우 넓은 폭과 실질적으로 동일한 경우, 돌출 패턴(PP)과 전원선(PL)은 많은 수의 컨택홀들(CT1~CT4)을 통해 대면적에서 전기적으로 연결될 수 있다. 예를 들어, 돌출 패턴(PP)과 전원선(PL)은 버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114), 제2 층간 절연층(115-1), 제3 층간 절연층(115-2)을 관통하는 복수의 컨택홀들(CT1~CT4)에 의해 전기적으로 연결될 수 있다.
도 12a 및 도 12b에서는 네 개의 컨택홀들(CT1~CT4)을 통해 돌출 패턴(PP)과 전원선(PL)이 연결되는 예를 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉 다양한 실시 예에서 돌출 패턴(PP)과 제1 연장부(EP1) 전원선(PL)은 더 많거나 더 적은 수의 컨택홀을 통해 각각 연결될 수 있다.
도 13a 내지 도 13d는 차광층에 인가되는 전압에 의한 회로 소자층 내의 트랜지스터 특성 변화를 설명하기 위한 그래프들이다.
도 10a 내지 도 12b를 참조하여 설명한 바와 같이, 차광층(PHL)으로 제1 전원(ELVDD)이 인가되면, 회로 소자층(BPL)에 구비된 적어도 하나의 회로 소자, 예를 들어, 트랜지스터들의 전기적 특성이 변할 수 있다.
구체적으로, 도 13a에 도시된 바와 같이 차광층(PHL)으로 인가되는 소정 전압(Vbg, 일 예로, 제1 전원(ELVDD))의 레벨에 따라 차광층(PHL)의 전계 효과가 상이해지고, 회로 소자층(BPL)에 구비된 트랜지스터들의 히스테리시스(Hysteresis) 특성이 변할 수 있다. 예를 들어, 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 레벨이 증가하는 경우 트랜지스터들 각각의 히스테리시스 특성이 감소할 수 있다.
또한, 도 13b에 도시된 바와 같이 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 레벨에 따라 차광층(PHL)의 전계 효과가 상이해지고, 회로 소자층(BPL)에 구비된 트랜지스터들 각각의 문턱 전압 특성이 변할 수 있다. 예를 들어, 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 레벨이 증가하는 경우 트랜지스터들 각각의 문턱 전압이 감소할 수 있다.
도 13c 및 도 13d에 도시된 바와 같이 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 레벨에 따라 회로 소자층(BPL)에 구비된 트랜지스터들 각각의 게이트 구동 범위(driving range) 특성이 변할 수 있다. 예를 들어, 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 레벨이 증가하는 경우 트랜지스터들 각각의 게이트 구동 범위(driving range)가 감소할 수 있다.
상술한 바와 같이, 차광층(PHL)으로 인가되는 소정 전압(Vbg)의 전압 레벨에 따라 트랜지스터들 각각의 전기적 특성이 변할 경우, 트랜지스터에 연결된 발광 소자(LD)에 흐르는 전류량이 변할 수 있다. 발광 소자(LD)에 흐르는 전류량이 변하는 경우, 발광 소자(LD)에서 방출되는 광의 양(혹은 세기)이 변할 수 있다. 발광 소자(LD)에서 방출되는 광의 양(혹은 세기)이 증가할 경우, 차광층(PHL)의 핀홀(PIH)들로 입사되는 반사광의 양(혹은 세기)이 증가할 수 있고, 결과적으로 핀홀(PIH)들을 통과하여 센서층(PSL)의 광 센서(PHS)들에 도달하는 광의 양(혹은 세기) 또한 증가할 수 있다. 이로 인하여, 광 센서(PHS)들은 더 많은 양의 반사 광에 대한 광 특성에 기초하여 센싱 신호를 출력할 수 있고, 센싱 신호에 기초한 지문 감지의 정확도가 향상될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 화소를 나타내는 회로도이다. 도 14에는 설명의 편의를 위해 i번째 수평 화소열에 배치된 제i(i는 자연수) 주사선(Si), 제i 발광 제어선(Ei) 및 j번째 수직 화소열에 배치된 제j(j는 자연수) 데이터선(Dj)에 접속되며, 7개의 트랜지스터들을 포함하는 능동형 화소가 도시된다. 그러나 본 발명에서 화소(PXL)의 구조는 도 14에 도시된 것으로 한정되지 않는다.
도 14를 참조하면, 본 발명의 다른 실시 예에 따른 화소(PXL)는 제1 내지 제7 트랜지스터(M1~M7), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(M5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(M6)를 경유하여 발광 소자(LD)의 애노드 전극에 접속될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)는 제j 데이터선(Dj)과 제1 트랜지스터(M1)의 제1 전극의 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 제i 주사선(Si)에 접속될 수 있다. 이러한 제2 트랜지스터(M2)는 제i 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 제j 데이터선(Dj)과 제1 트랜지스터(M1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극과 제1 노드(N1)의 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제i 주사선(Si)에 접속될 수 있다. 이러한 제3 트랜지스터(M3)는 제i 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(M1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(M3)가 턴-온 될 때, 제1 트랜지스터(M1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(M4, 초기화 트랜지스터)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(M4)의 게이트 전극은 제i-1 주사선(Si-1)에 접속될 수 있다. 이러한 제4 트랜지스터(M4)는 제i-1 주사선(Si-1)으로 주사 신호가 공급될 때 턴-온 되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
도 14에는 제1 트랜지스터(M1)의 게이트 노드, 즉 제1 노드(N1)를 초기화하기 위한 초기화 제어선으로서 제i-1 주사선(Si-1)이 이용되는 실시 예가 도시된다. 그러나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 본 발명의 다른 실시 예에서, 제i-2 주사선(Si-2)과 같은 다른 제어선을 제1 트랜지스터(M1)의 게이트 노드를 초기화하기 위한 초기화 제어선으로 이용할 수도 있다.
제5 트랜지스터(M5)는 제1 전원(ELVDD)과 제1 트랜지스터(M1)의 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(M5)의 게이트 전극은 제i 발광 제어선(Ei)에 접속될 수 있다. 이러한 제5 트랜지스터(M5)는 제i 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(M6)는 제1 트랜지스터(M1)와 발광 소자(LD)의 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(M6)의 게이트 전극은 제i 발광 제어선(Ei)에 접속될 수 있다. 이러한 제6 트랜지스터(M6)는 제i 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(M7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극, 예를 들어, 애노드 전극의 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(M7)의 게이트 전극은 제i+1 주사선(Si+1)에 접속될 수 있다. 이러한 제7 트랜지스터(M7)는 제i+1 주사선(Si+1)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 애노드 전극으로 공급할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
도 14에는 제7 트랜지스터(M7)의 게이트 전극이 접속되는 애노드 초기화 제어선이 제i+1 주사선(Si+1)인 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 본 발명의 다른 실시 예에서, 제7 트랜지스터(M7)의 게이트 전극이 제i 주사선(Si)에 접속될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제i 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때, 제7 트랜지스터(M7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(M1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 애노드 전극은 제6 트랜지스터(M6)를 경유하여 제1 트랜지스터(M1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 이러한 발광 소자(LD)는 제1 트랜지스터(M1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 발광 소자(LD)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 값은 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
한편, 화소(PXL)의 구조가 도 14에 도시된 실시 예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로가 화소(PXL)에 적용될 수 있음은 물론이다.
도 14에서는 트랜지스터들(M1~M7)이 P 타입 트랜지스터인 경우를 도시하지만, 본 발명의 기술적 사상은 이로써 한정되지 않으며, 트랜지스터들(M1~M7) 중 적어도 하나가 N 타입 트랜지스터로 치환될 수 있다.
도 15는 도 14에 도시된 화소와 차광층을 포함하는 레이아웃의 일 실시 예를 나타내는 평면도이고, 도 16은 도 15의 IV - IV' 선에 따른 단면도이다. 구체적으로, 도 15는 도 1a 내지 도 1c의 표시 영역(AA)에 배치되는 임의의 화소(PXL)들 중, 차광층(PHL)의 핀홀(PIH)과 중첩되는 투광홀(LTH)을 포함하는 화소(PXL)의 레이아웃을 도시한다.
도 15 및 도 16의 실시 예를 설명함에 있어서, 편의상 i-1번째 행의 주사선을 "제i-1 주사선(Si-1)"으로, i번째 행의 주사선을 "제i 주사선(Si)"으로, i+1번째 행의 주사선을 "제i+1 주사선(Si+1)"으로, i번째 행의 발광 제어선을 "발광 제어선(Ei)"으로, j번째 열의 데이터선을 "데이터선(Dj)"으로, 그리고, j번째 열의 전원선, 예를 들어, 제1 전원(ELVDD)이 인가되는 j번째 열의 전원선을 "전원선(PL)"으로 지칭한다.
도 15 및 도 16을 상술한 실시 예들과 결부하면, 표시 장치(10)는 표시 영역(AA)에 배치되는 화소(PXL)들과, 화소(PXL)들로 구동 신호들 및/또는 전원을 공급하기 위한 배선들을 포함할 수 있다. 배선들은 주사선들(Si-1, Si, Si+1), 데이터선(Dj), 발광 제어선(Ei), 전원선(PL), 및 초기화 전원선(IPL)을 포함할 수 있다.
주사선들(Si-1, Si, Si+1)은 표시 영역(AA)에서 제1 방향(DR1)으로 연장될 수 있다. 주사선들(Si-1, Si, Si+1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 제i-1 주사선(Si-1), 제i 주사선(Si) 및 제i+1 주사선(Si+1)을 포함할 수 있다. 이러한 주사선들(Si-1, Si, Si+1)은 주사 신호를 인가받을 수 있다. 예를 들어, 제i-1 주사선(Si-1)은 i-1번째 주사 신호를 인가받고, 제i 주사선(Si)은 i번째 주사 신호를 인가받으며, 제i+1 주사선(Si+1)은 i+1번째 주사 신호를 인가받을 수 있다.
발광 제어선(Ei)은 표시 영역(AA)에서 주사선들(Si-1, Si, Si+1)과 평행하도록 제1 방향(DR1)으로 연장될 수 있다. 이러한 발광 제어선(Ei)은 발광 제어 신호를 인가받을 수 있다.
데이터선(Dj)은 표시 영역(AA)에서 제2 방향(DR2)으로 연장될 수 있다. 즉, 데이터선(Dj)은, 주사선들(Si-1, Si, Si+1) 및 발광 제어선(Ei)을 포함한 제어선들(Si-1, Si, Si+1, Ei)과 교차하는 방향으로 연장될 수 있다. 이러한 데이터선(Dj)은 데이터 신호를 인가받을 수 있다.
전원선(PL)은 표시 영역(AA)에서 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 전원선(PL)은 데이터선(Dj)과 이격되도록 배치되며, 제1 전원(ELVDD)을 인가받을 수 있다.
초기화 전원선(IPL)은 표시 영역(AA)에서 제1 방향(DR1)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 초기화 전원선(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
본 발명의 일 실시 예에서, 화소(PXL)는 제1 트랜지스터(M1) 내지 제7 트랜지스터(M7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
일 실시 예에서, 제1 게이트 전극(GE1)은 적어도 하나의 절연층, 예를 들어, 게이트 절연층(113)을 사이에 개재하고 액티브 패턴(ACT)의 제1 채널(CH1)과 중첩되도록 배치될 수 있다. 이러한 제1 게이트 전극(GE1)은 제3 트랜지스터(M3)의 제3 드레인 전극(DE3; DE3a 및 DE3b를 포괄함) 및 제4 트랜지스터(M4)의 제4 소스 전극(SE4; SE4a 및 SE4b를 포괄함)과 연결될 수 있다.
제1 게이트 전극(GE1)은 연결 배선(CNL)에 의해 제3 드레인 전극(DE3) 및 제4 소스 전극(SE4)과 연결될 수 있다. 연결 배선(CNL)의 일단은 제1 컨택홀(CT1)을 통해 제1 게이트 전극(GE1)과 연결되고, 타단은 제2 컨택홀(CT2)을 통해 제3 드레인 전극(DE3)과 제4 소스 전극(SE4)에 연결될 수 있다.
본 발명의 일 실시 예에 있어서, 제1 채널(CH1)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제1 채널(CH1)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다.
제1 채널(CH1)은 임의의 방향으로 연장된 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 이러한 제1 채널(CH1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 채널(CH1)이 길게 형성됨으로써 제1 트랜지스터(M1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(M1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 발광 소자(LD)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 채널(CH1)의 일단에 연결될 수 있다. 이러한 제1 소스 전극(SE1)은 제2 트랜지스터(M2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(M5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 일 실시 예에서, 제1 드레인 전극(DE1)은 제1 채널(CH1)의 타단에 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 제3 트랜지스터(M3)의 제3 소스 전극(SE3)과 제6 트랜지스터(M6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(M2)는 제2 게이트 전극(GE2), 제2 채널(CH2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 적어도 하나의 절연층, 예를 들어, 게이트 절연층(113)을 사이에 개재하고 제2 채널(CH2)과 중첩되도록 배치될 수 있다. 이러한 제2 게이트 전극(GE2)은 제i 주사선(Si)에 연결될 수 있다.
제2 채널(CH2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제2 채널(CH2)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제2 채널(CH2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당될 수 있다.
제2 소스 전극(SE2)의 일단은 제2 채널(CH2)에 연결되고, 제2 소스 전극(SE2)의 타단은 제6 컨택홀(CT6)을 통해 데이터선(Dj)에 연결될 수 있다. 일 실시 예에서, 제2 드레인 전극(DE2)의 일단은 제2 채널(CH2)에 연결되고, 제2 드레인 전극(DE2)의 타단은 제1 트랜지스터(M1)의 제1 소스 전극(SE1)과 제5 트랜지스터(M5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제3 트랜지스터(M3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(M3)는 제3a 트랜지스터(M3a)와 제3b 트랜지스터(M3b)를 포함할 수 있다. 제3a 트랜지스터(M3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(M3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하에서는, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 채널(CH3)로, 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 적어도 하나의 절연층, 일 예로, 게이트 절연층(113)을 사이에 개재하고 제3 채널(CH3)과 중첩되도록 배치될 수 있다. 이러한 제3 게이트 전극(GE3)은 제i 주사선(Si)에 연결될 수 있다.
제3 채널(CH3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제3 채널(CH3)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제3 채널(CH3)은 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다.
제3 소스 전극(SE3)의 일단은 제3 채널(CH3)에 연결되고, 제3 소스 전극(SE3)의 타단은 제1 트랜지스터(M1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(M6)의 제6 소스 전극(SE6)에 연결될 수 있다. 일 실시 예에서, 제3 드레인 전극(DE3)의 일단은 상기 제3 채널(CH3)에 연결되고, 제3 드레인 전극(DE3)의 타단은 제4 트랜지스터(M4)의 제4 소스 전극(SE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 연결 배선(CNL), 제2 컨택홀(CT2) 및 제1 컨택홀(CT1)을 통해 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(M4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(M4)는 제4a 트랜지스터(M4a)와 제4b 트랜지스터(M4b)를 포함할 수 있다. 제4a 트랜지스터(M4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터(M4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하에서는, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 채널(CH4)로, 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 적어도 하나의 절연층, 일 예로, 게이트 절연층(113)을 사이에 개재하고 제4 채널(CH4)과 중첩되도록 배치될 수 있다. 이러한 제4 게이트 전극(GE4)은 제i-1 주사선(Si-1)에 연결될 수 있다.
제4 채널(CH4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제4 채널(CH4)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제4 채널(CH4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
제4 소스 전극(SE4)의 일단은 제4 채널(CH4)에 연결되고, 제4 소스 전극(SE4)의 타단은 제3 트랜지스터(M3)의 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 제4 소스 전극(SE4)은 연결 배선(CNL), 제2 컨택홀(CT2) 및 제1 컨택홀(CT1)을 통해 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)에 연결될 수 있다. 제4 드레인 전극(DE4)의 일단은 제4 채널(CH4)에 연결되고, 제4 드레인 전극(DE4)의 타단은 및 i-1번째 행의 화소(PXL)의 제7 트랜지스터(M7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4 드레인 전극(DE4)은 보조 연결 배선(AUX), 제9 컨택홀(CT9), 제8 컨택홀(CT8)을 통해 초기화 전원선(IPL)에 연결될 수 있다.
제5 트랜지스터(M5)는 제5 게이트 전극(GE5), 제5 채널(CH5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 적어도 하나의 절연층, 일 예로, 게이트 절연층(113)을 사이에 개재하고 제5 채널(CH5)과 중첩되도록 배치될 수 있다. 이러한 제5 게이트 전극(GE5)은 발광 제어선(Ei)에 연결될 수 있다.
제5 채널(CH5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제5 채널(CH5)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제5 채널(CH5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다.
제5 소스 전극(SE5)의 일단은 제5 채널(CH5)에 연결되고, 제5 소스 전극(SE5)의 타단은 제5 컨택홀(CT5)을 통해 전원선(PL)에 연결될 수 있다. 일 실시 예에서, 제5 드레인 전극(DE5)의 일단은 제5 채널(CH5)에 연결되고, 제5 드레인 전극(DE5)의 타단은 제1 트랜지스터(M1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(M2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(M6)는 제6 게이트 전극(GE6), 제6 채널(CH6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 적어도 하나의 절연층, 일 예로, 게이트 절연층(113)을 사이에 개재하고 제6 채널(CH6)과 중첩되도록 배치될 수 있다. 이러한 제6 게이트 전극(GE6)은 발광 제어선(Ei)에 연결될 수 있다.
제6 채널(CH6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제6 채널(CH6)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제6 채널(CH6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다.
제6 소스 전극(SE6)의 일단은 제6 채널(CH6)에 연결되고, 제6 소스 전극(SE6)의 타단은 제1 트랜지스터(M1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(M3)의 제3 소스 전극(SE3)에 연결될 수 있다. 일 실시 예에서, 제6 드레인 전극(DE6)의 일단은 제6 채널(CH6)에 연결되고, 제6 드레인 전극(DE6)의 타단은 제7 트랜지스터(M7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(M7)는 제7 게이트 전극(GE7), 제7 채널(CH7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 적어도 하나의 절연층, 일 예로, 게이트 절연층(113)을 사이에 개재하고 제7 채널(CH7)과 중첩되도록 배치될 수 있다. 이러한 제7 게이트 전극(GE7)은 제i+1 주사선(Si+1)에 연결될 수 있다.
제7 채널(CH7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체 패턴으로 이루어지며, 제7 채널(CH7)은 불순물이 도핑되지 않은 반도체 패턴으로 이루어질 수 있다. 제7 채널(CH7)은 제7 게이트 전극(GE7)과 중첩되는 부분에 해당한다.
제7 소스 전극(SE7)의 일단은 제7 채널(CH7)에 연결되고, 제7 소스 전극(SE7)의 타단은 제6 트랜지스터(M6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 일 실시 예에서, 제7 드레인 전극(DE7)의 일단은 제7 채널(CH7)에 연결되고, 제7 드레인 전극(DE7)의 타단은 보조 연결 배선(AUX), 제9 컨택홀(CT9) 및 제8 컨택홀(CT8)을 통해 초기화 전원선(IPL)에 연결될 수 있다.
스토리지 커패시터(Cst)는 제1 커패시터 전극(LE) 및 제2 커패시터 전극(UE)을 포함할 수 있다. 일 실시 예에서, 제1 커패시터 전극(LE)은 스토리지 커패시터(Cst)의 하부 전극일 수 있으며, 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)과 일체로 형성될 수 있다. 일 실시 예에서, 제2 커패시터 전극(UE)은 스토리지 커패시터(Cst)의 상부 전극일 수 있으며, 제1 게이트 전극(GE1)과 중첩될 수 있다. 또한, 평면 상에서 볼 때, 제2 커패시터 전극(UE)은 제1 커패시터 전극(LE)의 적어도 일 영역을 커버할 수 있다. 제1 커패시터 전극(LE)과 제2 커패시터 전극(UE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다.
제2 커패시터 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시 예에 있어서, 제2 커패시터 전극(UE)에는 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 이러한 제2 커패시터 전극(UE)은 제1 게이트 전극(GE1)과 연결 배선(CNL)이 접촉되는 제1 컨택홀(CT1)이 형성되는 영역에서 개구부(OPN)를 가질 수 있다.
발광 소자(LD)는 제1 전극(일 예로, 애노드 전극)(AD), 제2 전극(일 예로, 캐소드 전극)(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다. 일 실시 예에서, 제1 전극(AD)과 제2 전극(CD)은, 발광 소자층(LDL)의 발광 영역에서 서로 중첩되도록 배치되며, 이러한 발광 영역에 발광층(EML)이 배치될 수 있다. 즉, 각 화소(PXL)의 발광 영역은, 발광 소자(LD)의 제1 전극(AD), 발광층(EML) 및 제2 전극(CD)이 서로 중첩되도록 배치된 영역일 수 있다.
제1 전극(AD)은 소정의 발광 영역에 제공될 수 있다. 이러한 제1 전극(AD)은 제4 컨택홀(CT4) 및 제7 컨택홀(CT7)을 통해 제7 트랜지스터(M7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(M6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제4 컨택홀(CT4)과 제7 컨택홀(CT7) 사이에는 제1 브릿지 패턴(BRP1)이 제공될 수 있다. 이러한 제1 브릿지 패턴(BRP1)은 제6 드레인 전극(DE6), 제7 소스 전극(SE7) 및 제1 전극(AD)을 연결할 수 있다.
이하에서는, 본 발명의 일 실시 예에 따른 화소(PXL) 및 이를 포함하는 표시 영역(AA)의 적층 구조(단면 구조)에 대해 설명하기로 한다.
우선, 제1 기판(SUB1)의 제1 면 상에 버퍼층(112)이 제공될 수 있다. 제1 기판(SUB1)으로부터 금속 원자들이나 불순물이 확산(예를 들어, 아웃 개싱)되는 현상을 방지할 수 있다. 또한 버퍼층(112)은 제1 기판(SUB1)의 표면이 균일하지 않은 경우, 제1 기판(SUB1)의 표면 평탄도를 향상시키는 역할을 수행할 수 있다. 버퍼층(112)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 버퍼층(112)은 실리콘옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다.
버퍼층(112) 상에는 액티브 패턴들(ACT1~ACT7; 이하, 'ACT'라 함)이 제공될 수 있다. 일 실시 예에서, 액티브 패턴들(ACT)은 제1 채널(CH1) 내지 제7 채널(CH7)을 포함할 수 있다. 이러한 제1 채널(CH1) 내지 제7 채널(CH7)은 반도체 소재로 형성될 수 있다.
제1 채널(CH1) 내지 제7 채널(CH7)이 제공된 버퍼층(112) 상에는 게이트 절연층(113)이 제공될 수 있다. 일 실시 예에서, 게이트 절연층(113)은 화소(PXL)들에 구비된 트랜지스터들(M1~M7)의 액티브 패턴들(ACT1~ACT7)과 게이트 전극들(GE1~GE7)의 사이에 개재되는 게이트 절연막일 수 있다.
게이트 절연층(113)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 게이트 절연층(113)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 게이트 절연층(113)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
본 발명의 일 실시 예에서, 게이트 절연층(113)은 트랜지스터들(M1~M7)을 용이하게 구동하기 위하여 소정 범위의 제한된 두께를 가질 수 있다. 예를 들어, 게이트 절연층(113)은 1000Å 내지 1500Å의 두께, 일례로 대략 1200Å 정도의 두께를 가질 수 있으나, 게이트 절연층(113)의 두께가 이에 한정되지는 않는다.
게이트 절연층(113) 상에는 제1 도전층이 배치될 수 있다. 일 실시 예에서, 제1 도전층은 제1 게이트층일 수 있다. 이러한 제1 도전층에는, 제어선들(Si-1, Si, Si+1, Ei)과 게이트 전극들(GE1~GE7)이 제공될 수 있다. 또한, 제1 도전층에는 스토리지 커패시터(Cst)의 일 전극, 예를 들어 제1 커패시터 전극(LE)이 제공될 수 있다. 구체적으로, 게이트 절연층(113) 상부의 제1 도전층에는, 제i-1 주사선(Si-1), 제i 주사선(Si), 제i+1 주사선(Si+1), 발광 제어선(Ei), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 일 실시 예에서, 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 제1 커패시터 전극(LE)도 될 수 있다. 즉, 제1 게이트 전극(GE1)과 제1 커패시터 전극(LE)은 일체로 형성될 수 있다.
제1 도전층에 배치되는 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 스토리지 커패시터(Cst)의 하부 전극인 제1 커패시터 전극(LE)은 동일한 물질로 구성될 수 있다. 예를 들어, 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 스토리지 커패시터(Cst)의 제1 커패시터 전극(LE)은 소정의 제1 게이트 금속으로 형성될 수 있다.
제1 게이트 금속을 구성할 수 있는 물질로는, Ti, Cu, Mo, Al, Au, Cr, TiN, Ag, Pt, Pd, Ni, Sn, Co, Rh, Ir, Fe, Ru, Os, Mn, W, Nb, Ta, Bi, Sb, Pb 등을 예로 들 수 있으며, 이 외에 다양한 금속이 이용될 수 있다. 제1 게이트 금속을 구성할 수 있는 합금으로는 MoTi, AlNiLa 등을 예로 들 수 있으며, 이 외에 다양한 합금이 이용될 수 있다. 제1 게이트 금속을 구성할 수 있는 다중막으로는 Ti/Cu, Ti/Au, Mo/Al/Mo, ITO/Ag/ITO, TiN/Ti/Al/Ti, TiN/Ti/Cu/Ti 등을 예로 들 수 있으며, 이 외에 다양한 다중막 구조의 도전물질이 이용될 수 있다.
한편, 제1 도전층에 배치되는 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 제1 커패시터 전극(LE)의 구성 물질이 반드시 금속에 한정되는 것은 아니다. 즉, 화소(PXL)들을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 제1 커패시터 전극(LE)을 구성하는 물질로 이용될 수 있다.
예를 들어, 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 제1 커패시터 전극(LE)은, 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다. 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 제1 커패시터 전극(LE)을 구성할 수 있는 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 예로 들 수 있으며, 특히 폴리티오펜계 중에서는 PEDOT/PSS 화합물을 사용할 수 있다. 제어선들(Si-1, Si, Si+1, Ei), 게이트 전극들(GE1~GE7) 및/또는 제1 커패시터 전극(LE)을 구성할 수 있는 도전성 금속 산화물로는 ITO, IZO, AZO, ITZO, ZnO, SnO2 등을 예로 들 수 있다.
제1 도전층 상에는 제1 층간 절연층(114)이 제공될 수 있다. 일 실시 예에서, 제1 층간 절연층(114)은 제1 커패시터 전극(LE)과 제2 커패시터 전극(UE)의 사이에 개재되는 제1 층간 절연막일 수 있다. 일 실시 예에서, 제1 층간 절연층(114)은 제한된 면적 내에서 스토리지 커패시터(Cst)의 용량을 충분히 확보하기 위하여 소정 범위로 제한된 두께를 가질 수 있다. 일 실시 예에서, 제1 층간 절연층(114)은 게이트 절연층(113)과 유사한 정도의 두께를 가질 수 있다. 예를 들면, 제1 층간 절연층(114)은 1000Å 내지 1500Å의 두께, 일례로 대략 1400Å 정도의 두께를 가질 수 있으나, 제1 층간 절연층(114)의 두께가 이에 한정되지는 않는다.
제1 층간 절연층(114)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일 예로, 제1 층간 절연층(114)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 층간 절연층(114)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제1 층간 절연층(114) 상에는 제2 도전층이 배치될 수 있다. 일 실시 예에서, 제2 도전층은 제2 게이트층일 수 있다.
제2 도전층에는, 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)이 제공될 수 있다.
일 실시 예에서, 제2 커패시터 전극(UE)은 제1 커패시터 전극(LE)을 커버할 수 있다. 이러한 제2 커패시터 전극(UE)은 제1 층간 절연층(114)을 사이에 개재하고 제1 커패시터 전극(LE)과 중첩됨으로써, 상기 제1 커패시터 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다.
초기화 전원선(IPL)은 표시 영역(AA)에서 제1 방향(DR1)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 초기화 전원선(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
제2 브릿지 패턴(BRP2)은 표시 영역(AA) 상에서 제1 방향(DR1)에 평행하게 연장되는 제1 영역 및 상기 제1 영역의 일단에서 제2 방향(DR2)에 평행하게 연장되는 제2 영역을 가질 수 있으나, 제2 브릿지 패턴(BRP2)의 형태가 이로써 한정되지 않는다. 제2 브릿지 패턴(BRP2)은 차광층(PLH)과 전원선(PL) 사이를 연결하는 매개체로 제공되는 패턴일 수 있다. 제2 브릿지 패턴(BRP2)은 제2 층간 절연층(115)을 관통하는 제10 컨택홀(CT10)을 통해 전원선(PL)과 연결되고, 버퍼층(112), 게이트 절연층(113), 및 제1 층간 절연층(114)을 관통하는 제11 컨택홀(CT11)을 통해 차광층(PLH)과 연결될 수 있다.
제2 도전층에 배치되는 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)은 동일한 물질로 구성될 수 있다. 예를 들어, 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)은 소정의 제2 게이트 금속으로 형성될 수 있다. 일 실시 예에서, 제2 게이트 금속은 앞서, 제1 게이트 금속의 예로서 제시한 금속 물질 중 하나일 수 있으나, 이에 한정되지는 않는다. 또한, 제2 도전층에 배치되는 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)의 구성 물질이 반드시 금속에 한정되는 것은 아니다. 즉, 화소(PXL)들을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)을 구성하는 물질로 이용될 수 있다. 예를 들어, 제2 도전층에 배치되는 제2 커패시터 전극(UE), 초기화 전원선(IPL) 및 제2 브릿지 패턴(BRP2)은, 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다.
제2 도전층 상에는 제2 층간 절연층(115)이 제공될 수 있다. 일 실시 예에서, 제2 층간 절연층(115)은 제2 층간 절연막일 수 있다. 제2 층간 절연층(115)은 게이트 절연층(113) 및 제1 층간 절연층(114)보다 큰 두께를 가질 수 있다. 일 예로, 제2 층간 절연층(115)의 두께는 게이트 절연층(113)의 두께와 제1 층간 절연층(114)의 두께의 합 이상일 수 있다. 예를 들면, 제2 층간 절연층(115)은 대략 5000Å 정도의 두께를 가질 수 있으나, 제2 층간 절연층(115)의 두께가 이에 한정되지는 않는다. 이와 같이 제2 층간 절연층(115)이 게이트 절연층(113) 및 제1 층간 절연층(114)을 합한 두께보다 큰 정도의 충분한 두께로 형성되면, 제2 층간 절연층(115)의 하부 및 상부에 배치된 구성 요소들 간의 전기적 안정성을 확보할 수 있다. 이에 따라 쇼트 결함을 효과적으로 방지할 수 있다.
제2 층간 절연층(115)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 제2 층간 절연층(115)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제2 층간 절연층(115)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제2 층간 절연층(115) 상에는 제3 도전층이 배치될 수 있다. 일 실시 예에서, 제3 도전층은 소스-드레인층일 수 있다.
제3 도전층에는, 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및 보조 연결 배선(AUX)이 제공될 수 있다.
데이터선(Dj)은 게이트 절연층(113), 제1 층간 절연층(114), 및 제2 층간 절연층(115)을 관통하는 제6 컨택홀(CT6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
전원선(PL)은 제2 층간 절연층(115)을 관통하는 제3 컨택홀(CT3)을 통해 스토리지 커패시터(Cst)의 상부 전극인 제2 커패시터 전극(UE)에 연결될 수 있다. 또한, 전원선(PL)은 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제5 컨택홀(CT5)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
전원선(PL)은 제2 층간 절연층(115)을 관통하는 제10 컨택홀(CT10)을 통해 제2 브릿지 패턴(BRP2)에 더 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제11 컨택홀(CT11)을 통해 차광층(PHL)과 연결되므로, 전원선(PL)은 최종적으로 차광층(PHL)에 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제1 컨택홀(CT1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 연결 배선(CNL)은 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제2 컨택홀(CT2)을 통해 제3 드레인 전극(DE3) 및 제4 소스 전극(SE4)에 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 제6 드레인 전극(DE6)과 제1 전극(AD)의 사이에서 제6 드레인 전극(DE6)과 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 이러한 제1 브릿지 패턴(BRP1)은 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제4 컨택홀(CT4)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
보조 연결 배선(AUX)은 제2 층간 절연층(115)을 관통하는 제8 컨택홀(CT8)을 통해 초기화 전원선(IPL)에 연결될 수 있다. 또한, 보조 연결 배선(AUX)은 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제9 컨택홀(CT9)을 통해 제7 드레인 전극(DE7)에 연결될 수 있다.
제3 도전층에 배치되는 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및/또는 보조 연결 배선(AUX)은 동일한 물질로 구성될 수 있다. 예를 들어, 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및/또는 보조 연결 배선(AUX)은 소정의 소스 드레인 금속으로 형성될 수 있다.
소스 드레인 금속은 앞서, 제1 및/또는 제2 게이트 금속의 예로서 제시한 금속 물질 중 하나일 수 있으나, 이에 한정되지는 않는다. 또한, 제3 도전층에 배치되는 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및/또는 보조 연결 배선(AUX)의 구성 물질이 반드시 금속에 한정되는 것은 아니다. 즉, 화소(PXL)들을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및/또는 보조 연결 배선(AUX)을 구성하는 물질로 이용될 수 있다. 예를 들어, 데이터선(Dj), 전원선(PL), 연결 배선(CNL), 제1 브릿지 패턴(BRP1) 및/또는 보조 연결 배선(AUX)은 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다.
제1 게이트 금속, 제2 게이트 금속 및 소스 드레인 금속 중 적어도 두 개는 동일한 물질로 이루어질 수 있다. 일례로, 제1 게이트 금속과 제2 게이트 금속은 서로 다른 층 상에 배치되더라도 동일한 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시 예에서 제1 게이트 금속, 제2 게이트 금속 및 소스 드레인 금속은 모두 상이한 물질로 구성될 수도 있다.
제3 도전층 상에는 보호층(116)이 제공될 수 있다. 일 실시 예에서, 보호층(116)은 패시베이션막 및/또는 평탄화막을 포함할 수 있다. 보호층(116)은 제1 브릿지 패턴(BRP1)의 일부를 노출하는 제7 컨택홀(CT7)을 포함할 수 있다.
보호층(116) 상에는 발광 소자(LD)가 제공될 수 있다. 발광 소자(LD)는 제1 전극(AD) 및 제2 전극(CD)과, 상기 제1 및 제2 전극(AD, CD)의 사이에 제공된 발광층(EML)을 포함할 수 있다.
본 발명의 일 실시 예에서, 보호층(116)은 1500Å 내지 1800Å의 두께, 일례로 대략 1600Å 정도의 두께를 가질 수 있으나, 보호층(116)의 두께가 이에 한정되지는 않는다.
제1 전극(AD) 및 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 발광 소자(LD)가 배면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD)이 투과형 전극이며, 제2 전극(CD)이 반사형 전극일 수 있다. 한편, 발광 소자(LD)가 전면 발광형 유기 발광 표시 소자인 경우, 제1 전극이 반사형 전극이며, 제2 전극이 투과형 전극일 수 있다. 또한, 발광 소자(LD)가 양면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD) 및 제2 전극(CD) 모두 투과형 전극일 수 있다. 이하에서는 발광 소자(LD)가 전면 발광형 유기 발광 표시 소자이며, 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다. 또한, 본 실시 예에서는 발광 소자(LD)를 광원으로써 이용하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 다른 형태의 발광 소자로 대체될 수도 있다.
제1 전극(AD)은 보호층(116) 상에 제공될 수 있다. 이러한 제1 전극(AD)은 보호층(116)을 관통하는 제7 컨택홀(CT7)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제4 컨택홀(CT4)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 제1 전극(AD)은 제1 브릿지 패턴(BRP1)을 통해 최종적으로 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 접속될 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
발광층(EML)은 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 일 실시 예에서, 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및/또는 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 포함할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 발명이 이로써 한정되는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CD)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박막 금속층일 수 있다. 일례로, 제2 전극(CD)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
일 실시 예에서, 제2 전극(CD)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CD)을 투과하지 못하고, 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CD) 사이에서, 발광층(EML)에서 출사된 광이 공진할 수 있다. 광의 공진에 의하여 유기 발광 소자(LD)들의 광 추출 효율은 향상될 수 있다.
제1 전극(AD) 등이 배치된 제1 기판(SUB1) 상에는 각 화소(PXL)의 발광 영역을 구획하는 화소 정의막(또는, 뱅크층)(117)이 제공될 수 있다. 화소 정의막(117)은 제1 전극(AD)의 상면을 노출하며 각 발광 영역의 둘레를 따라 제1 기판(SUB1)으로부터 돌출될 수 있다.
화소 정의막(117)에 의해 둘러싸인 각 화소(PXL)의 발광 영역에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드 전극일 수 있으며, 다른 하나는 캐소드 전극일 수 있다. 예를 들면, 제1 전극(AD)은 애노드 전극일 수 있으며, 제2 전극(CD)은 캐소드 전극일 수 있다.
화소 정의막(117)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(117)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 제1 보호층(PTL1)이 제공될 수 있다. 제1 보호층(PTL1)은 박막 봉지층으로 구성될 수 있다. 일 실시 예에서, 박막 봉지층은 다른 형태의 봉지막 또는 봉지 기판이나, 적어도 한 층의 보호막 등으로 대체될 수도 있다.
박막 봉지층은 발광 소자(LD)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 이를 위해, 박막 봉지층은 무기막을 포함할 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
버퍼층(112)으로부터 보호층(116)에 이르기까지 제1 기판(SUB1)의 제1 면 상에 배치된 각각의 회로 소자들 및 배선들은 표시 장치(10) 및/또는 지문 센서의 회로 소자층(BPL)을 구성할 수 있다. 또한, 제1 전극(AD)으로부터 제2 전극(CD)에 이르기까지 각 화소(PXL)에 배치된 발광 소자(LD)들 및 이들 사이에 배치되는 박막 봉지층은, 표시 장치(10) 및/또는 지문 센서의 발광 소자층(LDL)을 구성할 수 있다.
도 15 및 도 16을 더 참조하면, 본 발명의 일 실시 예에 따른 화소(PXL)는 회로 소자층(BPL)의 적어도 하나의 도전층에 형성된 투광홀(LTH)을 포함할 수 있다. 표시 영역(AA)은 투광홀(LTH)을 포함하는 복수의 화소(PXL)들을 포함할 수 있다.
투광홀(LTH)은, 회로 소자층(BPL)을 구성하는 복수의 도전층들에 서로 중첩되도록 형성된 개구부들을 포함할 수 있다. 예를 들어, 투광홀(LTH)은 회로 소자층(BPL)의 액티브 패턴들(ACT1~ACT7)이 배치되는 반도체층, 게이트 전극들(GE1~GE7)이 배치되는 제1 도전층, 제2 커패시터 전극(UE) 등이 배치되는 제2 도전층, 전원선(PL) 등이 배치되는 제3 도전층 및 제1 브릿지 패턴(BRP1) 등이 배치되는 제3 도전층 중 적어도 두 개의 층들에 서로 중첩되도록 형성된 다중층의 개구부들을 포함할 수 있다.
상술한 실시 예에 따르면, 회로 소자층(BPL)의 내부에 추가적인 층을 형성하지 않고도, 발광 소자층(LDL) 및 회로 소자층(BPL)과 일체로 반사광을 수신하기 위한 투광홀 어레이를 형성할 수 있다. 이에 따라, 표시 장치(10)의 모듈 두께를 저감할 수 있다.
한편, 본 발명의 다양한 실시 예에서, 투광홀(LTH)의 배치 및 형태는 도 15 및 도 16에 도시된 것으로 한정되지 않는다. 즉, 다른 다양한 실시 예에서, 투광홀(LTH)은 다른 영역, 예를 들어 제1 게이트 전극(GE1)에 형성되는 개구부(OPN)를 포함하는 영역에 형성될 수도 있다. 이러한 실시 예에서, 투광홀(LTH) 내에 도전층이 배치되지 않도록 레이아웃 구조가 다양하게 변형될 수 있다.
투광홀(LTH)의 크기(폭, 직경)는 개구부들의 크기에 의해 결정될 수 있다. 예를 들어, 투광홀(LTH)의 폭은 개구부들의 폭들 중 가장 작은 폭으로 결정될 수 있다.
투광홀(LTH)을 형성하는 개구부들은 차광층(PHL)의 핀홀(PIH)들과 적어도 일 영역이 중첩될 수 있다. 이러한 실시 예에서, 투광홀(LTH)의 폭은 핀홀(PIH)의 폭과 동일하거나 상이할 수 있다.
투광홀(LTH)은 표시 영역(AA)에 배치되는 화소(PXL)들 중 전체 또는 적어도 일부에 형성될 수 있다. 예를 들어, 투광홀(LTH)은 표시 영역(AA)에 배치되는 화소(PXL)들 중 차광층(PHL)에 형성되는 핀홀(PIH)과 중첩되는 화소(PXL)들에 형성될 수 있다. 일 실시 예에서 투광홀(LTH)이 형성되지 않는 화소(PXL)에서 발광 제어선(Ei)과 초기화 전원선(IPL) 사이의 거리 및/또는 제5 소스 전극(SE5)과 제6 드레인 전극(DE6) 사이의 거리는, 투광홀(LTH)이 형성된 화소(PXL)에서보다 좁을 수 있다.
차광층(PHL)은 제1 기판(SUB1)과 버퍼층(112) 사이에 배치되어 입사되는 광을 선택적으로 투과시키도록 구성될 수 있다. 차광층(PHL)은 하나 이상의 핀홀(PIH)을 포함하는 불투명 금속층일 수 있다.
차광층(PHL)은 버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114)을 관통하는 제11 컨택홀(CT11)을 통해 제2 브릿지 패턴(BRP2)과 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제10 컨택홀(CT10)을 통해 전원선(PL)과 연결되므로, 차광층(PHL)은 최종적으로 전원선(PL)과 연결될 수 있다. 그에 따라, 전원선(PL)을 통해 인가되는 전원, 예를 들어, 제1 전원(ELVDD)이 차광층(PHL)에 공급될 수 있다. 차광층(PHL)으로 인가되는 전원은 회로 소자층(BPL) 및 발광 소자층(LDL)에 배치되는 트랜지스터들의 특성을 변화시킬 수 있고, 결과적으로 발광층(EML)에서 방출되는 광의 세기를 증가시킬 수 있다. 그러면, 투광홀(LTH) 및 핀홀(PIH)을 통과하여 제1 기판(SUB1) 하부에 마련되는 광 센서(PHS)들로 도달하는 광의 세기가 증가되고, 광 센서(PHS)들에 의한 지문 감지 정확도가 향상될 수 있다.
일 실시 예에서, 차광층(PHL)의 핀홀(PIH)은 표시 영역(AA)에 마련되는 화소(PXL)들보다 낮은 해상도로 배치될 수 있다. 즉, 표시 영역(AA)에 마련되는 화소(PXL)들 중 일부는 핀홀(PIH)에 중첩되는 투광홀(LTH)을 포함하고, 나머지 일부는 핀홀(PIH)에 중첩되지 않으며 투광홀(LTH)을 포함하지 않을 수 있다. 이러한 실시 예에서, 제2 브릿지 패턴(BRP2)은 모든 화소(PXL)들에 마련될 수 있다. 즉, 핀홀(PIH)과 중첩되지 않는 화소(PXL)들에서도, 제2 브릿지 패턴(BRP2)을 통해 전원선(PL)이 차광층(PHL)에 전기적으로 연결될 수 있다. 그러면 차광층(PHL)으로의 전원 공급이 보다 효율적으로 이루어질 수 있다. 그러나 본 발명의 기술적 사상은 반드시 이로써 한정되지 않으며, 다양한 실시 예에서, 화소(PXL)들의 일부, 예를 들어 투광홀(LTH)이 형성되지 않은 화소(PXL)들에는 제2 브릿지 패턴(BRP2)이 마련되지 않을 수 있다.
도 17은 도 14에 도시된 화소와 차광층을 포함하는 레이아웃의 다른 실시 예를 나타내는 평면도이고, 도 18은 도 17의 V - V' 선에 따른 단면도이다. 구체적으로, 도 17은 도 1a 내지 도 1c의 표시 영역(AA)에 배치되는 임의의 화소(PXL)들 중, 차광층(PHL)의 핀홀(PIH)과 중첩되는 투광홀(LTH)을 포함하는 화소(PXL)의 레이아웃을 도시한다.
도 17 및 도 18의 실시 예를 설명함에 있어서, 편의상 i-1번째 행의 주사선을 "제i+1 주사선(Si+1)"으로, i번째 행의 발광 제어선을 "발광 제어선(Ei)"으로, j번째 열의 데이터선을 "데이터선(Dj)"으로, 그리고, j번째 열의 전원선, 예를 들어, 제1 전원(ELVDD)이 인가되는 j번째 열의 전원선을 "전원선(PL)"으로 지칭한다.
도 17 및 도 18의 화소(PXL)는 차광층(PHL)이 제2 브릿지 패턴(BRP2)을 경유하지 않고 전원선(PL)과 직접 연결되는 것을 제외하면 도 15 및 도 16의 실시 예와 실질적으로 동일하다. 따라서, 도 15 및 도 16에서와 동일한 구성 요소는 동일한 도면 부호를 할당하고 그 상세한 설명은 생략한다.
도 17 및 도 18을 참조하면, 전원선(PL)과 차광층(PHL)은 버퍼층(112), 게이트 절연층(113), 제1 층간 절연층(114) 및 제2 층간 절연층(115)을 관통하는 제12 컨택홀(CT12)을 통해 전기적으로 연결될 수 있다. 그에 따라, 전원선(PL)으로 인가되는 전원, 예를 들어, 제1 전원(ELVDD)이 차광층(PHL)으로 인가될 수 있다.
제12 컨택홀(CT12)의 위치는 도 17 및 도 18에 도시된 것으로 한정되지 않는다. 즉, 본 발명의 다양한 실시 예에서, 제12 컨택홀(CT12)은 전원선(PL)과 차광층(PHL)이 중첩되는 영역이면 어디에나 형성될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 장치
110: 표시 패널
200: 구동 회로
210: 패널 구동부
220: 지문 검출부
AA: 표시 영역
NA: 비표시 영역
PHS: 광 센서
PXL: 화소

Claims (20)

  1. 복수의 화소 영역들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판의 제1 면에 배치되고 입사되는 광을 선택적으로 통과시키기 위한 개구부들을 포함하는 차광층;
    상기 차광층 상에 배치되고, 복수의 도전층들을 포함하는 회로 소자층;
    상기 회로 소자층 상에 제공되고 발광 소자들을 포함하는 발광 소자층; 및
    상기 기판의 제2 면에 배치되고 상기 개구부들을 통과하여 입사되는 입사광을 센싱하는 센서층을 포함하되,
    상기 차광층은 상기 복수의 도전층들 중 어느 하나의 도전층과 전기적으로 연결되는, 표시 장치.
  2. 제1항에 있어서,
    상기 차광층은 상기 도전층을 통해 상기 도전층에 인가되는 전원을 공급받는, 표시 장치.
  3. 제2항에 있어서, 상기 도전층은,
    상기 표시 영역과 상기 비표시 영역을 경유하여 일 방향으로 연장되며, 상기 전원을 인가받는 전원선을 포함하는, 표시 장치.
  4. 제3항에 있어서, 상기 차광층은,
    상기 비표시 영역에서 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  5. 제3항에 있어서, 상기 차광층은,
    상기 차광층의 둘레 중 적어도 일 영역에서 상기 기판의 외곽부를 향하여 연장되고, 상기 비표시 영역에 배치된 상기 전원선과 인접하게 배치되는 적어도 하나의 연장부를 구비하는, 표시 장치.
  6. 제5항에 있어서, 상기 차광층은,
    상기 비표시 영역에서 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  7. 제6항에 있어서, 상기 복수의 도전층들은,
    상기 차광층과 상기 전원선 사이에 배치되는 브릿지 패턴을 포함하며,
    상기 차광층은,
    적어도 하나의 제1 컨택홀들을 통해 상기 브릿지 패턴과 전기적으로 연결되고,
    상기 브릿지 패턴은,
    적어도 하나의 제2 컨택홀들을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  8. 제6항에 있어서, 상기 차광층은,
    상기 연장부로부터 상기 전원선을 향하여 돌출되며, 적어도 일부가 상기 전원선과 중첩되는 돌출 패턴을 포함하며,
    상기 돌출 패턴은,
    상기 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  9. 제6항에 있어서, 상기 전원선은,
    상기 차광층의 상기 연장부를 향하여 돌출되며, 적어도 일부가 상기 연장부와 중첩되는 돌출 패턴을 포함하며,
    상기 돌출 패턴은,
    상기 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  10. 제5항에 있어서, 상기 비표시 영역은,
    외부의 제어부에 연결되는 패드들을 포함하는 패드 영역;
    상기 패드 영역에 인접하게 배치되고 벤딩축을 중심으로 벤딩되는 벤딩 영역; 및
    상기 벤딩 영역과 상기 표시 영역 사이에 배치되고 상기 전원선을 포함하여 상기 패드들로부터 상기 표시 영역으로 연장되는 배선들이 배치되는 배선 영역을 포함하는, 표시 장치.
  11. 제10항에 있어서, 상기 차광층은,
    상기 패드 영역에서 적어도 하나의 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  12. 제10항에 있어서, 상기 전원선은,
    상기 배선 영역에 배치되는 다른 배선들보다 큰 폭을 갖는, 표시 장치.
  13. 제10항에 있어서, 상기 적어도 하나의 연장부는,
    상기 배선 영역 및 상기 배선 영역에 대향되는 영역 중 적어도 하나에 배치되는, 표시 장치.
  14. 제3항에 있어서, 상기 차광층은,
    상기 표시 영역에서 컨택홀을 통해 상기 전원선과 전기적으로 연결되는, 표시 장치.
  15. 제14항에 있어서, 상기 표시 영역에서 상기 복수의 도전층들은,
    적어도 하나의 트랜지스터를 구성하는 액티브 패턴을 포함하는 반도체층;
    상기 액티브 패턴과 적어도 일부가 중첩되도록 배치되는 게이트 전극을 포함하는 제1 게이트층;
    적어도 하나의 커패시터 전극을 포함하는 제2 게이트층; 및
    상기 전원선 및 상기 액티브 패턴에 연결되는 소스 전극 및 드레인 전극을 포함하는 소스-드레인층을 포함하는, 표시 장치.
  16. 제15항에 있어서, 상기 전원선은,
    상기 소스-드레인층을 구성하고, 상기 컨택홀을 통해 상기 차광층과 전기적으로 연결되는, 표시 장치.
  17. 제15항에 있어서, 상기 제2 게이트층은,
    제1 컨택홀을 통해 상기 차광층과 전기적으로 연결되고, 제2 컨택홀을 통해 상기 전원선과 전기적으로 연결되는 브릿지 패턴을 포함하는, 표시 장치.
  18. 제17항에 있어서, 상기 브릿지 패턴은,
    상기 전원선과 평행하게 연장되는 제1 영역; 및
    상기 제1 영역의 일단에서 상기 제1 영역에 수직하게 연장되는 제2 영역을 포함하는, 표시 장치.
  19. 제18항에 있어서, 상기 제1 영역은,
    적어도 일부가 상기 전원선과 중첩되고, 상기 제1 컨택홀 및 상기 제2 컨택홀에 전기적으로 연결되는, 표시 장치.
  20. 제1항에 있어서, 상기 복수의 도전층들은,
    상기 개구부들과 중첩되지 않도록 배치되는, 표시 장치.
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