KR20200132030A - electrode structures for electronic device, two dimensional device including the same, and method of fabricating the same - Google Patents

electrode structures for electronic device, two dimensional device including the same, and method of fabricating the same Download PDF

Info

Publication number
KR20200132030A
KR20200132030A KR1020190056812A KR20190056812A KR20200132030A KR 20200132030 A KR20200132030 A KR 20200132030A KR 1020190056812 A KR1020190056812 A KR 1020190056812A KR 20190056812 A KR20190056812 A KR 20190056812A KR 20200132030 A KR20200132030 A KR 20200132030A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor material
electronic device
graphene
graphene layer
Prior art date
Application number
KR1020190056812A
Other languages
Korean (ko)
Other versions
KR102316181B1 (en
Inventor
이관형
권준영
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020190056812A priority Critical patent/KR102316181B1/en
Publication of KR20200132030A publication Critical patent/KR20200132030A/en
Application granted granted Critical
Publication of KR102316181B1 publication Critical patent/KR102316181B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Abstract

The present invention relates to an electrode structure for an electronic element with reliability which suppresses contamination risk of a two-dimensional semiconductor material layer, a two-dimensional electronic element including the electrode structure for the electronic element, and a manufacturing method of the two-dimensional electronic element. According to an embodiment of the present invention, the electrode structure for an electronic element comprises: a graphene layer having a fluorinated contact surface; and a metal layer formed on the contact surface.

Description

전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법{electrode structures for electronic device, two dimensional device including the same, and method of fabricating the same}Electrode structures for electronic devices, two-dimensional electronic devices including the electrode structures for electronic devices, and methods of manufacturing the two-dimensional electronic devices

본 발명은 전자 소자 기술에 관한 것으로서, 더욱 상세하게는, 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법에 관한 것이다.The present invention relates to electronic device technology, and more particularly, to an electrode structure for an electronic device, a two-dimensional electronic device including the electrode structure for an electronic device, and a method of manufacturing the two-dimensional electronic device.

2차원 물질은 단일 원자층 또는 단일 원자층을 쌓아 올린 수 층 이내의 물질로서, 평면에서 결정구조를 이루는 물질을 말한다. 상기 2차원 물질은 벌크(bulk) 물질과는 다른 물리적 특성, 광학적 특성 및 전기적 특성을 가진다. 상기 2차원 물질의 고유한 물성때문에 2차원 물질은 전자 소자의 재료로서 응용 가능성이 높아 활발하게 연구가 진행되고 있다. 특히, 2차원 반도체 물질은 기존 실리콘 반도체 물질보다 우수한 전하 이동도를 가지며 상대적으로 큰 두께를 갖는 실리콘 반도체 물질과 달리 단채널 효과(short channel effect)가 없기 때문에 수 나노 미터 이하로 채널 길이를 미세화할 수 있어 고집적 반도체 소자의 제조에 유리하여 차세대 반도체 소자의 재료로서 기대되고 있다.A two-dimensional material refers to a material that forms a crystal structure in a plane as a single atomic layer or within several layers of stacked single atomic layers. The two-dimensional material has physical properties, optical properties, and electrical properties different from that of a bulk material. Due to the inherent physical properties of the two-dimensional material, the two-dimensional material has a high possibility of application as a material of an electronic device, and thus research is being actively conducted. In particular, two-dimensional semiconductor materials have better charge mobility than conventional silicon semiconductor materials and, unlike silicon semiconductor materials having a relatively large thickness, do not have a short channel effect, so the channel length can be reduced to several nanometers or less. It is advantageous in manufacturing a highly integrated semiconductor device, and is expected as a material for a next-generation semiconductor device.

그러나, 2차원 전자 소자를 제조하기 위해, 상기 2차원 반도체 물질 상에 외부 회로와의 연결을 위한 금속 전극이 배치될 경우, 상기 2차원 반도체 물질과 상기 금속 전극 사이 계면의 화학적 반응으로 인해 2차원 반도체 물질과 상기 금속 전극의 접합 구조의 저항이 증가되어, 상기 2차원 전자 소자를 위한 저저항 전극의 확보가 어렵다.However, in order to manufacture a 2D electronic device, when a metal electrode for connection to an external circuit is disposed on the 2D semiconductor material, the 2D semiconductor material and the metal electrode Since the resistance of the bonding structure between the semiconductor material and the metal electrode is increased, it is difficult to secure a low resistance electrode for the 2D electronic device.

또한, 2차원 반도체 물질을 사용한 반도체 소자를 제조하는 공정 중 상기 2차원 반도체 물질의 패터닝에 필요한 리소그래피 공정은 상기 2차원 반도체 물질의 표면에 오염을 유발할 수 있는데, 상기 표면에 부착된 오염 물질로 인해 2차원 반도체 물질을 사용한 반도체 소자 특성이 저하되는 단점이 있었다.In addition, during the process of manufacturing a semiconductor device using a 2D semiconductor material, the lithography process required for patterning of the 2D semiconductor material may cause contamination on the surface of the 2D semiconductor material. There is a disadvantage in that the characteristics of semiconductor devices using a two-dimensional semiconductor material are deteriorated.

따라서, 본 발명이 해결하고자 하는 기술적 과제는, 2차원 반도체 물질 층과 금속 층 간 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 전자 소자용 전극 구조체를 제공하는 것이다.Accordingly, a technical problem to be solved by the present invention is to provide a reliable electrode structure for an electronic device in which a contact resistance between a 2D semiconductor material layer and a metal layer is low, and the risk of contamination of the 2D semiconductor material layer is suppressed.

또한, 본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 이점을 갖는 2차원 전자 소자를 제공하는 것이다.In addition, another technical problem to be solved by the present invention is to provide a two-dimensional electronic device having the above advantages.

또한, 본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 이점을 갖는 2차원 전자 소자를 제조하기 위한 2차원 전자 소자의 제조 방법을 제공하는 것이다.In addition, another technical problem to be solved by the present invention is to provide a method of manufacturing a two-dimensional electronic device for manufacturing a two-dimensional electronic device having the above advantages.

본 발명의 일 실시예에 따르면, 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층; 및 상기 접촉 표면 상에 형성된 금속 층을 포함하는 전자 소자용 전극 구조체가 제공될 수 있다. 일 실시예에 따르면, 상기 접촉 표면은 극성 절연 층일 수 있다. 상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며, 상기 2 차원 반도체 물질 층은 상기 불화된 접촉 표면을 갖는 그래핀 층에 의해 봉지될 수 있다. 상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며, 상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능을 할 수 있다. 상기 2차원 반도체 물질 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 1종 이상의 금속 원소와 S, Se 및 Te로 이루어진 군에서 선택되는 1종 이상의 칼코겐 원소를 포함하는 전이 금속 디칼코게나이드(Transition Metal dichalcogenides), 흑린(black phosphorus) 또는 이의 조합을 포함할 수 있다. 상기 금속 층은 상기 접촉 표면 상에 증착될 수 있다. 상기 그래핀 층은 단일층(monolayer)일 수 있다.According to an embodiment of the present invention, a graphene layer having a fluorinated contact surface; And an electrode structure for an electronic device may be provided including a metal layer formed on the contact surface. According to an embodiment, the contact surface may be a polar insulating layer. A two-dimensional semiconductor material layer is disposed under the graphene layer, and the two-dimensional semiconductor material layer may be encapsulated by a graphene layer having the fluorinated contact surface. A 2D semiconductor material layer is disposed under the graphene layer, and the graphene layer having the fluorinated contact surface may function as an etching mask for patterning the 2D semiconductor material layer. The two-dimensional semiconductor material layer includes at least one metal element selected from the group consisting of Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, and Pb, and S, Se and Transition metal dichalcogenides containing at least one chalcogen element selected from the group consisting of Te, black phosphorus, or a combination thereof may be included. The metal layer may be deposited on the contact surface. The graphene layer may be a monolayer.

본 발명의 다른 실시예에 따르면, 2차원 반도체 물질 층을 포함하는 채널 층을 형성하는 단계; 상기 2차원 반도체 물질 층 상에 패턴화된 그래핀 층을 형성하는 단계; 상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 2 차원 반도체 물질 층을 제거하여 상기 2 차원 반도체 물질 층에 상기 패턴화된 그래핀 층의 패턴을 전사하고, 상기 패턴화된 그래핀 층의 표면을 불화시키는 단계를 포함하는 2차원 전자 소자의 제조 방법이 제공될 수 있다. 일 실시예에 따르면, 상기 불화된 표면 상에 금속 층이 접촉되도록, 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층을 형성하는 단계를 더 포함할 수 있다. 상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택될 수 있다.According to another embodiment of the present invention, a method comprising: forming a channel layer including a layer of a two-dimensional semiconductor material; Forming a patterned graphene layer on the 2D semiconductor material layer; Transferring the pattern of the patterned graphene layer to the 2D semiconductor material layer by removing the 2D semiconductor material layer exposed by the fluorine-containing etching gas using the patterned graphene layer as an etching mask, and the A method of manufacturing a two-dimensional electronic device comprising the step of fluorinating the surface of the patterned graphene layer may be provided. According to an embodiment, further comprising forming first and second source/drain electrode layers each including the patterned graphene layer and the metal layer so that the metal layer is in contact with the fluorinated surface. can do. The fluorine-containing etching gas is XeF 2 , XeF 4 , XeF 6 , NF 3 , IF 5 , IF 7 , KrF 2 , SF 6 , C 2 F 6 , F 2 , CF 4 , ClF 3 , N 2 F 4 , N 2 F 2 , N 3 F, NFH 2 , NH 2 F, C 3 F 8 , C 4 F 8 , C 5 F 8 , CHF 3 , CH 2 F 2 , CH 3 F, COF 2 , HF, C 2 HF 5 , C 2 H 2 F 4 , C 2 H 3 F 3 , C 2 H 4 F 2 , C 2 H 5 F, C 3 F 6 It may be selected as one from the group consisting of a combination of two or more of these.

본 발명의 또 다른 실시예에 따르면, 2차원 반도체 물질 층을 포함하는 채널 층; 및 상기 채널 층 상에 형성되고, 불화된 접촉 표면을 갖는 그래핀 층; 및 상기 그래핀 층 상에 서로 이격되어 배치되며, 상기 그래핀 층의 상기 접촉 표면 상에 형성된 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층들을 포함하는 2차원 전자 소자가 제공될 수 있다. 일 실시예에 따르면, 상기 그래핀 층 사이에 배치된 게이트 절연 층 및 상기 게이트 절연 층 상에 형성된 게이트 전극을 더 포함할 수 있다.According to another embodiment of the present invention, a channel layer including a layer of a two-dimensional semiconductor material; And a graphene layer formed on the channel layer and having a fluorinated contact surface. And first and second source/drain electrode layers disposed on the graphene layer to be spaced apart from each other and each including a metal layer formed on the contact surface of the graphene layer. I can. According to an embodiment, a gate insulating layer disposed between the graphene layers and a gate electrode formed on the gate insulating layer may be further included.

본 발명의 실시예에 따르면, 불화된 접촉 표면을 갖는 그래핀 층 및 상기 접촉 표면 상에 형성된 금속 층을 포함함으로써 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 전자 소자용 전극 구조체 및 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자가 제공될 수 있다.According to an embodiment of the present invention, by including a graphene layer having a fluorinated contact surface and a metal layer formed on the contact surface, the contact resistance between the two-dimensional semiconductor material layer and the metal layer is low, and the two-dimensional semiconductor material A reliable electrode structure for an electronic device in which the risk of contamination of a layer is suppressed, and a two-dimensional electronic device including the electrode structure for an electronic device may be provided.

또한, 본 발명의 다른 실시예에 따르면, 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소를 포함하는 식각 가스에 2차원 반도체 물질 층을 노출시킴으로써 상기 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 2차원 전자 소자를 제조하기 위한 2차원 전자 소자의 제조 방법이 제공될 수 있다.In addition, according to another embodiment of the present invention, by exposing the 2D semiconductor material layer to an etching gas containing fluorine by using the patterned graphene layer as an etching mask, between the 2D semiconductor material layer and the metal layer. A method of manufacturing a 2D electronic device for manufacturing a reliable 2D electronic device having a low contact resistance and suppressing the risk of contamination of the 2D semiconductor material layer may be provided.

도 1a 및 도 1b은 각각 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 2차원 전자 소자를 설명하기 위한 도면이다.
도 3a 내지 도 4는 각각 본 발명의 일 실시예에 따른 2차원 전자 소자의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 2차원 전자 소자의 광학 현미경 이미지이다.
도 6은 도 5의 실시예에 의해 제조된, 불화 공정을 거친 후의 상기 2차원 전자 소자의 소스 드레인 전류(Isd)-소스 드레인 전압(Vsd) 그래프이다.
도 7은 도 5의 실시예에 의해 제조된, 불화 공정을 거치기 전의 2차원 전자 소자 및 불화 공정을 거친 후의 2차원 전자 소자의 소자 소스 드레인 전류(Ids)-게이트 전압(Vg)을 비교하여 나타낸 그래프이다.1A and 1B are diagrams each illustrating an electrode structure for an electronic device according to an embodiment of the present invention.
2 is a diagram illustrating a 2D electronic device according to an exemplary embodiment of the present invention.
3A to 4 are views each illustrating a method of manufacturing a 2D electronic device according to an exemplary embodiment of the present invention.
5 is an optical microscope image of a 2D electronic device according to an embodiment of the present invention.
6 is a graph of a source-drain current (Isd)-source-drain voltage (Vsd) of the 2D electronic device after a fluorination process manufactured according to the embodiment of FIG. 5.
7 is a comparison of the device source drain current (Ids)-gate voltage (Vg) of the 2D electronic device before the fluorination process and the 2D electronic device after the fluorination process manufactured according to the embodiment of FIG. 5 It is a graph.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, and the scope of the present invention is as follows. It is not limited to the examples. Rather, these embodiments are provided to make the present disclosure more faithful and complete, and to completely convey the spirit of the present invention to those skilled in the art.

도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the drawings, the same reference numerals refer to the same elements. Also, as used herein, the term “and/or” includes any and all combinations of one or more of the corresponding listed items.

본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terms used in this specification are used to describe examples, and are not intended to limit the scope of the present invention. In addition, even if it is described in the singular in this specification, a plurality of forms may be included unless the context clearly indicates the singular. In addition, the terms "comprise" and/or "comprising" as used herein specify the presence of the mentioned shapes, numbers, steps, actions, members, elements and/or groups thereof. It does not exclude the presence or addition of other shapes, numbers, movements, members, elements and/or groups.

본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.Reference to a layer formed “on” a substrate or other layer herein refers to a layer formed directly on the substrate or other layer, or formed on an intermediate layer or intermediate layers formed on the substrate or other layer. It may also refer to a layer. Further, for those skilled in the art, a structure or shape arranged “adjacent” to another shape may have a portion disposed below or overlapping with the adjacent shape.

본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다. 또한, 본 명세서에서, 사용되는 "이차원 물질"은 여러 개의 원자 배열이 한 층을 이루고 이 층들이 적어도 하나 이상의 층으로 배열돼 있는 이차원 구조의 모든 물질을 지칭한다.In this specification, "below", "above", "upper", "lower", "horizontal" or "vertical" Relative terms such as, as shown on the drawings, may be used to describe the relationship between one component member, layer, or region with another component member, layer, or region. It is to be understood that these terms encompass not only the orientation indicated in the figures, but also other orientations of the device. In addition, as used herein, "two-dimensional material" refers to all materials of a two-dimensional structure in which several atomic arrangements form a layer and these layers are arranged in at least one or more layers.

이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현 시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.In the following, embodiments of the present invention will be described with reference to cross-sectional views schematically showing ideal embodiments (and intermediate structures) of the present invention. In these drawings, for example, the size and shape of the members may be exaggerated for convenience and clarity of description, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, the embodiments of the present invention should not be construed as being limited to the specific shape of the region shown in this specification. In addition, reference numerals of members in the drawings refer to the same members throughout the drawings.

본 명세서에서 '그래핀', '2차원 물질'또는 '2차원 물질'은 단일층뿐만 아니라, 적은 수의 단일층이 적층된 것을 지칭할 수 있다. 일 예로, 상기 적은 수는 1 내지 6의 범위 내 일 수 있다.In the present specification,'graphene','two-dimensional material', or'two-dimensional material' may refer not only to a single layer, but also to a stack of a small number of single layers. For example, the small number may be in the range of 1 to 6.

도 1a 및 도 1b은 각각 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체(10)를 설명하기 위한 도면이다.1A and 1B are diagrams each illustrating an electrode structure 10 for an electronic device according to an embodiment of the present invention.

도 1a 및 도 1b를 참조하면, 전자 소자용 전극 구조체(10)는 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층(102) 및 상기 접촉 표면 상에 형성된 금속 층(103)을 포함할 수 있다 1A and 1B, the electrode structure 10 for an electronic device may include a graphene layer 102 having a fluorinated contact surface and a metal layer 103 formed on the contact surface.

불화된 그래핀 층(102)은 전자 소자용 전극 구조체(10)의 극성 절연체로서 기능할 수 있다. 불순물이 포함되지 않은 순수한 그래핀(pure graphene)은 투명하고 유연한 물질이면서 2차원 물질 중 높은 전도도를 가져 전도체로서 우수한 성능을 가지는 반면, 상기 불화된 그래핀은 상기 순수한 그래핀과 달리 큰 밴드 갭을 가지게 된다. 즉, 불화된 그래핀 층(102)은 터널 장벽으로서 기능하여 절연체로서 우수한 성능을 가진다.The fluorinated graphene layer 102 may function as a polar insulator of the electrode structure 10 for an electronic device. Pure graphene, which does not contain impurities, is a transparent and flexible material and has high conductivity among two-dimensional materials, so that it has excellent performance as a conductor, whereas the fluorinated graphene has a large band gap unlike the pure graphene. Will have. That is, the fluorinated graphene layer 102 functions as a tunnel barrier and has excellent performance as an insulator.

본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)은 단일층(monolayer) 그래핀 구조일 수 있다. 발명의 다른 실시예에 따르면, 불화된 그래핀 층은 단일층 그래핀들이 2층 내지 6층으로 적층된 복수 층 구조일 수 있으며, 상기 복수 층 구조에서 불화된 그래핀 층의 불소(F)는 최상부 단일층 그래핀을 불화(fluorination)할 수 있다.According to an embodiment of the present invention, the fluorinated graphene layer 102 may have a monolayer graphene structure. According to another embodiment of the invention, the fluorinated graphene layer may have a multi-layer structure in which single-layer graphenes are stacked in two to six layers, and fluorine (F) of the fluorinated graphene layer in the multi-layer structure is The top single layer graphene can be fluorinated.

본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)의 하지에는 2차원 반도체 물질 층(101)이 배치될 수 있다. 2차원 반도체 물질 층(101)은 2차원 반도체 물질인 흑린(black phosphorus), 전이 금속 칼코게나이드(Transition Metal chalcogenides) 또는 이의 조합(예를 들면, 적층 구조, 혼합물 또는 화합물)을 포함할 수 있다. 상기 전이 금속 칼코게나이드는 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 중 적어도 하나의 금속 원소와 S, Se 및 Te 중 하나의 칼코겐 원소를 포함할 수 있다. 예를 들어, 상기 전이 금속 칼코게나이드는 MoS2, MoSe2, MoTe2, WSe2, WTe2, WS2, ZrS2, ZrSe2, HfS2, HfSe2 또는 NbSe2 이거나, 이들 중 2 이상의 서로 다른 화합물이 서로 공유 결합 또는 금속 결합에 의해 생성된 화합물을 포함할 수 있다.According to an embodiment of the present invention, a 2D semiconductor material layer 101 may be disposed under the fluorinated graphene layer 102. The 2D semiconductor material layer 101 may include a 2D semiconductor material such as black phosphorus, transition metal chalcogenides, or a combination thereof (for example, a stacked structure, mixture, or compound). . The transition metal chalcogenide is at least one metal element among Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, and Pb, and one of S, Se, and Te. It may contain a cogen element. For example, the transition metal chalcogenide is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WTe 2 , WS 2 , ZrS 2 , ZrSe 2 , HfS 2 , HfSe 2 or NbSe 2, or two or more of these Other compounds may include compounds formed by covalent bonding or metal bonding with each other.

상기 2차원 반도체 물질은 전자와 정공을 모두 구동전하로 활용하는 양극성 반도체일 수 있다. 2차원 반도체 물질 층(101)은 양극성 반도체를 포함함으로써, 인가되는 게이트 전압의 극성에 따라 n 타입 또는 p타입의 구동 특성을 가질 수 있다. 상기 양극성 반도체는 흑린, MoS2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, MoSe2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReSe2, CuSe2, GaSe2, InSe2, SnSe2, Ge Se2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2 및 PbTe2 중 적어도 하나를 포함할 수 있다. The 2D semiconductor material may be a bipolar semiconductor using both electrons and holes as driving charges. Since the 2D semiconductor material layer 101 includes a bipolar semiconductor, it may have n-type or p-type driving characteristics depending on the polarity of the applied gate voltage. The bipolar semiconductor heukrin, MoS 2, WS 2, NbS 2, TaS 2, ZrS 2, HfS 2, TcS 2, ReS 2, CuS 2, GaS 2, InS 2, SnS 2, GeS 2, PbS 2, MoSe 2 , WSe 2 , NbSe 2 , TaSe 2 , ZrSe 2 , HfSe 2 , TcSe 2 , ReSe 2 , CuSe 2 , GaSe 2 , InSe 2 , SnSe 2 , Ge Se 2 , PbSe 2, MoTe 2 , WTe 2 , NbTe 2 , TaTe 2 , ZrTe 2 , HfTe 2 , TcTe 2 , ReTe 2 , CuTe 2 , GaTe 2 , InTe 2 , SnTe 2 , GeTe 2 and at least one of PbTe 2 may be included.

그래핀 층(102)의 불화된(fluorinated) 접촉 표면은 상기 접촉 표면 상에 배치되는 금속 층(103)과 저저항 접촉을 달성할 수 있다. 2차원 반도체 물질 층에 금속 층을 직접 접촉시킬 경우, 상기 2차원 반도체 물질 층과 상기 금속층 사이의 계면 반응으로 인해 새로운 물질이나 결함 등이 형성되어 페르미 준위가 2차원 반도체 물질 층과 금속 층의 계면에서 고정되는 현상이 발생할 수 있다. 이와 같이 페르미 준위가 상기 계면에서 고정되면(페르미 준위 고정 효과(Fermi level pinning effect)라 함), 상기 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 증가하게 된다. The fluorinated contact surface of the graphene layer 102 can achieve low resistance contact with the metal layer 103 disposed on the contact surface. When the metal layer is directly in contact with the 2D semiconductor material layer, a new material or defect is formed due to the interfacial reaction between the 2D semiconductor material layer and the metal layer, so that the Fermi level is the interface between the 2D semiconductor material layer and the metal layer. The phenomenon of being fixed in may occur. In this way, when the Fermi level is fixed at the interface (referred to as a Fermi level pinning effect), the contact resistance between the 2D semiconductor material layer and the metal layer increases.

본 발명의 실시예에 따르면, 2차원 반도체 물질 층(101)과 금속 층(103) 사이에 화학적으로 안정한 불화된 그래핀 층이 배치됨에 따라 2차원 반도체 물질 층(101)과 금속 층(103) 사이의 반응이 억제되어 페르미 준위 고정 효과가 나타나지 않는다. 또한, 불화된 그래핀 층(102)과 2차원 반도체 물질 층(101)의 이종 접합 구조(heterostructure)는 그 자체가 저저항 접촉을 갖는다. 나아가, 불화된 그래핀 층(102)의 접촉 표면 상의 불소(F)가 그래핀 층(102)과 금속 층(103) 사이의 전하 이동을 매개하는 다리 역할을 하여 금속 층(103)에서 2차원 반도체 물질 층(101)으로 전하가 주입되는 효율이 더욱 증대될 수 있다. 즉, 불화된 그래핀 층(102)은 순수한 그래핀 층 대비 2차원 반도체 물질 층(101)과 금속 층(102) 사이의 접촉 저항을 더 감소시킬 수 있다. According to an embodiment of the present invention, as a chemically stable fluorinated graphene layer is disposed between the 2D semiconductor material layer 101 and the metal layer 103, the 2D semiconductor material layer 101 and the metal layer 103 The reaction between the two is suppressed and the effect of fixing the Fermi level does not appear. In addition, the heterostructure of the fluorinated graphene layer 102 and the 2D semiconductor material layer 101 itself has a low resistance contact. Furthermore, the fluorine (F) on the contact surface of the fluorinated graphene layer 102 serves as a bridge to mediate charge transfer between the graphene layer 102 and the metal layer 103, thereby forming a two-dimensional structure in the metal layer 103. Efficiency in which charges are injected into the semiconductor material layer 101 may be further increased. That is, the fluorinated graphene layer 102 may further reduce the contact resistance between the 2D semiconductor material layer 101 and the metal layer 102 compared to the pure graphene layer.

본 발명의 일 실시예에 따르면, 화학적으로 안정한 불화된 그래핀 층(102)은 2차원 반도체 물질 층(101)을 봉지화(또는 패시베이션)할 수 있다. 공기중의 수분이나 제조 상의 파티클과 같은 오염 물질이 2차원 반도체 물질 층(101)의 표면에 흡착되면, 2차원 반도체 물질 층(101)을 이용한 최종 전자 소자의 성능이 저하되거나 이의 불량이 발생될 수 있다. 따라서 안정된 소자의 성능을 확보하거나 불량을 억제하기 위해서는, 상기 2차원 반도체 물질 층의 표면을 봉지화할 필요가 있다. 이 때 상기 불화된 그래핀을 2차원 반도체 물질 층(101)에 배치함으로써 2차원 반도체 물질 층(101)의 표면이 봉지화될 수 있다. 그 결과, 2차원 반도체 물질 층(101)을 봉지화하기 위한 추가 공정이 필요없다. 따라서 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체(10)를 이용하여 전자 소자를 제조할 때 공정이 단순화되어 신뢰성 및 경제성이 확보될 수 있다.According to an embodiment of the present invention, the chemically stable fluorinated graphene layer 102 may encapsulate (or passivate) the 2D semiconductor material layer 101. When contaminants such as moisture in the air or manufacturing particles are adsorbed on the surface of the 2D semiconductor material layer 101, the performance of the final electronic device using the 2D semiconductor material layer 101 may be degraded or a defect thereof may occur. I can. Therefore, in order to secure stable device performance or suppress defects, it is necessary to encapsulate the surface of the 2D semiconductor material layer. At this time, by disposing the fluorinated graphene on the 2D semiconductor material layer 101, the surface of the 2D semiconductor material layer 101 may be encapsulated. As a result, there is no need for an additional process for encapsulating the 2D semiconductor material layer 101. Therefore, when manufacturing an electronic device using the electrode structure 10 for an electronic device according to an embodiment of the present invention, the process is simplified, so that reliability and economy can be secured.

본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)은 2 차원 반도체 물질 층(101)을 패터닝하기 위한 식각 마스크로서 기능할 수 있다. 상기 식각 마스크로서의 기능은 도 3a 내지 도 4를 참조하여 후술할 것이다.According to an embodiment of the present invention, the fluorinated graphene layer 102 may function as an etching mask for patterning the 2D semiconductor material layer 101. The function of the etching mask will be described later with reference to FIGS. 3A to 4.

일 실시예에서, 도 1b에 도시된 것과 같이, 불화된 그래핀 층(102)의 하지에 2차원 반도체 물질 층(101)이 제공된 경우, 금속 층(103)을 통하여 2차원 반도체 물질 층(101)으로 전하가 주입될 수 있다. 필요에 따라 금속 층(103)은 불화된 그래핀 층(102) 상에 복수 개, 예를 들면, 서로 이격된 제 1 금속 층(103_1) 및 제 2 금속 층(103_2)으로 제공될 수 있다. 발명의 일 실시예에 따르면, 금속 층(103)은 상기 2차원 반도체 물질 층(101) 상에 증착될 수 있다.In one embodiment, as shown in FIG. 1B, when the two-dimensional semiconductor material layer 101 is provided on the bottom of the fluorinated graphene layer 102, the two-dimensional semiconductor material layer 101 is formed through the metal layer 103. ) Can be injected. If necessary, a plurality of metal layers 103 may be provided on the fluorinated graphene layer 102, for example, as a first metal layer 103_1 and a second metal layer 103_2 spaced apart from each other. According to an embodiment of the invention, the metal layer 103 may be deposited on the 2D semiconductor material layer 101.

금속 층(103)의 재료는 전도성을 갖는 금속 물질이면 그 종류가 제한되지 않는다. 예를 들어 금속 층(103)의 재료는 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 및 이들 중 2 이상의 합금으로 이루어지는 군에서 하나로 선택될 수 있다. The material of the metal layer 103 is not limited in its kind as long as it is a conductive metal material. For example, the material of the metal layer 103 is aluminum (Al), gold (Au), beryllium (Be), bismuth (Bi), cobalt (Co), copper (Cu), hafnium (Hf), indium (In). , Manganese (Mn), molybdenum (Mo), nickel (Ni), lead (Pb), palladium (Pd), platinum (Pt), rhodium (Rh), rhenium (Re), ruthenium (Ru), tantalum (Ta) , Tellium (Te), titanium (Ti), tungsten (W), zinc (Zn), zirconium (Zr), and two or more of them may be selected from the group consisting of.

도 2는 본 발명의 일 실시예에 따른 2차원 전자 소자(20)를 설명하기 위한 도면이다.2 is a view for explaining a 2D electronic device 20 according to an embodiment of the present invention.

도 2를 참조하면, 채널 층(204), 서로 이격된 제 1 및 제 2 소오스/드레인 전극 층들(201; 201_1, 201_2) 및 게이트 전극(205)를 포함하는 2차원 전자 소자(20)가 제공될 수 있다. 채널 층(204)은 2차원 반도체 물질 층(101)을 포함할 수 있다. 2차원 반도체 물질 층(101)의 재질에 관하여는 도 1을 참조할 수 있다.Referring to FIG. 2, a two-dimensional electronic device 20 including a channel layer 204, first and second source/drain electrode layers 201; 201_1 and 201_2 spaced apart from each other, and a gate electrode 205 is provided. Can be. The channel layer 204 may include a 2D semiconductor material layer 101. Referring to FIG. 1 for the material of the 2D semiconductor material layer 101.

본 발명의 일 실시예에 따르면, 2차원 전자 소자(20)는 기판(202)을 더 포함할 수 있다. 기판(202) 상에 채널 층(204)이 배치될 수 있다. 기판(202)의 재질에 관하여는 후술될 게이트 절연 층(203)의 실시예를 참고할 수 있다.According to an embodiment of the present invention, the 2D electronic device 20 may further include a substrate 202. A channel layer 204 may be disposed on the substrate 202. For the material of the substrate 202, an embodiment of the gate insulating layer 203 to be described later may be referred to.

본 발명의 일 실시예에 따르면, 제 1 및 제 2 소오스/드레인 전극 층들(201; 201_1, 201_2)은 각각 서로 이격된 제 1 및 제 2 불화된 그래핀 층(102_1, 102_2) 및 서로 이격된 제 1 및 제 2 불화된 그래핀 층(102_1, 102_2) 상에 각각 배치된 제 1 및 제 2 금속 층(103_1, 103_2)를 가질 수 있다. According to an embodiment of the present invention, the first and second source/drain electrode layers 201 (201_1, 201_2) are separated from each other first and second fluorinated graphene layers (102_1, 102_2) and spaced apart from each other. First and second metal layers 103_1 and 103_2 may be disposed on the first and second fluorinated graphene layers 102_1 and 102_2, respectively.

본 발명의 일 실시예에 따르면, 게이트 전극(205)은 탑(top) 게이트 구조를 가질 수 있다. 탑 게이트 구조의 게이트 전극(205)과 채널 층(204) 사이에는 게이트 절연 층(203)이 배치될 수 있다. 게이트 전극(205)은 제 1 및 제 2 소오스/드레인 전극 층들(201_1, 201_2)와 이격되어 배치될 수 있으며, 이 때 게이트 절연 층(203)은 제 1 및 제 2 불화된 그래핀 층들(102_1, 102_2) 사이에 배치될 수 있다.According to an embodiment of the present invention, the gate electrode 205 may have a top gate structure. A gate insulating layer 203 may be disposed between the gate electrode 205 of the top gate structure and the channel layer 204. The gate electrode 205 may be disposed to be spaced apart from the first and second source/drain electrode layers 201_1 and 201_2, and at this time, the gate insulating layer 203 may include first and second fluorinated graphene layers 102_1 , 102_2).

본 발명의 다른 실시예에 따르면, 게이트 전극(205)은 보텀(bottom) 게이트 구조를 가질 수 있다. 채널 층(204)을 기준으로 제 1 및 제 2 소오스/드레인 전극 층들(201_1, 201_2)이 배치된 측과 반대 측인 기판(202)의 하지에 바텀 게이트 구조의 게이트 전극(205)이 배치될 수 있다. 이 경우 기판(202)은 게이트 절연 층(203)역할을 할 수 있다.According to another embodiment of the present invention, the gate electrode 205 may have a bottom gate structure. A gate electrode 205 having a bottom gate structure may be disposed under the substrate 202 opposite to the side on which the first and second source/drain electrode layers 201_1 and 201_2 are disposed based on the channel layer 204. have. In this case, the substrate 202 may serve as a gate insulating layer 203.

게이트 절연 층(203)의 재료는 그 위에 용액법이나 기상 증착법과 같은 성막법에 의해 박막 형성이 가능한 다양한 물질들 중에서 선택될 수 있다. 예를 들어, 게이트 절연 층(203)은 실리콘(Si), 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), 또는 유리(glass)로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연 층(203)은 유연한 2차원 전자 소자(20)를 구현하기 위하여 유연한 물질로 형성될 수 있다. 예를 들어, 게이트 절연 층(203)은 폴리에스터(polyester)계 고분자, 실리콘(silicon)계 고분자, 아크릴(acrylic)계 고분자, 폴리올레핀(polyolefin)계 고분자, 이들의 공중합체 및 육방정계 질화붕소(hBN)로 이루어지는 군에서 선택된 하나로 형성될 수 있다. 바람직하게는, 게이트 절연 층(203)은 상기 육방정계 질화붕소(hBN)로 형성될 수 있다. 상기 육방정계 질화붕소는 붕소와 질소가 1:1 비율로 구성된 화합물 중 육방정계 결정구조를 가지는 물질을 지칭하며, 그래핀과 유사하게 붕소와 질소 원자가 육각벌집 모양의 평평한 결정구조를 가지며, 이로 인해 상기 그래핀과 마찬가지로 유연성을 갖는다. 또한, 그래핀과 달리 상기 육방정계 질화붕소는 6eV 정도의 띠 간격을 가지므로 절연 층으로서의 성능이 우수할 수 있다. 또한 붕소와 질소가 강한 공유결합으로 결합되어 있어 물리적 및 화학적 안정성이 높아 2차원 반도체 물질 층(101)를 봉지화하는 봉지 층으로서의 성능 역시 우수할 수 있다.The material of the gate insulating layer 203 may be selected from various materials capable of forming a thin film thereon by a film forming method such as a solution method or a vapor deposition method. For example, the gate insulating layer 203 may be formed of silicon (Si), silicon-germanium (SiGe), silicon carbide (SiC), or glass. According to an embodiment of the present invention, the gate insulating layer 203 may be formed of a flexible material to implement the flexible 2D electronic device 20. For example, the gate insulating layer 203 is a polyester-based polymer, a silicone-based polymer, an acrylic polymer, a polyolefin-based polymer, a copolymer thereof, and a hexagonal boron nitride ( hBN) may be formed of one selected from the group consisting of. Preferably, the gate insulating layer 203 may be formed of the hexagonal boron nitride (hBN). The hexagonal boron nitride refers to a material having a hexagonal crystal structure among compounds consisting of a 1:1 ratio of boron and nitrogen, and similar to graphene, the boron and nitrogen atoms have a hexagonal honeycomb-shaped flat crystal structure. Like the graphene, it has flexibility. In addition, unlike graphene, since the hexagonal boron nitride has a band spacing of about 6 eV, the performance as an insulating layer may be excellent. In addition, since boron and nitrogen are bonded by strong covalent bonds, physical and chemical stability is high, and thus the performance as an encapsulation layer for encapsulating the 2D semiconductor material layer 101 may also be excellent.

도 3a 내지 도 4는 각각 본 발명의 일 실시예에 따른 2차원 전자 소자의 제조 방법을 설명하기 위한 도면이다.3A to 4 are views each illustrating a method of manufacturing a 2D electronic device according to an exemplary embodiment of the present invention.

도 3a 및 도 4를 참조하면, 2차원 반도체 물질 층(101)을 포함하는 채널 층(204)이 형성될 수 있다(S101). 2차원 반도체 물질 층(101)의 재질에 대해서는, 전술한 2차원 반도체 물질 층(101)에 관한 실시예를 참조할 수 있다.3A and 4, a channel layer 204 including a 2D semiconductor material layer 101 may be formed (S101). For the material of the 2D semiconductor material layer 101, reference may be made to the above-described embodiment of the 2D semiconductor material layer 101.

2차원 반도체 물질 층(101) 상에 패턴화된 그래핀 층이 형성될 수 있다(S102). 본 발명의 일 실시예에 따르면, 상기 그래핀 층은 평면 형태로 제조한 후, 후공정(예를 들어, 리소그래피 공정)을 이용해 패턴화될 수 있다. 상기 평면 그래핀 층의 제조를 위해 기계적 박리법, 화학적 박리법, 화학 증기 증착법 또는 에피택시 합성법이 사용될 수 있다. 상기 기계적 박리법은 흑연 결정에서 상기 평면 그래핀 층 간의 약한 상호작용을 기계적인 힘으로 극복해 떼어내는 방법이다. 기계적 박리법은 시료 준비 과정이 간단하지만, 최대 크기가 마이크로미터 수준일 수 있다. 상기 화학적 박리법은 흑연 결정에서 박리된 그래핀 조각을 산화-환원 혹은 계면활성제를 이용한 화학적 방법을 통해 용액 상에 분산시키는 단계를 포함하는 방법이다. 상기 화학 증기 증착법(Chemical Vapor Deposition: CVD)은 고온에서 탄소와 카바이드 합금을 잘 형성하거나 탄소를 잘 흡착하는 전이 금속(transition metal)을 평면 촉매 층으로 이용하여 상기 평면 그래핀 층을 합성하는 방법이다. 먼저 상기 평면 촉매 층으로 활용할 니켈, 구리를 기판 위에 증착하고, 1000℃에서 메탄, 수소 혼합 가스와 반응시켜 적절한 양의 탄소가 상기 평면 촉매 층에 녹아 들어가거나 흡착되도록 한다. 이후 냉각을 하면 상기 평면 촉매 층에 포함되어 있던 탄소 원자들이 표면에서 결정화되면서 상기 평면 그래핀 층을 형성하게 된다. 합성된 상기 평면 그래핀 층은 상기 평면 촉매 층을 제거함으로써 상기 기판으로부터 분리시킨 후 사용할 수 있다. 상기 에피택시(epitaxy) 합성법은 고온에서 실리콘 카바이드(SiC)와 같은 시료에 흡착되어 있거나 포함되어 있던 탄소를 표면의 결을 따라 상기 평면 그래핀 층으로 성장시키는 것이다. 상기 에피택시 합성법을 이용하면 웨이퍼 크기 정도로 결정의 크기가 균일한 상기 평면 그래핀 층을 합성할 수 있지만 상기 기계적 박리법이나 상기 화학 증기 증착법에 의해 성장한 상기 평면 그래핀 층보다 상대적으로 전기적 특성이 떨어지고 제조 비용이 높을 수 있다.A patterned graphene layer may be formed on the 2D semiconductor material layer 101 (S102). According to an embodiment of the present invention, the graphene layer may be manufactured in a planar shape and then patterned using a post process (eg, a lithography process). For the preparation of the planar graphene layer, a mechanical peeling method, a chemical peeling method, a chemical vapor deposition method, or an epitaxy synthesis method may be used. The mechanical exfoliation method is a method in which a weak interaction between the planar graphene layers is overcome with a mechanical force from the graphite crystal. The mechanical exfoliation method simplifies the sample preparation process, but the maximum size may be on the micrometer level. The chemical exfoliation method is a method including the step of dispersing the graphene fragment exfoliated from the graphite crystal in a solution through oxidation-reduction or a chemical method using a surfactant. The Chemical Vapor Deposition (CVD) is a method of synthesizing the planar graphene layer using a transition metal that forms a carbon and carbide alloy well at high temperature or adsorbs carbon well as a planar catalyst layer. . First, nickel and copper to be used as the planar catalyst layer are deposited on a substrate, and reacted with a mixed gas of methane and hydrogen at 1000° C. so that an appropriate amount of carbon is dissolved or adsorbed into the planar catalyst layer. After cooling, the carbon atoms contained in the planar catalyst layer are crystallized on the surface to form the planar graphene layer. The synthesized planar graphene layer can be used after being separated from the substrate by removing the planar catalyst layer. In the epitaxy synthesis method, carbon adsorbed or contained in a sample such as silicon carbide (SiC) at high temperature is grown into the planar graphene layer along the surface texture. By using the epitaxy synthesis method, the planar graphene layer having a uniform crystal size about the size of a wafer can be synthesized, but its electrical properties are relatively inferior to the planar graphene layer grown by the mechanical peeling method or the chemical vapor deposition method. Manufacturing costs can be high.

본 발명의 다른 실시예에 따르면, 별도의 후공정 없이도 상기 패턴화된 그래핀을 성장시킬 수 있다. 예를 들어, 패턴화된 촉매 층을 이용하는 화학 증기 증착법 또는 용매 증발을 이용한 자기 조립법이 사용될 수 있다.According to another embodiment of the present invention, the patterned graphene can be grown without a separate post-process. For example, a chemical vapor deposition method using a patterned catalyst layer or a self-assembly method using solvent evaporation may be used.

상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 상기 2 차원 반도체 물질 층을 제거할 수 있다. 상기 2차원 반도체 물질 층의 상기 제거가 수행될 때, 2 차원 반도체 물질 층(101)에 상기 패턴화된 그래핀 층의 패턴이 전사되고, 상기 패턴화된 그래핀 층의 표면은 불화될 수 있다(S103). 상기 2차원 반도체 물질 층은 매우 얇아 외부 자극에 쉽게 손상될 수 있으며, 표면에 화학적으로 반응할 수 있는 불포화 결합(dangling bond)가 없기 때문에 통상적으로 표면을 기능화하기가 매우 어렵다. 하지만 반응성이 높은 불소 함유 식각 가스를 이용하면 상기 2차원 반도체 물질 층의 식각이 가능하다. 특히, 불소 함유 식각 가스는 노출시키는 것만으로 2차원 반도체 물질을 포함한 대부분의2차원 물질을 식각하는 특징이 있는데, 예외적으로 2차원 물질 중 그래핀을 식각하지 않고 불화(fluorination)한다. 따라서, 상기 패턴화된 그래핀 층이 2차원 반도체 물질 층 상에 형성되어 있는 영역에서는, 상기 패턴화된 그래핀 층이 상기 2차원 반도체 물질 층을 상기 불소 함유 식각 가스에 노출되지 않도록 보호하므로, 상기 2차원 반도체 물질 층이 식각되지 않을 수 있다. 대신 상기 불소 함유 식각 가스에 노출된 상기 패턴화된 그래핀 층의 표면이 불화될 수 있다. 반면, 상기 패턴화된 그래핀 층이 2차원 반도체 물질 층(101) 상에 형성되어 있지 않은 영역에서는, 상기 2차원 반도체 물질 층이 상기 불소 함유 식각 가스에 노출되므로 상기 2차원 반도체 물질 층이 식각될 수 있다. 즉, 상기 패턴화된 그래핀 층이 갖는 패턴에 의해, 상기 2차원 반도체 물질 층의 패턴이 결정될 수 있으므로 상기 식각 공정을 사용하여 상기 2차원 반도체 물질 층의 패턴을 제어하는 것이 가능하다.The patterned graphene layer may be used as an etching mask to remove the 2D semiconductor material layer exposed by the fluorine-containing etching gas. When the removal of the 2D semiconductor material layer is performed, the pattern of the patterned graphene layer is transferred to the 2D semiconductor material layer 101, and the surface of the patterned graphene layer may be fluorinated. (S103). Since the 2D semiconductor material layer is very thin, it can be easily damaged by external stimuli, and because there is no dangling bond that can chemically react on the surface, it is generally very difficult to functionalize the surface. However, it is possible to etch the 2D semiconductor material layer by using a highly reactive fluorine-containing etching gas. In particular, the fluorine-containing etching gas has a characteristic of etching most 2D materials including 2D semiconductor materials only by exposing them. Exceptionally, graphene among 2D materials is fluorinated without etching. Therefore, in the region where the patterned graphene layer is formed on the 2D semiconductor material layer, the patterned graphene layer protects the 2D semiconductor material layer from being exposed to the fluorine-containing etching gas, The 2D semiconductor material layer may not be etched. Instead, the surface of the patterned graphene layer exposed to the fluorine-containing etching gas may be fluorinated. On the other hand, in a region where the patterned graphene layer is not formed on the 2D semiconductor material layer 101, the 2D semiconductor material layer is etched because the 2D semiconductor material layer is exposed to the fluorine-containing etching gas. Can be. That is, since the pattern of the 2D semiconductor material layer may be determined by the pattern of the patterned graphene layer, it is possible to control the pattern of the 2D semiconductor material layer using the etching process.

상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택될 수 있다. 전술한 실시예는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.The fluorine-containing etching gas is XeF 2 , XeF 4 , XeF 6 , NF 3 , IF 5 , IF 7 , KrF 2 , SF 6 , C 2 F 6 , F 2 , CF 4 , ClF 3 , N 2 F 4 , N 2 F 2 , N 3 F, NFH 2 , NH 2 F, C 3 F 8 , C 4 F 8 , C 5 F 8 , CHF 3 , CH 2 F 2 , CH 3 F, COF 2 , HF, C 2 HF 5 , C 2 H 2 F 4 , C 2 H 3 F 3 , C 2 H 4 F 2 , C 2 H 5 F, C 3 F 6 It may be selected as one from the group consisting of a combination of two or more of these. The above-described embodiments are exemplary, and the present invention is not limited thereto.

상기 불화된 표면 상에 접촉되도록 금속 층이 더 형성될 수 있다. 상기 금속 층이 더 형성됨으로써 불화된 접촉 표면을 갖는 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층이 형성될 수 있다(S104). 상기 금속 층의 재질, 개수 및 상기 금속 층이 형성되는 위치에 대해서는 전술된 금속 층(103)에 관한 실시예를 참조할 수 있다. A metal layer may be further formed to contact on the fluorinated surface. By further forming the metal layer, the patterned graphene layer having a fluorinated contact surface and the first and second source/drain electrode layers each including the metal layer may be formed (S104). For the material, the number of the metal layers, and the location where the metal layers are formed, the above-described embodiment of the metal layer 103 may be referred to.

도 5는 본 발명의 일 실시예에 따른 상기 2차원 전자 소자의 광학 현미경 이미지이다. 육방결정 붕화질소(hBN) 기판 상에 상기 2차원 반도체 물질 층으로서 단일층(monolayer)인 이황화 몰리브덴(MoS2) 층이 형성되었다. 그 후, 상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 상기 이황화 몰리브덴 층 상에 올린 후, 3 torr의 기압을 갖는 제논 디플루오라이드(XeF2) 기체를 상기 식각 가스로 사용하여 피실험체인 상기 2차원 전자 소자에 720초 동안 노출시켰다. 상기 노출에 의해 불화된 접촉 표면을 갖는 상기 패턴화된 그래핀을 포함하는 상기 2차원 전자 소자를 도 5의 우측에, 상기 노출 전의 불화되지 않은 접촉 표면을 갖는 상기 패턴화된 그래핀을 포함하는 상기 2차원 전자 소자를 도 5의 좌측에 나타내었다.5 is an optical microscope image of the 2D electronic device according to an embodiment of the present invention. A layer of molybdenum disulfide (MoS 2 ), which is a monolayer, as the two-dimensional semiconductor material layer, was formed on a hexagonal crystalline nitrogen boride (hBN) substrate. Thereafter, the patterned graphene layer was put on the molybdenum disulfide layer by using the patterned graphene layer as an etching mask, and then xenon difluoride (XeF 2 ) gas having an atmospheric pressure of 3 torr was used as the etching gas. The two-dimensional electronic device was exposed for 720 seconds. The two-dimensional electronic device including the patterned graphene having the contact surface fluorinated by the exposure on the right side of FIG. 5, including the patterned graphene having the non-fluorinated contact surface before the exposure The 2D electronic device is shown on the left side of FIG. 5.

도 5를 참조하면, 패턴화된 그래핀 층은 상기 식각 가스에 의해 식각되지 않고, 오히려 불화된 것이 확인될 수 있다. 또한 상기 패턴화된 그래핀 층이 형성된 영역의 상기 이황화 몰리브덴 층은 식각되지 않은 반면, 그래핀 층을 올리지 않은 상기 이황화 몰리브덴 층은 식각되어 제거된 것이 확인될 수 있다. Referring to FIG. 5, it can be confirmed that the patterned graphene layer is not etched by the etching gas, but rather fluorinated. In addition, it can be confirmed that the molybdenum disulfide layer in the region in which the patterned graphene layer is formed was not etched, while the molybdenum disulfide layer without the graphene layer was etched and removed.

도 6은 도 5의 실시예에 의해 제조된, 불화 공정을 거친 후의 상기 2차원 전자 소자의 소스 드레인 전류(Isd)-소스 드레인 전압(Vsd) 그래프이다.6 is a graph of a source-drain current (Isd)-source-drain voltage (Vsd) of the 2D electronic device after a fluorination process manufactured according to the embodiment of FIG. 5.

도 6을 참조하면, 게이트 전압(Vg)이 양의 방향으로 증가될수록, 예를 들면, -70 V(6A), 10 V(6B), 35 V(6C) 및 70 V(6D)로 증가될수록, 동일 소스 드레인 전압(Vsd) 하에서 상기 2차원 전자 소자의 전도도가 높아지고, 저항이 감소되는 것이 확인될 수 있다. 또한, 본 발명의 실시예에 따르면, 전류-전압 특성이 모든 게이트 전압 하에서 선형성을 가져 옴의 법칙을 따르기 때문에, 전자 소자의 오믹 콘택이 제공될 수 있다.6, as the gate voltage Vg increases in the positive direction, for example, as the gate voltage Vg increases to -70 V (6A), 10 V (6B), 35 V (6C) and 70 V (6D), , It can be confirmed that the conductivity of the 2D electronic device increases and the resistance decreases under the same source and drain voltage Vsd. Further, according to the embodiment of the present invention, since the current-voltage characteristic follows Ohm's law to bring linearity under all gate voltages, an ohmic contact of an electronic element can be provided.

도 7은 도 5의 실시예에 의해 제조된 2차원 전자 소자의, 전류(Ids)-게이트 전압(Vg)을 측정 방향에 따라 나타낸 그래프이다. 적색 곡선(7A)은 게이트 전압을 증가시켜가면서 측정된 그래프이며, 청색 곡선(7B)은 게이트 전압이 다시 감소함에 따라 측정된 그래프이다.7 is a graph showing a current (Ids)-a gate voltage (Vg) of a two-dimensional electronic device manufactured according to the embodiment of FIG. 5 according to a measurement direction. The red curve 7A is a graph measured while increasing the gate voltage, and the blue curve 7B is a graph measured as the gate voltage decreases again.

도 7을 참조하면, 소스 드레인 전압이 500mV일 때, 불화 공정 후의 2차원 전자 소자의 전하이동도는 최대 160cm2/Vs인 것이 확인될 수 있다. 상기 전하이동도 값은 상기 이황화 몰리브덴 층을 사용하였을 때 기준으로 이론적인 수치에 근접하는 값으로, 전극 저항의 감소와 채널 층의 봉지화로 인해 성능이 향상되었음이 확인될 수 있다.Referring to FIG. 7, when the source-drain voltage is 500mV, it can be confirmed that the charge mobility of the 2D electronic device after the fluorination process is at most 160cm 2 /Vs. The charge mobility value is a value that is close to the theoretical value based on the use of the molybdenum disulfide layer, and it can be confirmed that the performance is improved due to a decrease in electrode resistance and encapsulation of the channel layer.

10: 전자 소자용 전극 구조체
101: 2차원 반도체 물질 층
102: 불화된 그래핀 층
103: 금속 층
103_1: 제 1 금속 층
103_2: 제 2 금속 층
20: 2차원 전자 소자
201: 소오스/드레인 전극 층
201_1: 제 1 소오스/드레인 전극 층
201_2: 제 2 소오스/드레인 전극 층
202: 기판
203: 게이트 절연 층
204: 채널 층
205: 게이트 전극10: electrode structure for electronic devices
101: two-dimensional semiconductor material layer
102: fluorinated graphene layer
103: metal layer
103_1: first metal layer
103_2: second metal layer
20: two-dimensional electronic device
201: source/drain electrode layer
201_1: first source/drain electrode layer
201_2: second source/drain electrode layer
202: substrate
203: gate insulating layer
204: channel layer
205: gate electrode

Claims (12)

불화된(fluorinated) 접촉 표면을 갖는 그래핀 층; 및
상기 접촉 표면 상에 형성된 금속 층을 포함하는 전자 소자용 전극 구조체.A graphene layer having a fluorinated contact surface; And
An electrode structure for an electronic device comprising a metal layer formed on the contact surface. 제 1 항에 있어서,
상기 접촉 표면은 극성 절연 층인 전자 소자용 전극 구조체.The method of claim 1,
The contact surface is an electrode structure for an electronic device of a polar insulating layer. 제 1 항에 있어서,
상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며,
상기 2 차원 반도체 물질 층은 상기 불화된 접촉 표면을 갖는 그래핀 층에 의해 봉지된 전자 소자용 전극 구조체.The method of claim 1,
A two-dimensional semiconductor material layer is disposed under the graphene layer,
The two-dimensional semiconductor material layer is an electrode structure for an electronic device sealed by a graphene layer having the fluorinated contact surface. 제 1 항에 있어서,
상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며,
상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능을 하는 전자 소자용 전극 구조체.The method of claim 1,
A two-dimensional semiconductor material layer is disposed under the graphene layer,
An electrode structure for an electronic device, wherein the graphene layer having the fluorinated contact surface functions as an etching mask for patterning the 2D semiconductor material layer. 제 3 항 또는 제 4 항에 있어서,
상기 2차원 반도체 물질 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 1종 이상의 금속 원소와 S, Se 및 Te로 이루어진 군에서 선택되는 1종 이상의 칼코겐 원소를 포함하는 전이 금속 디칼코게나이드(Transition Metal dichalcogenides), 흑린(black phosphorus) 또는 이의 조합을 포함하는 전자 소자용 전극 구조체.The method according to claim 3 or 4,
The two-dimensional semiconductor material layer includes at least one metal element selected from the group consisting of Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, and Pb, and S, Se and An electrode structure for an electronic device comprising a transition metal dichalcogenides containing at least one chalcogen element selected from the group consisting of Te, black phosphorus, or a combination thereof. 제 1 항에 있어서,
상기 금속 층은 상기 접촉 표면 상에 증착된 전자 소자용 전극 구조체.The method of claim 1,
The metal layer is an electrode structure for an electronic device deposited on the contact surface. 제 1 항에 있어서,
상기 그래핀 층은 단일층(monolayer)인 전자 소자용 전극 구조체.The method of claim 1,
The graphene layer is a single layer (monolayer) electrode structure for electronic devices. 2차원 반도체 물질 층을 포함하는 채널 층을 형성하는 단계;
상기 2차원 반도체 물질 층 상에 패턴화된 그래핀 층을 형성하는 단계;
상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 2 차원 반도체 물질 층을 제거하여 상기 2 차원 반도체 물질 층에 상기 패턴화된 그래핀 층의 패턴을 전사하고, 상기 패턴화된 그래핀 층의 표면을 불화시키는 단계를 포함하는 2차원 전자 소자의 제조 방법.Forming a channel layer comprising a layer of a two-dimensional semiconductor material;
Forming a patterned graphene layer on the 2D semiconductor material layer;
Transferring the pattern of the patterned graphene layer to the 2D semiconductor material layer by removing the 2D semiconductor material layer exposed by the fluorine-containing etching gas using the patterned graphene layer as an etching mask, and the A method of manufacturing a two-dimensional electronic device comprising the step of fluorinating the surface of the patterned graphene layer. 제 8 항에 있어서,
상기 불화된 표면 상에 금속 층이 접촉되도록, 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층을 형성하는 단계를 더 포함하는 2차원 전자 소자의 제조 방법.The method of claim 8,
Forming the first and second source/drain electrode layers each including the patterned graphene layer and the metal layer so that the metal layer is in contact with the fluorinated surface. Manufacturing method. 제 8 항에 있어서,
상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택되는 2차원 전자 소자의 제조 방법.The method of claim 8,
The fluorine-containing etching gas is XeF 2 , XeF 4 , XeF 6 , NF 3 , IF 5 , IF 7 , KrF 2 , SF 6 , C 2 F 6 , F 2 , CF 4 , ClF 3 , N 2 F 4 , N 2 F 2 , N 3 F, NFH 2 , NH 2 F, C 3 F 8 , C 4 F 8 , C 5 F 8 , CHF 3 , CH 2 F 2 , CH 3 F, COF 2 , HF, C 2 HF 5 , C 2 H 2 F 4 , C 2 H 3 F 3 , C 2 H 4 F 2 , C 2 H 5 F, C 3 F 6 A two-dimensional electronic device selected from the group consisting of two or more combinations thereof Manufacturing method. 2차원 반도체 물질 층을 포함하는 채널 층;
상기 채널 층 상에 형성되고, 불화된 접촉 표면을 갖는 그래핀 층; 및 상기 그래핀 층 상에 서로 이격되어 배치되며, 상기 그래핀 층의 상기 접촉 표면 상에 형성된 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층들; 및
상기 제 1 및 제 2 소오스/드레인 전극 층들의 각 그래핀 층 사이에 배치된 게이트 절연 층 및 상기 게이트 절연 층 상에 형성된 게이트 전극을 더 포함하는 2차원 전자 소자.A channel layer comprising a layer of a two-dimensional semiconductor material;
A graphene layer formed on the channel layer and having a fluorinated contact surface; And first and second source/drain electrode layers disposed on the graphene layer to be spaced apart from each other and each including a metal layer formed on the contact surface of the graphene layer. And
A 2D electronic device further comprising a gate insulating layer disposed between the graphene layers of the first and second source/drain electrode layers and a gate electrode formed on the gate insulating layer. 제 11 항에 있어서,
상기 게이트 전극은 탑(top) 게이트 구조 또는 보텀(bottom) 게이트 구조 중 어느 하나의 구조를 갖는 2차원 전자 소자.The method of claim 11,
The gate electrode is a 2D electronic device having either a top gate structure or a bottom gate structure.
KR1020190056812A 2019-05-15 2019-05-15 Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask KR102316181B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190056812A KR102316181B1 (en) 2019-05-15 2019-05-15 Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190056812A KR102316181B1 (en) 2019-05-15 2019-05-15 Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask

Publications (2)

Publication Number Publication Date
KR20200132030A true KR20200132030A (en) 2020-11-25
KR102316181B1 KR102316181B1 (en) 2021-10-21

Family

ID=73645974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190056812A KR102316181B1 (en) 2019-05-15 2019-05-15 Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask

Country Status (1)

Country Link
KR (1) KR102316181B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113358723A (en) * 2021-05-12 2021-09-07 清华大学 Flexible device and preparation method thereof, flexible device assembly and application
EP4322224A1 (en) * 2022-08-08 2024-02-14 Samsung Electronics Co., Ltd. Semiconductor device including two-dimensional material and electronic apparatus including the semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140013405A (en) * 2012-07-23 2014-02-05 삼성전자주식회사 Transistor and method of manufacturing the same
KR20170019338A (en) * 2014-06-13 2017-02-21 인텔 코포레이션 Graphene fluorination for integration of graphene with insulators and devices
KR101813176B1 (en) * 2011-04-07 2017-12-29 삼성전자주식회사 Graphene electronic device and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813176B1 (en) * 2011-04-07 2017-12-29 삼성전자주식회사 Graphene electronic device and method of fabricating the same
KR20140013405A (en) * 2012-07-23 2014-02-05 삼성전자주식회사 Transistor and method of manufacturing the same
KR20170019338A (en) * 2014-06-13 2017-02-21 인텔 코포레이션 Graphene fluorination for integration of graphene with insulators and devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113358723A (en) * 2021-05-12 2021-09-07 清华大学 Flexible device and preparation method thereof, flexible device assembly and application
CN113358723B (en) * 2021-05-12 2023-08-25 清华大学 Flexible device, preparation method thereof, flexible device assembly and application
EP4322224A1 (en) * 2022-08-08 2024-02-14 Samsung Electronics Co., Ltd. Semiconductor device including two-dimensional material and electronic apparatus including the semiconductor device

Also Published As

Publication number Publication date
KR102316181B1 (en) 2021-10-21

Similar Documents

Publication Publication Date Title
US10157737B2 (en) Semiconductor devices comprising 2D-materials and methods of manufacture thereof
US20080230802A1 (en) Semiconductor Device Comprising a Heterojunction
TWI789380B (en) Semiconductor device having 2d lateral hetero-structures and method of fsbricating the same
JP2007506286A (en) Field effect transistor using an inorganic semiconductor composed of weakly bonded layers
US20070222074A1 (en) Electric Device With Vertical Component
US20180013020A1 (en) Metal chalcogenide device and production method therefor
US20130270561A1 (en) Method for forming semiconductor device with epitaxy source and drain regions independent of patterning and loading
US5693977A (en) N-channel field effect transistor including a thin-film fullerene
KR20180062236A (en) Semiconductor device including two-dimensional material and method of manufacturing the same
US11588034B2 (en) Field effect transistor including gate insulating layer formed of two-dimensional material
KR102316181B1 (en) Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask
CN110660674A (en) Method for producing a two-dimensional material structure
KR20170030969A (en) Method of forming nanostructure, method of manufacturing semiconductor device using the same and semiconductor device including nanostructure
US11923203B2 (en) Semiconductor device and method of manufacturing semiconductor device
US11785760B2 (en) Gate-all-around semiconductor device with dielectric-all-around capacitor and method for fabricating the same
US20220238721A1 (en) Semiconductor device including two-dimensional material
US10141529B1 (en) Enhancing drive current and increasing device yield in N-type carbon nanotube field effect transistors
US20230105515A1 (en) Two-dimensional electronic component and method of manufacturing same
US20240107903A1 (en) Memory device and manufacturing method thereof
TW202343790A (en) Semiconductor devices and manufacturing method thereof
Wang et al. Fabrication of resonant-tunneling diodes by Sb surfactant modified growth of Si films on CaF/sub 2//Si
Chuang Two-dimensional low-resistance contacts for high performance WSe 2 and MoS 2 transistors
CN113764585A (en) Nano semiconductor device with novel metal contact and preparation method thereof
CN114616653A (en) Graphene/graphene oxide diode and method for forming same
CN113764584A (en) N-type nano semiconductor device and preparation method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant