KR20200127516A - 메모리 컨트롤러 및 이의 동작 방법 - Google Patents

메모리 컨트롤러 및 이의 동작 방법 Download PDF

Info

Publication number
KR20200127516A
KR20200127516A KR1020190051786A KR20190051786A KR20200127516A KR 20200127516 A KR20200127516 A KR 20200127516A KR 1020190051786 A KR1020190051786 A KR 1020190051786A KR 20190051786 A KR20190051786 A KR 20190051786A KR 20200127516 A KR20200127516 A KR 20200127516A
Authority
KR
South Korea
Prior art keywords
read
cells
read voltage
memory
memory controller
Prior art date
Application number
KR1020190051786A
Other languages
English (en)
Inventor
홍지만
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190051786A priority Critical patent/KR20200127516A/ko
Priority to US16/673,646 priority patent/US10930356B2/en
Priority to CN201911170720.1A priority patent/CN111883198A/zh
Publication of KR20200127516A publication Critical patent/KR20200127516A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 리드 전압을 가변하면서 리드 동작을 수행하는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다. 본 발명에 따른 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 서로 동일한 제 1 리드 전압으로 제 1 및 제 2 리드 동작이 수행될 수 있도록 제 1 및 제 2 리드 커맨드를 생성하여 메모리 장치에게 출력하는 커맨드 생성부; 상기 제 1 및 제 2 리드 커맨드에 응답하여 수신된 제 1 및 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 반전 셀 개수 산출부; 및 상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 리드 전압 결정부를 포함한다.

Description

메모리 컨트롤러 및 이의 동작 방법{Memory controller and operating method of the memory controller}
본 발명은, 메모리 컨트롤러 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 전압을 변경하면서 리드 동작을 수행하는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 컨트롤러는, 호스트(host)의 요청에 따라 메모리 시스템의 동작을 제어할 수 있다. 메모리 장치는, 메모리 컨트롤러의 제어 하에 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
본 발명의 실시 예들은, 리드 전압을 변경하면서 리드 동작을 수행하는 메모리 컨트롤러 및 이의 동작 방법을 제공한다.
본 발명의 실시 예들은, 최적 리드 전압을 찾기 위한 리드 동작을 효율적으로 수행할 수 있는 메모리 컨트롤러 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 서로 동일한 제 1 리드 전압으로 제 1 및 제 2 리드 동작이 수행될 수 있도록 제 1 및 제 2 리드 커맨드를 생성하여 메모리 장치에게 출력하는 커맨드 생성부; 상기 제 1 및 제 2 리드 커맨드에 응답하여 수신된 제 1 및 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 반전 셀 개수 산출부; 및 상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 리드 전압 결정부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 수행된 제 1 리드 동작에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행하는 오류 정정 디코더; 상기 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 상기 제 1 리드 동작에 이용된 제 1 리드 전압과 동일한 레벨의 제 2 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대한 제 2 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 메모리 장치에게 출력하는 커맨드 생성부; 상기 제 1 리드 데이터와 상기 리드 커맨드에 응답하여 수신된 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 반전 셀 개수 산출부; 및 상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 리드 전압 결정부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 타겟 메모리 셀들에 대하여 수행된 제 1 리드 동작에 대응하는 제 1 리드 데이터를 수신하는 단계; 상기 제 1 리드 동작에 이용된 제 1 리드 전압과 동일한 레벨의 제 2 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대하여 수행된 제 2 리드 동작에 대응하는 제 2 리드 데이터를 수신하는 단계; 상기 제 1 및 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 단계; 및 상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 단계를 포함한다.
본 기술에 따르면, 최적 리드 전압을 결정하기 위한 리드 동작이 효율적으로 수행될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 3은 특성이 변경된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 4는 랜덤 텔레그래프 노이즈(random telegraph noise; RTN)를 설명하기 위한 예시도이다.
도 5는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 8 및 도 9는 리드 전압에 따른 반전 셀들의 개수를 설명하기 위한 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 11은 메모리 블록을 설명하기 위한 예시도이다.
도 12는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 13은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 14 내지 도 17은 도 1 및 도 5에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 및 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 데이터 등을 메모리 장치(2200)에 전송할 수 있다. 리드 동작 시, 메모리 컨트롤러(2100)는 리드 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 리드 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 데이터 등을 수신하고, 수신된 프로그램 커맨드 및 어드레스에 따라 데이터를 저장할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 리드 커맨드 및 어드레스에 따라 리드 동작을 수행하고, 리드 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 소거 커맨드 및 어드레스에 따라 소거 동작을 수행할 수 있다.
메모리 장치(2200)는, 데이터를 저장하는 적어도 하나의 메모리 블록(memory block)을 포함할 수 있다. 메모리 블록은, 복수의 메모리 셀(memory cell)들을 포함할 수 있다. 메모리 블록은, 메모리 셀이 저장할 수 있는 비트 수에 따라 SLC(single-level cell) 블록 또는 m-비트 MLC(multi-level cell) 블록으로 구분될 수 있다. 예를 들어, SLC 블록에 포함된 SLC들 각각에는 1 비트의 데이터가 저장될 수 있고, m-비트 MLC 블록에 포함된 m-비트 MLC들 각각에는 m 비트의 데이터가 저장될 수 있다. m은, 2 이상의 자연수일 수 있다.
도 2는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 2에는, 일 예로서, 2-비트 MLC 방식으로 구동되는 메모리 셀들의 문턱 전압 분포가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 도 2에서, 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 문턱 전압(Vth)에 대응하는 메모리 셀들의 개수(number of cells)를 나타낸다.
2-비트 MLC 방식으로 구동되는 메모리 셀들은, 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나에 해당하는 문턱 전압을 가질 수 있다.
이상적인 경우, 복수의 상태들에 대응하는 문턱 전압 분포들은 서로 겹치지 않을 수 있다. 예를 들어, 메모리 셀들에 대한 프로그램 동작을 수행한 직후, 소거 상태에 해당하는 문턱 전압 분포(E), 제 1 프로그램 상태에 해당하는 문턱 전압 분포(P1), 제 2 프로그램 상태에 해당하는 문턱 전압 분포(P2) 및 제 3 프로그램 상태에 해당하는 문턱 전압 분포(P3)는 서로 겹치지 않을 수 있다.
리드 동작 시, 리드 전압들(R1, R2, R3)을 이용하여 메모리 셀들에 대한 리드 동작이 수행될 수 있다. 리드 전압(R1)은 소거 상태에 해당하는 메모리 셀들과 제 1 프로그램 상태에 해당하는 메모리 셀들을 구분하는 데 이용될 수 있고, 리드 전압(R2)은 제 1 프로그램 상태에 해당하는 메모리 셀들과 제 2 프로그램 상태에 해당하는 메모리 셀들을 구분하는 데 이용될 수 있으며, 리드 전압(R3)은 제 2 프로그램 상태에 해당하는 메모리 셀들과 제 3 프로그램 상태에 해당하는 메모리 셀들을 구분하는 데 이용될 수 있다.
도 3은 특성이 변경된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
메모리 셀들의 특성이 변경된 경우, 메모리 셀들의 문턱 전압 분포가 달라질 수 있다. 예를 들어, 도 2에 도시된 소거 상태에 해당하는 문턱 전압 분포(E)는 도 3에 도시된 문턱 전압 분포(E')로 변경될 수 있고, 도 2에 도시된 프로그램 상태들에 해당하는 문턱 전압 분포들(P1, P2, P3)은 도 3에 도시된 문턱 전압 분포들(P1', P2', P3')로 변경될 수 있다.
예를 들어, 메모리 셀들의 특성은, 프로그램/소거 사이클(program/erase cycle; P/E cycle) 및 리텐션 타임(retention time) 중 적어도 하나와 관련될 수 있다. 프로그램/소거 사이클은, 메모리 셀들에 대하여 수행된 프로그램 동작 및 소거 동작의 횟수를 의미할 수 있다. 리텐션 타임은, 메모리 셀들에 대한 프로그램 동작이 수행된 후부터 경과한 시간을 의미할 수 있다.
도 3을 참조하면, 소거 상태에 해당하는 문턱 전압 분포(E')와 프로그램 상태들에 해당하는 문턱 전압 분포들(P1', P2', P3')이 서로 중첩됨을 알 수 있다.
만약, 도 3에 도시된 바와 같이 메모리 셀들의 특성이 변경된 상태에서 리드 전압들(R1, R2, R3)을 이용하여 리드 동작이 수행되는 경우, 리드 데이터에 많은 오류 비트가 존재할 수 있다. 만약, 리드 데이터에 포함된 오류 비트의 수가 오류 정정 회로가 정정할 수 있는 최대 허용 오류 비트의 수를 초과하는 경우, 오류 정정 디코딩은 페일될 수 있다.
도 4는 랜덤 텔레그래프 노이즈(random telegraph noise; RTN)를 설명하기 위한 예시도이다.
도 4에는 소정의 프로그램 상태를 갖는 메모리 셀들의 문턱 전압 분포(PS)가 도시되었다.
리드 동작 시, 리드 전압보다 높은 문턱 전압을 갖는 메모리 셀들은 제 1 비트 값(예를 들어, '0')을 나타내고, 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 2 비트 값(예를 들어, '1')을 나타낼 수 있다.
리드 동작 시, 메모리 셀들에 전자가 트랩(trap)되거나 디트랩(de-trap)되면서 RTN이 발생할 수 있다. RTN은 메모리 셀들의 문턱 전압을 변화시키는 요인으로 작용할 수 있으며, RTN으로 인하여 메모리 셀들에 대한 리드 동작이 수행될 때마다 메모리 셀들의 문턱 전압이 다르게 검출될 수 있고, 따라서 메모리 셀들이 나타내는 비트 값이 달라질 수 있다. 예를 들어, 메모리 셀들에 대하여 동일한 리드 전압을 이용한 제 1 및 제 2 리드 동작이 수행된다고 가정할 때, 제 1 리드 동작 시에 제 1 비트 값을 나타내던 메모리 셀은 제 2 리드 동작 시에 제 2 비트 값을 나타낼 수 있고, 제 1 리드 동작 시에 제 2 비트 값을 나타내던 메모리 셀은 제 2 리드 동작 시에 제 1 비트 값을 나타낼 수 있다. 즉, 동일한 리드 전압을 이용한 복수의 리드 동작 시에, RTN으로 인하여 메모리 셀이 나타내는 비트 값이 반전될 수 있다. 이하, 제 1 리드 동작 시 제 1 비트 값을 나타냈으나 제 2 리드 동작 시 제 2 비트 값을 나타낸 메모리 셀을 제 1 반전 셀이라 하고, 제 1 리드 동작 시 제 2 비트 값을 나타냈으나 제 2 리드 동작 시 제 1 비트 값을 나타낸 메모리 셀을 제 2 반전 셀이라 한다.
특히, 리드 전압에 더 가까운 문턱 전압을 갖는 메모리 셀들일수록 RTN의 영향을 더 많이 받을 수 있으며, 따라서 리드 전압에 더 가까운 문턱 전압을 갖는 메모리 셀들일수록 비트 값의 반전이 발생할 가능성이 높다고 할 수 있다.
한편, 리드 전압이 문턱 전압 분포의 평균 문턱 전압(Vm)을 기준으로 좌측에 위치하는지 또는 우측에 위치하는지에 따라 제 1 반전 셀 및 제 2 반전 셀의 개수가 달라질 수 있다.
평균 문턱 전압(Vm)보다 낮은 리드 전압(Ra)을 이용하여 제 1 및 제 2 리드 동작이 수행된다고 가정하자. 이러한 경우, 리드 전압(Ra)과 동일한 문턱 전압을 갖는 메모리 셀들 중 제 1 반전 셀의 개수(402a)와 제 2 반전 셀의 개수(402b)는 동일하게 나타날 수 있다. 한편, 리드 전압(Ra)보다 높은 문턱 전압을 갖는 메모리 셀들 중 제 1 반전 셀의 개수(404a)는, 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들 중 제 2 반전 셀의 개수(406b)보다 많게 나타날 수 있다. 이는, RTN의 영향을 받는 메모리 셀들의 개수가 소정의 문턱 전압을 갖는 메모리 셀들의 개수에 비례하기 때문이다. 즉, 리드 전압(Ra)이 평균 문턱 전압(Vm)보다 낮은 경우, 리드 전압(Ra)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수가 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수에 비하여 더 많기 때문에, 제 1 반전 셀의 개수(404a)가 제 2 반전 셀의 개수(406b)보다 많게 나타날 수 있다.
결과적으로, 리드 전압(Ra)을 이용한 제 1 및 제 2 리드 동작 시에, 제 1 반전 셀의 총 개수(402a+404a)는 제 2 반전 셀의 총 개수(402b+406b)보다 많게 나타날 수 있다.
반대로, 평균 문턱 전압(Vm)보다 높은 리드 전압(Rb)을 이용하여 제 1 및 제 2 리드 동작이 수행된다고 가정하자. 리드 전압(Ra)을 이용한 경우와 동일한 원리로, 제 1 반전 셀의 총 개수(402c+406c)는 제 2 반전 셀의 총 개수(402d+404d)보다 많게 나타날 수 있다.
도 5는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 5를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트(1000)로부터 수신되는 요청에 따라, 프로그램 동작, 리드 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)의 동작을 제어하기 위하여, 호스트(1000)로부터 수신되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 내부 메모리(2160)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
중앙 처리 장치(2120)는, 데이터를 랜덤화(randomizing)하거나 랜덤화된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램 동작 시에 호스트(1000)로부터 수신된 데이터를 랜덤화하고, 랜덤화된 데이터가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 리드 동작 시에 메모리 장치(2200)로부터 수신되는 리드 데이터를 디랜덤화하고, 디랜덤화된 리드 데이터가 호스트(1000)에게 전송될 수 있도록 호스트 인터페이스(2110)를 제어할 수 있다.
중앙 처리 장치(2120)는, 커맨드 생성부(2120a), 반전 셀 개수 산출부(2120b) 및 리드 전압 결정부(2120c)를 포함할 수 있다.
커맨드 생성부(2120a)는, 메모리 장치(2200)가 타겟 메모리 셀들에 대한 리드 동작을 수행할 수 있도록 리드 커맨드를 생성하여 메모리 장치(2200)에게 전송할 수 있다. 커맨드 생성부(2120a)는, 메모리 장치(2200)가 제 1 리드 전압을 이용한 제 1 리드 동작을 수행할 수 있도록 제 1 리드 커맨드를 생성하여 메모리 장치(2200)에게 전송할 수 있다.
커맨드 생성부(2120a)는, 메모리 장치(2200)가 제 2 리드 전압을 이용한 제 2 리드 동작을 수행할 수 있도록 제 2 리드 커맨드를 생성하여 메모리 장치(2200)에게 전송할 수 있다. 여기서, 제 1 리드 전압과 제 2 리드 전압은 동일한 레벨의 전압일 수 있다. 즉, 메모리 장치(2200)는, 동일한 리드 전압을 이용한 리드 동작을 두 번 수행할 수 있다.
이하에서, 제 1 리드 동작은 소정의 리드 전압을 이용하여 타겟 메모리 셀들에 대하여 첫 번째로 수행되는 리드 동작을 의미하고, 제 2 리드 동작은 제 1 리드 동작에 이용된 리드 전압과 동일한 레벨의 리드 전압을 이용하여 타겟 메모리 셀들에 대하여 두 번째로 수행되는 리드 동작을 의미한다.
일 실시 예에서, 커맨드 생성부(2120a)는, 제 1 리드 커맨드에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우에 제 2 리드 커맨드를 생성하여 메모리 장치(2200)에게 전송할 수 있다.
반전 셀 개수 산출부(2120b)는, 제 1 리드 커맨드에 대응하는 제 1 리드 데이터 및 제 2 리드 커맨드에 대응하는 제 2 리드 데이터를 수신할 수 있다.
일 실시 예에서, 반전 셀 개수 산출부(2120b)는, 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우에 제 2 리드 데이터를 수신할 수 있다.
반전 셀 개수 산출부(2120b)는, 제 1 리드 데이터 및 제 2 리드 데이터를 비교하여 반전 셀들을 확인할 수 있다. 반전 셀들 각각은, 제 1 리드 데이터 및 제 2 리드 데이터에서 서로 다른 비트 값을 나타내는 메모리 셀일 수 있다. 반전 셀은, 제 1 반전 셀 및 제 2 반전 셀을 포함할 수 있다. 제 1 반전 셀은, 제 1 리드 데이터에서는 제 1 비트 값을 나타냈으나 제 2 리드 데이터에서는 제 2 비트 값을 나타낸 메모리 셀일 수 있다. 제 2 반전 셀은, 제 1 리드 데이터에서는 제 2 비트 값을 나타냈으나 제 2 리드 데이터에서는 제 1 비트 값을 나타낸 메모리 셀일 수 있다. 여기서, 제 1 비트 값은 '0'일 수 있고, 제 2 비트 값은 '1'일 수 있으나, 반대의 경우도 가능하다.
반전 셀 개수 산출부(2120b)는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수를 산출하고, 반전 셀 개수 정보를 리드 전압 결정부(2120c)에게 제공할 수 있다. 반전 셀 개수 정보는, 제 1 반전 셀들의 개수에 대한 정보와 제 2 반전 셀들의 개수에 대한 정보를 포함할 수 있다.
리드 전압 결정부(2120c)는, 반전 셀 개수 산출부(2120b)로부터 수신된 반전 셀 개수 정보를 기반으로, 리드 전압을 설정하거나 변경할 수 있다.
일 실시 예에서, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 많은 경우 제 1 리드 전압을 낮게 변경할 수 있다. 이 때, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수의 차이가 더 클수록 제 1 리드 전압을 더 낮게 변경할 수 있다. 즉, 리드 전압 결정부(2120c)는 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수의 차이에 비례하여 제 1 리드 전압의 변경 레벨을 증가시킬 수 있다. 실시 예에 따라, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수의 차이와 무관하게 제 1 리드 전압을 설정 값만큼 낮게 변경할 수도 있다.
일 실시 예에서, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 적은 경우 제 1 리드 전압을 높게 변경할 수 있다. 이 때, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수의 차이가 더 클수록 제 1 리드 전압을 더 높게 변경할 수 있다. 실시 예에 따라, 리드 전압 결정부(2120c)는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수의 차이와 무관하게 제 1 리드 전압을 설정 값만큼 높게 변경할 수도 있다.
리드 전압 결정부(2120c)는, 변경된 제 1 리드 전압에 대한 정보를 커맨드 생성부(2120a)에게 제공할 수 있다. 이에 따라, 커맨드 생성부(2120a)는, 변경된 제 1 리드 전압을 이용하여 타겟 메모리 셀들에 대한 제 1 리드 동작 및 제 2 리드 동작 중 적어도 하나의 리드 동작이 수행될 수 있도록 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 전공할 수 있다.
리드 전압 결정부(2120c)는, 변경된 제 1 리드 전압을 이용한 제 1 리드 동작에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 변경된 제 1 리드 전압을 타겟 메모리 셀들에 대한 최적 리드 전압으로 결정할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 호스트(1000)로부터 수신된 데이터는, 프로그램 동작이 완료될 때까지 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 수신된 리드 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
오류 정정 회로(2150)는, 프로그램 동작 시 오류 정정 인코딩을 수행할 수 있고, 리드 동작 시 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코딩 시, 경판정 디코딩(hard decision decoding) 및 연판정 디코딩(soft decision decoding) 중 적어도 하나가 수행될 수 있다. 예를 들어, 오류 정정 회로(2150)는, BCH(Bose, Chaudhri, Hocquenghem) 및 LDPC(Low Density Parity Check) 중 적어도 하나를 이용하여 오류 정정 디코딩을 수행할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 회로(2150)는 프로그램 데이터에 대하여 오류 정정 인코딩을 수행하고, 리드 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2150)는, 리드 데이터에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 리드 데이터에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2150)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 만약, 리드 데이터에 최대 허용 오류 비트의 수를 초과하는 오류 비트가 존재하는 경우라면, 오류 정정 디코딩은 페일(fail)될 수 있다.
오류 정정 회로(2150)는, 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는, 제 1 리드 데이터에 대한 오류 정정 디코딩이 패스되거나 페일되는 경우 이를 중앙 처리 장치(2120)에게 통지할 수 있다. 이에 따라, 중앙 처리 장치(2120)는, 제 1 리드 데이터에 대한 오류 정정 디코딩이 패스된 경우 디코딩된 코드워드를 호스트(1000)에게 전송할 수 있고, 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우 제 2 리드 동작이 수행될 수 있도록 메모리 장치(2200)를 제어할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)의 맵핑 테이블을 저장할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(601)에서, 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 제 1 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 메모리 장치에게 전송할 수 있다. 타겟 메모리 셀들은, 하나의 물리 페이지에 포함된 메모리 셀들일 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 제 1 리드 커맨드는, 제 1 리드 전압을 이용하여 제 1 리드 동작을 수행할 것을 지시하는 커맨드일 수 있다.
단계(603)에서, 메모리 컨트롤러는, 메모리 장치로부터 제 1 리드 동작에 대응하는 제 1 리드 데이터를 수신할 수 있다.
단계(605)에서, 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 제 2 리드 동작이 수행될 수 있도록 제 2 리드 커맨드를 생성하여 메모리 장치에게 전송할 수 있다. 제 2 리드 커맨드는, 제 1 리드 전압을 이용하여 제 2 리드 동작을 수행할 것을 지시하는 커맨드일 수 있다. 즉, 제 1 리드 동작과 제 2 리드 동작은 서로 동일한 리드 전압을 이용하여 수행될 수 있다.
단계(607)에서, 메모리 컨트롤러는, 메모리 장치로부터 제 2 리드 동작에 대응하는 제 2 리드 데이터를 수신할 수 있다.
단계(609)에서, 메모리 컨트롤러는, 제 1 리드 데이터와 제 2 리드 데이터를 비교하여 반전 셀들의 개수를 산출할 수 있다. 예를 들어, 메모리 컨트롤러는, 비트 값이 '0'에서 '1'로 변경된 제 1 반전 셀들의 개수와 비트 값이 '1'에서 '0'으로 변경된 제 2 반전 셀들의 개수를 산출할 수 있다.
단계(611)에서, 메모리 컨트롤러는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수를 기반으로 제 1 리드 전압을 변경할 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 많은 경우, 제 1 리드 전압을 낮출 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 적은 경우 제 1 리드 전압을 높일 수 있다. 즉, 반전 셀들의 개수를 기반으로 리드 전압의 변경 방향이 결정될 수 있다. 제 1 리드 전압이 변경되면, 단계(601)가 다시 수행될 수 있다. 만약, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수가 같다면, 단계(601)가 수행되지 않고 종료될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(701)에서, 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 제 1 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 메모리 장치에게 전송할 수 있다. 타겟 메모리 셀들은, 하나의 물리 페이지에 포함된 메모리 셀들일 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 제 1 리드 커맨드는, 제 1 리드 전압을 이용하여 제 1 리드 동작을 수행할 것을 지시하는 커맨드일 수 있다.
단계(703)에서, 메모리 컨트롤러는, 메모리 장치로부터 제 1 리드 동작에 대응하는 제 1 리드 데이터를 수신할 수 있다. 제 1 리드 데이터는, 코드워드에 대응하는 리드 데이터일 수 있다.
단계(705)에서, 메모리 컨트롤러는, 제 1 리드 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 메모리 컨트롤러는, 제 1 리드 데이터에 포함된 오류를 정정할 수 있는 경우 해당 오류를 정정하여 디코딩된 코드워드를 생성할 수 있다. 단계(705)에서, 오류 정정 디코딩이 패스되는 경우, 즉 디코딩된 코드워드가 생성되는 경우(Y) 단계(707)가 수행될 수 있다.
단계(707)에서, 메모리 컨트롤러는, 디코딩된 코드워드를 호스트에게 전송할 수 있다.
단계(709)에서, 메모리 컨트롤러는, 제 1 리드 전압을 타겟 메모리 셀들에 대응하는 최적 리드 전압으로 설정할 수 있다.
한편, 단계(705)의 판단 결과 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우(N) 단계(711)가 수행될 수 있다.
단계(711)에서, 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 제 2 리드 동작이 수행될 수 있도록 제 2 리드 커맨드를 생성하여 메모리 장치에게 전송할 수 있다. 제 2 리드 커맨드는, 제 1 리드 전압을 이용하여 제 2 리드 동작을 수행할 것을 지시하는 커맨드일 수 있다. 즉, 제 1 리드 동작과 제 2 리드 동작은 서로 동일한 리드 전압을 이용하여 수행될 수 있다.
단계(713)에서, 메모리 컨트롤러는, 메모리 장치로부터 제 2 리드 동작에 대응하는 제 2 리드 데이터를 수신할 수 있다.
단계(715)에서, 메모리 컨트롤러는, 제 1 리드 데이터와 제 2 리드 데이터를 비교하여 반전 셀들의 개수를 산출할 수 있다. 예를 들어, 메모리 컨트롤러는, 비트 값이 '0'에서 '1'로 변경된 제 1 반전 셀들의 개수와 비트 값이 '1'에서 '0'으로 변경된 제 2 반전 셀들의 개수를 산출할 수 있다.
단계(717)에서, 메모리 컨트롤러는, 제 1 반전 셀들의 개수와 제 2 반전 셀들의 개수를 기반으로 제 1 리드 전압을 변경할 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 많은 경우, 제 1 리드 전압을 낮출 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 적은 경우 제 1 리드 전압을 높일 수 있다. 제 1 리드 전압이 변경되면, 단계(701)가 다시 수행될 수 있다. 즉, 단계(701)에서, 메모리 컨트롤러는, 타겟 메모리 셀들에 대하여 변경된 제 1 리드 전압을 이용한 제 1 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 메모리 장치에게 전송할 수 있다.
도 8 및 도 9는 리드 전압에 따른 반전 셀들의 개수를 설명하기 위한 예시도이다.
도 8에는 소정의 프로그램 상태에 해당하는 메모리 셀들의 문턱 전압 분포(PS)와 리드 전압(Ra)을 이용한 두 번의 리드 동작에 대응하는 제 1 리드 데이터 및 제 2 리드 데이터가 도시되었다.
도 8을 참조하면, 비트 값이 '0'에서 '1'로 반전된 제 1 반전 셀들의 개수는 4개이고, 비트 값이 '1'에서 '0'으로 반전된 제 2 반전 셀들의 개수는 2개임을 알 수 있다. 즉, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 많음을 알 수 있다. 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 많다는 것은, 리드 전압(Ra)이 문턱 전압 분포(PS)의 평균 문턱 전압(Vm)을 기준으로 좌측에 위치한다는 것을 의미할 수 있다. 따라서, 리드 전압(Ra)에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 최적 리드 전압을 찾기 위한 리드 전압의 변경 방향은 좌측으로 결정될 수 있다.
도 9에는 소정의 프로그램 상태에 해당하는 메모리 셀들의 문턱 전압 분포(PS)와 리드 전압(Rb)을 이용한 두 번의 리드 동작에 대응하는 제 1 리드 데이터 및 제 2 리드 데이터가 도시되었다.
도 9를 참조하면, 비트 값이 '0'에서 '1'로 반전된 제 1 반전 셀들의 개수는 2개이고, 비트 값이 '1'에서 '0'으로 반전된 제 2 반전 셀들의 개수는 2개임을 알 수 있다. 즉, 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 적음을 알 수 있다. 제 1 반전 셀들의 개수가 제 2 반전 셀들의 개수보다 적다는 것은, 리드 전압(Rb)이 문턱 전압 분포(PS)의 평균 문턱 전압(Vm)을 기준으로 우측에 위치한다는 것을 의미할 수 있다. 따라서, 최적 리드 전압(Rb)에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 최적 리드 전압을 찾기 위한 리드 전압의 변경 방향은 우측으로 결정될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 10에 도시된 메모리 장치는 도 1 및 도 5에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 주변 회로들(peripheral circuits; 2220) 및 메모리 셀 어레이(memory cell array; 2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generator; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도 5에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 11은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 11에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
도 12는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 12에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 12에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 12에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 13은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m'개의 스트링들이 배열될 수 있다. 도 13에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 13의 제 1 메모리 블록(BLK1)은 도 12의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 14는 도 1 및 도 5에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 15는 도 1 및 도 5에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 16은 도 1 및 도 5에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 5에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 호스트
2000: 메모리 시스템
2100: 메모리 컨트롤러
2120: 중앙 처리 장치
2120a: 커맨드 생성부
2120b: 반전 셀 개수 산출부
2120c: 리드 전압 결정부
2150: 오류 정정 회로
2200: 메모리 장치

Claims (19)

  1. 타겟 메모리 셀들에 대하여 서로 동일한 제 1 리드 전압으로 제 1 및 제 2 리드 동작이 수행될 수 있도록 제 1 및 제 2 리드 커맨드를 생성하여 메모리 장치에게 출력하는 커맨드 생성부;
    상기 제 1 및 제 2 리드 커맨드에 응답하여 수신된 제 1 및 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 반전 셀 개수 산출부; 및
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 리드 전압 결정부
    를 포함하는 메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 많은 경우, 상기 제 1 리드 전압을 낮추는
    메모리 컨트롤러.
  3. 제 1 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 적은 경우, 상기 제 1 리드 전압을 높이는
    메모리 컨트롤러.
  4. 제 1 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수의 차이에 비례하여 상기 제 1 리드 전압의 변경 레벨을 증가시키는
    메모리 컨트롤러.
  5. 제 1 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 리드 전압을 설정 값만큼 변경하는
    메모리 컨트롤러.
  6. 타겟 메모리 셀들에 대하여 수행된 제 1 리드 동작에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행하는 오류 정정 디코더;
    상기 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 상기 제 1 리드 동작에 이용된 제 1 리드 전압과 동일한 레벨의 제 2 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대한 제 2 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 메모리 장치에게 출력하는 커맨드 생성부;
    상기 제 1 리드 데이터와 상기 리드 커맨드에 응답하여 수신된 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 반전 셀 개수 산출부; 및
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 리드 전압 결정부
    를 포함하는 메모리 컨트롤러.
  7. 제 6 항에 있어서, 상기 커맨드 생성부는,
    상기 변경된 제 1 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대한 제 1 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 상기 메모리 장치에게 출력하는
    메모리 컨트롤러.
  8. 제 7 항에 있어서,
    상기 오류 정정 디코더는, 상기 변경된 제 1 리드 전압을 이용한 상기 제 1 리드 동작에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행하고,
    상기 리드 전압 결정부는, 상기 변경된 제 1 리드 전압을 이용한 상기 제 1 리드 동작에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 상기 변경된 제 1 리드 전압을 상기 타겟 메모리 셀들에 대응하는 최적 리드 전압으로 결정하는
    메모리 컨트롤러.
  9. 제 6 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 많은 경우, 상기 제 1 리드 전압을 낮추는
    메모리 컨트롤러.
  10. 제 6 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 적은 경우, 상기 제 1 리드 전압을 높이는
    메모리 컨트롤러.
  11. 제 6 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수의 차이에 비례하여 상기 제 1 리드 전압의 변경 레벨을 증가시키는
    메모리 컨트롤러.
  12. 제 6 항에 있어서, 상기 리드 전압 결정부는,
    상기 제 1 리드 전압을 설정 값만큼 변경하는
    메모리 컨트롤러.
  13. 타겟 메모리 셀들에 대하여 수행된 제 1 리드 동작에 대응하는 제 1 리드 데이터를 수신하는 단계;
    상기 제 1 리드 동작에 이용된 제 1 리드 전압과 동일한 레벨의 제 2 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대하여 수행된 제 2 리드 동작에 대응하는 제 2 리드 데이터를 수신하는 단계;
    상기 제 1 및 제 2 리드 데이터를 서로 비교하여, 제 1 비트 값에서 제 2 비트 값으로 반전된 제 1 반전 셀들의 개수와 상기 제 2 비트 값에서 상기 제 1 비트 값으로 반전된 제 2 반전 셀들의 개수를 산출하는 단계; 및
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수에 따라, 상기 제 1 리드 전압을 변경하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행하는 단계를 더 포함하고,
    상기 제 2 리드 데이터를 수신하는 단계는, 상기 제 1 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우 상기 제 2 리드 데이터를 수신하는 단계를 포함하는
    메모리 컨트롤러의 동작 방법.
  15. 제 13 항에 있어서,
    상기 변경된 제 1 리드 전압을 이용하여 상기 타겟 메모리 셀들에 대하여 수행된 제 1 리드 동작에 대응하는 제 1 리드 데이터를 수신하는 단계;
    상기 변경된 제 1 리드 전압에 대응하는 제 1 리드 데이터에 대한 오류 정정 디코딩을 수행하는 단계; 및
    상기 오류 정정 디코딩이 패스되는 경우, 상기 변경된 제 1 리드 전압을 상기 타겟 메모리 셀들에 대응하는 최적 리드 전압으로 결정하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  16. 제 12 항에 있어서, 상기 제 1 리드 전압을 변경하는 단계는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 많은 경우, 상기 제 1 리드 전압을 낮추는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제 12 항에 있어서, 상기 제 1 리드 전압을 변경하는 단계는,
    상기 제 1 반전 셀들의 개수가 상기 제 2 반전 셀들의 개수보다 적은 경우, 상기 제 1 리드 전압을 높이는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  18. 제 12 항에 있어서, 상기 제 1 리드 전압을 변경하는 단계는,
    상기 제 1 반전 셀들의 개수와 상기 제 2 반전 셀들의 개수의 차이에 비례하여 상기 제 1 리드 전압의 변경 레벨을 증가시키는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제 12 항에 있어서, 상기 제 1 리드 전압을 변경하는 단계는,
    상기 제 1 리드 전압을 설정 값만큼 변경하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
KR1020190051786A 2019-05-02 2019-05-02 메모리 컨트롤러 및 이의 동작 방법 KR20200127516A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190051786A KR20200127516A (ko) 2019-05-02 2019-05-02 메모리 컨트롤러 및 이의 동작 방법
US16/673,646 US10930356B2 (en) 2019-05-02 2019-11-04 Memory controller and method of operating the same
CN201911170720.1A CN111883198A (zh) 2019-05-02 2019-11-26 存储器控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190051786A KR20200127516A (ko) 2019-05-02 2019-05-02 메모리 컨트롤러 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200127516A true KR20200127516A (ko) 2020-11-11

Family

ID=73017339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190051786A KR20200127516A (ko) 2019-05-02 2019-05-02 메모리 컨트롤러 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US10930356B2 (ko)
KR (1) KR20200127516A (ko)
CN (1) CN111883198A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11663074B1 (en) * 2021-11-17 2023-05-30 Macronix International Co., Ltd. Determining read voltages for memory systems

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116132A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
KR100857252B1 (ko) * 2007-12-27 2008-09-05 (주)인디링스 마모도를 비트 수준에서 평준화하는 플래시 메모리 장치 및플래시 메모리 프로그래밍 방법
KR101586046B1 (ko) 2009-05-26 2016-01-18 삼성전자주식회사 저장 장치 및 그것의 읽기 방법
KR101200125B1 (ko) 2010-12-20 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US8693258B2 (en) * 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8681569B2 (en) * 2012-02-22 2014-03-25 Silicon Motion, Inc. Method for reading data stored in a flash memory according to a threshold voltage distribution and memory controller and system thereof
US9036417B2 (en) * 2012-09-06 2015-05-19 Sandisk Technologies Inc. On chip dynamic read level scan and error detection for nonvolatile storage
CN103811070B (zh) * 2012-11-15 2016-11-02 北京兆易创新科技股份有限公司 一种高可靠性NAND Flash的读取方法及其***
US8924824B1 (en) * 2013-03-12 2014-12-30 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US9471486B2 (en) * 2014-07-07 2016-10-18 Sandisk Technologies Llc Reducing disturbances in memory cells
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR20180025357A (ko) * 2016-08-29 2018-03-09 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
KR102353363B1 (ko) * 2017-08-14 2022-01-20 에스케이하이닉스 주식회사 메모리 시스템의 동작 방법
US10878920B2 (en) * 2018-03-21 2020-12-29 SK Hynix Inc. Memory controller and memory system having the same
KR20200014135A (ko) * 2018-07-31 2020-02-10 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
TWI725368B (zh) * 2018-12-25 2021-04-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
TWI691962B (zh) * 2019-01-23 2020-04-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元與記憶體儲存裝置

Also Published As

Publication number Publication date
US20200350023A1 (en) 2020-11-05
CN111883198A (zh) 2020-11-03
US10930356B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
US10930358B2 (en) Memory system and method of operating the same
KR102384959B1 (ko) 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
CN110299176B (zh) 存储器控制器及具有该存储器控制器的存储器***
KR102520540B1 (ko) 메모리 장치 및 이의 동작 방법
US10790034B2 (en) Memory device generating status signal, memory system including the memory device, and method of operating memory device
US10985780B2 (en) Error correction circuit, and memory controller having the error correction circuit and memory system having the memory controller
KR102567373B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR102578188B1 (ko) 메모리 컨트롤러 및 이의 동작 방법
TW201911320A (zh) 記憶體裝置及其操作方法
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
US11270766B2 (en) Memory system and method of operating the same
KR20190051570A (ko) 메모리 시스템 및 그것의 동작 방법
KR20190114525A (ko) 메모리 장치 및 그것의 동작 방법
KR20200139044A (ko) 메모리 컨트롤러 및 이의 동작 방법
US20200042245A1 (en) Memory system, memory controller, and operating method thereof
KR20190018324A (ko) 메모리 시스템의 동작 방법
US10930356B2 (en) Memory controller and method of operating the same
KR20210055376A (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
CN110858501B (zh) 存储器***以及存储器***的操作方法
KR102684106B1 (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR20150056203A (ko) 반도체 장치 및 이의 동작 방법
US11137917B2 (en) Memory controller, memory system having the memory controller, and operating method of the memory controller
US11526288B2 (en) Memory system including a plurality of memory blocks
KR20200050731A (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal