KR20200119572A - Gate driving circuit for cell balancing circuit - Google Patents

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Abstract

The present invention relates to a gate driving circuit for a cell balancing circuit. The gate driving circuit includes: a plurality of PMOS driving units for individually driving a plurality of PMOS switches provided in the cell balancing circuit; and a plurality of NMOS driving units for individually driving a plurality of NMOS switches provided in the cell balancing circuit. At least one of the PMOS driving unit group including the plurality of PMOS driving units and the NMOS driving unit group including the NMOS driving units is configured as a single chip, thereby reducing product cost and improving integration.

Description

셀 밸런싱 회로용 게이트 구동회로{GATE DRIVING CIRCUIT FOR CELL BALANCING CIRCUIT}Gate driving circuit for cell balancing circuit {GATE DRIVING CIRCUIT FOR CELL BALANCING CIRCUIT}

본 발명은 게이트 구동회로에 관한 것으로서, 더욱 상세하게는 셀 밸런싱 회로에 구비된 복수의 반도체 스위치들을 구동하기 위한 게이트 구동회로에 관한 것이다.The present invention relates to a gate driving circuit, and more particularly, to a gate driving circuit for driving a plurality of semiconductor switches provided in a cell balancing circuit.

전기 자동차 또는 전기 선박 등과 같이 여러 배터리 셀을 직렬로 연결해서 사용하는 배터리 관리 시스템(Battery Management System, BMS)의 경우, 전체 배터리 셀의 사용 가능한 용량은 가장 낮은 용량을 가진 배터리 셀로 제한된다. 그래서 사용 가능 용량을 최대화시키기 위하여 각 셀의 전압을 같도록 맞춰주는 셀 밸런싱(cell balancing) 기술이 필요하다.In the case of a battery management system (BMS) in which several battery cells are connected in series, such as an electric vehicle or an electric ship, the usable capacity of all battery cells is limited to the battery cells with the lowest capacity. So, in order to maximize the usable capacity, a cell balancing technique is needed to make the voltage of each cell equal.

이러한 셀 밸런싱 기술은 수동 밸런싱(passive balancing) 방식과 능동 밸런싱(active balancing) 방식으로 분류될 수 있다. 수동 밸런싱 방식은 다른 셀보다 높은 전압을 갖는 셀을 저항 소자로 방전하여 소비시킴으로써 셀 간 전압 편차를 없애주는 기술이며, 능동 밸런싱 방식은 상대적으로 높은 전압의 셀로부터 상대적으로 낮은 전압의 셀로 에너지를 전달하여 셀 간 전압 편차를 없애주는 기술이다.Such cell balancing technology can be classified into a passive balancing method and an active balancing method. The passive balancing method is a technology that eliminates the voltage deviation between cells by discharging and consuming a cell with a higher voltage than other cells with a resistance element, and the active balancing method transfers energy from a cell with a relatively high voltage to a cell with a relatively low voltage. This is a technology that eliminates voltage deviation between cells.

도 1은 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로를 나타내는 도면이다. 도 1에 도시된 바와 같이, 능동 셀 밸런싱 회로(10)는 직렬로 연결된 복수의 셀들(11, Vcell1, Vcell2, Vcell3, Vcell4), 각각의 셀(11)에 병렬로 연결되어 형성되는 루프(L), 각각의 루프(L) 상에 설치되는 트랜지스터 스위치(13, 15), 2개의 셀이 형성하는 병렬 루프의 공통 지로 상에 공통으로 연결된 로컬 권선(17)을 포함한다. 상기 트랜지스터 스위치는 PMOS 스위치(13)와 NMOS 스위치(15)로 구성될 수 있다.1 is a diagram showing an active cell balancing circuit using a multiple winding transformer. As shown in FIG. 1, the active cell balancing circuit 10 is formed by being connected in parallel to a plurality of cells 11, V cell1 , V cell2 , V cell3 , V cell4 connected in series, and each cell 11 A loop (L), transistor switches (13, 15) installed on each loop (L), and a local winding (17) commonly connected on a common branch of a parallel loop formed by two cells. The transistor switch may include a PMOS switch 13 and an NMOS switch 15.

능동 셀 밸런싱 회로(10)는 임의의 배터리 셀에 저장된 에너지를 다중 권선 변압기에 저장하여 목표로 하는 배터리 셀에 직접적으로 에너지를 전달하므로 셀 밸런싱 기능을 빠르게 수행할 수 있다. 또한, 능동 셀 밸런싱 회로(10)는 각각의 셀에 병렬로 연결된 PMOS/NMOS 스위치들(13, 15)을 개별적으로 구동하여 셀 밸런싱 기능을 수행할 수 있다. 이러한 셀 밸런싱 기능을 수행하기 위해, 능동 셀 밸런싱 회로(10)의 PMOS/NMOS 스위치들(13, 15)을 구동하기 위한 게이트 구동회로가 필요하다.The active cell balancing circuit 10 stores energy stored in an arbitrary battery cell in a multi-winding transformer and directly transfers energy to a target battery cell, so that the cell balancing function can be quickly performed. In addition, the active cell balancing circuit 10 may perform a cell balancing function by individually driving PMOS/NMOS switches 13 and 15 connected in parallel to each cell. In order to perform this cell balancing function, a gate driving circuit for driving the PMOS/NMOS switches 13 and 15 of the active cell balancing circuit 10 is required.

도 2는 종래 기술에 따른 셀 밸런싱 회로용 게이트 구동회로를 나타내는 도면이다. 도 2에 도시된 바와 같이, 기존의 게이트 구동회로(20)는 능동 셀 밸런싱 회로(10)의 PMOS 스위치(13)를 구동하기 위한 제1 포토커플러(photo-coupler, 21)와 NMOS 스위치(15)를 구동하기 위한 제2 포토커플러(23)를 포함한다. 상기 제1 포토커플러(21)의 일 예로 TLP 2748 포토커플러가 사용될 수 있고, 제2 포토커플러(23)의 일 예로 TLP 2745 포토커플러가 사용될 수 있다.2 is a view showing a gate driving circuit for a cell balancing circuit according to the prior art. As shown in FIG. 2, the conventional gate driving circuit 20 includes a first photo-coupler 21 and an NMOS switch 15 for driving the PMOS switch 13 of the active cell balancing circuit 10. ) And a second photocoupler 23 for driving. An example of the first photocoupler 21 may be a TLP 2748 photocoupler, and an example of the second photocoupler 23 may be a TLP 2745 photocoupler.

제1 포토커플러(21)의 VHI(HIgh Voltage) 단은 PMOS 스위치(13, MP)의 소스(source) 노드 전압인 Vi에 연결될 수 있고, 제1 포토커플러(21)의 VLO(Low Voltage) 단은 PMOS 스위치(13)의 드레인(drain) 노드 전압인 Vi+1에 연결될 수 있다. 그리고, 제2 포토커플러(23)의 VHI 단은 NMOS 스위치(15, MN)의 드레인 노드 전압인 Vi+1에 연결될 수 있고, 제2 포토커플러(23)의 VLO 단은 NMOS 스위치(15)의 소스 노드 전압인 Vi+2에 연결될 수 있다.The VHI (HIgh Voltage) terminal of the first photocoupler 21 may be connected to a source node voltage V i of the PMOS switch 13, MP, and the VLO (Low Voltage) of the first photocoupler 21 The terminal may be connected to V i+1 , which is a drain node voltage of the PMOS switch 13. In addition, the VHI terminal of the second photocoupler 23 may be connected to the drain node voltage V i+1 of the NMOS switch 15 and MN, and the VLO terminal of the second photocoupler 23 is the NMOS switch 15 It can be connected to the source node voltage of V i+2 .

그런데, 기존의 게이트 구동회로(20)는 능동 셀 밸런싱 회로(10)에 포함된 PMOS 스위치들(13)의 개수에 해당하는 복수의 TLP 2748 포토커플러들(21)이 필요하고, 상기 능동 셀 밸런싱 회로(10)에 포함된 NMOS 스위치들(15)의 개수에 해당하는 TLP 2745 포토커플러들(23)이 필요하므로 해당 제품의 원가가 증가하고 집적도가 떨어지는 문제가 있다. 또한, TLP 2745와 TLP 2748 등의 포토커플러는 GaAlAs LED(Light Emitting Diode) 공정을 사용하기 때문에 이용하기가 쉽지 않은 문제가 있다. 따라서, 이러한 문제들을 해결하기 위한 새로운 게이트 구동회로가 필요하다.However, the existing gate driving circuit 20 requires a plurality of TLP 2748 photocouplers 21 corresponding to the number of PMOS switches 13 included in the active cell balancing circuit 10, and the active cell balancing Since TLP 2745 photocouplers 23 corresponding to the number of NMOS switches 15 included in the circuit 10 are required, the cost of the corresponding product increases and the degree of integration decreases. In addition, photocouplers such as TLP 2745 and TLP 2748 are difficult to use because they use a GaAlAs LED (Light Emitting Diode) process. Therefore, there is a need for a new gate driving circuit to solve these problems.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들이 하나의 칩으로 구성된 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.It is an object of the present invention to solve the above and other problems. Another object is that a plurality of PMOS driving units for driving a plurality of PMOS switches included in the cell balancing circuit and a plurality of NMOS driving units for driving a plurality of NMOS switches included in the cell balancing circuit are composed of a single chip. It is to provide a gate driving circuit for a cell balancing circuit.

또 다른 목적은 고 전압 소자가 지원되는 반도체 공정을 기반으로 설계된 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.Another object is to provide a gate driving circuit for a cell balancing circuit including PMOS driving units and NMOS driving units designed based on a semiconductor process supporting a high voltage device.

또 다른 목적은 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간(switching time)을 개선하는 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.Still another object is to provide a gate driving circuit for a cell balancing circuit including PMOS driving units and NMOS driving units for improving switching time of semiconductor switches included in the cell balancing circuit.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 전자회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들; 및 상기 전자회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들을 포함하되, 상기 복수의 PMOS 구동 유닛들을 포함하는 PMOS 구동 유닛 그룹과 상기 복수의 NMOS 구동 유닛들을 포함하는 NMOS 구동 유닛 그룹 중 적어도 하나는, 단일 칩(single chip)으로 구성되는 것을 특징으로 하는 게이트 구동회로를 제공한다. 여기서, 상기 전자회로는 셀 밸런싱 회로임을 특징으로 한다.According to an aspect of the present invention to achieve the above or other object, a plurality of PMOS driving units for individually driving a plurality of PMOS switches provided in an electronic circuit; And a plurality of NMOS driving units for individually driving a plurality of NMOS switches provided in the electronic circuit, the PMOS driving unit group including the plurality of PMOS driving units and the NMOS including the plurality of NMOS driving units. At least one of the driving unit groups provides a gate driving circuit, characterized in that it is formed of a single chip. Here, the electronic circuit is characterized in that it is a cell balancing circuit.

좀 더 바람직하게는, 상기 복수의 PMOS 및 NMOS 구동 유닛들은, 단일 칩 상에서 번갈아 가며 배치되는 것을 특징으로 한다. 상기 복수의 PMOS 및 NMOS 구동 유닛들은, 고 전압 소자가 지원되는 반도체 공정을 이용하여 제조되는 것을 특징으로 한다. 또한, 상기 복수의 PMOS 구동 유닛들의 개수는 복수의 PMOS 스위치들의 개수에 대응하고, 상기 복수의 NMOS 구동 유닛들의 개수는 복수의 NMOS 스위치들의 개수에 대응하는 것을 특징으로 한다. More preferably, the plurality of PMOS and NMOS driving units are alternately disposed on a single chip. The plurality of PMOS and NMOS driving units are manufactured using a semiconductor process supporting a high voltage device. In addition, the number of the plurality of PMOS driving units corresponds to the number of the plurality of PMOS switches, and the number of the plurality of NMOS driving units corresponds to the number of the plurality of NMOS switches.

좀 더 바람직하게는, 각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 PMOS 구동 유닛에 대응하는 PMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 PMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 인버터부, 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 PMOS 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 PMOS 스위치를 구동하기 위한 구동전압을 상기 PMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 한다.More preferably, each PMOS driving unit turns on/on the operation of the PMOS switch using a source voltage and a drain voltage of a PMOS switch corresponding to the PMOS driving unit according to a switch enable signal input from the switching control unit. It is characterized by turning off. In addition, each PMOS driving unit includes an inverter unit that inverts and outputs a switch enable signal input from a switching control unit, a differential pair circuit unit that generates a differential output signal based on a differential input signal, and a differential output voltage of the differential pair circuit unit. A cross-coupled circuit unit that increases to a predetermined voltage, a voltage drop prevention unit that prevents the drain voltage of the PMOS transistors provided in the cross-coupled circuit unit from falling below a predetermined voltage, and a driving voltage for driving the PMOS switch, the PMOS It characterized in that it comprises a voltage level converter for converting the source voltage and the drain voltage of the switch.

좀 더 바람직하게는, 각각의 PMOS 구동 유닛은, PMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, PMOS 스위치의 소스 전압과 PMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 한다. More preferably, each PMOS driving unit is characterized in that it further includes a buffer unit for increasing a driving current for driving the PMOS switch. In addition, each PMOS driving unit is characterized in that it further comprises a Zener diode for maintaining a constant voltage difference between the source voltage of the PMOS switch and the drain voltage of the PMOS switch. In addition, each PMOS driving unit is characterized in that it further includes a switching time improving unit for rapidly increasing the differential output voltage of the differential pair circuit unit to a predetermined voltage by using a plurality of PMOS transistors having a large transistor size.

좀 더 바람직하게는, 각각의 NMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 NMOS 구동 유닛에 대응하는 NMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 NMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 제1 인버터부, 상기 제1 인버터부의 출력 신호를 반전하여 출력하는 제2 인버터부, 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 PMOS 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 NMOS 스위치를 구동하기 위한 구동전압을 상기 NMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 한다. More preferably, each NMOS driving unit turns on/on the operation of the NMOS switch using a source voltage and a drain voltage of an NMOS switch corresponding to the NMOS driving unit according to a switch enable signal input from the switching control unit. It is characterized by turning off. In addition, each NMOS driving unit includes a first inverter unit that inverts and outputs a switch enable signal input from the switching control unit, a second inverter unit that inverts and outputs an output signal of the first inverter unit, and a differential input signal. A differential pair circuit portion generating a differential output signal, a cross-coupled circuit portion for raising the differential output voltage of the differential pair circuit portion to a predetermined voltage, and the drain voltage of the PMOS transistors provided in the cross-coupled circuit portion falling below a predetermined voltage. And a voltage drop preventing unit for preventing and converting a driving voltage for driving the NMOS switch into a source voltage and a drain voltage of the NMOS switch.

좀 더 바람직하게는, 각각의 NMOS 구동 유닛은, NMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, NMOS 스위치의 소스 전압과 NMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 한다.More preferably, each NMOS driving unit is characterized in that it further comprises a buffer unit for increasing a driving current for driving the NMOS switch. In addition, each NMOS driving unit is characterized in that it further includes a Zener diode for maintaining a constant voltage difference between the source voltage of the NMOS switch and the drain voltage of the NMOS switch. In addition, each NMOS driving unit is characterized in that it further includes a switching time improving unit for rapidly increasing the differential output voltage of the differential pair circuit unit to a predetermined voltage by using a plurality of PMOS transistors having a large transistor size.

본 발명의 실시 예들에 따른 셀 밸런싱 회로용 게이트 구동회로의 효과에 대해 설명하면 다음과 같다.The effect of the gate driving circuit for a cell balancing circuit according to embodiments of the present invention will be described as follows.

본 발명의 실시 예들 중 적어도 하나에 의하면, 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들을 하나의 칩 형태로 구성하여 제품 원가를 감소하고 집적도를 향상시킬 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, a plurality of PMOS driving units for driving a plurality of PMOS switches included in the cell balancing circuit and a plurality of NMOS driving for driving a plurality of NMOS switches included in the cell balancing circuit There is an advantage in that the unit can be configured in a single chip form to reduce product cost and improve integration.

본 발명의 실시 예들 중 적어도 하나에 의하면, 각각의 PMOS 구동 유닛과 NMOS 구동 유닛에 트랜지스터 사이즈가 큰 PMOS 트랜지스터들을 추가함으로써, 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간(switching time)을 개선할 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, it is possible to improve the switching time of semiconductor switches included in the cell balancing circuit by adding PMOS transistors having a large transistor size to each of the PMOS driving units and the NMOS driving units. There is an advantage that there is.

다만, 본 발명의 실시 예들에 따른 셀 밸런싱 회로용 게이트 구동회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.However, the effects that can be achieved by the gate driving circuit for a cell balancing circuit according to the embodiments of the present invention are not limited to those mentioned above, and other effects not mentioned are the technical fields to which the present invention belongs from the following description. It will be able to be clearly understood by those of ordinary skill.

도 1은 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로를 나타내는 도면;
도 2는 종래 기술에 따른 셀 밸런싱 회로용 게이트 구동회로를 나타내는 도면;
도 3은 본 발명의 일 실시 예에 따른 셀 밸런싱 회로용 게이트 구동회로의 구성 블록도;
도 4는 본 발명의 일 실시 예에 따른 PMOS 구동 유닛의 회로 구성도;
도 5는 본 발명의 일 실시 예에 따른 NMOS 구동 유닛의 회로 구성도;
도 6 및 도 7은 도 4의 PMOS 구동 유닛과 도 5의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면;
도 8은 본 발명의 다른 실시 예에 따른 PMOS 구동 유닛의 회로 구성도;
도 9는 PMOS/NMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도;
도 10은 본 발명의 다른 실시 예에 따른 NMOS 구동 유닛의 회로 구성도;
도 11 및 도 12는 도 8의 PMOS 구동 유닛과 도 10의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면.1 is a diagram showing an active cell balancing circuit using a multiple winding transformer;
2 is a diagram showing a gate driving circuit for a cell balancing circuit according to the prior art;
3 is a block diagram of a gate driving circuit for a cell balancing circuit according to an embodiment of the present invention;
4 is a circuit diagram of a PMOS driving unit according to an embodiment of the present invention;
5 is a circuit diagram of an NMOS driving unit according to an embodiment of the present invention;
6 and 7 are diagrams showing simulation results of the performance of the PMOS driving unit of FIG. 4 and the NMOS driving unit of FIG. 5;
8 is a circuit diagram of a PMOS driving unit according to another embodiment of the present invention;
9 is a circuit configuration diagram of a mode switching unit added to the PMOS/NMOS driving unit;
10 is a circuit diagram of an NMOS driving unit according to another embodiment of the present invention;
11 and 12 are diagrams showing simulation results of the performance of the PMOS driving unit of FIG. 8 and the NMOS driving unit of FIG. 10.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.Hereinafter, exemplary embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but identical or similar elements are denoted by the same reference numerals regardless of reference numerals, and redundant descriptions thereof will be omitted. The suffixes "module" and "unit" for components used in the following description are given or used interchangeably in consideration of only the ease of preparation of the specification, and do not have meanings or roles that are distinguished from each other by themselves.

또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In addition, in describing the embodiments disclosed in the present specification, when it is determined that a detailed description of related known technologies may obscure the subject matter of the embodiments disclosed in the present specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are for easy understanding of the embodiments disclosed in the present specification, and the technical idea disclosed in the present specification is not limited by the accompanying drawings, and all modifications included in the spirit and scope of the present invention It should be understood to include equivalents or substitutes.

본 발명은 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 상기 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들이 하나의 칩으로 구성된 셀 밸런싱 회로용 게이트 구동회로를 제안한다. 또한, 본 발명은 고전압 소자가 지원되는 BCD 공정 기반으로 설계된 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제안한다. 또한, 본 발명은 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간을 개선하는 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제안한다.In the present invention, a plurality of PMOS driving units for driving a plurality of PMOS switches included in a cell balancing circuit and a plurality of NMOS driving units for driving a plurality of NMOS switches included in the cell balancing circuit are configured as a single chip. A gate driving circuit for a cell balancing circuit is proposed. In addition, the present invention proposes a gate driving circuit for a cell balancing circuit including PMOS driving units and NMOS driving units designed based on a BCD process supporting a high voltage device. In addition, the present invention proposes a gate driving circuit for a cell balancing circuit including PMOS driving units and NMOS driving units that improve the switching time of semiconductor switches included in the cell balancing circuit.

이하, 본 명세서에서는, 설명의 편의상, 12개의 배터리 셀이 직렬로 연결되는 BMS 시스템에서 능동 셀 밸런싱 기능을 수행하는 것을 예시하여 설명하도록 한다. 따라서, 본 명세서에서 설명하는 셀 밸런싱 회로는, 12개의 배터리 셀에 각각 병렬로 연결되는 6개의 PMOS 스위치와 6개의 NMOS 스위치를 포함하는 것을 예시하여 설명하도록 한다. 또한, 게이트 구동회로는 셀 밸런싱 회로의 PMOS 스위치들을 구동하기 위한 6개의 PMOS 구동 유닛들과 상기 셀 밸런싱 회로의 NMOS 스위치들을 구동하기 위한 6개의 NMOS 구동 유닛들을 포함하는 것을 예시하여 설명하도록 한다.Hereinafter, in the present specification, for convenience of description, an example of performing an active cell balancing function in a BMS system in which 12 battery cells are connected in series will be described. Accordingly, the cell balancing circuit described herein will be described by exemplifying that it includes 6 PMOS switches and 6 NMOS switches respectively connected in parallel to 12 battery cells. In addition, the gate driving circuit will be described by exemplifying that it includes 6 PMOS driving units for driving PMOS switches of the cell balancing circuit and 6 NMOS driving units for driving the NMOS switches of the cell balancing circuit.

이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 일 실시 예에 따른 셀 밸런싱 회로용 게이트 구동회로의 구성 블록도이다.3 is a block diagram of a gate driving circuit for a cell balancing circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명에 따른 셀 밸런싱 회로용 게이트 구동회로(100)는 셀 밸런싱 회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들(110)을 포함하는 PMOS 구동 유닛 그룹과, 상기 셀 밸런싱 회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들(120)을 포함하는 NMOS 구동 유닛 그룹으로 구성될 수 있다. 여기서, 복수의 PMOS 구동 유닛들(110)의 개수는 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들의 개수에 대응하고, 복수의 NMOS 구동 유닛들(120)의 개수는 셀 밸런싱 회로에 포함된 NMOS 스위치들의 개수에 대응한다.Referring to FIG. 3, the gate driving circuit 100 for a cell balancing circuit according to the present invention includes a plurality of PMOS driving units 110 for individually driving a plurality of PMOS switches provided in the cell balancing circuit. It may be composed of a driving unit group and an NMOS driving unit group including a plurality of NMOS driving units 120 for separately driving a plurality of NMOS switches provided in the cell balancing circuit. Here, the number of the plurality of PMOS driving units 110 corresponds to the number of the plurality of PMOS switches included in the cell balancing circuit, and the number of the plurality of NMOS driving units 120 is the NMOS switch included in the cell balancing circuit. Corresponds to the number of

이러한 셀 밸런싱 회로용 게이트 구동회로(100, 이하 설명의 편의상, '게이트 구동회로'라 칭함)는 고 전압 소자가 지원되는 BCD(Bipolar-CMOS-DMOS) 공정을 기반으로 설계되어 하나의 칩(one chip) 형태로 구성될 수 있다. 도면에 도시된 바와 같이, 상기 게이트 구동회로(100)를 구성하는 PMOS 구동 유닛들(110)과 NMOS 구동 유닛들(120)은 순차적으로 번갈아 가며 위치할 수 있다. 한편, 다른 실시 예로, 하나의 단일 칩 상에 복수의 PMOS 구동 유닛들(110)을 순차적으로 배치하고, 그 다음에 연속으로 복수의 NMOS 구동 유닛들(120)을 순차적으로 배치할 수 있다. 또 다른 실시 예로, 복수의 PMOS 구동 유닛들(110)을 별개의 단일 칩 형태로 구성할 수 있고, 복수의 NMOS 구동 유닛들(120)을 별개의 단일 칩 형태로 구성할 수 있다.The cell balancing circuit gate driving circuit 100 (referred to as a'gate driving circuit' for convenience of description below) is designed based on a bipolar-CMOS-DMOS (BCD) process that supports high voltage devices, chip) form. As shown in the drawing, PMOS driving units 110 and NMOS driving units 120 constituting the gate driving circuit 100 may be alternately positioned in sequence. Meanwhile, in another embodiment, a plurality of PMOS driving units 110 may be sequentially disposed on one single chip, and then a plurality of NMOS driving units 120 may be sequentially disposed in succession. As another example, a plurality of PMOS driving units 110 may be configured in a separate single chip form, and a plurality of NMOS driving units 120 may be configured in a separate single chip form.

PMOS 구동 유닛들(110)의 제1 입력 단은 스위치 Enable 신호들(S1_EN, S3_EN, S5_EN, S7_EN, S9_EN, S11_EN)의 출력 노드들에 각각 연결될 수 있고, 제2 입력 단은 PWR_ON 신호의 출력 노드에 연결될 수 있고, 제3 입력 단은 VDD 신호의 출력 노드에 연결될 수 있고, 제4 입력 단은 VSS 신호의 출력 노드에 연결될 수 있다.The first input terminal of the PMOS driving units 110 may be respectively connected to the output nodes of switch enable signals S1_EN, S3_EN, S5_EN, S7_EN, S9_EN, S11_EN, and the second input terminal is an output node of the PWR_ON signal. And the third input terminal may be connected to the output node of the VDD signal, and the fourth input terminal may be connected to the output node of the VSS signal.

PMOS 구동 유닛들(110)의 제1 출력 단은 PMOS 스위치들의 게이트 노드(gate node)에 각각 연결되어, 상기 PMOS 스위치들을 구동하기 위한 복수의 구동 신호들(S1, S3, S5, S7, S9, S11)을 출력할 수 있다. PMOS 구동 유닛들(110)의 제2 출력 단은 PMOS 스위치들의 소스 노드(source node)에 각각 연결되어, VHI 전압 신호를 출력할 수 있다. PMOS 구동 유닛들(110)의 제3 출력 단은 PMOS 스위치들의 드레인 노드(drain node)에 각각 연결되어, VLO 전압 신호를 출력할 수 있다.The first output terminals of the PMOS driving units 110 are connected to the gate nodes of the PMOS switches, respectively, and a plurality of driving signals S1, S3, S5, S7, S9, for driving the PMOS switches. S11) can be output. The second output terminals of the PMOS driving units 110 are connected to source nodes of the PMOS switches, respectively, and may output VHI voltage signals. The third output terminals of the PMOS driving units 110 are connected to drain nodes of the PMOS switches, respectively, and may output VLO voltage signals.

NMOS 구동 유닛들(120)의 제1 입력 단은 스위치 Enable 신호들(S2_EN, S4_EN, S6_EN, S8_EN, S10_EN, S12_EN)의 출력 노드들에 각각 연결될 수 있고, 제2 입력 단은 PWR_ON 신호의 출력 노드에 연결될 수 있고, 제3 입력 단은 VDD 신호의 출력 노드에 연결될 수 있고, 제4 입력 단은 VSS 신호의 출력 노드에 연결될 수 있다.The first input terminal of the NMOS driving units 120 may be respectively connected to the output nodes of switch enable signals S2_EN, S4_EN, S6_EN, S8_EN, S10_EN, S12_EN, and the second input terminal is an output node of the PWR_ON signal. And the third input terminal may be connected to the output node of the VDD signal, and the fourth input terminal may be connected to the output node of the VSS signal.

NMOS 구동 유닛들(120)의 제1 출력 단은 NMOS 스위치들의 게이트 노드(gate node)에 각각 연결되어, 상기 NMOS 스위치들을 구동하기 위한 복수의 구동 신호들(S2, S4, S6, S8, S10, S12))을 출력할 수 있다. NMOS 구동 유닛들(120)의 제2 출력 단은 NMOS 스위치들의 드레인 노드에 각각 연결되어, VHI 전압 신호를 출력할 수 있다. NMOS 구동 유닛들(120)의 제3 출력 단은 NMOS 스위치들의 소스 노드에 각각 연결되어, VLO 전압 신호를 출력할 수 있다.The first output terminals of the NMOS driving units 120 are connected to gate nodes of the NMOS switches, respectively, and a plurality of driving signals S2, S4, S6, S8, S10, for driving the NMOS switches, S12)) can be output. The second output terminals of the NMOS driving units 120 are connected to drain nodes of the NMOS switches, respectively, to output a VHI voltage signal. The third output terminals of the NMOS driving units 120 are connected to source nodes of the NMOS switches, respectively, to output a VLO voltage signal.

도 4는 본 발명의 일 실시 예에 따른 PMOS 구동 유닛의 회로 구성도이다.4 is a circuit diagram of a PMOS driving unit according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 PMOS 구동 유닛(200)은 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230), 크로스 커플드 회로부(240), 전압 레벨 변환부(250), 버퍼부(260) 및 제너 다이오드(270)를 포함할 수 있다. 도 4에 도시된 구성요소들은 PMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.4, the PMOS driving unit 200 according to the present invention includes an inverter unit 210, a differential pair circuit unit 220, a voltage drop prevention unit 230, a cross-coupled circuit unit 240, and a voltage level conversion unit. 250, a buffer unit 260 and a Zener diode 270 may be included. The components shown in FIG. 4 are not essential in implementing the PMOS driving unit, so the PMOS driving unit described herein may have more or fewer components than the components listed above.

인버터부(210)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 이러한 인버터부(210)는 하나의 PMOS 트랜지스터(MPI1)와 하나의 NMOS 트랜지스터(MNI1)를 포함할 수 있다. 상기 인버터부(210)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The inverter unit 210 may invert and output a signal S_EN input from a switching control unit (not shown). The inverter unit 210 may include one PMOS transistor MPI1 and one NMOS transistor MNI1. The transistors of the inverter unit 210 may be PMOS transistors and NMOS transistors having a low rated voltage (eg, 5V), but are not limited thereto.

PMOS 트랜지스터(MPI1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터(MPI1)의 소스 단은 VDD 전압의 출력 노드에 연결될 수 있으며, PMOS 트랜지스터(MPI1)의 드레인 단은 NMOS 트랜지스터(MNI1)의 드레인 단에 연결될 수 있다. 한편, 다른 실시 예로, PMOS 트랜지스터(MPI1)의 소스 단은 제12 배터리 셀의 일 단에 연결될 수도 있다. 상기 제12 배터리 셀의 일 단에 걸리는 전압(V12)은 직렬로 연결된 12개의 배터리 셀 중에서 가장 밑에 위치하는 셀의 전압으로서 약 3.2V 내지 4.2V의 전압 범위를 갖는다.The gate terminal of the PMOS transistor MPI1 may be connected to the output node of the switch enable signal S_EN, the source terminal of the PMOS transistor MPI1 may be connected to the output node of the VDD voltage, and the drain terminal of the PMOS transistor MPI1 May be connected to the drain terminal of the NMOS transistor MNI1. Meanwhile, as another example, the source terminal of the PMOS transistor MPI1 may be connected to one terminal of the twelfth battery cell. The voltage V12 applied to one end of the twelfth battery cell is a voltage of a cell located at the bottom among 12 battery cells connected in series, and has a voltage range of about 3.2V to 4.2V.

NMOS 트랜지스터(MNI1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터(MNI1)의 드레인 단은 PMOS 트랜지스터(MPI1)의 드레인 단에 연결될 수 있으며, NMOS 트랜지스터(MNI1)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the NMOS transistor MNI1 may be connected to the output node of the switch enable signal S_EN, the drain terminal of the NMOS transistor MNI1 may be connected to the drain terminal of the PMOS transistor MPI1, and the NMOS transistor MNI1 The source end of may be connected to ground.

디퍼렌셜 페어 회로부(220)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(220)는 두 개의 NMOS 트랜지스터(MN1, MN2)를 포함할 수 있다. 상기 디퍼렌셜 페어 회로부(220)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The differential pair circuit unit 220 may generate a differential output signal using a differential input signal. The differential pair circuit unit 220 may include two NMOS transistors MN1 and MN2. The transistor of the differential pair circuit unit 220 may be an NMOS transistor having a high rated voltage (eg, 70V), but is not limited thereto.

한편, 상기 디퍼렌셜 페어 회로부(220)는 인버터부(210)를 포함할 수 있다. 즉, 인버터부(210)와 디퍼렌셜 페어 회로부(220)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.Meanwhile, the differential pair circuit unit 220 may include an inverter unit 210. That is, the inverter unit 210 and the differential pair circuit unit 220 may be referred to as a “differential pair circuit unit”.

제1 NMOS 트랜지스터(MN1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드와 인버터부(210)의 입력 단에 연결될 수 있고, 제1 NMOS 트랜지스터(MN1)의 드레인 단은 전압강하 방지부(230)의 일 단에 연결될 수 있으며, 제1 NMOS 트랜지스터(MN1)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the first NMOS transistor MN1 may be connected to the output node of the switch enable signal S_EN and the input terminal of the inverter unit 210, and the drain terminal of the first NMOS transistor MN1 is a voltage drop prevention unit ( 230 may be connected to one end, and the source end of the first NMOS transistor MN1 may be connected to ground.

제2 NMOS 트랜지스터(MN2)의 게이트 단은 인버터부(210)의 출력 단에 연결될 수 있고, 제2 NMOS 트랜지스터(MN2)의 드레인 단은 전압강하 방지부(230)의 일 단에 연결될 수 있으며, 제2 NMOS 트랜지스터(MN2)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the second NMOS transistor MN2 may be connected to the output terminal of the inverter unit 210, and the drain terminal of the second NMOS transistor MN2 may be connected to one end of the voltage drop prevention unit 230, The source terminal of the second NMOS transistor MN2 may be connected to ground.

전압강하 방지부(230)는 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 일정한 전압 이하로 떨어지는 것을 방지할 수 있다. 또한, 전압강하 방지부(230)는 입력 신호(S_EN)와 출력 신호(S)를 전기적으로 분리시킬 수 있다. 이러한 전압강하 방지부(230)는 네 개의 PMOS 트랜지스터(MP1, MP2, MP7, MP8)를 포함할 수 있다. 상기 전압강하 방지부(230)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The voltage drop preventing unit 230 may prevent the drain voltage of the PMOS transistors MP3 and MP4 provided in the cross-coupled circuit unit 240 from falling below a predetermined voltage. In addition, the voltage drop preventing unit 230 may electrically separate the input signal S_EN and the output signal S. The voltage drop prevention unit 230 may include four PMOS transistors MP1, MP2, MP7, and MP8. The transistor of the voltage drop preventing unit 230 may be a PMOS transistor having a high rated voltage (eg, 70V), but is not limited thereto.

전압강하 방지부(230)는 제1 및 제2 PMOS 트랜지스터(MP1, MP2)를 이용하여 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 미리 결정된 전압(즉, VLO+|VTP|) 이하로 떨어지는 것을 방지할 수 있다. 여기서, |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.The voltage drop preventing unit 230 uses the first and second PMOS transistors MP1 and MP2 to determine the drain voltage of the PMOS transistors MP3 and MP4 provided in the cross-coupled circuit unit 240 at a predetermined voltage (that is, , VLO+|VTP|) can be prevented from falling below. Here, |VTP| is the threshold voltage of the PMOS transistor.

제1 PMOS 트랜지스터(MP1)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제2 PMOS 트랜지스터(MP2)의 게이트 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MP1)의 소스 단은 크로스 커플드 회로부(240)의 일 단과 제7 PMOS 트랜지스터(MP7)의 드레인 단에 연결될 수 있으며, 제1 PMOS 트랜지스터(MP1)의 드레인 단은 디퍼렌셜 페어 회로부(220)의 일 단에 연결될 수 있다.The gate terminal of the first PMOS transistor MP1 may be connected to the drain terminal VLO of the PMOS switch and the gate terminal of the second PMOS transistor MP2, and the source terminal of the first PMOS transistor MP1 is a cross-coupled circuit part. One end of 240 and a drain end of the seventh PMOS transistor MP7 may be connected, and a drain end of the first PMOS transistor MP1 may be connected to one end of the differential pair circuit unit 220.

제2 PMOS 트랜지스터(MP2)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제1 PMOS 트랜지스터(MP1)의 게이트 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MP2)의 소스 단은 크로스 커플드 회로부(240)의 일 단과 제8 PMOS 트랜지스터(MP8)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MP2)의 드레인 단은 디퍼렌셜 페어 회로부(220)의 일 단에 연결될 수 있다.The gate terminal of the second PMOS transistor MP2 may be connected to the drain terminal VLO of the PMOS switch and the gate terminal of the first PMOS transistor MP1, and the source terminal of the second PMOS transistor MP2 is a cross-coupled circuit part. One end of the second PMOS transistor MP8 may be connected to one end of 240 and a drain end of the eighth PMOS transistor MP8, and a drain end of the second PMOS transistor MP2 may be connected to one end of the differential pair circuit unit 220.

전압강하 방지부(230)는 제7 및 제8 PMOS 트랜지스터(MP7, MP8)를 이용하여 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 미리 결정된 전압(VLO-V0) 이하로 떨어지는 것을 방지할 수 있다. 여기서, V0는 제7 PMOS 트랜지스터(MP7)와 제8 PMOS 트랜지스터(MP8)에 있는 PN 접합 다이오드의 접촉 전압(contact voltage)이다.The voltage drop prevention unit 230 uses the seventh and eighth PMOS transistors MP7 and MP8 to determine the drain voltage of the PMOS transistors MP3 and MP4 provided in the cross-coupled circuit unit 240 at a predetermined voltage VLO. It can prevent falling below -V 0 ). Here, V 0 is a contact voltage between the PN junction diodes in the seventh PMOS transistor MP7 and the eighth PMOS transistor MP8.

제7 PMOS 트랜지스터(MP7)의 게이트 단은 제1 PMOS 트랜지스터(MP1)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 일 단이 만나는 노드(N3)에 연결될 수 있고, 제7 PMOS 트랜지스터(MP7)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제7 PMOS 트랜지스터(MP7)의 드레인 단은 제1 PMOS 트랜지스터(MP1)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 일 단이 만나는 노드(N3)에 연결될 수 있다.The gate terminal of the seventh PMOS transistor MP7 may be connected to a node N3 where the source terminal of the first PMOS transistor MP1 and one terminal of the cross-coupled circuit unit 240 and the voltage level converter 250 meet, The source terminal of the seventh PMOS transistor MP7 may be connected to the drain terminal VLO of the PMOS switch, and the drain terminal of the seventh PMOS transistor MP7 may be connected to the source terminal of the first PMOS transistor MP1 and the cross-coupled circuit portion ( 240) and one end of the voltage level converter 250 may be connected to a node N3 where they meet.

제8 PMOS 트랜지스터(MP8)의 게이트 단은 제2 PMOS 트랜지스터(MP2)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 타 단이 만나는 노드(N4)에 연결될 수 있고, 제8 PMOS 트랜지스터(MP8)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제8 PMOS 트랜지스터(MP8)의 드레인 단은 제2 PMOS 트랜지스터(MP2)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 타 단이 만나는 노드(N4)에 연결될 수 있다.The gate terminal of the eighth PMOS transistor MP8 may be connected to a node N4 where the source terminal of the second PMOS transistor MP2 and the other terminal of the cross-coupled circuit unit 240 and the voltage level converter 250 meet, The source terminal of the eighth PMOS transistor MP8 may be connected to the drain terminal VLO of the PMOS switch, and the drain terminal of the eighth PMOS transistor MP8 may be connected to the source terminal of the second PMOS transistor MP2 and the cross-coupled circuit portion ( 240) and the other end of the voltage level converter 250 may be connected to the node N4.

크로스 커플드 회로부(240)는 디퍼렌셜 페어 회로부(220)의 차동 출력 전압과 전압강하 방지부(230)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 소스 전압)을 VHI 전압으로 상승(pull up)시킬 수 있다. 이러한 크로스 커플드 회로부(240)는 두 개의 PMOS 트랜지스터(MP3, MP4)를 포함할 수 있다. 상기 크로스 커플드 회로부(240)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The cross-coupled circuit unit 240 sets the differential output voltage of the differential pair circuit unit 220 and the output voltage of the voltage drop prevention unit 230 (that is, the source voltages of the first and second PMOS transistors MP1 and MP2) to VHI. It can be pulled up with voltage. The cross-coupled circuit unit 240 may include two PMOS transistors MP3 and MP4. The transistor of the cross-coupled circuit unit 240 may be a PMOS transistor having a high rated voltage (eg, 70V), but is not limited thereto.

제3 PMOS 트랜지스터(MP3)의 게이트 단은 제4 PMOS 트랜지스터(MP4)의 드레인 단과 전압강하 방지부(230)의 일 단에 연결될 수 있고, 제3 PMOS 트랜지스터(MP3)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제3 PMOS 트랜지스터(MP3)의 드레인 단은 제4 PMOS 트랜지스터(MP4)의 게이트 단과 전압강하 방지부(230)의 타 단에 연결될 수 있다.The gate terminal of the third PMOS transistor MP3 may be connected to the drain terminal of the fourth PMOS transistor MP4 and one terminal of the voltage drop prevention unit 230, and the source terminal of the third PMOS transistor MP3 may be connected to the PMOS switch. The source terminal VHI may be connected, and the drain terminal of the third PMOS transistor MP3 may be connected to the gate terminal of the fourth PMOS transistor MP4 and the other terminal of the voltage drop preventing unit 230.

제4 PMOS 트랜지스터(MP4)의 게이트 단은 제3 PMOS 트랜지스터(MP3)의 드레인 단과 전압강하 방지부(230)의 타 단에 연결될 수 있고, 제4 PMOS 트랜지스터(MP4)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MP4)의 드레인 단은 제3 PMOS 트랜지스터(MP3)의 게이트 단과 전압강하 방지부(230)의 일 단에 연결될 수 있다.The gate terminal of the fourth PMOS transistor MP4 may be connected to the drain terminal of the third PMOS transistor MP3 and the other terminal of the voltage drop prevention unit 230, and the source terminal of the fourth PMOS transistor MP4 may be connected to the PMOS switch. It may be connected to the source terminal VHI, and the drain terminal of the fourth PMOS transistor MP4 may be connected to the gate terminal of the third PMOS transistor MP3 and one terminal of the voltage drop prevention unit 230.

전압 레벨 변환부(250)는 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압을 이용하여 스위칭 구동 전압(즉, 게이트 구동 전압)을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO)으로 변환할 수 있다. 즉, 전압 레벨 변환부(250)는, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)의 종류에 따라, 스위칭 구동 전압을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO) 중 어느 하나로 변환할 수 있다. 이러한 전압 레벨 변환부(250)는 두 개의 NMOS 트랜지스터(MN3, MN4)와 두 개의 PMOS 트랜지스터(MP5, MP6)를 포함할 수 있다. 상기 전압 레벨 변환부(250)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The voltage level converter 250 converts the switching driving voltage (ie, the gate driving voltage) to the source voltage VHI of the PMOS switch by using the drain voltages of the PMOS transistors MP3 and MP4 provided in the cross-coupled circuit unit 240. ) And the drain voltage (VLO). That is, the voltage level conversion unit 250 converts the switching driving voltage into one of the source voltage (VHI) and the drain voltage (VLO) of the PMOS switch according to the type of the switch enable signal S_EN input from the switching control unit. I can. The voltage level converter 250 may include two NMOS transistors MN3 and MN4 and two PMOS transistors MP5 and MP6. The transistor of the voltage level conversion unit 250 may be an NMOS transistor and a PMOS transistor having a high rated voltage (eg, 70V), but is not limited thereto.

제5 PMOS 트랜지스터(MP5)의 게이트 단은 전압강하 방지부(230)의 일 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MP5)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제5 PMOS 트랜지스터(MP5)의 드레인 단은 제3 NMOS 트랜지스터(MN3)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 게이트 단이 만나는 노드(N5)에 연결될 수 있다.The gate terminal of the fifth PMOS transistor MP5 may be connected to one end of the voltage drop prevention unit 230, and the source terminal of the fifth PMOS transistor MP5 may be connected to the source terminal VHI of the PMOS switch, The drain terminal of the fifth PMOS transistor MP5 may be connected to the node N5 where the drain terminal of the third NMOS transistor MN3 and the gate terminal of the fourth NMOS transistor MN4 meet.

제6 PMOS 트랜지스터(MP6)의 게이트 단은 전압강하 방지부(230)의 타 단에 연결될 수 있고, 제6 PMOS 트랜지스터(MP6)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제6 PMOS 트랜지스터(MP6)의 드레인 단은 제3 NMOS 트랜지스터(MN3)의 게이트 단과 제4 NMOS 트랜지스터(MN4)의 드레인 단과 버퍼부(260)의 입력 단이 만나는 노드(N6)에 연결될 수 있다.The gate terminal of the sixth PMOS transistor MP6 may be connected to the other terminal of the voltage drop prevention unit 230, and the source terminal of the sixth PMOS transistor MP6 may be connected to the source terminal VHI of the PMOS switch. The drain terminal of the sixth PMOS transistor MP6 may be connected to the node N6 where the gate terminal of the third NMOS transistor MN3 and the drain terminal of the fourth NMOS transistor MN4 and the input terminal of the buffer unit 260 meet.

제3 NMOS 트랜지스터(MN3)의 게이트 단은 제6 PMOS 트랜지스터(MP6)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 드레인 단이 만나는 노드(N6)에 연결될 수 있고, 제3 NMOS 트랜지스터(MN3)의 드레인 단은 제5 PMOS 트랜지스터(MP5)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 게이트 단이 만나는 노드(N5)에 연결될 수 있으며, 제3 NMOS 트랜지스터(MN3)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.The gate terminal of the third NMOS transistor MN3 may be connected to a node N6 where the drain terminal of the sixth PMOS transistor MP6 and the drain terminal of the fourth NMOS transistor MN4 meet, and the third NMOS transistor MN3 The drain terminal may be connected to a node N5 where the drain terminal of the fifth PMOS transistor MP5 and the gate terminal of the fourth NMOS transistor MN4 meet, and the source terminal of the third NMOS transistor MN3 is the drain terminal of the PMOS switch. (VLO) can be connected.

제4 NMOS 트랜지스터(MN4)의 게이트 단은 제5 PMOS 트랜지스터(MP5)의 드레인 단과 제3 NMOS 트랜지스터(MN3)의 드레인 단이 만나는 노드(N5)에 연결될 수 있고, 제4 NMOS 트랜지스터(MN4)의 드레인 단은 제6 PMOS 트랜지스터(MP6)의 드레인 단과 제3 NMOS 트랜지스터(MN3)의 게이트 단이 만나는 노드(N6)에 연결될 수 있으며, 제4 NMOS 트랜지스터(MN4)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.The gate terminal of the fourth NMOS transistor MN4 may be connected to a node N5 where the drain terminal of the fifth PMOS transistor MP5 and the drain terminal of the third NMOS transistor MN3 meet, and the fourth NMOS transistor MN4 The drain terminal may be connected to a node N6 where the drain terminal of the sixth PMOS transistor MP6 and the gate terminal of the third NMOS transistor MN3 meet, and the source terminal of the fourth NMOS transistor MN4 is the drain terminal of the PMOS switch. (VLO) can be connected.

버퍼부(260)는 PMOS 스위치를 구동하기 위한 구동 전류를 단계적으로 증가시킬 수 있다. 이러한 버퍼부(260)는 PMOS 구동 유닛(200)의 출력 단으로 갈수록 트랜지스터 사이즈가 점점 증가하는 복수의 인버터들을 포함할 수 있다. 본 실시 예에서, 버퍼부(260)는 5개의 인버터를 포함하는 것을 예시하고 있으나 이를 제한하지는 않는다.The buffer unit 260 may stepwise increase the driving current for driving the PMOS switch. The buffer unit 260 may include a plurality of inverters whose transistor size gradually increases toward the output terminal of the PMOS driving unit 200. In the present embodiment, the buffer unit 260 is illustrated to include five inverters, but the present invention is not limited thereto.

버퍼부(260)의 입력 단은 전압 레벨 변환부(250)의 출력 단에 연결될 수 있고, 버퍼부(260)의 출력 단(S)은 PMOS 스위치의 게이트 단에 연결될 수 있다.The input terminal of the buffer unit 260 may be connected to the output terminal of the voltage level converter 250, and the output terminal S of the buffer unit 260 may be connected to the gate terminal of the PMOS switch.

제너 다이오드(270)는, 일종의 보호 소자로서, PMOS 스위치의 소스 전압(즉, VHI)과 PMOS 스위치의 드레인 전압(VLO) 사이의 전압 차이를 일정하게 유지시킬 수 있다. 상기 제너 다이오드(270)의 캐소드 단은 PMOS 스위치의 소스 단에 연결될 수 있고, 제너 다이오드(270)의 애노드 단은 PMOS 스위치의 드레인 단에 연결될 수 있다.The Zener diode 270 is a type of protection device and may maintain a constant voltage difference between the source voltage (ie, VHI) of the PMOS switch and the drain voltage VLO of the PMOS switch. The cathode terminal of the Zener diode 270 may be connected to the source terminal of the PMOS switch, and the anode terminal of the Zener diode 270 may be connected to the drain terminal of the PMOS switch.

이러한 PMOS 구동 유닛(200)은, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)에 따라, PMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, PMOS 구동 유닛(200)은, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 해당되는 PMOS 스위치를 오프 상태로 동작시키는 반면, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 해당되는 PMOS 스위치를 온 상태로 동작시킬 수 있다.The PMOS driving unit 200 may output a gate driving voltage S for driving the PMOS switch according to the switch enable signal S_EN input from the switching control unit. That is, when the switch enable signal S_EN is a low level signal (0V), the PMOS driving unit 200 outputs the switch driving signal S in the VHI state to operate the corresponding PMOS switch in the off state. When the switch enable signal S_EN is the high level signal VDD, the corresponding PMOS switch may be operated in the ON state by outputting the switch driving signal S in the VLO state.

PMOS 구동 유닛(200)의 동작을 좀 더 구체적으로 설명하면 다음과 같다. 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, 인버터부(210)의 출력 신호(

Figure pat00001
)는 하이 레벨 신호(VDD 전압 또는 V12 전압)가 된다. 상기 S_EN 신호와
Figure pat00002
신호가 디퍼렌셜 페어 회로부(220)로 입력되면, 상기 디퍼렌셜 페어 회로부(220)의 제1 NMOS 트랜지스터(MN1)는 오프 상태가 되고, 제2 NMOS 트랜지스터(MN2)는 온 상태가 된다. 제2 NMOS 트랜지스터(MN2)가 온 상태로 되면, 제2 노드(N2) 전압은 0V가 되고 제4 노드(N4) 전압은 VLO+|VTP|가 된다. 여기서 |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.The operation of the PMOS driving unit 200 will be described in more detail as follows. When the switch enable signal S_EN input from the switching control unit is a low level signal (0V), the output signal of the inverter unit 210 (
Figure pat00001
) Becomes a high level signal (VDD voltage or V12 voltage). The S_EN signal and
Figure pat00002
When a signal is input to the differential pair circuit unit 220, the first NMOS transistor MN1 of the differential pair circuit unit 220 is turned off, and the second NMOS transistor MN2 is turned on. When the second NMOS transistor MN2 is turned on, the voltage of the second node N2 becomes 0V and the voltage of the fourth node N4 becomes VLO+|VTP|. Where |VTP| is the threshold voltage of the PMOS transistor.

제4 노드(N4) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(240)의 제3 PMOS 트랜지스터(MP3)는 온 상태가 되어 제3 노드(N3) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제3 노드(N3) 전압이 VHI 전압이 되면, 전압강하 방지부(230)의 제1 PMOS 트랜지스터(MP1)가 온 상태로 되어, 제1 노드(N1) 전압을 VHI 전압으로 상승(pull-up)시킨다.When the voltage of the fourth node N4 becomes VLO+|VTP|, the third PMOS transistor MP3 of the cross-coupled circuit unit 240 is turned on and the voltage of the third node N3 is pulled to the VHI voltage. up). When the voltage of the third node N3 becomes the voltage VHI, the first PMOS transistor MP1 of the voltage drop prevention unit 230 is turned on, and the voltage of the first node N1 is pulled up to the voltage VHI. ).

제3 노드(N3) 전압과 제4 노드(N4) 전압이 각각 VHI 전압과 VLO+|VTP| 전압이 되면, 전압 레벨 변환부(250)의 제5 PMOS 트랜지스터(MP5)는 온 상태로 되고 제6 PMOS 트랜지스터(MP6)는 오프 상태로 되어, 제5 노드(N5) 전압과 제6 노드(N6) 전압은 각각 VHI 전압과 VLO 전압이 된다. 버퍼부(260)의 인버터는 VLO 전압을 반전하여 VHI 전압을 출력한다. 따라서, PMOS 구동 유닛(200)의 출력신호(S)는 VHI 전압 상태가 되어, 상기 PMOS 구동 유닛(200)에 해당하는 PMOS 스위치를 턴 오프 시킨다.The third node (N3) voltage and the fourth node (N4) voltage are VHI voltage and VLO+|VTP| When the voltage reaches the voltage level, the fifth PMOS transistor MP5 of the voltage level converter 250 is turned on and the sixth PMOS transistor MP6 is turned off, so that the voltage of the fifth node N5 and the sixth node N6 are turned off. ) Voltage becomes VHI voltage and VLO voltage, respectively. The inverter of the buffer unit 260 inverts the VLO voltage and outputs the VHI voltage. Accordingly, the output signal S of the PMOS driving unit 200 is in a VHI voltage state, and the PMOS switch corresponding to the PMOS driving unit 200 is turned off.

한편, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, 인버터부(210)의 출력 신호(

Figure pat00003
)는 로우 레벨 신호(0V)가 된다. 상기 S_EN 신호와
Figure pat00004
신호가 디퍼렌셜 페어 회로부(220)로 입력되면, 상기 디퍼렌셜 페어 회로부(220)의 제1 NMOS 트랜지스터(MN1)는 온 상태가 되고, 제2 NMOS 트랜지스터(MN2)는 오프 상태가 된다. 제1 NMOS 트랜지스터(MN1)가 온 상태로 되면, 제1 노드(N1) 전압은 0V가 되고 제3 노드(N3) 전압은 VLO+|VTP|가 된다.Meanwhile, when the switch enable signal S_EN input from the switching control unit is a high level signal VDD, the output signal of the inverter unit 210 (
Figure pat00003
) Becomes a low level signal (0V). The S_EN signal and
Figure pat00004
When a signal is input to the differential pair circuit unit 220, the first NMOS transistor MN1 of the differential pair circuit unit 220 is turned on and the second NMOS transistor MN2 is turned off. When the first NMOS transistor MN1 is turned on, the voltage of the first node N1 becomes 0V and the voltage of the third node N3 becomes VLO+|VTP|.

제3 노드(N3) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(240)의 제4 PMOS 트랜지스터(MP4)는 온 상태가 되어 제4 노드(N4) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제4 노드(N4) 전압이 VHI 전압이 되면, 전압강하 방지부(230)의 제2 PMOS 트랜지스터(MP2)가 온 상태로 되어, 제2 노드(N2) 전압을 VHI 전압으로 상승(pull-up)시킨다.When the voltage of the third node N3 becomes VLO+|VTP|, the fourth PMOS transistor MP4 of the cross-coupled circuit unit 240 is turned on and the voltage of the fourth node N4 is pulled up to the VHI voltage. up). When the voltage of the fourth node N4 becomes the voltage VHI, the second PMOS transistor MP2 of the voltage drop prevention unit 230 is turned on, and the voltage of the second node N2 is pulled up to the voltage VHI. ).

제3 노드(N3) 전압과 제4 노드(N4) 전압이 각각 VLO+|VTP| 전압과 VHI 전압이 되면, 전압 레벨 변환부(250)의 제5 PMOS 트랜지스터(MP5)는 오프 상태로 되고 제6 PMOS 트랜지스터(MP6)는 온 상태로 되어, 제5 노드(N5) 전압과 제6 노드(N6) 전압은 각각 VLO 전압과 VHI 전압이 된다. 버퍼부(260)의 인버터는 VHI 전압을 반전하여 VLO 전압을 출력한다. 따라서, PMOS 구동 유닛(200)의 출력신호(S)는 VLO 전압 상태가 되어, 상기 PMOS 구동 유닛(200)에 해당하는 PMOS 스위치를 턴 온 시킨다.The third node (N3) voltage and the fourth node (N4) voltage are VLO+|VTP| When the voltage reaches the VHI voltage, the fifth PMOS transistor MP5 of the voltage level converter 250 is turned off and the sixth PMOS transistor MP6 is turned on, so that the voltage of the fifth node N5 and the sixth The voltages of the node N6 are the voltages VLO and VHI, respectively. The inverter of the buffer unit 260 inverts the voltage VHI and outputs the voltage VLO. Accordingly, the output signal S of the PMOS driving unit 200 enters the VLO voltage state, and turns on the PMOS switch corresponding to the PMOS driving unit 200.

도 5는 본 발명의 일 실시 예에 따른 NMOS 구동 유닛의 회로 구성도이다.5 is a circuit diagram of an NMOS driving unit according to an embodiment of the present invention.

도 5를 참조하면, 본 발명에 따른 NMOS 구동 유닛(300)은 제1 인버터부(310), 제2 인버터부(320), 디퍼렌셜 페어 회로부(330), 전압강하 방지부(340), 크로스 커플드 회로부(350), 전압 레벨 변환부(360), 버퍼부(370) 및 제너 다이오드(380)를 포함할 수 있다. 도 5에 도시된 구성요소들은 NMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 NMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.Referring to FIG. 5, the NMOS driving unit 300 according to the present invention includes a first inverter unit 310, a second inverter unit 320, a differential pair circuit unit 330, a voltage drop prevention unit 340, and a cross couple. A de-circuit unit 350, a voltage level conversion unit 360, a buffer unit 370, and a Zener diode 380 may be included. The components shown in FIG. 5 are not essential in implementing the NMOS driving unit, and thus the NMOS driving unit described herein may have more or fewer components than those listed above.

NMOS 구동 유닛(300)의 제2 인버터부(320), 디퍼렌셜 페어 회로부(330), 전압강하 방지부(340), 크로스 커플드 회로부(350), 전압 레벨 변환부(360), 버퍼부(370) 및 제너 다이오드(380)는 상술한 도 4의 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230), 크로스 커플드 회로부(240), 전압 레벨 변환부(250), 버퍼부(260) 및 제너 다이오드(270)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 이하에서는, 도 4에 도시된 PMOS 구동 유닛(200)과의 차이점을 중심으로 설명하도록 한다.The second inverter unit 320 of the NMOS driving unit 300, the differential pair circuit unit 330, the voltage drop prevention unit 340, the cross-coupled circuit unit 350, the voltage level conversion unit 360, the buffer unit 370 ) And the Zener diode 380 are the inverter unit 210 of FIG. 4, the differential pair circuit unit 220, the voltage drop prevention unit 230, the cross-coupled circuit unit 240, the voltage level conversion unit 250, Since the buffer unit 260 and the Zener diode 270 are the same, a detailed description thereof will be omitted. Hereinafter, a description will be made focusing on differences from the PMOS driving unit 200 shown in FIG. 4.

NMOS 구동 유닛(300)은 PMOS 구동 유닛(200)의 모든 구성요소들을 포함하고, 그 외에 하나의 인버터를 추가로 포함한다. 상기 인버터는 NMOS 구동 유닛(300)의 입력 단에 추가될 수 있다.The NMOS driving unit 300 includes all components of the PMOS driving unit 200, and additionally includes one inverter. The inverter may be added to the input terminal of the NMOS driving unit 300.

제1 인버터부(310)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 상기 제1 인버터부(310)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 인버터부(310)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The first inverter unit 310 may invert and output a signal S_EN input from a switching control unit (not shown). The first inverter unit 310 may include one PMOS transistor and one NMOS transistor. The transistor of the first inverter unit 310 may be a PMOS transistor and an NMOS transistor having a low rated voltage (eg, 5V), but is not limited thereto.

PMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터의 소스 단은 VDD 전압 신호의 출력 단에 연결될 수 있으며, PMOS 트랜지스터의 드레인 단은 NMOS 트랜지스터의 드레인 단과 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)의 일 단에 연결될 수 있다.The gate terminal of the PMOS transistor can be connected to the output node of the switch enable signal (S_EN), the source terminal of the PMOS transistor can be connected to the output terminal of the VDD voltage signal, and the drain terminal of the PMOS transistor is the drain terminal and the second terminal of the NMOS transistor. It may be connected to one end of the inverter unit 320 and the differential pair circuit unit 330.

NMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터의 드레인 단은 PMOS 트랜지스터의 드레인 단과 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)의 일 단에 연결될 수 있으며, NMOS 트랜지스터의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the NMOS transistor may be connected to the output node of the switch enable signal S_EN, and the drain terminal of the NMOS transistor may be connected to the drain terminal of the PMOS transistor, the second inverter unit 320, and one end of the differential pair circuit unit 330. The source terminal of the NMOS transistor may be connected to ground.

디퍼렌셜 페어 회로부(330)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(330)는 두 개의 NMOS 트랜지스터(MN11, MN12)를 포함할 수 있다. 한편, 상기 디퍼렌셜 페어 회로부(330)는 제1 및 제2 인버터부(310, 320)를 포함할 수 있다. 즉, 제1 인버터부(310), 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.The differential pair circuit unit 330 may generate a differential output signal by using a differential input signal. The differential pair circuit unit 330 may include two NMOS transistors MN11 and MN12. Meanwhile, the differential pair circuit unit 330 may include first and second inverter units 310 and 320. That is, the first inverter unit 310, the second inverter unit 320, and the differential pair circuit unit 330 may be referred to as a “differential pair circuit unit”.

제1 인버터부(310)를 추가로 포함하는 NMOS 구동 유닛(300)은, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)에 따라, NMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, NMOS 구동 유닛(300)은, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 해당되는 NMOS 스위치를 오프 상태로 동작시키는 반면, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 해당되는 NMOS 스위치를 온 상태로 동작시킬 수 있다.The NMOS driving unit 300 additionally including the first inverter unit 310 may output a gate driving voltage S for driving the NMOS switch according to the switch enable signal S_EN input from the switching control unit. have. That is, when the switch enable signal S_EN is a low level signal (0V), the NMOS driving unit 300 outputs the switch driving signal S in the VLO state to operate the corresponding NMOS switch in the off state. When the switch enable signal S_EN is the high level signal VDD, the corresponding NMOS switch may be operated in the ON state by outputting the switch driving signal S in the VHI state.

도 6 및 도 7은 도 4의 PMOS 구동 유닛과 도 5의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면이다.6 and 7 are diagrams showing simulation results of the performance of the PMOS driving unit of FIG. 4 and the NMOS driving unit of FIG. 5.

도 6의 (a)는 PMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 PMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(propagation delay time, TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.6A is a result of measuring propagation delay times (T PD ) between switch enable signals input to PMOS driving units and driving signals output from the PMOS driving units, A table showing a result of calculating a difference value (Δt) between a minimum propagation delay time (T PD, min ) and a maximum propagation delay time (T PD, max ) among the propagation delay times.

도 6의 (b)는 NMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 NMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.6B is a result of measuring propagation delay times T PD between switch enable signals input to NMOS driving units and driving signals output from the NMOS driving units, and the propagation delay time. Among them, a table showing the result of calculating the difference value (Δt) between the minimum propagation delay time (T PD, min ) and the maximum propagation delay time (T PD, max ).

도 6의 (a) 및 (b)에 도시된 바와 같이, VCELL=3.2V, SS(Slow PMOS, Slow NMOS) model parameter, Temperature=85℃의 slow simulation 조건에서 PMOS 구동 유닛의 △t는 13.2ns이고, NMOS 구동 유닛의 △t는 9.7ns로 양호한 결과를 획득할 수 있다. 이러한 시뮬레이션 결과를 통해, 본 발명에 따른 게이트 구동회로는 능동 셀 밸런싱 회로의 반도체 스위치들을 구동하기 위한 회로로 사용하는데 필요한 조건(20ns 이하의 △t)을 만족하고 있음을 확인할 수 있다.6A and 6B, Δt of the PMOS driving unit in the slow simulation condition of V CELL =3.2V, SS (Slow PMOS, Slow NMOS) model parameter, Temperature = 85°C is 13.2 ns, and Δt of the NMOS driving unit is 9.7ns, so that good results can be obtained. Through these simulation results, it can be confirmed that the gate driving circuit according to the present invention satisfies the condition (Δt of 20 ns or less) required for use as a circuit for driving the semiconductor switches of the active cell balancing circuit.

한편, 도 7의 (a)는 제1 PMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 PMOS 구동 유닛에서 출력되는 구동 신호(S1)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 7의 (a)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈(Width/Length 비)가 작은 제4 PMOS 트랜지스터(MP4)를 통해 제2 노드(N2) 전압을 0V에서 38.4V로 상승(pull-up)시키고, 제4 노드(N4) 전압을 35.2V에서 38.4V로 상승(pull-up)시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다. 또한, 트랜지스터 사이즈가 작은 제3 PMOS 트랜지스터(MP3)를 통해 제1 노드(N1) 전압을 0V에서 38.4V로 상승(pull-up)시키고, 제3 노드(N3) 전압을 35.2V에서 38.4V로 상승(pull-up)시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다.Meanwhile, FIG. 7A shows the voltage waveform of the switch enable signal input to the first PMOS driving unit, the voltage waveform of the driving signal S1 output from the first PMOS driving unit, and the first to fourth nodes ( It is a diagram that simulates the voltage waveform of N1 to N4). As shown in (a) of FIG. 7, when 12 battery cells are connected in series, the voltage of the second node N2 is applied through the fourth PMOS transistor MP4 having a small transistor size (Width/Length ratio). It can be seen that a considerable amount of time is required because the voltage of the fourth node N4 must be pulled up from 0V to 38.4V and the voltage of the fourth node N4 must be pulled up from 35.2V to 38.4V. Also, through the third PMOS transistor MP3 having a small transistor size, the voltage of the first node N1 is pulled up from 0V to 38.4V, and the voltage of the third node N3 is increased from 35.2V to 38.4V. You can see that it takes a lot of time because it needs to be pulled up.

도 7의 (b)는 제1 NMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 NMOS 구동 유닛에서 출력되는 구동 신호(S2)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 7의 (b)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 작은 제14 PMOS 트랜지스터(MP14)를 통해 제12 노드(N12) 전압을 0V에서 35.2V로 상승(pull-up)시키고, 제14 노드(N14) 전압을 32V에서 35.2V로 상승시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다. 또한, 트랜지스터 사이즈가 작은 제13 PMOS 트랜지스터(MP13)를 통해 제11 노드(N11) 전압을 0V에서 35.2V로 상승(pull-up)시키고, 제13 노드(N13) 전압을 32V에서 35.2V로 상승시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다.7B is a voltage waveform of a switch enable signal input to the first NMOS driving unit, a voltage waveform of the driving signal S2 output from the first NMOS driving unit, and first to fourth nodes N1 to It is a diagram that simulates the voltage waveform of N4). As shown in (b) of FIG. 7, when 12 battery cells are connected in series, the voltage of the 12th node N12 is increased from 0V to 35.2V through the 14th PMOS transistor MP14 having a small transistor size. It can be seen that a considerable amount of time is required since the (pull-up) and the voltage of the 14th node N14 must be increased from 32V to 35.2V. In addition, the voltage of the 11th node N11 is pulled up from 0V to 35.2V through the 13th PMOS transistor MP13 having a small transistor size, and the voltage of the 13th node N13 is increased from 32V to 35.2V. You can see that it takes a lot of time because it has to be done.

따라서, PMOS 구동 유닛의 노드 전압과 NMOS 구동 유닛의 노드 전압을 상승시키기 위해 많은 시간이 소요되는 문제를 해결하기 위해, 스위칭 시간(switching time)이 개선된 PMOS 구동 유닛과 NMOS 구동 유닛을 포함하는 셀 밸런싱 회로용 게이트 구동회로가 필요하다.Therefore, in order to solve the problem that it takes a lot of time to increase the node voltage of the PMOS driving unit and the node voltage of the NMOS driving unit, the cell including the PMOS driving unit and the NMOS driving unit with improved switching time. A gate driving circuit for a balancing circuit is required.

도 8은 본 발명의 다른 실시 예에 따른 PMOS 구동 유닛의 회로 구성도이고, 도 9는 도 8의 PMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도이다.8 is a circuit diagram of a PMOS driving unit according to another exemplary embodiment of the present invention, and FIG. 9 is a circuit diagram of a mode switching unit added to the PMOS driving unit of FIG. 8.

도 8 및 도 9를 참조하면, 본 발명에 따른 PMOS 구동 유닛(400)은 제1 인버터부(410), 디퍼렌셜 페어 회로부(420), 전압강하 방지부(430), 크로스 커플드 회로부(440), 스위칭 타임 개선부(450), 전압 레벨 변환부(460), 버퍼부(470), 제2 인버터부(480), 제3 인버터부(490), 제너 다이오드(495) 및 모드 전환부(500)를 포함할 수 있다. 도 8 및 도 9에 도시된 구성요소들은 PMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.8 and 9, the PMOS driving unit 400 according to the present invention includes a first inverter unit 410, a differential pair circuit unit 420, a voltage drop prevention unit 430, and a cross-coupled circuit unit 440. , A switching time improvement unit 450, a voltage level conversion unit 460, a buffer unit 470, a second inverter unit 480, a third inverter unit 490, a Zener diode 495, and a mode switching unit 500 ) Can be included. The components shown in FIGS. 8 and 9 are not essential for implementing the PMOS driving unit, and thus the PMOS driving unit described herein may have more or fewer components than the components listed above.

제1 인버터부(410)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 이러한 인버터부(410)는 하나의 PMOS 트랜지스터(MPI21)와 하나의 NMOS 트랜지스터(MNI21)를 포함할 수 있다.The first inverter unit 410 may invert and output a signal S_EN input from a switching control unit (not shown). The inverter unit 410 may include one PMOS transistor MPI21 and one NMOS transistor MNI21.

PMOS 트랜지스터(MPI21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터(MPI21)의 소스 단은 VDD 전압의 출력 노드에 연결될 수 있으며, PMOS 트랜지스터(MPI21)의 드레인 단은 NMOS 트랜지스터(MNI21)의 드레인 단에 연결될 수 있다.The gate terminal of the PMOS transistor MPI21 may be connected to the output node of the switch enable signal S_EN, the source terminal of the PMOS transistor MPI21 may be connected to the output node of the VDD voltage, and the drain terminal of the PMOS transistor MPI21 May be connected to the drain terminal of the NMOS transistor MNI21.

NMOS 트랜지스터(MNI21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터(MNI21)의 드레인 단은 PMOS 트랜지스터(MPI21)의 드레인 단에 연결될 수 있으며, NMOS 트랜지스터(MNI21)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the NMOS transistor MNI21 may be connected to the output node of the switch enable signal S_EN, the drain terminal of the NMOS transistor MNI21 may be connected to the drain terminal of the PMOS transistor MPI21, and the NMOS transistor MNI21 The source end of may be connected to ground.

디퍼렌셜 페어 회로부(420)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(420)는 두 개의 NMOS 트랜지스터(MN21, MN22)를 포함할 수 있다.The differential pair circuit unit 420 may generate a differential output signal by using a differential input signal. The differential pair circuit unit 420 may include two NMOS transistors MN21 and MN22.

한편, 상기 디퍼렌셜 페어 회로부(420)는 인버터부(410)를 포함할 수 있다. 즉, 인버터부(410)와 디퍼렌셜 페어 회로부(420)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.Meanwhile, the differential pair circuit unit 420 may include an inverter unit 410. That is, the inverter unit 410 and the differential pair circuit unit 420 may be referred to as a “differential pair circuit unit”.

제1 NMOS 트랜지스터(MN21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드와 제1 인버터부(410)의 입력 단에 연결될 수 있고, 제1 NMOS 트랜지스터(MN21)의 드레인 단은 전압강하 방지부(430)의 일 단에 연결될 수 있으며, 제1 NMOS 트랜지스터(MN21)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the first NMOS transistor MN21 may be connected to the output node of the switch enable signal S_EN and the input terminal of the first inverter unit 410, and the drain terminal of the first NMOS transistor MN21 prevents voltage drop. It may be connected to one end of the unit 430, and a source end of the first NMOS transistor MN21 may be connected to a ground.

제2 NMOS 트랜지스터(MN22)의 게이트 단은 제1 인버터부(410)의 출력 단에 연결될 수 있고, 제2 NMOS 트랜지스터(MN22)의 드레인 단은 전압강하 방지부(430)의 일 단에 연결될 수 있으며, 제2 NMOS 트랜지스터(MN22)의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the second NMOS transistor MN22 may be connected to the output terminal of the first inverter unit 410, and the drain terminal of the second NMOS transistor MN22 may be connected to one terminal of the voltage drop prevention unit 430. In addition, the source terminal of the second NMOS transistor MN22 may be connected to ground.

전압강하 방지부(430)는 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 일정한 전압 이하로 떨어지는 것을 방지할 수 있다. 또한, 전압강하 방지부(430)는 입력 신호(S_EN)와 출력 신호(S)를 전기적으로 분리시킬 수 있다. 이러한 전압강하 방지부(430)는 네 개의 PMOS 트랜지스터(MP21, MP22, MP27, MP28)를 포함할 수 있다.The voltage drop prevention unit 430 may prevent the drain voltage of the PMOS transistors MP23 and MP24 provided in the cross-coupled circuit unit 440 from falling below a predetermined voltage. In addition, the voltage drop prevention unit 430 may electrically separate the input signal S_EN and the output signal S. The voltage drop prevention unit 430 may include four PMOS transistors MP21, MP22, MP27, and MP28.

전압강하 방지부(430)는 제1 및 제2 PMOS 트랜지스터(MP21, MP22)를 이용하여 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 미리 결정된 전압(즉, VLO+|VTP|) 이하로 떨어지는 것을 방지할 수 있다.The voltage drop prevention unit 430 uses the first and second PMOS transistors MP21 and MP22 to determine the drain voltage of the PMOS transistors MP23 and MP24 provided in the cross-coupled circuit unit 440 in advance (ie , VLO+|VTP|) can be prevented from falling below.

제1 PMOS 트랜지스터(MP21)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제2 PMOS 트랜지스터(MP22)의 게이트 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MP21)의 소스 단은 크로스 커플드 회로부(440) 및 스위칭 타임 개선부(450)의 일 단과 제7 PMOS 트랜지스터(MP27)의 드레인 단에 연결될 수 있으며, 제1 PMOS 트랜지스터(MP21)의 드레인 단은 디퍼렌셜 페어 회로부(420)의 일 단에 연결될 수 있다.The gate terminal of the first PMOS transistor MP21 may be connected to the drain terminal VLO of the PMOS switch and the gate terminal of the second PMOS transistor MP22, and the source terminal of the first PMOS transistor MP21 is a cross-coupled circuit part. 440 and one end of the switching time improving unit 450 and a drain end of the seventh PMOS transistor MP27, and a drain end of the first PMOS transistor MP21 is connected to one end of the differential pair circuit unit 420 Can be connected.

제2 PMOS 트랜지스터(MP22)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제1 PMOS 트랜지스터(MP21)의 게이트 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MP22)의 소스 단은 크로스 커플드 회로부(440) 및 스위칭 타임 개선부(450)의 일 단과 제8 PMOS 트랜지스터(MP28)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MP22)의 드레인 단은 디퍼렌셜 페어 회로부(420)의 일 단에 연결될 수 있다.The gate terminal of the second PMOS transistor MP22 may be connected to the drain terminal VLO of the PMOS switch and the gate terminal of the first PMOS transistor MP21, and the source terminal of the second PMOS transistor MP22 is a cross-coupled circuit part. 440 and one end of the switching time improving unit 450 and the drain end of the eighth PMOS transistor MP28, and the drain end of the second PMOS transistor MP22 is connected to one end of the differential pair circuit unit 420 Can be connected.

전압강하 방지부(430)는 제7 및 제8 PMOS 트랜지스터(MP27, MP28)를 이용하여 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 미리 결정된 전압(VLO-V0) 이하로 떨어지는 것을 방지할 수 있다.The voltage drop prevention unit 430 uses the seventh and eighth PMOS transistors MP27 and MP28 to determine the drain voltage of the PMOS transistors MP23 and MP24 provided in the cross-coupled circuit unit 440 at a predetermined voltage VLO. It can prevent falling below -V 0 ).

제7 PMOS 트랜지스터(MP27)의 게이트 단은 제1 PMOS 트랜지스터(MP21)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있고, 제7 PMOS 트랜지스터(MP27)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제7 PMOS 트랜지스터(MP27)의 드레인 단은 제1 PMOS 트랜지스터(MP21)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있다.The gate terminal of the seventh PMOS transistor MP27 is a node where the source terminal of the first PMOS transistor MP21 and one terminal of the cross-coupled circuit portion 440, the switching time improving portion 450, and the voltage level converter 460 meet. (N23), the source terminal of the seventh PMOS transistor MP27 may be connected to the drain terminal VLO of the PMOS switch, and the drain terminal of the seventh PMOS transistor MP27 is the first PMOS transistor MP21 The source terminal of the cross-coupled circuit unit 440, the switching time improving unit 450, and one end of the voltage level converter 460 may be connected to a node N23 where they meet.

제8 PMOS 트랜지스터(MP28)의 게이트 단은 제2 PMOS 트랜지스터(MP22)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있고, 제8 PMOS 트랜지스터(MP28)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제8 PMOS 트랜지스터(MP28)의 드레인 단은 제2 PMOS 트랜지스터(MP22)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있다.The gate terminal of the eighth PMOS transistor MP28 is a node where the source terminal of the second PMOS transistor MP22 and the other terminal of the cross-coupled circuit portion 440, the switching time improving portion 450, and the voltage level converter 460 meet. A source terminal of the eighth PMOS transistor MP28 may be connected to the drain terminal VLO of the PMOS switch, and a drain terminal of the eighth PMOS transistor MP28 may be connected to the second PMOS transistor MP22. The source terminal of the cross-coupled circuit unit 440, the switching time improving unit 450, and the other end of the voltage level converter 460 may be connected to the node (N24) meet.

크로스 커플드 회로부(440)는 디퍼렌셜 페어 회로부(420)의 차동 출력 전압과 전압강하 방지부(430)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP21, MP22)의 소스 전압)을 VHI 전압으로 상승(pull up)시킬 수 있다. 이러한 크로스 커플드 회로부(440)는 두 개의 PMOS 트랜지스터(MP23, MP24)를 포함할 수 있다.The cross-coupled circuit unit 440 sets the differential output voltage of the differential pair circuit unit 420 and the output voltage of the voltage drop prevention unit 430 (that is, the source voltages of the first and second PMOS transistors MP21 and MP22) to VHI. It can be pulled up with voltage. The cross-coupled circuit unit 440 may include two PMOS transistors MP23 and MP24.

제3 PMOS 트랜지스터(MP23)의 게이트 단은 제4 PMOS 트랜지스터(MP24)의 드레인 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 일 단이 만나는 노드(N24)에 연결될 수 있고, 제3 PMOS 트랜지스터(MP23)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제3 PMOS 트랜지스터(MP23)의 드레인 단은 제4 PMOS 트랜지스터(MP24)의 게이트 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 타 단이 만나는 노드(N23)에 연결될 수 있다.The gate terminal of the third PMOS transistor MP23 may be connected to a node N24 where a drain terminal of the fourth PMOS transistor MP24 meets an end of the voltage drop prevention unit 430 and the switching time improving unit 450, The source terminal of the third PMOS transistor MP23 may be connected to the source terminal VHI of the PMOS switch, and the drain terminal of the third PMOS transistor MP23 may be connected to the gate terminal of the fourth PMOS transistor MP24 and the voltage drop prevention unit ( 430 and the other end of the switching time improving unit 450 may be connected to a node N23 where they meet.

제4 PMOS 트랜지스터(MP24)의 게이트 단은 제3 PMOS 트랜지스터(MP23)의 드레인 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 타 단이 만나는 노드(N23)에 연결될 수 있고, 제4 PMOS 트랜지스터(MP24)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MP24)의 드레인 단은 제3 PMOS 트랜지스터(MP23)의 게이트 단과 전압강하 방지부(430)의 일 단이 만나는 노드(N24)에 연결될 수 있다.A gate terminal of the fourth PMOS transistor MP24 may be connected to a node N23 where the drain terminal of the third PMOS transistor MP23 meets the other terminal of the voltage drop prevention unit 430 and the switching time improving unit 450, The source terminal of the fourth PMOS transistor MP24 may be connected to the source terminal VHI of the PMOS switch, and the drain terminal of the fourth PMOS transistor MP24 may be connected to the gate terminal of the third PMOS transistor MP23 and the voltage drop prevention unit ( It may be connected to a node N24 where one end of the 430 meets.

스위칭 타임 개선부(450)는, 스위치 Enable 신호(S_EN) 변경 시, 트랜지스터 사이즈가 큰(또는 구동전류가 큰) PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부(420)의 차동 출력 전압과 전압강하 방지부(430)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP21, MP22)의 소스 전압)을 VHI 전압으로 빨리 상승시킴으로써, PMOS 스위치의 스위칭 동작 시간을 개선할 수 있다. 이러한 스위칭 타임 개선부(450)는 6개의 PMOS 트랜지스터(MPF21, MPF22, MPF23, MPF24, MPF25, MPF26)를 포함할 수 있다.When the switch enable signal S_EN is changed, the switching time improving unit 450 uses PMOS transistors having a large transistor size (or a large driving current) to prevent the differential output voltage and voltage drop of the differential pair circuit unit 420 ( By rapidly increasing the output voltage of 430 (that is, the source voltages of the first and second PMOS transistors MP21 and MP22) to the VHI voltage, it is possible to improve the switching operation time of the PMOS switch. The switching time improving unit 450 may include six PMOS transistors MPF21, MPF22, MPF23, MPF24, MPF25, and MPF26.

제1 PMOS 트랜지스터(MPF21)의 게이트 단은 모드 전환부(500)의 출력 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MPF21)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제1 PMOS 트랜지스터(MPF21)의 드레인 단은 제2 PMOS 트랜지스터(MPF22)의 소스 단에 연결될 수 있다.The gate terminal of the first PMOS transistor MPF21 may be connected to the output terminal of the mode switching unit 500, and the source terminal of the first PMOS transistor MPF21 may be connected to the source terminal VHI of the PMOS switch. The drain terminal of the first PMOS transistor MPF21 may be connected to the source terminal of the second PMOS transistor MPF22.

제2 PMOS 트랜지스터(MPF22)의 게이트 단은 제3 인버터부(490)의 출력 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MPF22)의 소스 단은 제1 PMOS 트랜지스터(MPF21)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MPF22)의 드레인 단은 제3 PMOS 트랜지스터(MPF23)의 소스 단에 연결될 수 있다.The gate terminal of the second PMOS transistor MPF22 may be connected to the output terminal of the third inverter unit 490, and the source terminal of the second PMOS transistor MPF22 may be connected to the drain terminal of the first PMOS transistor MPF21. In addition, the drain terminal of the second PMOS transistor MPF22 may be connected to the source terminal of the third PMOS transistor MPF23.

제3 PMOS 트랜지스터(MPF23)의 게이트 단은 제6 PMOS 트랜지스터(MPF26)의 드레인 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있고, 제3 PMOS 트랜지스터(MPF23)의 소스 단은 제2 PMOS 트랜지스터(MPF22)의 드레인 단에 연결될 수 있으며, 제3 PMOS 트랜지스터(MPF23)의 드레인 단은 제6 PMOS 트랜지스터(MPF26)의 게이트 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있다.The gate terminal of the third PMOS transistor MPF23 is a node where the drain terminal of the sixth PMOS transistor MPF26 and the other terminal of the voltage drop prevention portion 430, the cross-coupled circuit portion 440, and the voltage level converter 460 meet. (N24), the source terminal of the third PMOS transistor MPF23 may be connected to the drain terminal of the second PMOS transistor MPF22, and the drain terminal of the third PMOS transistor MPF23 is a sixth PMOS transistor ( The gate terminal of the MPF26 may be connected to a node N23 where the voltage drop prevention unit 430, the cross-coupled circuit unit 440, and one end of the voltage level converter 460 meet.

제4 PMOS 트랜지스터(MPF24)의 게이트 단은 모드 전환부(500)의 출력 단에 연결될 수 있고, 제4 PMOS 트랜지스터(MPF24)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MPF24)의 드레인 단은 제5 PMOS 트랜지스터(MPF25)의 소스 단에 연결될 수 있다.The gate terminal of the fourth PMOS transistor MPF24 may be connected to the output terminal of the mode switching unit 500, and the source terminal of the fourth PMOS transistor MPF24 may be connected to the source terminal VHI of the PMOS switch. The drain terminal of the 4 PMOS transistor MPF24 may be connected to the source terminal of the fifth PMOS transistor MPF25.

제5 PMOS 트랜지스터(MPF25)의 게이트 단은 제2 인버터부(480)의 출력 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MPF25)의 소스 단은 제4 PMOS 트랜지스터(MPF24)의 드레인 단에 연결될 수 있으며, 제4 PMOS 트랜지스터(MPF24)의 드레인 단은 제6 PMOS 트랜지스터(MPF26)의 소스 단에 연결될 수 있다.The gate terminal of the fifth PMOS transistor MPF25 may be connected to the output terminal of the second inverter unit 480, and the source terminal of the fifth PMOS transistor MPF25 may be connected to the drain terminal of the fourth PMOS transistor MPF24. In addition, the drain terminal of the fourth PMOS transistor MPF24 may be connected to the source terminal of the sixth PMOS transistor MPF26.

제6 PMOS 트랜지스터(MPF26)의 게이트 단은 제3 PMOS 트랜지스터(MPF23)의 드레인 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있고, 제6 PMOS 트랜지스터(MPF26)의 소스 단은 제5 PMOS 트랜지스터(MPF25)의 드레인 단에 연결될 수 있으며, 제6 PMOS 트랜지스터(MPF26)의 드레인 단은 제3 PMOS 트랜지스터(MPF23)의 게이트 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있다.The gate terminal of the sixth PMOS transistor MPF26 is a node where the drain terminal of the third PMOS transistor MPF23 meets the voltage drop prevention portion 430, the cross-coupled circuit portion 440, and one terminal of the voltage level converter 460 (N23), the source terminal of the sixth PMOS transistor MPF26 may be connected to the drain terminal of the fifth PMOS transistor MPF25, and the drain terminal of the sixth PMOS transistor MPF26 is a third PMOS transistor ( The gate terminal of the MPF23 may be connected to a node N24 where the other terminal of the voltage drop prevention unit 430, the cross-coupled circuit unit 440, and the voltage level converter 460 meet.

모드 전환부(500)는, 스위칭 제어부(미도시)의 제어 명령에 따라, 스위칭 타임 개선부(450)의 동작을 활성화하거나 혹은 비활성화하는 역할을 수행할 수 있다. 이러한 모드 전환부(500)는 인버터부(510), 디퍼렌셜 페어 회로부(520), 전압강하 방지부(530) 및 크로스 커플드 회로부(540)를 포함할 수 있다. 상기 모드 전환부(500)의 구성요소들(510~540)은 상술한 도 4의 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230) 및 크로스 커플드 회로부(240)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. The mode switching unit 500 may play a role of activating or deactivating an operation of the switching time improving unit 450 according to a control command of a switching control unit (not shown). The mode switching unit 500 may include an inverter unit 510, a differential pair circuit unit 520, a voltage drop prevention unit 530, and a cross-coupled circuit unit 540. The components 510 to 540 of the mode conversion unit 500 are the inverter unit 210 of FIG. 4, the differential pair circuit unit 220, the voltage drop prevention unit 230, and the cross-coupled circuit unit 240 of FIG. Since it is the same as, a detailed description thereof will be omitted.

모드 전환부(500)의 입력 신호(PWR_ON)가 로우 레벨 신호(0V)인 경우, 모드 전환부(500)는 스위칭 타임 개선부(450)의 동작을 비활성화하는 하이 레벨 신호(

Figure pat00005
)를 출력한다. 한편, 모드 전환부(500)의 입력 신호(PWR_ON)가 하이 레벨 신호(VDD)인 경우, 모드 전환부(500)는 스위칭 타임 개선부(450)의 동작을 활성화하는 로우 레벨 신호(
Figure pat00006
)를 출력한다.When the input signal PWR_ON of the mode switching unit 500 is a low level signal (0V), the mode switching unit 500 is a high level signal for deactivating the operation of the switching time improving unit 450 (
Figure pat00005
) Is displayed. On the other hand, when the input signal PWR_ON of the mode switching unit 500 is a high level signal VDD, the mode switching unit 500 is a low level signal activating the operation of the switching time improving unit 450 (
Figure pat00006
) Is displayed.

전압 레벨 변환부(460)는 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압을 이용하여 스위칭 구동 전압(즉, 게이트 구동 전압)을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO)으로 변환할 수 있다. 즉, 전압 레벨 변환부(460)는, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)의 종류에 따라, 스위칭 구동 전압을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO) 중 어느 하나로 변환할 수 있다. 이러한 전압 레벨 변환부(460)는 두 개의 NMOS 트랜지스터(MN23, MN24)와 두 개의 PMOS 트랜지스터(MP25, MP26)를 포함할 수 있다.The voltage level converter 460 converts the switching driving voltage (that is, the gate driving voltage) to the source voltage VHI of the PMOS switch by using the drain voltages of the PMOS transistors MP23 and MP24 provided in the cross-coupled circuit unit 440. ) And the drain voltage (VLO). That is, the voltage level conversion unit 460 converts the switching driving voltage to one of the source voltage (VHI) and the drain voltage (VLO) of the PMOS switch according to the type of the switch enable signal S_EN input from the switching control unit. I can. The voltage level converter 460 may include two NMOS transistors MN23 and MN24 and two PMOS transistors MP25 and MP26.

제5 PMOS 트랜지스터(MP25)의 게이트 단은 전압강하 방지부(430)의 일 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MP25)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제5 PMOS 트랜지스터(MP25)의 드레인 단은 제3 NMOS 트랜지스터(MN23)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 게이트 단이 만나는 노드(N25)에 연결될 수 있다.The gate terminal of the fifth PMOS transistor MP25 may be connected to one end of the voltage drop prevention unit 430, and the source terminal of the fifth PMOS transistor MP25 may be connected to the source terminal VHI of the PMOS switch, The drain terminal of the fifth PMOS transistor MP25 may be connected to a node N25 where the drain terminal of the third NMOS transistor MN23 and the gate terminal of the fourth NMOS transistor MN24 meet.

제6 PMOS 트랜지스터(MP26)의 게이트 단은 전압강하 방지부(430)의 타 단에 연결될 수 있고, 제6 PMOS 트랜지스터(MP26)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제6 PMOS 트랜지스터(MP26)의 드레인 단은 제3 NMOS 트랜지스터(MN23)의 게이트 단과 제4 NMOS 트랜지스터(MN24)의 드레인 단과 버퍼부(470)의 입력 단이 만나는 노드(N26)에 연결될 수 있다.The gate terminal of the sixth PMOS transistor MP26 may be connected to the other terminal of the voltage drop prevention unit 430, and the source terminal of the sixth PMOS transistor MP26 may be connected to the source terminal VHI of the PMOS switch. The drain terminal of the sixth PMOS transistor MP26 may be connected to a node N26 where the gate terminal of the third NMOS transistor MN23 and the drain terminal of the fourth NMOS transistor MN24 and the input terminal of the buffer unit 470 meet.

제3 NMOS 트랜지스터(MN23)의 게이트 단은 제6 PMOS 트랜지스터(MP26)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 드레인 단이 만나는 노드(N26)에 연결될 수 있고, 제3 NMOS 트랜지스터(MN23)의 드레인 단은 제5 PMOS 트랜지스터(MP25)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 게이트 단이 만나는 노드(N25)에 연결될 수 있으며, 제3 NMOS 트랜지스터(MN23)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.The gate terminal of the third NMOS transistor MN23 may be connected to a node N26 where the drain terminal of the sixth PMOS transistor MP26 and the drain terminal of the fourth NMOS transistor MN24 meet, and the third NMOS transistor MN23 The drain terminal may be connected to a node N25 where the drain terminal of the fifth PMOS transistor MP25 and the gate terminal of the fourth NMOS transistor MN24 meet, and the source terminal of the third NMOS transistor MN23 is the drain terminal of the PMOS switch. (VLO) can be connected.

제4 NMOS 트랜지스터(MN24)의 게이트 단은 제5 PMOS 트랜지스터(MP25)의 드레인 단과 제3 NMOS 트랜지스터(MN23)의 드레인 단이 만나는 노드(N25)에 연결될 수 있고, 제4 NMOS 트랜지스터(MN24)의 드레인 단은 제6 PMOS 트랜지스터(MP26)의 드레인 단과 제3 NMOS 트랜지스터(MN23)의 게이트 단이 만나는 노드(N26)에 연결될 수 있으며, 제4 NMOS 트랜지스터(MN24)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.The gate terminal of the fourth NMOS transistor MN24 may be connected to a node N25 where the drain terminal of the fifth PMOS transistor MP25 and the drain terminal of the third NMOS transistor MN23 meet, and the fourth NMOS transistor MN24 The drain terminal may be connected to a node N26 where the drain terminal of the sixth PMOS transistor MP26 and the gate terminal of the third NMOS transistor MN23 meet, and the source terminal of the fourth NMOS transistor MN24 is the drain terminal of the PMOS switch. (VLO) can be connected.

버퍼부(470)는 PMOS 스위치를 구동하기 위한 구동 전류를 단계적으로 증가시킬 수 있다. 이러한 버퍼부(470)는 PMOS 구동 유닛(400)의 출력 단으로 갈수록 트랜지스터 사이즈가 점점 증가하는 복수의 인버터들을 포함할 수 있다. 본 실시 예에서, 버퍼부(470)는 5개의 인버터를 포함하는 것을 예시하고 있으나 이를 제한하지는 않는다.The buffer unit 470 may stepwise increase a driving current for driving the PMOS switch. The buffer unit 470 may include a plurality of inverters whose transistor size gradually increases toward the output terminal of the PMOS driving unit 400. In the present embodiment, the buffer unit 470 is illustrated to include five inverters, but the present invention is not limited thereto.

버퍼부(470)의 입력 단은 전압 레벨 변환부(460)의 출력 단에 연결될 수 있고, 버퍼부(470)의 출력 단(S)은 PMOS 스위치의 게이트 단에 연결될 수 있다.The input terminal of the buffer unit 470 may be connected to the output terminal of the voltage level converter 460, and the output terminal S of the buffer unit 470 may be connected to the gate terminal of the PMOS switch.

제2 인버터부(480)는 버퍼부(470)로부터 입력된 신호(S)를 반전하여 출력할 수 있다. 상기 제2 인버터부(480)에서 출력된 신호(

Figure pat00007
)는 스위칭 타임 개선부(450)의 제5 PMOS 트랜지스터(MPF25)로 입력될 수 있다.The second inverter unit 480 may invert and output the signal S input from the buffer unit 470. The signal output from the second inverter unit 480 (
Figure pat00007
) May be input to the fifth PMOS transistor MPF25 of the switching time improving unit 450.

제2 인버터부(480)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 인버터부(480)의 입력 단은 버퍼부(470)의 출력 단에 연결될 수 있고, 제2 인버터부(480)의 출력 단은 제3 인버터부(490)의 입력 단과 스위칭 타임 개선부(450)의 일 단에 연결될 수 있다.The second inverter unit 480 may include one PMOS transistor and one NMOS transistor. The input terminal of the second inverter unit 480 may be connected to the output terminal of the buffer unit 470, and the output terminal of the second inverter unit 480 is an input terminal of the third inverter unit 490 and a switching time improving unit. It can be connected to one end of (450).

제3 인버터부(490)는 제2 인버터부(480)로부터 입력된 신호(

Figure pat00008
)를 반전하여 출력할 수 있다. 상기 제3 인버터부(490)에서 출력된 신호(
Figure pat00009
)는 스위칭 타임 개선부(450)의 제2 PMOS 트랜지스터(MPF22)로 입력될 수 있다.The third inverter unit 490 includes a signal input from the second inverter unit 480 (
Figure pat00008
) Can be reversed and output. The signal output from the third inverter unit 490 (
Figure pat00009
) May be input to the second PMOS transistor MPF22 of the switching time improving unit 450.

제3 인버터부(490)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제3 인버터부(490)의 입력 단은 제2 인버터부(480)의 출력 단에 연결될 수 있고, 제3 인버터부(490)의 출력 단은 스위칭 타임 개선부(450)의 일 단에 연결될 수 있다.The third inverter unit 490 may include one PMOS transistor and one NMOS transistor. The input terminal of the third inverter unit 490 may be connected to the output terminal of the second inverter unit 480, and the output terminal of the third inverter unit 490 may be connected to one end of the switching time improving unit 450. I can.

제너 다이오드(495)는, 일종의 보호 소자로서, PMOS 스위치의 소스 전압(즉, VHI)과 PMOS 스위치의 드레인 전압(VLO) 사이의 전압 차이를 일정하게 유지시킬 수 있다. 상기 제너 다이오드(495)의 캐소드 단은 PMOS 스위치의 소스 단에 연결될 수 있고, 제너 다이오드(495)의 애노드 단은 PMOS 스위치의 드레인 단에 연결될 수 있다.The Zener diode 495 is a type of protection device and may maintain a constant voltage difference between the source voltage (ie, VHI) of the PMOS switch and the drain voltage (VLO) of the PMOS switch. The cathode terminal of the Zener diode 495 may be connected to the source terminal of the PMOS switch, and the anode terminal of the Zener diode 495 may be connected to the drain terminal of the PMOS switch.

이러한 PMOS 구동 유닛(400)은, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)와 스위치 Enable 신호(S_EN)에 따라, PMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, PMOS 구동 유닛(400)은, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 PMOS 스위치를 오프 상태로 동작시킬 수 있다. 반대로, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)도 하이 레벨 신호(VDD)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 PMOS 스위치를 온 상태로 동작시킬 수 있다.The PMOS driving unit 400 may output the gate driving voltage S for driving the PMOS switch according to the mode change signal PWR_ON and the switch enable signal S_EN input from the switching control unit. That is, when the mode change signal PWR_ON is a high level signal VDD and the switch enable signal S_EN is a low level signal 0V, the PMOS driving unit 400 receives the switch driving signal S in the VHI state. By outputting, the corresponding PMOS switch can be operated in an off state. Conversely, when the mode change signal (PWR_ON) is a high level signal (VDD) and the switch enable signal (S_EN) is also a high level signal (VDD), a switch driving signal (S) in the VLO state is output and the corresponding PMOS switch is turned on. It can be operated in the ON state.

PMOS 구동 유닛(400)의 동작을 좀 더 구체적으로 설명하면 다음과 같다. 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)에서 로우 레벨 신호(0V)로 전환된 경우, 제1 인버터부(410)의 출력 신호(

Figure pat00010
)는 하이 레벨 신호(VDD 전압 또는 V12 전압)가 된다. 상기 S_EN 신호와
Figure pat00011
신호가 디퍼렌셜 페어 회로부(420)로 입력되면, 상기 디퍼렌셜 페어 회로부(420)의 제1 NMOS 트랜지스터(MN21)는 오프 상태가 되고, 제2 NMOS 트랜지스터(MN22)는 온 상태가 된다. 제2 NMOS 트랜지스터(MN22)가 온 상태로 되면, 제22 노드(N22) 전압은 0V가 되고 제24 노드(N24) 전압은 VLO+|VTP|가 된다. 여기서 |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.The operation of the PMOS driving unit 400 will be described in more detail as follows. When the mode change signal PWR_ON input from the switching controller is a high level signal VDD and the switch enable signal S_EN is switched from the high level signal VDD to the low level signal 0V, the first inverter unit 410 ) Of the output signal (
Figure pat00010
) Becomes a high level signal (VDD voltage or V12 voltage). The S_EN signal and
Figure pat00011
When a signal is input to the differential pair circuit unit 420, the first NMOS transistor MN21 of the differential pair circuit unit 420 is turned off, and the second NMOS transistor MN22 is turned on. When the second NMOS transistor MN22 is turned on, the voltage of the 22nd node N22 becomes 0V and the voltage of the 24th node N24 becomes VLO+|VTP|. Where |VTP| is the threshold voltage of the PMOS transistor.

제24 노드(N24) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(440)의 제3 PMOS 트랜지스터(MP23)는 온 상태가 되어 제23 노드(N23) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제23 노드(N23) 전압이 VHI 전압이 되면, 전압강하 방지부(430)의 제1 PMOS 트랜지스터(MP21)가 온 상태로 되어, 제21 노드(N21) 전압을 VHI 전압으로 상승(pull-up)시킨다. 이때, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)에서 로우 레벨 신호(0V)로 전환된 경우, 스위칭 타임 개선부(450)의 제1 내지 제3 PMOS 트랜지스터들(MPF21, MPF22, MPF23)이 온 상태가 되어, 제23 노드(N23) 전압과 제21 노드(N21) 전압을 VHI 전압으로 빠르게 상승(pull-up)시킨다.When the voltage of the 24th node N24 becomes VLO+|VTP|, the third PMOS transistor MP23 of the cross-coupled circuit unit 440 is turned on and the voltage of the 23rd node N23 is pulled up to the VHI voltage. up). When the voltage of the 23rd node N23 becomes the VHI voltage, the first PMOS transistor MP21 of the voltage drop prevention unit 430 is turned on, and the voltage of the 21st node N21 is pulled up to the VHI voltage. ). At this time, when the switch enable signal S_EN is switched from the high level signal VDD to the low level signal 0V, the first to third PMOS transistors MPF21, MPF22, and MPF23 of the switching time improving unit 450 In this ON state, the voltage of the 23rd node N23 and the voltage of the 21st node N21 are rapidly pulled up to the VHI voltage.

제23 노드(N23) 전압과 제24 노드(N24) 전압이 각각 VHI 전압과 VLO+|VTP| 전압이 되면, 전압 레벨 변환부(460)의 제25 PMOS 트랜지스터(MP25)는 온 상태로 되고 제6 PMOS 트랜지스터(MP26)는 오프 상태로 되어, 제25 노드(N25) 전압과 제26 노드(N26) 전압은 각각 VHI 전압과 VLO 전압이 된다. 버퍼부(470)의 인버터는 VLO 전압을 반전하여 VHI 전압을 출력한다. 따라서, PMOS 구동 유닛(400)의 출력신호(S)는 VHI 전압 상태가 되어, 상기 PMOS 구동 유닛(400)에 해당하는 PMOS 스위치를 턴 오프 시킨다.The voltage of the 23rd node (N23) and the voltage of the 24th node (N24) are respectively VHI and VLO+|VTP| When the voltage is reached, the 25th PMOS transistor MP25 of the voltage level converter 460 is turned on and the sixth PMOS transistor MP26 is turned off, so that the voltage of the 25th node N25 and the 26th node N26 are turned off. ) Voltage becomes VHI voltage and VLO voltage, respectively. The inverter of the buffer unit 470 inverts the VLO voltage and outputs the VHI voltage. Accordingly, the output signal S of the PMOS driving unit 400 is in a VHI voltage state, and the PMOS switch corresponding to the PMOS driving unit 400 is turned off.

한편, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)이 로우 레벨 신호(0V)에서 하이 레벨 신호(VDD)로 전환된 경우, 제1 인버터부(410)의 출력 신호(

Figure pat00012
)는 로우 레벨 신호(0V)가 된다. 상기 S_EN 신호와
Figure pat00013
신호가 디퍼렌셜 페어 회로부(420)로 입력되면, 상기 디퍼렌셜 페어 회로부(420)의 제1 NMOS 트랜지스터(MN21)는 온 상태가 되고, 제2 NMOS 트랜지스터(MN22)는 오프 상태가 된다. 제1 NMOS 트랜지스터(MN21)가 온 상태로 되면, 제21 노드(N21) 전압은 0V가 되고 제23 노드(N23) 전압은 VLO+|VTP|가 된다.Meanwhile, when the mode change signal PWR_ON input from the switching control unit is a high level signal VDD and the switch enable signal S_EN is switched from a low level signal 0V to a high level signal VDD, the first inverter unit The output signal of 410 (
Figure pat00012
) Becomes a low level signal (0V). The S_EN signal and
Figure pat00013
When a signal is input to the differential pair circuit unit 420, the first NMOS transistor MN21 of the differential pair circuit unit 420 is turned on and the second NMOS transistor MN22 is turned off. When the first NMOS transistor MN21 is turned on, the voltage of the 21st node N21 becomes 0V and the voltage of the 23rd node N23 becomes VLO+|VTP|.

제23 노드(N23) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(440)의 제4 PMOS 트랜지스터(MP24)는 온 상태가 되어 제24 노드(N24) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제24 노드(N24) 전압이 VHI 전압이 되면, 전압강하 방지부(430)의 제2 PMOS 트랜지스터(MP22)가 온 상태로 되어, 제22 노드(N22) 전압을 VHI 전압으로 상승(pull-up)시킨다. 이때, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)에서 하이 레벨 신호(VDD)로 전환된 경우, 스위칭 타임 개선부(450)의 제4 내지 제6 PMOS 트랜지스터들(MPF24, MPF25, MPF26)이 온 상태가 되어, 제24 노드(N24) 전압과 제22 노드(N22) 전압을 VHI 전압으로 빠르게 상승(pull-up)시킨다.When the voltage of the 23rd node N23 becomes VLO+|VTP|, the fourth PMOS transistor MP24 of the cross-coupled circuit unit 440 is turned on and the voltage of the 24th node N24 is pulled up to the VHI voltage. up). When the voltage of the 24th node N24 becomes the VHI voltage, the second PMOS transistor MP22 of the voltage drop prevention unit 430 is turned on, and the voltage of the 22nd node N22 is pulled up to the VHI voltage. ). At this time, when the switch enable signal S_EN is switched from the low level signal 0V to the high level signal VDD, the fourth to sixth PMOS transistors MPF24, MPF25, and MPF26 of the switching time improving unit 450 In this ON state, the voltage of the 24th node N24 and the voltage of the 22nd node N22 are rapidly pulled up to the VHI voltage.

제23 노드(N23) 전압과 제24 노드(N24) 전압이 각각 VLO+|VTP| 전압과 VHI 전압이 되면, 전압 레벨 변환부(460)의 제5 PMOS 트랜지스터(MP25)는 오프 상태로 되고 제6 PMOS 트랜지스터(MP26)는 온 상태로 되어, 제25 노드(N25) 전압과 제26 노드(N26) 전압은 각각 VLO 전압과 VHI 전압이 된다. 버퍼부(470)의 인버터는 VHI 전압을 반전하여 VLO 전압을 출력한다. 따라서, PMOS 구동 유닛(400)의 출력신호(S)는 VLO 전압 상태가 되어, 상기 PMOS 구동 유닛(400)에 해당하는 PMOS 스위치를 턴 온 시킨다.The voltage of the 23rd node (N23) and the voltage of the 24th node (N24) are VLO+|VTP| When the voltage reaches the VHI voltage, the fifth PMOS transistor MP25 of the voltage level converter 460 is turned off and the sixth PMOS transistor MP26 is turned on, so that the voltage of the 25th node N25 and the 26th The voltage of the node N26 is a voltage VLO and a voltage VHI, respectively. The inverter of the buffer unit 470 inverts the VHI voltage and outputs the VLO voltage. Accordingly, the output signal S of the PMOS driving unit 400 enters the VLO voltage state, and turns on the PMOS switch corresponding to the PMOS driving unit 400.

도 10은 본 발명의 다른 실시 예에 따른 NMOS 구동 유닛의 회로 구성도이고, 도 9는 도 10의 NMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도이다.10 is a circuit diagram of an NMOS driving unit according to another embodiment of the present invention, and FIG. 9 is a circuit diagram of a mode switching unit added to the NMOS driving unit of FIG. 10.

도 9 및 도 10을 참조하면, 본 발명에 따른 NMOS 구동 유닛(600)은 제1 인버터부(610), 제2 인버터부(620), 디퍼렌셜 페어 회로부(630), 전압강하 방지부(640), 크로스 커플드 회로부(650), 스위칭 타임 개선부(660), 전압 레벨 변환부(670), 버퍼부(680), 제3 인버터부(685), 제4 인버터부(690), 제너 다이오드(695) 및 모드 전환부(500)를 포함할 수 있다. 도 9 및 도 10에 도시된 구성요소들은 NMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.9 and 10, the NMOS driving unit 600 according to the present invention includes a first inverter unit 610, a second inverter unit 620, a differential pair circuit unit 630, and a voltage drop prevention unit 640. , Cross-coupled circuit unit 650, switching time improving unit 660, voltage level conversion unit 670, buffer unit 680, third inverter unit 685, fourth inverter unit 690, Zener diode ( 695) and a mode switching unit 500 may be included. The components shown in FIGS. 9 and 10 are not essential in implementing the NMOS driving unit, and thus the PMOS driving unit described herein may have more or fewer components than the components listed above.

NMOS 구동 유닛(600)의 제2 인버터부(620), 디퍼렌셜 페어 회로부(630), 전압강하 방지부(640), 크로스 커플드 회로부(650), 스위칭 타임 개선부(660), 전압 레벨 변환부(670), 버퍼부(680), 제3 인버터부(685), 제4 인버터부(690), 제너 다이오드(695) 및 모드 전환부(500)는 상술한 도 8의 제1 인버터부(410), 디퍼렌셜 페어 회로부(420), 전압강하 방지부(430), 크로스 커플드 회로부(440), 스위칭 타임 개선부(450), 전압 레벨 변환부(460), 버퍼부(470), 제2 인버터부(480), 제3 인버터부(490), 제너 다이오드(495) 및 모드 전환부(500)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 이하에서는, 도 8에 도시된 PMOS 구동 유닛(400)과의 차이점을 중심으로 설명하도록 한다.A second inverter unit 620 of the NMOS driving unit 600, a differential pair circuit unit 630, a voltage drop prevention unit 640, a cross-coupled circuit unit 650, a switching time improvement unit 660, a voltage level conversion unit 670, the buffer unit 680, the third inverter unit 685, the fourth inverter unit 690, the Zener diode 695 and the mode switching unit 500 are the first inverter unit 410 of FIG. ), differential pair circuit unit 420, voltage drop prevention unit 430, cross-coupled circuit unit 440, switching time improvement unit 450, voltage level conversion unit 460, buffer unit 470, second inverter Since the unit 480, the third inverter unit 490, the Zener diode 495, and the mode conversion unit 500 are the same, a detailed description thereof will be omitted. Hereinafter, a description will be made focusing on differences from the PMOS driving unit 400 illustrated in FIG. 8.

NMOS 구동 유닛(600)은 PMOS 구동 유닛(400)의 모든 구성요소들을 포함하고, 그 외에 하나의 인버터를 추가로 포함한다. 상기 인버터는 NMOS 구동 유닛(600)의 입력 단에 추가될 수 있다.The NMOS driving unit 600 includes all components of the PMOS driving unit 400, and additionally includes one inverter. The inverter may be added to the input terminal of the NMOS driving unit 600.

제1 인버터부(610)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 상기 제1 인버터부(610)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 인버터부(610)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.The first inverter unit 610 may invert and output a signal S_EN input from a switching control unit (not shown). The first inverter unit 610 may include one PMOS transistor and one NMOS transistor. The transistor of the first inverter unit 610 may be a PMOS transistor and an NMOS transistor having a low rated voltage (eg, 5V), but is not limited thereto.

PMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터의 소스 단은 VDD 전압 신호의 출력 단에 연결될 수 있으며, PMOS 트랜지스터의 드레인 단은 NMOS 트랜지스터의 드레인 단과 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)의 일 단이 만나는 노드에 연결될 수 있다.The gate terminal of the PMOS transistor can be connected to the output node of the switch enable signal (S_EN), the source terminal of the PMOS transistor can be connected to the output terminal of the VDD voltage signal, and the drain terminal of the PMOS transistor is the drain terminal and the second terminal of the NMOS transistor. It may be connected to a node where one end of the inverter unit 620 and the differential pair circuit unit 630 meet.

NMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터의 드레인 단은 PMOS 트랜지스터의 드레인 단과 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)의 일 단이 만나는 노드에 연결될 수 있으며, NMOS 트랜지스터의 소스 단은 접지(ground)에 연결될 수 있다.The gate terminal of the NMOS transistor may be connected to the output node of the switch enable signal S_EN, and the drain terminal of the NMOS transistor is where the drain terminal of the PMOS transistor meets the second inverter unit 620 and one end of the differential pair circuit unit 630. The node may be connected, and the source terminal of the NMOS transistor may be connected to ground.

디퍼렌셜 페어 회로부(630)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(630)는 두 개의 NMOS 트랜지스터(MN31, MN32)를 포함할 수 있다. 한편, 상기 디퍼렌셜 페어 회로부(630)는 제1 및 제2 인버터부(610, 620)를 포함할 수 있다. 즉, 제1 인버터부(610), 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.The differential pair circuit unit 630 may generate a differential output signal by using a differential input signal. The differential pair circuit unit 630 may include two NMOS transistors MN31 and MN32. Meanwhile, the differential pair circuit unit 630 may include first and second inverter units 610 and 620. That is, the first inverter unit 610, the second inverter unit 620, and the differential pair circuit unit 630 may be referred to as “differential pair circuit units”.

제1 인버터부(610)를 추가로 포함하는 NMOS 구동 유닛(600)은, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)와 스위치 Enable 신호(S_EN)에 따라, NMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, NMOS 구동 유닛(600)은, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 NMOS 스위치를 오프 상태로 동작시킬 수 있다. 반대로, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)도 하이 레벨 신호(VDD)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 NMOS 스위치를 온 상태로 동작시킬 수 있다.The NMOS driving unit 600 further including the first inverter unit 610 is a gate driving voltage for driving the NMOS switch according to the mode change signal PWR_ON and the switch enable signal S_EN input from the switching control unit. (S) can be printed. In other words, when the mode change signal PWR_ON is the high level signal VDD and the switch enable signal S_EN is the low level signal 0V, the NMOS driving unit 600 receives the switch driving signal S in the VLO state. By outputting, the corresponding NMOS switch can be operated in the off state. Conversely, when the mode change signal (PWR_ON) is a high level signal (VDD) and the switch enable signal (S_EN) is also a high level signal (VDD), the switch driving signal (S) in the VHI state is output and the corresponding NMOS switch is turned on. It can be operated in the ON state.

도 11 및 도 12는 도 8의 PMOS 구동 유닛과 도 10의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면이다.11 and 12 are diagrams showing simulation results of the performance of the PMOS driving unit of FIG. 8 and the NMOS driving unit of FIG. 10.

도 11의 (a)는 PMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 PMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(propagation delay time, TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.11A is a result of measuring propagation delay time (T PD ) between switch enable signals input to PMOS driving units and driving signals output from the PMOS driving units, A table showing a result of calculating a difference value (Δt) between a minimum propagation delay time (T PD, min ) and a maximum propagation delay time (T PD, max ) among the propagation delay times.

도 11의 (b)는 NMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 NMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.11B is a result of measuring propagation delay times T PD between switch enable signals input to NMOS driving units and driving signals output from the NMOS driving units, and the propagation delay time. Among them, a table showing the result of calculating the difference value (Δt) between the minimum propagation delay time (T PD, min ) and the maximum propagation delay time (T PD, max ).

도 11의 (a) 및 (b)에 도시된 바와 같이, VCELL=3.2V, SS(Slow PMOS, Slow NMOS) model parameter, Temperature=85℃의 slow simulation 조건에서 PMOS 구동 유닛의 △t는 8.9ns이고, NMOS 구동 유닛의 △t는 9.9ns로 양호한 결과를 획득할 수 있다. 이러한 시뮬레이션 결과를 통해, 본 발명에 따른 게이트 구동회로는 스위칭 타임 개선부를 추가함으로써, PMOS 스위치와 NMOS 스위치의 스위칭 동작 시간을 개선할 수 있음을 확인할 수 있다. As shown in (a) and (b) of Fig. 11, Δt of the PMOS driving unit in the slow simulation condition of V CELL = 3.2V, SS (Slow PMOS, Slow NMOS) model parameter, Temperature = 85°C is 8.9 ns, and Δt of the NMOS driving unit is 9.9 ns, so that good results can be obtained. Through these simulation results, it can be seen that the gate driving circuit according to the present invention can improve the switching operation time of the PMOS switch and the NMOS switch by adding a switching time improvement unit.

도 12의 (a)는 제1 PMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 PMOS 구동 유닛에서 출력되는 구동 신호(S1)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 12의 (a)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 큰 PMOS 트랜지스터들(MPF21~MPF26)을 통해 제21 노드(N21) 전압 및 제22 노드(N22) 전압을 0V에서 38.4V로 빠르게 상승(pull-up)시키고, 제23 노드(N23) 전압 및 제24 노드(N24) 전압을 35.2V에서 38.4V로 빠르게 상승(pull-up)시키는 것을 확인할 수 있다.12A shows the voltage waveform of the switch enable signal input to the first PMOS driving unit, the voltage waveform of the driving signal S1 output from the first PMOS driving unit, and first to fourth nodes N1 to It is a diagram that simulates the voltage waveform of N4). As shown in FIG. 12A, when 12 battery cells are connected in series, the voltage of the 21st node N21 and the voltage of the 22nd node N22 through PMOS transistors MPF21 to MPF26 having a large transistor size ) It can be seen that the voltage is rapidly pulled up from 0V to 38.4V, and the 23rd node (N23) voltage and the 24th node (N24) voltage are quickly pulled up from 35.2V to 38.4V. have.

도 12의 (b)는 제1 NMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 NMOS 구동 유닛에서 출력되는 구동 신호(S2)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 12의 (b)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 큰 PMOS 트랜지스터들(MPF31~MPF36)을 통해 제31 노드(N31) 전압 및 제32 노드(N32) 전압을 0V에서 35.2V로 빠르게 상승(pull-up)시키고, 제33 노드(N33) 전압 및 제34 노드(N34) 전압을 32V에서 35.2V로 빠르게 상승시키는 것을 확인할 수 있다.12B is a voltage waveform of a switch enable signal input to the first NMOS driving unit, a voltage waveform of the driving signal S2 output from the first NMOS driving unit, and first to fourth nodes N1 to It is a diagram that simulates the voltage waveform of N4). As shown in (b) of FIG. 12, when 12 battery cells are connected in series, the voltage of the 31st node N31 and the voltage of the 32nd node N32 through PMOS transistors MPF31 to MPF36 having a large transistor size. ) It can be seen that the voltage is rapidly pulled up from 0V to 35.2V, and the voltage of the 33rd node N33 and the voltage of the 34th node N34 is rapidly increased from 32V to 35.2V.

한편, 이상 본 실시 예에서는, 본 발명의 다양한 실시 예에 따른 게이트 구동회로들이 셀 밸런싱 회로에 구비된 반도체 스위치들을 구동하기 위해 사용되는 것을 예시하고 있으나 이를 제한하지는 않는다. 따라서, 셀 밸런싱 회로가 아닌 다른 전자회로에 구비된 반도체 스위치들을 구동하기 위해 본 발명에 따른 게이트 구동회로들이 사용될 수 있음은 당업자에게 자명할 것이다.Meanwhile, in the present embodiment, the gate driving circuits according to various embodiments of the present disclosure are used to drive semiconductor switches provided in the cell balancing circuit, but the present disclosure is not limited thereto. Therefore, it will be apparent to those skilled in the art that the gate driving circuits according to the present invention can be used to drive semiconductor switches provided in electronic circuits other than the cell balancing circuit.

한편 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술 되는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, although specific embodiments of the present invention have been described above, various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention is not limited to the described embodiments, and should be defined by the claims to be described later, as well as those equivalent to the claims.

100: 셀 밸런싱 회로용 게이트 구동회로 110: PMOS 구동 유닛
120: NMOS 구동 유닛 210: 인버터부
220: 디퍼렌셜 페어 회로부 230: 전압강하 방지부
240: 크로스 커플드 회로부 250: 전압 레벨 변환부
260: 버퍼부 270: 제너 다이오드100: cell balancing circuit gate driving circuit 110: PMOS driving unit
120: NMOS drive unit 210: inverter unit
220: differential pair circuit part 230: voltage drop prevention part
240: cross-coupled circuit unit 250: voltage level conversion unit
260: buffer unit 270: zener diode

Claims (15)

전자회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들; 및
상기 전자회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들을 포함하되,
상기 복수의 PMOS 구동 유닛들을 포함하는 PMOS 구동 유닛 그룹과 상기 복수의 NMOS 구동 유닛들을 포함하는 NMOS 구동 유닛 그룹 중 적어도 하나는, 단일 칩(single chip)으로 구성되는 것을 특징으로 하는 게이트 구동회로.A plurality of PMOS driving units for individually driving a plurality of PMOS switches provided in the electronic circuit; And
Including a plurality of NMOS driving units for individually driving a plurality of NMOS switches provided in the electronic circuit,
At least one of the PMOS driving unit group including the plurality of PMOS driving units and the NMOS driving unit group including the plurality of NMOS driving units is formed of a single chip. 제1항에 있어서,
상기 복수의 PMOS 및 NMOS 구동 유닛들은, 상기 단일 칩 상에서 번갈아 가며 배치되는 것을 특징으로 하는 게이트 구동회로.The method of claim 1,
The plurality of PMOS and NMOS driving units are alternately disposed on the single chip. 제1항에 있어서,
상기 복수의 PMOS 및 NMOS 구동 유닛들은, 고 전압 소자가 지원되는 반도체 공정을 이용하여 제조되는 것을 특징으로 하는 게이트 구동회로.The method of claim 1,
The plurality of PMOS and NMOS driving units are manufactured using a semiconductor process in which a high voltage device is supported. 제1항에 있어서,
상기 복수의 PMOS 구동 유닛들의 개수는 상기 복수의 PMOS 스위치들의 개수에 대응하고, 상기 복수의 NMOS 구동 유닛들의 개수는 상기 복수의 NMOS 스위치들의 개수에 대응하는 것을 특징으로 하는 게이트 구동회로.The method of claim 1,
The number of the plurality of PMOS driving units corresponds to the number of the plurality of PMOS switches, and the number of the plurality of NMOS driving units corresponds to the number of the plurality of NMOS switches. 제1항에 있어서,
각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 PMOS 구동 유닛에 대응하는 PMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 PMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 하는 게이트 구동회로.The method of claim 1,
Each PMOS driving unit turns on/off the operation of the PMOS switch using a source voltage and a drain voltage of a PMOS switch corresponding to the PMOS driving unit according to a switch enable signal input from a switching control unit. Gate driving circuit. 제5항에 있어서,
각각의 PMOS 구동 유닛은, 상기 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 인버터부, 상기 스위칭 제어부 및 인버터부로부터 수신된 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 PMOS 스위치를 구동하기 위한 게이트 구동전압을 상기 PMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 5,
Each PMOS driving unit includes an inverter unit that inverts and outputs a switch enable signal input from the switching control unit, a differential pair circuit unit that generates a differential output signal based on a differential input signal received from the switching control unit and the inverter unit, and the A cross-coupled circuit part for raising the differential output voltage of the differential pair circuit part to a predetermined voltage, a voltage drop prevention part for preventing the drain voltage of the transistors provided in the cross-coupled circuit part from falling below a certain voltage, and driving the PMOS switch And a voltage level converter for converting a gate driving voltage for converting into a source voltage and a drain voltage of the PMOS switch. 제6항에 있어서,
각각의 PMOS 구동 유닛은, 상기 PMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 6,
Each PMOS driving unit further comprises a buffer unit for increasing a driving current for driving the PMOS switch. 제6항에 있어서,
각각의 PMOS 구동 유닛은, 상기 PMOS 스위치의 소스 전압과 상기 PMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 6,
Each PMOS driving unit further comprises a Zener diode maintaining a constant voltage difference between the source voltage of the PMOS switch and the drain voltage of the PMOS switch. 제6항에 있어서,
각각의 PMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 6,
Each PMOS driving unit further includes a switching time improving unit for rapidly increasing the differential output voltage of the differential pair circuit unit to a predetermined voltage by using a plurality of PMOS transistors having a large transistor size. 제1항에 있어서,
각각의 NMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 NMOS 구동 유닛에 대응하는 NMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 NMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 하는 게이트 구동회로.The method of claim 1,
Each NMOS driving unit turns on/off the operation of the NMOS switch using a source voltage and a drain voltage of an NMOS switch corresponding to the NMOS driving unit according to a switch enable signal input from a switching control unit. Gate driving circuit. 제10항에 있어서,
각각의 NMOS 구동 유닛은, 상기 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 제1 인버터부, 상기 제1 인버터부의 출력 신호를 반전하여 출력하는 제2 인버터부, 상기 제1 및 제2 인버터부로부터 수신된 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 NMOS 스위치를 구동하기 위한 게이트 구동전압을 상기 NMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 10,
Each NMOS driving unit includes a first inverter unit for inverting and outputting a switch enable signal input from the switching control unit, a second inverter unit for inverting and outputting an output signal of the first inverter unit, and the first and second inverters. A differential pair circuit unit that generates a differential output signal based on the differential input signal received from the unit, a cross-coupled circuit unit that increases the differential output voltage of the differential pair circuit unit to a predetermined voltage, and transistors provided in the cross-coupled circuit unit. A voltage drop preventing unit preventing a drain voltage from falling below a predetermined voltage, and a voltage level converting unit converting a gate driving voltage for driving the NMOS switch into a source voltage and a drain voltage of the NMOS switch Drive circuit. 제11항에 있어서,
각각의 NMOS 구동 유닛은, 상기 NMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 11,
Each NMOS driving unit further includes a buffer unit for increasing a driving current for driving the NMOS switch. 제11항에 있어서,
각각의 NMOS 구동 유닛은, 상기 NMOS 스위치의 소스 전압과 상기 NMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 11,
Each NMOS driving unit further comprises a Zener diode maintaining a constant voltage difference between a source voltage of the NMOS switch and a drain voltage of the NMOS switch. 제11항에 있어서,
각각의 NMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.The method of claim 11,
Each NMOS driving unit further comprises a switching time improving unit for rapidly increasing the differential output voltage of the differential pair circuit unit to a predetermined voltage using a plurality of PMOS transistors having a large transistor size. 제1항에 있어서,
상기 전자회로는, 셀 밸런싱 회로임을 특징으로 하는 게이트 구동회로.The method of claim 1,
The electronic circuit is a gate driving circuit, characterized in that the cell balancing circuit.
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