KR20200111369A - 잔여 테스트 패턴을 포함하는 반도체 장치 - Google Patents

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KR20200111369A
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김명수
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Abstract

잔여 테스트 패턴을 포함하는 반도체 장치를 제공한다. 이 반도체 장치는 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 및 상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴을 포함하되, 상기 잔여 테스트 패턴의 측면은 상기 기판의 측면과 정렬된다.

Description

잔여 테스트 패턴을 포함하는 반도체 장치{Semiconductor device comprising residual test pattern}
본 발명은 반도체 장치에 관한 것으로 보다 구체적으로는 잔여 테스트 패턴을 포함하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 소자들이 형성되는 웨이퍼는 다수의 셀(cell)들이 형성되는 칩(chip) 영역과 칩들을 구분하기 위한 스크라이브 레인(scribe lane)으로 나뉜다. 칩 영역 상에는 다수의 반도체 소자, 예컨대, 트랜지스터, 저항, 캐패시터 등이 형성되고, 스크라이브 레인 상에는 반도체 소자가 형성되지 않는 대신, 스크라이브 레인을 따라 소잉(sawing)됨으로써 각각의 칩으로 완성된다. 스크라이브 레인에는 칩 영역에 마련되는 반도체 소자의 전기적 특성 및 불량 패턴 유무 등을 모니터링(monitoring)하여 공정이 정상적으로 진행되었는지를 감시하기 위한 테스트 패턴(test pattern)이 배치된다. 상기 테스트 패턴에서 반도체 소자의 전기적 특성을 측정하여 각 공정들의 정상 진행 여부와 트랜지스터, 금속 배선 저항, 비아 저항 등의 단위 소자에 대한 특성을 확인한다.
본 발명이 해결하고자 하는 과제는 잔여 테스트 패턴과 이웃하는 도전 패턴과의 쇼트를 방지할 수 있는 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 장치는 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 및 상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴을 포함하되, 상기 잔여 테스트 패턴의 측면은 상기 기판의 측면과 정렬된다.
본 발명의 일 양태에 따른 반도체 장치는 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 및 상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴을 포함하되, 상기 잔여 테스트 패턴은 평면적으로 측면으로부터 돌출된 돌출부들을 포함한다.
본 발명의 다른 양태에 따른 반도체 장치는 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴 구조체; 상기 본딩 패드 영역에 배치되는 본딩 패드를 포함하되, 상기 잔여 테스트 패턴 구조체는 다층으로 적층된 잔여 테스트 패턴들을 포함하며, 상기 잔여 테스트 패턴들 중 가장 최상층에 위치하는 잔여 테스트 패턴은 상기 본딩 패드와 다른 물질을 포함한다.
본 발명의 실시예들에 따른 반도체 장치는 잔여 테스트 패턴에서 메탈 버가 발생하는 것을 방지하여 쇼트를 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 ‘P1’ 부분을 확대한 도면이다.
도 3a는 도 2를 I-I’선으로 자른 단면도이다.
도 3b는 도 2를 II-II’ 선으로 자른 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 잔여 테스트 패턴의 평면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 6은 본 발명의 실시예들에 따라 반도체 장치를 제조하는 과정의 일부분을 나타내는 웨이퍼의 평면도이다.
도 7은 본 발명의 실시예들에 따라 도 6의 ‘P2’ 부분을 확대한 평면도이다.
도 8a 내지 도 8e는 도 3a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 'P1' 부분을 확대한 도면이다. 도 3a는 도 2를 I-I'선으로 자른 단면도이다. 도 3b는 도 2를 II-II' 선으로 자른 단면도이다. 도 4a 내지 도 4c는 본 발명의 실시예들에 따른 잔여 테스트 패턴의 평면도들이다.
도 1, 도 2, 도 3a 및 도 3c를 참조하면, 본 예에 따른 반도체 장치(100)는 기판(1)을 포함할 수 있다. 상기 기판(1)은 메인 칩 영역(MR), 이의 가장자리에 배치되는 본딩 패드 영역(BR) 그리고 상기 메인 칩 영역(MR)과 상기 본댕 패드 영역(BR)을 둘러싸는 가장 자리 영역(ER)을 포함할 수 있다. 상기 메인 칩 영역(MR)에는 셀 어레이 영역, 주변회로 영역, 코어 회로 영역 등이 배치될 수 있다. 상기 본딩 패드 영역(BR)에는 본딩 패드들(45)이 배치될 수 있다. 상기 본딩 패드들(45)은 상기 메인 칩 영역(MR)에 배치되는 회로들과 전기적으로 연결될 수 있다.
상기 기판(1) 상에는 제 1 내지 제 5 층간절연막들(3, 7, 17, 27, 37)이 차례로 적층될 수 있다. 상기 제 1 내지 제 5 층간절연막들(3, 7, 17, 27, 37)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 및 다중막을 포함할 수 있다.
상기 제 1 층간절연막(3)과 상기 제 2 층간절연막(7) 사이에는 서로 이격된 제 1 배선(5)과 제 1 잔여 테스트 패턴(5rt)이 배치될 수 있다. 상기 제 2 층간절연막(7)과 상기 제 3 층간절연막(17) 사이에는 서로 이격된 제 2 배선(15)과 제 2 잔여 테스트 패턴(15rt)이 배치될 수 있다. 상기 제 3 층간절연막(17)과 상기 제 4 층간절연막(27) 사이에는 서로 이격된 제 3 배선(25)과 제 3 잔여 테스트 패턴(25rt)이 배치될 수 있다. 상기 제 4 층간절연막(27)과 상기 제 5 층간절연막(37) 사이에는 서로 이격된 제 4 배선(35)과 제 4 잔여 테스트 패턴(35rt)이 배치될 수 있다.
상기 제 1 내지 제 4 배선들(5, 15, 25, 35)은 상기 본딩 패드 영역(BR)에 배치될 수 있다. 상기 본딩 패드 영역(BR)에서 상기 제 5 층간절연막(37) 상에는 본딩 패드(45)가 배치될 수 있다. 상기 제 1 내지 제 4 배선들(5, 15, 25, 35) 사이 그리고 상기 제 4 배선(35)과 상기 본딩 패드(45) 사이에는 이들을 연결하는 비아 플러그들(9)이 배치될 수 있다.
상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt)은 상기 가장자리 영역(ER)에 배치될 수 있다. 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt)은 평면적으로 각각 평판 형태 또는 메쉬 형태를 가질 수 있다. 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt) 사이에는 이들을 연결하는 잔여 테스트 비아 플러그들(9rt)이 배치될 수 있다. 상기 제 4 잔여 테스트 패턴(35rt) 상에는 제 5 잔여 테스트 패턴(39rt)이 배치될 수 있다. 상기 제 5 잔여 테스트 패턴(39rt), 상기 본딩 패드(45) 및 상기 제 5 층간절연막(37)은 패시베이션막(47)으로 덮일 수 있다. 상기 패시베이션막(47)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 패시베이션막(47)은 상기 본딩 패드(45)의 일부를 노출시키는 제 1 개구부(47a)과 상기 잔여 테스트 패턴(39rt)의 일부를 노출시키는 제 2 개구부(47t)를 포함할 수 있다. 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt, 39rt) 및 상기 잔여 테스트 비아 플러그들(9rt)은 잔여 테스트 패턴 구조체(RTS)를 구성할 수 있다.
상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt)과 상기 제 1 내지 제 4 배선들(5, 15, 25, 35) 중에 동일한 높이에 있는 것들은 동일한 물질과 동일한 두께를 가질 수 있다. 즉, 예를 들면 상기 제 1 잔여 테스트 패턴(5rt)과 상기 제 1 배선(5)은 서로 동일한 물질 및 같은 두께를 가질 수 있다. 상기 제 4 잔여 테스트 패턴(35rt) 또는 상기 제 4 배선(35)의 두께는 상기 제 1 잔여 테스트 패턴(5rt) 또는 상기 제 1 배선(5)의 두께와 같거나 보다 클 수 있다.
또는 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt)과 상기 제 1 내지 제 4 배선들(5, 15, 25, 35)은 서로 동일한 물질과 동일한 두께(예를 들면 제 1 두께, T1)를 가질 수 있다. 상기 본딩 패드(45)의 두께(예를 들면 제 2 두께, T2)는 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt)과 상기 제 1 내지 제 4 배선들(5, 15, 25, 35) 각각의 두께보다 클 수 있다.
상기 잔여 테스트 비아 플러그들(9rt) 및 상기 제 5 잔여 테스트 패턴(39rt)은 서로 동일한 물질을 포함할 수 있다. 상기 비아 플러그들(9) 중 가장 높이 위치하는 비아 플러그(9)와 상기 제 5 잔여 테스트 패턴(39rt)은 동일한 두께(또는 수직 길이)를 가질 수 있다.
상기 제 5 잔여 테스트 패턴(39rt)은 평면적 관점에서 도 4a처럼 십자(+)들이 일 방향으로 연결된 형태이거나 도 4b처럼 빗(comb) 형태를 가지를 거나 또는 도 4c처럼 메쉬(mesh) 형태를 가질 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 가장 좁은 부분의 폭(W1)은 바람직하게는 0.02㎛~10㎛일 수 있다. 도 2에서는 도 4a 내지 도 4c 중에서 일 예로 도 4a의 형태를 도시하였다. 상기 제 5 잔여 테스트 패턴(39rt)의 측벽(39ts)의 일부는 상기 기판(1)의 측벽과 정렬될 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 측벽의 다른 일부는 절연 스페이서(37a)으로 덮일 수 있다. 상기 절연 스페이서(37a)은 상기 제 5 층간절연막(37)과 동일한 물질을 포함할 수 있다.
상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt) 중 적어도 하나의 일 측벽은 상기 기판(1)의 측벽과 정렬될 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)은 평면적 관점에서 복수개의 돌출부들(39tp)을 가질 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 돌출부들(39tp)은 후속의 칩 쏘잉 공정시에 상기 반도체 장치의 가장자리 영역(ER)을 지지하는 역할을 하여 상기 반도체 장치의 가장자리 부분이 무너지는 것을 방지하는 역할을 할 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 상부면은 상기 본딩 패드(45)의 하부면의 높이와 같거나 보다 낮은 높이를 가질 수 있다.
상기 제 5 잔여 테스트 패턴(39rt)은 상기 본딩 패드(45)와 다른 물질을 포함할 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 연성은 상기 본딩 패드(45)의 연성보다 작을 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 경도는 상기 본딩 패드(45)의 경도보다 작을 수 있다. 바람직하게는, 상기 제 5 잔여 테스트 패턴(39rt)은 텅스텐을 포함할 수 있다. 상기 본딩 패드(45)은 알루미늄을 포함할 수 있다. 상기 제 1 내지 제 4 잔여 테스트 패턴들(5rt, 15rt, 25rt, 35rt) 및 상기 제 1 내지 제 4 배선들(5, 15, 25, 35)은 예를 들면 알루미늄을 포함할 수 있다. 상기 비아 플러그들(9)과 상기 잔여 테스트 비아 플러그들(9rt)은 예를 들면 텅스텐을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 5를 참조하면, 본 예에 따른 반도체 장치(101)에서는 본딩 패드(45) 상에 범프(51)가 배치될 수 있다. 상기 범프(51)는 구리, 주석 및 납 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 범프(51) 상에 리드 프레임(53)이 부착될 수 있다. 상기 리드 프레임(53)은 구리, 금, 주석 및 납 중 적어도 하나를 포함할 수 있다. 도 5에서 상기 리드 프레임(53)으로부터 상기 본딩 패드(45)까지의 제 1 거리(D1)는 상기 리드 프레임(53)으로부터 상기 제 5 잔여 테스트 패턴(39rt) 까지의 제 2 거리(D2) 보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 장치(100, 101)에서는 상기 가장 자리 영역(ER)에서 가장 최상층에 위치하는 상기 제 5 잔여 테스트 패턴(39rt)이 위와 같은 조건의 연성 또는 경도를 가져 쏘잉 공정 중에 메탈 버(metal burr)현상이 발생되지 않을 수 있다. 이로써 상기 제 5 잔여 테스트 패턴(39rt)이 인접하는 도전 패턴(예를 들면 리드 프레임(53)과 접하는 것이나 쇼트를 방지할 수 있다. 그리고/또는 상기 제 5 잔여 테스트 패턴(39rt)이 상기 본딩 패드(45)보다 낮아 인접하는 도전 패턴(예를 들면 리드 프레임(53)과 접하는 것이나 쇼트를 방지할 수 있다.
구체적인 예로써 바람직하게는 상기 반도체 장치는 디스플레이 드라이버 집적회로(Display driver IC, DDI)일 수 있다. 상기 디스플레이 드라이버 집적회로에서는 다른 반도체 장치들에 비해 더 많은 입출력 패드를 필요로 할 수 있어 입출력 패드 간의 간격이 매우 좁아질 수 있다. 상기 디스플레이 드라이버 집적회로의 잔여 테스트 패턴에서 만약, 메탈 버가 발생된다면 쇼트가 발생할 가능성이 매우 커질 수 있다. 그러나 상기 디스플레이 드라이버 집적회로가 본 발명에 개시된 구조를 가진다면 메탈 버를 방지할 수 있어 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 실시예들에 따라 반도체 장치를 제조하는 과정의 일부분을 나타내는 웨이퍼의 평면도이다.
도 7은 본 발명의 실시예들에 따라 도 6의 'P2' 부분을 확대한 평면도이다. 도 8a 내지 도 8e는 도 3a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6을 참조하면, 웨이퍼(W)에는 복수개의 칩 영역들(CR)이 배열된다. 상기 칩 영역들(CR)에는 각각 도 1의 메인 칩 영역(MR)과 본딩 패드 영역들(BR)이 배치될 수 있다. 상기 칩 영역들(CR) 사이에는 스크라이브 레인 영역(SR)이 배치될 수 있다. 상기 스크라이브 레인 영역(SR)에는 복수개의 테스트 패턴 구조체들(TS)이 배치될 수 있다. 상기 테스트 패턴 구조체들(TS) 중 일부는 서로 연결될 수 있다. 상기 테스트 패턴 구조체들(TS)은 상기 칩 영역들(CR) 내에 배치되는 회로들과는 절연될 수 있다.
도 7 및 도 8a를 참조하면, 상기 웨이퍼(W)는 기판(1)에 대응될 수 있다. 상기 기판(1) 상에는 도 3a 및 도 3b에 도시된 바와 같이, 제 1 내지 제 5 층간절연막들(3, 7, 17, 27, 37)이 배치될 수 있다. 상기 웨이퍼(W)의 칩 영역들(CR)의 각 본딩 패드 영역(BR)에는 제 1 내지 제 4 배선들(5, 15, 25, 35), 비아 플러그들(9) 및 본딩 패드(45)가 배치될 수 있다. 상기 웨이퍼(W)의 스크라이브 레인 영역(SR)에는 테스트 패턴 구조체(TS)가 배치될 수 있다. 상기 테스트 패턴 구조체(TS)는 차례로 적층된 제 1 내지 제 5 테스트 패턴들(5t, 15t, 25t, 35t, 39t) 및 이들을 연결하는 테스트 비아 플러그들(9t)을 포함할 수 있다. 상기 제 5 테스트 패턴(39t)은 도 7에서처럼 메쉬(mesh) 형태를 가질 수 있다. 상기 제 5 테스트 패턴(39t), 상기 본딩 패드(45) 및 상기 제 5 층간절연막(37)을 덮는 패시베이션막(47)을 형성할 수 있다.
도 7 및 도 8b를 참조하면, 상기 패시베이션막(47)을 패터닝하여 상기 본딩 패드(45)을 노출시키는 제 1 개구부(47a)와 상기 제 5 테스트 패턴(39t)을 노출시키는 제 2 개구부(47t)을 형성할 수 있다. 이때 상기 제 5 테스트 패턴(39t)의 메쉬 구조 안에 위치하는 제 5 층간절연막(37)도 식각되어 절연 스페이서(37a)가 형성될 수 있다.
도 7 및 도 8c를 참조하면, 테스트 공정을 수행할 수 있다. 구체적으로 프로브 카드의 프로브 바늘(60)을 상기 제 2 개구부(47t)를 통해 노출된 상기 제 5 테스트 패턴(39t)의 표면에 접촉시키고 테스트 신호들을 인가함으로써 상기 테스트 공정을 진행할 수 있다. 상기 테스트 공정으로 반도체 소자의 전기적 특성을 측정하여 각 공정들의 정상 진행 여부와 트랜지스터, 금속 배선 저항, 비아 저항 등의 단위 소자에 대한 특성을 확인할 수 있다. 이때 상기 제 5 테스트 패턴(39t)이 메쉬 형태를 가지므로 접촉 신뢰성이 향상되어 상기 제 5 테스트 패턴(39t)의 어느 부분과 접촉을 하더라도 테스트 과정을 원만하게 진행할 수 있다.
도 7, 도 8d 및 도 8e를 참조하면, 블레이드(blade)를 이용한 칩 쏘잉(sawing) 공정을 진행하여 상기 칩 영역들(CR)을 서로 분리한다. 이때 상기 스크라이브 레인 영역(SR)에서 제거 영역(RR)이 상기 블레이드에 의해 제거될 수 있다. 이로써 상기 칩 영역(CR)의 가장자리에, 상기 스크라이브 레인 영역(SR)의 일부였던 가장자리 영역(ER)이 남을 수 있다. 이로써 상기 테스트 패턴 구조체(TS)의 중심 부분이 제거되고 상기 테스트 패턴 구조체(TS)의 가장자리 부분만 남아 도 3a를 참조하여 설명한 잔여 테스트 패턴 구조체(RTS)이 남을 수 있다. 상기 테스트 패턴 구조체(TS)이 어느 정도 제거되느냐에 따라 상기 잔여 테스트 패턴 구조체(RTS)를 구성하는 제 5 잔여 테스트 패턴(39rt)의 평면 형태가 도 4a 내지 도 4c처럼 변할 수 있다. 이와 같은 과정으로 도 1의 반도체 장치(100)를 제조할 수 있다. 후속으로 패키징 공정을 진행하여 도 5를 참조하여 설명한 범프(51) 및/또는 리드 프레임(53) 등을 형성할 수 있다.
상기 칩 쏘잉 공정에서 상기 제 5 테스트 패턴(39t)이 메쉬 형태를 가지므로, 상대적으로 상기 제 5 테스트 패턴(39t)의 금속 양이 줄어들어 금속 성분의 파티클 발생이 감소될 수 있으며 상기 칩 쏘잉 공정을 원할하게 진행할 수 있다. 또한 상기 제 5 테스트 패턴(39t)이 상기 본딩 패드(45)보다 작은 연성과 높은 경도를 가지는 물질을 포함하므로 상기 칩 쏘잉 공정에서 상기 제 5 테스트 패턴(39t)이 잘리더라도 상기 제 5 테스트 패턴(39t)의 메탈 버(metal burr)가 발생되지 않을 수 있다. 이로써 이웃하는 도전 패턴과의 접촉을 방지할 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 9를 참조하면, 본 예에 따른 반도체 장치(102)에서는 잔여 테스트 패턴 구조체(RTS1)가 도 3a의 제 5 잔여 테스트 패턴(39rt)을 배제할 수 있다. 상기 잔여 테스트 패턴 구조체(RTS1)에서 가장 최상층에 위치하는 제 4 잔여 테스트 패턴(35rt)은 본딩 패드(45)와 동일한 물질을 포함할 수 있으나 상기 본딩 패드(45) 보다 낮은 위치에 위치할 수 있다. 패시베이션막(47)의 제 2 개구부(47t)는 제 5 층간절연막(37)에도 전사되어 상기 제 4 잔여 테스트 패턴(35rt)의 상부면을 노출시킬 수 있다. 상기 제 4 잔여 테스트 패턴(35rt)은 제 4 배선(35)와 동일한 높이에 위치할 수 있다. 상기 제 4 잔여 테스트 패턴(35rt)의 두께(T1)는 상기 본딩 패드(45)의 두께(T2)보다 작을 수 있다. 이로써 도 9의 반도체 장치(102)를 제조할 때 상기 제 4 잔여 테스트 패턴(35rt)에 메탈 버가 발생하더라도 그 정도가 미미하여 반도체 장치의 신뢰성에 영향을 주지 않을 수 있다. 도 9의 반도체 장치(102)에서 상기 잔여 테스트 패턴 구조체(RTS1)가 제 5 잔여 테스트 패턴(39rt)를 배제하였으나, 제 4 잔여 테스트 패턴(35rt) (및 제 3 잔여 테스트 패턴(25rt))을 배제하는 구조도 가능하다. 그 외의 구조 및 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 10을 참조하면, 본 예에 따른 반도체 장치(103)에서는 잔여 테스트 패턴 구조체(RTS2)가 제 5 잔여 테스트 패턴(39rt)을 포함할 수 있다. 이때 상기 제 5 잔여 테스트 패턴(39rt)의 높이와 두께는 본딩 패드(45)의 것들과 같을 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)은 상기 제 4 잔여 테스트 패턴(35rt)와 이격될 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)은 잔여 테스트 비아 플러그(9rt)에 의해 상기 제 4 잔여 테스트 패턴(35rt)와 전기적으로 연결될 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)을 구성하는 물질은 상기 본딩 패드(45)와 다를 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 연성은 상기 본딩 패드(45)의 연성보다 작을 수 있다. 상기 제 5 잔여 테스트 패턴(39rt)의 경도는 상기 본딩 패드(45)의 경도보다 클 수 있다. 이로써 상기 제 5 잔여 테스트 패턴(39rt)에 메탈 버가 발생할 가능성이 작을 수 있다. 그 외의 구조 및 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 11을 참조하면, 본 예에 따른 반도체 장치(104)에서는 잔여 테스트 패턴 구조체(RTS3)가 제 5 잔여 테스트 패턴(39rt)을 포함할 수 있다. 이때 상기 제 5 잔여 테스트 패턴(39rt)의 높이와 물질은 본딩 패드(45)의 것들과 같을 수 있다. 그러나, 상기 제 5 잔여 테스트 패턴(39rt)의 두께(T1)는 상기 본딩 패드(45)의 두께(T2) 보다 작을 수 있다. 이로써 상기 제 5 잔여 테스트 패턴(39rt)에 메탈 버가 발생할 가능성이 작을 수 있다. 그 외의 구조 및 제조 과정은 도 10에서 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 및
    상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴을 포함하되,
    상기 잔여 테스트 패턴의 측면은 상기 기판의 측면과 정렬되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 잔여 테스트 패턴은 평면적 관점에서 빗(comb) 형태, 메쉬(mesh) 형태 또는 십자들이 일 방향으로 연결된 형태를 가지는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 본딩 패드 영역에서 상기 기판 상에 배치되는 본딩 패드를 더 포함하되,
    상기 잔여 테스트 패턴의 연성(ductillity)은 상기 본딩 패드의 연성보다 작은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 본딩 패드 영역에서 상기 기판 상에 배치되는 본딩 패드를 더 포함하되,
    상기 잔여 테스트 패턴의 경도는 상기 본딩 패드의 경도보다 큰 반도체 장치.
  5. 제 1 항에 있어서,
    상기 본딩 패드 영역에서 상기 기판 상에 배치되는 본딩 패드를 더 포함하되,
    상기 잔여 테스트 패턴의 두께는 상기 본딩 패드의 두께보다 작은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 본딩 패드 영역에서 상기 기판 상에 배치되는 본딩 패드를 더 포함하되,
    상기 잔여 테스트 패턴의 상부면의 높이는 상기 본딩 패드의 하부면의 높이와 같거나 보다 낮은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 잔여 테스트 패턴의 측벽을 덮는 절연 스페이서를 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 본딩 패드 영역에서 상기 기판 상에 배치되는 본딩 패드; 및
    상기 본딩 패드에 연결되는 리드 프레임을 더 포함하되,
    상기 잔여 테스트 패턴으로부터 상기 리드 프레임 간의 거리는 상기 본딩 패드로부터 상기 리드 프레임 간의 거리보다 큰 반도체 장치.
  9. 본딩 패드 영역과 가장자리 영역을 포함하는 기판; 및
    상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴을 포함하되,
    상기 잔여 테스트 패턴은 평면적으로 측면으로부터 돌출된 돌출부들을 포함하는 반도체 장치.
  10. 본딩 패드 영역과 가장자리 영역을 포함하는 기판;
    상기 가장 자리 영역에서 상기 기판 상에 배치되는 잔여 테스트 패턴 구조체;
    상기 본딩 패드 영역에 배치되는 본딩 패드를 포함하되,
    상기 잔여 테스트 패턴 구조체는 다층으로 적층된 잔여 테스트 패턴들을 포함하며,
    상기 잔여 테스트 패턴들 중 가장 최상층에 위치하는 잔여 테스트 패턴은 상기 본딩 패드와 다른 물질을 포함하는 반도체 장치.
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