KR20200105448A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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하루히코 니시카게
요시노리 미야모토
야수노부 호소카와
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니치아 카가쿠 고교 가부시키가이샤
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Abstract

생산성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
반도체 소자의 제조 방법은, 제1 웨이퍼(10) 상에, 질화물 반도체를 포함하는 반도체층(20)을 형성하는 공정과, 제1 웨이퍼(10)에, 반도체층(20)을 개재하여 제2 웨이퍼(30)를 첩합하는 공정을 구비한다. 제1 웨이퍼(10)의 상면(15)은, 제1 영역(11)과, 제1 영역(11)의 주위에 마련되고, 제1 영역(11)보다도 낮은 위치에 있는 제2 영역(12)을 포함한다. 상면에서 보아, 제1 웨이퍼(10)의 중심을 통과하고 또한 반도체층(20)의 m축에 평행인 제1 방향 V1에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제1 거리 D1은, 제1 웨이퍼(10)의 중심을 통과하고 또한 반도체층(20)의 a축에 평행인 제2 방향 V2에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제2 거리 D2보다도 짧다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR ELEMENTS}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED) 등의 반도체 소자를 제조하는 방법 중 하나로서, 예를 들어 특허문헌 1에는, 사파이어 기판 등의 성장 기판인 웨이퍼 상에 반도체층을 성장시키고, 그 후, 지지 기판과 첩합(라미네이션)하는 방법이 개시되어 있다. 이와 같은 반도체 소자의 제조 방법에 있어서, 반도체층에 크랙이 발생하여 생산성을 저하시키는 경우가 있다.
국제 공개 제2011/161975호
본 발명의 일 실시 형태는 상술한 문제점을 감안하여 이루어진 것이며, 생산성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시 형태에 따른 반도체 소자의 제조 방법은, 제1 웨이퍼 상에, 질화물 반도체를 포함하는 반도체층을 형성하는 공정과, 상기 제1 웨이퍼에, 상기 반도체층을 개재하여 제2 웨이퍼를 첩합하는 공정을 구비한다. 상기 제1 웨이퍼의 상면은, 제1 영역과, 상기 제1 영역의 주위에 마련되고, 상기 제1 영역보다도 낮은 위치에 있는 제2 영역을 포함한다. 상기 제1 웨이퍼의 상면에서 보아, 상기 제1 웨이퍼의 중심을 통과하고 또한 상기 반도체층의 m축에 평행인 제1 방향에 있어서의 상기 제1 웨이퍼의 단부 에지와 상기 제1 영역 사이의 제1 거리는, 상기 제1 웨이퍼의 중심을 통과하고 또한 상기 반도체층의 a축에 평행인 제2 방향에 있어서의 상기 제1 웨이퍼의 단부 에지와 상기 제1 영역 사이의 제2 거리보다도 짧다. 상기 제2 웨이퍼의 하면은, 평탄부와, 상기 평탄부의 주위에 마련되고, 상기 평탄부로부터 상면을 향하여 경사진 경사부를 포함한다. 상기 제2 웨이퍼를 첩합하는 공정에 있어서, 상기 제1 방향에 위치하는 상기 제1 웨이퍼의 단부를 상기 제2 웨이퍼의 상기 경사부에 대향시켜서 첩합한다.
본 발명의 일 실시 형태에 따르면, 생산성을 향상시킬 수 있는 반도체 소자의 제조 방법을 실현할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 소자의 제조 방법을 도시하는 흐름도이다.
도 2a는 본 발명의 일 실시 형태에 있어서의 제1 웨이퍼를 도시하는 평면도이다.
도 2b는 도 2a에 나타내는 제1 방향을 따른 부분 단면도이다.
도 2c는 도 2a에 나타내는 제2 방향을 따른 부분 단면도이다.
도 3a는 실시 형태에 있어서의 제1 웨이퍼 및 반도체층을 도시하는 평면도이다.
도 3b는 도 3a에 나타내는 제1 방향을 따른 부분 단면도이다.
도 3c는 도 3a에 나타내는 제2 방향을 따른 부분 단면도이다.
도 4a는 반도체층의 결정 방위를 도시하는 평면도이다.
도 4b는 반도체층의 결정 방위를 도시하는 사시도이다.
도 5는 본 발명의 일 실시 형태에 있어서의 제2 웨이퍼를 도시하는 하면도이다.
도 6a는 본 발명의 일 실시 형태에 있어서의 제1 웨이퍼, 반도체층 및 제2 웨이퍼를 도시하는 평면도이다.
도 6b는 도 6a에 나타내는 제1 방향을 따른 부분 단면도이다.
도 6c는 도 6a에 나타내는 제2 방향을 따른 부분 단면도이다.
도 7a는 비교예에 따른 반도체 소자의 제조 방법을 도시하는 평면도이다.
도 7b는 비교예에 따른 반도체 소자의 제조 방법을 도시하는 부분 단면도이다.
도 8a는 참고예에 따른 반도체 소자의 제조 방법을 도시하는 평면도이다.
도 8b는 참고예에 따른 반도체 소자의 제조 방법을 도시하는 부분 단면도이다.
도 9a는 시험예에 있어서의 제1 웨이퍼 및 반도체층을 도시하는 평면도이다.
도 9b는 횡축에 반경 방향의 위치를 취하고 종축에 반도체층의 상면의 높이를 취하여, 도 9a에 나타내는 선분 A-A'를 따른 반도체층의 형상을 나타내는 그래프이다.
도 9c는 횡축에 각도 θ를 취하고 종축에 볼록양 H를 취하여, 도 9a에 도시하는 원 B를 따른 반도체층의 형상을 나타내는 그래프이다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한 각 도면은 모식적 또는 개념적인 것이며, 도면을 보기 쉽게 하기 위하여 적당히 강조 및 생략되어 있다. 각 도면에 나타내는 각 부분의 형상 및 치수비 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 도면 간에 있어서, 각 부의 치수비 및 형상 등은 엄밀히 정합하고 있지 않은 경우도 있다. 이하의 설명에 있어서, 기출된 구성 요소에는 동일한 부호를 붙여서 상세한 설명을 생략한다.
먼저, 본 발명의 실시 형태에 따른 반도체 소자의 제조 방법에 대하여 개략적으로 설명한다.
본 실시 형태에 따른 반도체 소자의 제조 방법은, 제1 웨이퍼(10) 상에, 질화물 반도체를 포함하는 반도체층(20)을 형성하는 공정(스텝 S2)과, 제1 웨이퍼(10)에, 반도체층(20)을 개재하여 제2 웨이퍼(30)를 첩합하는 공정(스텝 S3)을 구비한다.
제1 웨이퍼(10)의 상면(15)은, 제1 영역(11)과, 제1 영역(11)의 주위에 마련되고, 제1 영역(11)보다도 낮은 위치에 있는 제2 영역(12)을 포함한다. 제1 웨이퍼(10)의 상면에서 보아, 제1 웨이퍼(10)의 중심을 통과하고 또한 반도체층(20)의 m축에 평행인 제1 방향 V1에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제1 거리 D1은, 제1 웨이퍼(10)의 중심을 통과하고 또한 반도체층(20)의 a축에 평행인 제2 방향 V2에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제2 거리 D2보다도 짧다. 제2 웨이퍼(30)의 하면(31)은, 평탄부(32)와, 평탄부(32)의 주위에 마련되고, 평탄부로부터 제2 웨이퍼(30)의 상면(35)을 향하여 경사진 경사부(33)를 포함한다. 제2 웨이퍼(30)를 첩합하는 공정에 있어서, 제1 방향 V1에 위치하는 제1 웨이퍼(10)의 단부를 제2 웨이퍼(30)의 경사부(33)에 대향시켜서 첩합한다.
이하, 본 실시 형태에 따른 반도체 소자의 제조 방법을 상세히 설명한다.
도 1은, 본 실시 형태에 따른 반도체 소자의 제조 방법을 도시하는 흐름도이다.
(제1 웨이퍼(10)를 준비하는 공정)
먼저, 도 1의 스텝 S1에 나타낸 바와 같이 제1 웨이퍼(10)를 준비한다.
도 2a는, 본 실시 형태의 제1 웨이퍼(10)를 도시하는 평면도이다.
도 2b는, 도 2a에 나타내는 제1 방향 V1을 따른 부분 단면도이다.
도 2c는, 도 2a에 나타내는 제2 방향 V2를 따른 부분 단면도이다.
제1 웨이퍼(10)는, 예를 들어 사파이어 기판이며, 예를 들어 단결정의 사파이어를 포함한다. 도 2a에 도시한 바와 같이 제1 웨이퍼(10)의 형상은 대략 원판 형상이며, 직경은, 예를 들어 약 100㎜이다. 제1 웨이퍼(10)에는, 상면에서 보아 현 형상의 오리엔테이션 플랫(19)이 마련되어 있어도 된다. 제1 웨이퍼(10)의 외주부에는 베벨부(18)가 마련되어 있다. 도 2b 및 도 2c에 도시한 바와 같이 베벨부(18)에 있어서는, 제1 웨이퍼(10)의 단부 에지(17)에 가까울수록 두께가 얇아진다.
제1 웨이퍼(10)의 상면(15)은, 베벨부(18)를 제외한 부분으로 한다. 상면(15)은, 예를 들어 제1 웨이퍼(10)를 구성하는 사파이어의 c면을 따르고 있다. 예를 들어 상면(15)과 사파이어의 c면이 이루는 각도는 5° 이하이다. 또한 상면(15)은 사파이어의 c면에 대하여 경사져 있어도 된다.
제1 웨이퍼(10)의 상면(15)에 있어서, 제1 방향 V1과 제2 방향 V2를 설정한다. 제1 방향 V1 및 제2 방향 V2는 모두 상면(15)에 평행인 방향이며, 본 실시 형태에 있어서는 각각 6방향씩 설정된다. 후술하는 바와 같이, 제1 웨이퍼(10)의 상면(15) 상에 반도체층(20)을 형성하였을 때, 제1 방향 V1은, 제1 웨이퍼(10)의 중심 C를 통과하고 또한 반도체층(20)의 m축에 평행인 방향이다. 또한 제1 웨이퍼(10)의 상면(15) 상에 반도체층(20)을 형성하였을 때, 제2 방향 V2는, 중심 C를 통과하고 또한 반도체층(20)의 a축에 평행인 방향이다. 제1 웨이퍼(10)의 중심 C는, 상면에서 보아 제1 웨이퍼(10)의 외접원의 중심이다. 예를 들어 제1 방향 V1끼리가 이루는 각도는 60°이다. 예를 들어 제2 방향 V2끼리가 이루는 각도는 60°이다. 예를 들어 인접하는 제1 방향 V1과 제2 방향 V2가 이루는 각도는 30°이다.
제1 웨이퍼(10)의 상면(15)은 제1 영역(11)과 제2 영역(12)을 포함한다. 제2 영역(12)은 제1 영역(11)의 주위에 마련되어 있으며, 제1 영역(11)보다도 낮은 위치에 있다. 이 때문에 제1 영역(11)과 제2 영역(12) 사이에는 단차(16)가 형성되어 있다. 예를 들어 제2 영역(12)은 제1 영역(11)보다도 2㎛ 이상 낮은 위치에 있다. 달리 말하면 단차(16)의 높이 G는, 예를 들어 2㎛ 이상이며, 예를 들어 6㎛이다. 단차(16)의 높이 G의 상한은 특별히 한정되지 않는다. 단차(16)의 높이 G의 상한은, 예를 들어 30㎛ 이하이다.
상면에서 보아 제1 영역(11)의 형상은, 하나의 원형 부분(13)의 외연으로부터 제1 방향 V1을 따라 6개소의 연장 돌출부(14)가 제1 웨이퍼(10)의 단부 에지(17)를 향하여 연장 돌출한 형상이다. 예를 들어 원형 부분(13)의 중심은 제1 웨이퍼(10)의 중심 C와 일치하고 있다. 각 연장 돌출부(14)의 연장 돌출 길이는, 예를 들어 0.1㎜ 이상 10㎜ 이하이며, 바람직하게는 0.5㎜ 이상 5㎜ 이하이다.
이 때문에, 제1 방향 V1에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제1 거리 D1은, 제2 방향 V2에 있어서의 제1 웨이퍼(10)의 단부 에지(17)와 제1 영역(11) 사이의 제2 거리 D2보다도 연장 돌출부(14)의 연장 돌출 길이만큼 짧다. 즉, 제1 거리 D1과 제2 거리 D2의 관계는 제1 거리 D1<제2 거리 D2이다. 제1 거리 D1은, 예를 들어 0.1㎜ 이상 5㎜ 이하이며, 바람직하게는 0.2㎜ 이상 3㎜ 이하이다. 제2 거리 D2는, 예를 들어 1㎜ 이상 10㎜ 이하이다.
원형 부분(13)과 베벨부(18) 사이에는 제2 영역(12)이 개재되어 있다. 이에 대하여, 연장 돌출부(14)와 베벨부(18) 사이에는 제2 영역(12)이 개재되어 있어도 되고 개재되어 있지 않아도 된다. 도 2a 및 도 2b에 도시하는 예에서는, 연장 돌출부(14)는 베벨부(18)에는 도달해 있지 않으며, 연장 돌출부(14)와 베벨부(18) 사이에 제2 영역(12)이 개재되어 있다.
(반도체층(20)을 형성하는 공정)
다음으로, 도 1의 스텝 S2에 나타낸 바와 같이 제1 웨이퍼(10) 상에, 질화물 반도체를 포함하는 반도체층(20)을 형성한다.
도 3a는, 본 실시 형태에 있어서의 제1 웨이퍼(10) 및 반도체층(20)을 도시하는 평면도이다.
도 3b는, 도 3a에 나타내는 제1 방향 V1을 따른 부분 단면도이다.
도 3c는, 도 3a에 나타내는 제2 방향 V2를 따른 부분 단면도이다.
도 4a는, 반도체층(20)의 결정 방위를 도시하는 평면도이다.
도 4b는, 육방정 구조를 한 반도체층(20)의 결정 방위를 도시하는 사시도이다.
도 3a 내지 도 3c에 도시한 바와 같이 반도체층(20)은, 예를 들어 제1 웨이퍼(10)를 결정 성장용의 기판으로 하여, MOCVD법(Metal Organic Chemical Vapor Deposition: 유기 금속 기상 성장법) 등의 기상 성장법에 의하여 제1 웨이퍼(10)의 상면(15) 상에 에피택셜 성장시킨다. 반도체층(20)은, 예를 들어 Ⅲ-Ⅴ족 질화물 반도체(InXAlYGa1-X-YN(0≤X, 0≤Y, X+Y≤1))를 포함한다. 반도체층(20)은, 예를 들어 n형 반도체층과, p형 반도체층과, n형 반도체층과 p형 반도체층 사이에 위치하는 발광층을 갖는다. 발광층으로부터의 광의 발광 피크 파장은, 예를 들어 330㎚ 이상 400㎚ 이하이다. 발광층으로부터 방출되는 광의 피크 파장이 330㎚ 이상 400㎚ 이하인 경우에 있어서, 반도체층(20)이 알루미늄(Al)을 포함하지 않고, 예를 들어 질화갈륨(GaN)을 포함하는 반도체층을 포함하는 경우, 발광층으로부터의 광이 반도체층에 의하여 흡수되기 쉽다. 반도체층(20)에 Al을 포함하고, 예를 들어 AlGaN층이 포함되어 있음으로써, 발광층으로부터 방출되는 광에 대한 높은 투과율이 얻어진다. 반도체층(20)에는, 예를 들어 Alx1Ga1-x1N(0.03≤x1≤0.08)을 포함한다.
이때, 반도체층(20)의 외주부에 있어서의 막 두께는, 반도체층(20)의 다른 부분에 있어서의 막 두께보다도 두꺼워진다. 여기서, 반도체층(20)의 외주부란, 예를 들어 반도체층(20) 중 제1 영역(11)의 단부에 위치하는 부분이다. 반도체층(20)이, Al을 포함하는 층을 포함하고 있는 경우, 반도체층(20)의 외주부에 있어서의 막 두께가 반도체층(20)의 다른 영역보다도 두꺼워지는 경향은, 반도체층(20)이 Al을 포함하지 않는 경우에 비해 현저해진다. 이는, 반도체층(20)에, Al을 포함하는 반도체층이 포함되어 있는 경우, 반도체층(20)의 외주부에서 반도체층(20)에 의도치 않은 성장이 발생하기 쉬운 것이 요인인 것으로 생각된다. 또한 반도체층(20)의 외주부의 막 두께는 중심 C로부터의 방향에 의존하며, 중심 C에서 보아 제1 방향 V1에 위치하는 단부의 막 두께 t1은, 중심 C에서 보아 제2 방향 V2에 위치하는 단부의 막 두께 t2보다도 두껍다. 즉, 막 두께 t1과 막 두께 t2의 관계는 막 두께 t1>막 두께 t2이다. 제1 영역(11) 상에 형성된 반도체층(20) 중, 중심 C에서 보아 제1 방향 V1에 있어서의 단부에 위치하는 부분, 즉, 막 두께가 t1 또는 t1에 가까운 값인 부분을 후막 부분(20a)이라 한다. 후막 부분(20a)은 반도체층(20) 중, 중심 C에서 보아 제1 방향 V1에 있어서의 단부에 6개소 존재한다.
이와 같이 막 두께가 불균일해지는 이유는 꼭 명확하지는 않지만, 예를 들어 이하와 같이 추정된다. 상술한 바와 같이 제1 방향 V1은 반도체층(20)의 m축을 따르고 있고, 제2 방향 V2는 반도체층(20)의 a축을 따르고 있다. 그리고 도 4a 및 도 4b에 도시한 바와 같이 반도체층(20)의 (0001)c면은 제1 웨이퍼(10)의 상면(15)에 평행이다. 이 경우, 반도체층(20)의 (0001)c면에 대한, 반도체층(20)의 m축(제1 방향 V1)을 따른 결정 성장의 속도는, 반도체층(20)의 a축(제2 방향 V2)을 따른 결정 성장의 속도보다도 느리다. 이 때문에, 반도체층(20) 중, 반도체층(20)의 (0001)c면에 대한 결정 성장의 속도가 느린 제1 방향 V1의 단부에 있어서의 막 두께는, 제1 방향 V1보다도 결정 성장이 빠른 제2 방향 V2의 결정 성장이 제1 방향 V1의 결정 성장에도 영향을 미침으로써, 결정 성장이 촉진되어 주위보다도 두꺼워지는 것으로 추정된다.
제1 웨이퍼(10)의 제1 영역(11)에 있어서는, 중심 C에서 보아 제1 방향 V1에 연장 돌출부(14)가 마련되어 있어서 제1 거리 D1은 제2 거리 D2보다도 짧다. 이 때문에, 반도체층(20)의 후막 부분(20a)은 반도체층(20)의 제2 방향 V2에 있어서의 단부보다도 제1 웨이퍼(10)의 외주측에 위치한다. 반도체층(20)의 후막 부분(20a)은, 제1 영역(11)에 있어서의 연장 돌출부(14)가 마련된 영역에 형성된다.
(제2 웨이퍼(30)를 첩합하는 공정)
다음으로, 도 1의 스텝 S3에 나타낸 바와 같이 제1 웨이퍼(10)에, 반도체층(20)을 개재하여 제2 웨이퍼(30)를 첩합한다. 제2 웨이퍼(30)는, 예를 들어 실리콘 웨이퍼이다.
도 5는, 본 실시 형태에 있어서의 제2 웨이퍼(30)를 도시하는 하면도이다.
도 6a는, 본 실시 형태에 있어서의 제1 웨이퍼(10), 반도체층(20) 및 제2 웨이퍼(30)를 도시하는 평면도이다.
도 6b는, 도 6a에 나타내는 제1 방향 V1을 따른 부분 단면도이다.
도 6c는, 도 6a에 나타내는 제2 방향 V2를 따른 부분 단면도이다.
도 5 및 도 6a 내지 도 6c에 도시한 바와 같이 제2 웨이퍼(30)의 하면(31)은 평탄부(32)와 경사부(33)를 포함한다. 상면에서 보아 평탄부(32)의 형상은 대략 원형이며, 예를 들어 평탄부(32)의 중심은 제1 웨이퍼(10)의 중심 C와 일치한다. 경사부(33)는 평탄부(32)의 주위에 마련되어 있다. 경사부(33)는 평탄부(32)로부터 제2 웨이퍼(30)의 상면(35)을 향하여 경사져 있다.
마찬가지로 제2 웨이퍼(30)의 상면(35)은 평탄부(36)와 경사부(37)를 포함한다. 예를 들어 상면에서 보아 제2 웨이퍼(30)의 평탄부(36)는 제1 웨이퍼(10)의 평탄부(32)와 대략 전체가 겹쳐지고, 경사부(37)는 경사부(33)와 대략 전체가 겹쳐진다. 경사부(37)는 평탄부(36)로부터 제2 웨이퍼(30)의 하면(31)을 향하여 경사져 있다. 이 때문에 제2 웨이퍼(30)의 외주부는, 단부 에지를 향할수록 얇게 되어 있다. 경사부(33 및 37)의 폭은, 예를 들어 700㎛ 정도이다. 경사부(33 및 37)는, 예를 들어 제2 웨이퍼(30)의 베벨부이다.
그리고 제2 웨이퍼(30)를 제1 웨이퍼(10)에 첩합하는 공정에 있어서, 중심 C에서 보아 제1 방향 V1에 위치하는 제1 웨이퍼(10)의 단부를 제2 웨이퍼(30)의 경사부(33)에 대향시켜서 첩합한다. 이것에 의하여, 반도체층(20)의 후막 부분(20a)은 제2 웨이퍼(30)의 경사부(33)에 대향한다. 경사부(33)는 평탄부(32)보다도 상방에 위치하기 때문에, 제1 웨이퍼(10)의 반도체층(20)과 제2 웨이퍼(30)를 첩합할 때 후막 부분(20a)이 제2 웨이퍼(30)에 접촉하는 것을 회피하면서 제2 웨이퍼(30)의 평탄부(32)를, 반도체층(20)에 있어서의 후막 부분(20a)을 제외한 평탄한 부분에 접촉시킬 수 있다. 이 결과, 제2 웨이퍼(30)를, 반도체층(20)을 개재하여 제1 웨이퍼(10)에 확실히 첩합할 수 있다.
이후, 제2 웨이퍼(30)를 지지 기판으로 하여, 제1 웨이퍼(10), 반도체층(20), 제2 웨이퍼(30)로 이루어지는 구조체를 가공한다. 예를 들어 결정 성장용 기판인 제1 웨이퍼(10)는 반도체층(20)으로부터 박리해도 된다. 제1 웨이퍼(10)를 박리한 후, 반도체층(20)과 제2 웨이퍼(30)로 이루어지는 구조체를 개편화한다. 이와 같이 하여, 제2 웨이퍼(30)와 반도체층(20)으로 이루어지는 구조체로부터 복수의 반도체 소자가 제조된다. 반도체 소자는, 예를 들어 발광 다이오드(Light Emitting Diode: LED) 등의 발광 소자이다.
다음으로, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 따른 반도체 소자의 제조 방법에 있어서는, 제1 웨이퍼(10)의 상면(15)에 제1 영역(11)과 제2 영역(12)을 마련한다. 이것에 의하여, 상면(15) 상에 반도체층(20)을 형성하였을 때 반도체층(20)의 단부는 제2 영역(12)에 형성된다. 제1 영역(11)과 제2 영역(12) 사이에는 단차(16)가 형성되어 있기 때문에, 반도체층(20)의 단부에 있어서 발생한 크랙은 단차(16)에 의하여 진행이 저지되어, 반도체층(20)에 있어서의 제1 영역(11)에 형성된 부분에는 진입하기 어렵다. 이것에 의하여 반도체층(20)에 있어서의 크랙 밀도를 저감시켜 반도체 소자를 수율 높게 형성할 수 있다.
또한 본 실시 형태에 따르면, 제1 영역(11)에 있어서의 중심 C에서 보아 제1 방향에 위치하는 영역에 연장 돌출부(14)를 마련하고 있다. 이것에 의하여, 중심 C에서 보아 제1 방향 V1에 있어서의 단부 에지(17)와 제1 영역(11) 사이의 제1 거리 D1을, 중심 C에서 보아 제2 방향 V2에 있어서의 단부 에지(17)와 제1 영역(11) 사이의 제2 거리 D2보다도 짧게 하고 있다. 이 결과, 반도체층(20)의 후막 부분(20a)은 연장 돌출부(14)의 분만큼 원형 부분(13)의 외연보다도 외측에 위치하며, 제1 웨이퍼(10)와 제2 웨이퍼(30)를 첩합할 때 제2 웨이퍼(30)의 경사부(33)에 대향한다. 이것에 의하여, 후막 부분(20a)이 제2 웨이퍼(30)에 접촉하는 것을 회피할 수 있다. 이 결과, 제2 웨이퍼(30)가 반도체층(20)에 밀착되어 안정적으로 고정된다. 이것에 의하여, 제2 웨이퍼(30)를 지지 기판으로 한 이후의 공정이 안정된다.
따라서 본 실시 형태에 따르면, 반도체 소자의 수율을 향상시킴과 함께 공정을 안정적으로 행할 수 있기 때문에 반도체 소자의 생산성이 향상된다.
<비교예>
다음으로, 비교예에 대하여 설명한다.
도 7a는, 본 비교예에 따른 반도체 소자의 제조 방법을 도시하는 평면도이다.
도 7b는, 본 비교예에 따른 반도체 소자의 제조 방법을 도시하는 부분 단면도이다.
도 7a 및 도 7b에 도시한 바와 같이 본 비교예에 있어서는, 제1 웨이퍼(110)의 상면(115)에 제2 영역을 마련하지 않는다. 이 때문에 상면(115)은 전체가 평탄하다. 그리고 제1 웨이퍼(110)의 상면(115) 상에 반도체층(120)을 형성한다. 전술한 실시 형태에 있어서 설명한 바와 같이 반도체층(120)의 외주부는 막 두께가 상대적으로 두꺼워진다. 특히 반도체층(120) 중, 중심 C에서 보아 제1 방향 V1에 위치하는 단부에는, 다른 방향의 단부보다도 막 두께가 두꺼운 후막 부분(120a)이 형성된다.
다음으로, 제2 웨이퍼(30)를, 반도체층(120)을 개재하여 제1 웨이퍼(110)에 첩합한다. 이때, 반도체층(120)의 후막 부분(120a)은 제2 웨이퍼(30)의 경사부(33)에 대향하기 때문에, 후막 부분(120a)이 제2 웨이퍼(30)에 접촉하는 것을 회피할 수 있다.
그러나 본 비교예와 같이 상면(115)의 전체가 평탄한 제1 웨이퍼(110)를 이용하여 반도체층(120)을 형성한 경우, 반도체층(120)의 단부에 있어서 의도치 않은 반도체층의 성장이 생기고 그 부분으로부터 크랙(121)이 발생하는 경우가 있다. 그리고 본 비교예에 있어서는, 제1 웨이퍼(110)의 상면(115)이 평탄하고 이 상면(115)의 어느 곳에도 단차가 형성되어 있지 않기 때문에, 반도체층(120)의 단부에 있어서는, 발생한 크랙(121)은 반도체층(120)의 중앙부까지 전반되기 쉽다. 이 결과, 반도체층(120)의 수율이 저하되어 반도체 소자의 생산성이 저하된다. 또한 반도체층(120)의 단부에 있어서의 크랙은, 반도체층(120)에, 알루미늄(Al)을 포함하는 반도체층이 포함되어 있는 경우에 발생하기 쉽다. 이는, 상술한 바와 같이 반도체층(120)이, Al을 포함하는 반도체층을 포함하고 있는 경우, 반도체층(120)의 단부에서 의도치 않은 반도체층의 성장이 생기기 쉬워서 그 부분에서 크랙이 발생하기 쉬운 것으로 추정된다.
<참고예>
다음으로, 참고예에 대하여 설명한다.
도 8a는, 본 참고예에 따른 반도체 소자의 제조 방법을 도시하는 평면도이다.
도 8b는, 본 참고예에 따른 반도체 소자의 제조 방법을 도시하는 부분 단면도이다.
도 8a 및 도 8b에 도시한 바와 같이 본 참고예에 있어서는, 제1 웨이퍼(210)의 상면(215)에 제1 영역(211) 및 제2 영역(212)이 마련되어 있다. 단, 제1 영역(211)에는 연장 돌출부는 마련되어 있지 않으며, 상면에서 보아 제1 영역(211)의 외연은 원형이다. 이 때문에 반도체층(220)의 후막 부분(220a)은, 반도체층(220)에 있어서의 제1 영역(211)에 마련된 부분의 외주부이며, 중심 C에서 보아 제1 방향 V1의 위치에 형성된다. 제1 웨이퍼(210)의 외형은 제2 웨이퍼(30)의 외형과 대략 동일하다. 이 경우, 제1 영역(211)에는 연장 돌출부가 마련되어 있지 않기 때문에 후막 부분(220a)은 제2 웨이퍼(30)의 하면(31)의 평탄부(32)에 맞닿는다.
본 참고예에 있어서는, 제1 웨이퍼(210)의 상면(215)에 제2 영역(212)을 마련하고 있기 때문에, 반도체층(220)의 단부에서 크랙이 발생하더라도 크랙의 진행은 제1 영역(211)과 제2 영역(212) 사이의 단차(216)에 저지된다. 그 때문에, 반도체층(220)의 단부에서 발생한 크랙은 반도체층(220)의 중앙부에는 전파되기 어렵다.
그러나 본 참고예에 있어서는, 제2 웨이퍼(30)를, 반도체층(220)을 개재하여 제1 웨이퍼(210)에 접합할 때 결함이 생길 가능성이 있다. 구체적으로는, 반도체층(220)의 후막 부분(220a)이 제2 웨이퍼(30)의 평탄부(32)에 접촉함으로써, 반도체층(220)에 있어서의 후막 부분(220a) 이외의 부분이 제2 웨이퍼(30)에 제대로 맞닿지 않게 되어서 접합 불량이 발생한다. 이 결과, 제1 웨이퍼(210), 반도체층(220) 및 제2 웨이퍼(30)로 이루어지는 구조체가 이후의 공정에 있어서 불안정해져 반도체 소자의 생산성이 저하된다.
<시험예>
다음으로, 시험예에 대하여 설명한다.
도 9a는, 본 시험예에 있어서의 제1 웨이퍼(110) 및 반도체층(120)을 도시하는 평면도이다.
도 9b는, 횡축에 반경 방향의 위치를 취하고 종축에 반도체층(120)의 상면의 높이를 취하여, 도 9a에 나타내는 선분 A-A'를 따른 반도체층(120)의 형상을 나타내는 그래프이다.
도 9c는, 횡축에 각도 θ를 취하고 종축에 볼록양 H를 취하여, 도 9a에 도시하는 원 B를 따른 반도체층(120)의 형상을 나타내는 그래프이다.
또한 각도 θ는, 제1 웨이퍼(110)의 중심 C에서 본 각도이며, θ=0°의 방향은 제2 방향 V2 중 하나와 일치한다. 또한 볼록양 H는, 반도체층(120)의 단부 에지의 높이와, 반도체층(120)의 단부 에지로부터 중심 C를 향하여 70㎛ 떨어진 위치의 높이와의 차이다. 도 9b 및 도 9c는, 예를 들어 표면 조도계에 의한 측정 결과이다.
본 시험예에 있어서는, 사파이어를 포함하는 제1 웨이퍼(110) 상에, 질화갈륨계의 반도체를 포함하는 반도체층(120)을 MOCVD법에 의하여 에피택셜 성장시켰다. 반도체층(120)은, n형 반도체층과, p형 반도체층과, n형 반도체층과 p형 반도체층 사이에 위치하는 발광층을 포함한다. 또한 본 시험예와 전술한 비교예 및 참고예에 있어서, 마찬가지의 조건에서 반도체층을 형성하고 있다. 반도체층(120)의 평균 두께는 10㎛로 하였다.
도 9b에 나타낸 바와 같이 반도체층(120)은, 단부가 다른 부분보다도 두꺼워졌다.
도 9c에 나타낸 바와 같이 반도체층(120)의 단부의 막 두께에는 각도 의존성이 있으며, 중심 C에서 보아, 제2 방향 V2에 위치하는 부분에서는 볼록양 H가 1.5 내지 3㎛ 정도이고, 제1 방향 V1에 위치하는 부분에서는 볼록양 H는 4 내지 5㎛ 정도였다. 즉, 제1 방향 V1측의 단부는 제2 방향 V2측의 단부보다도 두꺼워졌다.
이 때문에, 전술한 참고예과 같이 제1 영역(211)의 외형을 원형으로 하면, 반도체층(220)의 후막 부분(220a)이 제2 웨이퍼(30)의 평탄부(32)에 접촉하여 접합 불량이 발생한다. 또한 제2 웨이퍼(30)의 경사부(33)의 폭을 넓게 하여 후막 부분(220a)이 평탄부(32)에 접촉하지 않도록 하는 것도 생각할 수 있다. 또한 제1 웨이퍼(210)를 제2 웨이퍼(30)보다도 크게 하여 후막 부분(220a)이 평탄부(32)에 접촉하지 않도록 하는 것도 생각할 수 있다. 그러나 웨이퍼의 사이즈 및 형상은 규격화되어 있으며, 이들을 변경하면, 반도체 소자의 제조에 이용하는 대부분의 처리 장치의 사양을 변경할 필요가 생겨서 반도체 소자의 생산성이 현저히 저하되어 버린다. 또한 한 번의 제조 공정으로 제조할 수 있는 반도체 소자의 수량이 감소해 버릴 우려가 있다.
이에 비해, 전술한 실시 형태에 따르면, 기존의 규격의 웨이퍼를 이용하여, 크랙의 전반을 억제하면서 후막 부분(20a)이 제2 웨이퍼(30)에 접촉하는 것을 회피하여, 반도체 소자를 생산성 높게 제조할 수 있다.
본 발명은, 예를 들어 발광 다이오드(LED) 및 레이저 다이오드(LD) 등의 반도체 소자의 제조에 이용할 수 있다.
10: 제1 웨이퍼
11: 제1 영역
12: 제2 영역
13: 원형 부분
14: 연장 돌출부
15: 상면
16: 단차
17: 단부 에지
18: 베벨부
19: 오리엔테이션 플랫
20: 반도체층
20a: 후막 부분
30: 제2 웨이퍼
31: 하면
32: 평탄부
33: 경사부
35: 상면
36: 평탄부
37: 경사부
110: 제1 웨이퍼
115: 상면
120: 반도체층
120a: 후막 부분
121: 크랙
210: 제1 웨이퍼
211: 제1 영역
212: 제2 영역
215: 상면
216: 단차
220: 반도체층
220a: 후막 부분
C: 제1 웨이퍼의 중심
D1: 제1 거리
D2: 제2 거리
G: 단차(16)의 높이
H: 볼록양
V1: 제1 방향
V2: 제2 방향
t1, t2: 막 두께
θ: 각도

Claims (5)

  1. 제1 웨이퍼 상에, 질화물 반도체를 포함하는 반도체층을 형성하는 공정과,
    상기 제1 웨이퍼에, 상기 반도체층을 개재하여 제2 웨이퍼를 첩합하는 공정
    을 구비하고,
    상기 제1 웨이퍼의 상면은, 제1 영역과, 상기 제1 영역의 주위에 마련되고, 상기 제1 영역보다도 낮은 위치에 있는 제2 영역을 포함하고,
    상기 제1 웨이퍼의 상면에서 보아, 상기 제1 웨이퍼의 중심을 통과하고 또한 상기 반도체층의 m축에 평행인 제1 방향에 있어서의 상기 제1 웨이퍼의 단부 에지와 상기 제1 영역 사이의 제1 거리는, 상기 제1 웨이퍼의 중심을 통과하고 또한 상기 반도체층의 a축에 평행인 제2 방향에 있어서의 상기 제1 웨이퍼의 단부 에지와 상기 제1 영역 사이의 제2 거리보다도 짧고,
    상기 제2 웨이퍼의 하면은, 평탄부와, 상기 평탄부의 주위에 마련되고, 상기 평탄부로부터 상면을 향하여 경사진 경사부를 포함하고,
    상기 제2 웨이퍼를 첩합하는 공정에 있어서, 상기 제1 방향에 위치하는 상기 제1 웨이퍼의 단부를 상기 제2 웨이퍼의 상기 경사부에 대향시켜서 첩합하는, 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체층에 있어서의 상기 제1 방향에 위치하는 단부의 막 두께는, 상기 반도체층에 있어서의 상기 제2 방향에 위치하는 단부의 막 두께보다도 두꺼운, 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 웨이퍼는 사파이어를 포함하는, 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 영역은 상기 제1 영역보다도 2㎛ 이상 낮은 위치에 있는, 반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 거리는 1㎜ 이상 10㎜ 이하인, 반도체 소자의 제조 방법.
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