KR20200101619A - 메모리 기반 puf 장치 및 그 동작 방법 - Google Patents

메모리 기반 puf 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20200101619A
KR20200101619A KR1020190019680A KR20190019680A KR20200101619A KR 20200101619 A KR20200101619 A KR 20200101619A KR 1020190019680 A KR1020190019680 A KR 1020190019680A KR 20190019680 A KR20190019680 A KR 20190019680A KR 20200101619 A KR20200101619 A KR 20200101619A
Authority
KR
South Korea
Prior art keywords
cell
tunnel junction
signal
magnetic tunnel
response
Prior art date
Application number
KR1020190019680A
Other languages
English (en)
Other versions
KR102165427B1 (ko
Inventor
정성욱
임세희
송병규
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020190019680A priority Critical patent/KR102165427B1/ko
Publication of KR20200101619A publication Critical patent/KR20200101619A/ko
Application granted granted Critical
Publication of KR102165427B1 publication Critical patent/KR102165427B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1695—Protection circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 STT-MRAM 메모리 기반의 PUF(physically unclonable function) 장치에서 워드 라인 트랜지스터로 인해 발생하는 안정성 감소(stability deterioration)를 개선하는 기술에 관한 것으로, 보다 구체적으로, 다이오드 연결 트랜지스터(diode-connected transistor) 와 공유된 접근 트랜지스터(shared access transistor)를 이용하여 에러 없이 동일한 응답(response)를 생성하고, 후 처리(post processing)을 통해 불안정(unstable) 셀도 재사용(reuse) 가능하도록 전류 차이를 증가시켜 PUF 장치의 안정성(stability)을 향상시키는 기술에 관한 것이다.

Description

메모리 기반 PUF 장치 및 그 동작 방법 {MEMORY BASED PHYSICALLY UNCLONABLE FUNCTION APPARATUS AND OPERATING METHOD THEREOF}
본 발명은 STT-MRAM 메모리 기반의 PUF(physically unclonable function) 장치에서 워드 라인 트랜지스터로 인해 발생하는 안정성 감소(stability deterioration)를 개선하는 기술에 관한 것으로, 보다 구체적으로, 다이오드 연결 트랜지스터(diode-connected transistor)와 공유된 접근 트랜지스터(shared access transistor)를 이용하여 에러 없이 동일한 응답(response)를 생성하고, 후 처리(post processing)를 통해 불안정(unstable) 셀도 재사용(reuse) 가능하도록 전류 차이를 증가시켜 PUF 장치의 안정성(stability)을 향상시키는 메모리 기반 PUF 장치 및 그 동작 방법에 관한 것 이다.
종래 기술에 따르면 PUF(physically unclonable function) 장치는 프로세스 변화에 따라 임의로 응답을 생성하는 장치로서, IoT(Internet Of Things)의 발달에 따라 보안의 중요성이 대두되어 주목되는 기술분야에 포함된다.
기존 암호(cryptograph)로 사용되던 RNG(Random Number Generator)와 이를 저장하는 비활성 메모리(Nonvolatile Memory, NVM)의 한계점이 드러남에 따라 PUF 장치는 개발되었다.
일반적으로, PUF 장치는 암호 생성의 단계(step)를 간소화하고, 동일하게 제작해도 각 PUF의 프로세스 변화에 따라 임의의 응답을 생성함으로써 보안성을 높이고, 가격을 낮출 수 있는 장점이 있다.
PUF 장치의 검증(Authentication) 과정은 명목상의 컨디션(nominal condition)에서 생성한 CRP(Challenge-Response Pair)를 서버에 저장 후 사용자가 본인 인증을 위해 PUF 장치로 시도(challenge)할 시, 그에 상응하는 응답을 전달하는지 확인한다.
이때, 정상적인 인증 절차를 위해 어느 정도의 조건 범위(conditional range)에서 한 번 생성된 응답을 동일하게 전달해야만 한다.
종래 기술에 따르면 메모리 기반 PUF 장치는 하나의 셀에 하나의 응답을 제공하는 구조로, CRP 생성시 개별적인 장치를 사용해서 독립적 CRP를 생성해 왔다.
그러나, 트랜지스터가 PUF 응답을 생성하는 변화 소스(variation source)이므로, 임계 전압의 특성을 활용하는데, 전류 통과 트랜지스터의 변화율 때문에 상태 민감도(condition sensitivity)에 따라 일정하지 않다는 단점이 존재한다. 예를 들어, 임계 전압은 온도에 따라 변화하는 특성을 갖고 있다.
따라서, 메모리 기반 PUF 장치는 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 장치의 특성에 따라 AP상태와 P상태에서 저항의 증감 양상이 동일하게 발생되는데, 동일한 자기 터널 접합 장치에서 AP와 P상태의 저항으로 각각 응답을 생성할 경우, CRP 간의 독립성(independence)이 감소한다는 단점이 존재한다.
즉, 동일한 시도에서 AP 또는 P상태의 자기 터널 접합으로 바꾸어 응답을 생성하더라도 응답의 경향성이 일정하여 암호의 예측 가능성이 존재한다는 단점이 존재한다.
미국공개특허 제2017/0178710호, "PHYSICALLY INCLONABLE FUNCTION CIRCUIT USING RESISTIVE MEMORY DEVICE" 한국공개특허 제10-2018-0082138호, "반도체 장치" 한국공개특허 제10-2015-0144037호, "저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법" 한국공개특허 제10-2016-0065297호, "PUF 회로 및 그것의 키 등록 방법"
본 발명은 PUF 장치의 셀에서 트랜지스터들이 다이오드 연결 구조를 구성되어 트랜지스터로부터 출력되는 전류의 플립(flip)을 감소시키는 것을 목적으로 할 수 있다.
본 발명은 PUF 장치의 셀에서 공유된 액세스 트랜지스터(shared access transistor)를 이용하여 소스 단의 회로 오버헤드(circuit overhead)를 감소시키고, 임계 전압 변화를 보상함으로써 전류의 플립(flip)을 감소시키는 것을 목적으로 할 수 있다.
본 발명은 워드 라인 트랜지스터의 변화의 영향을 줄이고, 자기 터널 접합 저항에 의해서만 전류가 결정되도록 다이오드 연결 구조로 구성되는 것을 목적으로 할 수 있다.
본 발명은 셀을 선택하는 워드 라인 트랜지스터의 역할을 공유된 액세스 트랜지스터가 대신하여 회로 오버헤드를 감소시키고, 워드 라인 트랜지스터의 변화의 영향을 줄이는 것을 목적으로 할 수 있다.
본 발명은 하나의 자기 터널 접합 상태만을 이용하여 PUF 응답을 생성한 뒤 라이트 백(write-back)하여 각 셀마다 독립적인 응답을 생성하는 것을 목적으로 할 수 있다.
본 발명은 다이오드 연결 구조에 기반하여 공유된 액세스 트랜지스터(shared access transistor)에 의해 선택된 셀이 아닌 다른 셀에서 발생한 스닉 전류(sneak current)가 선택된 셀에 유입되는 것을 방지하는 것을 목적으로 할 수 있다.
본 발명은 CRP를 등록(enrollment)하는 과정 이후, 후 처리(post processing)를 통해 라이트 백을 수행하여 양 트랜지스터 단에서 출력되는 전류의 차이를 증폭하여 셀의 안정성을 향상시키는 것을 목적으로 할 수 있다.
본 발명은 라이트 백 동작을 이용하여 모든 셀을 라이트한 후, 라이트되지 않은 불안정한 셀에 대해서 선택 트랜지스터를 이용하여 불안정한 셀도 재 사용하는 것을 목적으로 할 수 있다.
본 발명의 일실시예에 따르면 메모리 기반 PUF 장치는 구동 신호를 이용하여 복수의 셀 중 PUF(physically unclonable function) 응답(response)을 생성한 셀(cell)을 선택하는 구동 선택부, 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 CRP 생성부 및 상기 선택된 셀에 대응하여 상기 생성된 CRP(challenge response pair)가 서버에 등록되도록 제어하는 제어부를 포함하고, 상기 양 사이드(side)에서의 트랜지스터들 각각은 드레인 단과 게이트 단이 연결된 다이오드 연결(diode-connected) 구조를 갖을 수 있다.
상기 복수의 셀(cell)은 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 PUF(physically unclonable function) 응답(response)을 생성할 수 있다.
상기 선택된 셀(cell)은 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태(magnetic tunnel junction state)를 갖는 제1 신호 및 제2 신호를 각각 전달할 수 있다.
상기 선택된 셀(cell)은 상기 전달된 제1 신호와 상기 전달된 제2 신호의 차이에 기초하여 상기 출력된 전류(current)의 차이가 발생될 수 있다.
상기 전달된 제1 신호 또는 상기 전달된 제2 신호 중 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 중 어느 하나를 통해 상대적으로 높은 전류를 출력하는 신호를 상위 응답(major response)으로 결정하는 상위 응답 결정부를 더 포함할 수 있다.
상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들에 각각 연결된 제1 비트 라인 또는 제2 비트 라인을 이용하여 상기 복수의 셀(cell)에서 상기 결정된 상위 응답(major response)에 상응하는 신호의 자기 터널 접합 상태(magnetic tunnel junction state)를 변경하는 상태 변경부를 더 포함할 수 있다.
상기 제어부는 상기 복수의 셀(cell)을 안정 셀(stable cell)과 불안정 셀(unstable cell)로 구분하고, 상기 불안정 셀(unstable cell)을 선택하는 보정 선택부를 더 포함할 수 있다.
상기 CRP 생성부는 상기 선택된 불안정 셀에서 상기 변경된 자기 터널 접합 상태(magnetic tunnel junction state)에 기초하여 상기 선택된 불안정 셀(unstable cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성할 수 있다.
상기 구동 선택부는 상기 복수의 셀의 세로 방향으로 소스 라인을 공유할 수 있다.
상기 다이오드 연결(diode-connected) 구조는 상기 복수의 셀 중 상기 선택된 셀을 제외한 나머지 셀들에서 전류를 차단할 수 있다.
본 발명의 일실시예에 따르면 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 PUF(physically unclonable function) 응답(response)을 생성하는 복수의 셀(cell)을 포함하는 메모리 기반 PUF 장치의 동작 방법은 구동 선택부에서, 구동 신호를 이용하여 상기 복수의 셀 중 상기 응답(response)을 생성한 셀(cell)을 선택하는 단계, CRP 생성부에서, 상기 선택된 셀(cell)의 양 사이드(side)에 위치하고, 드레인 단과 게이트 단이 연결된 다이오드 연결(diode-connected) 구조를 갖는 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 단계 및 제어부에서, 상기 선택된 셀에 대응하여 상기 생성된 CRP(challenge response pair)가 서버에 등록되도록 제어하는 단계를 포함할 수 있다.
상기 선택된 셀(cell)은 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태(magnetic tunnel junction state)를 갖는 제1 신호 및 제2 신호를 각각 전달하고, 상기 전달된 제1 신호와 상기 전달된 제2 신호의 차이에 기초하여 상기 출력된 전류(current)의 차이가 발생될 수 있다.
본 발명의 일실시예에 따르면 메모리 기반 PUF 장치의 동작 방법은 상위 응답 결정부에서, 상기 전달된 제1 신호 또는 상기 전달된 제2 신호 중 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 중 어느 하나를 통해 상대적으로 높은 전류를 출력하는 신호를 상위 응답(major response)으로 결정하는 단계 및 상태 변경부에서, 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들에 각각 연결된 제1 비트 라인 또는 제2 비트 라인을 이용하여 상기 복수의 셀(cell)에서 상기 결정된 상위 응답(major response)에 상응하는 신호의 자기 터널 접합 상태(magnetic tunnel junction state)를 변경하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 기반 PUF 장치의 동작 방법은 상기 제어부에서, 상기 복수의 셀(cell)을 안정 셀(stable cell)과 불안정 셀(unstable cell)로 구분하는 단계, 보정 선택부에서, 상기 불안정 셀(unstable cell)을 선택하는 단계 및 상기 CRP 생성부에서, 상기 선택된 불안정 셀에서 상기 변경된 자기 터널 접합 상태(magnetic tunnel junction state)에 기초하여 상기 선택된 불안정 셀(unstable cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 단계를 더 포함할 수 있다.
본 발명은 PUF 장치의 셀에서 트랜지스터들이 다이오드 연결 구조를 구성되어 트랜지스터로부터 출력되는 전류의 플립(flip)을 감소시킬 수 있다.
본 발명은 PUF 장치의 셀에서 공유된 액세스 트랜지스터(shared access transistor)를 이용하여 소스 단의 회로 오버헤드(circuit overhead)를 감소시키고, 임계 전압 변화를 보상함으로써 전류의 플립(flip)을 감소시킬 수 있다.
본 발명은 워드 라인 트랜지스터의 변화의 영향을 줄이고, 자기 터널 접합 저항에 의해서만 전류가 결정되도록 다이오드 연결 구조로 구성될 수 있다.
본 발명은 셀을 선택하는 워드 라인 트랜지스터의 역할을 공유된 액세스 트랜지스터가 대신하여 회로 오버헤드를 감소시키고, 워드 라인 트랜지스터의 변화의 영향을 줄일 수 있다.
본 발명은 하나의 자기 터널 접합 상태만을 이용하여 PUF 응답을 생성한 뒤 라이트 백(write-back)하여 각 셀마다 독립적인 응답을 생성할 수 있다.
본 발명은 다이오드 연결 구조에 기반하여 공유된 액세스 트랜지스터(shared access transistor)에 의해 선택된 셀이 아닌 다른 셀에서 발생한 스닉 전류(sneak current)가 선택된 셀에 유입되는 것을 방지할 수 있다.
본 발명은 CRP를 등록(enrollment)하는 과정 이후, 후 처리(post processing)를 통해 라이트 백을 수행하여 양 트랜지스터 단에서 출력되는 전류의 차이를 증폭하여 셀의 안정성을 향상시킬 수 있다.
본 발명은 라이트 백 동작을 이용하여 모든 셀을 라이트한 후, 라이트되지 않은 불안정한 셀에 대해서 선택 트랜지스터를 이용하여 불안정한 셀도 재 사용할 수 있다.
도 1은 본 발명의 일실시예에 따른 PUF 시스템을 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 PUF 장치를 설명하는 도면이다.
도 3 및 도 4는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 회로도를 설명하는 도면이다.
도 5a는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 배열 구조를 설명하는 도면이다.
도 5b는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 배열 구조와 관련된 회로도를 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 PUF 장치의 회로도를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 PUF 장치에서 라이트 백 동작과 관련된 회로도를 설명하는 도면이다.
도 8은 본 발명의 일실시예에 따른 PUF 장치에서 라이트 백 동작과 관련된 신호들의 타이밍도를 설명하는 도면이다.
도 9는 본 발명의 일실시예에 따른 PUF 장치의 보상 동작과 관련된 회로도를 설명하는 도면이다.
도 10 및 도 11은 본 발명의 일실시예에 따른 PUF 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 PUF 시스템을 설명하는 도면이다.
도 1을 참고하면, PUF 시스템(100)은 PUF 장치(110)와 서버(120)를 포함한다.
본 발명의 일실시예에 따르면 PUF 장치(110)는 다이오드 연결 트랜지스터와 소스 라인을 공유하는 액세스 트랜지스터를 이용하여 각 셀 당 하나의 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 상태를 이용하여 일정한 경향성을 갖는 응답을 생성하는 장치이다.
일례로, PUF 장치(110)는 각 셀 당 하나의 MTJ 상태만 사용하여 MTJ 회로에 대한 회로 면적을 줄여서 전체 칩 면적에 대비하여 CRP의 독립성(independence)을 확보한다.
또한, PUF 장치(110)는 하나의 MTJ 상태만 이용하여 PUF 응답을 생성한 뒤 라이트 백(write-back)하여 각 셀마다 독립적인 응답을 생성할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(110)는 공유된 액세스 트랜지스터를 통해 구동 신호를 인가하여 PUF 응답을 생성한 셀을 선택할 수 있다.
또한, PUF 장치(110)는 선택된 셀에서 MTJ 저항의 변화에 따라 양쪽 사이드에서 전류 차이를 발생시키는데, 이 전류 차이에 기반하여 양쪽 사이드 중 어느 쪽의 전류가 더 큰지 여부에 따라 임의의 디지털 값을 생성할 수 있다.
또한, PUF 장치(110)는 모든 셀에 대하여 응답을 생성한 뒤 생성된 응답과 관련된 CRP를 서버(120)로 전달하여 서버 상에 저장하도록 제어할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(110)는 CRP 생성 및 등록된 이후, 라이트 백 동작을 통해 안정된 셀과 불안정 셀로 분류하여 CRP를 생성할 수 있다.
또한, PUF 장치(110)는 선택된 셀이 불안정 셀일 경우, 선택 트랜지스터를 이용하여 불안정 셀을 재 사용할 수 있다.
또한, PUF 장치(110)는 CRP 등록과정, 라이트백 과정, 분류 과정을 수행하는데, CRP를 평가(evaluation)하는 과정에서 선택된 셀이 불안정 셀일 경우, 선택 트랜지스터를 이용하여 불안정 셀을 재 사용할 수 있다.
한편, PUF 장치(110)는 CRP를 평가(evaluation)하는 과정에서 셀을 선택할 시, 미리 등록된 CRP와 비교하는 과정을 수행할 수 있다.
따라서, 본 발명은 CRP를 등록(enrollment)하는 과정 이후, 후 처리(post processing)를 통해 라이트 백을 수행하여 양 트랜지스터 단에서 출력되는 전류의 차이를 증폭하여 셀의 안정성을 향상시킬 수 있다.
또한, 본 발명은 라이트 백 동작을 이용하여 모든 셀을 라이트한 후, 라이트되지 않은 불안정한 셀에 대해서 선택 트랜지스터를 이용하여 불안정한 셀도 재 사용할 수 있다.
도 2는 본 발명의 일실시예에 따른 PUF 장치를 설명하는 도면이다.
도 2를 참고하면, PUF 장치(200)는 제어부(210) 및 복수의 셀(220)을 포함할 수 있다.
본 발명의 일실시예에 따르면 제어부(210)는 구동 선택부(211), CRP 생성부(212), 상위 응답 결정부(213), 상태 변경부(214) 및 보정 선택부(215)를 포함하되, 구동 선택부(211), CRP 생성부(212), 상위 응답 결정부(213), 상태 변경부(214) 및 보정 선택부(215)의 동작을 제어할 수 있다.
본 발명의 일실시예에 따르면 구동 선택부(211)는 구동 신호를 이용하여 복수의 셀(220) 중 PUF 응답을 생성할 셀을 선택할 수 있다.
일례로, 구동 선택부(211)는 워드 라인 트랜지스터를 대체하여 공유된 액세스 트랜지스터를 포함하고, 제어부(210)로부터 구동 신호를 인가 받을 수 있다.
본 발명의 일실시예에 따르면 구동 선택부(211)는 복수의 셀(220)의 세로(column) 방향으로 소스 라인을 공유할 수 있다. 구체적인 실시예는 도 5a 및 도 5b를 이용하여 추가 설명한다.
본 발명의 일실시예에 따르면 CRP 생성부(212)는 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성할 수 있다.
예를 들어, CRP 생성부(212)는 불안정 셀에서 변경된 자기 터널 접합 상태(magnetic tunnel junction state)에 기초하여 불안정 셀(unstable cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성할 수 있다.
여기서, 변경된 자기 터널 접합 상태에 기초하여 양 사이드에서의 트랜지스터들이 출력하는 전류 차이는 증가될 수 있다.
본 발명의 일실시예에 따르면 상위 응답 결정부(213)는 제1 신호 또는 제2 신호 중 셀(cell)의 양 사이드(side)에서의 트랜지스터들 중 어느 하나를 통해 상대적으로 높은 전류를 출력하는 신호를 상위 응답(major response)으로 결정할 수 있다.
예를 들어, 상위 응답 결정부(213)는 자기 터널 접합 저항들의 변화에 기초하여 셀의 양 사이드에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태를 갖는 제1 신호 또는 제2 신호가 인가된 경우, 제1 신호와 제2 신호 중 상위 상태를 갖는 신호를 상위 응답으로 결정할 수 있다.
예를 들어, 상위 응답 결정부(213)는 TMV(Temporal Majority Voting)을 포함할 수 있다.
본 발명의 일실시예에 따르면 상위 응답 결정부(213)는 복수의 셀(220)에 대하여 생성된 응답 중 상위 응답을 기준(reference) 응답으로 결정할 수 있다.
본 발명의 일실시예에 따르면 상태 변경부(214)는 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들에 각각 연결된 제1 비트 라인 또는 제2 비트 라인을 이용하여 복수의 셀(220)에서 각각 결정된 상위 응답(major response)에 상응하는 신호의 자기 터널 접합 상태(magnetic tunnel junction state)를 변경할 수 있다.
일례로, 상태 변경부(214)는 동일한 상태를 갖는 자기 터널 접합 상태 중 어느 하나의 상태를 변경할 수 있다.
예를 들어, 상태 변경부(214)는 AP상태를 갖는 자기 터널 접합 상태를 P상태로 변경할 수 있다.
본 발명의 일실시예에 따르면 상태 변경부(214)는 ADJ 신호를 인가하여 자기 터널 접합 상태를 변경할 수 있다.
본 발명의 일실시예에 따르면 보정 선택부(215)는 복수의 셀(220) 중 불안정 셀로 구분된 셀을 선택할 수 있다.
예를 들어, 보정 선택부(215)는 불안정 셀이 응답을 생성하도록 선택되었을 시, 선택 트랜지스터(selective transistor)를 구동하여 불안정 셀의 응답을 안정적으로 생성할 수 있다.
일례로, 선택 트랜지스터는 상위 응답 선택부(214)에서 불안정 셀로 구분된 셀들에 대해서 응답에 따른 바이어싱 신호를 저장하고, 이후 등록 동작마다 불안정 셀에 대해 선택적으로 구동되어 전류 차이를 증폭할 수 있다.
본 발명의 일실시예에 따르면 제어부(210)는 선택된 셀에 대하여 생성된 CRP가 선택된 셀에 대응하여 저장되도록 제어할 수 있다.
즉, 제어부(210)는 선택된 셀에 대하여 생성된 CRP를 서버에 등록하도록 제어할 수 있다.
일례로, 제어부(210)는 복수의 셀을 안정 셀(stable cell)과 불안정 셀(unstable cell)로 구분할 수 있다.
본 발명의 일실시예에 따르면 복수의 셀(220)은 자기 터널 접합 저항들의 변화에 기초하여 PUF 응답을 생성할 수 있다.
일례로, 복수의 셀(220)은 구동 선택부(211)에 의하여 선택된 셀을 포함할 수 있다.
본 발명의 일실시예에 따르면 선택된 셀은 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태(magnetic tunnel junction state)를 갖는 제1 신호 및 제2 신호를 각각 전달할 수 있다.
일례로, 선택된 셀은 전달된 제1 신호와 전달된 제2 신호의 차이에 기초하여 출력된 전류(current)의 차이가 발생될 수 있다.
여기서, 제1 신호와 제2 신호의 차이는 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초할 수 있다.
본 발명의 일실시예에 따르면 복수의 셀(220)은 자기 터널 접합 저항들과 다이오드 연결 구조를 갖는 트랜지스터들을 포함하고, 트랜지스터들은 액세스 트랜지스터와 소스 단자를 공유할 수 있다.
따라서, 본 발명은 PUF 장치의 셀에서 트랜지스터들이 다이오드 연결 구조를 구성되어 트랜지스터로부터 출력되는 전류의 플립(flip)을 감소시킬 수 있다.
또한, 본 발명은 PUF 장치의 셀에서 공유된 액세스 트랜지스터(shared access transistor)를 이용하여 소스 단의 회로 오버헤드(circuit overhead)를 감소시키고, 임계 전압 변화를 보상함으로써 전류의 플립(flip)을 감소시킬 수 있다.
예를 들어, 복수의 셀(220)은 자기 터널 접합 저항들에 각각 연결된 비트 라인의 전압에 기초하여 자기 터널 접합 저항들의 변화가 반영된 제1 신호 및 제2 신호를 자기 터널 접합 저항들에 각각 연결된 트랜지스터들에 전달하고, 각각 연결된 트랜지스터들은 제1 신호와 제2 신호에 기초하여 전류를 출력할 수 있다.
도 3은 본 발명의 일실시예에 따른 PUF 장치에서 셀의 회로도를 설명하는 도면이다.
도 3을 참고하면, 셀(300)은 제1 자기 터널 접합 저항(310)과 제2 자기 터널 접합 저항(311), 제1 다이오드 연결 트랜지스터(320), 제2 다이오드 연결 트랜지스터(321)를 포함하고, 제1 다이오드 연결 트랜지스터(320)와 제2 다이오드 연결 트랜지스터(321)는 액세스 트랜지스터(330)와 연결될 수 있다.
본 발명의 일실시예에 따르면, 제1 자기 터널 접합 저항(310)과 제2 자기 터널 접합 저항(311) 각각은 비트 라인을 통해 드레인 전압을 인가 받고, 제1 자기 터널 접합 저항(310)과 제2 자기 터널 접합 저항(311)의 변화와 관련된 제1 신호 및 제2 신호를 제1 다이오드 연결 트랜지스터(320) 및 제2 다이오드 연결 트랜지스터(321)로 전달 할 수 있다.
일례로, 제1 다이오드 연결 트랜지스터(320) 및 제2 다이오드 연결 트랜지스터(321)는 셀(300)에서 흐르는 전류가 제1 자기 터널 접합 저항(310)과 제2 자기 터널 접합 저항(311)에 의해 결정되도록 할 수 있다.
본 발명의 일실시예에 따르면 액세스 트랜지스터(330)는 기존의 워드 라인 트랜지스터의 역할을 대체하여 셀(300)을 선택하는 구동 신호를 셀(300)에 인가할 수 있다.
본 발명의 일실시예에 따르면 셀(300)은 하기 수학식 1에 기초하여 셀(300)에서 흐르는 전류를 결정할 수 있다.
[수학식1]
Figure pat00001
수학식 1에 따르면, ID1은 전류를 나타낼 수 있고, VDD는 비트라인을 통해 인가되는 드레인 전압을 나타낼 수 있으며, VTHA는 다이오드 연결 트랜지스터의 임계 전압을 나타낼 수 있고, VDS,ATR은 액세스 트랜지스터의 드레인 전압을 나타낼 수 있으며, RMTJ는 자기 터널 접합 저항과 관련될 수 있다.
본 발명의 일실시예에 따르면 액세스 트랜지스터(330)는 제1 다이오드 연결 트랜지스터(320) 및 제2 다이오드 연결 트랜지스터(321)의 임계 전압 변화를 보상하여 전류의 플립(flip)을 감소할 수 있다.
본 발명의 일실시예에 따르면 셀(300)은 하나의 셀에 하나의 응답을 생성하는 구조를 제공할 수 있으며, 독립된 CRP를 생성할 수 있다.
도 4는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 회로도를 설명하는 도면이다.
도 4를 참고하면, PUF 장치(400)는 복수의 셀 중 제1 셀(410)을 선택하고, 제2 셀(420)과 제3 셀(430)을 선택하지 않는다.
본 발명의 일실시예에 따르면 PUF 장치(400)는 액세스 트랜지스터를 통해 구동 신호를 인가하여 제1 셀(410)을 선택한다.
즉, PUF 장치(400)는 제1 셀(410)이 공유하는 액세스 트랜지스터를 통해 하이 상태의 구동 신호를 인가하여 선택하고, 제2 셀(420)과 제3 셀(430) 각각이 공유하는 액세스 트랜지스터를 통해 로우 상태의 구동 신호를 인가하여 제1 셀(410)을 선택할 수 있다.
일례로, PUF 장치(400)는 액세스 트랜지스터를 공유할 경우 선택되지 않은 셀인 제2 셀(420)과 제3 셀(430)에 전류가 흐르는 것을 차단할 수 있다.
즉, PUF 장치(400)는 제1 셀(410), 제2 셀(420) 및 제3 셀(430)에서 다이오드 연결 트랜지스터들을 포함하고, 제1 셀(410)이 선택되어 CRP를 생성하는 동작 중, 다이오드 연결 트랜지스터들에 기초하여 제2 셀(420) 및 제3 셀(430)에 흐르는 전류를 차단할 수 있다.
즉, 본 발명은 워드 라인 트랜지스터의 변화의 영향을 줄이고, 자기 터널 접합 저항에 의해서만 전류가 결정되도록 다이오드 연결 구조로 구성될 수 있다.
또한, 본 발명은 다이오드 연결 구조에 기반하여 공유된 액세스 트랜지스터(shared access transistor)에 의해 선택된 셀이 아닌 다른 셀에서 발생될 수 있는 스닉 전류(sneak current)가 선택된 셀에 유입되는 것을 방지할 수 있다.
도 5a는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 배열 구조를 설명하는 도면이다.
도 5a를 참고하면, PUF 장치(500)는 복수의 셀을 포함하고, 복수의 셀은 소스 라인(SL)을 공유한다.
본 발명의 일실시예에 따르면 PUF 장치(500)는 하나의 열(column)에 위치하는 셀들에서 두 개의 비트라인이 연결되고, 복수의 셀들은 액세스 트랜지스터를 통해 이어진 소스 라인 하나를 공유한다.
따라서, PUF 장치(500)는 복수의 셀을 포함할 시, 소스 라인을 위한 영역(area)를 줄일 수 있다.
도 5b는 본 발명의 일실시예에 따른 PUF 장치에서 셀의 배열 구조와 관련된 회로도를 설명하는 도면이다.
도 5b를 참고하면, PUF 장치(510)는 복수의 셀(511, 512, 513)을 포함하고, 복수의 셀(511, 512, 513)은 액세스 트랜지스터(514)를 통하여 소스 라인을 공유할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(510)는 16개의 셀을 포함할 경우, 액세스 트랜지스터(514)를 공유함에 따라 셀이 차지하는 면적을 0.21 마이크로 미터(mm)에서 0.38 마이크로 미터로 확장할 수 있어, 전체 배열 구조를 고려할 때 PUF 장치의 크기를 감소시킬 수 있다.
따라서, 본 발명은 셀을 선택하는 워드 라인 트랜지스터의 역할을 공유된 액세스 트랜지스터가 대신하여 회로 오버헤드를 감소시키고, 워드 라인 트랜지스터의 변화의 영향을 줄일 수 있다.
도 6은 본 발명의 일실시예에 따른 PUF 장치의 회로도를 설명하는 도면이다.
도 6을 참고하면, PUF 장치(600)는 복수의 셀(610)과 복수의 셀(610)에 연결된 다중화기(620), 다중화기(620)에 연결된 비교기(630)를 포함할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(600)는 복수의 셀(610) 중 선택된 셀에서 자기 터널 접합 저항의 변화에 따라 양 쪽 사이드의 트랜지스터에서 전류를 출력하는데, 출력된 전류를 비교기(630)를 통하여 비교함으로써 응답을 생성할 수 있다.
일례로, 다중화기(620)는 보정 선택부 및 상태 변화부(621)를 포함하며, 보정 선택부는 복수의 셀 중 어느 하나를 셀을 선택하고, 상태 변화부는 보정 선택부에 의해 선택된 셀의 자기 터널 접합 저항을 통해 출력되는 신호의 상태를 변화시킬 수 있다.
일례로, PUF 장치(600)는 등록 과정, 라이트 백 과정, 셀 구분 과정, 평가 과정을 수행할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(600)는 등록 과정에서 상위 응답 결정부에 상응하는 TMV를 통해 복수의 셀에 대응하도록 생성된 복수의 응답에 기반하여 상위 응답을 결정하고, 기준 응답으로 등록할 수 있다.
일례로, PUF 장치(600)는 라이트 백 과정에서 등록 과정에서 상위 응답에 따라 복수의 셀의 자기 터널 접합 저항 변화에 기반한 신호의 상태를 비트라인을 통해 인가되는 전압(RD)을 이용하여 변화시킬 수 있는데, 여기서 사용되는 신호를 ADJ 신호로 지칭할 수 있다.
즉, 다중화기(620)에 포함된 상태 변화부(621)는 비트라인을 통해 인가되는 전압(RD)을 이용하여 ADJL 신호 및 ADJR 신호를 출력한다.
본 발명의 일실시예에 따르면 PUF 장치(600)는 ADJL 신호 및 ADJR 신호에 기반하여 변화된 자기 터널 접합 상태를 이용하여 보정 선택부에 의해 선택된 셀에서 전류 차이를 증폭할 수 있다.
즉, PUF 장치(600)는 변화된 자기 터널 접합 상태를 이용하여 평가 동작을 수행하는데, 불안정 셀로 분류된 셀을 다중화기(620)의 선택 트랜지스터를 구동하여 불안정 셀의 전류 차이를 증폭함으로써, 불안정 셀을 다시 사용할 수 있다.
다시 말해, 본 발명은 라이트 백 동작에 기반하여 양 트랜지스터 단에서 출력되는 전류의 차이를 증폭함으로써 라이트되지 않은 불안정한 셀도 재 사용할 수 있다.
또한, 본 발명은 하나의 자기 터널 접합 상태만을 이용하여 PUF 응답을 생성한 뒤 라이트 백(write-back)하여 각 셀마다 독립적인 응답을 생성할 수 있다.
도 7은 본 발명의 일실시예에 따른 PUF 장치에서 라이트 백 동작과 관련된 회로도를 설명하는 도면이다.
도 7을 참고하면, PUF 장치(700)는 상위 응답 결정부(710), CRP 생성부(720), 셀(730)을 포함한다.
예를 들어, 셀(730)은 불안정 셀에 해당될 수 있다.
본 발명의 일실시예에 따르면 상위 응답 결정부(710)는 등록 단계에서 복수의 응답 중 상위 응답을 결정하고, 결정된 값을 제어부에 전달하여 라이트 백 단계에서 두 개의 비트라인에 서로 다른 전압을 인가할 수 있다.
즉, 제어부는 상위 응답 결정부(710)에 의해 선택된 상위 응답에 기초하여 비트라인을 통해 인가되는 전압을 결정할 수 있다.
예를 들어, PUF 장치(700)는 상위 응답에 해당하는 자기 터널 접합 상태가 제1 다이오드 연결 트랜지스터에 해당할 경우, 제1 비트라인(BLL)에 하이 상태 전압을 지속적으로 인가하여 제1 다이오드 연결 트랜지스터에 전달되는 신호의 자기 터널 접합 상태를 AP상태에서 P상태로 변경할 수 있다.
예를 들어, 상위 응답에 해당하는 자기 터널 접합 상태가 제1 다이오드 연결 트랜지스터에 흐르는 전류는 제2 다이오드 연결 트랜지스터에 흐르는 전류보다 클 수 있다.
본 발명의 일실시예에 따르면 PUF 장치(700)는 라이트 백 동작에서 비트라인에 자동적으로 인가되는 신호를 이용하여 제1 다이오드 연결 트랜지스터 또는 제2 다이오드 연결 트랜지스터에 전달되는 신호의 자기 터널 접합 상태를 변화시켜 저항 차이에 임의의 스큐(skew)를 줄 수 있다.
예를 들어, 라이트 백 동작은 등록 동작 후 1회만 시행되어 충분한 시간 동안 CRP를 생성하더라도 소모 전압의 크기가 증가되지 않는다.
또한, PUF 장치(700)는 자기 터널 접합 상태를 응답에 따라 서로 다르게 설정하므로, 등록 동작에서 반복적으로 변화된 자기 터널 접합 상태를 이용할 수 있다.
본 발명의 일실시예에 따르면 CRP 생성부(720)는 셀(730)에서 출력되는 두 전류를 비교하여 응답을 생성할 수 있다.
도 8은 본 발명의 일실시예에 따른 PUF 장치에서 라이트 백 동작과 관련된 신호들의 타이밍도를 설명하는 도면이다.
도 8을 참고하면, PUF 장치는 설정 과정(800)에서 등록 과정(810)과 라이트 백 과정(820)으로 구분하여 동작할 수 있다.
본 발명의 일실시예에 따르면 PUF 장치는 등록 과정(810)에서 상위 응답 선택부에 의해 상위 응답으로 결정된 값을 이용하여 라이트 백 과정(820)에서 비트라인(BLL)을 하이 상태로 인가하여 특정 타이밍(830)에서 자기 터널 접합 상태(MTJL)를 AP상태에서 P상태로 변경할 수 있다.
도 9는 본 발명의 일실시예에 따른 PUF 장치의 보상 동작과 관련된 회로도를 설명하는 도면이다.
도 9를 참고하면, PUF 장치는 셀 구분 과정(900)에서 상위 응답 선택부에 의해 불안정 셀을 구분하여 해당 셀들을 평가하는 평가 과정(910)에서 ADJ 신호를 인가할 수 있다.
여기서, ADJ 신호는 상위 응답 선택부에 의해 선택된 상위 응답에 따라 결정될 수 있다.
예를 들어 불안정 셀은 에러(920)가 하이 상태로 검출되는 셀에 해당하여 ADJ 신호(930)가 하이 상태로 인가되어, 응답(940)이 정정될 수 있다.
도 10은 본 발명의 일실시예에 따른 PUF 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
도 10은 PUF 장치의 동작 방법이 특정 셀에 대응하도록 CRP를 서버에 등록하는 절차를 예시한다.
도 10을 참고하면, 단계(1001)에서 PUF 장치의 동작 방법은 복수의 셀 중 특정 셀을 선택한다.
즉, PUF 장치의 동작 방법은 선택된 셀이 불안정 셀일 때 액세스 트랜지스터를 통해 인가되는 구동 신호를 이용하여 전류 차이를 증폭시킴으로써 안정적인 응답을 생성하도록 한다.
단계(1002)에서 PUF 장치의 동작 방법은 특정 셀에서 다이오드 연결 구조를 갖는 트랜지스터들을 통해 출력된 전류를 비교하여 CRP를 생성한다.
즉, PUF 장치의 동작 방법은 선택된 특정 셀의 양 사이드(side)에 위치하는 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성할 수 있다. 여기서, 양 사이드에 위치하는 트랜지스터들은 드레인 단과 게이트 단이 연결된 다이오드 연결(diode-connected) 구조를 갖을 수 있다.
단계(1003)에서 PUF 장치의 동작 방법은 단계(1002)에서 생성된 CRP가 서버에 등록되도록 제어할 수 있다.
즉, PUF 장치의 동작 방법은 선택된 특정 셀에 대응하여 상기 생성된 CRP가 서버에 등록되도록 제어할 수 있다.
도 11은 본 발명의 일실시예에 따른 PUF 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
도 11은 PUF 장치의 동작 방법이 라이트 백 동작과 평가 동작을 통하여 불안정 셀에 대한 CRP 생성을 다시 수행하는 절차를 예시한다.
도 11을 참고하면, 단계(1101)에서 PUF 장치의 동작 방법은 상위 응답을 등록한다.
즉, PUF 장치의 동작 방법은 등록 동작에서 복수의 셀에 대하여 생성된 응답 중 상위 응답을 기준 응답으로 등록할 수 있다.
단계(1102)에서 PUF 장치의 동작 방법은 상위 응답에 기초하여 자기 터널 접합의 상태를 변경한다.
즉, PUF 장치의 동작 방법은 라이트 백 동작에서 상위 응답에 따라 복수의 셀에서 비트라인을 통해 인가되는 신호에 기초하여 자기 터널 접합의 상태를 변경할 수 있다.
단계(1103)에서 PUF 장치의 동작 방법은 불안정 셀을 분류한다.
즉, PUF 장치의 동작 방법은 셀 구분 동작에서 복수의 셀에서 생성된 응답 중에서 에러가 발생되는 셀을 불안정 셀로 분류할 수 있다.
단계(1104)에서 PUF 장치의 동작 방법은 단계(1102)에서 변경된 자기 터널 접합의 상태에 기초하여 불안정 셀에서 전류 차이를 증폭한다.
즉, PUF 장치의 동작 방법은 변경된 자기 터널 접합 상태를 이용하여 평가 동작을 수행하는데, 보정 선택부가 불안정 셀로 분류된 셀을 선택하여 변경된 자기 터널 접합의 상태에 기초하여 불안정 셀에서 전류 차이를 증폭할 수 있다.
따라서, 본 발명은 CRP를 등록(enrollment)하는 과정 이후 후 처리로 라이트 백을 수행하여 양 트랜지스터 단에서 출력되는 전류의 차이를 증폭하여 셀의 안정성을 향상시킬 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: PUF 시스템 110: PUF 장치
120: 서버 200: PUF 장치
210: 제어부 211: 구동 선택부
212: CRP 생성부 213: 상위 응답 결정부
214: 상태 변경부 215: 보정 선택부
220: 복수의 셀

Claims (14)

  1. 구동 신호를 이용하여 복수의 셀 중 PUF(physically unclonable function) 응답(response)을 생성한 셀(cell)을 선택하는 구동 선택부;
    상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 CRP 생성부; 및
    상기 선택된 셀에 대응하여 상기 생성된 CRP(challenge response pair)가 서버에 등록되도록 제어하는 제어부를 포함하고,
    상기 양 사이드(side)에서의 트랜지스터들 각각은 드레인 단과 게이트 단이 연결된 다이오드 연결(diode-connected) 구조를 갖는
    메모리 기반 PUF 장치.
  2. 제1항에 있어서,
    상기 복수의 셀(cell)은 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 PUF(physically unclonable function) 응답(response)을 생성하는
    메모리 기반 PUF 장치.
  3. 제2항에 있어서,
    상기 선택된 셀(cell)은 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태(magnetic tunnel junction state)를 갖는 제1 신호 및 제2 신호를 각각 전달하는
    메모리 기반 PUF 장치.
  4. 제3항에 있어서,
    상기 선택된 셀(cell)은 상기 전달된 제1 신호와 상기 전달된 제2 신호의 차이에 기초하여 상기 출력된 전류(current)의 차이가 발생되는
    메모리 기반 PUF 장치.
  5. 제3항에 있어서,
    상기 전달된 제1 신호 또는 상기 전달된 제2 신호 중 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 중 어느 하나를 통해 상대적으로 높은 전류를 출력하는 신호를 상위 응답(major response)으로 결정하는 상위 응답 결정부를 더 포함하는
    메모리 기반 PUF 장치.
  6. 제5항에 있어서,
    상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들에 각각 연결된 제1 비트 라인 또는 제2 비트 라인을 이용하여 상기 복수의 셀(cell)에서 상기 결정된 상위 응답(major response)에 상응하는 신호의 자기 터널 접합 상태(magnetic tunnel junction state)를 변경하는 상태 변경부를 더 포함하는
    메모리 기반 PUF 장치.
  7. 제6항에 있어서,
    상기 제어부는 상기 복수의 셀(cell)을 안정 셀(stable cell)과 불안정 셀(unstable cell)로 구분하고,
    상기 불안정 셀(unstable cell)을 선택하는 보정 선택부를 더 포함하는
    메모리 기반 PUF 장치.
  8. 제6항에 있어서,
    상기 CRP 생성부는 상기 선택된 불안정 셀에서 상기 변경된 자기 터널 접합 상태(magnetic tunnel junction state)에 기초하여 상기 선택된 불안정 셀(unstable cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는
    메모리 기반 PUF 장치.
  9. 제2항에 있어서,
    상기 구동 선택부는 상기 복수의 셀의 세로 방향으로 소스 라인을 공유하는
    메모리 기반 PUF 장치.
  10. 제1항에 있어서,
    상기 다이오드 연결(diode-connected) 구조는 상기 복수의 셀 중 상기 선택된 셀을 제외한 나머지 셀들에서 전류를 차단하는
    메모리 기반 PUF 장치.
  11. 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 PUF(physically unclonable function) 응답(response)을 생성하는 복수의 셀(cell)을 포함하는 메모리 기반 PUF 장치의 동작 방법에 있어서,
    구동 선택부에서, 구동 신호를 이용하여 상기 복수의 셀 중 상기 응답(response)을 생성한 셀(cell)을 선택하는 단계;
    CRP 생성부에서, 상기 선택된 셀(cell)의 양 사이드(side)에 위치하고, 드레인 단과 게이트 단이 연결된 다이오드 연결(diode-connected) 구조를 갖는 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 단계; 및
    제어부에서, 상기 선택된 셀에 대응하여 상기 생성된 CRP(challenge response pair)가 서버에 등록되도록 제어하는 단계를 포함하는
    메모리 기반 PUF 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 선택된 셀(cell)은 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들의 변화(variation)에 기초하여 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 각각에 동일한 자기 터널 접합 상태(magnetic tunnel junction state)를 갖는 제1 신호 및 제2 신호를 각각 전달하고, 상기 전달된 제1 신호와 상기 전달된 제2 신호의 차이에 기초하여 상기 출력된 전류(current)의 차이가 발생되는
    메모리 기반 PUF 장치의 동작 방법.
  13. 제12항에 있어서,
    상위 응답 결정부에서, 상기 전달된 제1 신호 또는 상기 전달된 제2 신호 중 상기 선택된 셀(cell)의 양 사이드(side)에서의 트랜지스터들 중 어느 하나를 통해 상대적으로 높은 전류를 출력하는 신호를 상위 응답(major response)으로 결정하는 단계; 및
    상태 변경부에서, 상기 자기 터널 접합(magnetic tunnel junction, MTJ) 저항들에 각각 연결된 제1 비트 라인 또는 제2 비트 라인을 이용하여 상기 복수의 셀(cell)에서 상기 결정된 상위 응답(major response)에 상응하는 신호의 자기 터널 접합 상태(magnetic tunnel junction state)를 변경하는 단계를 더 포함하는
    메모리 기반 PUF 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 제어부에서, 상기 복수의 셀(cell)을 안정 셀(stable cell)과 불안정 셀(unstable cell)로 구분하는 단계;
    보정 선택부에서, 상기 불안정 셀(unstable cell)을 선택하는 단계; 및
    상기 CRP 생성부에서, 상기 선택된 불안정 셀에서 상기 변경된 자기 터널 접합 상태(magnetic tunnel junction state)에 기초하여 상기 선택된 불안정 셀(unstable cell)의 양 사이드(side)에서의 트랜지스터들 각각을 통해 출력된 전류(current)를 비교하여 임의의(random) 디지털 값(digital value)에 상응하는 CRP(challenge response pair)를 생성하는 단계를 더 포함하는
    메모리 기반 PUF 장치의 동작 방법.
KR1020190019680A 2019-02-20 2019-02-20 메모리 기반 puf 장치 및 그 동작 방법 KR102165427B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190019680A KR102165427B1 (ko) 2019-02-20 2019-02-20 메모리 기반 puf 장치 및 그 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190019680A KR102165427B1 (ko) 2019-02-20 2019-02-20 메모리 기반 puf 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20200101619A true KR20200101619A (ko) 2020-08-28
KR102165427B1 KR102165427B1 (ko) 2020-10-15

Family

ID=72292196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190019680A KR102165427B1 (ko) 2019-02-20 2019-02-20 메모리 기반 puf 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR102165427B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113297634A (zh) * 2021-05-21 2021-08-24 北京航空航天大学 一种基于全自旋逻辑的物理不可克隆函数硬件电路及方法
KR102467915B1 (ko) * 2021-05-17 2022-11-17 한국전자통신연구원 저항 변화 메모리 기반 가우시안 추출 장치 및 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220167979A (ko) 2021-06-15 2022-12-22 삼성전자주식회사 물리적 복제 방지 기능을 갖는 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150144037A (ko) 2014-06-16 2015-12-24 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
KR20160065297A (ko) 2014-11-28 2016-06-09 삼성전자주식회사 Puf 회로 및 그것의 키 등록 방법
US20170178710A1 (en) * 2014-03-07 2017-06-22 Intel Corporation Physically unclonable function circuit using resistive memory device
KR20180082138A (ko) 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 반도체 장치
US20190006417A1 (en) * 2016-03-28 2019-01-03 Intel Corporation Unipolar current switching in perpendicular magnetic tunnel junction (pmtj) devices through reduced bipolar coercivity

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170178710A1 (en) * 2014-03-07 2017-06-22 Intel Corporation Physically unclonable function circuit using resistive memory device
KR20150144037A (ko) 2014-06-16 2015-12-24 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
KR20160065297A (ko) 2014-11-28 2016-06-09 삼성전자주식회사 Puf 회로 및 그것의 키 등록 방법
US20190006417A1 (en) * 2016-03-28 2019-01-03 Intel Corporation Unipolar current switching in perpendicular magnetic tunnel junction (pmtj) devices through reduced bipolar coercivity
KR20180082138A (ko) 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 반도체 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국공개특허 제2017/0178710호, "PHYSICALLY INCLONABLE FUNCTION CIRCUIT USING RESISTIVE MEMORY DEVICE"

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102467915B1 (ko) * 2021-05-17 2022-11-17 한국전자통신연구원 저항 변화 메모리 기반 가우시안 추출 장치 및 방법
US11783894B2 (en) 2021-05-17 2023-10-10 Electronics And Telecommunications Research Institute Gaussian sampling apparatus and method based on resistive random access memory
CN113297634A (zh) * 2021-05-21 2021-08-24 北京航空航天大学 一种基于全自旋逻辑的物理不可克隆函数硬件电路及方法
CN113297634B (zh) * 2021-05-21 2022-06-28 北京航空航天大学 一种基于全自旋逻辑的物理不可克隆函数硬件电路及实现方法

Also Published As

Publication number Publication date
KR102165427B1 (ko) 2020-10-15

Similar Documents

Publication Publication Date Title
KR102165427B1 (ko) 메모리 기반 puf 장치 및 그 동작 방법
US9870293B2 (en) Memory device performing post package repair (PPR) operation
US10298407B2 (en) Data generation apparatus, electronic device, and authentication system
EP3114690B1 (en) Physically unclonable function circuit using resistive memory device
US10824573B1 (en) Refresh and access modes for memory
US9443113B2 (en) Response to tamper detection in a memory device
US9569640B2 (en) Tamper detection and response in a memory device
KR20200022213A (ko) 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법
KR102036159B1 (ko) 1회 프로그램 데이터에 대한 보안을 제공하기 위한 시스템들 및 방법들
US11604589B2 (en) Configurable buffer manager arbitration request throttling mechanism
US11644982B2 (en) Unauthorized access command logging for memory
US10768831B2 (en) Non-persistent unlock for secure memory
US9390785B2 (en) Method, apparatus and system for determining a write recovery time of a memory based on temperature
US10776521B2 (en) Security techniques based on memory timing characteristics
US9507931B2 (en) Security device and controlling method thereof
US20210064732A1 (en) Authentication logging using circuitry degradation
US20060279988A1 (en) System and method for matching resistance in a non-volatile memory
US20210097180A1 (en) Device intrusion detection via variable code comparison
KR20100060424A (ko) 시스템 온 칩 및 이에 대한 정보 처리 방법
CN112687319B (zh) Mram存储芯片的校准方法和装置
CN109753830B (zh) 物理不可克隆函数编码的产生方法及其产生的装置
US10579290B2 (en) Option code providing circuit and providing method thereof

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right