KR20200099805A - 반도체 패키지 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

본 개시는 제1 접속패드가 배치된 제1 면 및 제2 접속패드가 배치된 제2 면을 갖고, 제2 접속패드와 연결되는 관통 비아를 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되며, 제1 반도체 칩의 제1 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 제1 반도체 칩의 제2 면 상에 배치되며, 제1 반도체 칩의 제2 접속패드와 전기적으로 연결된 배선층, 및 연결구조체에서 제1 반도체 칩이 배치된 제3 면의 반대측인 제4 면 상에 배치되며, 제3 접속패드가 배치된 면이 제4 면을 향하는 제2 반도체 칩을 포함하고, 제1 접속패드는 재배선층 중 신호 패턴과 연결되고, 제2 접속패드는 배선층 중 파워 패턴 및 그라운드 패턴 중 적어도 하나와 연결된 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들어, 팬-아웃 반도체 패키지에 관한 것이다.
최근 스마트 전자기기들이 발전함 따라 이에 사용되는 부품들의 사양도 높아져 가고 있다. 예를 들면, 스마트 전자기기의 핵심 부품인 어플리케이션 프로세서(AP: Application Process)의 사양은 급격하게 발전하고 있다. AP의 성능을 향상시키기 위해 여러 방법들을 적용하고 있는데, 그 방법들 중 최근에 적용하고 있는 방법이 AP의 기능별 분할(partition) 방식이다. 예를 들면, 기능별로 다이(die)를 분할하여 최적의 공정 및 특성에 맞도록 각각의 반도체 칩으로 설계하여 패키징하게 되면, 기존의 단일 AP 보다 더 우수한 성능을 구현할 수 있다. 다만, 이 경우 높은 수준의 패키징 방법이 요구된다. 따라서, 분할된 복수의 반도체 칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는 패키지 구조가 요구되고 있다.
본 개시의 여러 목적 중 하나는 복수의 반도체 칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는, 새로운 형태의 패키지 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 반도체 칩을 관통하는 관통 비아가 반도체 칩의 접속패드와 서로 다른 방향으로 다른 신호를 전달하도록 구성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측이며 제2 접속패드가 배치된 제2 면을 갖고, 상기 제2 접속패드와 연결되는 관통 비아를 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 제1 면 상에 배치되며, 상기 제1 반도체 칩의 제1 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 상기 제1 반도체 칩의 제2 면 상에 배치되며, 상기 제1 반도체 칩의 제2 접속패드와 전기적으로 연결된 배선층, 및 상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제3 면의 반대측인 제4 면 상에 배치되며, 제3 접속패드가 배치된 면이 상기 제4 면을 향하는 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩에서, 상기 제1 접속패드는 상기 재배선층 중 신호 패턴과 연결되고, 상기 제2 접속패드는 상기 배선층 중 파워 패턴 및 그라운드 패턴 중 적어도 하나와 연결된다.
본 개시의 여러 효과 중 일 효과로서 복수의 반도체 칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는 패키지 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 복수의 반도체 칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는 새로운 형태의 패키지 구조를, 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 서로 반대측인 상면 및 하면을 갖는 연결구조체(140), 연결구조체(140)의 하면 상에 배치되며 관통부(110H)를 갖는 프레임(110), 연결구조체(140)의 하면 상의 관통부(110H)에 배치된 제1 반도체 칩(120), 연결구조체(140)의 하면 상에 배치되며 프레임(110) 및 제1 반도체 칩(120) 각각의 적어도 일부를 덮으며 관통부(110H)의 적어도 일부를 채우는 봉합재(130), 연결구조체(140)의 상면 상에 배치된 제1 패시베이션층(150), 제1 패시베이션층(150) 상에 각각 배치된 제2 및 제3 반도체 칩(161, 162), 제1 패시베이션층(150) 상에 배치되며 제2 및 제3 반도체 칩(161, 162) 각각의 적어도 일부를 덮는 몰딩재(191), 프레임(110)의 하측에 배치된 제2 재배선층(132), 제2 재배선층(132)을 덮는 제2 패시베이션층(180), 및 제2 패시베이션층(180)의 복수의 개구에 각각 배치된 복수의 전기연결금속(190)을 포함한다.
제1 반도체 칩(120)은 바디부(121), 제1 및 제2 접속패드(122, 123), 및 관통 비아(125)를 포함한다. 제1 반도체 칩(120)은 제1 접속패드(122)가 배치된 면이 활성면이 되고, 제2 접속패드(123)가 배치된 반대측 면이 비활성면이 될 수 있으나, 이에 한정되지는 않는다. 특히, 제2 접속패드(123)는 제1 반도체 칩(120)의 비활성면 상에 돌출된 형태로 배치될 수 있으나, 이에 한정되지는 않는다. 관통 비아(125)는 제2 접속패드(123)와 연결되며, 제2 접속패드(123)로부터 상기 활성면 또는 상기 활성면에 인접한 영역까지, 제1 반도체 칩(120)의 적어도 일부를 관통하도록 연장된다. 예를 들어, 관통 비아(125)는 제1 반도체 칩(120)의 전체를 관통하도록 연장되거나, 제2 접속패드(123)로부터, 상기 활성면과 접하여 배치되며 반도체 소자들이 배치된 활성층의 적어도 일부를 관통하도록 연장될 수 있다. 관통 비아(125)는 제1 반도체 칩(120) 내부의 반도체 소자들과 전기적으로 연결될 수 있다.
제1 반도체 칩(120)에서, 제1 접속패드(122)는 상부의 연결구조체(140)의 제1 재배선층(142)과 전기적으로 연결된다. 관통 비아(125)는 제2 접속패드(123)를 통해 하부의 제2 재배선층(132)과 전기적으로 연결된다. 제1 접속패드(122)는 특히 제1 재배선층(142) 중 신호 패턴과 연결되고, 관통 비아(125)는 제2 재배선층(132) 중 파워 패턴 및/또는 그라운드 패턴과 연결된다. 즉, 제1 반도체 칩(120)에서, 제1 접속패드(122)를 통해 데이터 신호와 같은 신호가 송수신되고, 관통 비아(125)를 통해 전원이 공급될 수 있다.
한편, 최근 스마트 전자기기의 핵심 부품인 AP의 성능을 향상시키기 위해 AP의 기능별 분할(partition) 방법을 적용할 수 있다. 예를 들면, 기능별로 다이를 분할하여 최적의 공정 및 특성에 맞도록 각각의 반도체 칩으로 설계하여 패키징하게 되면, 기존의 단일 AP 보다 더 우수한 성능을 구현할 수 있다.
이에, 일례에 따른 반도체 패키지(100A)는 한층 이상의 제1 재배선층(142)을 포함하는 연결구조체(140)의 양측에 각각 서로 다른 기능을 수행할 수 있는 제1 반도체 칩(120)과 제2 및 제3 반도체 칩(161, 162)을 제1 접속패드(122)와 제3 및 제4 접속패드(161P, 162P)가 연결구조체(140)를 사이에 두고 서로 마주하도록 배치한다. 제1 반도체 칩(120)은 제1 접속패드(122)가 배치된 활성면이 연결구조체(140)의 하면을 향하도록 연결구조체(140)의 하면 상에 배치된다. 제2 및 제3 반도체 칩(161, 162)은 각각 제3 및 제4 접속패드(161P, 162P)가 배치된 활성면이 연결구조체(140)의 상면을 향하도록 연결구조체(140)의 상면 상에 배치된다. 제2 및 제3 반도체 칩(161, 162)은 각각 평면 상에서 적어도 일부가 제1 반도체 칩(120)과 상하로 중첩되도록 배치될 수 있다. 제1 내지 제3 반도체 칩(120, 161, 162)은 각각 어플리케이션 프로세서(AP)가 기능별로 분할된 칩들일 수 있다. 즉, 제1 내지 제3 반도체 칩(120, 161, 162)은 각각 어플리케이션 프로세서의 일부 기능 또는 전체 기능을 구성하는 칩일 수 있다.
특히, 도 10에 도시된 것과 같이, 제1 접속패드(122)는 제1 반도체 칩(120)의 활성면에서 제2 및 제3 반도체 칩(161, 162)과 중첩되는 영역 상에 주로 배치될 수 있다. 이에 비하여, 관통 비아(125) 및 이와 연결되는 제2 접속패드(123)는 제1 반도체 칩(120)의 중앙 영역을 포함하는 영역에 배치되며, 적어도 일부가 제2 및 제3 반도체 칩(161, 162)과 중첩되지 않는 영역에 배치될 수 있다. 제1 접속패드(122)와 제2 접속패드(123)는 평면 상에서 서로 중첩되지 않도록 배치될 수 있으나, 이에 한정되지는 않으며, 제1 접속패드(122) 및 관통 비아(125) 각각의 열 및 행의 개수 등은 평면 상에서 다양하게 변경될 수 있다.
이때, 제1 접속패드(122)의 일부는 제3 및 제4 접속패드(161P, 162P) 각각의 일부와, 중첩되는 영역에서 신호 패턴을 통하여 상하로 전기적으로 연결된다. 제1 접속패드(122)의 다른 일부는 제1 재배선층(142) 및 프레임(110)을 통해 제2 재배선층(132)과 전기적으로 연결된다. 제3 및 제4 접속패드(161P, 162P) 각각의 다른 일부는 주로 제1 반도체 칩(120)과 중첩되지 않는 영역에서 제1 재배선층(142)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 이와 같이, 제1 반도체 칩(120)과 제2 및 제3 반도체 칩(161, 162)은 연결구조체(140)의 재1 재배선층(142)의 신호 패턴 및 이와 연결되는 제1 접속비아(143)를 통하여 수직방향으로 신호간 연결이 가능하다. 따라서, 제1 내지 제3 반도체 칩(120, 161, 162) 사이를 최단거리로 연결하므로 신호 특성을 최적화할 수 있으며, 동시에 관통 비아(125) 등을 이용하여 제1 반도체 칩(120)과 전기연결금속(190)을 최단거리로 연결함으로써 파워 특성도 최적화할 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 관통홀 형태의 관통부(110H)를 가지며, 제1 반도체 칩(120)은 제1 접속패드(122)가 배치된 면이 연결구조체(140)의 하면을 향하도록 관통부(110H)에 배치된다. 이때, 제1 접속패드(122)는 별도의 범프 없이 연결구조체(140)의 제1 접속비아(143)와 연결될 수 있다. 또한, 프레임(110)은 연결구조체(140)의 하면과 접하는 제1 절연층(111a), 연결구조체(140)의 하면과 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 절연층(111b), 제2 절연층(111b)의 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c), 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선비아층(113a), 및 제2 절연층(111b)을 관통하며 제2 및 제3 배선층(112b, 112c)을 전기적으로 연결하는 제2 배선비아층(113b)을 포함한다. 이러한 프레임(110)은 지지부재로 역할할 수 있다.
제1 배선층(112a)은 제1 절연층(111a)의 내부로 리세스될 수 있다. 즉, 제1 절연층(111a)의 연결구조체(140)의 하면과 접하는 면은 제1 배선층(112a)의 상기 연결구조체(140)의 하면과 접하는 면과 단차를 가질 수 있다. 이 경우, 봉합재(130)로 제1 반도체 칩(120)과 프레임(110)을 캡슐화할 때, 봉합재 물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c) 각각의 두께는 제1 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
제1 배선비아층(113a)을 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 배선비아층(113a) 각각의 접속비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 배선비아층(113a)의 배선비아는 제2 배선층(112b)의 패턴과 일체화될 수 있다. 마찬가지로, 제2 배선비아층(113b)을 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2 배선비아층(113b)의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 배선비아층(113b)의 배선비아는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다.
제1 및 제2 절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
제1 내지 제3 배선층(112a, 112b, 112c)은 제1 반도체 칩(120)의 제1 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 패키지(100A)의 상/하부 연결을 위한 배선비아층(113a, 113b)을 위한 패드 패턴을 제공하는 역할을 수행할 수 있다. 이들의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 전원과 관련된 그라운드(GND) 패턴과 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 및 제2 배선비아층(113a, 113b)은 서로 다른 층에 형성된 제1 내지 제3 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 또한, 제1 및 제2 배선비아층(113a, 113b)은 연결구조체(140)와 전기연결금속(190)의 사이에 전기적 경로를 형성시킨다. 제1 및 제2 배선비아층(113a, 113b)의 형성물질로는 금속 물질을 사용할 수 있다. 제1 및 제2 배선비아층(113a, 113b) 각각은 금속 물질로 완전히 충전된 필드 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 한편, 제1 및 제2 배선비아층(113a, 113b)은 제1 내지 제3 배선층(112a, 112b, 112c)의 적어도 일부와 일체화될 수 있으나, 이에 한정되지는 않는다.
제1 반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 칩(120)은 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능을 갖는 분할된 칩일 수도 있다.
제1 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디부(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디부(121)에는 다양한 반도체 소자 및 회로가 형성되어 있을 수 있다. 제1 및 제2 접속패드(122, 123) 및 관통 비아(125)는 제1 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디부(121) 상에는 제1 및 제2 접속패드(122, 123)를 노출시키는 패시베이션막이 더 형성될 수 있으며, 이 경우 상기 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 제1 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 제1 접속패드(122)가 배치된 면, 즉 활성면 상에 별도의 재배선층이 더 형성된 패키지드 다이(packaged die)일 수도 있다.
봉합재(130)는 프레임(110), 제1 반도체 칩(120) 등을 보호할 수 있다. 봉합재(130)의 봉합형태는 특별히 제한되지 않는다. 예를 들면, 봉합재(130)는 프레임(110) 및 제1 반도체 칩(120)의 제2 접속패드(123)가 배치된 면을 덮을 수 있으며, 관통부(110H)의 적어도 일부를 채울 수 있다. 봉합재(130)가 관통부(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
연결구조체(140)는 제1 내지 제3 반도체 칩(120, 161, 162)의 제1, 제3, 및 제4 접속패드(122, 161P, 162P)를 재배선할 수 있다. 또한, 제1, 제3, 및 제4 접속패드(122, 161P, 162P)를 기능에 따라서 각각 서로 전기적으로 연결할 수 있다. 또한, 제1, 제3, 및 제4 접속패드(122, 161P, 162P)를 기능에 따라서 프레임(110)의 배선층(112a, 112b, 112c)과 각각 전기적으로 연결할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1, 제3, 및 제4 접속패드(122, 161P, 162P)가 재배선 될 수 있으며, 전기연결금속(190)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 절연층(141)과 절연층(141) 상에 배치된 제1 재배선층(142)과 절연층(141)을 관통하는 제1 접속비아(143)를 포함한다. 연결구조체(140)의 절연층(141)과 제1 재배선층(142)과 제1 접속비아(143)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
제1 재배선층(142)은 실질적으로 제1, 제3, 및 제4 접속패드(122, 161P, 162P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 제1 재배선층(142)은 제1 반도체 칩(120)과 제2 및 제3 반도체 칩(161, 162)이 중첩되는 영역에서 주로 신호 패턴을 포함하며, 그 외 영역에서 주로 파워 및/또는 그라운드 패턴을 포함한다.
제1 접속비아(143)는 서로 다른 층에 형성된 제1 재배선층(142), 제1, 제3, 및 제4 접속패드(122, 161P, 162P), 배선층(112a, 112b, 112c) 등을 서로 전기적으로 연결시키며, 그 결과 연결구조체(140) 내에 전기적 경로를 형성시킨다. 제1 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 접속비아(143)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1 접속비아(143)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 프레임(110)의 배선비아층(113a, 113b)와 반대일 수 있다.
제1 패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1 패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1 패시베이션층(150)은 각각 최상측 제1 재배선층(142)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제2 및 제3 반도체 칩(161, 162)도 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제2 및 제3 반도체 칩(161, 162)도 각각, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제2 및 제3 반도체 칩(161, 162)도 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다. 제한되지 않는 일례로써, 제1 내지 제3 반도체 칩(120, 161, 162)이 합쳐져서 하나의 완전한 어플리케이션 프로세서(AP)를 구성할 수 있다. 이때, 제1 반도체 칩(120)이 메인 칩이고, 제2 및 제3 반도체 칩(161, 162)이 서브 칩일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 및 제3 반도체 칩(161, 162)은 각각 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다.
제2 및 제3 반도체 칩(161, 162)도 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디부를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디부에는 각각 다양한 회로가 형성되어 있을 수 있다. 제3 및 제4 접속패드(161P, 162P)는 제2 및 제3 반도체 칩(161, 162)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디부 상에는 각각 제3 및 제4 접속패드(161P, 162P)를 노출시키는 패시베이션막이 형성될 수 있으며, 상기 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 제2 및 제3 반도체 칩(161, 162)도 각각 베어 다이일 수 있으나, 필요에 따라서는, 각각 제3 및 제4 접속패드(161P, 162P)가 배치된 면, 즉 활성면 상에 별도의 재배선층이 더 형성된 패키지드 다이일 수도 있다.
제2 및 제3 반도체 칩(161, 162)은 연결구조체(140)의 상면 상에 표면 실장 기술(SMT: Surface Mount Technology)을 이용하여 표면 실장 형태로 배치된다. 제2 및 제3 반도체 칩(161, 162)은 각각 제3 및 제4 접속패드(161P, 162P) 상에 배치된 전기연결범프(161B, 162B)를 포함할 수 있다. 전기연결범프(161B, 162B)도 구리(Cu) 등의 금속재질일 수 있다. 제2 및 제3 반도체 칩(161, 162)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예컨대 솔더(solder)와 같은 저융점 금속(161s, 162s)을 통하여 연결구조체(140)의 상면 상에 실장될 수 있다. 저융점 금속(161s, 162s)은 제1 패시베이션층(150)의 복수의 개구 상에 각각 배치되어 노출된 제1 재배선층(142)과 연결될 수 있다. 그 결과, 전기적 연결 경로가 제공될 수 있다. 실시예들에 따라, 저융점 금속(161s, 162s)이 제3 및 제4 접속패드(161P, 162P)와 각각 직접 연결되는 것도 가능하다. 제2 및 제3 반도체 칩(161, 162)의 하측에는 각각 언더필 수지(161r, 162r)이 배치될 수 있다. 언더필 수지(161r, 162r)는 제2 및 제3 반도체 칩(161, 162)을 고정할 수 있다. 언더필 수지(161r, 162r)는 제3 및 제4 접속패드(161P, 162P)와 전기연결범프(161B, 162B)와 저융점 금속(161s, 162s) 각각의 적어도 일부를 덮을 수 있다. 언더필 수지(161r, 162r)는 예컨대 에폭시 접착제 등일 수 있으나, 이에 한정되지 않는다.
봉합재(130)의 하측에는 제2 재배선층(132) 및 제2 접속비아(133)가 배치될 수 있다. 제2 접속비아(133)는 봉합재(130)의 적어도 일부를 관통함으로써, 제3 배선층(112c)과 제2 재배선층(132)을 전기적으로 연결할 수 있다.
제2 재배선층(132)도 제1 내지 제4 접속패드(122, 123, 161P, 162P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있를 재배선하는 역할을 수행할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2 재배선층(132)도 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
제2 접속비아(133)는 제3 배선층(112c)과 제2 재배선층(132)을 전기적으로 연결할 수 있다. 제2 접속비아(133)의 형성 물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2 접속비아(133)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제2 접속비아(133)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2 배선비아층(113a, 113b) 각각의 배선비아와 동일할 수 있다. 실시예들에서, 제2 재배선층(132) 및 제2 접속비아(133)의 층수는 다양하게 변경될 수 있다.
제2 패시베이션층(180)은 프레임(110)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2 패시베이션층(180) 역시 열경화성 수지를 포함할 수 있다. 예컨대, 제2 패시베이션층(180)도 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2 패시베이션층(180)은 제2 재배선층(132)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
전기연결금속(190) 역시 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(190)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(190)은 제2 패시베이션층(180)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제2 재배선층(132)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2 패시베이션층(180)의 복수의 개구에 언더범프금속이 형성될 수도 있으며, 이 경우에는 상기 언더범프금속을 통하여 노출된 제2 재배선층(132)과 전기적으로 연결될 수 있다. 전기연결금속(190)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(190)의 수는 제1 내지 제4 접속패드(122, 123, 161P, 162P)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(190) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
몰딩재(191)는 제2 및 제3 반도체 칩(161, 162)을 보호하기 위한 부가적인 구성이다. 몰딩재(191)는 제2 및 제3 반도체 칩(161, 162) 각각의 적어도 일부를 덮을 수 있다. 몰딩재(191)는 봉합재(130)와는 다른 재료를 포함할 수 있다. 예를 들면, 몰딩재(191)는 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)일 수 있다. 필요에 따라서는, 제2 및 제3 반도체 칩(161, 162)의 방열을 위하여, 몰딩재(191)를 그라인딩 처리할 수도 있다. 그라인딩 결과, 제2 및 제3 반도체 칩(161, 162)의 비활성면인 상면이 노출될 수도 있다. 실시예들에 따라, 몰딩재(191)의 상부에는 별도의 패키지, 예를 들어 메모리 패키지가 패키지 온 패키지(POP) 형태로 더 배치될 수도 있다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는, 연결구조체(140) 상에 배치된 하나 이상의 수동부품(170)을 더 포함한다. 또한, 반도체 패키지(100B)는, 프레임(110)의 관통부(110H) 내에 배치된 수동부품(171)을 더 포함할 수 있다. 제1 내지 제4 접속패드(122, 123, 161P, 162P)는 기능에 따라서 수동부품(170, 171)과 전기적으로 연결될 수 있다. 상부의 수동부품(170) 중 일부는 제2 및 제3 반도체 칩(161, 162) 사이에서 제1 반도체 칩(120)과 중첩되도록 배치될 수 있으나, 이에 한정되지는 않는다. 다만, 수동부품(170)이 제1 반도체 칩(120)과 중첩되어 배치되는 경우, 하부의 연결구조체(140)의 제1 재배선층(142)은 파워 패턴 및/또는 그라운드 패턴을 주로 포함할 수 있으며, 이에 따라 수동부품(170)과의 사이에서 파워 경로가 최적화될 수 있다. 또한, 실시예에 따라, 제1 반도체 칩(120)의 관통 비아(125)의 상단은 연결구조체(140)의 제1 재배선층(142) 중 파워 패턴 및/또는 그라운드 패턴과 연결될 수도 있다.
수동부품(170)은 솔더 등의 저융점 금속(170s)을 통하여 표면 실장 형태로 배치된다. 관통부(110H) 내의 수동부품(171)은 제2 접속비아(133)를 통해 제2 재배선층(132)과 연결될 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 수동부품(171)은 프레임(110) 내부에 내장되어 제1 내지 제3 배선층((112a, 112b, 112c)의 적어도 일부와 전기적으로 연결되거나, 프레임(110)과 함께 모듈화되어 제1 재배선층(142)과 전기적으로 연결된 형태로 배치될 수도 있을 것이다.
수동부품(170, 171)은 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 수동부품(170, 171)은 공지의 칩 타입의 수동부품일 수 있다. 여기서 칩 타입의 부품이라는 것은, 예를 들면, 바디와 바디 내부에 형성된 내부전극과 바디 상에 형성된 외부전극을 갖는, 독립적인 칩 형태의 부품인 것을 의미한다. 수동부품(170, 171)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 수동부품(170, 171)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)에서는, 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)은 제1 절연층(111a), 제1 절연층(111a)의 양면에 각각 배치된 제1 배선층(112a)과 제2 배선층(112b), 제1 절연층(111a)의 양면에 각각 배치되며 제1 및 제2 배선층(112a, 112b)을 각각 덮는 제2 절연층(111b)과 제3 절연층(111c), 제2 절연층(111b)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c), 제3 절연층(111c)의 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제4 배선층(112d), 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선비아층(113a), 제2 절연층(111b)을 관통하며 제1 및 제3 배선층(112a, 113c)을 전기적으로 연결하는 제2 배선비아층(113b), 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b, 112d)을 전기적으로 연결하는 제3 배선비아층(113c)을 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c) 각각 보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 배선비아층(113a)의 배선비아는 제2 및 제3 절연층(111b, 111c)을 관통하는 제2 및 제3 배선비아층(113b, 113c) 각각의 배선비아보다 높이 및/또는 평균직경이 클 수 있다. 또한, 제1 배선비아층(113a)의 배선비아는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선비아층(113b, 113c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d) 각각의 두께는 제1 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
필요에 따라서, 프레임(110)의 관통부(110H)의 벽면에는 금속층(115)이 더배치될 수 있으며, 금속층(115)은 벽면을 모두 덮도록 형성될 수 있다. 금속층(115)은 구리(Cu)와 같은 금속물질을 포함할 수 있다. 금속층(115)을 통하여 제1 반도체 칩(120)의 전자파 차폐 효과와 방열 효과를 개선할 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 상술한 반도체 패키지(100C)의 특징 구성은 다른 실시예에 따른 반도체 패키지(100B)에도 적용될 수 있음은 물론이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는, 프레임(110)의 관통부(110Ha)가 블라인드 캐비티 형태를 갖는다. 이에 따라, 프레임(110)의 관통부(110Ha)는 바닥면에 스타퍼층(112bM)이 배치된다. 프레임(110)은 복수의 절연층(111a, 111b, 111c)과 복수의 배선층(112a, 112b, 112c, 112d)과 복수의 배선비아층(113a, 113b, 113c)을 포함한다. 제1 반도체 칩(120)에서 제2 접속패드(123)가 배치된 면이, 제2 접속패드(123)의 하면 상의 저융점 금속(120s) 등의 연결단자를 매개로 스타퍼층(112bM)에 부착된다. 따라서, 발열이 가장 심한 제1 반도체 칩(120)을 관통부(110Ha) 내에 배치하는 경우, 금속판인 스타퍼층(112bM)을 통하여 패키지(100D)의 하측으로 보다 용이하게 열을 방출시킬 수 있다. 예를 들면, 인쇄회로기판 등에 반도체 패키지(100D)가 실장되는 경우, 상기 인쇄회로기판으로 열을 용이하게 방출시킬 수 있다. 제1 반도체 칩(120)의 하측에는 언더필 수지(120r)가 배치되어 제1 반도체 칩(120)을 고정할 수 있다. 언더필 수지(120r)는 제2 접속패드(123)와 저융점 금속(120s) 각각의 적어도 일부를 덮을 수 있다. 또한, 복수의 배선층(112a, 112b, 112c, 112d) 중 적어도 하나의 배선층(112d)은 스타퍼층(112bM) 보다 하측에 배치될 수 있다. 이러한 배선층(112d)은 도 9의 제2 재배선층(132)과 같은 백사이드 배선층으로 기능할 수 있는바, 반도체 패키지(100D)는 별도의 백사이드 공정이 불필요하다는 장점을 가진다.
관통부(110Ha)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 소정의 경사각을 가질 수 있다. 이 경우, 제1 반도체 칩(120)의 배치가 보다 용이할 수 있다. 한편, 도면에는 도시하지 않았으나, 프레임(110)의 관통부(110Ha)의 벽면에는 금속층이 더 배치될 수 있으며, 이를 통하여 전자파 차폐 효과와 방열 효과를 개선할 수도 있다.
스타퍼층(112bM)은 제1 절연층(111a)의 하면 상에 배치되며, 하면이 제3 절연층(111c)으로 덮이되 상면의 적어도 일부가 관통부(110Ha)에 의하여 노출된다. 관통부(110Ha)는 제1 및 제2 절연층(111a, 111b)을 관통하며, 제3 절연층(111c)은 관통하지 않는다. 다만, 이는 일례에 불과하며, 스타퍼층(112bM)이 제3 절연층(111c)의 하측에 배치됨으로써, 관통부(110Ha)가 제1 내지 제3 절연층(111a, 111b, 111c)을 모두 관통할 수도 있다. 스타퍼층(112bM)은 제1 절연층(111a)과 접하는 테두리 영역의 두께가 관통부(110Ha)에 의하여 제1 절연층(111a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 스타퍼층(112bM)의 노출된 영역 역시 일부 제거될 수 있기 때문이다.
스타퍼층(112bM)은 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함하는 금속판일 수 있다. 다만, 이에 한정되는 것은 아니며, 샌드 블라스트 공정의 가공성을 높이기 위하여, 샌드 블라스트 공정에 있어서 구리(Cu)와 같은 금속보다 에칭율(Etch rate)이 낮은 재료를 포함할 수도 있다. 예를 들면, 스타퍼층(112bM)은 절연물질을 포함하는 절연필름일 수도 있다. 보다 구체적으로는, 스타퍼층(112bM)은 감광성 폴리머를 포함하는, 예컨대 드라이 필름 포토레지스트(DFR: Dry Film Photo-resist)일 수도 있다.
제1 반도체 칩(120)은, 제1 접속패드(122) 상에 배치되어 제1 접속패드(122)와 연결된 전기연결범프(120B)를 더 포함할 수 있다. 전기연결범프(120B)는 구리(Cu) 등의 금속재질일 수 있다. 일례에 따른 반도체 패키지(100D)는 봉합재(130)에 대한 그라인딩 공정을 거칠 수 있으며, 그 결과 프레임(110)의 최상측 배선층인 제3 배선층(112c)의 접속비아(143)와 접하는 표면은 전기연결범프(120B)의 접속비아(143)와 접하는 표면과 동일 레벨에 위치할 수 있다. 여기서 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 전기연결범프(120B)를 재배선층(142)과 연결하는 접속비아(143)의 높이와 제3 배선층(112c)을 재배선층(142)과 연결하는 접속비아(143)의 높이는 실질적으로 동일할 수 있다. 이와 같이 연결구조체(140)가 형성되는 면이 평탄하면 절연층(141)을 평탄하게 형성할 수 있다. 따라서, 재배선층(142)이나 접속비아(143) 등을 보다 미세하게 형성할 수 있다. 필요에 따라서는, 구리 버(Cu burr) 등의 방지를 위하여, 제3 배선층(112c) 상에 별도의 전기연결금속이 배치될 수도 있다. 이 경우, 상기 전기연결금속이 그라인딩 되는바, 상기 전기연결금속에서 접속비아(143)와 접하는 표면이 상술한 관계를 가질 수 있다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는, 연결구조체(140) 상에 배치된 수동부품(170), 프레임(110)의 관통부(110Ha) 내에 배치된 수동부품(171), 및 프레임(110)의 하부에 배치된 수동부품(172) 중 적어도 하나를 더 포함할 수 있다. 제1 내지 제4 접속패드(122, 123, 161P, 162P)는 기능에 따라서 수동부품(170, 171, 172)과 전기적으로 연결될 수 있다. 상부의 수동부품(170) 중 일부는 제1 반도체 칩(120)과 중첩되도록 배치될 수 있으나, 이에 한정되지는 않는다. 수동부품(170)은 솔더 등의 저융점 금속(170s)을 통하여 표면 실장 형태로 배치된다. 관통부(110Ha) 내의 수동부품(171)은 상부의 제1 재배선층(142)과 제1 접속비아(143)를 통해 연결될 수 있으며, 하부에서 프레임(110)의 제2 배선층(112b)과 연결될 수도 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 수동부품(171)은 프레임(110) 내에 내장되어 제1 내지 제4 배선층(112a, 112b, 112c, 112d)의 적어도 일부와 전기적으로 연결거나, 프레임(110)과 함께 모듈화되어 재배선층(142)과 전기적으로 연결된 형태로 배치될 수도 있을 것이다. 하부의 수동부품(172)은 프레임(110)의 제4 배선층(112d)과 연결될 수 있으며, 예를 들어, 솔더 등의 저융점 금속(172s)을 통하여 표면 실장 형태로 배치될 수 있다.
수동부품(170, 171, 172)은 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 수동부품(170, 171, 172)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 수동부품(170, 171, 172)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100B, 100D) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100F)는, 도 9의 반도체 패키지(100A) 등과 달리, 프레임(110)을 포함하지 않는다. 제1 반도체 칩(120)은 봉합재(130a) 내에 봉지되어 배치된다. 연결구조체(140)의 제1 재배선층(142)은 봉합재(130a)를 관통하는 연결부(117)를 통해 하부의 절연층(131) 상의 제2 재배선층(132)과 전기적으로 연결된다. 제1 반도체 칩(120)의 하부에서 비활성면 상에는 도 9의 제2 접속패드(123) 대신 전기연결범프(120B)가 배치될 수 있으며, 실시예들에 따라 제2 접속패드(123) 상에 전기연결범프(120B)가 더 배치된 형태를 가질 수도 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측이며 제2 접속패드가 배치된 제2 면을 갖고, 상기 제2 접속패드와 연결되는 관통 비아를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 배치되며, 상기 제1 반도체 칩의 제1 접속패드와 전기적으로 연결된 제1 재배선층을 포함하는 연결구조체;
    상기 제1 반도체 칩의 제2 면 상에 배치되며, 상기 제1 반도체 칩의 제2 접속패드와 전기적으로 연결된 제2 재배선층; 및
    상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제3 면의 반대측인 제4 면 상에 배치되며, 제3 접속패드가 배치된 면이 상기 제4 면을 향하는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩에서, 상기 제1 접속패드는 상기 제1 재배선층 중 신호 패턴과 연결되고, 상기 제2 접속패드는 상기 제2 재배선층 중 파워 패턴 및 그라운드 패턴 중 적어도 하나와 연결된 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩에서, 상기 관통 비아 및 상기 제2 접속패드는 상기 제1 반도체 칩의 중앙 영역에 배치되고, 상기 제1 접속패드는 상기 제1 반도체 칩의 가장자리 영역에 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩은 일부가 상기 제1 반도체 칩과 상하로 중첩되도록 배치된 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제2 반도체 칩의 제3 접속패드의 일부는, 상기 연결구조체의 신호 패턴을 통해 직하의 상기 제1 반도체 칩의 제1 접속패드와 전기적으로 연결된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 반도체 칩의 관통 비아는, 상기 제2 접속패드로부터, 상기 제1 면 또는 상기 제1 면에 인접한 영역으로 상기 제1 반도체 칩을 관통하여 연장되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 및 제2 반도체 칩은 각각 어플리케이션 프로세서(AP)의 일부 기능 또는 전체 기능을 구성하는 칩인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 연결구조체의 제4 면 상에 배치된 수동부품을 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 연결구조체의 제3 면 상에 배치되며, 상기 제1 반도체 칩이 배치되는 관통부를 갖는 프레임을 더 포함하며,
    상기 프레임은 상기 제1 재배선층과 전기적으로 연결된 한 층 이상의 배선층을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 관통부는 상기 프레임을 완전히 관통하는 관통홀 형태이며,
    상기 제1 반도체 칩은 상기 제1 접속패드가 배치된 제1 면이 상기 연결구조체의 제3 면을 향하도록 상기 관통부 내에 배치된 반도체 패키지.
  10. 제9 항에 있어서,
    상기 연결구조체의 제3 면 상에 배치되며, 상기 프레임 및 상기 제1 반도체 칩 각각의 적어도 일부를 덮는 봉합재; 및
    상기 봉합재의 적어도 일부를 관통하며, 상기 배선층 및 상기 배선층을 전기적으로 연결하는 배선비아를 더 포함하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 프레임은 상기 연결구조체의 제3 면과 접하는 제1 절연층, 상기 연결구조체의 제3 면과 접하며 상기 제1 절연층에 매립된 제1 배선층, 상기 제1 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치된 제2 배선층, 상기 제1 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치되며 상기 제2 배선층의 적어도 일부를 덮는 제2 절연층, 및 상기 제2 절연층의 상기 제2 배선층이 매립된 측의 반대측 상에 배치된 제3 배선층을 포함하며,
    상기 제1 절연층의 상기 연결구조체의 제3 면과 접하는 면은 상기 제1 배선층의 상기 연결구조체의 제3 면과 접하는 면과 단차를 갖는 반도체 패키지.
  12. 제9 항에 있어서,
    상기 프레임은 제1 절연층, 상기 제1 절연층의 양면에 각각 배치된 제1 및 제2 배선층, 상기 제1 절연층의 양면에 각각 배치되며 상기 제1 및 제2 배선층 각각의 적어도 일부를 덮는 제2 및 제3 절연층, 상기 제2 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치된 제3 배선층, 및 상기 제3 절연층의 상기 제2 배선층이 매립된 측의 반대측 상에 배치된 제4 배선층을 포함하며,
    상기 제1 절연층은 상기 제2 및 제3 절연층 각각보다 두꺼운 반도체 패키지.
  13. 제8 항에 있어서,
    상기 관통부는 바닥면에 스타퍼층이 배치된 블라인드 캐비티 형태이며, 상기 프레임은 상기 제2 재배선층을 포함하고,
    상기 제1 반도체 칩은 상기 제2 접속패드가 배치된 제2 면이 상기 스타퍼층에 부착되도록 상기 관통부에 배치된 반도체 패키지.
  14. 제13 항에 있어서,
    상기 제1 접속패드에 연결되는 솔더 또는 범프 형태의 연결단자를 더 포함하는 반도체 패키지.
  15. 신호를 송수신하기 위한 제1 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측이며 전원을 공급받기 위한 제2 접속패드가 배치된 제2 면을 갖고, 상기 제2 접속패드와 연결되는 관통 비아를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 배치되며, 상기 제1 반도체 칩의 제1 접속패드와 전기적으로 연결된 제1 재배선층을 포함하는 연결구조체; 및
    상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제3 면의 반대측인 제4 면 상에 배치되며, 제3 접속패드가 배치된 면이 상기 제4 면을 향하는 적어도 하나의 제2 반도체 칩을 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 반도체 칩의 제2 면 상에 배치되며, 상기 제1 반도체 칩의 제2 접속패드와 전기적으로 연결된 제2 재배선층을 더 포함하고,
    상기 제1 접속패드는 상부의 상기 연결구조체의 제1 재배선층과 전기적으로 연결되고, 상기 관통 비아 및 상기 제2 접속패드는 하부의 상기 제2 재배선층과 전기적으로 연결된 반도체 패키지.
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