KR20200096093A - Fin-based strap cell structure for improving memory performance - Google Patents
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
Description
본원은 2019년 1월 31일자로 출원된 미국 가특허 출원 제62/799,520호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.This application claims the benefit of U.S. Provisional Patent Application No. 62/799,520, filed on January 31, 2019, the entire contents of which are incorporated herein by reference.
정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM)는 일반적으로 전력이 인가될 때만 저장된 데이터를 유지할 수 있는 임의의 메모리 또는 스토리지를 말한다. 집적 회로(Integrated Circuit, IC) 기술이 더 작은 기술 노드로 발전함에 따라, SRAM은 종종 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistors, FinFET)와 같은 핀 기반 구조물을 SRAM 셀에 통합하여 성능을 향상시키며, 여기서 각각의 SRAM 셀은 1 비트의 데이터를 저장할 수 있다. SRAM 셀 성능은 레이아웃에 크게 의존하기 때문에(예를 들어, SRAM 어레이의 내부 SRAM 셀은 SRAM 어레이의 엣지 SRAM 셀과는 달리 수행할 것으로 관찰되었다), 웰 퍼텐셜 안정화를 위해 핀 기반 웰 스트랩 셀이 구현되어, SRAM 어레이에 걸친 균일한 전하 분포 그리고 이에 따른 SRAM 어레이의 SRAM 셀 사이에서의 균일한 성능을 가능하게 하였다. 그러나, 핀 치수가 축소됨에 따라, 핀 기반 웰 스트랩 셀은 픽업 저항을 증가시키고, 및/또는 SRAM 어레이의 래치 업 성능을 감소시키는 것으로 관찰되었다. 따라서, SRAM 어레이를 위한 기존의 웰 스트랩 셀은 일반적으로 의도된 목적에 적절하지만, 모든 점에서 완전히 만족스럽지는 않았다.Static random access memory (SRAM) generally refers to any memory or storage that can hold stored data only when power is applied. As integrated circuit (IC) technology advances to smaller technology nodes, SRAM often improves performance by incorporating fin-based structures such as fin-like field effect transistors (FinFETs) into SRAM cells. Here, each SRAM cell can store 1 bit of data. Because SRAM cell performance is highly dependent on layout (for example, it has been observed that internal SRAM cells in an SRAM array perform differently than edge SRAM cells in an SRAM array), a pin-based well strap cell is implemented to stabilize the well potential. Thus, a uniform charge distribution across the SRAM array and thus uniform performance between the SRAM cells of the SRAM array was enabled. However, as the pin dimensions shrink, it has been observed that pin-based well strap cells increase the pickup resistance and/or decrease the latch-up performance of the SRAM array. Thus, conventional well strap cells for SRAM arrays are generally suitable for their intended purpose, but not completely satisfactory in all respects.
본 개시는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 다양한 양태에 따른, 메모리의 부분 개략 평면도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 및 도 2g는, 본 개시의 다양한 양태에 따른, 도 1의 메모리에서 구현될 수 있는 웰 스트랩 셀의 일부 또는 전부의 부분 개략도이다.
도 3은, 본 개시의 다양한 양태에 따른, 도 1의 메모리에서 구현될 수 있는 웰 스트랩 셀의 다른 실시예의 일부 또는 전부를 도시하는 간략화된 개략 평면도이다.
도 4는, 본 개시의 다양한 양태에 따른, 도 1의 메모리에서 구현될 수 있는 웰 스트랩 열(column)의 일부의 부분 평면도이다.
도 5는, 본 개시의 다양한 양태에 따른, 도 1의 메모리에서 구현될 수 있는 단일 포트 SRAM 셀의 회로도이다.
도 6은, 본 개시의 다양한 양태에 따른, 도 1의 메모리에서 구현될 수 있는 SRAM 어레이의 부분 또는 전체의 부분 평면도이다.The present disclosure may be best understood by reading the following detailed description in conjunction with the accompanying drawings. It is noted that, according to standard practice in the industry, the various features are not drawn to scale. Indeed, the dimensions of the various features may be arbitrarily increased or decreased for clarity of description.
1 is a partial schematic plan view of a memory, in accordance with various aspects of the present disclosure.
2A, 2B, 2C, 2D, 2E, 2F, and 2G are partial schematic diagrams of some or all of a well strap cell that may be implemented in the memory of FIG. 1 in accordance with various aspects of the present disclosure. to be.
3 is a simplified schematic plan view illustrating some or all of another embodiment of a well strap cell that may be implemented in the memory of FIG. 1, in accordance with various aspects of the present disclosure.
4 is a partial plan view of a portion of a well strap column that may be implemented in the memory of FIG. 1, in accordance with various aspects of the present disclosure.
5 is a circuit diagram of a single port SRAM cell that may be implemented in the memory of FIG. 1, in accordance with various aspects of the present disclosure.
6 is a partial or full partial plan view of an SRAM array that may be implemented in the memory of FIG. 1, in accordance with various aspects of the present disclosure.
본 개시는 일반적으로 집적 회로(Integrated Circuit, IC) 장치에 관한 것으로, 특히 메모리 성능을 향상시키기 위한 핀 기반 스트랩 셀 구조물에 관한 것이다.The present disclosure generally relates to an integrated circuit (IC) device, and more particularly, to a pin-based strap cell structure for improving memory performance.
다음의 개시는 본 발명의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시의 간략화를 위해 구성 요소 및 배치 중 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 상의 또는 그 위의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 컨택하지 않는 실시예를 포함할 수도 있다.The following disclosure provides many different embodiments or examples for implementing various features of the present invention. Specific examples of components and arrangements are described below for simplicity of the present disclosure. Of course, this is just an example and not intended to be limiting. For example, in the following description, the formation of the first feature portion on or above the second feature portion may include an embodiment in which the first and second feature portions are formed by direct contact, and additional feature portions are the first and An embodiment in which the first and second feature portions are formed between the second feature portions and do not directly contact may be included.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다. 또한, 이하의 본 개시에서 하나의 피처부 위에, 그에 연결되도록, 및/또는 결합되도록 또 다른 피처부를 형성함은 그 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 피처부가 직접 접촉하지 않도록 추가의 피처부가 그 피처부 사이에 개재되는 실시예를 포함할 수도 있다. 또한, "하부의", "상부의", ＂수평의", "수직의", "위에", "상에", "밑에", "아래에", "위", "아래", "최상부", "최하부" 등과 같은 공간적으로 상대적인 용어 뿐만 아니라 (예를 들어, "수평으로", "아래로", "위로" 등과 같은) 이의 파생어가 본 개시에서 하나의 피처부와 다른 피처부와의 관계에 대한 설명을 가능하게 하도록 사용된다. 공간적으로 상대적인 용어는 피처부를 포함하는 장치가 다른 방향으로 위치되는 것을 포함하도록 의도된다.In addition, the present disclosure may repeat reference numbers and/or letters in various examples. This repetition is for simplicity and clarity and does not, by itself, represent the relationship between the various embodiments and/or configurations discussed. In addition, in the following disclosure, forming another feature portion on, connected to, and/or coupled to one feature portion may include an embodiment in which the feature portion is formed by direct contact, and the feature portion is not directly contacted. It is also possible to include an embodiment in which additional feature portions are interposed between the feature portions. Also, "bottom", "top", "horizontal", "vertical", "top", "top", "bottom", "bottom", "top", "bottom", "top" Spatially relative terms such as ", "lowest part", etc., as well as derivatives thereof (e.g., "horizontally", "downward", "upward", etc.) are used in this disclosure to refer to one feature part and another feature part. It is used to allow the description of the relationship: Spatially relative terms are intended to include the device containing the features being positioned in different directions.
진보된 IC 기술 노드의 경우, (비평면 트랜지스터라고도 하는) 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistors, FinFET)는 고성능 및 저누설 애플리케이션에 있어서 대중적이고 유망한 후보가 되었다. 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 어레이와 같은 메모리 어레이는 종종 메모리 셀에 FinFET을 통합하여 성능을 향상시키며, 여기서 각각의 메모리 셀은 1 비트의 데이터를 저장할 수 있다. 메모리 셀 성능은 레이아웃에 크게 의존한다. 예를 들어, 메모리 어레이의 내부 메모리 셀은 메모리 어레이의 엣지 메모리 셀과는 달리 수행할 것으로 관찰되었다. 일부 실시예에서, 내부 메모리 셀 및 엣지 메모리 셀은 상이한 임계 전압(Vt), 상이한 온 전류(Ion) 및/또는 상이한 오프 전류(Ioff)를 보인다. 따라서, 웰 퍼텐셜을 안정화시키도록 핀 기반 웰 스트랩 셀이 구현되어, 메모리 어레이에 걸친 균일한 전하 분포 그리고 이에 따른 메모리 어레이의 메모리 셀 사이에서의 균일한 성능을 가능하게 하였다. 핀 기반 웰 스트랩(전기적 타이(tie)라고도 한다)은 메모리 셀의 FinFET에 상응하는 웰 영역을 전압 노드(또는 전압 라인)에 전기적으로 연결한다. 예를 들어, 핀 기반 n형 웰 스트랩은 p형 FinFET에 상응하는 n형 웰 영역을 p형 트랜지스터와 연관된 전압 노드와 같은 전압 노드에 전기적으로 연결시키고, 핀 기반 p형 웰 스트랩은 n형 FinFET에 상응하는 p형 웰 영역을 n형 트랜지스터와 연관된 전압 노드와 같은 전압 노드에 전기적으로 연결시킨다.For advanced IC technology nodes, fin-like field effect transistors (FinFETs) (also known as non-planar transistors) have become popular and promising candidates for high performance and low leakage applications. Memory arrays, such as static random access memory (SRAM) arrays, often incorporate FinFETs into memory cells to improve performance, where each memory cell can store 1 bit of data. Memory cell performance is highly dependent on layout. For example, it has been observed that internal memory cells of a memory array perform differently from edge memory cells of a memory array. In some embodiments, the internal memory cell and the edge memory cell exhibit different threshold voltages (V t ), different on currents (I on ), and/or different off currents (I off ). Accordingly, a pin-based well strap cell is implemented to stabilize the well potential, thereby enabling uniform charge distribution across the memory array and thus uniform performance between the memory cells of the memory array. A pin-based well strap (also called an electrical tie) electrically connects a well region corresponding to a FinFET in a memory cell to a voltage node (or voltage line). For example, a fin-based n-type well strap electrically connects an n-type well region corresponding to a p-type FinFET to a voltage node, such as a voltage node associated with a p-type transistor, and a pin-based p-type well strap is connected to an n-type FinFET The corresponding p-type well region is electrically connected to a voltage node, such as a voltage node associated with an n-type transistor.
FinFET 기술이 더 작은 기술 노드(예를 들어, 20 nm, 16 nm, 10 nm, 7 nm 그리고 그 미만)로 진전함에 따라, 핀 피치의 감소 및 핀 폭의 감소가 핀 기반 웰 스트랩에 의해 제공되는 이점을 감소시키는 것으로 관찰되었다. 예를 들어, 핀 폭의 감소는 웰 픽업 저항을 증가시키는 것으로 관찰되어, 핀 기반(비평면) 웰 스트랩의 웰 픽업 저항이 평면 웰 스트랩의 웰 픽업 저항보다 훨씬 높다. 이와 같은 웰 픽업 저항의 증가는 핀 기반 웰 스트랩을 사용하는 메모리 어레이의 래치 업 성능을 저하시키는 것으로 관찰되었다. 따라서, 본 개시는 성능 개선을 달성할 수 있는, 핀 기반 웰 스트랩 셀에 대한 수정을 제안한다. 예를 들어, 본 개시에 기술된 바와 같이, 핀 기반 웰 스트랩 셀의 웰 도핑 구성이 핀 기반 메모리 셀의 웰 도핑 구성과 상이하도록 핀 기반 웰 스트랩 셀의 웰 도핑 구성을 수정하는 것이 메모리 성능을 크게 향상시키는 것으로 관찰되었다. 일부 실시예에서, n형 웰이 핀 기반 웰 스트랩 셀의 p형 웰 스트랩에서 제거되어, 해당 FinFET의 원하는 특성(예를 들어, 전압 임계값)에 영향을 미치지 않고 및/또는 기존 제조 기술에 큰 수정을 요하지 않으면서, p형 웰 스트랩과 연관된 웰 픽업 저항을 감소시킨다. 이러한 실시예에서, p형 웰 스트랩은 p형 웰만을 포함하고, n형 웰 스트랩은 p형 웰 사이에 배치되는 n형 웰을 포함한다. 일부 실시예에서, n형 웰 스트랩의 이러한 웰 도핑 구성은 핀 기반 메모리 셀의 웰 도핑 구성과 동일하다. 일부 실시예에서, 핀 기반 웰 스트랩 셀은 n형 웰 스트랩 사이에 배치되는 p형 웰 스트랩을 포함하고, 여기서 p형 웰 스트랩의 p형 웰과 n형 웰 스트랩의 p형 웰이 결합하여 I자형의 p형 웰을 핀 기반 웰 스트랩 셀에 형성한다. 이러한 실시예에서, n형 웰 스트랩은 핀 기반 웰 스트랩 셀의 엣지부고, p형 웰 스트랩은 핀 기반 웰 스트랩 셀의 중간부다. 일부 실시예에서, 개시된 핀 기반 웰 스트랩 셀은 메모리 셀 사이에 배치된다. 메모리 성능을 개선하도록 제안된 핀 기반 웰 스트랩 셀 구조물의 세부 사항이 아래에 설명된다. 상이한 실시예는 상이한 이점을 가질 수 있으며, 임의의 실시예에서 특별한 이점이 요구되지는 않는다.As FinFET technology advances to smaller technology nodes (e.g., 20 nm, 16 nm, 10 nm, 7 nm and less), the reduction in fin pitch and fin width is provided by fin-based well straps. It has been observed to reduce the benefit. For example, a reduction in fin width has been observed to increase the well pickup resistance, so that the well pickup resistance of a pin-based (non-planar) well strap is much higher than that of a flat well strap. It has been observed that such an increase in the well pickup resistance degrades the latch-up performance of a memory array using a pin-based well strap. Thus, the present disclosure proposes a modification to the pin-based well strap cell, which can achieve performance improvement. For example, as described in this disclosure, modifying the well doping configuration of the pin-based well strap cell so that the well doping configuration of the pin-based well strap cell is different from the well doping configuration of the pin-based memory cell significantly increases memory performance. Was observed to improve. In some embodiments, the n-type well is removed from the p-type well strap of the fin-based well strap cell, without affecting the desired characteristics (e.g., voltage threshold) of the FinFET and/or large to existing fabrication techniques. It reduces the well pick-up resistance associated with p-type well straps without requiring modification. In this embodiment, the p-type well strap includes only p-type wells, and the n-type well strap includes n-type wells disposed between p-type wells. In some embodiments, this well doping configuration of the n-type well strap is the same as the well doping configuration of a pin-based memory cell. In some embodiments, the pin-based well strap cell comprises a p-type well strap disposed between n-type well straps, wherein the p-type well of the p-type well strap and the p-type well of the n-type well strap are combined to form an I-shaped The p-type well of is formed in the pin-based well strap cell. In this embodiment, the n-type well strap is the edge portion of the pin-based well strap cell, and the p-type well strap is the middle portion of the pin-based well strap cell. In some embodiments, the disclosed pin-based well strap cells are disposed between memory cells. Details of the proposed pin-based well strap cell structure to improve memory performance are described below. Different embodiments may have different advantages, and no special advantage is required in any of the embodiments.
도 1은 본 개시의 다양한 양태에 따라 본 개시에 설명된 바와 같이 구성된 웰 스트랩을 구현할 수 있는 메모리(10)의 개략 평면도이다. 메모리(10)는 정적 랜덤 액세스 메모리(Static random access memory, SRAM)로서 구성된다. 그러나, 본 개시는 메모리(10)가 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 비휘발성 랜덤 액세스 메모리(Non-Volatile Random Access Memory, NVRAM), 플래시 메모리, 또는 그 밖의 적절한 메모리와 같은 다른 유형의 메모리로서 구성되는 실시예를 고려한다. 메모리(10)는 마이크로 프로세서, 메모리 및/또는 다른 IC 장치에 포함될 수 있다. 일부 실시예에서, 메모리(10)는, 저항기, 커패시터, 인덕터, 다이오드, p형 FET(p-type FET, PFET), n형 FET(n-type FET, NFET), 금속 산화물 반도체 FET(Metal-Oxide-Semiconductor FET, MOSFET), 상보성 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor, CMOS) 트랜지스터, 양극성 접합 트랜지스터(Bipolar Junction Transistor, BJT), 횡방향 확산 MOS(Laterally Diffused MOS, LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 그 밖의 적절한 구성 요소 또는 이의 조합과 같은 다양한 수동 또는 능동 마이크로 전자 장치를 포함하는 IC 칩, 시스템 온 칩(System on Chip, SoC) 또는 그 부분의 일부일 수 있다. 다양한 트랜지스터는 메모리(10)의 설계 요구 사항에 따라 평면 트랜지스터 또는 FinFET과 같은 다중 게이트 트랜지스터일 수 있다. 도 1은 본 개시의 발명의 개념을 더 잘 이해하도록 명확성을 위해 간략화되었다. 추가적인 피처부가 메모리(10)에 추가될 수 있고, 후술하는 피처부 중 일부는 메모리(10)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.1 is a schematic plan view of a
메모리(10)는 메모리 어레이(12A) 및 메모리 어레이(12B)를 포함하고, 여기서 메모리 어레이(12A) 및 메모리 어레이(12B)는 데이터를 저장하기 위한 SRAM 셀(비트 셀이라고도 한다)과 같은 메모리 셀(20)을 각각 포함한다. 메모리 셀(20)은 메모리 셀(20)에 데이터 읽기/쓰기를 가능하게 하도록 구성된 p형 FinFET 및/또는 n형 FinFET과 같은 다양한 트랜지스터를 포함한다. 메모리 셀(20)은 제1 방향(여기서, y 방향)을 따라 연장되는 열(column)(1)(C1) 내지 열(N)(CN) 및 제2 방향(여기서, x 방향)을 따라 연장되는 행(row)(1)(R1) 내지 행(M)(RM)으로 배열되며, 여기서 N 및 M은 양의 정수이다. 열(C1) 내지 열(CN) 비트 라인(Bit Line, BL) 및 비트 라인 바(Bit Line Bar, 비트 라인 바(BLB))(상보성 비트 라인이라고도 한다)와 같이, 제1 방향을 따라 연장되는 비트 라인 쌍을 각각 포함하고, 이 비트 라인 쌍은, 실제 형태 및 상보적인 형태로, 열 단위로, 각각의 메모리 셀(20)로부터 데이터를 읽기하는 것, 및/또는 이에 데이터를 쓰기하는 것을 가능하게 한다. 행(R1) 내지 행(RM)은 행 단위로 각각의 메모리 셀(20)에 액세스하는 것을 가능하게 하는 워드 라인(Word Line, WL)을 각각 포함한다. 각각의 메모리 셀(20)은 제어부(20)에 전기적으로 연결된 각각의 비트 라인(BL), 각각의 비트 라인 바(BLB) 및 각각의 워드 라인(WL)에 전기적으로 연결된다. 제어부(20)는 읽기 동작 및/또는 쓰기 동작을 위해 메모리 셀(20) 중 적어도 하나에 액세스하도록, 적어도 하나의 워드라인(WL) 및 적어도 하나의 비트 라인 쌍(여기서, 비트라인(BL) 및 비트 라인 바(BLB))을 선택하기 위한 하나 이상의 신호를 생성하도록 구성된다. 제어부(20)는 열 디코더 회로, 행 디코더 회로, 열 선택 회로, 행 선택 회로, (예를 들어, 선택된 비트 라인 쌍(즉, 선택된 열)에 해당하는 메모리 셀(20)로부터 데이터를 읽기 및/또는 이에 데이터를 쓰기하도록 구성되는) 읽기/쓰기 회로, 그 밖의 적절한 회로, 또는 이의 조합을 비제한적으로 포함하여, 메모리 셀(20)로부터/에 읽기/쓰기 동작을 가능하게 하기에 적절한 임의의 회로를 포함한다. 일부 실시예에서, 제어부(20)는 선택된 비트 라인 쌍의 전압 차이를 검출 및/또는 증폭하도록 구성된 적어도 하나의 감지 증폭기를 포함한다. 일부 실시예에서, 감지 증폭기는 전압 차이의 데이터 값을 래치하거나, 또는 저장하도록 구성된다.The
메모리(10)의 주변은, 메모리 셀(20)의 성능의 균일성을 보장하도록, 엣지 더미 셀 및 웰 스트랩 셀과 같은 더미 셀로 구성된다. 더미 셀은 메모리 셀(20)과 물리적 및/또는 구조적으로 유사하지만, 데이터를 저장하지 않는다. 예를 들어, 더미 셀은 p형 웰, n형 웰, (하나 이상의 핀을 포함하는) 핀 구조물, 게이트 구조물, 소스/드레인 피처부 및/또는 접촉 피처부를 포함할 수 있다. 웰 스트랩 셀은 일반적으로 메모리 셀(20)의 n형 웰, 메모리 셀(20)의 p형 웰, 또는 둘 모두에 전압을 전기적으로 연결하도록 구성된 더미 셀을 말한다. 도시된 실시예에서, 메모리(10)는 제1 방향(여기서, y 방향)을 따라 엣지 더미 셀 열(35A) 및 엣지 더미 셀 열(35B)로 배열된 엣지 더미 셀(30)을 포함하며, 여기서 메모리 셀(20)의 각각의 행(R1) 내지 행(RM)은 엣지 더미 셀 열(35A)의 하나의 엣지 더미 셀(30)과 엣지 더미 셀 열(35B)의 하나의 엣지 더미 셀(30) 사이에 배치된다. 도시된 실시예의 취지에 따라, 메모리 셀(20)의 열(C1) 내지 열(CM) 각각은 엣지 더미 셀(30) 사이에 배치된다. 일부 실시예에서, 엣지 더미 셀 열(35A) 및/또는 엣지 더미 셀 열(35B)은 메모리(10)의 적어도 하나의 비트 라인 쌍(여기서, 비트라인(BL) 및 비트 라인 바(BLB))에 실질적으로 평행하게 연장된다. 일부 실시예에서, 엣지 더미 셀(30)은 각각의 메모리 셀(20)을 각각의 워드라인(WL)에 연결하도록 구성된다. 일부 실시예에서, 엣지 더미 셀(30)은 워드라인(WL)을 구동하기 위한 회로를 포함한다. 일부 실시예에서, 엣지 더미 셀(30)은 전원 전압(VDD)(예를 들어, 양의 전원 전압) 및/또는 전원 전압(VSS)(예를 들어, 전기 접지)에 전기적으로 연결된다.The periphery of the
도시된 실시예의 취지에 따라, 웰 스트랩 열(40)은 제1 방향(여기서, y 방향)을 따라 배열된 웰 스트랩 셀(50)을 포함한다. 웰 스트랩 열(40)은 메모리 어레이(12A)와 메모리 어레이(12B) 사이에 배치되어, 메모리 어레이(12A) 내의 메모리 셀(20)의 각각의 행이 각각의 엣지 더미 셀(30)과 각각의 웰 스트랩 셀(50) 사이에 배치되고, 메모리 어레이(12B) 내의 메모리 셀(20)의 각각의 행이 각각의 웰 스트랩 셀(50)과 각각의 엣지 더미 셀(30) 사이에 배치되도록 한다. 일부 실시예에서, 웰 스트랩 열(40)은 메모리(10)의 적어도 하나의 비트 라인 쌍(여기서, 비트라인(BL) 및 비트 라인 바(BLB))에 실질적으로 평행하게 연장된다. 도시된 실시예에서, 웰 스트랩 셀(50)은 n형 웰 스트랩, p형 웰 스트랩 또는 이의 조합을 포함한다. 일부 실시예에서, 웰 스트랩 셀(50)은 n형 웰 스트랩 사이에 배치되는 p형 웰 스트랩을 포함한다. N형 웰 스트랩은 메모리 셀(20)의 적어도 하나의 p형 FinFET에 상응하는 n형 웰을 전압원에 전기적으로 연결하도록 구성된다. P형 웰 스트랩은 메모리 셀(20)의 적어도 하나의 n형 FinFET에 상응하는 p형 웰을 전압원에 전기적으로 연결하도록 구성된다. 본 개시에 설명된 바와 같이, 웰 스트랩 셀은 웰 픽업 저항을 상당히 감소시켜서 메모리(10)의 래치 업 성능을 개선하도록 구성된다.In accordance with the spirit of the illustrated embodiment, the
도 2a 내지 도 2g는, 본 개시의 다양한 양태에 따른, 도 1의 메모리(10)에서 구현될 수 있는 웰 스트랩 셀(50)과 같은 웰 스트랩 셀의 일부 또는 전부의 부분 개략도이다. 도 2a는 (예를 들어, x-y 평면에서) 웰 스트랩 셀(50)의 간략화된 개략 평면도이다. 도 2b는 (예를 들어, y-z 평면에서) 도 2a의 B-B 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 도 2c는 (예를 들어, y-z 평면에서) 도 2a의 C-C 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 도 2d는 (예를 들어, x-z 평면에서) 도 2a의 D-D 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 도 2e는 (예를 들어, x-z 평면에서) 도 2a의 E-E 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 도 2f는 (예를 들어, x-z 평면에서) 도 2a의 F-F 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 도 2g는 (예를 들어, x-z 평면에서) 도 2a의 G-G 선을 따른 웰 스트랩 셀(50)의 개략 단면도이다. 웰 스트랩 셀(50)은 메모리 셀(20)의 SRAM 셀(20A)과 메모리 셀(20)의 SRAM 셀(20B) 사이에 배치된다. 일부 실시예에서, (여기서, y 방향을 따른) 웰 스트랩 셀(50)의 폭은 메모리 셀(20)(여기서, SRAM 셀(20A, 20B))의 폭과 실질적으로 동일하다. 웰 스트랩 셀(50)은 웰 스트랩 셀(50)의 길이를 따라(여기서, x 방향을 따라) n형 웰 스트랩(50B)과 n형 웰 스트랩(50C) 사이에 배치되는 p형 웰 스트랩(50A)을 포함한다. 이러한 구성에서, n형 웰 스트랩(50B)은 SRAM 셀(20A)과 같은 각각의 메모리 셀(20)에 인접하게 배치되고, n형 웰 스트랩(50C)은 SRAM 셀(20B)과 같은 각각의 메모리 셀(20)에 인접하여 배치된다. 일부 실시예에서, p형 웰 스트랩(50A)은 핀 길이 방향을 따라 n형 웰 스트랩(50B)과 n형 웰 스트랩(50C) 사이에 배열된다. P형 웰 스트랩(50A)은 메모리 셀(20)의 p형 웰을 전원 전압(VSS)과 같은 제1 전원 전압에 전기적으로 연결하도록 구성된다. N형 웰 스트랩(50B) 및 n형 웰 스트랩(50C)은 각각 메모리 셀(20)의 n형 웰을 전원 전압(VDD)과 같은 제2 전원 전압에 전기적으로 연결하도록 구성된다. 일부 실시예에서, 전원 전압(VDD)은 양의 전원 전압이고, 전원 전압(VSS)은 전기 접지이다. 도 2a 내지 도 2g는 본 개시의 발명의 개념을 더 잘 이해하도록 명확성을 위해 간략화되었다. 웰 스트랩 셀(50)에 추가적인 피처부가 추가될 수 있고, 아래에 설명된 피처부 중 일부는 웰 스트랩 셀(50)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.2A-2G are partial schematic diagrams of some or all of a well strap cell, such as a
웰 스트랩 셀(50)은 메모리 셀(20)과 물리적 및/또는 구조적으로 유사하게 구성된다. 예를 들어, 웰 스트랩 셀(50)은 기판(웨이퍼)(110)을 포함한다. 도시된 실시예에서, 기판(110)은 실리콘을 포함하는 벌크 기판이다. 대안적으로 또는 추가적으로, 벌크 기판은, 게르마늄과 같은 또 다른 원소 반도체; 실리콘 탄화물, 실리콘 인화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, 아연 산화물, 아연 셀렌화물, 아연 황화물, 아연 텔루르화물, 카드뮴 셀렌화물, 카드뮴 황화물 및/또는 카드뮴 텔루르화물과 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 다른 III-V 족 재료; 다른 II-IV 족 재료; 또는 이의 조합을 포함한다. 대안적으로, 기판(110)은 실리콘 온 인슐레이터(Silicon-On-Insulator, SOI) 기판, 실리콘 게르마늄 온 인슐레이터(Silicon Germanium-On-Insulator, SGOI) 기판, 또는 게르마늄 온 인슐레이터(Germanium-On-Insulator, GOI) 기판과 같은 반도체 온 인슐레이터 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(Separation By Implantation Of Oxygen, SIMOX), 웨이퍼 본딩 및/또는 그 밖의 적절한 방법에 의해 제조될 수 있다. 기판(110)은 n형 도핑 영역(112A), n형 도핑 영역(112B), n형 도핑 영역(112C), n형 도핑 영역(112D), p형 도핑 영역(114A), p형 도핑 영역(114B), 및 p형 도핑 영역(114C)(이하, n형 웰(112A 내지 112D) 및 p형 웰(114A 내지 114C)로 지칭된다)과 같은 도핑 영역을 포함한다. N형 웰(112A 내지 112D)과 같은 n형 도핑 영역은 인, 비소, 그 밖의 n형 도펀트 또는 이의 조합과 같은 n형 도펀트로 도핑된다. P형 웰(114A 내지 114C)과 같은 p형 도핑 영역은 붕소, 인듐, 그 밖의 p형 도펀트 또는 이의 조합과 같은 p형 도펀트로 도핑된다. 일부 실시예에서, 기판(110)은 p형 도펀트와 n형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(110) 위에 및/또는 내에 직접 형성되어, 예를 들어 p형 웰 구조물, n형 웰 구조물, 이중 웰 구조물, 융기 구조물 또는 이의 조합을 제공할 수 있다. 이온 주입 공정, 확산 공정 및/또는 그 밖의 적절한 도핑 공정이 수행되어 다양한 도핑 영역을 형성할 수 있다.The
다양한 도핑 영역은 메모리(10)의 설계 요구 사항에 따라 구성된다. SRAM 셀(20A, 20B)은 각각 p형 웰 영역 사이에 배치되는 n형 웰 영역을 포함한다. 예를 들어, SRAM 셀(20A)은 n형 웰(112A) 및 p형 웰(114A)을 포함하고, SRAM 셀(20B)은 n형 웰(112B) 및 p형 웰(114B)을 포함한다. N형 웰(112A, 112B)은 풀업(Pull Up, PU) FinFET과 같은 PMOS FinFET을 위해 구성되고, p형 웰(114A, 114B)은 풀다운(Pull Down, PD) FinFET과 같은 NMOS FinFET을 위해 구성된다. P형 웰(114A)은 p형 웰 서브 영역(114A-1) 및 p형 웰 서브 영역(114A-2)을 포함하고, p형 웰(114B)은 p형 웰 서브 영역(114B-1) 및 p형 웰 서브 영역(114B-2)을 포함한다. N형 웰(112A)이 y 방향을 따라(여기서, 게이트 길이 방향을 따라) p형 웰 서브 영역(114A-1)과 p형 웰 서브 영역(114A-2) 사이에 배치되고, n형 웰(112B)이 y 방향을 따라 p형 웰 서브 영역(114B-1)과 p형 웰 서브 영역(114B-2) 사이에 배치된다. N형 웰(112A), p형 웰 서브 영역(114A-1) 및 p형 웰 서브 영역(114A-2)은, n형 웰(112A), p형 웰 서브 영역(114A-1) 및 p형 웰 서브 영역(114A-2)의 길이가 SRAM 셀(20A)의 (여기서, x 방향을 따른) 길이와 실질적으로 동일하도록 SRAM 셀(20A)의 전체 길이를 따라 연장된다. N형 웰(112B), p형 웰 서브 영역(114B-1) 및 p형 웰 서브 영역(114B-2)은, n형 웰(112B), p형 웰 서브 영역(114B-1) 및 p형 웰 서브 영역(114B-2)의 길이가 SRAM 셀(20B)의 (여기서, x 방향을 따른) 길이와 실질적으로 동일하도록 SRAM 셀(20B)의 전체 길이를 따라 연장된다. N형 웰(112A, 112B)은 폭(W1)을 가지고, p형 웰 서브 영역(114A-1, 114B-1)은 폭(W2)을 가지며, p형 웰 서브 영역(114A-2, 114B-2)은 폭(W3)을 가진다. 폭(W1), 폭(W2) 및 폭(W3)은 SRAM 셀(20A, 20B)의 폭보다 작다. 도시된 실시예에서, 폭(W1), 폭(W2) 및 폭(W3)의 합은 SRAM 셀(20A, 20B)의 폭과 실질적으로 동일하다(즉, W1 + W2 + W3 = SRAM 셀(20A, 20B)의 폭). 일부 실시예에서, 폭(W1), 폭(W2) 및 폭(W3)은 동일하다. 일부 실시예에서, 폭(W1), 폭(W2) 및 폭(W3)은 상이하다. 일부 실시예에서, 폭(W2) 및 폭(W3)은 동일하지만 폭(W1)과 상이하다. 본 개시는 폭(W1), 폭(W2) 및 폭(W3)의 임의의 구성을 고려한다.The various doped regions are configured according to the design requirements of the
본 개시는 웰 픽업 저항, 특히 p형 웰 스트랩(50A)과 관련된 웰 픽업 저항을 상당히 감소시키는 웰 스트랩 셀(50)에서의 웰 도핑 구성을 제안한다. 도 2a 내지 2g에서, 웰 스트랩 셀(50)은 n형 웰(112C), n형 웰(112D) 및 p형 웰(114C)을 포함한다. P형 웰(114C)은 웰 스트랩 셀(50)의 폭을 따라(여기서, y 방향을 따라) 평면도에서 I자형이고, 웰 스트랩 셀(50)의 길이를 따라(여기서, x 방향을 따라) 평면도에서 H자형이다. 예를 들어, p형 웰(114C)은 p형 웰 서브 영역(114C-1), p형 웰 서브 영역(114C-2) 및 p형 웰 서브 영역(114C-3)을 포함한다. N형 웰(112C)이 n형 웰 스트랩(50B) 내에서 p형 웰 서브 영역(114C-1)과 p형 웰 서브 영역(114C-2) 사이에 배치되고, n형 웰(112D)이 n형 웰 스트랩(50C) 내에서 p형 웰 서브 영역(114C-1)과 p형 웰 서브 영역(114C-2) 사이에 배치된다. N형 웰(112C)은 n형 웰(112A)로 중단없이 연장되고, n형 웰(112D)은 n형 웰(112B)로 중단없이 연장된다. 일부 실시예에서, n형 웰(112C)과 n형 웰(112A) 사이에 실제 인터페이스가 관찰되지 않을 수 있고, n형 웰(112D)과 n형 웰(112B) 사이에 실제 인터페이스가 관찰되지 않을 수 있다. N형 웰(112C)은 길이(L1) 및 폭(W4)을 가진다. N형 웰(112D)은 길이(L2) 및 폭(W5)을 가진다. 길이(L1)는 웰 스트랩 셀(50)의 길이보다 작고, n형 웰 스트랩(50B)의 길이와 실질적으로 동일하다. 길이(L2)는 웰 스트랩 셀(50)의 길이보다 작고 n형 웰 스트랩(50C)의 길이와 실질적으로 동일하다. 폭(W4, W5)은 SRAM 셀(20A, 20B)의 n형 웰(112A, 112B)의 폭(W1)과 실질적으로 동일하다. 도시된 실시예에서, 폭(W4)은 폭(W5)과 실질적으로 동일하지만, 본 개시는 폭(W4)이 폭(W5)보다 크거나 작은 실시예를 고려한다.The present disclosure proposes a well doping configuration in the
P형 웰 서브 영역(114C-1, 114C-2)은 웰 스트랩 셀(50)의 전체 길이를 따라 연장된다. 따라서, P형 웰 서브 영역(114C-1, 114C-2)은 p형 웰 스트랩(50A), n형 웰 스트랩(50B) 및 n형 웰 스트랩(50C)에 걸쳐 있다. P형 웰 서브 영역(114C-1)은 p형 웰(114A, 114B) 각각의 p형 웰 서브 영역(114A-1, 114B-1)으로 중단없이 연장된다. 일부 실시예에서, p형 웰 서브 영역(114C-1)과 p형 웰 서브 영역(114A-1, 114B-1) 사이에는 실제 인터페이스가 관찰되지 않을 수 있다. P형 웰 서브 영역(114C-2)은 p형 웰(114A, 114B) 각각의 p형 웰 서브 영역(114A-2, 114B-2)으로 중단없이 연장된다. 일부 실시예에서, p형 웰 서브 영역(114C-2)과 p형 웰 서브 영역(114A-2, 114B-2) 사이에는 실제 인터페이스가 관찰되지 않을 수 있다. P형 웰 서브 영역(114C-1)은 길이(L3) 및 폭(W6)을 가진다. P형 웰 서브 영역(114C-2)은 길이(L4) 및 폭(W7)을 가진다. 길이(L3, L4)는 웰 스트랩 셀(50)의 길이와 실질적으로 동일하다. 폭(W6, W7)은 웰 스트랩 셀(50)의 폭보다 작다. 도시된 실시예에서, 폭(W6)은 p형 웰(114A, 114B) 각각의 p형 웰 서브 영역(114A-1, 114B-1)의 폭(W2)과 실질적으로 동일하고, 폭(W7)은 p형 웰(114A, 114B) 각각의 p형 웰 서브 영역(114A-2, 114B-2)의 폭(W3)과 실질적으로 동일하다. 도시된 실시예의 취지에 따라, 폭(W6)은 폭(W7)과 실질적으로 동일하지만, 본 개시는 폭(W6)이 폭(W7)보다 크거나 작은 실시예를 고려한다.The P-type well sub-regions 114C-1 and 114C-2 extend along the entire length of the
P형 웰 서브 영역(114C-3)은 p형 웰 스트랩(50A) 내에서 웰 스트랩 셀(50)의 폭을 따라 p형 웰 서브 영역(114C-1)과 p형 웰 서브 영역(114C-2) 사이에 배치되어, p형 웰 서브 영역(114C-3), p형 웰 서브 영역(114C-2) 및 p형 웰 서브 영역(114C-1)이 결합되어 p형 웰 스트랩(50A)의 전체에 걸쳐 위치되도록 한다. P형 웰 서브 영역(114C-3)은 추가적으로 웰 스트랩 셀(50)의 길이를 따라 n형 웰(112C)과 n형 웰(112D) 사이에 배치된다. 따라서, P형 웰 서브 영역(114C-3)은 웰 스트랩 셀(50)과 p형 웰 스트랩(50A)의 중앙(또는 중간) 부분을 형성한다. 일부 실시예에서, 폭(여기서, y) 방향을 따른 p형 웰 서브 영역(114C-3)의 대칭 축은 폭 방향을 따른 p형 웰 서브 영역(114C-1)의 대칭 축 및 폭 방향을 따른 p형 웰 서브 영역(114C-2)의 대칭 축과 실질적으로 정렬된다. 이러한 실시예에서, p형 웰 서브 영역(114C-1, 114C-2, 및 114C-3)의 대칭 축은 대칭 축과 정렬된다. P형 웰 서브 영역(114C-3)은 길이(L5) 및 폭(W8)을 가진다. 길이(L5)는 웰 스트랩 셀(50)의 길이보다 작고 p형 웰 스트랩(50A)의 길이와 실질적으로 동일하다. 폭(W8)은 웰 스트랩 셀(50)의 폭보다 작다. 도시된 실시예에서, 폭(W8)은 n형 웰(112C)의 폭(W4) 및/또는 n형 웰(112D)의 폭(W5)과 실질적으로 동일하다(따라서, SRAM 셀(20A, 20B) 내의 n형 웰(112A, 112B)의 폭(W1)과 실질적으로 동일하다). 도시된 실시예의 취지에 따라, 폭(W6), 폭(W7) 및 폭(W8)의 합은 웰 스트랩 셀(50)의 폭과 실질적으로 동일하다(즉, W6 + W7 + W8 = 웰 스트랩 셀(50)의 폭이고, W8 = 웰 스트랩 셀(50)의 폭 - (W6 + W7)이다).The p-
웰 스트랩 셀(50)에 I자형 p형 웰(114C)을 구현함으로써, p형 웰 스트랩(50A)의 웰 도핑 구성은 메모리 셀(20)(여기서, SRAM 셀(20A, 20B))의 웰 도핑 구성과 다르고, N형 웰 스트랩(50B, 50C)의 웰 도핑 구성은 메모리 셀(20)의 웰 도핑 구성과 동일하다. 예를 들어, p형 웰 스트랩(50A)은 p형 웰만을 포함하고 n형 웰이 없고, n형 웰 스트랩(50B, 50C)은 p형 웰 사이에 배치되는 n형 웰을 포함하고, SRAM 셀(20A, 20B)은 p형 웰 사이에 배치되는 n형 웰을 포함한다. 이러한 구성에서, P형 웰 스트랩(50A)의 p형 웰은 종래의 웰 스트랩과 같이 별개의 부분으로 분할되지 않고, 대신 p형 웰 스트랩(50A) 내에서 중단없이 연속적으로 연장되기 때문에, p형 웰 스트랩(50A)과 연관된 웰 픽업 저항이 제한되지 않는다. 이는 p형 웰 스트랩(50A)이 완전한 웰 픽업 저항을 달성할 수 있도록 하고, n형 웰 스트랩(50B, 50C)으로부터의 노이즈와 같은 n형 웰로부터의 노이즈를 차단할 수 있도록 한다. 예를 들어, p형 웰 스트랩(50A)에서 p-n 접합(따라서, p형 웰 스트랩(50A)이 전압에 연결될 때 저항을 증가시킬 수 있는 p-n 공핍 영역)을 제거하는 것은 p형 웰 스트랩(50A)의 웰 픽업 저항을 크게 감소시키고, 이로 인해 메모리(10)의 성능을 개선시키는 것으로 관찰되었다.By implementing the I-shaped p-
웰 스트랩 셀(50)은 기판(110) 위에 배치되는 핀(120)(핀 구조물 또는 활성 핀 영역으로도 지칭된다)을 더 포함하고, 여기서 핀(120)은 SRAM 셀(20A, 20B)의 n형 FinFET 및/또는 p형 FinFET의 핀과 동일하거나 유사하게 구성된다. 핀(120)은 서로 실질적으로 평행하게 배향되며, 각각은 x 방향으로 정의된 길이, y 방향으로 정의된 폭, 및 z 방향으로 정의된 높이를 가진다. 각각의 핀(120)은 x 방향으로 길이를 따라 정의된 적어도 하나의 채널 영역, 적어도 하나의 소스 영역 및 적어도 하나의 드레인 영역을 가지며, 여기서 채널 영역은 소스 영역과 드레인 영역(일반적으로는 소스/드레인 영역으로 지칭된다)사이에 배치된다. 채널 영역은 측벽부 사이에 정의된 최상부를 포함하고, 여기서 최상부와 측벽부는 (후술하는) 게이트 구조물과 결합되어, 작동 중에 소스/드레인 영역 사이에 전류가 흐를 수 있도록 한다. 소스/드레인 영역은 또한 측벽부 사이에 정의된 최상부를 포함한다. 일부 실시예에서, 핀(120)은 기판(110)의 일부(예를 들어, 기판(110)의 재료층의 일부)이다. 예를 들어, 기판(110)이 실리콘을 포함하는 경우, 핀(120)은 실리콘을 포함한다. 대안적으로, 일부 실시예에서, 핀(120)은, 기판(110) 위에 위치하는, 하나 이상의 반도체 재료층과 같은 재료층에 정의된다. 예를 들어, 핀(120)은 기판(110) 위에 배치되는 (헤테로 구조물과 같이) 다양한 반도체층을 가지는 반도체층 스택을 포함할 수 있다. 반도체층은, 실리콘, 게르마늄, 실리콘 게르마늄, 그 밖의 적절한 반도체 재료 또는 이의 조합과 같은 임의의 적절한 반도체 재료를 포함할 수 있다. 반도체층은 동일하거나 상이한 재료, 에칭 속도, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 구성을 포함할 수 있다. 일부 실시예에서, 반도체층 스택은, 제1 재료로 구성된 반도체층 및 제2 재료로 구성된 반도체층과 같이 교번하는 반도체층을 포함한다. 예를 들어, 반도체층 스택에서 실리콘층과 실리콘 게르마늄층(예를 들어, SiGe/Si/??)이 교번한다. 일부 실시예에서, 반도체층 스택은, 제1 원자 백분율의 구성 성분을 가지는 반도체층 및 제2 원자 백분율의 구성 성분을 가지는 반도체층과 같이, 동일한 재료이지만, 교번하는 구성 성분 원자 백분율을 가지는 반도체층을 포함한다. 예를 들어, 반도체층 스택은 교번하는 실리콘 및/또는 게르마늄 원자 백분율을 가지는 실리콘 게르마늄층(예를 들어, SiaGeb/SicGed/??, 여기서 a와 c는 실리콘의 상이한 원자 백분율이고, b와 d는 게르마늄의 상이한 원자 백분율이다)을 포함한다.The
핀(120)은 임의의 적절한 공정에 의해 기판(110) 위에 형성된다. 일부 실시예에서, 퇴적, 리소그래피 및/또는 에칭 공정의 조합이 수행되어 기판(110)에서 연장되는 핀(120)을 정의한다. 예를 들어, 핀(120)을 형성하는 단계는, 기판(110)(또는 기판(110) 위에 배치된, 헤테로 구조물과 같은 재료층) 위에 패터닝된 마스크층을 형성하도록 리소그래피 공정을 수행하는 단계 및 상기 패터닝된 마스크층에 정의된 패턴을 기판(110)(또는 기판(110) 위에 배치된, 헤테로 구조물과 같은 재료층)에 전사하도록 에칭 공정을 수행하는 단계를 포함한다. 리소그래피 공정은 기판(110) 위에 배치되는 마스크층 위에 (예를 들어, 스핀 코팅에 의해) 레지스트층을 형성하는 단계, 노광 전 베이킹 공정을 수행하는 단계, 마스크를 사용하여 노광 공정을 수행하는 단계, 노광 후 베이킹 공정을 수행하는 단계, 및 형상 공정을 수행하는 단계를 포함할 수 있다. 노광 공정 중에, 레지스트층은 (자외선(ultraviolet, UV) 광, 원자외선(Deep UV, DUV) 광, 또는 극자외선(Extreme UV, EUV) 광과 같은) 방사선 에너지에 노출되며, 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 이진 마스크, 위상 시프트 마스크 또는 EUV 마스크)에 따라 레지스트층으로의 방사선을 차단, 투과 및/또는 반사하여, 마스크 패턴에 상응하는 이미지가 레지스트층에 투영되도록 한다. 레지스트층은 방사선 에너지에 민감하기 때문에, 레지스트층의 노출된 부분이 현상 공정 중에 화학적으로 변하고, 레지스트층의 특성 및 현상 공정에서 사용되는 현상액의 특성에 따라 레지스트층의 노출된(또는 노출되지 않은) 부분이 현상 공정 중에 용해된다. 현상 이후에, 패터닝된 레지스트층은 마스크에 상응하는 레지스트 패턴을 포함한다. 에칭 공정은 패터닝된 레지스트층을 에칭 마스크로서 사용하여 마스크층의 일부를 제거한 다음, 패터닝된 마스크층을 사용하여 기판(110)(또는 기판(110) 위에 배치되는 재료층)의 일부를 제거한다. 에칭 공정은 건식 에칭 공정(예를 들어, 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정), 습식 에칭 공정, 그 밖의 적절한 에칭 공정 또는 이의 조합을 포함할 수 있다. 패터닝된 레지스트층은 에칭 공정 중에 또는 이후에, 예를 들어 레지스트 스트리핑 공정에 의해 제거된다. 대안적으로 또는 추가적으로, 이중 패터닝 리소그래피(Double Patterning Lithography, DPL) 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭(Lithography-Etch-Lithography-Etch, LELE) 공정, 자기 정렬 이중 패터닝(Self-Aligned Double Patterning, SADP)) 공정, 스페이서가 유전체인 패터닝(Spacer-Is-Dielectric Patterning, SIDP) 공정, 그 밖의 이중 패터닝 공정 또는 이의 조합), 삼중 패터닝 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭 리소그래피 에칭(Lithography-Etch-Lithography-Etch-Lithography-Etch, LELELE) 공정), 자기 정렬 삼중 패터닝(Self-Aligned Triple Patterning, SATP) 공정, 그 밖의 삼중 패터닝 공정 또는 이의 조합), 그 밖의 다중 패터닝 공정(예를 들어, 자기 정렬 사중 패터닝(Self-Aligned Quadruple Patterning, SAQP) 공정, 또는 이의 조합)과 같은 다중 패터닝 공정에 의해 핀(120)이 형성된다. 일반적으로, 이중 패터닝 공정 및/또는 다중 패터닝 공정은 리소그래피 공정과 자기 정렬 공정을 결합하여, 예를 들어 단일, 직접 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴이 생성될 수 있도록 한다. 예를 들어, 일부 실시예에서, 맨드렐층이 마스크층의 일부를 제거하기 위한 에칭 마스크로서 사용되며, 맨드렐층은 스페이서 패터닝 기술을 사용하여 형성된다. 예를 들어, 맨드렐층을 형성하는 단계는 리소그래피 공정을 사용하여(예를 들어, 패터닝된 레지스트층을 사용하여) 마스크층 위에 (제1 간격을 가지는 희생 피처부를 포함하는) 패터닝된 희생층을 형성하는 단계, 패터닝된 희생층 위에 스페이서층을 형성하는 단계, 각 희생 피처부의 측벽을 따라 스페이서를 형성하도록 스페이서층을 에칭하는 단계(예를 들어, 스페이서층은 희생 피처부의 최상부 표면 및 마스크층의 최상부 표면의 일부로부터 제거된다), 및 제2 간격을 가지는 스페이서(마스크층의 일부를 노출시키는 개구부를 포함하는, 패터닝된 스페이서층으로 지칭될 수 있다)를 남겨두고 패터닝된 희생층을 제거하는 단계를 포함한다. 따라서 맨드렐층 및 그 맨드렐은 각각 스페이서층 및 스페이서로 지칭될 수 있다. 일부 실시예에서, 스페이서층은 실질적으로 균일한 두께를 갖도록 패터닝된 희생층 위에 컨포멀하게 형성된다. 일부 실시예에서, 스페이서는 패터닝된 희생층을 제거하기 이전에 또는 이후에 트리밍된다. 일부 실시예에서, 방향성 자기 조립(Directed Self-Assembly, DSA) 기술이 핀(120)을 형성하는 동안 구현된다.
격리 피처부(들)(122)가, IC 장치(100)의, 다양한 장치 영역과 같은 다양한 영역을 격리하도록 기판(110) 위에 및/또는 내에 형성된다. 예를 들어, 격리 피처부(122)는 메모리(10)의 다양한 FinFET과 같은 활성 장치 영역 및/또는 수동 장치 영역을 서로 분리 및 격리한다. 격리 피처부(122)는 또한 핀(120)을 서로 분리하고 격리시킨다. 도시된 실시예에서, 격리 피처부(122)는 핀(120)의 최하부를 둘러싼다. 격리 피처부(122)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, (예를 들어, 실리콘, 산소, 질소, 탄소 및/또는 그 밖의 적절한 격리 구성 성분을 포함하는) 그 밖의 적절한 격리 재료, 또는 이의 조합을 포함한다. 격리 피처부(122)는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 구조물, 깊은 트렌치 격리(Deep Trench Isolation, DTI) 구조물 및/또는 실리콘 국소 산화(Local Oxidation Of Silicon, LOCOS) 구조물과 같은 다른 구조물을 포함할 수 있다. 일부 실시예에서, STI 피처부는 (예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정을 사용하여) 기판(110)에 트렌치를 에칭하고, (예를 들어, 화학 기상 증착 공정 또는 스핀 온 유리 공정을 사용하여) 절연체 재료로 트렌치를 충전함으로써 형성될 수 있다. 과잉 절연체 재료를 제거하고 및/또는 격리 피처부(122)의 최상부 표면을 평탄화하도록 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정이 수행될 수 있다. 일부 실시예에서, 핀(120)을 형성한 후에 (일부 실시예에서, 절연체 재료층이 핀(120) 사이의 갭(트렌치)을 채우도록) 기판(110) 위에 절연체 재료를 퇴적하고, 절연체 재료층을 에치 백하여 격리 피처부(122)를 형성함으로써 STI 피처부가 형성될 수 있다. 일부 실시예에서, 격리 피처부(122)는, 라이너 유전층 위에 배치되는 벌크 유전층과 같은, 트렌치를 채우는 다층 구조물을 포함하고, 여기서 벌크 유전층 및 라이너 유전층은 설계 요구 사항에 따른 재료(예를 들어, 열 산화물을 포함하는 라이너 유전층 위에 배치되는 실리콘 질화물을 포함하는 벌크 유전층)를 포함한다. 일부 실시예에서, 격리 피처부(122)는 (예를 들어, 보론 실리케이트 유리(Boron Silicate Glass, BSG), 또는 포스포실리케이트 유리(Phosphosilicate glass, PSG)를 포함하는) 도핑된 라이너층 위에 배치되는 유전층을 포함한다.Isolation feature(s) 122 are formed over and/or within the
웰 스트랩 셀(50)은 핀(120) 및 격리 피처부(122) 위에 배치되는 게이트 구조물(130)을 더 포함하며, 여기서 게이트 구조물(130)은 SRAM 셀(20A, 20B)의 n형 FinFET 및/또는 p형 FinFET의 게이트 구조물과 동일하거나 유사하게 구성된다. 게이트 구조물(130)이 각각의 핀(120)의 상부 부분을 감싸도록(wrap), 게이트 구조물(130)은 (예를 들어, 핀(120)에 실질적으로 수직인) y 방향을 따라 연장되고, 각각의 핀 구조물(120)을 횡단한다. 게이트 구조물(130)은 핀(120)의 채널 영역 위에 배치되고 이를 감싸서, 핀(120)의 각각의 소스/드레인 영역 사이에 개재된다. 게이트 구조물(130)은 핀(120)의 각각의 채널 영역과 맞물려서, 작동 중에 핀(120)의 각각의 소스/드레인 영역 사이에 전류가 흐를 수 있도록 한다. 웰 스트랩 셀(50)의 게이트 구조물(130)은 더미 게이트 구조물인 반면, 메모리 셀(20)의 게이트 구조물은 활성 게이트 구조물이다(게이트 구조물(130)은 메모리 셀(20)의 FinFET의 게이트 구조물과 동일하게 구성된다). "활성 게이트 구조물"은 일반적으로 전기적으로 기능하는 게이트 구조물을 지칭하는 반면, "더미 게이트 구조물"은 일반적으로 전기적으로 기능하지 않는 게이트 구조물을 지칭한다. 예를 들어, 게이트 구조물(130)은 메모리 셀(20)의 FinFET의 활성 게이트 구조물의 물리적 특성(예를 들어, 활성 게이트 구조물의 물리적 치수)을 모방하지만, 전기적으로 동작할 수 없다(즉, 전류가 소스/드레인 영역 사이에 흐르지 않도록 한다). 일부 실시예에서, 게이트 구조물(130)은 실질적으로 균일한 처리 환경을 가능하게 하며, 예를 들어, (예를 들어, 에피택시 소스/드레인 피처부를 형성할 때) 핀(120)의 소스/드레인 영역에서의 균일한 에피택시 재료 성장, (예를 들어, 소스/드레인 리세스를 형성할 때) 핀(120)의 소스/드레인 영역에서의 균일한 에칭 속도, 및/또는 (예를 들어, CMP 유도 디싱 효과를 감소(또는 방지)함으로써) 균일하고, 실질적으로 평탄한 표면을 가능하게 한다. 도시된 실시예에서, 게이트 구조물(130)은 메모리 셀(20) 내의 FinFET의 게이트 구조물의 게이트 스택과 동일하게 구성된 게이트 스택을 포함한다. 예를 들어, 각 게이트 구조물(130)의 게이트 스택은, 게이트 스택에 인접하여 (예를 들어, 측벽을 따라) 배치되는 게이트 스페이서(138)와 함께, 게이트 유전체(132), 게이트 전극(134) 및 하드 마스크층(136)을 포함한다. 게이트 유전체(132), 게이트 전극(134) 및/또는 하드 마스크층(136)은 게이트 구조물(130) 내에 동일하거나 상이한 층 및/또는 재료를 포함할 수 있다. 게이트 구조물(130)이 p형 웰 스트랩(50A), n형 웰 스트랩(50B) 및 n형 웰 스트랩(50C)에 걸쳐 있기 때문에, 게이트 구조물(130)은 p형 웰 스트랩(50A), n형 웰 스트랩(50B) 및 n형 웰 스트랩(50C)에 상응하는 영역에서 상이한 층을 가질 수 있다. 예를 들어, p형 웰 스트랩(50A)에 상응하는 게이트 유전체(132) 및/또는 게이트 전극(134)의 층의 개수, 구성 및/또는 재료는 n형 웰 스트랩(50B) 및/또는 n형 웰 스트랩(50C)에 상응하는 게이트 유전체(32) 및/또는 게이트 전극(34)의 층의 개수, 구성 및/또는 재료와 다를 수 있다.The
게이트 구조물(130)의 게이트 스택은 게이트 라스트 공정, 게이트 우선 공정 또는 게이트 라스트/게이트 우선 하이브리드 공정에 따라 제조된다. 게이트 라스트 공정 실시예에서, 하나 이상의 게이트 구조물(130)은 이후에 금속 게이트 스택으로 대체되는 더미 게이트 스택을 포함한다. 더미 게이트 스택은, 예를 들어 (예를 들어, 실리콘 산화물을 포함하는) 계면층 및 (예를 들어, 폴리 실리콘을 포함하는) 더미 게이트 전극층을 포함한다. 이러한 실시예에서, 이후에 내부에 게이트 유전체(132) 및/또는 게이트 전극(134)이 형성되는 개구부(트렌치)를 형성하도록 더미 게이트 전극층이 제거된다. 일부 실시예에서, 적어도 하나의 게이트 구조물(130)의 더미 게이트 스택이 금속 게이트 스택으로 대체되는 반면, 적어도 하나의 게이트 구조물(130)의 더미 게이트 스택은 유지된다. 예를 들어, 게이트 구조물(130)의 일부 또는 전부는 폴리 실리콘 게이트 스택을 포함할 수 있다. 게이트 라스트 공정 및/또는 게이트 우선 공정은 퇴적 공정, 리소그래피 공정, 에칭 공정, 그 밖의 적절한 공정 또는 이의 조합을 구현할 수 있다. 퇴적 공정은 CVD, 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 퇴적(Atomic Layer Deposition, ALD), 고밀도 플라즈마 CVD(High Density Plasma CVD, HDPCVD), 금속 유기 CVD(Metal Organic CVD, MOCVD), 원격 플라즈마 CVD(Remote Plasma CVD, RPCVD), 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD), 저압 CVD(Low-Pressure CVD, LPCVD), 원자층 CVD(Atomic Layer CVD, ALCVD), 대기압 CVD(Atmospheric Pressure CVD, APCVD), 도금, 그 밖의 적절한 방법 또는 이의 조합을 포함한다. 리소그래피 패터닝 공정은 (예를 들어, 스핀 온 코팅과 같은) 레지스트 코팅, 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 헹굼, (예를 들어, 하드 베이킹과 같은) 건조, 그 밖의 적절한 공정, 또는 이의 조합을 포함한다. 대안적으로, 리소그래피 노광 공정은 마스크 불포함 리소그래피, 전자 빔 쓰기, 또는 이온 빔 쓰기와 같은 다른 방법에 의해 보조, 구현 또는 대체된다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 그 밖의 에칭 공정 또는 이의 조합을 포함한다. CMP 공정은 게이트 유전체(132), 게이트 전극(134) 및/또는 하드 마스크층(136)의 임의의 과잉 재료를 제거하여 게이트 구조물을 평탄화하도록 수행될 수 있다.The gate stack of the
게이트 유전체(132)가 실질적으로 균일한 두께를 갖도록, 게이트 유전체(132)가 핀(120) 및 격리 피처부(122) 위에 배치된다. 게이트 유전체(132)는 실리콘 산화물, 고-k 유전체 재료, 그 밖의 적절한 유전체 재료 또는 이의 조합과 같은 유전체 재료를 포함한다. 도시된 실시예에서, 게이트 유전체(132)는, 예를 들어 하프늄, 알루미늄, 지르코늄, 란타넘, 탄탈럼, 티타늄, 이트륨, 산소, 질소, 그 밖의 적절한 구성 성분 또는 이의 조합을 포함하는 하나 이상의 고-k 유전층을 포함한다. 일부 실시예에서, 하나 이상의 고-k 유전층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, 그 밖의 적절한 고-k 유전체 재료, 또는 이의 조합을 포함한다. 고-k 유전체 재료는, 예를 들어 실리콘 산화물(k 
게이트 전극(134)은 게이트 유전체(132) 위에 배치된다. 게이트 전극(134)은 전기 도전성 재료를 포함한다. 일부 실시예에서, 게이트 전극(134)은 하나 이상의 캡핑층, 일함수(work function)층, 글루/배리어층 및/또는 금속 충전(또는 벌크)층과 같은 다중층을 포함한다. 캡핑층은 게이트 유전체(132)와 게이트 구조물(130)의 다른 층(특히, 금속을 포함하는 게이트층) 사이의 구성 성분의 확산 및/또는 반응을 방지하거나 제거하는 재료를 포함할 수 있다. 일부 실시예에서, 캡핑층은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(W2N), 티타늄 실리콘 질화물(TiSiN), 탄탈럼 실리콘 질화물(TaSiN), 또는 이의 조합과 같은 금속 및 질소를 포함한다. 일함수층은, n형 일함수 재료 및/또는 p형 일함수 재료와 같이, 원하는 일함수(예를 들어, n형 일함수 또는 p형 일함수)를 갖도록 튜닝된 도전성 재료를 포함할 수 있다. P형 일함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 그 밖의 p형 일함수 재료 또는 이의 조합을 포함한다. N형 일함수 재료는 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 그 밖의 n형 일함수 재료 또는 이의 조합을 포함한다. 글루/배리어층은 일함수층 및 금속 충전층과 같은 인접한 층 사이의 접착을 촉진하는 재료, 및/또는 일함수층 및 금속 충전층과 같은 게이트층 사이의 확산을 차단 및/또는 감소시키는 재료를 포함할 수 있다. 예를 들어, 글루/배리어층은 (예를 들어, W, Al, Ta, Ti, Ni, Cu, Co, 그 밖의 적절한 금속 또는 이의 조합과 같은) 금속, 금속 산화물, (예를 들어, TiN과 같은) 금속 질화물, 또는 이의 조합을 포함한다. 금속 충전층은 Al, W 및/또는 Cu와 같은 적절한 도전성 재료를 포함할 수 있다. 하드 마스크층(136)은 게이트 전극(134) 및 게이트 전극(132) 위에 배치되고, 실리콘, 질소 및/또는 탄소와 같은 임의의 적절한 재료(예를 들어, 실리콘 질화물 또는 실리콘 탄화물)를 포함한다.The
게이트 스페이서(138)는 임의의 적절한 공정에 의해 형성되며 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 그 밖의 적절한 재료 또는 이의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 도시된 실시예에서, 실리콘 질화물층과 같은, 실리콘 및 질소를 포함하는 유전층이 기판(110) 위에 퇴적되고, 이후에 이방성 에칭되어 게이트 스페이서(138)을 형성할 수 있다. 일부 실시예에서, 게이트 스페이서(138)는 실리콘 질화물을 포함하는 제1 유전층 및 실리콘 산화물을 포함하는 제2 유전층과 같은 다층 구조물을 포함한다. 일부 실시예에서, 게이트 스페이서(138)는, 게이트 스택에 인접하여 형성되는, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서과 같은 하나 이상의 스페이서 세트를 포함한다. 이러한 실시예에서, 다양한 스페이서 세트는 상이한 에칭 특성을 가지는 재료를 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전층이 기판(110) 위에 퇴적되고, 이어서 이방성으로 에칭되어 게이트 스택에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전층이 기판(110) 위에 퇴적되고, 이어서 이방성으로 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다. 게이트 스페이서(138)를 형성하기 이전에 및/또는 이후에, 핀(120)의 소스/드레인(S/D) 영역에 저농도 소스 및 드레인(Lightly Doped Source and Drain, LDD) 피처부 및/또는 고농도 소스 및 드레인(Heavily Doped Source and Drain, HDD) 피처부가 형성되도록(둘 다 도 2a 내지 도 2g에 미도시), 주입, 확산 및/또는 어닐링 공정이 수행될 수 있다.The
웰 스트랩 셀(50)은 핀(120)의 소스/드레인 영역에 배치되는 소스 피처부 및 드레인 피처부(소스/드레인 피처부로 지칭된다)를 더 포함하며, 여기서 소스/드레인 피처부는 SRAM 셀(20A, 20B)의 n형 FinFET 및/또는 p형 FinFET의 소스/드레인 피처부와 동일하거나 유사하게 구성된다. 예를 들어, 반도체 재료는 핀(120) 위에서 에피택시 성장하여, n형 웰(112C, 112D) 위의 핀(120) 위에 (즉, SRAM 메모리 셀(20A, 20B)의 p형 FinFET을 포함하는 p형 FinFET 영역과 유사하게 구성된 웰 스트랩 셀(50)의 영역에) 에피택시 소스/드레인 피처부(140A)를 형성하고, p형 웰(114C) 위의 핀(120) 위에 (즉, SRAM 메모리 셀(20A, 20B)의 n형 FinFET을 포함하는 n형 FinFET 영역과 유사하게 구성된 웰 스트랩 셀(50)의 영역에) 에피택시 소스/드레인 피처부(140B)를 형성한다. 일부 실시예에서, 핀 리세스 공정(예를 들어, 에치 백 공정)이 핀(120)의 소스/드레인 영역에 수행되어, 에피택시 소스/드레인 피처부(140A, 140B)가 핀(120)의 최하부로부터 성장한다. 일부 실시예에서, 핀(120)의 소스/드레인 영역에 핀 리세스 공정이 수행되지 않아서, 에피택시 소스/드레인 피처부(140A, 140B)가 핀(120)의 상부 핀 활성 영역의 적어도 일부로부터 성장되어 이를 감싼다. 에피택시 소스/드레인 피처부(140A, 140B)가 하나 이상의 핀(120)에 걸쳐 위치하는 에피택시 소스/드레인 피처부와 병합되도록, 에피택시 소스/드레인 피처부(140A, 140B)는 (일부 실시예에서, 핀(120)에 실질적으로 수직인) y 방향을 따라 횡방향으로 연장(성장)할 수 있다. 일부 실시예에서, 에피택시 소스/드레인 피처부(140A) 및/또는 에피택시 소스/드레인 피처부(140B)는, (인접한 핀(120)으로부터 성장한 에피택시 재료 사이에 중단(또는 갭)을 포함하여) 부분적으로 병합된 부분 및/또는 (인접한 핀(120)으로부터 성장한 에피택시 재료 사이에 중단(또는 갭)을 포함하지 않고) 완전히 병합된 부분을 포함한다.The
에피택시 공정은, (예를 들어, 기상 에피택시(Vapor-Phase Epitaxy, VPE), 초고진공 CVD(Ultra-High Vacuum CVD, UHV-CVD), LPCVD 및/또는 PECVD와 같은) CVD 퇴적 기술, 분자 빔 에피택시, 그 밖의 적절한 SEG 공정, 또는 이의 조합을 구현할 수 있다. 에피택시 공정은 핀(120)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택시 소스/드레인 피처부(140A, 140B)는 n형 도펀트 및/또는 p형 도펀트로 도핑된다. 일부 실시예에서, n형 웰 스트랩(50B, 50C) 및 메모리 셀(20)의 p형 FinFET는 동일한, 도핑된 에피택시 소스/드레인 피처부를 가지며, p형 웰 스트랩(50A) 및 메모리 셀(20)의 n형 FinFET는 동일한, 도핑된 에피택시 소스/드레인 피처부를 가진다. 예를 들어, n형 웰 스트랩(50B, 50C)의 에피택시 소스/드레인 피처부(140A) 및 메모리 셀(20)의 p형 FinFET의 에피택시 소스/드레인 피처부는 실리콘 및/또는 게르마늄을 포함하는 에피택시층을 포함할 수 있으며, 여기서 실리콘 게르마늄 함유 에피택시층은 붕소, 탄소, 그 밖의 p형 도펀트 또는 이의 조합으로 도핑된다(예를 들어, Si:Ge:B 에피택시층 또는 Si:Ge:C 에피택시층을 형성한다). 본 예시의 취지에 따라, p형 웰 스트랩(50A)의 에피택시 소스/드레인 피처부(140B) 및 메모리 셀(20)의 n형 FinFET의 에피택시 소스/드레인 피처부는 실리콘 및/또는 탄소를 포함하는 에피택시층을 포함할 수 있으며, 여기서 실리콘 함유 에피택시층 또는 실리콘-탄소 함유 에피택시층은 인, 비소, 그 밖의 n형 도펀트 또는 이의 조합으로 도핑된다(예를 들어, Si:P 에피택시층, Si:C 에피택시층, Si:As 에피택시층, 또는 Si:C:P 에피택시층을 형성한다). 일부 실시예에서, n형 웰 스트랩(50B, 50C) 및 메모리 셀(20)의 p형 FinFET는 반대로 도핑된 에피택시 소스/드레인 피처부를 가지며, p형 웰 스트랩(50A) 및 메모리 셀(20)의 n형 FinFET는 반대로 도핑된 에피택시 소스/드레인 피처부를 가진다. 일부 실시예에서, 에피택시 소스/드레인 피처부(140A, 140B)는 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택시 공정의 소스 재료에 불순물을 추가함으로써, 에피택시 소스/드레인 피처부(140A, 140B)는 퇴적 중에 도핑된다. 일부 실시예에서, 에피택시 소스/드레인 피처부(140A, 140B)는 퇴적 공정에 후속하여 이온 주입 공정에 의해 도핑된다. 일부 실시예에서, 에피택시 소스/드레인 피처부(140A), 에피택시 소스/드레인 피처부(140B), 및/또는 HDD 영역 및/또는 LDD 영역과 같은 메모리(10)의 다른 소스/드레인 피처부에서 도펀트를 활성화시키도록 어닐링 공정이 수행된다.Epitaxy processes include CVD deposition techniques (such as, for example, Vapor-Phase Epitaxy (VPE), Ultra-High Vacuum CVD (UHV-CVD), LPCVD and/or PECVD), molecular Beam epitaxy, other suitable SEG processes, or combinations thereof can be implemented. The epitaxy process may use gaseous and/or liquid precursors that interact with the composition of
다층 상호 연결(Multilayer Interconnect, MLI) 피처부(150)가 기판(110) 위에 배치된다. MLI 피처부(150)는 다양한 장치(예를 들어, 메모리 셀(20)의 p형 FinFET, 메모리 셀(20)의 n형 FinFET, n형 웰 스트랩 영역(50A)의 n형 웰스트랩, p형 웰 스트랩 영역(50B)의 p형 웰스트랩, 트랜지스터, 저항기, 커패시터 및/또는 인덕터), 및/또는 구성 요소(예를 들어, 메모리 셀(20)의 p형 FinFET 및/또는 n형 FinFET의 게이트 구조물, 소스/드레인 피처부(예를 들어, 에피택시 소스/드레인 피처부(140A, 140B) 및/또는 메모리 셀(20)의 p형 FinFET 및/또는 n형 FinFET의 에피택시 소스/드레인 피처부), 및/또는 웰 스트랩(50)의 도핑된 웰(예를 들어, n형 웰(112C, 112D) 및/또는 p형 웰(114C)))를 전기적으로 결합하여, 다양한 장치 및/또는 구성 요소가 메모리(10)의 설계 요구 사항에 의해 지정된 바와 같이 작동할 수 있도록 한다. MLI 피처부(150)는 다양한 상호 연결 구조물을 형성하도록 구성되는 유전층과 전기적 도전층(예를 들어, 금속층)의 조합을 포함한다. 도전층은, 장치 레벨 컨택 및/또는 비아와 같은 수직 상호 연결 피처부 및/또는 도전성 라인과 같은 수평 상호 연결 피처부를 형성하도록 구성된다. 수직 상호 연결 피처부는 일반적으로 MLI 피처부(150)의 상이한 층(또는 상이한 평면)에서 수평 상호 연결 피처부를 연결한다. 작동 중에, 상호 연결 피처부는, 장치 및/또는 메모리(10)의 구성 요소 사이에서 신호를 라우팅하고 및/또는 신호(예를 들어, 클록 신호, 전압 신호 및/또는 접지 신호)를 장치 및/또는 메모리(10)의 구성 요소에 분배하도록 구성된다. 예를 들어, MLI 피처부(150)은 전원 또는 접지 전압을 p형 웰 스트랩(50A) 및/또는 n형 웰 스트랩(50B, 50C)으로 라우팅하도록 구성된 상호 연결 피처부를 포함한다. MLI 피처부(150)가 소정의 개수의 유전층 및 도전층으로 도시되어 있지만, 본 개시는 다소 더 많거나 적은 유전층 및/또는 도전층을 가지는 MLI 피처부(150)를 고려한다.A multilayer interconnect (MLI)
MLI 피처부(150)는 기판(110) 위에(특히 에피택시 소스/드레인 피처부(140A, 140B), 게이트 구조물(130) 및 핀(120) 위에) 배치되는 층간 유전층(152)(ILD-0), 및 ILD층(152) 위에 배치되는 층간 유전층(154)(ILD-1)과 같은 하나 이상의 유전층을 포함한다. ILD층(152, 154)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS 형성 산화물, PSG, BPSG, 저-k 유전체 재료, 그 밖의 적절한 유전체 재료, 또는 이의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 저-k 유전체 재료는 FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(어플라이드 머티어리얼즈, 캘리포니아, 산타 클라라), 크 세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB, SiLK®(다우 케미컬, 미드랜드, 미시간), 폴리이미드, 그 밖의 저-k 유전체 재료 또는 이의 조합을 포함하는 유전체 재료를 포함한다. 도시된 실시예에서, ILD층(152, 154)은 저-k 유전체 재료를 포함하는 유전층(일반적으로 저-k 유전층이라고 한다)이다. 일부 실시예에서, 저-k 유전체 재료는 일반적으로 3 미만의 유전 상수(k)를 가지는 재료를 말한다. ILD층(152, 154)은 다수의 유전체 재료를 가지는 다층 구조물을 포함할 수 있다. MLI 피처부(150)는, ILD층(152)과 ILD층(154) 사이에 배치되는 컨택 에칭 정지층(Contact Etching Stop Layer, CESL)과 같은, ILD층(152, 154) 사이에 배치되는 하나 이상의 CESL을 더 포함할 수 있다. 일부 실시예에서, CESL은 기판(110) 및/또는 격리 피처부(122)와 ILD층(154) 사이에 배치된다. CESL은, ILD층(152, 154)의 유전체 재료와 다른 유전체 재료와 같이, ILD층(152, 154)과 다른 재료를 포함한다. 예를 들어, ILD층(152, 154)이 저-k 유전체 재료를 포함하는 경우, CESL은 실리콘 질화물 또는 실리콘 산화질화물과 같은 실리콘 및 질소를 포함한다. ILD층(152, 154)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 그 밖의 적절한 방법 또는 이의 조합과 같은 퇴적 공정에 의해 기판(110) 위에 형성된다. 일부 실시예에서, ILD층(152, 154)은 유동성 CVD(Flowable CVD, FCVD) 공정에 의해 형성되며, FCVD 공정은 예를 들어 기판(110) 위에 유동성 재료(예를 들어, 액체 화합물)를 퇴적하는 단계, 및 열적 어닐링 및/또는 자외선 처리와 같은 적절한 기술에 의해 유동성 재료를 고체 재료로 변환시키는 단계를 포함한다. ILD층(152) 및/또는 CESL의 퇴적에 이어서, CMP 공정 및/또는 다른 평탄화 공정이 게이트 구조물(130)의 게이트 스택의 최상부 표면에 도달(노출)할 때까지 수행된다. ILD층(154)의 및/또는 CESL의 퇴적 이후에, CMP 공정 및/또는 다른 평탄화 공정이 수행될 수 있다.The
도 2a 내지 2g에서, 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B)), 비아 및/또는 도전성 라인(총괄하여 MLI 피처부(150)의 금속 하나(M1)층으로 지칭된다)이 ILD층(152, 154) 중 하나 이상에 배치되어 상호 연결 구조물을 형성한다. 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B)), 비아 및/또는 도전성 라인은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 그 밖의 적절한 도전성 재료, 또는 이의 조합과 같은 임의의 적절한 전기적 도전성 재료를 포함한다. 배리어층, 접착층, 라이너층, 벌크층, 그 밖의 적절한 층 또는 이의 조합과 같은 다양한 층과의 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B)), 비아 및/또는 도전성 라인을 제공하도록, 다양한 도전성 재료가 결합된다. 일부 실시예에서, 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B))은 Ti, TiN 및/또는 Co를 포함하고, 비아는 Ti, TiN 및/또는 W를 포함하고, 도전성 라인은 Cu, Co 및/또는 Ru를 포함한다. ILD층(152, 154)을 패터닝하여, 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B)), 비아 및/또는 도전성 라인이 형성된다. ILD층(152, 154)을 패터닝하는 단계는, 각각의 ILD층(152, 154)에 컨택 개구부, 비아 개구부 및/또는 라인 개구부와 같은 개구부(트렌치)를 형성하는 리소그래피 공정 및/또는 에칭 공정을 포함할 수 있다. 일부 실시예에서, 리소그래피 공정은, 각각의 ILD층(152, 154) 위에 레지스트층을 형성하는 단계, 레지스트층을 패터닝된 방사선에 노광시키는 단계, 노광된 레지스트층을 현상하여, 각각의 ILD층(152-154)에서 개구부(들)를 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패터닝된 레지스트층을 형성하는 단계를 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 그 밖의 에칭 공정 또는 이의 조합을 포함한다. 다음으로, 개구부(들)는 하나 이상의 도전성 재료로 채워진다. 도전성 재료(들)는 PVD, CVD, ALD, 전기 도금, 무전해 도금, 그 밖의 적절한 퇴적 공정 또는 이의 조합에 의해 퇴적될 수 있다. 다음으로, 임의의 과잉 도전성 재료(들)가 CMP 공정과 같은 평탄화 공정에 의해 제거될 수 있으며, 이에 의해 ILD층(152, 154), 장치 레벨 컨택(예를 들어, n형 웰 컨택(160A) 및 p형 웰 컨택(160B)), 비아 및/또는 도전성 라인의 최상부 표면을 평탄화시킬 수 있다.2A to 2G, device-level contacts (e.g., n-
N형 웰 컨택(160A)(n형 웰 픽업 영역이라고도 한다)이 각각의 n형 웰(112C, 112D) 위에 배치되어 n형 웰 컨택(160A)이 n형 웰(112C, 112D)을 전원 전압(VDD)과 같은 전원 전압에 전기적으로 연결하고, p형 웰 컨택(160B)(p형 웰 픽업 영역이라고도 한다)이 p형 웰(114C) 위에 배치되어 p형 웰 컨택(160B)이 p형 웰(114C)을 전원 전압(VSS)과 같은 전원 전압에 전기적으로 연결한다. N형 웰 컨택(160A) 및 p형 웰 컨택(160B)은 ILD층(152), ILD층(154) 및 격리 피처부(122)를 통해 연장되지만, 본 개시는 n형 웰 컨택(160A) 및/또는 p형 웰 컨택(160B)이 MLI 피처부(150)의 다소 더 많거나 적은 ILD층 및/또는 CESL를 통해 연장되는 실시예를 고려한다. 일부 실시예에서, 하나 이상의 n형 웰 컨택(160A) 및/또는 p형 웰 컨택(160B)은 n형 웰(112C, 112D) 및/또는 p형 웰(114A)을 비아와 같은 MLI 피처부(150)의 다른 전기 도전성 피처부에 전기적으로 연결하지 않는다. 이러한 실시예에서, 하나 이상의 n형 웰 컨택(160A) 및/또는 p형 웰 컨택(160B)은 더미 컨택이고, 이는 비(非)더미 컨택과 유사한 물리적 특성을 가져서 실질적으로 균일한 처리 환경을 가능하게 한다. An n-type well contact 160A (also referred to as an n-type well pickup area) is disposed on each of the n-
도시된 실시예에서, p형 웰 컨택(160B)이 p형 웰 스트랩(50A)에 배치되고, n형 웰 스트랩(50B, 50C)에는 p형 웰 컨택(160B)이 없다. P형 웰 스트랩(50A)에는 n형 웰이 없기 때문에, 일반적으로 n형 웰 스트랩(50B, 50C)과 유사한 도핑 구성을 가져서 n형 웰에 의해 분리된 두 개의 p형 웰 위에 p형 웰 컨택이 위치하는 종래의 p형 웰 스트랩과 비교하여, p형 웰 컨택(160B)(p형 웰 픽업 영역)은 감소된 웰 픽업 저항을 나타낸다. 도시된 실시예의 취지에 따라, p형 웰 스트랩(50A)은 n형 웰 스트랩(50B, 50C)보다 많은 컨택을 가진다. 예를 들어, p형 웰 스트랩 영역(50A)은 아홉 개의 p형 웰 컨택(160B)을 포함하는 반면, n형 웰 스트랩(50B, 50C)은 각각 세 개의 n형 웰 컨택(160A)을 포함한다. 본 개시는 n형 웰 컨택(160A) 및/또는 p형 웰 컨택(160B)의 임의의 구성을 고려한다. 예를 들어, 도 3은, 본 개시의 다양한 양태에 따른, 도 1의 메모리(10)에 구현되는 웰 스트랩 셀(50)과 같은 웰 스트랩 셀의 다른 실시예의 일부 또는 전부를 도시하는 간략화된 개략 평면도이다. 도 3에서, n형 웰 컨택(160A)이 n형 웰 스트랩(50B)과 같은 하나의 n형 웰 스트랩에 배치된다. 이러한 실시예에서, n형 웰 스트랩(50C)에는 n형 웰 컨택(160A)이 없다.In the illustrated embodiment, the p-
도 4는, 본 개시의 다양한 양태에 따른, 웰 스트랩 열(column)(40)의 일부(300)의 부분 평면도이다. 도 4에서, 세 개의 웰 스트랩 셀(50)이 메모리 셀(20)의 열(예를 들어, 메모리 어레이(12A)의 열 및 메모리 어레이(12B)의 열) 사이의 열에 배열된다. 웰 스트랩 열(40)은, 웰 스트랩 셀(50) 및 SRAM 셀(20)의 결합된 n형 웰(예를 들어, 도 2a 내지 2g를 참조하여 전술한 바와 같은 n형 웰(112A, 112B))을 나타내는 n형 웰(312) 및 웰 스트랩 셀(50) 및 SRAM 셀(20)의 결합된 p형 웰(예를 들어, 도 2a 내지 2g를 참조하여 전술한 바와 같은 p형 웰(114A 내지 114C))을 나타내는 p형 웰(314)을 포함한다. 도 4에서, n형 웰(312)은 메모리 셀(20)에서 n형 웰 스트랩(50B, 50C)으로 연장되지만, p형 웰 스트랩(50A)으로는 연장되지 않고, p형 웰은 메모리 셀(20)에서 n형 웰 스트랩(50B, 50C) 및 p형 웰 스트랩(50A)으로 연장된다. P형 웰(314)이 웰 스트랩 셀(50)에서 I자형이기 때문에, 웰 스트랩 열(40)은 웰 스트랩 열(40)의 전체 길이를 따라(여기서, y 방향을 따라) n형 웰이 없는 중간부를 포함한다. 도 4는 본 개시의 발명의 개념을 더 잘 이해하도록 명확성을 위해 간략화되었다. 웰 스트랩 열(40)의 일부(300)에 추가적인 피처부가 추가될 수 있고, 아래에 설명된 피처부 중 일부는 웰 스트랩 열(40)의 일부(300)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.4 is a partial plan view of a
도 5는, 본 개시의 다양한 양태에 따라, SRAM의 메모리 셀에서 구현될 수 있는 단일 포트 SRAM 셀(400)의 회로도이다. 예를 들어, 단일 포트 SRAM 셀(400)은 메모리(10)의 하나 이상의 메모리 셀(20)(도 1)에서 구현된다. 단일 포트 SRAM 셀(400)은, 패스 게이트 트랜지스터(PG-1), 패스 게이트 트랜지스터(PG-2), 풀업 트랜지스터(PU-1), 풀업 트랜지스터(PU-2), 풀다운 트랜지스터(PD-1), 및 풀다운 트랜지스터(PD-2)의 여섯 개의 트랜지스터를 포함한다. 따라서, 단일 포트 SRAM 셀(400)은 대안적으로 6T SRAM 셀로도 지칭된다. 작동 시에, 패스 게이트 트랜지스터(PG-1) 및 패스 게이트 트랜지스터(PG-2)는, 교차 결합된 한 쌍의 인버터, 즉, 인버터(410) 및 인버터(420)를 포함하는 SRAM 셀(400)의 저장부에 대한 액세스를 제공한다. 인버터(410)는 풀업 트랜지스터(PU-1) 및 풀다운 트랜지스터(PD-1)를 포함하고, 인버터(420)는 풀업 트랜지스터(PU-2) 및 풀다운 트랜지스터(PD-2)를 포함한다. 도 5는 본 개시의 발명의 개념을 더 잘 이해하도록 명확성을 위해 간략화되었다. 추가적인 피처부가 단일 포트 SRAM 셀(400)에 추가될 수 있고, 후술하는 피처부 중 일부가 단일 포트 SRAM 셀(400)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.5 is a circuit diagram of a single
일부 실시예에서, 풀업 트랜지스터(PU-1, PU-2)는 p형 FinFET으로 구성된다. 예를 들어, 풀업 트랜지스터(PU-1, PU-2)는 (하나 이상의 n형 핀을 포함하는) n형 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물을 각각 포함하여, 게이트 구조물이 n형 핀 구조물의 p형 소스/드레인 영역(예를 들어, p형 에피택시 소스/드레인 피처부) 사이에 개재되도록 하고, 여기서 게이트 구조물 및 n형 핀 구조물은 n형 웰 영역 위에 배치되며, 풀다운 트랜지스터(PD-1, PD-2)는 (하나 이상의 p형 핀을 포함하는) p형 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물을 각각 포함하여, 게이트 구조물이 p형 핀 구조물의 n형 소스/드레인 영역(예를 들어, n형 에피택시 소스/드레인 피처부) 사이에 개재되도록 하고, 여기서 게이트 구조물 및 p형 핀 구조물은 p형 웰 영역 위에 배치된다. 일부 실시예에서, 패스 게이트 트랜지스터(PG-1, PG-2)가 또한 n형 FinFET으로서 구성된다. 예를 들어, 패스 게이트 트랜지스터(PG-1, PG-2)는 (하나 이상의 p형 핀을 포함하는) p형 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물을 각각 포함하여, 게이트 구조물이 p형 핀 구조물의 n형 소스/드레인 영역(예를 들어, n형 에피택시 소스/드레인 피처부) 사이에 개재되도록 하고, 여기서 게이트 구조물 및 p형 핀 구조물이 p형 웰 영역 위에 배치된다.In some embodiments, the pull-up transistors PU-1 and PU-2 are configured as p-type FinFETs. For example, the pull-up transistors PU-1 and PU-2 each include a gate structure disposed on a channel region of an n-type fin structure (including one or more n-type fins), and the gate structure is an n-type fin structure Between the p-type source/drain regions (e.g., p-type epitaxy source/drain features), wherein the gate structure and the n-type fin structure are disposed over the n-type well region, and the pull-down transistor (PD- 1, PD-2) each includes a gate structure disposed on a channel region of a p-type fin structure (including one or more p-type fins), and the gate structure is an n-type source/drain region of the p-type fin structure (e.g. For example, the n-type epitaxy source/drain feature portion) is interposed between the gate structure and the p-type fin structure over the p-type well region. In some embodiments, pass gate transistors PG-1 and PG-2 are also configured as n-type FinFETs. For example, the pass gate transistors PG-1 and PG-2 each include a gate structure disposed on a channel region of a p-type fin structure (including one or more p-type fins), and the gate structure is a p-type fin. Interposed between the n-type source/drain regions of the structure (eg, n-type epitaxy source/drain features), wherein the gate structure and the p-type fin structure are disposed over the p-type well region.
풀업 트랜지스터(PU-1)의 게이트는 제1 공통 드레인(CD1)과 (전원 전압(VDD)과 전기적으로 결합되는) 소스 사이에 개재되고, 풀다운 트랜지스터(PD-1)의 게이트는 제1 공통 드레인과 (전원 전압(VSS)과 전기적으로 결합되는) 소스 사이에 개재된다. 풀업 트랜지스터(PU-2)의 게이트는 제2 공통 드레인(CD2)과 (전원 전압(VDD)과 전기적으로 결합되는) 소스 사이에 개재되고, 풀다운 트랜지스터(PD-2)의 게이트는 제2 공통 드레인과 (전원 전압(VSS)과 전기적으로 결합되는) 소스 사이에 개재된다. 일부 실시예에서, 제1 공통 드레인(CD1)은 실제 형태로 데이터를 저장하는 스토리지 노드(SN)이고, 제2 공통 드레인(CD2)은 상보적인 형태로 데이터를 저장하는 스토리지 노드(SNB)이다. 풀업 트랜지스터(PU-1)의 게이트 및 풀다운 트랜지스터(PD-1)의 게이트는 제2 공통 드레인과 결합되고, 풀업 트랜지스터(PU-2)의 게이트 및 풀다운 트랜지스터(PD-2)의 게이트는 제1 공통 드레인과 결합된다. 패스 게이트 트랜지스터(PG-1)의 게이트는 드레인과 (비트 라인(BL)과 전기적으로 결합되는) 소스 사이에 개재되며, 이는 제1 공통 드레인과 전기적으로 결합된다. 패스 게이트 트랜지스터(PG-2)의 게이트는 드레인과 (상보적 비트 라인(BLB)과 전기적으로 결합되는) 소스 사이에 개재되며, 이는 제2 공통 드레인과 전기적으로 결합된다. 패스 게이트 트랜지스터(PG-1, PG-2)의 게이트는 워드 라인(WL)과 전기적으로 결합된다. 일부 실시예에서, 패스 게이트 트랜지스터(PG-1, PG-2)는 읽기 동작 및/또는 쓰기 동작 중에 스토리지 노드(SN, SNB)에 대한 액세스를 제공한다. 예를 들어, 패스 게이트 트랜지스터(PG-1, PG-2)는, 워드라인(WL)에 의해 패스 게이트 트랜지스터(PG-1, PG-2)의 게이트에 인가된 전압에 응답하여, 스토리지 노드(SN, SNB)를 각각 비트 라인(BL, BLB)에 결합한다.The gate of the pull-up transistor PU-1 is interposed between the first common drain CD1 and the source (electrically coupled to the power supply voltage V DD ), and the gate of the pull-down transistor PD-1 is the first common. It is interposed between the drain and the source (electrically coupled to the power supply voltage V SS ). The gate of the pull-up transistor PU-2 is interposed between the second common drain CD2 and the source (electrically coupled to the power supply voltage V DD ), and the gate of the pull-down transistor PD-2 is the second common. It is interposed between the drain and the source (electrically coupled to the power supply voltage V SS ). In some embodiments, the first common drain CD1 is a storage node SN that stores data in an actual form, and the second common drain CD2 is a storage node SNB that stores data in a complementary form. The gate of the pull-up transistor PU-1 and the gate of the pull-down transistor PD-1 are coupled to the second common drain, and the gate of the pull-up transistor PU-2 and the gate of the pull-down transistor PD-2 are first It is combined with a common drain. The gate of the pass gate transistor PG-1 is interposed between the drain and the source (electrically coupled to the bit line BL), which is electrically coupled to the first common drain. The gate of the pass gate transistor PG-2 is interposed between the drain and the source (electrically coupled to the complementary bit line BLB), which is electrically coupled to the second common drain. Gates of the pass gate transistors PG-1 and PG-2 are electrically coupled to the word line WL. In some embodiments, pass gate transistors PG-1 and PG-2 provide access to storage nodes SN and SNB during a read operation and/or a write operation. For example, the pass gate transistors PG-1 and PG-2 respond to the voltage applied to the gates of the pass gate transistors PG-1 and PG-2 by the word line WL, and the storage node ( SN and SNB are coupled to bit lines BL and BLB, respectively.
도 6은, 본 개시의 다양한 양태에 따른, SRAM 어레이(500)의 부분 또는 전체의 부분 평면도이다. 일부 실시예에서, SRAM 어레이(500)는 SRAM 셀(20)의 일부와 같은 메모리(10)의 일부를 나타낸다. 도 6에서, SRAM 어레이(500)는, n형 웰(512A), n형 웰(512B), p형 웰(514A), p형 웰(514B), 및 p형 웰(514C)과 같은 다양한 도핑 영역이 배치되는 기판(510)을 포함한다. 기판(510), n형 웰(512A, 512B) 및 p형 웰(514A 내지 514C)은 각각 도 2a 내지 도 2g를 참조하여 전술한 기판(110), n형 웰(112A, 112B) 및 p형 웰(114A 내지 114C)과 유사하다. SRAM 어레이(500)는 n형 웰(512A, 512B) 및 p형 웰(514A 내지 514C) 위에 배치되는 다양한 피처부를 추가로 포함하며, 여기서 다양한 피처부는 원하는 기능을 달성하도록 구성된다. 예를 들어, SRAM 어레이(500)는, (도 2a 내지 2g를 참조하여 전술한 핀(120)과 유사한) 핀(520), (도 2a 내지 2g를 참조하여 전술한 격리 피처부(222)와 유사한) 격리 피처부(들), (도 2a 내지 2g를 참조하여 전술한 게이트 구조물(130)과 유사한) 게이트 구조물(530)(예를 들어, 도 2a 내지 2g를 참조하여 전술한 게이트 유전체(132), 게이트 전극(134), 하드 마스크(136), 및/또는 게이트 스페이서(138)와 유사한 게이트 유전체, 게이트 전극, 하드 마스크 및/또는 게이트 스페이서를 포함한다), (도 2a 내지 2g를 참조하여 전술한 에피택시 소스/드레인 피처부(140A, 140B)와 유사한) 에피택시 소스/드레인 피처부, (도 2a 내지 2g를 참조하여 전술한 MLI 피처부(150)와 유사한) MLI 피처부, (도 2a 내지 2g를 참조하여 전술한 ILD층(152, 154)과 유사한) ILD층, (도 2a 내지 도 2g를 참조하여 전술한 장치 레벨 컨택과 유사한) 장치 레벨 컨택, (도 2a 내지 도 2g를 참조하여 전술한 비아와 유사한) 비아, 및 (도 2a 내지 도 2g를 참조하여 전술한 도전성 라인과 유사한) 도전성 라인을 포함한다. 다양한 피처부는 SRAM 셀(560A), SRAM 셀(560B), SRAM 셀(560C), 및 SRAM 셀(560D)을 포함하는 SRAM 셀 영역을 형성하도록 구성된다. SRAM 셀(560A 내지 560D)은 메모리(10)의 SRAM 셀(20) 내에 구현될 수 있다. 일부 실시예에서, SRAM 셀(560B) 또는 SRAM 셀(560D)은 도 2의 웰 스트랩(50)에 인접한 SRAM 셀(20A)로서 구현될 수 있다. 일부 실시예에서, SRAM 셀(560A) 또는 SRAM 셀(560C)은 도 2의 웰 스트랩(50)에 인접한 SRAM 셀(20B)로서 구현될 수 있다. 도 6은 본 개시의 발명의 개념을 더 잘 이해하도록 명확성을 위해 간략화되었다. 추가적인 피처부가 SRAM 어레이(500)에 추가될 수 있고, 후술하는 피처부 중 일부가 SRAM 어레이(500)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.6 is a partial or full partial plan view of
SRAM 셀(560A 내지 560D)은 단일 포트 SRAM, 이중 포트 SRAM, 그 밖의 유형의 SRAM 또는 이의 조합을 포함한다. 도시된 실시예에서, SRAM 셀(560A 내지 560D)은 단일 포트 SRAM을 포함한다. 예를 들어, 각각의 SRAM 셀(560A 내지 560D)은 패스 게이트 트랜지스터(PG-1), 패스 게이트 트랜지스터(PG-2), 풀업 트랜지스터(PU-1), 풀업 트랜지스터(PU-2), 풀다운 트랜지스터(PD-1), 및 풀다운 트랜지스터(PD-2)의 여섯 개의 트랜지스터를 포함한다. SRAM 셀(560A 내지 560D) 각각은 p형 웰 사이에 배치되는 n형 웰을 포함한다. 예를 들어, SRAM 셀(560A, 560B) 각각은 p형 웰(514A)과 p형 웰(514B) 사이에 배치되는 n형 웰(512A)을 포함하고, 여기서 풀업 트랜지스터(PU-1, PU-2)는 n형 웰(512A) 위에 배치되고, 패스 게이트 트랜지스터(PG-1, PG-2) 및 풀다운 트랜지스터(PD-1, PD-2)는 p형 웰(514A) 또는 p형 웰(514B) 위에 배치된다. SRAM 셀(560C, 560D) 각각은 p형 웰(514B)과 p형 웰(514C) 사이에 배치되는 n형 웰(512B)을 포함하고, 여기서 풀업 트랜지스터(PU-1, PU-2)는 n형 웰(512B) 위에 배치되고, 패스 게이트 트랜지스터(PG-1, PG-2) 및 풀다운 트랜지스터(PD-1, PD-2)는 p형 웰(514B) 또는 p형 웰(514C) 위에 배치된다. 풀업 트랜지스터(PU-1, PU-2)는 p형 FinFET이고, 패스 게이트 트랜지스터(PG-1, PG-2)는 n형 FinFET이고, 풀다운 트랜지스터(PD-1, PD-2)는 p형 트랜지스터이다. 일부 실시예에서, 풀업 트랜지스터(PU-1, PU-2)는 p형 FinFET으로 구성되는 반면, 패스 게이트 트랜지스터(PG-1, PG-2) 및 풀다운 트랜지스터(PD-1, PD-2)는 n형 FinFET으로 구성된다. 예를 들어, 패스 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2) 각각은, 각각의 p형 웰 위에 배치되는 (하나 이상의 핀(520)을 포함하는) 핀 구조물 및 핀 구조물의 채널 영역 위에 배치되는 각각의 게이트 구조물(530)을 포함하여, 각각의 게이트 구조물(530)이 핀 구조물의 소스/드레인 영역 사이에 개재되도록 한다. 패스 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 핀 구조물은 p형 도펀트를 포함하고 p형 웰에 전기적으로 연결된다. 패스 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 핀 구조물은 n형 에피택시 소스/드레인 피처부를 더 포함한다(즉, 패스 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 에피택시 소스/드레인 피처부는 n형 도펀트를 포함한다). 패스 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 게이트 구조물(530) 및/또는 에피택시 소스/드레인 피처부는, MLI 피처부(150)과 같은 MLI 피처부에 의해 전압 소스(예를 들어, VSS)에 전기적으로 연결된다. 본 예시의 취지에 따라, 각각의 풀업 트랜지스터(PU-1, PU-2)는 각각의 n형 웰 위에 배치되는 (하나 이상의 핀(520)을 포함하는) 핀 구조물 및 핀 구조물의 채널 영역 위에 배치되는 각각의 게이트 구조물(530)을 포함하여, 각각의 게이트 구조물(530)이 핀 구조물의 소스/드레인 영역 사이에 개재되도록 한다. 풀업 트랜지스터(PU-1, PU-2)의 핀 구조물은 n형 도펀트를 포함하고 n형 웰에 전기적으로 연결된다. 풀업 트랜지스터(PU-1, PU-2)의 핀 구조물은 p형 에피택시 소스/드레인 피처부를 더 포함한다(즉, 풀업 트랜지스터(PU-1, PU-2)의 에피택시 소스/드레인 피처부는 p형 도펀트를 포함한다). 풀업 트랜지스터(PU-1, PU-2)의 게이트 구조물(530) 및/또는 에피택시 소스/드레인 피처부는 MLI 피처부에 의해 전압 소스(예를 들어, VDD)에 전기적으로 연결된다. 본 예시에서, 풀업 트랜지스터(PU-1, PU-2), 패스 게이트 트랜지스터(PG-1, PG-2), 및 풀다운 트랜지스터(PD-1, PD-2)는 단일 핀 FinFET이지만(다시 말해서, 핀 구조물이 하나의 핀을 포함하지만), 본 개시는 하나 이상의 풀업 트랜지스터(PU-1, PU-2), 패스 게이트 트랜지스터(PG-1, PG-2) 및 풀다운 트랜지스터(PD-1, PD-2)가 다중 핀 FinFET인(다시 말해서, 핀 구조물이 다수의 핀을 포함하는) 구현도 고려한다.The
본 개시는 많은 많은 다양한 실시예를 제공한다. 핀 기반 웰 스트랩 및 그 제조 방법이, SRAM 어레이와 같은 메모리 어레이의 성능을 향상시키기 위해 본 명세서에 개시되었다. 예시적인 집적 회로(Integrated Circuit, IC)는, 기판에 배치되는 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역을 포함하는 제1 웰 도핑 구성을 가지는 메모리 셀을 포함한다. 제2 웰 영역은 제1 웰 영역과 제3 웰 영역 사이에 배치된다. 제1 웰 영역 및 제3 웰 영역은 제1형 도펀트로 도핑되고, 제2 웰 영역은 제2형 도펀트로 도핑된다. 집적 회로는 메모리 셀에 인접하여 배치되는 웰 스트랩 셀을 더 포함한다. 웰 스트랩 셀은 제1 웰 스트랩 영역, 제2 웰 스트랩 영역 및 제3 웰 스트랩 영역을 가지며, 제2 웰 스트랩 영역은 제1 웰 스트랩 영역과 제3 웰 스트랩 영역 사이에 배치된다. 제1 웰 스트랩 영역 및 제3 웰 스트랩 영역은 제1 웰 도핑 구성을 가진다. 제2 웰 스트랩 영역은 제1형 도펀트로 도핑된 제4 웰 영역을 포함하는 제2 도핑 구성을 가진다. 웰 스트랩 셀은 제4 웰 영역으로의 제1 웰 픽업 영역 및 제2 웰 영역으로의 제2 웰 픽업 영역을 포함한다. 일부 실시예에서, 제1 웰 영역, 제3 웰 영역 및 제4 웰 영역이 결합하여, 제1형 도펀트로 도핑된, 웰 스트랩 셀 내의 I자형 웰 영역을 형성한다. 일부 실시예에서, 제1형 도펀트는 p형 도펀트이고, 제2형 도펀트는 n형 도펀트이다.The present disclosure provides many many different embodiments. Pin-based well straps and methods of manufacturing the same are disclosed herein to improve the performance of memory arrays, such as SRAM arrays. An exemplary integrated circuit (IC) includes a memory cell having a first well doped configuration including a first well region, a second well region, and a third well region disposed on a substrate. The second well region is disposed between the first well region and the third well region. The first well region and the third well region are doped with a first type dopant, and the second well region is doped with a second type dopant. The integrated circuit further includes a well strap cell disposed adjacent to the memory cell. The well strap cell has a first well strap region, a second well strap region, and a third well strap region, and the second well strap region is disposed between the first well strap region and the third well strap region. The first well strap region and the third well strap region have a first well doping configuration. The second well strap region has a second doping configuration including a fourth well region doped with a first type dopant. The well strap cell includes a first well pick-up area to a fourth well area and a second well pick-up area to a second well area. In some embodiments, the first well region, the third well region, and the fourth well region are combined to form an I-shaped well region in the well strap cell, doped with a first type dopant. In some embodiments, the first type dopant is a p-type dopant and the second type dopant is an n-type dopant.
일부 실시예에서, 제1 웰 영역, 제2 웰 영역, 제3 웰 영역 및 제4 웰 영역은 게이트 길이 방향에 수직인 방향을 따라 연장된다. 일부 실시예에서, 제4 웰 영역은 웰 스트랩 셀의 폭과 실질적으로 동일한 폭을 가진다. 일부 실시예에서, 제2 웰 픽업 영역은 제1 웰 스트랩 영역 또는 제3 웰 스트랩 영역에서만 제2 웰 영역에 배치된다. 일부 실시예에서, 제1 웰 픽업 영역은 제1 전압에 연결되고, 제2 웰 픽업 영역은 제1 전압과 다른 제2 전압에 연결된다. 일부 실시예에서, 웰 스트랩 셀은, 더미 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistors, FinFET)로서 구성되는 핀, 게이트 구조물, 및 에피택시 소스/드레인 피처부를 포함한다.In some embodiments, the first well region, the second well region, the third well region, and the fourth well region extend along a direction perpendicular to the gate length direction. In some embodiments, the fourth well region has a width substantially equal to the width of the well strap cell. In some embodiments, the second well pickup area is disposed in the second well area only in the first well strap area or the third well strap area. In some embodiments, the first well pickup region is connected to a first voltage and the second well pickup region is connected to a second voltage different from the first voltage. In some embodiments, a well strap cell includes fins, gate structures, and epitaxy source/drain features configured as dummy fin-like field effect transistors (FinFETs).
예시적인 웰 스트랩 셀은 제1 메모리 셀과 제2 메모리 셀 사이에 배치된다. 웰 스트랩 셀은 기판에 배치되는 p형 웰, 제1 n형 웰, 및 제2 n형 웰을 포함한다. 웰 스트랩 셀의 중간부에 게이트 길이 방향을 따라 제1 n형 웰 및 제2 n형 웰이 없도록, p형 웰, 제1 n형 웰, 및 제2 n형 웰이 웰 스트랩 셀에 구성된다. 웰 스트랩 셀은 p형 웰로의 p형 웰 픽업 영역, 및 제1 n형 웰, 제2 n형 웰, 또는 둘 다로의 n형 웰 픽업 영역을 더 포함한다. 일부 실시예에서, p형 웰은 게이트 길이 방향을 따라 I자형 평면도를 가진다. 일부 실시예에서, 게이트 길이 방향을 따라 제1 n형 웰 및 제2 n형 웰이 없는, 웰 스트랩 셀의 중간부의 폭이 웰 스트랩 셀의 폭과 실질적으로 동일하다. 일부 실시예에서, 웰 스트랩 셀은 게이트 길이 방향에 수직인 방향을 따라 연장되는 핀을 포함하는 핀 기반 웰 스트랩 셀이다.An exemplary well strap cell is disposed between a first memory cell and a second memory cell. The well strap cell includes a p-type well, a first n-type well, and a second n-type well disposed on a substrate. A p-type well, a first n-type well, and a second n-type well are configured in the well strap cell such that there are no first n-type wells and second n-type wells along the gate length direction in the middle portion of the well strap cell. The well strap cell further includes a p-type well pickup region to the p-type well, and an n-type well pickup region to the first n-type well, the second n-type well, or both. In some embodiments, the p-type well has an I-shaped plan view along the gate length direction. In some embodiments, the width of the middle portion of the well strap cell without the first n-type well and the second n-type well along the gate length direction is substantially equal to the width of the well strap cell. In some embodiments, the well strap cell is a pin-based well strap cell comprising fins extending along a direction perpendicular to the gate length direction.
일부 실시예에서, 웰 스트랩 셀의 중간부는 웰 스트랩 셀의 제1 엣지부와 웰 스트랩 셀의 제2 엣지부 사이에 배치되며, 중간부는 p형 웰의 제1 서브 영역을 포함하고; 제1 엣지부는 게이트 길이 방향을 따라 p형 웰의 제2 서브 영역과 p형 웰의 제3 서브 영역 사이에 배치되는 제1 n형 웰을 포함하고, p형 웰의 제2 서브 영역 및 p형 웰의 제3 서브 영역은 p형 웰의 제1 서브 영역으로부터 연장되고; 제2 엣지부는 게이트 길이 방향을 따라 p형 웰의 제4 서브 영역과 p형 웰의 제5 서브 영역 사이에 배치되는 제2 n형 웰을 포함하고, p형 웰의 제4 서브 영역 및 p형 웰의 제5 서브 영역은 p형 웰의 제1 서브 영역으로부터 연장된다. 이러한 실시예에서, 중간부는 p형 웰 스트랩에 해당하고, 제1 엣지부는 제1 n형 웰 스트랩에 해당하고, 제2 엣지부는 제2 n형 웰 스트랩에 해당한다. p형 웰 스트랩은 제1 n형 웰 스트랩과 제2 n형 웰 스트랩 사이에 배치된다.In some embodiments, the middle portion of the well strap cell is disposed between the first edge portion of the well strap cell and the second edge portion of the well strap cell, and the middle portion includes a first sub-region of the p-type well; The first edge portion includes a first n-type well disposed between the second sub-region of the p-type well and the third sub-region of the p-type well along the gate length direction, and the second sub-region and the p-type of the p-type well The third sub-region of the well extends from the first sub-region of the p-type well; The second edge portion includes a second n-type well disposed between the fourth sub-region of the p-type well and the fifth sub-region of the p-type well along the gate length direction, and the fourth sub-region and the p-type of the p-type well The fifth sub-region of the well extends from the first sub-region of the p-type well. In this embodiment, the middle portion corresponds to the p-type well strap, the first edge portion corresponds to the first n-type well strap, and the second edge portion corresponds to the second n-type well strap. The p-type well strap is disposed between the first n-type well strap and the second n-type well strap.
일부 실시예에서, 제1 게이트 구조물이 웰 스트랩 셀의 중간부에 배치되어, 제1 게이트 구조물이 p형 웰 위에 배치되도록 하고; 제2 게이트 구조물이 웰 스트랩 셀의 제1 엣지부에 배치되어, 제2 게이트 구조물이 제1 n형 웰, p형 웰의 제2 서브 영역 및 p형 웰의 제3 서브 영역 위에 배치되도록 하고, 제3 게이트 구조물이 웰 스트랩 셀의 제2 엣지부에 배치되어, 제3 게이트 구조물제2 n형 웰, p형 웰의 제4 서브 영역 및 p형 웰의 제5 서브 영역 위에 배치되도록 한다. 일부 실시예에서, p형 웰 픽업 영역은, 게이트 길이 방향을 따라 제1 n형 웰 및 제2 n형 웰이 없는 웰 스트랩 셀의 중간부에 배치된다. 일부 실시예에서, p형 웰 픽업 영역 중 적어도 하나는 게이트 길이 방향에 수직인 방향을 따라 제1 n형 웰과 제2 n형 웰 사이에 배치된다.In some embodiments, a first gate structure is disposed in the middle of the well strap cell such that the first gate structure is disposed over the p-type well; A second gate structure is disposed on the first edge of the well strap cell so that the second gate structure is disposed on the first n-type well, the second sub-region of the p-type well, and the third sub-region of the p-type well, The third gate structure is disposed on the second edge of the well strap cell, so that the third gate structure is disposed on the second n-type well, the fourth sub-region of the p-type well, and the fifth sub-region of the p-type well. In some embodiments, the p-type well pickup region is disposed in the middle of the well strap cell without the first n-type well and the second n-type well along the gate length direction. In some embodiments, at least one of the p-type well pickup regions is disposed between the first n-type well and the second n-type well along a direction perpendicular to the gate length direction.
예시적인 메모리 어레이는 제1 메모리 셀 열 및 제2 메모리 셀 열을 포함한다. 제1 메모리 셀 열의 각각의 메모리 셀 및 제2 메모리 셀 열의 각각의 메모리 셀은 제1 웰 도핑 구성을 가진다. 메모리 어레이는 제1 메모리 셀 열과 제2 메모리 셀 열 사이에 배치되는 웰 스트랩 열을 더 포함한다. 웰 스트랩 열의 각각의 웰 스트랩 셀은 제1 n형 웰 스트랩과 제2 n형 웰 스트랩 사이에 배치되는 p형 웰 스트랩을 포함한다. 제1 n형 웰 스트랩 및 제2 n형 웰 스트랩은 제1 웰 도핑 구성을 가진다. p형 웰 스트랩은 제1 웰 도핑 구성과 다른 제2 웰 도핑 구성을 가진다. 일부 실시예에서, 제1 웰 도핑 구성은 n형 웰을 포함하고, 제2 웰 도핑 구성에는 n형 웰이 없다. 일부 실시예에서, p형 웰 스트랩은 제1 n형 웰 스트랩의 n형 웰과 제2 n형 웰 스트랩의 n형 웰 사이에 배치되는 p형 웰 픽업 영역을 포함한다.An exemplary memory array includes a first row of memory cells and a second row of memory cells. Each memory cell of the first memory cell column and each memory cell of the second memory cell column have a first well doping configuration. The memory array further includes a column of well straps disposed between the column of first and second memory cells. Each well strap cell of the well strap row includes a p-type well strap disposed between a first n-type well strap and a second n-type well strap. The first n-type well strap and the second n-type well strap have a first well doping configuration. The p-type well strap has a second well doping configuration different from the first well doping configuration. In some embodiments, the first well doped configuration comprises an n-type well and the second well doped configuration does not have an n-type well. In some embodiments, the p-type well strap includes a p-type well pick-up region disposed between the n-type well of the first n-type well strap and the n-type well of the second n-type well strap.
1) 본 개시의 실시형태에 따른 집적 회로는, 기판에 배치되는 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역을 포함하는 제1 웰 도핑 구성을 가지는 메모리 셀 - 상기 제2 웰 영역은 상기 제1 웰 영역과 상기 제3 웰 영역 사이에 배치되고, 상기 제1 웰 영역 및 상기 제3 웰 영역은 제1형 도펀트로 도핑되고, 상기 제2 웰 영역은 제2형 도펀트로 도핑됨 - ; 및 상기 메모리 셀에 인접하여 배치되는 웰 스트랩 셀을 포함하며, 상기 웰 스트랩 셀은 제1 웰 스트랩 영역, 제2 웰 스트랩 영역 및 제3 웰 스트랩 영역을 가지며, 상기 제2 웰 스트랩 영역은 상기 제1 웰 스트랩 영역과 상기 제3 웰 스트랩 영역 사이에 배치되고, 상기 제1 웰 스트랩 영역 및 상기 제3 웰 스트랩 영역은 상기 제1 웰 도핑 구성을 가지고, 상기 제2 웰 스트랩 영역은 상기 제1형 도펀트로 도핑된 제4 웰 영역을 포함하는 제2 도핑 구성을 가지며, 상기 웰 스트랩 셀은 상기 제4 웰 영역으로의 제1 웰 픽업 영역 및 상기 제2 웰 영역으로의 제2 웰 픽업 영역을 포함한다.1) In an integrated circuit according to an embodiment of the present disclosure, a memory cell having a first well doping configuration including a first well region, a second well region, and a third well region disposed on a substrate-the second well region It is disposed between the first well region and the third well region, the first well region and the third well region are doped with a first type dopant, and the second well region is doped with a second type dopant- ; And a well strap cell disposed adjacent to the memory cell, wherein the well strap cell has a first well strap area, a second well strap area, and a third well strap area, and the second well strap area It is disposed between the first well strap region and the third well strap region, the first well strap region and the third well strap region have the first well doping configuration, and the second well strap region is the first type Has a second doping configuration including a fourth well region doped with a dopant, wherein the well strap cell includes a first well pickup region to the fourth well region and a second well pickup region to the second well region do.
2) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 웰 영역, 상기 제3 웰 영역 및 상기 제4 웰 영역이 결합하여, 상기 제1형 도펀트로 도핑된, 상기 웰 스트랩 셀 내의 I자형 웰 영역을 형성한다.2) In the integrated circuit according to the embodiment of the present disclosure, the first well region, the third well region, and the fourth well region are combined and doped with the first type dopant, and I in the well strap cell A shaped well region is formed.
3) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1형 도펀트는 p형 도펀트이고, 상기 제2형 도펀트는 n형 도펀트이다.3) In the integrated circuit according to the embodiment of the present disclosure, the first type dopant is a p-type dopant, and the second type dopant is an n-type dopant.
4) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 웰 영역, 상기 제2 웰 영역, 상기 제3 웰 영역 및 상기 제4 웰 영역은 게이트 길이 방향에 수직인 방향을 따라 연장된다.4) In the integrated circuit according to the embodiment of the present disclosure, the first well region, the second well region, the third well region, and the fourth well region extend along a direction perpendicular to a gate length direction.
5) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제4 웰 영역은 상기 웰 스트랩 셀의 폭과 실질적으로 동일한 폭을 갖는다.5) In the integrated circuit according to the embodiment of the present disclosure, the fourth well region has a width substantially equal to the width of the well strap cell.
6) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제2 웰 픽업 영역은 상기 제1 웰 스트랩 영역 또는 상기 제3 웰 스트랩 영역에서만 상기 제2 웰 영역에 배치된다.6) In the integrated circuit according to the embodiment of the present disclosure, the second well pick-up area is disposed in the second well area only in the first well strap area or the third well strap area.
7) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 웰 픽업 영역은 제1 전압에 연결되고, 상기 제2 웰 픽업 영역은 상기 제1 전압과 다른 제2 전압에 연결된다.7) In the integrated circuit according to the embodiment of the present disclosure, the first well pickup region is connected to a first voltage, and the second well pickup region is connected to a second voltage different from the first voltage.
8) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 웰 스트랩 셀은, 더미 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistor, FinFET)로서 구성되는 핀, 게이트 구조물, 및 에피택시 소스/드레인 피처부를 포함한다.8) In the integrated circuit according to the embodiment of the present disclosure, the well strap cell includes a fin configured as a dummy fin-like field effect transistor (FinFET), a gate structure, and an epitaxy source/drain feature. Includes wealth.
9) 본 개시의 다른 실시형태에 따른 메모리는, 제1 메모리 셀과 제2 메모리 셀 사이에 배치되는 웰 스트랩 셀을 포함하며, 상기 웰 스트랩 셀은, 기판에 배치되는 p형 웰, 제1 n형 웰, 및 제2 n형 웰 - 상기 p형 웰, 제1 n형 웰, 및 제2 n형 웰은, 상기 웰 스트랩 셀의 중간부에 게이트 길이 방향을 따라 상기 제1 n형 웰 및 상기 제2 n형 웰이 없도록, 상기 웰 스트랩 셀 내에 구성됨 - ; 상기 p형 웰로의 p형 웰 픽업 영역; 및 상기 제1 n형 웰, 상기 제2 n형 웰, 또는 둘 다로의 n형 웰 픽업 영역을 포함한다.9) A memory according to another embodiment of the present disclosure includes a well strap cell disposed between a first memory cell and a second memory cell, wherein the well strap cell includes a p-type well disposed on a substrate, and a first n The p-type well, the first n-type well, and the second n-type well include the first n-type well and the first n-type well along a gate length direction in a middle portion of the well strap cell. Configured in the well strap cell so that there is no second n-type well; A p-type well pickup region to the p-type well; And an n-type well pick-up region to the first n-type well, the second n-type well, or both.
10) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 p형 웰은 상기 게이트 길이 방향을 따라 I자형 상면(top view)을 갖는다.10) In the memory according to another embodiment of the present disclosure, the p-type well has an I-shaped top view along the gate length direction.
11) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 웰 스트랩 셀의 중간부는 상기 웰 스트랩 셀의 제1 엣지부와 상기 웰 스트랩 셀의 제2 엣지부 사이에 배치되며, 상기 중간부는 상기 p형 웰의 제1 서브 영역을 포함하고; 상기 제1 엣지부는 상기 게이트 길이 방향을 따라 상기 p형 웰의 제2 서브 영역과 상기 p형 웰의 제3 서브 영역 사이에 배치되는 상기 제1 n형 웰을 포함하고, 상기 p형 웰의 제2 서브 영역 및 상기 p형 웰의 제3 서브 영역은 상기 p형 웰의 제1 서브 영역으로부터 연장되고; 상기 제2 엣지부는 상기 게이트 길이 방향을 따라 상기 p형 웰의 제4 서브 영역과 상기 p형 웰의 제5 서브 영역 사이에 배치되는 상기 제2 n형 웰을 포함하고, 상기 p형 웰의 제4 서브 영역 및 상기 p형 웰의 제5 서브 영역은 상기 p형 웰의 제1 서브 영역으로부터 연장된다.11) In the memory according to another embodiment of the present disclosure, the middle portion of the well strap cell is disposed between the first edge portion of the well strap cell and the second edge portion of the well strap cell, and the middle portion is the p Including a first sub-region of the type well; The first edge portion includes the first n-type well disposed between the second sub-region of the p-type well and the third sub-region of the p-type well along the gate length direction, and 2 sub-regions and a third sub-region of the p-type well extend from the first sub-region of the p-type well; The second edge portion includes the second n-type well disposed between a fourth sub-region of the p-type well and a fifth sub-region of the p-type well along the gate length direction, and the p-type well The fourth sub-region and the fifth sub-region of the p-type well extend from the first sub-region of the p-type well.
12) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 중간부는 p형 웰 스트랩에 해당하고, 상기 제1 엣지부는 제1 n형 웰 스트랩에 해당하고, 상기 제2 엣지부는 제2 n형 웰 스트랩에 해당하고, 상기 p형 웰 스트랩은 상기 제1 n형 웰 스트랩과 상기 제2 n형 웰 스트랩 사이에 배치된다.12) In the memory according to another embodiment of the present disclosure, the middle portion corresponds to a p-type well strap, the first edge portion corresponds to a first n-type well strap, and the second edge portion corresponds to a second n-type well strap. It corresponds to a strap, and the p-type well strap is disposed between the first n-type well strap and the second n-type well strap.
13) 본 개시의 다른 실시형태에 따른 메모리는, 상기 p형 웰 위에 배치되도록, 상기 웰 스트랩 셀의 중간부에 배치되는 제1 게이트 구조물; 상기 제1 n형 웰, 상기 p형 웰의 제2 서브 영역 및 상기 p형 웰의 제3 서브 영역 위에 배치되도록, 상기 웰 스트랩 셀의 제1 엣지부에 배치되는 제2 게이트 구조물; 및 상기 제2 n형 웰, 상기 p형 웰의 제4 서브 영역 및 상기 p형 웰의 제5 서브 영역 위에 배치되도록, 상기 웰 스트랩 셀의 제2 엣지부에 배치되는 제3 게이트 구조물을 더 포함한다.13) A memory according to another embodiment of the present disclosure may include: a first gate structure disposed in a middle portion of the well strap cell to be disposed on the p-type well; A second gate structure disposed on a first edge portion of the well strap cell so as to be disposed on the first n-type well, the second sub-region of the p-type well, and the third sub-region of the p-type well; And a third gate structure disposed on a second edge portion of the well strap cell so as to be disposed on the second n-type well, the fourth sub-region of the p-type well, and the fifth sub-region of the p-type well. do.
14) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 제1 n형 웰의 폭, 상기 제2 n형 웰의 폭, 및 상기 게이트 길이 방향을 따라 상기 제1 n형 웰 및 상기 제2 n형 웰이 없는 상기 웰 스트랩 셀의 중간부의 합(sum)은, 상기 웰 스트랩 셀의 폭과 실질적으로 동일하다.14) In a memory according to another embodiment of the present disclosure, the first n-type well and the second n are formed along a width of the first n-type well, a width of the second n-type well, and the gate length direction. The sum of the middle portion of the well strap cell without a type well is substantially equal to the width of the well strap cell.
15) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 p형 웰 픽업 영역은, 상기 게이트 길이 방향을 따라 상기 제1 n형 웰 및 상기 제2 n형 웰이 없는 상기 웰 스트랩 셀의 중간부에 배치된다.15) In a memory according to another embodiment of the present disclosure, the p-type well pickup region is a middle portion of the well strap cell without the first n-type well and the second n-type well along the gate length direction. Is placed in
16) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 p형 웰 픽업 영역 중 적어도 하나는 상기 게이트 길이 방향에 수직인 방향을 따라 상기 제1 n형 웰과 상기 제2 n형 웰 사이에 배치된다.16) In the memory according to another embodiment of the present disclosure, at least one of the p-type well pickup regions is disposed between the first n-type well and the second n-type well along a direction perpendicular to the gate length direction. do.
17) 본 개시의 다른 실시형태에 따른 메모리에 있어서, 상기 웰 스트랩 셀은 상기 게이트 길이 방향에 수직인 방향을 따라 연장되는 핀을 포함하는 핀 기반 웰 스트랩 셀이다.17) In a memory according to another embodiment of the present disclosure, the well strap cell is a pin-based well strap cell including a fin extending in a direction perpendicular to the gate length direction.
18) 본 개시의 또 다른 실시형태에 따른 메모리 어레이는, 제1 메모리 셀 열 - 상기 제1 메모리 셀 열의 각각의 메모리 셀은 제1 웰 도핑 구성을 가짐 - ; 제2 메모리 셀 열 - 상기 제2 메모리 셀 열의 각각의 메모리 셀은 상기 제1 웰 도핑 구성을 가짐 - ; 및 상기 제1 메모리 셀 열과 상기 제2 메모리 셀 열 사이에 배치되는 웰 스트랩 셀 열 - 상기 웰 스트랩 셀 열의 각각의 웰 스트랩 셀은 제1 n형 웰 스트랩과 제2 n형 웰 스트랩 사이에 배치되는 p형 웰 스트랩을 포함하고, 상기 제1 n형 웰 스트랩 및 상기 제2 n형 웰 스트랩은 상기 제1 웰 도핑 구성을 가지고, 상기 p형 웰 스트랩은 상기 제1 웰 도핑 구성과 다른 제2 웰 도핑 구성을 가짐 - 을 포함한다.18) A memory array according to another embodiment of the present disclosure includes: a first memory cell column, wherein each memory cell of the first memory cell column has a first well doping configuration; A second memory cell row, wherein each memory cell of the second memory cell row has the first well doped configuration; And a column of well strap cells disposed between the first memory cell column and the second memory cell column, wherein each well strap cell of the well strap cell column is disposed between a first n-type well strap and a second n-type well strap. a p-type well strap, wherein the first n-type well strap and the second n-type well strap have the first well doping configuration, and the p-type well strap is a second well different from the first well doping configuration Has a doping configuration-includes.
19) 본 개시의 또 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 제1 웰 도핑 구성은 n형 웰을 포함하고, 상기 제2 웰 도핑 구성에는 n형 웰이 없다.19) In the memory array according to another embodiment of the present disclosure, the first well doped configuration includes an n-type well, and the second well doped configuration does not have an n-type well.
20) 본 개시의 또 다른 실시형태에 따른 메모리 어레이에 있어서, 상기 p형 웰 스트랩은 상기 제1 n형 웰 스트랩의 n형 웰과 상기 제2 n형 웰 스트랩의 n형 웰 사이에 배치되는 p형 웰 픽업 영역을 포함한다.20) In the memory array according to another embodiment of the present disclosure, the p-type well strap is a p-type well disposed between the n-type well of the first n-type well strap and the n-type well of the second n-type well strap. Includes a type well pickup area.
전술한 바는 몇몇 실시예의 피처를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 변화하기 위한 기초로서 본 개시를 가능하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성물이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 이것이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변화, 치환 및 변형을 행할 수 있음을 알 것이다.The foregoing outlines features of some embodiments to enable those skilled in the art to better understand aspects of the present disclosure. Those skilled in the art will understand that the present disclosure may possibly be used as a basis for designing or changing other processes and structures to perform the same purposes and/or achieve the same advantages as the embodiments introduced in the present disclosure. Those skilled in the art will also appreciate that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that various changes, substitutions and modifications can be made without departing from the spirit and scope of the present disclosure.
Claims (10)
기판에 배치되는 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역을 포함하는 제1 웰 도핑 구성을 가지는 메모리 셀 - 상기 제2 웰 영역은 상기 제1 웰 영역과 상기 제3 웰 영역 사이에 배치되고, 상기 제1 웰 영역 및 상기 제3 웰 영역은 제1형 도펀트로 도핑되고, 상기 제2 웰 영역은 제2형 도펀트로 도핑됨 - ; 및
상기 메모리 셀에 인접하여 배치되는 웰 스트랩 셀
을 포함하며,
상기 웰 스트랩 셀은 제1 웰 스트랩 영역, 제2 웰 스트랩 영역 및 제3 웰 스트랩 영역을 가지며, 상기 제2 웰 스트랩 영역은 상기 제1 웰 스트랩 영역과 상기 제3 웰 스트랩 영역 사이에 배치되고,
상기 제1 웰 스트랩 영역 및 상기 제3 웰 스트랩 영역은 상기 제1 웰 도핑 구성을 가지고,
상기 제2 웰 스트랩 영역은 상기 제1형 도펀트로 도핑된 제4 웰 영역을 포함하는 제2 도핑 구성을 가지며,
상기 웰 스트랩 셀은 상기 제4 웰 영역으로의 제1 웰 픽업 영역 및 상기 제2 웰 영역으로의 제2 웰 픽업 영역을 포함하는 것인, 집적 회로.As an integrated circuit,
A memory cell having a first well doping configuration including a first well region, a second well region, and a third well region disposed on a substrate-the second well region is between the first well region and the third well region Disposed, the first well region and the third well region are doped with a first type dopant, and the second well region is doped with a second type dopant -; And
Well strap cell disposed adjacent to the memory cell
It includes,
The well strap cell has a first well strap area, a second well strap area, and a third well strap area, and the second well strap area is disposed between the first well strap area and the third well strap area,
The first well strap region and the third well strap region have the first well doping configuration,
The second well strap region has a second doping configuration including a fourth well region doped with the first type dopant,
Wherein the well strap cell comprises a first well pick-up area to the fourth well area and a second well pick-up area to the second well area.
상기 제1 웰 영역, 상기 제3 웰 영역 및 상기 제4 웰 영역이 결합하여, 상기 제1형 도펀트로 도핑된, 상기 웰 스트랩 셀 내의 I자형 웰 영역을 형성하는 것인, 집적 회로.The method of claim 1,
Wherein the first well region, the third well region, and the fourth well region are combined to form an I-shaped well region in the well strap cell doped with the first type dopant.
상기 제1형 도펀트는 p형 도펀트이고, 상기 제2형 도펀트는 n형 도펀트인 것인, 집적 회로.The method of claim 1,
Wherein the first type dopant is a p-type dopant, and the second type dopant is an n-type dopant.
상기 제1 웰 영역, 상기 제2 웰 영역, 상기 제3 웰 영역 및 상기 제4 웰 영역은 게이트 길이 방향에 수직인 방향을 따라 연장되는 것인, 집적 회로.The method of claim 1,
Wherein the first well region, the second well region, the third well region, and the fourth well region extend along a direction perpendicular to a gate length direction.
상기 제4 웰 영역은 상기 웰 스트랩 셀의 폭과 동일한 폭을 가지는 것인, 집적 회로.The method of claim 1,
Wherein the fourth well region has a width equal to that of the well strap cell.
상기 제2 웰 픽업 영역은 상기 제1 웰 스트랩 영역 또는 상기 제3 웰 스트랩 영역에서만 상기 제2 웰 영역에 배치되는 것인, 집적 회로.The method of claim 1,
Wherein the second well pick-up area is disposed in the second well area only in the first well strap area or the third well strap area.
상기 제1 웰 픽업 영역은 제1 전압에 연결되고, 상기 제2 웰 픽업 영역은 상기 제1 전압과 다른 제2 전압에 연결되는 것인, 집적 회로.The method of claim 1,
Wherein the first well pickup region is connected to a first voltage and the second well pickup region is connected to a second voltage different from the first voltage.
상기 웰 스트랩 셀은, 더미 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistor, FinFET)로서 구성되는 핀, 게이트 구조물, 및 에피택시 소스/드레인 피처부를 포함하는 것인, 집적 회로.The method of claim 1,
Wherein the well strap cell includes a fin configured as a dummy fin-like field effect transistor (FinFET), a gate structure, and an epitaxy source/drain feature.
제1 메모리 셀과 제2 메모리 셀 사이에 배치되는 웰 스트랩 셀을 포함하며,
상기 웰 스트랩 셀은,
기판에 배치되는 p형 웰, 제1 n형 웰, 및 제2 n형 웰 - 상기 p형 웰, 제1 n형 웰, 및 제2 n형 웰은, 상기 웰 스트랩 셀의 중간부에 게이트 길이 방향을 따라 상기 제1 n형 웰 및 상기 제2 n형 웰이 없도록, 상기 웰 스트랩 셀 내에 구성됨 - ;
상기 p형 웰로의 p형 웰 픽업 영역; 및
상기 제1 n형 웰, 상기 제2 n형 웰, 또는 둘 다로의 n형 웰 픽업 영역
을 포함하는 것인, 메모리.As a memory,
A well strap cell disposed between the first memory cell and the second memory cell,
The well strap cell,
A p-type well, a first n-type well, and a second n-type well disposed on the substrate-the p-type well, the first n-type well, and the second n-type well have a gate length in the middle portion of the well strap cell Configured in the well strap cell such that there are no the first n-type well and the second n-type well along a direction;
A p-type well pickup region to the p-type well; And
N-type well pickup region to the first n-type well, the second n-type well, or both
That includes, memory.
제1 메모리 셀 열 - 상기 제1 메모리 셀 열의 각각의 메모리 셀은 제1 웰 도핑 구성을 가짐 - ;
제2 메모리 셀 열 - 상기 제2 메모리 셀 열의 각각의 메모리 셀은 상기 제1 웰 도핑 구성을 가짐 - ; 및
상기 제1 메모리 셀 열과 상기 제2 메모리 셀 열 사이에 배치되는 웰 스트랩 셀 열 - 상기 웰 스트랩 셀 열의 각각의 웰 스트랩 셀은 제1 n형 웰 스트랩과 제2 n형 웰 스트랩 사이에 배치되는 p형 웰 스트랩을 포함하고, 상기 제1 n형 웰 스트랩 및 상기 제2 n형 웰 스트랩은 상기 제1 웰 도핑 구성을 가지고, 상기 p형 웰 스트랩은 상기 제1 웰 도핑 구성과 다른 제2 웰 도핑 구성을 가짐 -
을 포함하는, 메모리 어레이.As a memory array,
A first memory cell row, wherein each memory cell of the first memory cell row has a first well doping configuration;
A second memory cell row, wherein each memory cell of the second memory cell row has the first well doped configuration; And
Well strap cell rows disposed between the first and second memory cell rows-Each well strap cell of the well strap cell row is p disposed between a first n-type well strap and a second n-type well strap Including a type well strap, wherein the first n-type well strap and the second n-type well strap have the first well doping configuration, the p-type well strap is a second well doping different from the first well doping configuration Has configuration-
Including, a memory array.
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