KR20200067807A - Multi-layered ceramic capacitor - Google Patents

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Abstract

Provided is a multi-layered ceramic capacitor comprising: a ceramic body including a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other while having the dielectric layer therebetween, wherein the ceramic body has first and second surfaces facing each other, third and fourth surfaces connecting the first surface with the second surface and facing each other, and fifth and sixth surfaces connecting the first to fourth surfaces and facing each other; and a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first external electrode and the second external electrode are arranged outside the ceramic body. The ceramic body includes: an active part having a capacity by including the first and second internal electrodes disposed to face each other while having the dielectric layer therebetween; and cover parts disposed on upper and lower portions of the active part. The cover parts are divided into a first area adjacent to an external surface of the ceramic body and a second area adjacent to an internal electrode arranged on an outermost side between the first and second internal electrodes. Density of a dielectric included in the second area is greater than density of a dielectric included in the first area. The multi-layered ceramic capacitor can increase reliability.

Description

적층 세라믹 커패시터 {MULTI-LAYERED CERAMIC CAPACITOR}Multilayer Ceramic Capacitor {MULTI-LAYERED CERAMIC CAPACITOR}

본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor capable of improving reliability.

일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.In general, electronic components using ceramic materials such as capacitors, inductors, piezoelectric elements, varistors, or thermistors include ceramic bodies made of ceramic materials, internal electrodes formed inside the body, and external electrodes installed on the surface of the ceramic body to be connected to the internal electrodes. To be equipped.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다. Recently, as electronic products are becoming smaller and more versatile, chip components are also becoming smaller and more functional, and thus, multilayer ceramic capacitors are also required to have high-capacity products having a small size and a large capacity.

현재, 유전체층 두께는 약 0.5 ㎛ 수준까지 도달한 상태이며, 계속하여 박층화가 진행되고 있다.Currently, the thickness of the dielectric layer has reached the level of about 0.5 µm, and thinning is continuing.

이러한, 유전체층의 박층화와 더불어 고온 부하 신뢰성, aging 특성, DC-bias 특성 및 내습 특성 등의 적층 세라믹 커패시터의 특성 확보가 주된 문제로 대두되고 있다.In addition to the thinning of the dielectric layer, securing of characteristics of a multilayer ceramic capacitor such as high temperature load reliability, aging characteristics, DC-bias characteristics, and moisture resistance characteristics has emerged as a major problem.

특히, 내습 특성의 경우 수분 침투에 의한 적층 세라믹 커패시터의 불량 및 신뢰성 열화에도 영향을 주기 때문에 중요한 문제가 되고 있다. In particular, in the case of moisture resistance, it is an important problem because it affects the defect and reliability deterioration of the multilayer ceramic capacitor due to moisture penetration.

일본공개특허공보 2010-103566Japanese Patent Publication No. 2010-103566

본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor capable of improving reliability.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고, 상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 큰 적층 세라믹 커패시터를 제공한다.One embodiment of the present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and the first and second surfaces facing each other, the first and second surfaces A ceramic body including third and fourth faces facing each other connecting the two faces, and fifth and sixth faces connecting the first to fourth faces and facing each other, and disposed outside the ceramic body However, a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the ceramic body is disposed to face each other with the dielectric layer interposed therebetween. An active portion having a capacity including a first internal electrode and a second internal electrode, and a cover portion disposed above and below the active portion, wherein the cover portion includes a first region adjacent to an outer surface of the ceramic body and the first A multilayer ceramic capacitor is provided, which is divided into a second region adjacent to the inner electrode disposed on the outermost side of the first and second inner electrodes, and having a density of the dielectric included in the second region greater than the density of the dielectric included in the first region. .

본 발명의 일 실시형태에 의하면, 커버부는 세라믹 바디의 외측면에 인접한 제1 영역과 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘고, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크게 제어함으로써, 소성 미스매치를 개선할 수 있어 신뢰성을 향상시킬 수 있다.According to an embodiment of the present invention, the cover portion is divided into a first region adjacent to the outer surface of the ceramic body and a second region adjacent to the inner electrode disposed on the outermost side of the first and second inner electrodes, and within the second region. By controlling the density of the included dielectric to be greater than the density of the dielectric included in the first region, the plastic mismatch can be improved and reliability can be improved.

또한, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 제2 영역의 치밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있으며, 외부전극과 인접한 제1 영역의 치밀도가 상대적으로 낮아 외부전극과의 밀착력을 향상시킬 수 있다.In addition, since the density of the dielectric included in the second region is greater than that of the dielectric contained in the first region, the density of the second region is relatively high, thereby improving the moisture resistance reliability, and adjacent to the external electrode. Since the density of the first region is relatively low, adhesion to an external electrode can be improved.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 3의 'B' 영역 확대도이다.1 is a schematic perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line II′ in FIG. 1.
3 is a sectional view taken along line II-II' of FIG. 1.
FIG. 4 is an enlarged view of area'B' of FIG. 3.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다. 1 is a schematic perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1의 I-I' 단면도이다.FIG. 2 is a sectional view taken along line I-I' in FIG. 1.

도 3은 도 1의 II-II' 단면도이다.3 is a sectional view taken along line II-II' of FIG. 1.

도 4는 도 3의 'B' 영역 확대도이다.FIG. 4 is an enlarged view of area'B' of FIG. 3.

도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 배치되는 복수의 제1 및 제2 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외측에 배치되는 제1 및 제2 외부전극(131, 132)을 포함한다.1 to 4, the multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110, a plurality of first and second internal electrodes 121 disposed inside the ceramic body 110, 122) and first and second external electrodes 131 and 132 disposed outside the ceramic body 110.

상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.The ceramic body 110 has a first surface (1) and a second surface (2) facing each other and the third surface (3) and the fourth surface (4) and the upper surface connecting the first surface and the second surface It may have a fifth surface (5) and a sixth surface (6) that is the lower surface.

상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.The first surface (1) and the second surface (2) is a surface facing the width direction of the ceramic body 110, the third surface (3) and the fourth surface (4) is a surface facing the longitudinal direction It may be defined as, the fifth surface (5) and the sixth surface (6) may be defined as a surface facing in the thickness direction.

상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. The shape of the ceramic body 110 is not particularly limited, but may be a hexahedral shape as shown.

상기 세라믹 바디(110) 내부에 배치된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다. One end of the plurality of internal electrodes 121 and 122 disposed inside the ceramic body 110 is exposed to the third surface 3 or the fourth surface 4 of the ceramic body.

상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The internal electrodes 121 and 122 may have a pair of first internal electrodes 121 and second internal electrodes 122 having different polarities.

제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다. One end of the first internal electrode 121 may be exposed to the third surface 3, and one end of the second internal electrode 122 may be exposed to the fourth surface 4.

상기 제1 내부전극(121)의 타단은 제4 면(4)으로부터 일정 간격을 두고 형성된다. The other end of the first internal electrode 121 is formed at a predetermined interval from the fourth surface (4).

상기 제2 내부전극(122)의 타단은 제3 면(3)으로부터 일정 간격을 두고 형성된다. The other end of the second internal electrode 122 is formed at a predetermined distance from the third surface (3).

상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.First and second external electrodes 131 and 132 may be formed on the third surface 3 and the fourth surface 4 of the ceramic body to be electrically connected to the internal electrode.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to an embodiment of the present invention, the raw material for forming the dielectric layer 111 is not particularly limited as long as a sufficient electrostatic capacity can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.As the material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, etc. may be added to powders such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

상기 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.The dielectric layer 111 is in a sintered state, and the boundary between adjacent dielectric layers may be integrated such that it cannot be confirmed.

상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다. The length of the ceramic body 110 corresponds to the distance from the third surface 3 to the fourth surface 4 of the ceramic body.

상기 유전체층(111)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다. The length of the dielectric layer 111 forms a distance between the third surface 3 and the fourth surface 4 of the ceramic body.

이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.Although not limited thereto, according to an embodiment of the present invention, the length of the ceramic body may be 400 to 1400 μm. More specifically, the length of the ceramic body may be 400 to 800 μm, or 600 to 1400 μm.

상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.Internal electrodes 121 and 122 may be formed on the dielectric layer 111, and the internal electrodes 121 and 122 may be formed inside the ceramic body with one dielectric layer interposed therebetween by sintering.

도 3을 참조하면, 유전체층(111)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있고, 제1 내부전극(121)의 타단은 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있다. Referring to FIG. 3, the first internal electrode 121 is formed on the dielectric layer 111. The first internal electrode 121 is not formed as a whole in the longitudinal direction of the dielectric layer. That is, one end of the first internal electrode 121 may be formed up to the third surface 3 of the ceramic body to be exposed to the third surface 3, and the other end of the first internal electrode 121 may have a fourth surface ( It can be formed at a predetermined interval from 4).

세라믹 바디의 제3 면(3)으로 노출된 제1 내부전극(121)의 단부는 제1 외부전극(131)과 연결된다.The end of the first internal electrode 121 exposed to the third surface 3 of the ceramic body is connected to the first external electrode 131.

제1 내부전극(121)과 반대로 제2 내부전극(122)의 일단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결되고, 제2 내부전극(122)의 타단은 제3 면(3)으로부터 소정의 간격을 두고 형성된다.In contrast to the first internal electrode 121, one end of the second internal electrode 122 is exposed to the fourth surface 4 and connected to the second external electrode 132, and the other end of the second internal electrode 122 is removed. It is formed at predetermined intervals from the three faces 3.

상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.The materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu) ) May be formed using a conductive paste containing one or more materials.

상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 to form an electrostatic capacitance, and the second external electrode 132 may be the first external electrode. 1 may be connected to a different potential from the external electrode 131.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(114, 115)를 포함한다.The multilayer ceramic capacitor 100 according to an embodiment of the present invention is disposed inside the ceramic body 110, and includes a first internal electrode 121 disposed to face each other with the dielectric layer 111 interposed therebetween, and The second inner electrode 122 includes an active portion A having a capacity, and cover portions 114 and 115 formed on upper and lower portions of the active portion A.

상기 액티브부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active portion A is a portion contributing to the formation of a capacitor, and may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with the dielectric layer 111 interposed therebetween.

상기 커버부(114, 115)는 액티브부(A)의 상부에 배치된 상부 커버부(114)와 액티브부(A)의 하부에 배치된 하부 커버부(115)로 구성되며, 상부 커버부(114) 및 하부 커버부(115)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The cover parts 114 and 115 include an upper cover part 114 disposed on the active part A and a lower cover part 115 disposed on the lower part of the active part A, and the upper cover part ( 114) and the lower cover portion 115 may have the same material and configuration as the dielectric layer 111, except that the inner electrode is not included.

즉, 상기 상부 커버부(114) 및 하부 커버부(115)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper cover portion 114 and the lower cover portion 115 may include a ceramic material, for example, barium titanate (BaTiO 3 )-based ceramic material.

상기 상부 커버부(114) 및 하부 커버부(115)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper cover portion 114 and the lower cover portion 115 may be formed by stacking a single dielectric layer or two or more dielectric layers in the vertical direction on the upper and lower surfaces of the active portion (A), and are basically caused by physical or chemical stress. It may serve to prevent damage to the internal electrodes.

본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)는 상기 세라믹 바디(110)의 외측면에 인접한 제1 영역(114a, 115a)과 상기 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)으로 나뉘며, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크다.According to an embodiment of the present invention, the cover portions 114 and 115 include first regions 114a and 115a adjacent to the outer surfaces of the ceramic body 110 and the first and second internal electrodes 121 and 122. ) Is divided into second regions 114b and 115b adjacent to the inner electrode disposed on the outermost side, and the density of the dielectric included in the second regions 114b and 115b is included in the first regions 114a and 115a. Is greater than the density.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다. Recently, as electronic products are becoming smaller and more versatile, chip components are also becoming smaller and more functional, and thus, multilayer ceramic capacitors are also required to have high-capacity products having a small size and a large capacity.

상기와 같이 전자 부품의 소형화에 따라 유전체층 역시 박층화되고 있으며, 유전체층의 박층화에 따라 고온 부하 신뢰성, aging 특성, DC-bias 특성 및 내습 특성 등의 적층 세라믹 커패시터의 특성 확보가 주된 문제로 대두되고 있다.As described above, the dielectric layer is also thinned due to the miniaturization of electronic components, and the characteristics of the multilayer ceramic capacitor, such as high temperature load reliability, aging characteristics, DC-bias characteristics, and moisture resistance characteristics, are emerging as the main problem due to the thinning of the dielectric layer. have.

특히, 내습 특성의 경우 수분 침투에 의한 적층 세라믹 커패시터의 불량 및 신뢰성 열화에도 영향을 주기 때문에 중요한 문제가 되고 있다. In particular, in the case of moisture resistance, it is an important problem because it affects the defect and reliability deterioration of the multilayer ceramic capacitor due to moisture penetration.

본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)는 상기 세라믹 바디(110)의 외측면에 인접한 제1 영역(114a, 115a)과 상기 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)으로 나뉘며, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크도록 조절함으로써, 소성 미스매치를 개선할 수 있어 신뢰성을 향상시킬 수 있다.According to an embodiment of the present invention, the cover portions 114 and 115 include first regions 114a and 115a adjacent to the outer surfaces of the ceramic body 110 and the first and second internal electrodes 121 and 122. ) Is divided into second regions 114b and 115b adjacent to the inner electrode disposed on the outermost side, and the density of the dielectric included in the second regions 114b and 115b is included in the first regions 114a and 115a. By adjusting the density to be greater than, the plastic mismatch can be improved and reliability can be improved.

일반적으로, 커버부의 치밀화 정도가 액티브부의 치밀도에 비하여 낮을 경우 소성 미스매치에 의한 크랙 등의 불량이 발생할 수 있다.In general, when the degree of densification of the cover portion is lower than that of the active portion, defects such as cracks due to plastic mismatch may occur.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)의 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a)에 비하여 상대적으로 높도록 조절함으로써, 액티브부(A) 내에 포함된 유전체의 밀도와 유사하게 조절할 수 있어, 소성 미스매치를 개선할 수 있다.According to one embodiment of the present invention, the density of the dielectric included in the second regions 114b and 115b adjacent to the inner electrodes disposed on the outermost side of the first and second inner electrodes 121 and 122 is the first region By adjusting to be relatively high compared to (114a, 115a), it can be adjusted similarly to the density of the dielectric included in the active portion (A), thereby improving the plastic mismatch.

또한, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 제2 영역(114b, 115b)의 유전체의 밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있다.In addition, since the density of the dielectrics included in the second regions 114b and 115b is greater than that of the dielectrics included in the first regions 114a and 115a, the density of the dielectrics in the second regions 114b and 115b is controlled. Is relatively high, it is possible to improve the moisture resistance reliability.

한편, 외부전극과 인접한 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도가 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 상대적으로 낮아 외부전극과의 밀착력을 향상시킬 수 있다.Meanwhile, the density of the dielectric included in the first regions 114a and 115a adjacent to the external electrode is relatively lower than the density of the dielectric included in the second regions 114b and 115b, thereby improving adhesion to the external electrode. .

본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)의 두께(tc) 대비 상기 제2 영역(114b, 115b)의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족할 수 있다.According to an embodiment of the present invention, the ratio (t2/tc) of the thickness (t2) of the second regions 114b and 115b to the thickness (tc) of the cover portions 114 and 115 is t2/tc ≤ 0.5 Can be satisfied.

상기 제2 영역(114b, 115b)은 내부에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크며, 소성 미스매치 개선 및 내습 신뢰성 확보를 위해서는 커버부(114, 115)의 전체 두께(tc) 대비 두께 비율이 0.5 이하만 만족하여도 가능하다.In the second regions 114b and 115b, the density of the dielectric contained therein is greater than the density of the dielectric contained in the first regions 114a and 115a, and the cover portion 114 is used to improve plastic mismatch and secure moisture resistance. It is possible to satisfy only a thickness ratio of 0.5 or less compared to the total thickness (tc) of 115).

또한, 상기 커버부(114, 115)의 두께(tc) 대비 상기 제1 영역(114a, 115a)의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족할 수 있다.In addition, a ratio (t1/tc) of the thickness (t1) of the first regions 114a and 115a to the thickness (tc) of the cover portions 114 and 115 may satisfy t1/tc ≥ 0.5.

상기 제1 영역(114a, 115a)은 내부에 포함된 유전체의 밀도가 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 작으며, 외부전극과의 밀착력 확보를 위하여 커버부(114, 115)의 전체 두께(tc) 대비 두께 비율이 0.5 이상을 만족하도록 조절한다.In the first regions 114a and 115a, the density of the dielectric contained therein is smaller than the density of the dielectric contained in the second regions 114b and 115b, and the cover portions 114 and 115 are provided to secure adhesion to external electrodes. ) Is adjusted so that the ratio of the thickness to the total thickness (tc) satisfies 0.5 or more.

상기 상부 커버부(114)와 하부 커버부(115)는 액티브부(A)의 유전체층(111)과 유사하게 Ba 및 Ti를 포함하는 모재 주성분을 포함할 수 있다.The upper cover portion 114 and the lower cover portion 115 may include a base material main component including Ba and Ti similarly to the dielectric layer 111 of the active portion (A).

상기 모재 주성분은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.The main component of the base material is BaTiO 3 or Ca, Zr, Sn, etc. (Ba,Ca)(Ti,Ca)O 3 , (Ba,Ca)(Ti,Zr)O 3 , Ba(Ti,Zr)O 3 , (Ba,Ca)(Ti,Sn)O 3 It contains the main component represented by. The main component of the base material may be included in powder form.

상기 상부 커버부(114)와 하부 커버부(115)는 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 제1 부성분을 포함할 수 있다.The upper cover portion 114 and the lower cover portion 115 are sub-components, and may include a first sub-component including at least one of Mn, V, Cr, Fe, Ni, Co, Cu, and Zn.

또한, Ba 및 Ca 중 적어도 하나를 포함하는 제2 부성분, Si를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제3 부성분, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 제4 부성분 및 Mg 또는 Al을 포함하는 제5 부성분을 더 포함할 수 있다.In addition, a second subcomponent comprising at least one of Ba and Ca, an oxide or carbonate containing Si, or a third subcomponent containing a glass compound containing Si, Y, Dy, Ho, Er, Gd, The fourth subcomponent including at least one of Ce, Nd, Sm, La, Tb, Yb, and Pr, and the fifth subcomponent including Mg or Al may be further included.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품으로서, 상기 유전체층(111)의 두께는 0.4 ㎛ 이하이고, 상기 제1 및 제2 내부전극(121, 122)의 두께는 0.4 ㎛ 이하인 것을 특징으로 하나, 반드시 이에 제한되는 것은 아니다.The multilayer ceramic capacitor 100 according to an embodiment of the present invention is an ultra-small high-capacity product, wherein the thickness of the dielectric layer 111 is 0.4 μm or less, and the thickness of the first and second internal electrodes 121 and 122 is 0.4. It is characterized by being less than or equal to μm, but is not necessarily limited thereto.

즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품이기 때문에, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께는 종래 제품에 비하여 얇은 박막으로 구성되어 있으며, 이와 같이 박막의 유전체층 및 내부전극이 적용된 제품의 경우, 커버부 내의 유전체의 치밀도 제어는 목표 용량 구현 및 신뢰성 향상을 위해 매우 중요한 이슈이다.That is, since the multilayer ceramic capacitor 100 according to an embodiment of the present invention is a very small and high-capacity product, the thickness of the dielectric layers 111 and the first and second internal electrodes 121 and 122 are thinner than conventional products. In this case, in the case of a product in which a thin film dielectric layer and an internal electrode are applied, density control of the dielectric in the cover portion is a very important issue for realizing target capacity and improving reliability.

즉, 종래의 적층 세라믹 커패시터의 경우에는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 포함하는 유전체층 및 내부전극보다는 상대적으로 두꺼운 두께를 갖기 때문에, 커버부 내의 유전체의 치밀도를 조절하지 않더라도 크게 문제되지 않았다.That is, in the case of the conventional multilayer ceramic capacitor, since the multilayer ceramic capacitor according to an embodiment of the present invention has a relatively thicker thickness than the dielectric layer and the internal electrode included in the multilayer ceramic capacitor, it is a problem even if the density of the dielectric in the cover is not adjusted Did not.

그러나, 본 발명의 일 실시형태와 같이 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 커버부 내의 유전체의 치밀도를 조절하여야 한다.However, in a product to which a thin film dielectric layer and an internal electrode are applied as in one embodiment of the present invention, the density of the dielectric in the cover portion must be adjusted.

즉, 본 발명의 일 실시형태에서는 커버부(114, 115) 중 제1 및 제2 내부전극(121, 122) 중 최외측에 배치된 내부전극에 인접한 제2 영역(114b, 115b)의 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a)에 비하여 상대적으로 높도록 조절함으로써, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 소성 미스매치를 개선할 수 있다.That is, in one embodiment of the present invention, the first and second inner electrodes 121 and 122 of the cover portions 114 and 115 are included in the second regions 114b and 115b adjacent to the inner electrode disposed on the outermost side. By adjusting the density of the dielectric to be relatively high compared to the first regions 114a and 115a, the dielectric layers 111 and the first and second internal electrodes 121 and 122 have a thickness of 0.4 µm or less and are fired. Mismatch can be improved.

또한, 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도가 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도보다 크게 제어하기 때문에, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 제2 영역(114b, 115b)의 유전체의 밀도가 상대적으로 높아 내습 신뢰성을 향상시킬 수 있다.In addition, since the density of the dielectrics included in the second regions 114b and 115b is greater than that of the dielectrics included in the first regions 114a and 115a, the dielectric layer 111 and the first and second internal electrodes are controlled. Even in the case of a thin film having a thickness of (121, 122) of 0.4 µm or less, the dielectric density of the second regions 114b and 115b is relatively high, thereby improving moisture resistance reliability.

한편, 외부전극과 인접한 제1 영역(114a, 115a) 내에 포함된 유전체의 밀도가 상기 제2 영역(114b, 115b) 내에 포함된 유전체의 밀도보다 상대적으로 낮아 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 외부전극과의 밀착력을 향상시킬 수 있다.On the other hand, the density of the dielectric included in the first regions 114a and 115a adjacent to the external electrode is relatively lower than the density of the dielectric contained in the second regions 114b and 115b, and thus the dielectric layers 111 and the first and second. Even in the case of thin films having the thickness of the inner electrodes 121 and 122 of 0.4 μm or less, adhesion to the external electrodes can be improved.

다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.However, the meaning of the thin film does not mean that the thickness of the dielectric layer 111 and the first and second internal electrodes 121 and 122 is 0.4 μm or less, and includes a dielectric layer and an internal electrode having a thickness thinner than that of a conventional product. It can be understood as a concept.

본 발명의 일 실시형태에 따르면, 상기 제2 영역(114b, 115b)에 포함된 유전체 그레인의 평균 입경은 제1 영역(114a, 115a)이 포함하는 유전체 그레인의 평균 입경보다 클 수 있다.According to an embodiment of the present invention, the average particle diameter of the dielectric grains included in the second regions 114b and 115b may be larger than the average particle diameter of the dielectric grains included in the first regions 114a and 115a.

소성 과정시, 유전체에서는 입성장과 치밀화가 동시에 일어나기 때문에 치밀도가 높아질수록 입성장 역시 증가하여 입자 크기가 증가하게 된다.During the firing process, since grain growth and densification occur at the same time in the dielectric, as the density increases, the grain growth increases and the particle size increases.

반대로, 치밀도가 낮은 경우에는 입성장 역시 저해되어 입자 크기가 감소하게 된다.Conversely, when the density is low, grain growth is also inhibited, and the particle size is reduced.

따라서, 유전체의 밀도보다 상대적으로 높은 제2 영역(114b, 115b) 내에 포함된 유전체 그레인의 평균 입경이 유전체의 밀도보다 상대적으로 낮은 제1 영역(114a, 115a) 내에 포함된 유전체 그레인의 평균 입경보다 큰 특징을 갖는다.Accordingly, the average particle diameter of the dielectric grains included in the second regions 114b and 115b, which are relatively higher than the density of the dielectric, is greater than the average particle diameter of the dielectric grains included in the first regions 114a and 115a, which are relatively lower than the density of the dielectric. It has great features.

이로 인하여, 소성 미스매치 개선 및 내습 신뢰성 향상의 효과를 얻을 수 있으며, 외부전극과의 밀착력도 향상시킬 수 있어 신뢰성이 향상된 적층 세라믹 커패시터를 구현할 수 있다.Due to this, it is possible to obtain the effect of improving the plastic mismatch and improving the humidity resistance, and also improve the adhesion with the external electrode, thereby realizing a multilayer ceramic capacitor with improved reliability.

본 발명의 일 실시형태에 따르면, 상기 커버부(114, 115)가 포함하는 유전체 그레인은 Na, Li 및 B을 포함할 수 있다.According to one embodiment of the present invention, the dielectric grains included in the cover portions 114 and 115 may include Na, Li and B.

또한, 상기 커버부(114, 115)의 제2 영역(114b, 115b)이 포함하는 Na, Li 및 B의 함량은 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량보다 많을 수 있다.In addition, the contents of Na, Li and B included in the second regions 114b and 115b of the cover portions 114 and 115 are greater than the contents of Na, Li and B included in the first regions 114a and 115a. Can be.

상기 커버부(114, 115)의 제2 영역(114b, 115b)이 포함하는 Na, Li 및 B의 함량은 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량보다 많도록 조절함으로써, 상기 커버부(114, 115)의 제2 영역(114b, 115b)의 치밀도를 향상시켜 내습 특성을 개선할 수 있다. The contents of Na, Li and B in the second regions 114b and 115b of the cover portions 114 and 115 are adjusted to be greater than the contents of Na, Li and B in the first regions 114a and 115a. By doing so, the density of the second regions 114b and 115b of the cover portions 114 and 115 can be improved to improve moisture resistance.

특히, 상기 세라믹 바디(110)의 외측면에 인접한 상기 커버부(114, 115)의 제1 영역(114a, 115a)이 포함하는 Na, Li 및 B의 함량을 상대적으로 작게 함으로써, 제1 외부전극(131) 및 제2 외부전극(132)과의 밀착력이 향상될 수 있다.In particular, by relatively reducing the contents of Na, Li, and B included in the first regions 114a and 115a of the cover portions 114 and 115 adjacent to the outer surface of the ceramic body 110, the first external electrode The adhesion between the 131 and the second external electrode 132 may be improved.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention will be described, but is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. A method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention, first, by applying a slurry formed of a powder such as barium titanate (BaTiO 3 ) on a carrier film and drying a plurality of ceramic green sheets Is provided, whereby a dielectric layer can be formed.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing a ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be manufactured in a sheet form having a thickness of several μm by a doctor blade method.

상기 세라믹 분말은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.The ceramic powder is (Ba,Ca)(Ti,Ca)O 3 , (Ba,Ca)(Ti,Zr)O 3 , Ba(Ti,Zr)O in which BaTiO 3 or Ca, Zr, Sn, etc. is partially dissolved. 3 , (Ba,Ca)(Ti,Sn)O 3 It contains the main component represented by. The main component of the base material may be included in powder form.

상기 세라믹 분말은 부성분으로서, Na, Li 및 B을 포함할 수 있으며, 상기 티타늄(Ti) 대비 0 몰 초과 1.0 몰 이하의 함량으로 상기 Na, Li 및 B을 포함한다.The ceramic powder may include Na, Li, and B as sub-components, and includes the Na, Li, and B in a content of more than 0 mol and 1.0 mol or less compared to the titanium (Ti).

다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.Next, the average particle size of nickel is 0.1 to 0.2 μm, and a conductive paste for an internal electrode including 40 to 50 parts by weight of nickel powder may be provided.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다. After forming the internal electrode by applying the conductive paste for the internal electrode on the green sheet by a screen printing method, the green sheet on which the internal electrode pattern was disposed was stacked to make a ceramic body 110.

다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 외부전극을 형성할 수 있다.Next, an external electrode including a conductive metal and glass may be formed outside the ceramic body.

상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, one or more selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as glass used for manufacturing an external electrode of a general multilayer ceramic capacitor may be used.

상기 외부전극은 상기 세라믹 바디의 외측면에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.The external electrode is formed on the outer surface of the ceramic body, so that it can be electrically connected to the first and second internal electrodes, respectively.

상기 외부전극 상에 추가로 도금층을 형성할 수 있다.A plating layer may be additionally formed on the external electrode.

상기 도금층은 특별히 제한되는 것은 아니나, 예를 들어 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.The plating layer is not particularly limited, but may include, for example, one or more selected from the group consisting of nickel (Ni), tin (Sn), and alloys thereof.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiment and the accompanying drawings, and is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and modification will be possible by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also belongs to the scope of the present invention. something to do.

110: 세라믹 바디 111: 유전체층
114, 115: 커버부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극110: ceramic body 111: dielectric layer
114, 115: cover
121, 122: first and second internal electrodes 131, 132: first and second external electrodes

Claims (7)

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 서로 대향하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면을 연결하며 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 배치된 커버부를 포함하고,
상기 커버부는 상기 세라믹 바디의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극 중 최외측에 배치된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역 내에 포함된 유전체의 밀도가 제1 영역 내에 포함된 유전체의 밀도보다 큰 적층 세라믹 커패시터.
A dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and facing each other, the first and second surfaces facing each other, and the first and second surfaces facing each other. A ceramic body connecting the third and fourth surfaces and the first to fourth surfaces and including fifth and sixth surfaces facing each other; And
Includes; disposed on the outside of the ceramic body, a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode.
The ceramic body includes an active portion having a capacity including a first inner electrode and a second inner electrode disposed to face each other with the dielectric layer interposed therebetween, and a cover portion disposed above and below the active portion,
The cover portion is divided into a first region adjacent to the outer surface of the ceramic body and a second region adjacent to the inner electrode disposed on the outermost side of the first and second internal electrodes, and the density of the dielectric included in the second region A multilayer ceramic capacitor having a density greater than that of the dielectric included in the first region.
제1항에 있어서,
상기 유전체층의 두께는 0.4 ㎛ 이하이고, 상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
According to claim 1,
A multilayer ceramic capacitor having a thickness of the dielectric layer of 0.4 µm or less and a thickness of the internal electrode of 0.4 µm or less.
제1항에 있어서,
상기 커버부의 두께(tc) 대비 상기 제2 영역의 두께(t2)의 비율(t2/tc)이 t2/tc ≤ 0.5 를 만족하는 적층 세라믹 커패시터.
According to claim 1,
A multilayer ceramic capacitor in which a ratio t2/tc of the thickness t2 of the second region to the thickness tc of the cover portion satisfies t2/tc≦0.5.
제1항에 있어서,
상기 커버부의 두께(tc) 대비 상기 제1 영역의 두께(t1)의 비율(t1/tc)이 t1/tc ≥ 0.5 를 만족하는 적층 세라믹 커패시터.
According to claim 1,
A multilayer ceramic capacitor wherein a ratio (t1/tc) of the thickness t1 of the first region to the thickness tc of the cover portion satisfies t1/tc ≥ 0.5.
제1항에 있어서,
상기 커버부가 포함하는 유전체 그레인은 Na, Li 및 B을 포함하는 적층 세라믹 커패시터.
According to claim 1,
The dielectric grain included in the cover part includes Na, Li, and B. A multilayer ceramic capacitor.
제5항에 있어서,
상기 커버부의 제2 영역이 포함하는 Na, Li 및 B의 함량은 제1 영역이 포함하는 Na, Li 및 B의 함량보다 많은 적층 세라믹 커패시터.
The method of claim 5,
The content of Na, Li and B included in the second region of the cover portion is greater than that of Na, Li and B included in the first region.
제1항에 있어서,
상기 제2 영역에 포함된 유전체 그레인의 평균 입경은 제1 영역이 포함하는 유전체 그레인의 평균 입경보다 큰 적층 세라믹 커패시터.


According to claim 1,
A multilayer ceramic capacitor having an average particle diameter of the dielectric grain included in the second region is larger than an average particle diameter of the dielectric grain included in the first region.


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