KR20200064860A - Multi-layered ceramic capacitor and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor.
적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.Multi-Layered Ceramic Capacitor (MLCC) is an important chip component used in industries such as communication, computers, home appliances, automobiles, etc. due to its small size, high volume, and easy mounting. , It is a core passive element used in various electric, electronic, and information communication devices such as digital TV.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.Recently, multilayer ceramic capacitors are also becoming smaller and higher in capacity with miniaturization and high performance of electronic devices, and the importance of securing high reliability of multilayer ceramic capacitors has increased with this trend.
이러한 적층 세라믹 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하는 기술이 개시되어 있다. As a method for securing high reliability of the multilayer ceramic capacitor, a conductive resin layer is applied to an external electrode to prevent cracks caused by stress by absorbing tensile stress generated in a mechanical or thermal environment. Techniques for applying are disclosed.
이러한 도전성 수지층은 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 형성되며, 적층 세라믹 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 한다. The conductive resin layer is formed using a paste containing Cu, glass frit, and a thermosetting resin, and serves to electrically and mechanically bond between the sintered electrode layer and the plating layer of the external electrode of the multilayer ceramic capacitor, It serves to protect the multilayer ceramic capacitor from mechanical and thermal stresses due to process temperature and bending impact of the substrate during circuit board mounting.
그러나, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 소재의 기본적인 물성에 의해서 휨충격이나 열충격, 수분 또는 염소수 등의 흡습에 의해 신뢰성 항목에 대한 물성이 변화될 가능성이 있다. However, in the case of using a paste containing Cu, glass frit and thermosetting resin, the physical properties for reliability items may be changed by moisture absorption such as bending or thermal shock, moisture or chlorine water by the basic physical properties of the material. There is this.
즉, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 칩 내부에 잔류응력이 존재할 수 있고, 휨충격을 그대로 세라믹 바디에 전달하게 되며, 유리 프릿의 성분에 따라서 내화학성 특성이 약화될 수 있는 문제점이 있다. That is, when a paste containing Cu, glass frit, and thermosetting resin is used, residual stress may exist inside the chip, and the bending impact is transmitted to the ceramic body as it is, and chemical resistance is dependent on the composition of the glass frit. There is a problem that the characteristics may be weakened.
본 발명의 목적은 내습 신뢰성이 우수하며, 내부등가직렬저항(ESR, Equivalent Series Resistor)이 낮고, 기계적 응력에 대한 저항성이 우수한 적층 세라믹 커패시터를 제공하기 위함이다.An object of the present invention is to provide a multilayer ceramic capacitor having excellent moisture resistance reliability, low internal equivalent series resistance (ESR, Equivalent Series Resistor), and excellent resistance to mechanical stress.
본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층, 상기 전극층 상에 배치되며, 제1 금속간 화합물인 Cu3Sn로 이루어진 제1 금속간 화합물층, 상기 제1 금속간 화합물층 상에 배치되며, 제2 금속간 화합물인 Cu6Sn5로 이루어진 제2 금속간 화합물층 및 상기 제2 금속간 화합물층 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층을 포함하는 적층 세라믹 커패시터를 제공한다. An aspect of the present invention includes a body including a dielectric layer and an internal electrode, and an external electrode disposed on one surface of the body, wherein the external electrode is disposed on the electrode layer and the electrode layer in contact with the internal electrode, A first intermetallic compound layer made of a first intermetallic compound Cu 3 Sn, disposed on the first intermetallic compound layer, a second intermetallic compound layer made of a second intermetallic compound Cu 6 Sn 5 and the second metal Provided is a multilayer ceramic capacitor disposed on a liver compound layer and including a conductive resin layer including a plurality of metal particles, a base resin, and a conductive metal having a melting point lower than a curing temperature of the base resin.
본 발명의 다른 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층, 상기 전극층 상에 배치되며, 제1 금속간 화합물로 이루어진 제1 금속간 화합물층, 상기 제1 금속간 화합물층 상에 배치되며, 제2 금속간 화합물로 이루어진 제2 금속간 화합물층 및 상기 제2 금속간 화합물층 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층을 포함하며, 상기 제2 금속간 화합물층 내 보이드(void) 수는 상기 제1 금속간 화합물층 내 보이드(void) 수보다 적은 적층 세라믹 커패시터를 제공한다. Another aspect of the present invention includes a body including a dielectric layer and an internal electrode, and an external electrode disposed on one surface of the body, wherein the external electrode is disposed on the electrode layer and the electrode layer in contact with the internal electrode. , A first intermetallic compound layer made of a first intermetallic compound, disposed on the first intermetallic compound layer, disposed on a second intermetallic compound layer made of a second intermetallic compound and the second intermetallic compound layer, a plurality of It includes a conductive resin layer comprising a metal particle, a base resin and a conductive metal having a melting point lower than the curing temperature of the base resin, the number of voids (void) in the second intermetallic compound layer is within the first intermetallic compound layer It provides a multilayer ceramic capacitor with fewer than the number of voids.
본 발명의 일 실시 형태에 따르면, 전극층, 제1 금속간 화합물층, 제2 금속간 화합물층 및 도전성 수지층이 순차적으로 적층된 구조를 가지며, 금속간 화합물 (Intermetallic Compound)이 층 (layer) 형태로 2층이 전극층과 도전성 수지층 사이에 형성됨으로써, 내습신뢰성이 향상되고, ESR이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있다. According to an embodiment of the present invention, the electrode layer, the first intermetallic compound layer, the second intermetallic compound layer and the conductive resin layer have a stacked structure, and the intermetallic compound (Intermetallic Compound) in the form of a layer (layer) 2 By forming the layer between the electrode layer and the conductive resin layer, moisture reliability is improved, ESR is low, and resistance to mechanical stress such as bending strength and chemical resistance properties can be improved.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 현미경으로 촬영한 사진이다.
도 5는 본 발명의 실시예 및 비교예에 대한 ESR 값을 측정하여 나타낸 그래프이다. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
FIG. 2 is a sectional view taken along line I-I' in FIG. 1.
3 is an enlarged cross-sectional view of region B of FIG. 2.
4 is a photograph of a cross-section near the region B of the multilayer ceramic capacitor according to the embodiment of the present invention, taken under a microscope.
5 is a graph showing ESR values for Examples and Comparative Examples of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiment of this invention is provided in order to fully describe this invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for a more clear description. In addition, elements having the same functions within the scope of the same idea shown in the drawings of the respective embodiments will be described using the same reference numerals.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and thicknesses are enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea have the same reference. It will be explained using a sign. Furthermore, in the specification, when a part “includes” a certain component, it means that the component may further include other components, not to exclude other components, unless otherwise specified.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선 단면도이다. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention. FIG. 2 is a sectional view taken along line I-I' in FIG. 1.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.1 and 2, the multilayer
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.The
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.In one embodiment of the present invention, the
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.That is, the
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에서 X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다. If the direction of the hexahedron is defined to clearly describe the embodiment of the present invention, in the drawing, the X direction is the first direction or the longitudinal direction, the Y direction is the second direction or the width direction, the Z direction is the third direction, the thickness direction It can be defined in the stacking direction.
또한, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.In addition, in the
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다.The active region may have a structure in which a plurality of
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.The first and second
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다. The first and second
이러한 제1 및 제2 내부 전극(121, 122)은 상기 바디의 제3 및 제4면(3, 4)에 형성된 전극층(131, 141)을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다. The first and second
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when a voltage is applied to the first and second
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the conductive metals included in the first and second
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브 영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극 (121,122)의 손상을 방지하는 역할을 수행할 수 있다.That is, the upper and
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부 전극(130, 140)은, 상기 제1 및 제2 내부 전극(121, 122)과 접촉되는 전극층(131, 141), 상기 전극층(131, 141) 상에 배치되며, 제1 금속간 화합물로 이루어진 제1 금속간 화합물층(132, 142), 상기 제1 금속간 화합물층(132, 142) 상에 배치되며, 제2 금속간 화합물로 이루어진 제2 금속간 화합물층(133, 143) 및 상기 제2 금속간 화합물층(133, 143) 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층(134, 144)을 포함한다.According to an embodiment of the present invention, the first and second
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다.3 is an enlarged cross-sectional view of region B of FIG. 2.
도 3을 참조하면, 제1 및 제2 외부 전극(130, 140)은 전극층(131, 141), 제1 금속간 화합물층(132, 142), 제2 금속간 화합물층(133, 143), 도전성 수지층(134, 144), 제1 도금층(135, 145) 및 제2 도금층(136, 146)을 각각 포함할 수 있다. Referring to FIG. 3, the first and second
제1 도금층(135, 145)은 니켈 도금층일 수 있으며, 제2 도금층(136, 146)은 주석 도금층일 수 있다. The
전극층(131, 141)은 바디와 외부 전극을 기계적으로 접합시켜주는 역할을 하며, 내부 전극과 외부 전극을 전기적 및 기계적으로 접합시켜주는 역할을 한다. The electrode layers 131 and 141 serve to mechanically connect the body and the external electrodes, and serve to electrically and mechanically connect the internal and external electrodes.
상기 전극층(131, 141)은 바디(110)의 길이 방향의 일면을 통해 교대로 노출된 제1 및 제2 내부 전극(121, 122)과 접촉되어 직접적으로 연결됨으로써 제1 및 제2 외부 전극(130, 140)과 제1 및 제2 내부 전극(121, 122) 간의 전기적 도통을 확보한다.The electrode layers 131 and 141 are brought into direct contact with the first and second
즉, 상기 전극층(131, 141)은 제1 전극층(131)과 제2 전극층(141)으로 구성될 수 있으며, 상기 제1 전극층(131)은 바디(110)의 길이 방향의 일면을 통해 노출된 제1 내부 전극(121)과 접촉되어 직접적으로 연결됨으로써 제1 외부 전극(130)과 제1 내부 전극(121) 간의 전기적 도통을 확보한다.That is, the electrode layers 131 and 141 may be composed of a
또한, 상기 제2 전극층(141)은 바디(110)의 길이 방향의 타면을 통해 노출된 제2 내부 전극(122)과 접촉되어 직접적으로 연결됨으로써 제2 외부 전극(140)과 제2 내부 전극(122) 간의 전기적 도통을 확보한다.In addition, the
이러한 전극층(131, 141)은 금속 성분을 포함할 수 있으며, 이러한 예로서 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금이 있다. 더 바람직하게는 상기 금속 성분으로 소결된 구리를 사용할 수 있다.The electrode layers 131 and 141 may include a metal component, such as nickel (Ni), copper (Cu), palladium (Pd), gold (Au), or alloys thereof. More preferably, copper sintered with the metal component may be used.
한편, 전극층의 두께는 특별히 제한할 필요는 없으나, 0.5~5㎛일 수 있다. Meanwhile, the thickness of the electrode layer is not particularly limited, but may be 0.5 to 5 μm.
이때, 전극층(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부까지 각각 연장되게 형성될 수 있다.At this time, the electrode layers 131 and 132 may be formed to extend from the third and
또한, 전극층(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디의 제5 및 제6 면(5, 6) 중 일부까지 각각 연장되게 형성될 수 있다.Also, the electrode layers 131 and 132 may be formed to extend from the third and
제1 금속간 화합물층(132, 142)은 상기 전극층(131, 141) 상에 배치되며, 제1 금속간 화합물로 이루어진다.The first intermetallic compound layers 132 and 142 are disposed on the electrode layers 131 and 141, and are made of the first intermetallic compound.
상기 제1 금속간 화합물층(132, 142)은 내습 신뢰성 및 전기적 연결성을 향상시키는 역할을 한다. 제1 금속간 화합물층(132, 142)은 상기 전극층(131, 141)을 덮도록 배치될 수 있다. The first intermetallic compound layers 132 and 142 serve to improve moisture resistance reliability and electrical connectivity. The first intermetallic compound layers 132 and 142 may be disposed to cover the electrode layers 131 and 141.
본 발명의 일 실시형태에 따르면, 전극층(131, 141)을 형성하고, 전극층(131, 141) 상에 저융점의 페이스트를 도포 및 소성하여 외부 전극(130, 140)을 형성한다.According to one embodiment of the present invention, the electrode layers 131 and 141 are formed, and the low melting point paste is applied and fired on the electrode layers 131 and 141 to form
이로 인하여, 전극층(131, 141)에 포함된 금속 입자와 페이스트에 포함된 저융점의 금속 입자가 상호 확산하여 제1 금속간 화합물이 형성되고, 전극층(131, 141)과 도전성 수지층(134, 144) 사이에 제1 금속간 화합물이 층(layer) 형태로 제1 금속간 화합물층(132, 142)이 형성된다.Due to this, the metal particles contained in the electrode layers 131 and 141 and the low melting point metal particles contained in the paste are mutually diffused to form a first intermetallic compound, and the electrode layers 131 and 141 and the
이때, 제1 금속간 화합물은 Cu3Sn일 수 있다. 즉, 전극층(131, 141)에 포함된 금속 입자인 Cu와 페이스트에 포함된 저융점의 금속 입자인 Sn이 결합하여 형성된 Cu3Sn일 수 있다.In this case, the first intermetallic compound may be Cu 3 Sn. That is, it may be Cu 3 Sn formed by combining Cu, which is a metal particle included in the electrode layers 131 and 141, and Sn, a metal particle of a low melting point included in a paste.
제1 금속간 화합물층(132, 142)으로 인하여 내습 신뢰성 및 전기적 연결성이 향상된다. The first intermetallic compound layers 132 and 142 improve moisture resistance reliability and electrical connectivity.
종래와 같이, 소결된 구리를 포함하는 전극층 상에 구리(Cu), 주석(Sn) 및 에폭시 수지를 포함하는 전도성 수지층을 형성할 경우 Cu3Sn의 금속간 화합물 (Intermetallic Compound)층만이 형성되는 것으로 알려져 있다.As in the prior art, when forming a conductive resin layer containing copper (Cu), tin (Sn), and an epoxy resin on an electrode layer containing sintered copper, only the Cu 3 Sn intermetallic compound layer is formed. It is known.
그러나, 상기 소결된 구리를 포함하는 전극층(131, 141)과 후술하는 도전성 수지층(134, 144) 사이에 금속간 화합물 (Intermetallic Compound)층으로서, Cu3Sn의 제1층만 형성될 경우 기계적인 강도 혹은 내습 신뢰성 측면에서 충분한 효과를 얻을 수 없는 문제가 있다.However, as an intermetallic compound layer between the electrode layers 131 and 141 including the sintered copper and the conductive resin layers 134 and 144 described later, when only the first layer of Cu 3 Sn is formed, it is mechanical. There is a problem that a sufficient effect cannot be obtained in terms of strength or moisture reliability.
구체적으로, Cu3Sn의 금속간 화합물 (Intermetallic Compound)층만이 전극층과 도전성 수지층 사이에 형성될 경우, Kirkendal void가 형성되어 기계적 강도 및 내습 신뢰성 측면에서 좋지 않은 영향을 미치게 된다.Specifically, when only the intermetallic compound layer of Cu 3 Sn is formed between the electrode layer and the conductive resin layer, Kirkendal voids are formed, which adversely affects mechanical strength and moisture resistance reliability.
Kirkendal void는 기공의 형태로서, 전극층(131, 141)과 Cu3Sn인 제1 금속간 화합물층(132, 142)의 계면에 형성될 경우, 기공을 따라 내습 불량이 발생할 수 있고, 기공의 존재로 인하여 기계적 강도가 저하될 수 있다.Kirkendal void is a form of pores, and when formed on the interface between the electrode layers 131 and 141 and the first intermetallic compound layers 132 and 142, which are Cu 3 Sn, moisture resistance defects may occur along the pores, due to the presence of pores. Due to this, the mechanical strength may be lowered.
본 발명의 일 실시형태에 따르면, 금속간 화합물 (Intermetallic Compound)이 층 (layer) 형태로 2층이 전극층과 도전성 수지층 사이에 형성됨으로써, 내습신뢰성이 향상되고, ESR이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있다. According to one embodiment of the present invention, the intermetallic compound (Intermetallic Compound) in the form of a layer (layer) is formed between the two layers between the electrode layer and the conductive resin layer, thereby improving the moisture resistance, low ESR, low flexural strength, etc. Resistance to mechanical stress and chemical resistance properties can be improved.
즉, 상기 소결된 구리를 포함하는 전극층(131, 141)과 후술하는 도전성 수지층(134, 144) 사이에 금속간 화합물 (Intermetallic Compound)이 층 (layer) 형태로 2층이 배치되되, Cu3Sn인 제1 금속간 화합물층(132, 142)과 제1 금속간 화합물층(132, 142) 상에 Cu6Sn5인 제2 금속간 화합물층(133, 143)이 형성된다.That is, an intermetallic compound is interposed between the electrode layers 131 and 141 including the sintered copper and the conductive resin layers 134 and 144, which will be described later, in the form of a layer, in which two layers are arranged, Cu 3 The second intermetallic compound layers 133 and 143 of Cu 6 Sn 5 are formed on the first intermetallic compound layers 132 and 142 which are Sn and the first intermetallic compound layers 132 and 142.
구체적으로, 본 발명의 일 실시형태에 따르면, 전극층(131, 141)과 도전성 수지층(134, 144) 사이에 제1 금속간 화합물이 층(layer) 형태로 제1 금속간 화합물층(132, 142)이 형성되고, 제1 금속간 화합물층(132, 142) 상에 제2 금속간 화합물이 층(layer) 형태로 제2 금속간 화합물층(133, 143)이 형성된다.Specifically, according to one embodiment of the present invention, the first intermetallic compound layer (132, 142) in the form of a first intermetallic compound (layer) between the electrode layer (131, 141) and the conductive resin layer (134, 144) ) Is formed, and the second intermetallic compound layers 133 and 143 are formed on the first intermetallic compound layers 132 and 142 in the form of a layer.
상기 제2 금속간 화합물은 Cu6Sn5일 수 있다. 즉, 전극층(131, 141)에 포함된 금속 입자인 Cu와 페이스트에 포함된 저융점의 금속 입자인 Sn이 결합하여 형성된 Cu6Sn5일 수 있다.The second intermetallic compound may be Cu 6 Sn 5 . That is, Cu 6 Sn 5 may be formed by combining Cu, which is a metal particle included in the electrode layers 131 and 141, and Sn, a metal particle having a low melting point included in a paste.
상기 제2 금속간 화합물인 Cu6Sn5 은 상기 Cu3Sn인 제1 금속간 화합물에 비하여 투습율이 매우 낮다. The second intermetallic compound Cu 6 Sn 5 has a very low moisture permeability compared to the first intermetallic compound Cu 3 Sn.
즉, Cu3Sn인 금속간 화합물의 경우에는 다수의 미세 기공이 발생하며, 이러한 미세 기공은 상술한 바와 같이 Kirkendal void로 알려져 있다.That is, in the case of an intermetallic compound that is Cu 3 Sn, a number of fine pores are generated, and these fine pores are known as Kirkendal voids as described above.
이러한 Cu3Sn인 금속간 화합물만이 층으로 형성될 경우 내습이나 기계적인 강도에 취약한 특징을 갖는다.When only an intermetallic compound such as Cu 3 Sn is formed as a layer, it has a characteristic that is vulnerable to moisture resistance and mechanical strength.
그러나, Cu6Sn5 인 금속간 화합물은 미세 기공이 거의 없다. 이와 같이, 미세 기공이 거의 없는 제2 금속간 화합물인 Cu6Sn5 은 상기 Cu3Sn인 제1 금속간 화합물에 비하여 투습율이 매우 낮다. However, the intermetallic compound of Cu 6 Sn 5 has almost no fine pores. As described above, Cu 6 Sn 5, which is a second intermetallic compound with little micropores, has a very low moisture permeability compared to the first intermetallic compound, which is Cu 3 Sn.
본 발명의 일 실시형태에서, 상기 제1 금속간 화합물층(132, 142) 상에 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 형성하는 방법은 우선 도전성 수지층(134, 144)을 종래와 같이 Cu-Sn계-에폭시 수지의 전도성 페이스트가 아니라 Ag-Sn계-에폭시 수지의 전도성 페이스트를 이용하여 형성함으로써, 상기 제1 금속간 화합물층(132, 142) 상에 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 형성할 수 있다.In one embodiment of the present invention, the method of forming the second intermetallic compound layers 133 and 143 of Cu 6 Sn 5 on the first intermetallic compound layers 132 and 142 is first conducted on the conductive resin layers 134 and 144. Is formed by using a conductive paste of Ag-Sn-epoxy resin rather than a conductive paste of Cu-Sn-epoxy resin as in the prior art, thereby forming Cu 6 Sn 5 on the first intermetallic compound layers 132 and 142. The second intermetallic compound layers 133 and 143 may be formed.
또한, Ag-Sn계-에폭시 수지의 전도성 페이스트를 이용하여 도전성 수지층(134, 144)을 형성하되, Sn 솔더의 양을 조절함으로써, 상기 제1 금속간 화합물층(132, 142) 상에 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 형성할 수 있다. 이에 대한 자세한 사항은 후술하도록 한다.In addition, by forming a conductive resin layer (134, 144) using a conductive paste of Ag-Sn-epoxy resin, by controlling the amount of Sn solder, Cu 6 on the first intermetallic compound layer (132, 142) The second intermetallic compound layers 133 and 143 of Sn 5 may be formed. Details of this will be described later.
본 발명의 일 실시형태에 따르면, 상기 제2 금속간 화합물층(133, 143)의 두께 대비 상기 제1 금속간 화합물층(132, 142)의 두께의 비는 0.1 내지 1.0 일 수 있다.According to an embodiment of the present invention, the ratio of the thickness of the first intermetallic compound layers 132 and 142 to the thickness of the second intermetallic compound layers 133 and 143 may be 0.1 to 1.0.
상기 제2 금속간 화합물층(133, 143)의 두께 대비 상기 제1 금속간 화합물층(132, 142)의 두께의 비가 0.1 내지 1.0 을 만족함으로써, 투습율이 Cu3Sn인 제1 금속간 화합물층(132, 142)보다 매우 낮은 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 더 두껍게 형성하여 내습 신뢰성이 향상되고, ESR이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있다. The first
상기 제2 금속간 화합물층(133, 143)의 두께 대비 상기 제1 금속간 화합물층(132, 142)의 두께의 비가 1.0을 초과할 경우에는 Cu3Sn인 제1 금속간 화합물층(132, 142)의 두께가 Cu6Sn5인 제2 금속간 화합물층(133, 143)의 두께보다 두꺼워 내습 신뢰성 저하 및 기계적 특성 저하가 발생할 수 있다.When the ratio of the thickness of the first intermetallic compound layers 132 and 142 to the thickness of the second intermetallic compound layers 133 and 143 exceeds 1.0, the first intermetallic compound layers 132 and 142 of Cu 3 Sn Thicker than the thickness of the second intermetallic compound layers 133 and 143 having a thickness of Cu 6 Sn 5 may result in a decrease in moisture resistance reliability and a decrease in mechanical properties.
상기 제1 금속간 화합물층(132, 142) 내 보이드(void) 수 대비 상기 제2 금속간 화합물층(133, 143) 내 보이드(void) 수의 비는 1.0 미만일 수 있다.The ratio of the number of voids in the second intermetallic compound layers 133 and 143 to the number of voids in the first intermetallic compound layers 132 and 142 may be less than 1.0.
상기 제1 금속간 화합물층(132, 142) 내 보이드(void) 수 대비 상기 제2 금속간 화합물층(133, 143) 내 보이드(void) 수의 비가 1.0 미만을 만족함으로써, 내습 신뢰성이 향상되고, ESR이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있다.By satisfying a ratio of the number of voids in the second intermetallic compound layers 133 and 143 to less than 1.0 compared to the number of voids in the first intermetallic compound layers 132 and 142, moisture resistance reliability is improved, and ESR This is low, and resistance to mechanical stress such as flexural strength and chemical resistance characteristics can be improved.
즉, 제1 금속간 화합물층(132, 142) 내 보이드(void) 수 보다 매우 적은 수의 보이드(void)를 갖는 제2 금속간 화합물층(133, 143)이 제1 금속간 화합물층(132, 142) 상부에 배치됨으로써, 내습 신뢰성을 향상시킬 수 있으며, 기계적 강도 역시 향상시킬 수 있다. 상기 제2 금속간 화합물층(133, 143)은 제1 금속간 화합물층(132, 142) 내 보이드(void) 수 보다 매우 적은 수의 보이드(void)를 가질 수 있으며, 또한 보이드(void)가 거의 존재하지 않을 수도 있다.That is, the second intermetallic compound layers 133 and 143 having a very small number of voids in the first intermetallic compound layers 132 and 142 are the first intermetallic compound layers 132 and 142 By being disposed on the top, it is possible to improve the moisture resistance reliability and also to improve the mechanical strength. The second intermetallic compound layers 133 and 143 may have a very small number of voids than the number of voids in the first intermetallic compound layers 132 and 142, and there are almost no voids. You may not.
상기 도전성 수지층(134, 144)은 상기 제2 금속간 화합물층(133, 143) 상에 배치되며, 복수의 금속 입자(134a), 베이스 수지(134c) 및 상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)을 포함한다. The conductive resin layers 134 and 144 are disposed on the second intermetallic compound layers 133 and 143, and are more than the curing temperature of the plurality of
상기 복수의 금속 입자(134a)는 은(Ag)이고, 상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)은 주석(Sn)일 수 있다.The plurality of
상기 복수의 금속 입자(134a)의 크기는 0.5 내지 3.0 ㎛ 일 수 있으나, 반드시 이에 제한되는 것은 아니다. The size of the plurality of
상기 도전성 수지층(134, 144)은 제2 금속간 화합물층(133, 143) 상에 배치되며, 복수의 금속 입자(134a), 상기 복수의 금속 입자(134a)를 둘러싸는 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b) 및 베이스 수지(134c)를 포함한다. 도전성 수지층(134, 144)은 제1 금속간 화합물층(132, 142) 및 제2 금속간 화합물층(133, 143)과 제1 도금층을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층 세라믹 커패시터를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 할 수 있다. The conductive resin layers 134 and 144 are disposed on the second intermetallic compound layers 133 and 143, and include a plurality of
상기 복수의 금속 입자(134a)를 둘러싸는 도전성 금속(134b)은 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는다.The
상기 도전성 금속(134b)은 용융된 상태로 복수의 금속 입자(134a)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다. The
즉, 도전성 금속(134b)이 베이스 수지(134c)의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 베이스 수지(134c)의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자(134a)를 둘러싸게 된다. 이때, 도전성 금속(134b)은 바람직하게 300℃ 이하의 저융점 금속을 포함할 수 있다. That is, since the
예를 들어, 213~220℃의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag 과 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, 금속 입자(134a)를 둘러싸게 된다.For example, it may include Sn having a melting point of 213 ~ 220 ℃. In the course of the drying and curing process, Sn melts, and the molten Sn wets metal particles of a high melting point, such as Ag, by capillary action and surrounds the
본 발명의 일 실시형태에 따르면, 상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)의 함량은 10 wt% 이상 33 wt% 미만일 수 있다.According to one embodiment of the present invention, the content of the
상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)으로서 Sn의 함량을 10 wt% 이상 33 wt% 미만으로 함으로써, Cu3Sn인 제1 금속간 화합물층(132, 142)과 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 안정적으로 형성하되, Sn 미반응에 의한 외부 돌출을 막아 신뢰성을 향상시킬 수 있다.As the
특히, 상기 Sn의 함량을 10 wt% 이상 33 wt% 미만으로 함으로써, Cu3Sn인 제1 금속간 화합물층(132, 142)과 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 안정적으로 형성할 수 있어, Cu3Sn인 금속간 화합물층만으로 형성된 경우에 비해 내습 신뢰성 및 기계적인 측면에서 신뢰성이 보다 향상될 수 있다. In particular, by the content of Sn is less than 33 wt% or more 10 wt%, Cu 3 Sn in the first intermetallic compound layer (132, 142) and Cu 6 Sn 5 of the second intermetallic compound layer (133, 143) stable It can be formed with, it can be improved in reliability in terms of moisture resistance and mechanical aspects compared to the case formed only with an intermetallic compound layer of Cu 3 Sn.
상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)으로서 Sn의 함량이 10 wt% 미만의 경우에는 Cu3Sn인 제1 금속간 화합물층(132, 142)과 Cu6Sn5인 제2 금속간 화합물층(133, 143)을 안정적으로 형성할 수 없다.For the base resin is less than 10 wt% the content of Sn is a conductive metal (134b) having a lower melting point than the curing temperature of the (134c) has the Cu 6 Sn 5 of the first intermetallic compound layer (132, 142) Cu 3 Sn The second intermetallic compound layers 133 and 143 cannot be stably formed.
한편, 상기 베이스 수지(134c)의 경화 온도 보다 낮은 융점을 갖는 도전성 금속(134b)으로서 Sn의 함량이 33 wt% 이상의 경우에는 Sn 미반응에 의해 외부로 튀어 나오는 현상이 생길 수 있다.On the other hand, when the content of Sn is 33 wt% or more as a
상기 베이스 수지(134c)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다.The
이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. In this case, the thermosetting resin may be, for example, an epoxy resin, and the present invention is not limited thereto.
베이스 수지(134c)는 제1 금속간 화합물층(132, 142) 및 제2 금속간 화합물층(133, 143)과 제1 도금층(135, 145) 사이를 기계적으로 접합시켜 주는 역할을 한다. The
상기 도전성 수지층(134, 144) 상에는 제1 도금층(135, 145)과 제2 도금층(136, 146)이 순차로 배치될 수 있다.The first plating layers 135 and 145 and the second plating layers 136 and 146 may be sequentially disposed on the conductive resin layers 134 and 144.
이때, 제1 도금층(135, 145)은 예컨대 니켈 도금층일 수 있으며, 제2 도금층(136, 146)은 주석 도금층일 수 있다. 니켈 도금층(135, 145)은 도전성 수지층(134, 144)과 접촉된다.In this case, the first plating layers 135 and 145 may be, for example, nickel plating layers, and the second plating layers 136 and 146 may be tin plating layers. The nickel plating layers 135 and 145 are in contact with the conductive resin layers 134 and 144.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 현미경으로 촬영한 사진이다. 4 is a photograph of a cross-section near the region B of the multilayer ceramic capacitor according to the embodiment of the present invention, taken under a microscope.
도 4를 참조하면, 전극층(131)과 도전성 수지층(134) 사이에 제1 금속간 화합물이 층(layer) 형태로 제1 금속간 화합물층(132)이 형성되고, 제1 금속간 화합물층(132) 상에 제2 금속간 화합물이 층(layer) 형태로 제2 금속간 화합물층(133)이 형성된 것을 알 수 있다.Referring to FIG. 4, the first
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110)와, 상기 바디(110)의 일면에 배치되는 외부 전극(130, 140)을 포함하며, 상기 외부 전극(130, 140)은, 상기 내부 전극(121, 122)과 접촉되는 전극층(131, 141), 상기 전극층(131, 141) 상에 배치되며, 제1 금속간 화합물로 이루어진 제1 금속간 화합물층(132, 142), 상기 제1 금속간 화합물층(132, 142) 상에 배치되며, 제2 금속간 화합물로 이루어진 제2 금속간 화합물층(133, 143) 및 상기 제2 금속간 화합물층(133, 143) 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층(134, 144)을 포함하며, 상기 제2 금속간 화합물층(133, 143) 내 보이드(void) 수는 상기 제1 금속간 화합물층(132, 142) 내 보이드(void) 수보다 적은 것을 특징으로 한다.The multilayer
상기 제1 금속간 화합물은 Cu3Sn 이고, 상기 제2 금속간 화합물은 Cu6Sn5 일 수 있다.The first intermetallic compound may be Cu 3 Sn, and the second intermetallic compound may be Cu 6 Sn 5 .
상술한 바와 같이 제1 금속간 화합물은 Cu3Sn 이고, 상기 제2 금속간 화합물은 Cu6Sn5 이기 때문에, 상기 제2 금속간 화합물층(133, 143) 내 보이드(void) 수는 상기 제1 금속간 화합물층(132, 142) 내 보이드(void) 수보다 적은 것을 특징으로 한다.As described above, since the first intermetallic compound is Cu 3 Sn, and the second intermetallic compound is Cu 6 Sn 5 , the number of voids in the second intermetallic compound layers 133 and 143 is the first intermetallic compound. It is characterized by being less than the number of voids in the intermetallic compound layers 132 and 142.
본 발명의 다른 실시형태에 따르면, 상기 제1 금속간 화합물층(132, 142)의 투습율 대비 상기 제2 금속간 화합물층(133, 143)의 투습율의 비는 0.5 이하일 수 있으나, 반드시 이에 제한되는 것은 아니며, 0.2 이하의 낮은 수준일 수도 있다. According to another embodiment of the present invention, the ratio of the moisture permeability of the second intermetallic compound layers 133 and 143 to the moisture permeability of the first intermetallic compound layers 132 and 142 may be 0.5 or less, but is necessarily limited thereto. It may not be, and may be a low level of 0.2 or less.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층 세라믹 커패시터의 제조 방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described in detail, but the present invention is not limited thereto, and the multilayer ceramic described above in the description of the manufacturing method of the multilayer ceramic capacitor of the present embodiment The description overlapping with the capacitor will be omitted.
본 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련한다. In the method of manufacturing the multilayer ceramic capacitor according to the present embodiment, first, a slurry formed including a powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film to prepare a plurality of ceramic green sheets.
상기 세라믹 그린 시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.The ceramic green sheet is prepared by mixing a ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry is manufactured in a sheet form having a thickness of several μm by a doctor blade method or the like.
다음으로, 상기 그린 시트 상에 니켈 분말 등의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 스크린 인쇄 공법 등으로 도포하여 내부 전극을 형성한다.Next, a conductive paste for an internal electrode containing a conductive metal such as nickel powder is coated on the green sheet by a screen printing method or the like to form an internal electrode.
이후, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하여 적층체를 마련한다. 이때, 적층체의 상하면에 내부 전극이 인쇄되지 않은 그린 시트를 복수 층 적층하여 커버를 형성할 수 있다. Thereafter, a plurality of layers of the green sheet on which the internal electrodes are printed are laminated to prepare a laminate. At this time, a cover may be formed by stacking a plurality of green sheets on which the internal electrode is not printed on the upper and lower surfaces of the laminate.
다음으로, 적층체를 소성하여 바디를 마련한 후, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 상기 바디의 제3 및 제4 면에 전극층을 각각 형성한다. Next, after the laminate is fired to provide a body, electrode layers are formed on the third and fourth surfaces of the body so as to be electrically connected to the first and second internal electrodes, respectively.
상기 바디는 유전체층, 내부 전극 및 커버를 포함하며, 유전체층은 내부 전극이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버는 내부 전극이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.The body includes a dielectric layer, an inner electrode and a cover, and the dielectric layer is formed by firing a green sheet on which the inner electrode is printed, and the cover is formed by firing a green sheet on which the inner electrode is not printed.
상기 내부 전극은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 형성될 수 있다.The inner electrode may be formed of first and second inner electrodes having different polarities.
다음으로, 상기 바디의 일면 및 타면에 전극층을 형성한다.Next, an electrode layer is formed on one surface and the other surface of the body.
상기 전극층은 도전성 금속인 구리와 글라스를 포함하는 외부전극 형성용 도전성 페이스트를 상기 바디의 일면 및 타면에 도포함으로써, 형성할 수 있다.The electrode layer may be formed by applying a conductive paste for forming an external electrode including copper and glass, which are conductive metals, to one surface and the other surface of the body.
상기 전극층을 형성하는 방법은 딥핑 방법에 의해 형성할 수 있으며, 이에 제한되는 것은 아니고 시트를 전사하는 방법 혹은 무전해 도금법 또는 스퍼터링 공법을 이용하여 전극층을 형성할 수 있다. The method of forming the electrode layer may be formed by a dipping method, but is not limited thereto, and the electrode layer may be formed using a method of transferring a sheet or an electroless plating method or a sputtering method.
다음으로, 전극층 상에 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 페이스트를 도포 및 건조한 후, 경화 열처리하여 제1 금속간 화합물로 이루어진 제1 금속간 화합물층, 상기 제1 금속간 화합물층 상에 배치되며, 제2 금속간 화합물로 이루어진 제2 금속간 화합물층 및 도전성 수지층을 형성한다. Next, after applying and drying a conductive paste containing a plurality of metal particles, a base resin, and a conductive metal having a melting point lower than the curing temperature of the base resin on the electrode layer, followed by curing heat treatment, a first consisting of a first intermetallic compound An intermetallic compound layer, disposed on the first intermetallic compound layer, forms a second intermetallic compound layer and a conductive resin layer made of a second intermetallic compound.
상기 도전성 페이스트는 금속 입자, 열경화성 수지 및 상기 열경화성 수지보다 낮은 융점을 갖는 저융점 금속을 포함할 수 있다. 예를 들어, 상기 페이스트는 Ag 파우더, Sn계 솔더 파우더 및 열경화성 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 제조할 수 있다. Sn계 솔더 파우더는 Sn, Sn96.5Ag3.0Cu0.5, Sn42Bi58 및 Sn72Bi28 중에서 선택된 1종 이상을 포함할 수 있으며, Ag 파우더에 포함된 Ag의 입자 크기는 0.5~3㎛일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. The conductive paste may include metal particles, a thermosetting resin, and a low melting point metal having a lower melting point than the thermosetting resin. For example, the paste may be prepared by mixing Ag powder, Sn-based solder powder, and thermosetting resin, and then dispersing them using a 3-roll mill. The Sn-based solder powder may include one or more selected from Sn, Sn 96.5 Ag 3.0 Cu 0.5 , Sn 42 Bi 58 and Sn 72 Bi 28 , and the particle size of Ag contained in Ag powder may be 0.5 to 3 μm. However, the present invention is not limited to this.
상기 Sn계 솔더 파우더는 페이스트 전체 중량 대비 10 wt% 이상 33 wt% 미만의 함량으로 포함하였다.The Sn-based solder powder was included in an amount of 10 wt% or more and less than 33 wt% based on the total weight of the paste.
그리고, 상기 전극층의 외측에 상기 저융점의 페이스트를 도포하고 건조 및 경화하여 제1, 제2 금속간 화합물층 및 도전성 수지층을 형성할 수 있다. In addition, the low melting point paste may be applied to the outside of the electrode layer, dried and cured to form first and second intermetallic compound layers and conductive resin layers.
상기 열경화성 수지는 예를 들어 에폭시 수지를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니고, 예컨대 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다. The thermosetting resin may include, for example, an epoxy resin, and the present invention is not limited thereto, for example, a bisphenol A resin, a glycol epoxy resin, a noblock epoxy resin, or a derivative thereof, having a small molecular weight and being a liquid at room temperature. Can be.
나아가 상기 도전성 수지층 상에 제1 도금층 및 제2 도금층을 형성하는 단계를 더 포함할 수 있다. Furthermore, the method may further include forming a first plating layer and a second plating layer on the conductive resin layer.
예를 들어, 도전성 수지층 상에 제1 도금층인 니켈 도금층을 형성하고, 니켈 도금층 상에 제2 도금층인 주석 도금층을 형성할 수 있다. For example, a nickel plating layer as a first plating layer may be formed on the conductive resin layer, and a tin plating layer as a second plating layer may be formed on the nickel plating layer.
본 발명의 실시예에 따르면, 상기와 같이 Ag 파우더, Sn계 솔더 파우더 및 열경화성 수지를 혼합한 도전성 페이스트로 도전성 수지층을 형성하였으며, 비교예 1은 Ag 파우더 및 열경화성 수지를 혼합한 Ag 전도성 페이스트로 도전성 수지층을 형성하였고, 비교예 2는 Cu 파우더, Sn계 솔더 파우더 및 열경화성 수지를 혼합한 Cu 전도성 페이스트를 이용하여 도전성 수지층을 형성하였다.According to an embodiment of the present invention, a conductive resin layer was formed of a conductive paste in which Ag powder, Sn-based solder powder and a thermosetting resin were mixed as described above, and Comparative Example 1 was an Ag conductive paste in which Ag powder and a thermosetting resin were mixed. A conductive resin layer was formed, and Comparative Example 2 formed a conductive resin layer using a Cu conductive paste in which Cu powder, Sn-based solder powder, and thermosetting resin were mixed.
상기 비교예 1 및 비교예 2는 종래의 기술에 해당한다.The comparative example 1 and the comparative example 2 correspond to the prior art.
하기 표 1은 상기 비교예 1, 비교예 2 및 실시예에 따른 투과율과 투습율을 비교한 표이다.Table 1 below is a table comparing transmittance and moisture permeability according to Comparative Example 1, Comparative Example 2 and Examples.
투과율과 투습율 테스트는 37.8 ℃ 및 상대 습도 100% 의 조건 하에서 수행되었다.The transmittance and moisture permeability tests were conducted under conditions of 37.8° C. and 100% relative humidity.
상기 [표 1]을 참조하면, 본 발명의 실시예의 경우 종래 Ag 전도성 페이스트 (비교예 1) 및 Cu 전도성 페이스트 (비교예 2)와 비교하여 투습율이 거의 없는 것을 알 수 있다.Referring to [Table 1], it can be seen that in the case of the embodiment of the present invention, there is little moisture permeability compared to the conventional Ag conductive paste (Comparative Example 1) and Cu conductive paste (Comparative Example 2).
도 5는 본 발명의 실시예 및 비교예에 대한 ESR 값을 측정하여 나타낸 그래프이다. 5 is a graph showing ESR values for Examples and Comparative Examples of the present invention.
도 5를 참조하면, 본 발명의 실시예가 비교예에 비하여 ESR 값이 현저히 낮은 것을 알 수 있다.5, it can be seen that the ESR value of the embodiment of the present invention is significantly lower than that of the comparative example.
도 5에서 비교예는 상기 비교예 1에 해당하는 Ag 전도성 페이스트를 적용한 경우로서, Ag 파우더, Sn계 솔더 파우더 및 열경화성 수지를 혼합한 도전성 페이스트로 도전성 수지층을 형성한 실시예의 경우 상기 비교예에 비하여 ESR 값이 현저히 낮은 것을 알 수 있다.The comparative example in FIG. 5 is a case in which the Ag conductive paste corresponding to the comparative example 1 is applied, and in the case of an example in which a conductive resin layer is formed of a conductive paste in which Ag powder, Sn-based solder powder and a thermosetting resin are mixed, the comparative example In comparison, it can be seen that the ESR value is significantly lower.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of rights of the present invention is not limited to this, and it is possible that various modifications and variations are possible without departing from the technical details of the present invention as set forth in the claims. It will be apparent to those of ordinary skill in the field.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 전극층
132, 142: 제1 금속간 화합물층
133, 143: 제2 금속간 화합물층
134, 144: 도전성 수지층
135, 145: 제1 도금층
136, 146: 제2 도금층
134a: 금속 입자
134b: 저융점 금속
134c: 베이스 수지 100: multilayer ceramic capacitor
110: body
111: dielectric layer
121, 122: first and second internal electrodes
130, 140: first and second external electrodes
131, 141: electrode layer
132, 142: first intermetallic compound layer
133, 143: second intermetallic compound layer
134, 144: conductive resin layer
135, 145: first plating layer
136, 146: second plating layer
134a: metal particles
134b: low melting point metal
134c: base resin
Claims (14)
상기 외부 전극은,
상기 내부 전극과 접촉되는 전극층;
상기 전극층 상에 배치되며, 제1 금속간 화합물인 Cu3Sn로 이루어진 제1 금속간 화합물층;
상기 제1 금속간 화합물층 상에 배치되며, 제2 금속간 화합물인 Cu6Sn5로 이루어진 제2 금속간 화합물층; 및
상기 제2 금속간 화합물층 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층;을 포함하는 적층 세라믹 커패시터.
A body including a dielectric layer and an inner electrode, and an outer electrode disposed on one surface of the body,
The external electrode,
An electrode layer in contact with the internal electrode;
A first intermetallic compound layer formed on the electrode layer and made of Cu 3 Sn, which is a first intermetallic compound;
A second intermetallic compound layer formed on the first intermetallic compound layer and made of Cu 6 Sn 5 which is a second intermetallic compound; And
A multilayer ceramic capacitor comprising a conductive resin layer disposed on the second intermetallic compound layer and including a plurality of metal particles, a base resin, and a conductive metal having a melting point lower than a curing temperature of the base resin.
상기 복수의 금속 입자는 은(Ag)이고, 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속은 주석(Sn)인 적층 세라믹 커패시터.
According to claim 1,
The plurality of metal particles is silver (Ag), and the conductive ceramic having a melting point lower than the curing temperature of the base resin is tin (Sn).
상기 제2 금속간 화합물층의 두께 대비 상기 제1 금속간 화합물층의 두께의 비는 0.1 내지 1.0 인 적층 세라믹 커패시터.
According to claim 1,
The ratio of the thickness of the first intermetallic compound layer to the thickness of the second intermetallic compound layer is 0.1 to 1.0.
상기 복수의 금속 입자의 크기는 0.5 내지 3.0 ㎛인 적층 세라믹 커패시터.
According to claim 1,
The multilayer ceramic capacitor has a size of 0.5 to 3.0 μm.
상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속의 함량은 10 wt% 이상 33 wt% 미만인 적층 세라믹 커패시터.
According to claim 1,
The content of the conductive metal having a melting point lower than the curing temperature of the base resin is 10 wt% or more and less than 33 wt% of the multilayer ceramic capacitor.
상기 제1 금속간 화합물층 내 보이드(void) 수 대비 상기 제2 금속간 화합물층 내 보이드(void) 수의 비는 1.0 미만인 적층 세라믹 커패시터.
According to claim 1,
A multilayer ceramic capacitor in which a ratio of the number of voids in the second intermetallic compound layer to the number of voids in the first intermetallic compound layer is less than 1.0.
상기 외부 전극은,
상기 내부 전극과 접촉되는 전극층;
상기 전극층 상에 배치되며, 제1 금속간 화합물로 이루어진 제1 금속간 화합물층;
상기 제1 금속간 화합물층 상에 배치되며, 제2 금속간 화합물로 이루어진 제2 금속간 화합물층; 및
상기 제2 금속간 화합물층 상에 배치되며, 복수의 금속 입자, 베이스 수지 및 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속을 포함하는 도전성 수지층;을 포함하며, 상기 제2 금속간 화합물층 내 보이드(void) 수는 상기 제1 금속간 화합물층 내 보이드(void) 수보다 적은 적층 세라믹 커패시터.
A body including a dielectric layer and an inner electrode, and an outer electrode disposed on one surface of the body,
The external electrode,
An electrode layer in contact with the internal electrode;
A first intermetallic compound layer disposed on the electrode layer and made of a first intermetallic compound;
A second intermetallic compound layer disposed on the first intermetallic compound layer, and consisting of a second intermetallic compound; And
It is disposed on the second intermetallic compound layer, a plurality of metal particles, a base resin and a conductive resin layer comprising a conductive metal having a melting point lower than the curing temperature of the base resin; includes, in the second intermetallic compound layer The number of voids is less than the number of voids in the first intermetallic compound layer.
상기 복수의 금속 입자는 은(Ag)이고, 상기 상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속은 주석(Sn)인 적층 세라믹 커패시터.
The method of claim 7,
The plurality of metal particles is silver (Ag), and the conductive ceramic having a melting point lower than the curing temperature of the base resin is tin (Sn).
상기 제1 금속간 화합물은 Cu3Sn인 적층 세라믹 커패시터.
The method of claim 7,
The first intermetallic compound is a Cu 3 Sn multilayer ceramic capacitor.
상기 제2 금속간 화합물은 Cu6Sn5인 적층 세라믹 커패시터.
The method of claim 7,
The second intermetallic compound is a Cu 6 Sn 5 multilayer ceramic capacitor.
상기 제2 금속간 화합물층의 두께 대비 상기 제1 금속간 화합물층의 두께의 비는 0.1 내지 1.0 인 적층 세라믹 커패시터.
The method of claim 7,
The ratio of the thickness of the first intermetallic compound layer to the thickness of the second intermetallic compound layer is 0.1 to 1.0.
상기 복수의 금속 입자의 크기는 0.5 내지 3.0 ㎛인 적층 세라믹 커패시터.
The method of claim 7,
The multilayer ceramic capacitor has a size of 0.5 to 3.0 μm.
상기 베이스 수지의 경화 온도 보다 낮은 융점을 갖는 도전성 금속의 함량은 10 wt% 이상 33 wt% 미만인 적층 세라믹 커패시터.
The method of claim 7,
The content of the conductive metal having a melting point lower than the curing temperature of the base resin is 10 wt% or more and less than 33 wt% of the multilayer ceramic capacitor.
상기 제1 금속간 화합물층의 투습율 대비 상기 제2 금속간 화합물층의 투습율의 비는 0.5 이하인 적층 세라믹 커패시터.
The method of claim 7,
The ratio of the moisture permeability of the second intermetallic compound layer to the moisture permeability of the second intermetallic compound layer is 0.5 or less.
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