KR20200063411A - 발광 소자, 이의 제조 방법 및 발광 소자를 구비한 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 발광 소자를 구비한 표시 장치 Download PDF

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Abstract

본 발명 실시 예의 발광 소자는 제 1 도전성 반도체층, 상기 제 1 도전성 반도체층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제 2 도전성 반도체층을 포함하는 막대 형상의 발광 적층 패턴; 및 상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 포함한다.

Description

발광 소자, 이의 제조 방법 및 발광 소자를 구비한 표시 장치{LIGHT EMITTING ELEMENT, METHOD OF MANUFACTURING THE SAME AND THE DISPLAY DEVICE COMPRISING THE LIGHT EMITTING ELEMENT}
본 발명은 발광 소자에 관한 것으로, 초소형의 발광 소자, 이의 제조 방법 및 발광 소자를 구비하는 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 예를 들어 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 크기나 나노 크기 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다.
본 발명은 인접한 발광 소자들이 뭉치는 것을 방지할 수 있는 발광 소자, 이의 제조 방법 및 발광 소자를 구비한 표시 장치를 제공하는 것이다.
본 발명의 실시 예의 발광 소자는 제 1 도전성 반도체층, 상기 제 1 도전성 반도체층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제 2 도전성 반도체층을 포함하는 막대 형상의 발광 적층 패턴; 및 상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 포함한다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴의 외측면과 상기 절연 피막의 외측면의 형상이 상이하다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴은 일 방향을 따라 상기 제 1 도전성 반도체층, 상기 활성층 및 상기 제 2 도전성 반도체층이 차례로 적층된 원 기둥 형상이며, 상기 절연 피막의 외측면은 타원형, 다각형 또는 상기 타원형과 상기 다각형이 혼합된 형상이다.
본 발명의 실시 예에 있어서, 상기 절연 피막의 외측면은 적어도 하나의 돌출부를 포함한다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴의 외측면의 형상과 상기 절연 피막의 외측면의 형상이 동일하다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴 및 상기 절연 피막의 외측면이 다각형이다.
본 발명 실시 예의 발광 소자의 제조 방법은 기판을 제공하는 단계; 상기 기판 상에 막대 형상의 발광 적층 패턴을 형성하는 단계; 상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 형성하는 단계; 및 상기 절연 피막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 복수의 발광 소자들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 있어서, 상기 절연 피막을 형성하는 단계는, 상기 발광 적층 패턴의 외측면과 동일한 형상의 외측면을 갖는 절연 피막 패턴을 형성하는 단계; 및 상기 절연 피막 패턴을 일부 제거하여 상기 발광 적층 패턴의 외측면과 상이한 외측면을 갖는 절연 피막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 있어서, 상기 절연 피막을 형성하는 단계는, 원 기둥 형상의 상기 발광 적층 패턴의 외측면을 감싸도록 타원형, 다각형 또는 상기 타원형과 상기 다각형이 혼합된 형상의 외측면을 갖도록 상기 절연 피막을 형성한다.
본 발명의 실시 예에 있어서, 상기 절연 피막을 형성하는 단계는, 상기 절연 피막의 외측면이 적어도 하나의 돌출부를 갖도록 형성한다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴을 형성하는 단계는, 상기 기판 상에 제 1 도전성 반도체층, 활성층, 제 2 도전성 반도체층을 차례로 형성하여 발광 적층체를 형성하는 단계; 상기 발광 적층체 상에 복수의 제 1 미세 패턴들을 형성하는 단계; 및 상기 복수의 제 1 미세 패턴들을 따라 상기 발광 적층체를 식각하고, 상기 복수의 제 1 미세 패턴들을 제거하여 복수의 상기 발광 적층 패턴들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 있어서, 상기 복수의 제 1 미세 패턴을 형성하는 단계는, 상기 발광 적층체 상에 복수의 제 1 레진들을 형성하는 단계; 상기 제 1 레진들이 복수의 제 1 홈들을 구비하는 제 1 몰드의 상기 복수의 제 1 홈들을 충진하도록 하는 단계; 및 상기 제 1 몰드를 제거하여, 상기 발광 적층체 상에 복수의 제 1 미세 패턴들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 있어서, 상기 절연 피막을 형성하는 단계는, 상기 발광 적층 패턴과 상기 절연 피막 패턴 상에 복수의 제 2 미세 패턴들을 형성하는 단계; 상기 복수의 제 2 미세 패턴들을 따라 상기 절연 피막 패턴을 식각하여 상기 절연 피막을 형성한다.
본 발명의 실시 예에 있어서, 상기 복수의 제 2 미세 패턴을 형성하는 단계는, 상기 발광 적층 패턴 및 상기 발광 적층 패턴의 외측면을 감싸는 상기 절연 피막 패턴 상에 복수의 제 2 레진들을 형성하는 단계; 상기 제 2 레진들이 복수의 제 2 홈들을 구비하는 제 2 몰드의 상기 복수의 제 2 홈들을 충진하도록 하는 단계; 및 상기 제 2 몰드를 제거하여, 상기 발광 적층 패턴 및 상기 발광 적층 패턴의 외측면을 감싸는 상기 절연 피막 패턴 상에 복수의 제 2 미세 패턴들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 있어서, 상기 제 1 몰드의 상기 제 1 홈의 형상과 상기 제 2 몰드의 상기 제 2 홈의 형상이 상이하다.
본 발명의 실시 예에 있어서, 상기 절연 피막을 형성하는 단계는, 상기 발광 적층 패턴의 외측면과 동일한 외측면을 갖도록 상기 절연 피막을 형성한다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴 및 상기 절연 피막의 외측면을 다각형으로 형성한다.
본 발명의 일 실시 예의 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고, 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함하고, 상기 표시 소자층은, 상기 기판 상에 제공되며 광을 출사하는 적어도 하나의 발광 소자와, 상기 발광 소자를 사이에 두고 일정 간격으로 이격된 제 1 및 제 2 전극과, 상기 제 1 전극과 상기 발광 소자의 제 1 단부를 전기적으로 연결하는 제 1 컨택 전극 및 상기 제 2 전극과 상기 발광 소자의 제 2 단부를 전기적으로 연결하는 제 2 컨택 전극을 포함하고, 상기 발광 소자는, 제 1 도전성 반도체층, 상기 제 1 도전성 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제 2 도전성 반도체층을 포함하는 발광 적층 패턴; 및 상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 포함한다.
본 발명의 실시 예에 있어서, 상기 발광 적층 패턴의 외측면과 상기 절연 피막의 외측면의 형상이 상이하다.
본 발명의 발광 소자는 발광 적층 패턴 및 발광 적층 패턴의 외측면을 감싸며, 두께가 일정하지 않은 절연 피막을 포함하여 이루어져, 인접한 발광 소자들의 뭉침을 방지할 수 있다.
따라서, 본 발명의 발광 소자를 포함하는 표시 장치의 발광 특성이 저하되는 것을 방지할 수 있다.
도 1a는 본 발명 실시 예의 발광 소자의 사시도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'의 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예의 발광 소자의 사시도이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시 예의 발광 소자의 사시도이다.
도 4a 내지 도 4o는 도 1a의 발광 소자의 제조 방법을 나타낸 단면도이다.
도 5a는 도 4d에서 개시하는 제 1 몰드의 사시도이다.
도 5b는 도 5a의 제 1 몰드를 아래에서 바라본 평면도이다.
도 6a는 도 4k에서 개시하는 제 2 몰드의 사시도이다.
도 6b는 도 6a의 제 2 몰드를 아래에서 바라본 평면도이다.
도 7a 내지 도 7g는 도 6b에서 개시하는 제 2 홈의 다양한 형상을 도시한 도면이다.
도 8a 및 도 8b는 본 발명의 다른 실시 예의 발광 소자의 사시도이다.
도 9는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 10a 내지 도 10c는 도 9의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 11은 도 9에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 평면도이다.
도 12a는 도 11의 Ⅲ-Ⅲ'에 따른 단면도이다.
도 12b는 도 11의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 13a 및 도 13b는 본 발명의 다른 실시 예에 따른 발광 소자를 포함하는 도 11의 Ⅳ-Ⅳ'에 따른 단면도이다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a는 본 발명 실시 예의 발광 소자를 위에서 바라본 사시도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이며, 도 1c는 도 1a의 Ⅱ-Ⅱ'의 단면도이다.
도 1a, 도 1b 및 도 1c와 같이, 본 발명의 실시 예의 발광 소자(LD)는 발광 적층 패턴(10)과, 발광 적층 패턴(10)의 외측면(10a)을 둘러싸는 절연 피막(14)을 포함한다. 이 때, 발광 적층 패턴(10)은 원 기둥 형상으로 이루어질 수 있으며, 절연 피막(14)은 두께가 일정하지 않다. 이를 위해, 발광 적층 패턴(10)의 외측면(10a)의 형상과 절연 피막(14)의 외측면(14a)의 형상이 상이할 수 있다.
발광 적층 패턴(10)은 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)을 포함할 수 있다. 발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향으로 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 순차적으로 적층된 적층 구조를 포함할 수 있다. 상기와 같은 발광 적층 패턴(10)을 포함하는 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 막대 형상이라 함은 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄한다.
발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 차례로 적층된 막대 형상으로, 활성층(12)을 기준으로 일측 단부와 타측 단부를 가질 수 있다. 발광 적층 패턴(10)의 일측 단부에는 제 1 도전성 반도체층(11) 또는 제 2 도전성 반도체층(13) 중 하나가 배치되며, 발광 적층 패턴(10)의 타측 단부에는 나머지 하나가 배치될 수 있다.
상기와 같은 발광 소자(LD)는 나노 크기 내지 마이크로 크기 정도로 작은 크기, 예를 들어 각각 나노 크기 또는 마이크로 크기 범위의 직경 및/또는 길이를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 예를 들어 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제 1 도전성 반도체층(11)은 예를 들어 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제 1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제 1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제 1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제 1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 도시하지는 않았으나, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제 2 도전성 반도체층(13)은 제 1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제 2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제 2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제 2 도전성 반도체층(13)을 구성할 수 있다.
발광 적층 패턴(10)의 일측 단부에는 전극층(15)이 더 배치될 수 있다. 도면에서는 전극층(15)이 제 2 도전성 반도체층(13) 상에 배치된 것을 도시하였으며, 이하의 실시 예에서 제 1 도전성 반도체층(11), 활성층(12), 제 2 도전성 반도체층(13) 및 전극층(15)을 포함하는 적층 구조를 발광 적층 패턴(10)으로 지칭한다.
전극층(15)은 제 2 도전성 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 전극층(15)은 투명 또는 불투명한 물질을 포함하여 이루어질 수 있다. 이를 위해, 전극층(15)은 Cr, Ti, Al, Au, Ni 등의 금속 물질 또는 ITO, IZO, ITZO 등의 투명 전도성 산화물 등을 단독 또는 혼합하여 사용할 수 있다.
상기와 같은 발광 적층 패턴(10)은 양측 단부에 소정의 전압을 인가하면, 활성층(12)에서 전자와 정공이 결합하면서 발광 적층 패턴(10)이 발광하게 된다. 이러한 원리를 이용하여 발광 적층 패턴(10)을 표시 장치의 광원으로 사용할 수 있다.
발광 적층 패턴(10)은 원 기둥 형상으로 이루어져 발광 적층 패턴(10)의 외측면(10a)이 원형일 수 있다. 이 경우, 제 1 도전성 반도체층(11), 활성층(12), 제 2 도전성 반도체층(13) 및 전극층(15)이 원 기둥 형상을 갖는다. 또한, 도시하지는 않았으나, 발광 적층 패턴(10)은 타원 기둥 형상이거나 다각 기둥 형상일 수도 있다. 이 경우, 제 1 도전성 반도체층(11), 활성층(12), 제 2 도전성 반도체층(13) 및 전극층(15)이 타원 기둥 형상을 갖거나, 다각 기둥 형상을 가질 수 있다.
상기와 같은 발광 적층 패턴(10)은 절연 피막(14)에 의해 감싸진 구조일 수 있다. 절연 피막(14)은 활성층(12)이 제 1 도전성 반도체층(11) 및 제 2 도전성 반도체층(13) 외의 도전성 물질과 접촉하는 것을 방지하고, 동시에 발광 적층 패턴(10)의 표면 결함을 최소화하기 위한 것이다. 절연 피막(14)은 절연성을 갖는 다양한 재료를 포함할 수 있으며, 예를 들어, SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으며, 이에 한정하지는 않는다.
도면에서는 절연 피막(14)이 발광 적층 패턴(10)의 외측면을(10a) 완전히 감싸는 것을 도시하였으나, 절연 피막(14)은 발광 적층 패턴(10)의 일부만 감싸는 구조일 수 있다. 이 경우, 절연 피막(14)은 활성층(12)은 완전히 감싸며 제 1 도전성 반도체층(11), 제 2 도전성 반도체층(13) 및 전극층(15)의 일부는 노출시킬 수도 있다.
상기와 같이 발광 적층 패턴(10)과 절연 피막(14)을 포함하는 발광 소자(LD)는 나노 크기 정도로 매우 작은 초소형의 발광 소자(LD)로, 발광 소자(LD)를 표시 장치의 광원 등으로 사용하기 위해 발광 소자(LD)들을 표시 장치의 각 화소들에 배열시킬 수 있다. 예를 들어, 발광 소자(LD)들이 분산된 용액을 각 화소 영역에 도포하여 발광 소자(LD)들을 표시 장치의 광원으로 사용할 수 있다.
그런데, 발광 소자(LD)들이 매우 작아, 화소 내에서 서로 인접하거나 뭉치도록 배치될 수 있다. 이 경우, 서로 인접한 발광 소자(LD)이 서로 닿아, 서로 인접한 발광 소자(LD)의 절연 피막(14)이 서로 접할 수 있다. 그리고, 발광 소자(LD)들이 닿는 부분의 절연 피막(14)의 일부가 제거되어 쇼트(short)가 발생할 수 있다.
따라서, 본 발명 실시 예의 발광 소자는 발광 적층 패턴(10)의 외측면(10a)의 형상과 상이한 외측면(14a)을 갖는 절연 피막(14)을 포함하여 이루어져, 절연 피막(14)의 두께가 일정하지 않을 수 있다.
구체적으로, 원 기둥 형상의 발광 적층 패턴(10)의 단면, 즉, 발광 적층 패턴(10)의 외측면(10a)은 원형이나, 절연 피막(14)의 외측면(14a)은 타원형일 수 있다. 따라서, 절연 피막(14)은 두께가 일정하지 않고, 상대적으로 두꺼운 제 1 두께(T1)와 상대적으로 얇은 제 2 두께(T2)를 포함할 수 있다.
반면에, 본 발명의 발광 소자는 절연 피막(14)의 두께가 불균일하므로, 발광 소자(LD)들이 서로 뭉치거나 인접하게 배치되더라도, 두께가 불균일한 절연 피막(14)을 통해 서로 인접한 발광 소자(LD)의 발광 적층 패턴(10)이 서로 충분한 이격 간격을 확보하여 서로 인접한 발광 소자(LD)들의 뭉침을 방지할 수 있다. 또한, 발광 소자(LD)들이 인접한 부분에서 절연 피막(14)의 일부가 제거되더라도, 절연 피막(14)의 두께가 상이하므로 발광 적층 패턴(10)이 외부로 노출되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 다른 실시 예에 따른 발광 소자들을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예의 발광 소자의 사시도이다.
도 2a, 도 2b, 도 2c 및 도 2d와 같이, 본 발명의 다른 실시 예의 발광 소자는 원 기둥 형상으로 이루어진 발광 적층 패턴(10)의 외측면(10a)을 둘러싸는 절연 피막(14)의 외측면(14a)이 세 개 이상의 선분으로 둘러싸인 다각형일 수 있다. 이 경우 절연 피막(14)은 두께가 일정하지 않고, 상대적으로 두꺼운 제 1 두께(T1)와 상대적으로 얇은 제 2 두께(T2)를 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시 예의 발광 소자의 사시도이다.
본 발명의 또 다른 실시 예의 발광 소자는 절연 피막(14)의 외측면(14a)이 적어도 하나의 돌출부(14a_2)를 포함할 수 있다. 따라서, 발광 소자(도 1a의 LD)들이 인접하게 배치되더라도, 돌출부(14a_2)를 통해 인접한 발광 소자(1a의 LD)들 사이의 간격을 충분히 확보할 수 있으며, 발광 소자(도 1a의 LD)들이 인접한 부분에서 돌출부(14a_2)가 손상되더라도, 발광 적층 패턴(10)이 외부로 노출되는 것을 효율적으로 방지할 수 있다.
구체적으로, 도 3a와 같이, 절연 피막(14)의 외측면(14a)은 돌출부(14a_2)를 포함하며, 절연 피막(14)의 외측면(14a) 중 돌출부(14a_2)를 제외한 나머지 영역(14a_1)은 발광 적층 패턴(10)의 외측면(10a)과 동일한 형태일 수 있다. 이 경우, 절연 피막(14)는 돌출부(14a_2)에 대응되는 부분의 두께가 가장 두껍다. 즉, 절연 피막(14)의 외측면(14a)이 돌출부(14a_2)를 포함하는 경우, 절연 피막(14)의 상대적으로 두꺼운 제 1 두께(T1)와 상대적으로 얇은 제 2 두께(T2)의 차이가 커, 서로 인접한 발광 소자(LD)들이 뭉치는 것을 효율적으로 방지할 수 있다. 또한, 도 3b와 같이, 절연 피막(14)의 외측면(14a) 중 돌출부(14a_2)를 제외한 나머지 영역(14a_1) 역시 발광 적층 패턴(10)의 외측면(10a)과 상이할 수 있다.
돌출부(14a_2)는 서로 인접한 발광 소자(도 1a의 LD)에 있어서 발광 적층 패턴(10)들 사이의 간격을 충분히 확보하기 위한 것으로, 절연 피막(14)의 외측면(14a)이 적어도 2 개의 돌출부(14a_2)를 포함하는 경우, 발광 소자(도 1a의 LD)들 사이의 간격을 안정적으로 확보할 수 있다. 예를 들어, 도 3c 와 같이, 절연 피막(14)의 외측면(14a)이 4 개의 돌출부(14a_2)를 포함하는 경우, 발광 소자(도 1a의 LD)들 사이의 간격을 안정적으로 확보할 수 있다. 이 때, 돌출부(14a_2)의 폭이나 길이는 용이하게 변경 가능하다.
이하, 첨부된 도면을 참조하여, 본 발명 실시 예의 발광 소자를 제조하는 방법을 구체적으로 설명하면 다음과 같다.
도 4a 내지 도 4o는 도 1a의 발광 소자의 제조 방법을 나타낸 단면도이다.
도 4a와 같이, 기판(1)을 준비하고, 기판(1) 상에 희생층(3)을 형성한다. 기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장을 위한 웨이퍼일 수 있다. 예를 들어, 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(도 1a의 LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어질 수 있는 경우, 기판(1)의 재료는 이에 제한되지 않는다. 이하의 실시 예에서, 기판(1)은 GaAs로 이루어진 GaAs 기판인 것으로 설명한다.
기판(1)의 에피택셜 성장시키는 표면은 평평한 것이 바람직하다. 기판(1)은 상기 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은 원형에 한정되지 않고 직사각형 등 다각형의 형상일 수 있다.
희생층(3)은 기판(1) 상에 MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다. 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다. 이하의 실시 예에서, 희생층(3)은 GaAs로 이루어진 것으로 설명한다.
기판(1)과 희생층(3)은 서로 접촉하여 배치될 수 있다. 희생층(3)은 발광 소자(도 1a의 LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 발광 소자(도 1a의 LD)와 기판(1)을 물리적으로 이격시킬 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일 층 구조 또는 다층 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(도 1a의 LD)를 형성하는 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다.
도 4b와 같이, 희생층(3) 상에 발광 적층체(10')를 형성한다. 발광 적층체(10')는 희생층(3) 상에 제 1 도전성 반도체층(11)을 형성하는 단계, 제 1 도전성 반도체층(11) 상에 활성층(12)을 형성하는 단계, 활성층(12) 상에 제 2 도전성 반도체층(13)을 형성하는 단계 및 제 2 도전성 반도체층(13) 상에 전극층(15)을 형성하는 단계를 포함하여 형성될 수 있다.
제 1 도전성 반도체층(11)은 희생층(3)과 마찬가지로 에피택셜 성장을 통하여 형성될 수 있고, MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다. 실시 예에 따라, 제 1 도전성 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제 1 도전성 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제 1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제 1 도전성 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제 1 도전성 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 제 1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제 1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다.
활성층(12)은 제 1 도전성 반도체층(11) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 실시 예에 따라, 활성층(12)의 상부 면 및/또는 하부 면에는 도전성 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다.
제 2 도전성 반도체층(13)은 제 1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제 2 도전성 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제 2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제 2 도전성 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제 2 도전성 반도체층(13)은 p형 반도체층을 포함할 수 있다. 그러나, 제 2 도전성 반도체층(13)을 구성하는 물질은 이에 한정하지 않는다.
제 2 도전성 반도체층(13) 상에 전극층(15)을 형성한다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 전극층(15)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 본 발명의 일 실시 예에서, 전극층(15)은 활성층(12)에서 생성되어 발광 소자(도 1a의 LD)의 외부로 방출되는 광의 손실을 최소화하며 제 2 도전성 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(ITO)과 같이 투명한 금속 산화물로 이루어질 수 있으나, 이에 한정하지 않는다.
기판(1) 상에 순차적으로 적층된 제 1 도전성 반도체층(11), 활성층(12), 제 2 도전성 반도체층(13) 및 전극층(15)은 발광 적층체(10')를 구성할 수 있다. 그러나, 전극층(15)을 형성하지 않아도 무방하다. 이 경우, 제 1 도전성 반도체층(11), 활성층(12) 및 제 2 도전성 반도체층(13)이 발광 적층체(10')를 구성할 수 있다.
도 4c와 같이, 발광 적층체(10') 상에 제 1 레진(R1)을 도포한다. 제 1 레진(R1)은 도트 형태로 발광 적층체(10') 상에 도포될 수 있다. 제 1 레진(R1)은 광 경화 물질을 포함할 수 있다. 그리고, 도 4d와 같이, 복수의 제 1 홈(H1)들을 포함하는 제 1 몰드(M1)를 발광 적층체(10')의 상부면에 접속시킨다. 이 때, 제 1 몰드(M1)는 소프트 몰드로, 롤 라미네이팅 공정을 이용하여 제 1 몰드(M1)의 복수의 제 1 홈(H1)들을 발광 적층체(10') 상에 밀착시킬 수 있다. 제 1 몰드(M1)는 투명한 물질을 포함하여 이루어져, 향후 제 1 레진(R1)을 경화하기 위해 UV 경화 등의 공정을 진행할 때, UV가 투명한 제 1 몰드(M1)를 통과하여 제 1 레진(R1)을 경화할 수 있다.
이하, 첨부된 도면을 참조하여 제 1 몰드를 구체적으로 설명하면 다음과 같다.
도 5a는 도 4d에서 개시하는 제 1 몰드(M1)의 사시도이며, 도 5b는 도 5a의 제 1 몰드(M1)를 아래에서 바라본 평면도이다.
도 5a 및 도 5b와 같이, 제 1 몰드(M1)는 일 면에 형성된 복수의 제 1 홈(H1)들을 포함한다. 이 때, 제 1 홈(H1)은 발광 적층체(도 4d의 10') 상에 형성된 제 1 레진(도 4c의 R1)을 채워, 제 1 홈(H1)의 형상으로 제 1 레진(도 4c의 R1)을 형성하기 위한 것이다.
본 발명 실시 예는 제 1 홈(H1)의 형상대로 형성된 제 1 레진(도 4c의 R1)을 발광 적층체(도 4d의 10')를 패터닝하기 위한 마스크로 사용하는 바, 도 1a와 같이 발광 적층 패턴(도 1a의 10)을 원 기둥 형상으로 형성하기 위해, 제 1 홈(H1)은 원형일 수 있다. 이 때, 제 1 홈(H1)의 폭(W1)을 조절하여 발광 적층 패턴(도 1a의 10)을 마이크로 크기 혹은 나노 크기 정도로 형성할 수 있다. 또한, 도시하지는 않았으나, 발광 적층 패턴(도 1a의 10)을 다각 기둥 형상으로 형성하기 위해서는 제 1 홈(H1)이 다각형일 수 있다.
다시, 도 4d를 참조하면, 상기와 같은 제 1 몰드(M1)를 발광 적층체(10') 상부면에서 접촉시키면, 제 1 레진(R1)이 제 1 홈(H1)들에 채워질 수 있다. 그리고, 제 1 홈(H1)들에 제 1 레진(R1)이 채워진 상태에서 UV 등을 이용하여 제 1 레진(R1)을 경화한다. 한편, 제 1 레진(R1)이 열 경화 물질을 포함하는 경우, 제 1 레진(R1)의 경화는 열을 통해 이루어질 수도 있다.
그리고 도 4e와 같이, 제 1 몰드(M1)를 발광 적층체(10')로부터 분리하여, 도 4f와 같이, 발광 적층체(10') 상에 복수의 제 1 미세 패턴(MP1)들을 형성할 수 있다. 제 1 미세 패턴(MP1)들은 제 1 홈(H1)의 형상을 따라 가장자리가 원형이며, 제 1 미세 패턴(MP1)들 역시 제 1 홈(H1)과 같은 폭(W1)을 갖는다.
이어, 도 4g와 같이, 제 1 미세 패턴(MP1)을 마스크로 이용하여 발광 적층체(도 4F의 10')를 수직 방향으로 식각하여 복수의 발광 적층 패턴(10)들을 형성할 수 있다.
구체적으로, 제 1 미세 패턴(MP1)에 의해 노출된 영역의 전극층(15), 제 2 도전성 반도체층(13), 활성층(12) 및 제 1 도전성 반도체층(11)을 식각하여 복수의 발광 적층 패턴(10)들을 형성할 수 있다.
상기와 같은 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion bEMA etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴(10)들을 형성하기에 적합하다. 그러나, 식각 방법은 이에 한정하지 않고 다양하게 변경 가능하다.
이어, 도 4h와 같이, 제 1 미세 패턴(MP1)을 포함한 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막 패턴(14P)을 형성한다. 도면에서는 절연 피막 패턴(14P)이 발광 적층 패턴(10)의 외측면을 완전히 감싸는 것을 도시하였으나, 절연 피막 패턴(14P)은 상술한 바와 같이, 발광 적층 패턴(10)의 일부를 노출시키도록 형성될 수도 있다. 이 때, 원 기둥 형상의 발광 적층 패턴(10)의 원형의 외측면을 감싸도록 절연 피막 패턴(14P)의 외측면 역시 원형일 수 있다. 즉, 발광 적층 패턴(10)의 외측면의 형상과 절연 피막 패턴(14P)의 외측면의 형상은 동일하다.
절연 피막 패턴(14P)은 절연성을 갖는 다양한 재료를 포함할 수 있으며, 예를 들어, SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으며, 이에 한정하지는 않는다.
그리고, 도 4i와 같이, 각 발광 적층 패턴(10)의 상부면에 남아있는 제 1 미세 패턴(MP1)을 제거하여, 각 발광 적층 패턴(10)의 전극층(15)을 노출시킨다.
이어, 도 4j와 같이, 발광 적층 패턴(10) 상에 제 2 레진(R2)을 도포한다. 제 2 레진(R2)은 도트 형태로 각 발광 적층 패턴(10) 상에 도포될 수 있다. 제 2 레진(R2) 역시 제 1 레진(도 4k의 R1)과 같이, 광 경화물질을 포함할 수 있다. 이어, 도 4k와 같이, 복수의 제 2 홈(H2)을 갖는 제 2 몰드(M2)를 발광 적층 패턴(10)들의 상부면에 접촉시킨다. 이 때, 제 2 몰드(M2)는 소프트 몰드로, 롤 라미네이팅 공정을 이용하여 제 2 몰드(M2)의 복수의 제 2 홈(H2)들을 발광 적층 패턴(10) 상에 밀착시킬 수 있다. 특히, 제 2 몰드(M2) 역시 투명한 물질을 포함하여 이루어져, 향후 제 2 레진(R2)을 경화하기 위해 UV 경화 등의 공정을 진행할 때, UV가 투명한 제 2 몰드(M2)를 통과하여 제 2 레진(R2)을 경화할 수 있다.
이하, 첨부된 도면을 참조하여 제 2 몰드를 구체적으로 설명하면 다음과 같다.
도 6a는 도 4k에서 개시하는 제 2 몰드(M2)의 사시도이며, 도 6b는 도 6a의 제 2 몰드(M2)를 아래에서 바라본 평면도이다. 또한, 도 7a 내지 도 7g는 도 6b에서 개시하는 제 2 홈의 다양한 형상을 도시한 도면이다.
도 6a 및 도 6b와 같이, 제 2 몰드(M2)는 일면에 형성된 복수의 제 2 홈(H2)들을 포함한다. 이 때, 제 2 홈(H2)은 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막 패턴(도 4k의 14P)들을 일부 제거하기 위한 것이다. 따라서, 제 2 홈(H2)의 폭(W2)은 도 5a 및 도 5b의 제 1 몰드(M1)의 제 1 홈(H1)의 폭(W1)보다 넓은 것이 바람직하다.
또한, 도 1a와 같이, 절연 피막(도 1a의 14)의 외측면을 타원형으로 형성하기 위해 제 2 홈(H2)은 타원형일 수 있으며, 도 2a 내지 도 2d 및 도 3a 내지 도 3c와 같이, 외측면이 다양한 절연 피막(14)을 형성하기 위해 제 2 홈(H2)의 형상은 도 7a 내지 도 7g와 같이 다양한 형상일 수 있다. 따라서, 도 7a 내지 도 7g와 같이, 타원형, 다각형, 타원형과 다각형이 혼합된 형상, 돌출부를 갖는 형상 등의 제 2 홈(H2)을 포함하는 제 2 몰드(M2)를 이용하면, 제 2 홈(H2)과 동일한 형상의 제 2 미세 패턴(MP2)을 형성할 수 있다.
다시, 도 4k를 참조하면, 상기와 같은 제 2 몰드(M2)를 발광 적층 패턴(10) 상부면에서 가압하면, 제 2 레진(R2)이 제 2 몰드(M2)의 제 2 홈(H2)에 채워질 수 있다. 그리고, 제 2 홈(H2)들에 제 2 레진(R2)이 채워진 상태에서 UV 등을 이용하여 제 2 레진(R2)을 경화한다.
그리고, 도 4l과 같이, 제 2 몰드(M2)를 발광 적층 패턴(10)들로부터 분리하여, 발광 적층 패턴(10)들 상에 복수의 제 2 미세 패턴(MP2)들을 형성할 수 있다. 이 때, 제 2 미세 패턴(MP2)들은 도 4f의 제 1 미세 패턴(MP1)의 폭(W1)보다 넓은 폭(W2)을 가져, 제 2 미세 패턴(MP2)이 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막 패턴(14P) 상에도 배치될 수 있다.
이어, 도 4m과 같이, 제 2 미세 패턴(MP2)을 마스크로 이용하여 각 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막 패턴(14P)을 수직 방향으로 식각하여 절연 피막(14)을 형성할 수 있다. 따라서, 절연 피막(14)은 절연 피막 패턴(14P)의 적어도 일부가 제거된 구조로, 절연 피막(14)은 절연 피막 패턴(14P)보다 두께가 얇은 영역을 포함할 수 있다.
구체적으로, 도 4l와 같이, 절연 피막 패턴(14P)의 외측면은 발광 적층 패턴(10)의 외측면과 같이 원형이나, 절연 피막(14)의 외측면(14a)은 도 1a와 같이 발광 적층 패턴(10)의 외측면(10a)와 상이한 타원형의 외측면(14a)이다.
그리고, 도 4n과 같이, 제 2 미세 패턴(MP2)을 제거하여, 절연 피막(14)에 둘러싸인 발광 적층 패턴(10)을 포함하는 발광 소자(LD)들을 형성할 수 있다.
이어, 도 4o와 같이, 발광 소자(LD)들을 기판(1)으로부터 분리한다. 예를 들어, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자(LD)들을 기판(1)으로부터 분리할 수 있다. 예를 들어, 희생층(3)을 제거하여 발광 소자(LD)들이 기판(1)으로부터 분리될 수 있다.
즉, 상기와 같은 본 발명 실시 예의 발광 소자의 제조 방법은 제 1 미세 패턴을 이용하여 발광 적층 패턴(10)들을 형성하고, 제 1 미세 패턴과 상이한 제 2 미세 패턴을 이용하여 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막 패턴(14P)을 선택적으로 제거하여 절연 피막(14)을 형성할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명 다른 실시 예의 발광 소자들을 설명하면 다음과 같다.
도 8a 및 도 8b는 본 발명의 다른 실시 예의 발광 소자의 사시도이다.
도 8a 및 도 8b와 같이, 본 발명의 다른 실시 예의 발광 소자(LD)는 발광 적층 패턴(10)의 외측면(10a)과 절연 피막(14)의 외측면(14a)은 동일한 형상으로 이루어질 수 있으며, 원형을 제외한 다양한 형상에서 선택될 수 있다.
예를 들어, 도 8a 및 도 8b와 같이, 발광 적층 패턴(10)의 외측면과 절연 피막(14)이 외측면이 동일한 다각형 형상일 수 있다. 도면에서는 발광 적층 패턴(10)의 외측면과 절연 피막(14)이 외측면이 모두 삼각형이거나 모두 사각형인 것을 도시하였다 이 경우에도, 발광 적층 패턴(10)의 외측면을 감싸는 절연 피막(14)의 두께가 일정하지 않을 수 있다. 즉, 절연 피막(14)은 상대적으로 두꺼운 제 1 두께(T1)와 상대적으로 얇은 제 2 두께(T2)를 포함할 수 있다. 도시하지는 않았으나, 발
상기와 같은 본 발명 다른 실시 예의 발광 소자(LD)는 도 6b 및 도 7a 내지 도 7g의 제 2 몰드(M2)를 이용하여 원형을 제외한 다양한 형상의 외측면을 갖는 발광 적층 패턴(10)을 형성할 수 있으며, 상기와 같은 발광 적층 패턴(10)의 외측면을 감싸며, 발광 적층 패턴(10)의 외측면과 동일한 외측면을 갖는 절연 피막(14)을 형성할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명 실시 예의 발광 소자를 구비하는 표시 장치를 구체적으로 설명하면 다음과 같다.
도 9는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 9에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시 예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 9를 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(도 1a의 LD)를 포함하는 복수의 화소(PXL)들, 기판(SUB) 상에 제공되며 화소(PXL)들을 구동하는 구동부(미도시) 및 화소(PXL)들과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(도 1a의 LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소(PXL)들 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(도 1a의 LD)를 구동하기 위한 구성 요소들(예를 들어, 제 1 및 제 2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
도면에서는 표시 영역(DA)이 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치된 것을 도시하였으나, 이에 한정하지 않고 위치는 변경될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 도면에서는 비표시 영역(NDA)이 표시 영역(DA)을 둘러싸는 구조를 도시하였으나, 이에 한정하지 않는다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 이에 한정하지 않는다. 예를 들어, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 또한, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소(PXL)들 각각은 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(도 1a의 LD)를 포함할 수 있다. 발광 소자(도 1a의 LD)는 마이크로 크기 혹은 나노 크기 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자(도 1a의 LD)들과 서로 병렬로 연결될 수 있다. 발광 소자(도 1a의 LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)들 각각은 복수의 서브 화소들을 포함할 수 있다. 예를 들어, 각 화소(PXL)는 서로 다른 색의 빛을 방출하는 제 1 서브 화소(SP1), 제 2 서브 화소(SP2) 및 제 3 서브 화소(SP3)를 포함할 수 있다. 예를 들어, 제 1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제 2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제 3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 그러나, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등은 이에 한정하지 않는다.
또한, 도 9에서는 표시 영역(DA)에서 화소(PXL)들이 제 1 방향(DR1) 및 제 1 방향(DR1)과 상이한 제 2 방향(DR2)을 따라 매트릭스 형태로 배치된 것을 도시하였으나, 화소(PXL)들의 배치는 이에 한정하지 않고 다양하게 배치 가능하다. 또한, 각 화소(PXL)들의 복수의 서브 화소들의 배치 역시 다양하게 변경 가능하다.
구동부는 배선부를 통해 각 화소(PXL)에 구동 신호를 제공하여 각 화소(PXL)의 구동을 제어할 수 있다. 도 9에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 10a 내지 도 10c는 도 9의 표시 장치의 단위 발광 영역을 다양한 실시 예에 따라 나타낸 회로도들이다.
도 10a 내지 도 10c에 있어서, 제 1 내지 제 3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제 1 내지 제 3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제 1 내지 제 3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 10a 내지 도 10c에 있어서, 제 1 내지 제 3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제 1 내지 제 3 서브 화소 중 제 1 서브 화소(SP1)를 대표하여 설명하기로 한다.
도 1a, 도 9 및 도 10a를 참조하면, 제 1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 영역(EMA)과 발광 영역(EMA)을 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시 예에 따라, 발광 영역(EMA)은 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 여기서, 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제 1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제 2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제 1 및 제 2 구동 전원(VDD, VSS)들의 전위 차는 제 1 서브 화소(SP1)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
발광 소자(LD)들 각각의 제 1 전극(예를 들어, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 발광 소자(LD)들 각각의 제 2 전극(예를 들어, 캐소드 전극)은 제 2 구동 전원(VSS)에 접속된다. 따라서, 발광 소자(LD)들 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 10a 내지 도 10c에 있어서, 발광 소자(LD)들이 제 1 및 제 2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(예를 들어, 순방향)으로 병렬 연결된 실시 예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시 예에서는 발광 소자(LD)들 중 일부는 제 1 및 제 2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다. 제 1 및 제 2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자(LD)들은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시 예에서는, 제 1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
화소 구동 회로(144)는 제 1 및 제 2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 10a에 도시된 실시 예에 한정되지는 않는다.
제 1 트랜지스터(T1; 스위칭 트랜지스터)의 제 1 전극은 데이터 라인(Dj)에 접속되고, 제 2 전극은 제 1 노드(N1)에 접속된다. 여기서, 제 1 트랜지스터(T1)의 제 1 전극과 제 2 전극은 서로 다른 전극으로, 예를 들어 제 1 전극이 소스 전극이면 제 2 전극은 드레인 전극일 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
상기와 같은 제 1 트랜지스터(T1)는 스캔 라인(Si)으로부터 제 1 트랜지스터(T1)가 턴-온될 수 있는 전압(예를 들어, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제 1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제 1 노드(N1)로 데이터 신호가 전달된다. 제 1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제 2 트랜지스터(T2; 구동 트랜지스터)의 제 1 전극은 제 1 구동 전원(VDD)에 접속되고, 제 2 전극은 발광 소자(LD)들 각각의 제 1 전극에 전기적으로 연결된다. 제 2 트랜지스터(T2)의 게이트 전극은 제 1 노드(N1)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 제 1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제 1 구동 전원(VDD)에 접속되고, 다른 전극은 제 1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제 1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 10a에서는 데이터 신호를 제 1 서브 화소(SP1) 내부로 전달하기 위한 제 1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제 2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 예를 들어, 화소 구동 회로(144)는 제 2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제 1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제 1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 10a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예를 들어 제 1 및 제 2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제 1 및 제 2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 9 및 도 10b를 참조하면, 본 발명의 일 실시 예에 따르면 제 1 및 제 2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 10b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 10a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시 예에 있어서, 화소 구동 회로(144)의 구성은 도 10a 및 도 10b에 도시된 실시 예에 한정되지 않는다. 예를 들어, 화소 구동 회로(144)는 도 10c에 도시된 실시 예와 같이 구성될 수 있다.
도 1a, 도 9 및 도 10c를 참조하면, 화소 구동 회로(144)는 제 1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 예를 들어, 제 1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제 1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시 예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제 1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시 예에 따라, 화소 구동 회로(144)는 제 1 및 제 2 구동 전원(VDD, VSS) 외에도 제 3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제 1 내지 제 7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제 1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 예를 들어, 소스 전극은 제 5 트랜지스터(T5)를 경유하여 제 1 구동 전원(VDD)에 접속되고, 다른 일 전극, 예를 들어, 드레인 전극은 제 6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제 1 트랜지스터(T1)의 게이트 전극은 제 1 노드(N1)에 접속될 수 있다. 이러한 제 1 트랜지스터(T1)는, 제 1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제 1 구동 전원(VDD)과 제 2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제 2 트랜지스터(T2; 스위칭 트랜지스터)는 제 1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제 1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 기 제 2 트랜지스터(T2)의 게이트 전극은 제 1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(예를 들어, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제 1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제 2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제 1 트랜지스터(T1)로 전달된다.
제 3 트랜지스터(T3)는 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1) 사이에 접속된다. 그리고, 제 3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제 3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제 1 트랜지스터(T1)의 드레인 전극과 제 1 노드(N1)를 전기적으로 연결한다. 따라서, 제 3 트랜지스터(T3)가 턴-온될 때 제 1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제 4 트랜지스터(T4)는 제 1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 예를 들어 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제 4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제 1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제 5 트랜지스터(T5)는 제 1 구동 전원(VDD)과 제 1 트랜지스터(T1) 사이에 접속된다. 그리고, 제 5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 예를 들어 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 6 트랜지스터(T6)는 제 1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제 6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제 6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제 7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제 7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 예를 들어 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제 7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제 1 구동 전원(VDD)과 제 1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제 1 노드(N1)로 공급되는 데이터 신호 및 제 1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 10c에서는 제 1 내지 제 7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제 1 내지 제 7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제 1 내지 제 7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
이하, 첨부된 도면을 참조하여 도 9의 표시 장치의 화소를 구체적으로 설명하면 다음과 같다.
도 11은 도 9에 도시된 화소들 중 하나의 화소에 포함된 제 1 내지 제 3 서브 화소를 개략적으로 도시한 평면도이다. 도 12a는 도 11의 Ⅲ-Ⅲ'에 따른 단면도이며, 도 12b는 도 11의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 11은 편의를 위하여 발광 소자(LD)들에 연결되는 트랜지스터 및 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 그리고, 도 11, 도 12a 및 도 12b에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 11, 도 12a 및 도 12b와 같이, 한 화소(PXL)는 제 1 내지 제 3 서브 화소(SP1 ~ SP3)를 포함할 수 있다. 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다.
제 1 내지 제 3 서브 화소(SP1 ~ SP3)는 기판(SUB) 상에 배치된 화소 회로부(PCL) 및 화소 회로부(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
제 1 내지 제 3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL)과, 버퍼층(BFL) 상에 배치된 제 1 및 제 2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL) 및 제 1 및 제 2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 포함할 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 제 1 및 제 2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제 1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자(LD)들 중 일부에 전기적으로 연결되어 발광 소자(LD)들을 구동하는 구동 트랜지스터이고, 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제 1 및 제 2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다. 그리고, 소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시 예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제 2 구동 전원(도 10a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제 1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제 1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제 2 컨택 홀(CH2)을 포함할 수 있다.
제 1 내지 제 3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW), 제 1 및 제 2 전극(REL1, REL2), 제 1 및 제 2 연결 배선(CNL1, CNL2), 복수의 발광 소자(LD)들과, 제 1 및 제 2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
격벽(PW)은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 격벽(PW)과 동일한 물질로 구성된 화소 정의막(또는 댐부)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 배치되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
격벽(PW)은 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(도 1a의 L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 격벽(PW)은 도 12a에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 격벽(PW)은 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다.
단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시 예들에 한정되는 것은 아니며 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 두 개의 격벽(PW)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
발광 소자(LD)들은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 배치될 수 있다. 구체적으로, 발광 소자(LD)들은 서로 인접한 격벽(PW) 사이에는 배치된 제 1 절연층(INS1) 상에 배치될 수 있다.
발광 소자(LD)들 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 크기 정도로 작은 크기의 도 1a의 발광 소자(LD)일 수 있다.
발광 소자(LD)들 각각은 각 발광 소자(LD)의 길이(도 1a의 L) 방향을 따라 제 1 도전성 반도체층(11), 활성층(12), 제 2 도전성 반도체층(13) 및 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 외측면(10a)을 감싸는 절연 피막(14)을 포함할 수 있다.
도면에서는 절연 피막(14)이 발광 적층 패턴(10)의 외측면을 완전히 감싸도록 배치된 것을 도시하였으나, 절연 피막(14)은 발광 적층 패턴(10)의 외측면(10a)의 일부를 노출시키도록 배치될 수도 있다. 이 경우, 절연 피막(14)은 활성층(12)을 완전히 감싸도록 배치되며, 제 1, 제 2 도전성 반도체층(11, 13) 및 전극층(15)의 일부를 노출시킬 수도 있다.
절연 피막(14)은 두께가 일정하지 않을 수 있으며, 이를 위해 절연 피막(14)은 발광 적층 패턴(10)의 외측면과 상이한 외측면을 가질 수 있다. 예를 들어, 발광 적층 패턴(10)의 외측면(10a)이 원형인 경우, 절연 피막(14)의 외측면(14a)은 타원형, 다각형 또는 타원형과 다각형이 혼합된 형상일 수 있으며, 도면에서는 절연 피막(14)의 외측면(14a)이 타원형인 것을 도시하였다.
상기와 같은 발광 소자(LD)는 길이(도 1a의 L) 방향을 따라 제 1 단부(EP1)와 제 2 단부(EP2)를 가질 수 있다. 예를 들어, 각 발광 소자(LD)의 제 1 단부(EP1)에는 제 1 도전성 반도체층(11)이 배치될 수 있고, 제 2 단부(EP2)에는 전극층(15)이 배치될 수 있다.
그리고, 각 발광 소자(LD)의 양 단부(EP1, EP2)는 제 1, 제 2 전극(REL1, REL2)과 전기적으로 연결될 수 있다. 이를 위해, 발광 소자(LD)들은 양측 단부가 제 1, 제 2 전극(REL1, REL2)과 연결되도록 제 1 방향(DR1)인 수평 방향으로 정렬될 수 있다. 이 때, 발광 소자(LD)들은 서로 이격되어 배치되거나, 부분적으로 인접하게 배치될 수도 있다.
제 1 및 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되며 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)을 따라 연장될 수 있다. 제 1 및 제 2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
제 1 전극(REL1)은 제 1 방향(DR1)으로 연장된 제 1 연결 배선(CNL1)으로부터 제 2 방향(DR2)을 따라 분기된 제 1-1 전극(REL1_1)과 제 1-2 전극(REL1_2)을 포함할 수 있다. 제 1-1 전극(REL1_1)과, 제 1-2 전극(REL1_2)과, 제 1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 그리고, 제 1-1 전극(REL1_1) 및 제 1-2 전극(REL1_2)은 각각 제 1-1 캡핑층(CPL1_1)과 제 1-2 캡핑층(CPL1_2)을 통해 제 1-1 컨택 전극(CNE1_1) 및 제 1-2 컨택 전극(CNE1_2)과 전기적으로 연결될 수 있다.
제 2 전극(REL2)은 제 2 방향(DR2)을 따라 연장되며 제 2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시 예에 있어서, 제 2 전극(REL2)은 제 2 연결 배선(CNL2)으로부터 제 2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 제 2 전극(REL2)과 제 2 연결 배선(CNL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 그리고, 제 2 전극(REL2) 역시 제 2 캡핑층(CPL2)을 통해 제 2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제 1-1 캡핑층(CPL1_1), 제 1-2 캡핑층(CPL1_2) 및 제 2 캡핑층(CPL2)은 표시 장치의 제조 공정 시, 제 1 전극(REL1)과 제 2 전극(REL2)의 손상을 방지하기 위한 것이다. 그러나, 제 1-1 전극(REL1_1) 및 제 1-2 전극(REL1_2)이 제 1-1 캡핑층(CPL1_1)과 제 1-2 캡핑층(CPL1_2) 없이 제 1-1 컨택 전극(CNE1_1) 및 제 1-2 컨택 전극(CNE1_2)과 전기적으로 연결될 수 있다. 또한, 제 2 전극(REL2) 역시 제 2 컨택 전극(CNE2)과 직접 연결될 수도 있다.
상기와 같은 제 1 및 제 2 전극(REL1, REL2) 각각은 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자(LD)들을 정렬하기 위한 정렬 전극으로 기능하며, 발광 소자(LD)들이 정렬된 후에는 발광 소자(LD)들을 구동하기 위한 구동 전극으로 기능할 수 있다.
구체적으로, 제 1 내지 제 3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자(LD)들이 정렬되기 전, 제 1 전극(REL1)에는 제 1 연결 배선(CNL1)을 통해 제 1 정렬 전압이 인가되고, 제 2 전극(REL2)에는 제 2 연결 배선(CNL2)을 통해 제 2 정렬 전압이 인가될 수 있다. 제 1 정렬 전압과 제 2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제 1 전극(REL1)과 제 2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제 1 전극(REL1)과 제 2 전극(REL2) 사이에 전계가 형성될 수 있다. 전계에 의해 제 1 전극(REL1)과 제 2 전극(REL2) 사이의 보호층(PSV) 상에 발광 소자(LD)들이 정렬될 수 있다.
평면 상에서 볼 때, 제 2 전극(REL2)은 제 1-1 전극(REL1_1)과 제 1-2 전극(REL1_2) 사이에 제공되어, 제 2 전극(REL2)은 제 1-1 및 제 1-2 전극(REL1_1, REL1_2)과 일정 간격 이격될 수 있다. 제 1-1 전극(REL1_1)과, 제 1-2 전극(REL1_2)과, 제 2 전극(REL2)은 보호층(PSV) 상에서 서로 교번하여 배치될 수 있다.
제 1 및 제 2 전극(REL1, REL2)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시 예에 있어서, 제 1 및 제 2 전극(REL1, REL2), 제 1 연결 배선(CNL1), 제 2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제 1 및 제 2 전극(REL1, REL2), 제 1 연결 배선(CNL1) 및 제 2 연결 배선(CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제 1 및 제 2 전극(REL1, REL2)과, 제 1 연결 배선(CNL1)과, 제 2 연결 배선(CNL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제 1 및 제 2 전극(REL1, REL2)과, 제 1 연결 배선(CNL1)과, 제 2 연결 배선(CNL2)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
제 1 및 제 2 전극(REL1, REL2)과, 제 1 연결 배선(CNL1)과, 제 2 연결 배선(CNL2) 각각은 발광 소자(LD)들 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중막으로 형성될 수 있다.
제 1 및 제 2 전극(REL1, REL2)은 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자(LD)들 각각의 양 단부(EP1, EP2)에서 출사된 광은 제 1 및 제 2 전극(REL1, REL2)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자(LD)들 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시 예에 있어서, 격벽(PW)과, 제 1 및 제 2 전극(REL1, REL2)은 발광 소자(LD)들 각각에서 출사된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자(LD)들의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제 1 및 제 2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시 예에 있어서, 제 1 전극(REL1)이 애노드 전극이고, 제 2 전극(REL2)이 캐소드 전극일 수 있다.
본 발명의 일 실시 예에 있어서, 발광 소자(LD)들은 제 1-1 전극(REL1_1)과 제 2 전극(REL2) 사이에 정렬된 복수의 제 1 발광 소자들(LD1) 및 제 2 전극(REL2)과 제 1-2 전극(REL1_2) 사이에 정렬된 복수의 제 2 발광 소자들(LD2)로 구분될 수 있다.
본 발명의 일 실시 예에 있어서, 제 1 연결 배선(CNL1)은 보호층(PSV)의 제 1 컨택 홀(CH1)을 통해 제 1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 제 1 연결 배선(CNL1)은 제 1 전극(REL1)과 일체로 제공되므로, 상기 제 1 연결 배선(CNL1)으로 인가된 제 1 트랜지스터(T1)의 신호는 제 1 전극(REL1)으로 전달될 수 있다.
제 1 전극(REL1)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다. 이에 따라, 제 1 전극(REL1)으로 인가된 제 1 트랜지스터(T1)의 신호가 제 1 컨택 전극(CNE1)을 통해 발광 소자(LD)들 각각으로 전달될 수 있다.
본 발명의 일 실시 예에 있어서, 제 2 연결 배선(CNL2)은 보호층(PSV)의 제 2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 제 2 연결 배선(CNL2)은 제 2 전극(REL2)과 일체로 제공되므로, 제 2 연결 배선(CNL2)으로 인가된 구동 전압 배선(DVL)의 제 2 구동 전원(VSS)이 제 2 전극(REL2)으로 전달될 수 있다.
제 2 전극(REL2)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 제 2 컨택 전극(CNE2)을 통해 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다. 이에 따라, 제 2 전극(REL2)으로 인가된 제 2 구동 전원(VSS)이 발광 소자(LD)들 각각으로 전달될 수 있다.
제 1 전극(REL1) 상에는 제 1 전극(REL1)과 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제 1 컨택 전극(CNE1)이 제공될 수 있다. 제 1 컨택 전극(CNE1)은 발광 소자(LD)들 각각으로부터 출사되어 제 1 전극(REL1)에 의해 표시 장치의 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다.
제 1 컨택 전극(CNE1)은 평면 상에서 볼 때 제 1 전극(REL1)을 커버하며 제 1 전극(REL1)에 중첩될 수 있다. 또한, 제 1 컨택 전극(CNE1)은 발광 소자(LD)들 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시 예에 있어서, 제 1 컨택 전극(CNE1)은 제 1-1 캡핑층(CPL1_1) 상에 제공된 제 1-1 컨택 전극(CNE1_1) 및 제 1-2 캡핑층(CPL1_2) 상에 제공된 제 1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제 1 컨택 전극(CNE1) 상에는 제 1 컨택 전극(CNE1)을 커버하는 제 3 절연층(INS3)이 제공될 수 있다. 제 3 절연층(INS3)은 제 1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 제 1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
제 3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제 3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제 3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제 3 절연층(INS3)이 다중층으로 이루어진 경우, 제 3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제 3 절연층(INS3)은 제 1 무기 절연막, 유기 절연막, 및 제 2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제 2 전극(REL2) 상에는 제 2 컨택 전극(CNE2)이 제공될 수 있다. 제 2 컨택 전극(CNE2)은 평면 상에서 볼 때 제 2 전극(REL2)을 커버하며 제 2 전극(REL2)에 중첩될 수 있다. 또한, 제 2 컨택 전극(CNE2)은 제 1 발광 소자들(LD1) 각각의 제 2 단부(EP2) 및 제 2 발광 소자들(LD2) 각각의 제 1 단부(EP1)에 각각 중첩될 수 있다. 제 2 컨택 전극(CNE2)은 제 1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제 2 컨택 전극(CNE2) 상에는 제 2 컨택 전극(CNE2)을 커버하는 제 4 절연층(INS4)이 제공될 수 있다. 제 4 절연층(INS4)은 제 2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 제 2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 제 4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제 4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제 1 및 제 2 전극들(REL1, REL2), 제 1 및 제 2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 오버 코트층(OC)은 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시 예에 따라, 오버 코트층(OC)이 생략될 수 있다.
발광 소자(LD)들 각각의 양 단부(EP1, EP2)에는 제 1 전극(REL1)과 제 2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자(LD)들 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)들 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
한편, 발광 소자(LD)가 원 기둥 형상인 경우, 발광 소자(LD)의 단면은 원형으로 이루어질 수 있다. 즉, 절연 피막(14)의 외측면(14a)이 원형일 수 있다. 이 경우, 원 기둥의 특성상 발광 소자(LD)의 양 끝단을 일부 감싸면서 발광 소자(LD)의 양 단부(EP1, EP2)와 각각 접속되는 제 1, 제 2 컨택 전극(CNE1, CNE2)의 두께가 일정하지 않다. 예를 들어, 발광 소자(LD)와 제 1 절연층(INS1)이 접하는 영역(A)에서는 원기둥 특성 상 제 1, 제 2 컨택 전극(CNE1, CNE2)의 두께가 얇아지거나, 일부 형성되지 않는 부분이 존재할 수 있다.
그러나, 본 발명 실시 예와 같이 발광 적층 패턴(10)의 외측면(10a)과 절연 피막(14)의 외측면(14a)의 형상이 상이한 경우, 발광 소자(LD)와 제 1 절연층(INS1)이 접하는 영역에서도 제 1, 제 2 컨택 전극(CNE1, CNE2)의 두께가 감소하지 않는다. 도 12b에서는, 제 1-1 컨택 전극(CNE1_1)과 발광 소자(LD)가 접촉하는 부분을 도시하였다.
더욱이, 절연 피막(14)의 외측면(14a)이 다각형 구조인 경우, 발광 소자(LD)와 제 1 절연층(INS1)이 접하는 부분(A)에서 제 1, 제 2 컨택 전극(CNE1, CNE2)의 두께 감소를 효율적으로 방지할 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시 예에 따른 발광 소자를 포함하는 도 11의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 13a와 같이, 절연 피막(14)의 외측면(14a)이 삼각형이거나, 도 13b와 같이 사각형인 경우인 경우 발광 소자(LD)와 제 1 절연층(INS1)이 접하는 부분(A)에서도 제 1 절연층(INS1)이 충분히 노출된 구조이다. 따라서, 발광 소자(LD)와 제 1 절연층(INS1)이 접하는 부분(A)에서 제 1-1 컨택 전극(CNE1_1)이 충분한 두께를 갖도록 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, SUB: 기판 3: 희생층
10: 발광 적층 패턴 10': 발광 적층체
11: 제 1 도전성 반도체층 12: 활성층
13: 제 2 도전성 반도체층 14: 절연 피막
R1: 제 1 레진 R2: 제 2 레진
M1: 제 1 몰드 M2: 제 2 몰드
H1: 제 1 홈 H2: 제 2 홈

Claims (19)

  1. 제 1 도전성 반도체층, 상기 제 1 도전성 반도체층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제 2 도전성 반도체층을 포함하는 막대 형상의 발광 적층 패턴; 및
    상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 포함하는 발광 소자.
  2. 제 1 항에 있어서,
    상기 발광 적층 패턴의 외측면과 상기 절연 피막의 외측면의 형상이 상이한 발광 소자.
  3. 제 2 항에 있어서,
    상기 발광 적층 패턴은 일 방향을 따라 상기 제 1 도전성 반도체층, 상기 활성층 및 상기 제 2 도전성 반도체층이 차례로 적층된 원 기둥 형상이며,
    상기 절연 피막의 외측면은 타원형, 다각형 또는 상기 타원형과 상기 다각형이 혼합된 형상인 발광 소자.
  4. 제 3 항에 있어서,
    상기 절연 피막의 외측면은 적어도 하나의 돌출부를 포함하는 발광 소자.
  5. 제 1 항에 있어서,
    상기 발광 적층 패턴의 외측면의 형상과 상기 절연 피막의 외측면의 형상이 동일한 발광 소자.
  6. 제 5 항에 있어서,
    상기 발광 적층 패턴 및 상기 절연 피막의 외측면이 다각형인 발광 소자.
  7. 기판을 제공하는 단계;
    상기 기판 상에 막대 형상의 발광 적층 패턴을 형성하는 단계;
    상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 형성하는 단계; 및
    상기 절연 피막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 복수의 발광 소자들을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 절연 피막을 형성하는 단계는,
    상기 발광 적층 패턴의 외측면과 동일한 형상의 외측면을 갖는 절연 피막 패턴을 형성하는 단계; 및
    상기 절연 피막 패턴을 일부 제거하여 상기 발광 적층 패턴의 외측면과 상이한 외측면을 갖는 절연 피막을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 절연 피막을 형성하는 단계는,
    원 기둥 형상의 상기 발광 적층 패턴의 외측면을 감싸도록 타원형, 다각형 또는 상기 타원형과 상기 다각형이 혼합된 형상의 외측면을 갖도록 상기 절연 피막을 형성하는 발광 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연 피막을 형성하는 단계는,
    상기 절연 피막의 외측면이 적어도 하나의 돌출부를 갖는 발광 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 발광 적층 패턴을 형성하는 단계는,
    상기 기판 상에 제 1 도전성 반도체층, 활성층, 제 2 도전성 반도체층을 차례로 형성하여 발광 적층체를 형성하는 단계;
    상기 발광 적층체 상에 복수의 제 1 미세 패턴들을 형성하는 단계; 및
    상기 복수의 제 1 미세 패턴들을 따라 상기 발광 적층체를 식각하고, 상기 복수의 제 1 미세 패턴들을 제거하여 복수의 상기 발광 적층 패턴들을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 복수의 제 1 미세 패턴을 형성하는 단계는,
    상기 발광 적층체 상에 복수의 제 1 레진들을 형성하는 단계;
    상기 제 1 레진들이 복수의 제 1 홈들을 구비하는 제 1 몰드의 상기 복수의 제 1 홈들을 충진하도록 하는 단계; 및
    상기 제 1 몰드를 제거하여, 상기 발광 적층체 상에 복수의 제 1 미세 패턴들을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 절연 피막을 형성하는 단계는,
    상기 발광 적층 패턴과 상기 절연 피막 패턴 상에 복수의 제 2 미세 패턴들을 형성하는 단계;
    상기 복수의 제 2 미세 패턴들을 따라 상기 절연 피막 패턴을 식각하여 상기 절연 피막을 형성하는 발광 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 복수의 제 2 미세 패턴을 형성하는 단계는,
    상기 발광 적층 패턴 및 상기 발광 적층 패턴의 외측면을 감싸는 상기 절연 피막 패턴 상에 복수의 제 2 레진들을 형성하는 단계;
    상기 제 2 레진들이 복수의 제 2 홈들을 구비하는 제 2 몰드의 상기 복수의 제 2 홈들을 충진하도록 하는 단계; 및
    상기 제 2 몰드를 제거하여, 상기 발광 적층 패턴 및 상기 발광 적층 패턴의 외측면을 감싸는 상기 절연 피막 패턴 상에 복수의 제 2 미세 패턴들을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 몰드의 상기 제 1 홈의 형상과, 상기 제 2 몰드의 상기 제 2 홈의 형상이 상이한 발광 소자의 제조 방법.
  16. 제 7 항에 있어서,
    상기 절연 피막을 형성하는 단계는,
    상기 발광 적층 패턴의 외측면과 동일한 외측면을 갖도록 상기 절연 피막을 형성하는 발광 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 발광 적층 패턴 및 상기 절연 피막의 외측면을 다각형으로 형성하는 발광 소자의 제조 방법.
  18. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 기판의 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은, 상기 기판 상에 제공되며 광을 출사하는 적어도 하나의 발광 소자와, 상기 발광 소자를 사이에 두고 일정 간격으로 이격된 제 1 및 제 2 전극과, 상기 제 1 전극과 상기 발광 소자의 제 1 단부를 전기적으로 연결하는 제 1 컨택 전극 및 상기 제 2 전극과 상기 발광 소자의 제 2 단부를 전기적으로 연결하는 제 2 컨택 전극을 포함하고,
    상기 발광 소자는,
    제 1 도전성 반도체층, 상기 제 1 도전성 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제 2 도전성 반도체층을 포함하는 발광 적층 패턴; 및
    상기 발광 적층 패턴의 외측면을 둘러싸며, 두께가 일정하지 않은 절연 피막을 포함하는 표시 장치.
  19. 제 18 항에 있어서,
    상기 발광 적층 패턴의 외측면과 상기 절연 피막의 외측면의 형상이 상이한 표시 장치.
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