KR20200048318A - 저장 장치 및 그 동작 방법 - Google Patents

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KR20200048318A
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memory
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data
cache
cell array
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KR1020180130284A
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이주영
정회승
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에스케이하이닉스 주식회사
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 저장 장치는, 메모리 셀 어레이 및 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치 및 순차적으로 프로그램되는 복수의 캐시 데이터 청크들을 저장하고, 복수의 캐시 데이터 청크들 중 메모리 셀 어레이에 프로그램 중인 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되면, 캐시 데이터 청크의 다음 프로그램 순서의 캐시 데이터 청크를 페이지 버퍼 그룹으로 입력하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 캐시 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 메모리 셀 어레이 및 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치 및 순차적으로 프로그램되는 복수의 캐시 데이터 청크들을 저장하고, 복수의 캐시 데이터 청크들 중 메모리 셀 어레이에 프로그램 중인 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되면, 캐시 데이터 청크의 다음 프로그램 순서의 캐시 데이터 청크를 페이지 버퍼 그룹으로 입력하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 메모리 셀 어레이 및 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치 및 순차적으로 프로그램되는 복수의 캐시 데이터 청크들을 저장하는 쓰기 버퍼 및 복수의 캐시 데이터 청크들이 페이지 버퍼 그룹으로 입력되는 동안, 페이지 버퍼 그룹에 이전에 입력된 캐시 데이터 청크가 메모리 셀 어레이에 프로그램이 완료되면, 캐시 데이터 청크를 쓰기 버퍼에서 삭제하는 쓰기 버퍼 제어부를 포함하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 셀 어레이 및 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치 및 쓰기 버퍼를 포함하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법은, 복수의 캐시 데이터 청크들로 구분되는 호스트 데이터를 쓰기 버퍼에 저장하는 단계, 복수의 캐시 데이터 청크들이 페이지 버퍼 그룹에 순차적으로 입력되는 동안, 복수의 캐시 데이터 청크들 중 어느 하나의 캐시 데이터 청크를 메모리 셀 어레이에 프로그램하는 단계 및 어느 하나의 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되면, 캐시 데이터 청크의 다음 프로그램 순서의 캐시 데이터 청크인 다음 캐시 데이터 청크를 페이지 버퍼 그룹으로 입력하는 단계를 포함한다.
본 기술에 따르면 향상된 캐시 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 7은 쓰기 버퍼에 저장된 캐시 데이터 청크를 삭제하는 동작 및 페이지 버퍼에 캐시 데이터 청크를 입력하는 동작을 설명하기 위한 도면이다.
도 8은 적어도 하나의 데이터 비트를 저장하는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 9는 실시 예에 따른 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 10a는 기존의 멀티 다이에서 수행되는 캐시 프로그램 동작을 설명하기 위한 타이밍도이다.
도 10b는 실시 예에 따른 멀티 다이에서 수행되는 캐시 프로그램 동작을 설명하기 위한 타이밍도이다.
도 11은 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 12는 다른 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 13은 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 노멀 프로그램 동작을 수행할 수 있다. 노멀 프로그램 동작은 메모리 컨트롤러(200)로부터 데이터를 입력 받는 동작을 완료하고, 입력 받은 데이터를 메모리 셀 어레이에 프로그램하는 동작일 수 있다. 노멀 프로그램 동작시, 메모리 장치(100)는 데이터를 프로그램하는 동안 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받을 수 없다.
메모리 장치(100)는 캐시 프로그램 동작을 수행할 수 있다. 캐시 프로그램 동작은 메모리 컨트롤러(200)로부터 데이터를 입력 받는 동안에, 이전에 입력 받은 데이터를 메모리 셀 어레이에 프로그램하는 동작일 수 있다. 캐시 프로그램 동작시 메모리 장치(100)는 데이터를 프로그램하는 동안에도 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받을 수 있다. 연속된 데이터를 프로그램 할 때 캐시 프로그램 동작이 노멀 프로그램 동작보다 빠르게 수행될 수 있다.
실시 예에서, 메모리 장치(100)는 페이지 버퍼 그룹(123) 및 캐시 프로그램 동작 제어부(131)를 포함할 수 있다.
페이지 버퍼 그룹(123)은 메모리 컨트롤러(200)로부터 입력 받은 데이터를 저장할 수 있다. 페이지 버퍼 그룹(123)은 입력 받은 데이터를 저장하기 위한 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들은 메모리 셀 어레이와 전기적으로 연결될 수 있다. 복수의 페이지 버퍼들에 저장된 데이터는 메모리 셀 어레이에 프로그램될 수 있다. 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)가 제공하는 프로그램 커맨드에 응답하여 페이지 버퍼 그룹(123)에 저장된 데이터를 메모리 셀 어레이에 프로그램 할 수 있다. 구체적으로 캐시 프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 저장된 데이터에 대한 캐시 프로그램 동작을 수행할 수 있다. 캐시 프로그램 동작은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 페이지 버퍼 그룹에 저장하는 동안, 페이지 버퍼 그룹에 이전에 저장된 데이터를 메모리 셀 어레이에 프로그램하는 동작일 수 있다.
캐시 프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 저장된 데이터를 최하위 비트 데이터부터 최상위 비트 데이터 순으로 구분하여 메모리 셀 어레이에 프로그램 할 수 있다. 예를 들어 메모리 셀이 트리플 레벨 셀이면, 캐시 프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 저장된 데이터를 LSB(Least Significant Bit) 데이터, CSB(Central Significant Bit) 데이터, MSB(Most Significant Bit)데이터 순으로 구분하여 메모리 셀 어레이에 프로그램 할 수 있다.
캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)가 제공하는 상태 읽기(Status Read) 커맨드에 응답하여, 상태 읽기 응답(Status Read Response)을 메모리 컨트롤러(200)에 제공할 수 있다. 상태 읽기 응답은 레디 정보를 포함할 수 있다. 레디 정보는 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타낼 수 있다. 예를 들면, 레디 정보는 메모리 컨트롤러(200)가 제공한 프로그램 커맨드에 따라 페이지 버퍼 그룹(123)에 저장된 데이터의 프로그램 동작이 완료되었는지 여부를 나타낼 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 쓰기 버퍼(210) 및 쓰기 버퍼 제어부(220)를 포함할 수 있다.
쓰기 버퍼(210)는 호스트(300)로부터 입력 받은 호스트 데이터를 저장할 수 있다. 쓰기 버퍼(210)는 입력 받은 호스트 데이터를 복수의 캐시 데이터 청크들로 구분하여 저장할 수 있다. 복수의 캐시 데이터 청크들은 정해진 순서에 따라 순차적으로 메모리 장치(100)에 제공되어 프로그램될 수 있다.
쓰기 버퍼 제어부(220)는 쓰기 버퍼(210)에 저장된 복수의 캐시 데이터 청크들을 메모리 장치(100)에 순차적으로 제공할 수 있다. 쓰기 버퍼 제어부(220)는 캐시 데이터 청크 및 캐시 데이터 청크에 대한 프로그램 커맨드를 메모리 장치(100)에 함께 제공할 수 있다.
쓰기 버퍼 제어부(220)는 쓰기 버퍼(210)에 저장된 캐시 데이터 청크를 메모리 장치(100)에 제공하는 시점을 결정할 수 있다.
실시 예에서, 쓰기 버퍼 제어부(220)는 메모리 장치(100)에 캐시 데이터 청크를 제공하고, 미리 설정된 시간이 경과하면 다음 프로그램 순서의 캐시 데이터 청크를 메모리 장치(100)에 제공할 수 있다. 미리 설정된 시간은 제공된 캐시 데이터 청크의 최하위 비트 데이터가 메모리 셀 어레이에 프로그램이 완료되는 시점일 수 있다.
다른 실시 예에서, 쓰기 버퍼 제어부(220)는 메모리 셀 어레이에 프로그램이 완료된 캐시 데이터 청크를 쓰기 버퍼(210)에서 삭제할 수 있다. 삭제된 캐시 데이터 청크를 저장하던 쓰기 버퍼(210)의 저장 영역은 호스트(300)로부터 새로운 호스트 데이터를 입력 받아 저장할 수 있다.
쓰기 버퍼 제어부(220)는 쓰기 버퍼(210)에 저장된 캐시 데이터 청크가 메모리 셀 어레이에 프로그램이 완료되었는지 여부를 판단하기 위해, 상태 읽기 커맨드를 메모리 장치(100)에 제공할 수 있다. 쓰기 버퍼 제어부(220)는 메모리 장치(100)에 상태 읽기 커맨드를 제공하고, 메모리 장치(100)로부터 상태 읽기 응답을 획득할 수 있다. 쓰기 버퍼 제어부(220)는 상태 읽기 응답에 포함된 레디 정보를 통해 페이지 버퍼에 입력된 캐시 데이터 청크가 메모리 셀 어레이에 프로그램이 완료되는 시점을 판단할 수 있다. 레디 정보는 쓰기 버퍼 제어부(220)가 제공한 프로그램 커맨드에 따라 캐시 데이터 청크가 메모리 장치(100)의 메모리 셀 어레이에 프로그램이 완료되었는지 여부를 나타낼 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.
실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 캐시 프로그램 동작 제어부(131)를 포함할 수 있다.
캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)로부터 프로그램 커맨드, 어드레스 및 데이터를 수신할 수 있다. 수신한 데이터는 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들에 저장될 수 있다. 캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)로부터 수신한 프로그램 커맨드 및 어드레스에 응답하여 수신한 데이터를 메모리 셀 어레이(110)에 프로그램 할 수 있다.
실시 예에서, 캐시 프로그램 동작 제어부(131)는 캐시 프로그램 동작을 수행할 수 있다. 캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)로부터 캐시 데이터 청크들을 입력 받는 동안, 페이지 버퍼 그룹(123)에 이전에 저장된 캐시 데이터 청크들을 메모리 셀 어레이(110)에 프로그램할 수 있다.
실시 예에서, 캐시 프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 저장된 캐시 데이터 청크를 최하위 비트 데이터부터 최상위 비트 데이터 순으로 구분하여 메모리 셀 어레이(110)에 프로그램 할 수 있다.
캐시 프로그램 동작 제어부(131)는 메모리 컨트롤러(200)가 제공하는 상태 읽기(Status Read) 커맨드에 응답하여, 상태 읽기 응답(Status Read Response)을 메모리 컨트롤러(200)에 제공할 수 있다. 상태 읽기 응답은 레디 정보를 포함할 수 있다. 레디 정보는 메모리 컨트롤러(200)가 제공한 프로그램 커맨드에 따라, 페이지 버퍼 그룹(123)에 저장된 캐시 데이터 청크가 메모리 셀 어레이(110)에 프로그램이 완료되었는지 여부를 나타낼 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(123) 및 캐시 프로그램 동작 제어부(131)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터를 저장하는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 페이지 버퍼 그룹(123)과 전기적으로 연결될 수 있다. 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들에 저장된 데이터는 메모리 셀 어레이(110)에 프로그램될 수 있다.
페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들은 쓰기 버퍼(210)로부터 입력 받은 복수의 캐시 데이터 청크들을 저장할 수 있다. 복수의 페이지 버퍼들에 저장된 복수의 캐시 데이터 청크들은 메모리 셀 어레이(110)에 프로그램될 수 있다. 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 캐시 데이터 청크가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 쓰기 버퍼(210)로부터 새로운 캐시 데이터 청크를 입력 받아 저장할 수 있다.
캐시 프로그램 동작 제어부(131)는 쓰기 버퍼 제어부(220)의 제어에 따라, 페이지 버퍼 그룹(123)에 저장된 캐시 데이터 청크를 메모리 셀 어레이(110)에 프로그램할 수 있다. 캐시 프로그램 동작 제어부(131)는 캐시 데이터 청크를 최하위 비트 데이터부터 최상위 비트 데이터 순으로 구분하여 메모리 셀 어레이(110)에 프로그램 할 수 있다.
캐시 프로그램 동작 제어부(131)는 쓰기 버퍼 제어부(220)가 제공하는 상태 읽기 커맨드에 응답하여, 상태 읽기 응답을 쓰기 버퍼 제어부(220)에 제공할 수 있다. 상태 읽기 응답은 레디 정보를 포함할 수 있다. 레디 정보는 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타낼 수 있다. 예를 들면, 레디 정보는 쓰기 버퍼 제어부(220)가 제공한 프로그램 커맨드에 따라 페이지 버퍼 그룹(123)에 저장된 캐시 데이터 청크가 메모리 셀 어레이(110)에 프로그램이 완료되었는지 여부를 나타낼 수 있다.
도 6에서, 메모리 컨트롤러(200)는 쓰기 버퍼(210) 및 쓰기 버퍼 제어부(220)를 포함할 수 있다.
쓰기 버퍼(210)는 입력 받은 호스트 데이터를 복수의 캐시 데이터 청크들로 구분하여 저장할 수 있다. 쓰기 버퍼(210)는 쓰기 버퍼 제어부(220)가 제공하는 데이터 입력 신호에 응답하여, 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공할 수 있다. 쓰기 버퍼(210)는 쓰기 버퍼 제어부(220)가 제공하는 데이터 삭제 신호에 응답하여, 캐시 데이터 청크를 삭제할 수 있다.
복수의 캐시 데이터 청크들은 정해진 순서에 따라 순차적으로 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)에 제공된 캐시 데이터 청크는 페이지 버퍼 그룹(123)에 저장될 수 있다. 페이지 버퍼 그룹(123)에 저장된 캐시 데이터 청크는 메모리 셀 어레이(110)에 프로그램될 수 있다.
쓰기 버퍼 제어부(220)는 쓰기 버퍼(210)에 저장된 복수의 캐시 데이터 청크들을 페이지 버퍼 그룹(123)에 순차적으로 제공할 수 있다. 구체적으로, 쓰기 버퍼 제어부(220)는 데이터 입력 신호를 생성하여 쓰기 버퍼(210)에 제공할 수 있다. 데이터 입력 신호는 쓰기 버퍼(210)에 저장된 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공할 것을 요청하는 신호일 수 있다.
쓰기 버퍼 제어부(220)는 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공하면서, 캐시 데이터 청크에 대한 프로그램 커맨드를 캐시 프로그램 동작 제어부(131)에 제공할 수 있다.
쓰기 버퍼 제어부(220)는 캐시 데이터 청크에 대한 캐시 프로그램 동작이 수행되도록 쓰기 버퍼(210)를 제어할 수 있다. 구체적으로, 쓰기 버퍼 제어부(220)는 메모리 셀 어레이(110)에 캐시 데이터 청크가 프로그램되는 동안, 다음 프로그램 순서의 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공할 수 있다. 즉, 쓰기 버퍼 제어부(220)는 메모리 셀 어레이(110)에 캐시 데이터 청크가 프로그램되는 동안 다음 프로그램 순서의 캐시 데이터 청크에 대한 데이터 입력 신호를 쓰기 버퍼(210)에 제공할 수 있다.
쓰기 버퍼 제어부(220)는 쓰기 버퍼(210)에 저장된 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공하는 시점을 결정할 수 있다.
실시 예에서, 쓰기 버퍼 제어부(220)는 페이지 버퍼 그룹(123)에 캐시 데이터 청크를 제공하고, 미리 설정된 시간이 경과하면 다음 프로그램 순서의 캐시 데이터 청크를 페이지 버퍼 그룹(123)에 제공할 수 있다. 즉, 쓰기 버퍼 제어부(220)는 미리 설정된 시간이 경과하면 다음 프로그램 순서의 캐시 데이터 청크에 대한 데이터 입력 신호를 쓰기 버퍼(210)에 인가할 수 있다. 미리 설정된 시간은 제공된 캐시 데이터 청크의 최하위 비트 데이터가 메모리 셀 어레이에 프로그램이 완료되는 시점일 수 있다.
쓰기 버퍼 제어부(220)는 메모리 셀 어레이(110)에 프로그램이 완료된 캐시 데이터 청크를 쓰기 버퍼(210)에서 삭제할 수 있다. 구체적으로, 쓰기 버퍼 제어부(220)는 메모리 셀 어레이(110)에 프로그램이 완료된 캐시 데이터 청크의 삭제를 요청하는 데이터 삭제 신호를 쓰기 버퍼(210)에 제공할 수 있다. 삭제된 캐시 데이터 청크를 저장하던 쓰기 버퍼(210)의 저장 영역은 새로운 호스트 데이터를 입력 받아 저장할 수 있다.
실시 예에서, 쓰기 버퍼 제어부(220)는 데이터 삭제 신호를 쓰기 버퍼(210)에 제공하는 시점을 결정할 수 있다. 쓰기 버퍼 제어부(220)는 페이지 버퍼 그룹(123)에 제공된 호스트 데이터가 메모리 셀 어레이(110)에 프로그램이 완료되면, 데이터 삭제 신호를 쓰기 버퍼(210)에 제공할 수 있다.
쓰기 버퍼 제어부(220)는 상태 읽기 커맨드를 캐시 프로그램 동작 제어부(131)에 제공할 수 있다. 상태 읽기 커맨드는 쓰기 버퍼(210)에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램이 완료되었는지 여부를 판단하기 위한 커맨드일 수 있다.
쓰기 버퍼 제어부(220)는 캐시 프로그램 동작 제어부(131)에 상태 읽기 커맨드를 제공하고, 캐시 프로그램 동작 제어부(131)로부터 상태 읽기 응답을 획득할 수 있다. 쓰기 버퍼 제어부(220)는 상태 읽기 응답에 포함된 레디 정보를 통해 캐시 데이터 청크가 메모리 셀 어레이(110)에 프로그램이 완료되는 시점을 판단할 수 있다. 레디 정보는 쓰기 버퍼 제어부(220)가 제공한 프로그램 커맨드에 따라 페이지 버퍼 그룹(123)에 저장된 호스트 데이터가 메모리 셀 어레이(110)에 프로그램이 완료되었는지 여부를 나타낼 수 있다.
도 7은 쓰기 버퍼에 저장된 캐시 데이터 청크를 삭제하는 동작 및 페이지 버퍼에 캐시 데이터 청크를 입력하는 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 호스트 데이터는 쓰기 버퍼(210)에 순차적으로 입력되어 저장될 수 있다. 쓰기 버퍼(210)에 저장된 호스트 데이터는 복수의 캐시 데이터 청크들로 구분될 수 있다. 쓰기 버퍼(210)에 저장된 복수의 캐시 데이터 청크들은 페이지 버퍼 그룹(123)으로 입력될 수 있다. 페이지 버퍼 그룹(123)에 입력되어 저장된 캐시 데이터 청크는 메모리 셀 어레이(110)에 프로그램될 수 있다. 메모리 셀 어레이(110)에 프로그램이 완료된 캐시 데이터 청크는 쓰기 버퍼(210)에서 삭제될 수 있다. 삭제된 캐시 데이터 청크를 저장하던 쓰기 버퍼(210)의 저장 영역은 새로운 호스트 데이터를 입력 받아 저장할 수 있다.
쓰기 버퍼(210)에서 저장된 캐시 데이터 청크는 페이지 버퍼 그룹(123)에 입력될 수 있다. 페이지 버퍼 그룹(123)에 입력된 캐시 데이터 청크는 페이지 버퍼 데이터 청크일 수 있다. 페이지 버퍼 데이터 청크는 캐시 데이터 청크와 동일한 데이터이다.
그림 (a)에서, 쓰기 버퍼(210)는 호스트 데이터를 입력 받아 저장할 수 있다. 쓰기 버퍼(210)는 입력된 호스트 데이터를 제1 내지 제4 캐시 데이터 청크들(C1~C4)로 구분하여 저장할 수 있다. 제1 캐시 데이터 청크(C1)는 페이지 버퍼 그룹(123)에 입력되어 저장될 수 있다. 페이지 버퍼 그룹(123)에 입력된 제 1 캐시 데이터 청크(C1)는 페이지 버퍼 그룹(123)에 저장된 제1 페이지 버퍼 데이터 청크(D1)와 동일한 데이터이다. 페이지 버퍼 그룹(123)에 저장된 제1 페이지 버퍼 데이터 청크(D1)는 메모리 셀 어레이(110)에 프로그램될 수 있다.
메모리 셀 어레이(110)에 도시된 페이지 버퍼 데이터 청크들 중 음영으로 표시된 페이지 버퍼 데이터 청크는 프로그램 중인 데이터일 수 있다. 음영으로 표시되지 않은 페이지 버퍼 데이터 청크는 프로그램이 완료된 데이터일 수 있다. 따라서 메모리 셀 어레이(110)에서 음영으로 표시된 제1 페이지 버퍼 데이터 청크(D1)는 프로그램 중인 데이터일 수 있다.
그림 (b)에서, 제1 페이지 버퍼 데이터 청크(D1, (e1))는 메모리 셀 어레이(110)에 프로그램 중인 데이터일 수 있다. 제1 페이지 버퍼 데이터 청크(D1, (e1))가 프로그램 되는 동안, 제2 캐시 데이터 청크(C2)가 페이지 버퍼 그룹(123)에 입력되어 저장될 수 있다. 제2 페이지 버퍼 데이터 청크(D2, (e2))는 제1 페이지 버퍼 데이터 청크(D1, (e1))가 프로그램이 완료되면 메모리 셀 어레이(110)에 프로그램될 수 있다.
그림 (c)에서, 제1 페이지 버퍼 데이터 청크(D1, (e4))는 메모리 셀 어레이(110)에 프로그램이 완료된 데이터일 수 있다. 따라서, 그림 (b)를 참조할 때, 메모리 셀 어레이(110)에 프로그램이 완료된 제1 캐시 데이터 청크(C1, (e3))는 쓰기 버퍼(210)에서 삭제될 수 있다.
삭제된 제1 캐시 데이터 청크(C1, (e3))를 저장하던 쓰기 버퍼(210)의 저장 영역은 새로운 호스트 데이터를 입력 받아 저장할 수 있다. 쓰기 버퍼(210)의 저장 영역은 새로운 제1 캐시 데이터 청크(C1', (e5))를 저장할 수 있다.
그림 (a) 내지 (c)에서 설명된 과정을 통해, 호스트 데이터는 쓰기 버퍼에 입력되어 저장되고 쓰기 버퍼에 저장된 호스트 데이터는 페이지 버퍼 그룹으로 입력되어 메모리 셀 어레이에 프로그램 될 수 있다. 이 때, 호스트 데이터에 대한 캐시 프로그램 동작은 복수의 캐시 데이터 청크 단위로 구분되어 수행될 수 있다.
그림 (d)에서, 쓰기 버퍼(210)는 입력 받은 호스트 데이터를 제1 내지 제4 캐시 데이터 청크들(C1'~C4')로 구분하여 저장할 수 있다.
메모리 셀 어레이(110)에서, 제1 내지 제3 페이지 버퍼 데이터 청크들(D1~D3)은 메모리 셀 어레이(110)에 프로그램이 완료된 데이터일 수 있다. 제4 페이지 버퍼 데이터 청크(D4)는 메모리 셀 어레이(110)에 프로그램 중인 데이터일 수 있다.
따라서, 제4 페이지 버퍼 데이터 청크(D4)는 현재 캐시 프로그램 동작(Current Cache PGM)에 의해 프로그램 중인 데이터일 수 있다. 제3 페이지 버퍼 데이터 청크(D3)는 이전 캐시 프로그램 동작(Previous Cache PGM)에 의해 프로그램된 데이터일 수 있다. 새로운 제1 페이지 버퍼 데이터 청크(D1')는 다음 캐시 프로그램 동작(Next Cache PGM)에 의해 프로그램될 데이터일 수 있다.
도 8은 적어도 하나의 데이터 비트를 저장하는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 각 그래프의 가로 축은 문턱전압의 크기, 세로 축은 메모리 셀들의 개수를 나타낸다.
그래프 (a) 내지 (d)는 하나의 메모리 셀이 저장하는 데이터 비트의 개수가 1개 내지 4개인 경우를 가정하여 설명한다. 다만, 하나의 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
그래프 (a)는 하나의 메모리 셀이 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell, SLC)의 문턱 전압 분포를 나타낸다. 싱글 레벨 셀은 소거 상태(E) 또는 프로그램 상태(P1) 중 어느 하나의 상태를 가질 수 있다.
리드 전압(Va1)은 소거 상태(E) 및 프로그램 상태(P1)를 구분하기 위한 리드 전압일 수 있다. 소거 상태(E)를 갖는 싱글 레벨 셀은 리드 전압(Va1)으로 리드시, 온 셀(On Cell)로 리드될 수 있다. 온 셀은 논리 값 '1'에 대응될 수 있다. 프로그램 상태(P1)를 갖는 싱글 레벨 셀은 리드 전압(Va1)으로 리드시, 오프 셀(Off Cell)로 리드될 수 있다. 오프 셀의 논리 값 '0'에 대응될 수 있다.
그래프 (b)는 하나의 메모리 셀이 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)를 나타낸다. 멀티 레벨 셀은 소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 가질 수 있다.
제1 내지 제3 리드 전압들(Vb1~Vb3)은 소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(P1~P3) 각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vb1)은 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vb2)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 제3 리드 전압(Vb3)은 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 전압일 수 있다.
멀티 레벨 셀은 제1 내지 제3 리드 전압들(Vb1~Vb3)로 리드된 결과에 따라, 소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태로 구분될 수 있다.
소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(P1~P3) 각각은 논리 데이터 '11', '01', '00' 및 '10'에 대응될 수 있다. 각 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
멀티 레벨 셀이 저장하는 두 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 두 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 멀티 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터를 프로그램한 후, MSB페이지 데이터를 프로그램 할 수 있다.
그래프 (c)는 하나의 메모리 셀이 세 개의 데이터 비트를 저장하는 트리블 레벨 셀(Triple Level Cell, TLC)를 나타낸다. 트리플 레벨 셀은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다.
제1 내지 제7 리드 전압들(Vc1~Vc7)은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태들(P1~P7) 각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vc1)은 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vc2)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 마찬가지 방식으로 제7 리드 전압(Vc7)은 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 구분하기 위한 리드 전압일 수 있다.
트리플 레벨 셀은 제1 내지 제7 리드 전압들(Vc1~Vc7)로 리드된 결과에 따라, 소거 상태(E) 또는 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태로 구분될 수 있다.
소거 상태(E) 또는 제1 내지 제7 프로그램 상태들(P1~P7) 각각은 논리 데이터 '111', '110', '100', '000', '010', '011', '001, 및 '101'에 대응될 수 있다. 각 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
트리플 레벨 셀이 저장하는 세 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 세 개의 비트들 중 중간 비트를 저장하는 페이지는 CSB(Central Significant Bit) 페이지일 수 있다. 세 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 트리플 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터, CSB 페이지 데이터 및 MSB페이지 데이터 순으로 프로그램 할 수 있다.
그래프 (d)는 하나의 메모리 셀이 네 개의 데이터 비트를 저장하는 쿼드 레벨 셀(Quad Level Cell, QLC)를 나타낸다. 쿼드 레벨 셀은 소거 상태(E) 또는 제1 내지 제15 프로그램 상태들(P1~P15) 중 어느 하나의 상태를 가질 수 있다.
제1 내지 제15 리드 전압들(Vd1~Vd15)은 소거 상태(E) 또는 제1 내지 제15 프로그램 상태들(P1~P15) 각각을 구분하기 위한 리드 전압들일 수 있다. 제1 리드 전압(Vd1)은 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압일 수 있다. 제2 리드 전압(Vd2)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 마찬가지 방식으로 제15 리드 전압(Vd15)은 제14 프로그램 상태(P14) 및 제15 프로그램 상태(P15)를 구분하기 위한 리드 전압일 수 있다.
쿼드 레벨 셀은 제1 내지 제15 리드 전압들(Vd1~Vd15)로 리드된 결과에 따라, 소거 상태(E) 또는 제1 내지 제15 프로그램 상태들(P1~P15) 중 어느 하나의 상태로 구분될 수 있다.
소거 상태(E) 또는 제1 내지 제15 프로그램 상태들(P1~P15) 각각은 논리 데이터 '1111', '1110', '1100', '1000', '0000', '0100', '0101', '0111', '0110', '0010', '1010', '1011', '0011', '0001', '1001' 및 '1101'에 대응될 수 있다. 각 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
쿼드 레벨 셀이 저장하는 네 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 2순위 비트를 저장하는 페이지는 MCSB(Most Central Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 3순위 비트를 저장하는 페이지는 LCSB(Least Central Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 쿼드 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터, LCSB 페이지 데이터, MCSB 페이지 데이터 및 MSB페이지 데이터 순으로 프로그램 할 수 있다.
그래프 (a) 내지 (d)를 비교하면, 하나의 메모리 셀이 저장하는 데이터 비트의 개수가 증가할수록, 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수 및 각 프로그램 상태를 구분하기 위한 리드 전압의 개수가 증가할 수 있다. 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수가 증가할수록, 각 프로그램 상태에 대응하는 문턱전압 분포가 위치하는 전체 폭은 증가할 수 있다. 반면, 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수가 증가할수록, 각 프로그램 상태에 대응하는 문턱전압 분포의 폭은 감소할 수 있다.
도 9는 실시 예에 따른 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 내지 제5 캐시 데이터 청크들(C1~C5)은 도 7을 참조하여 설명된 쓰기 버퍼에 저장된 데이터일 수 있다. 제1 내지 제4 페이지 버퍼 데이터 청크들(D1~D4)은 제1 내지 제4 캐시 데이터 청크들(C1~C4)이 페이지 버퍼에 입력되어 저장된 데이터일 수 있다. 음영으로 표시된 캐시 데이터 청크는 쓰기 버퍼에서 삭제된 캐시 데이터 청크일 수 있다.
내부 동작 완료 시점(Internal Busy Done)은 페이지 버퍼 그룹에 입력된 캐시 데이터 청크가 메모리 셀 어레이에 프로그램이 완료된 시점일 수 있다. 외부 동작 완료 시점(External Busy Done)은 페이지 버퍼에 입력된 캐시 데이터 청크의 최상위 비트 데이터가 메모리 셀 어레이에 프로그램이 완료된 시점일 수 있다. 이 때, 최상위 비트 데이터는 트리플 레벨 셀(TLC)이 저장하는 세 개의 비트들 중 최상위 비트에 대응되는 데이터일 수 있다. 다른 실시 예에서, 최상위 비트 데이터는 쿼드 레벨 셀(QLC)이 저장하는 네 개의 비트들 중 최상위 비트에 대응되는 데이터일 수 있다.그림 (a)에서, 제2 페이지 버퍼 데이터 청크(D2)는 현재 캐시 프로그램 동작에 의해 프로그램 중인 데이터일 수 있다. 제1 페이지 버퍼 데이터 청크(D1)는 이전 캐시 프로그램 동작에 의해 프로그램된 데이터일 수 있다. 제3 페이지 버퍼 데이터 청크(D3)는 다음 캐시 프로그램 동작에 의해 프로그램될 데이터일 수 있다.
현재 캐시 프로그램 동작에 의해 프로그램 중인 제2 페이지 버퍼 데이터 청크(D2)를 기준으로, 이전 캐시 프로그램 동작에 의해 프로그램된 제1 캐시 데이터 청크(C1)가 쓰기 버퍼에서 삭제되는 시점을 설명한다. 마찬가지로, 다음 캐시 프로그램 동작에 의해 프로그램될 제3 페이지 버퍼 데이터 청크(D3)가 페이지 버퍼 그룹에 입력되는 시점을 설명한다.
제1 캐시 데이터 청크(C1)는 제2 외부 동작 완료 시점(External Busy Done_2)에서 쓰기 버퍼에서 삭제될 수 있다. 제2 외부 동작 완료 시점(External Busy Done_2)은 현재 프로그램 중인 제2 페이지 버퍼 데이터 청크(D2)의 최상위 비트 데이터가 프로그램이 완료 되는 시점일 수 있다. 제3 페이지 버퍼 데이터 청크 (D3)는 제2 외부 동작 완료 시점(External Busy Done_2)에 페이지 버퍼 그룹에 입력되어 저장될 수 있다.
그림 (b)는 본 발명의 실시 예에 따른 캐시 프로그램 동작을 나타낸다.
제1 캐시 데이터 청크(C1)는 제1 내부 동작 완료 시점(Internal Busy Done_1)에서 쓰기 버퍼에서 삭제될 수 있다. 제1 내부 동작 완료 시점(Internal Busy Done_1)은 이전 캐시 프로그램 동작에 의해 제1 페이지 버퍼 데이터 청크(D1)가 프로그램이 완료되는 시점일 수 있다.
제3 페이지 버퍼 데이터 청크(D3)는 제2 데이터 청크 최하위 비트 프로그램 완료 시점(LSB PGM Done_2)에 페이지 그룹에 입력되어 저장될 수 있다. 제2 데이터 청크 최하위 비트 프로그램 완료 시점(LSB PGM Done_2)은 현재 프로그램 중인 제2 페이지 버퍼 데이터 청크(D2)의 최하위 비트 데이터가 프로그램되는 시점일 수 있다. 이 때, 최하위 비트 데이터는 트리플 레벨 셀(TLC)이 저장하는 세 개의 비트들 중 최하위 비트에 대응되는 데이터일 수 있다. 다른 실시 예에서, 최하위 비트 데이터는 쿼드 레벨 셀(QLC)이 저장하는 네 개의 비트들 중 최하위 비트에 대응되는 데이터일 수 있다.
그림 (b)에서, 그림 (a)와 비교하여, 제1 캐시 데이터 청크(C1)를 쓰기 버퍼에서 삭제하는 시점은 시점(t_Dout)에서 시점(t_ Dout')으로 시간(ta)만큼 앞당겨질 수 있다. 제3 페이지 버퍼 데이터 청크(D3)가 페이지 버퍼 그룹에 입력되는 시점은 시점(t_DIn)에서 시점(t_DIn')으로 시간(tb)만큼 앞당겨질 수 있다
결국, 프로그램이 완료된 캐시 데이터 청크를 쓰기 버퍼에서 삭제하는 시점이 앞당겨지면서, 쓰기 버퍼 크기 제한으로 인한 캐시 프로그램 성능 제약이 개선될 수 있다. 또한 캐시 데이터 청크가 페이지 버퍼 그룹에 입력되는 시점이 앞당겨지면서, 외부 동작 완료 시점과 내부 동작 완료 시점 구간에서의 데이터 전송 마진이 증가하여 캐시 프로그램 성능이 개선될 수 있다.
도 10a는 기존의 멀티 다이에서 수행되는 캐시 프로그램 동작을 설명하기 위한 타이밍도이다.
도 10a를 참조하면, 메모리 컨트롤러는 복수의 채널들을 통해 복수의 메모리 장치들과 연결될 수 있다. 실시 예에서, 채널의 수 또는 각 채널에 연결되는 메모리 장치의 수는 본 발명의 실시 예에 제한되지 않는다.
도 10a에서, 메모리 컨트롤러는 공통된 채널을 통해 제1 내지 제4 메모리 장치들(Die1~Die4)과 연결될 수 있다.
제1 내지 제4 메모리 장치들(Die1~Die4)은 공통된 채널을 통해 메모리 컨트롤러와 통신할 수 있다. 제1 내지 제4 메모리 장치들(Die1~Die4)은 공통된 채널에 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러와 통신할 수 있을 것이다. 그러나, 제1 내지 제4 메모리 장치들(Die1~Die4) 각각의 내부 동작은 동시에 수행될 수 있다.
예를 들면, 메모리 컨트롤러는 공통된 채널을 통해 제1 메모리 장치(Die1)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 컨트롤러가 제1 메모리 장치(Die1)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송하는 동안, 메모리 컨트롤러는 다른 제2 내지 제4 메모리 장치들(Die2~Die4)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 없다.
다만, 제1 메모리 장치(Die1)는 전송 받은 데이터를 내부에 포함된 메모리 셀에 프로그램하는 내부 동작을 수행하는 동안, 다른 제2 내지 제4 메모리 장치들(Die2~Die4)도 전송 받은 데이터를 내부에 포함된 메모리 셀에 프로그램하는 내부 동작을 수행할 수 있다.
도 10a에서, 메모리 컨트롤러는 제1 내지 제4 메모리 장치들(Die1~Die4)에 대해 인터리빙 방식으로 캐시 프로그램 동작을 수행할 수 있다. 따라서 메모리 컨트롤러는 쓰기 버퍼에 저장된 복수의 캐시 데이터 청크들을 각 메모리 장치에 순차적으로 제공할 수 있다.
제1 내지 제4 메모리 장치들(Die1~Die4)은 하나의 채널을 공유하므로, 어느 하나의 메모리 장치가 메모리 컨트롤러로부터 캐시 데이터 청크를 입력 받는 동안, 다른 메모리 장치들은 다음 프로그램 순서의 캐시 데이터 청크를 입력 받을 수 없다. 단, 어느 하나의 메모리 장치가 메모리 컨트롤러로부터 캐시 데이터 청크를 입력 받는 동안에도, 다른 메모리 장치들은 이전에 입력 받은 캐시 데이터 청크를 메모리 셀 어레이에 프로그램하는 내부 동작은 수행할 수 있다.
인터리빙 방식으로 각 메모리 장치에 캐시 데이터 청크를 제공하는 경우, 메모리 컨트롤러와 연결된 메모리 장치들의 개수가 증가할수록, 메모리 컨트롤러로부터 캐시 데이터 청크를 입력 받는 시점이 지연될 수 있다. 캐시 데이터 청크를 입력 받는 시점이 지연되면 캐시 프로그램 동작은 중단될 수 있다. 캐시 프로그램 동작은 현재 프로그램 동작을 수행하는 동안, 다음 프로그램 동작에 의해 프로그램될 캐시 데이터 청크를 입력 받는 동작일 수 있다.
쓰기 버퍼에서 저장된 캐시 데이터 청크는 페이지 버퍼 그룹에 입력될 수 있다. 페이지 버퍼 그룹에 입력된 캐시 데이터 청크는 페이지 버퍼 데이터 청크일 수 있다. 페이지 버퍼 데이터 청크는 캐시 데이터 청크와 동일한 데이터이다.
도 10a에서, 쓰기 버퍼는 제1 내지 제6 캐시 데이터 청크들(C1~C6)을 저장할 수 있다. 제1 내지 제6 페이지 버퍼 데이터 청크들(D1~D6)은 제1 내지 제6 캐시 데이터 청크들(C1~C6)이 페이지 버퍼 그룹으로 입력되어 저장된 데이터일수 있다. 각 캐시 데이터 청크와 대응되는 페이지 버퍼 데이터 청크는 동일한 데이터이다. 쓰기 버퍼에 저장되는 캐시 데이터 청크의 개수는 본 실시 예에 제한되지 않는다. 음영으로 표시된 캐시 데이터 청크는 쓰기 버퍼에서 삭제된 캐시 데이터 청크일 수 있다.
실시 예에서, 현재 프로그램 동작을 기준으로, 프로그램이 완료된 캐시 데이터 청크는 현재 프로그램 동작의 외부 동작 완료 시점에 쓰기 버퍼에서 삭제될 수 있다. 다음 프로그램 동작에 의해 프로그램될 페이지 버퍼 데이터 청크도 현재 프로그램 동작의 외부 동작 완료 시점에 페이지 버퍼 그룹에 입력될 수 있다. 외부 동작 완료 시점은 현재 프로그램 동작에 의해 프로그램되는 페이지 버퍼 데이터 청크의 최상위 비트 데이터가 프로그램이 완료되는 시점일 수 있다.
도 10a에서, 제1 메모리 장치(Die1)를 기준으로 제5 페이지 버퍼 데이터 청크(D5)는 현재 프로그램 동작에 의해 프로그램 중인 데이터일 수 있다. 제1 페이지 버퍼 데이터 청크(D1)는 이전 프로그램 동작에 의해 프로그램된 데이터일 수 있다. 제3 페이지 버퍼 데이터 청크(D3')는 다음 프로그램 동작에 의해 프로그램될 데이터일 수 있다.
제1 시점(t_a1)에서, 제5 페이지 버퍼 데이터 청크(D5)는 페이지 버퍼 그룹에 입력될 수 있다. 제1 시점(t_a1)은 제1 외부 동작 완료 시점(External Busy Done_1)일 수 있다. 제1 외부 동작 완료 시점(External Busy Done_5)은 제1 페이지 버퍼 데이터 청크(D1)의 최상위 비트 데이터가 프로그램이 완료되는 시점일 수 있다.
제2 시점(t_a2)에서, 제1 캐시 데이터 청크(C1)는 제5 외부 동작 완료 시점(External Busy Done_5)에서 쓰기 버퍼에서 삭제될 수 있다. 제5 외부 동작 완료 시점(External Busy Done_5)은 현재 프로그램 중인 제5 페이지 버퍼 데이터 청크(D5)의 최상위 비트 데이터가 프로그램이 완료 되는 시점일 수 있다. 쓰기 버퍼는 제1 캐시 데이터 청크(C1)를 삭제하면서, 호스트로부터 새로운 제1 캐시 데이터 청크(C1')를 입력 받아 저장할 수 있다.
제3 시점(t_a3)에서, 쓰기 버퍼는 제2 캐시 데이터 청크(C2)를 삭제하면서, 새로운 제2 캐시 데이터 청크(C2')를 호스트로부터 입력 받아 저장할 수 있다. 제3 메모리 장치(Die3)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제1 페이지 버퍼 데이터 청크(D1')를 입력 받을 수 있다. 제3 메모리 장치(Die3)는 새로운 제1 페이지 버퍼 데이터 청크(D1')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
제4 시점(t_a4)에서, 쓰기 버퍼는 제3 캐시 데이터 청크(C3)를 삭제하면서, 새로운 제3 캐시 데이터 청크(C3')를 호스트로부터 입력 받아 저장할 수 있다. 제4 메모리 장치(Die4)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제2 페이지 버퍼 데이터 청크(D2')를 입력 받을 수 있다. 제4 메모리 장치(Die4)는 새로운 제2 페이지 버퍼 데이터 청크(D2')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
제5 시점(t_a5)에서, 쓰기 버퍼는 제4 캐시 데이터 청크(C4)를 삭제하면서, 새로운 제3 캐시 데이터 청크(C4')를 호스트로부터 입력 받아 저장할 수 있다. 제1 메모리 장치(Die1)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제3 페이지 버퍼 데이터 청크(D3')를 입력 받을 수 있다. 제1 메모리 장치(Die1)는 새로운 제3 페이지 버퍼 데이터 청크(D3')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
도 10a에서, 제1 내지 제4 메모리 장치들(Die1~Die4)은 인터리빙 방식으로 메모리 컨트롤러의 쓰기 버퍼로부터 캐시 데이터 청크를 순차적으로 입력 받을 수 있다.
예를 들면, 제1 메모리 장치(Die1)가 제1 캐시 데이터 청크(C1)를 입력 받고 나서, 제2 메모리 장치(Die2)가 제2 캐시 데이터 청크(C2)를 입력 받을 수 있다. 제2 메모리 장치(Die2)가 제2 캐시 데이터 청크(C2)를 입력 받고 나서, 제3 메모리 장치(Die3)가 제3 캐시 데이터 청크(C3)를 입력 받을 수 있다. 제3 메모리 장치(Die3)가 제3 캐시 데이터 청크(C3)를 입력 받고 나서, 제4 메모리 장치(Die4)가 제4 캐시 데이터 청크(C4)를 입력 받을 수 있다. 제4 메모리 장치(Die4)가 제4 캐시 데이터 청크(C4)를 입력 받고 나서, 제1 메모리 장치(Die1)가 제5 캐시 데이터 청크(C5)를 입력 받을 수 있다. 제1 메모리 장치(Die1)가 제5 캐시 데이터 청크(C5)를 입력 받고 나서, 제2 메모리 장치(Die2)가 제6 캐시 데이터 청크(C6)를 입력 받을 수 있다.
따라서 이러한 인터리빙 방식 때문에, 메모리 컨트롤러와 연결된 메모리 장치들의 개수가 증가할수록, 메모리 컨트롤러로부터 캐시 데이터 청크를 입력 받는 시점이 지연될 수 있다. 캐시 데이터 청크를 입력 받는 시점이 지연되어, 현재 프로그램 동작을 수행하는 동안 다음 프로그램 동작에 프로그램될 데이터를 입력 받지 못하면, 캐시 프로그램 동작은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다.
예를 들면, 제1 메모리 장치(Die1)의 제1 캐시 프로그램 동작(CPROG_1)은 정상적으로 수행되는 캐시 프로그램 동작일 수 있다. 제1 캐시 프로그램 동작(CPROG_1)에서, 제1 페이지 버퍼 데이터 청크(D1)가 프로그램되는 동안, 제1 메모리 장치(Die1)에 제5 페이지 버퍼 데이터 청크(D5)가 입력될 수 있다. 제5 페이지 버퍼 데이터 청크(D5)는 다음 프로그램 동작에 의해 프로그램될 데이터일 수 있다.
빗금으로 표시된 캐시 프로그램 동작은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다. 제1 메모리 장치(Die1)의 제5 캐시 프로그램 동작(CPROG_5)은 정상적으로 수행될 수 없다 제5 캐시 프로그램 동작(CPROG_5)에서, 제5 페이지 버퍼 데이터 청크(D5)가 프로그램되는 동안, 제1 메모리 장치(Die1)에 제3 페이지 버퍼 데이터 청크(D3')가 입력되지 않을 수 있다. 제3 페이지 버퍼 데이터 청크(D3')는 다음 프로그램 동작에 의해 프로그램될 데이터일 수 있다.
마찬가지 방식으로, 제1 메모리 장치(Die1)의 제3 캐시 프로그램 동작(CPOG_3')은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다. 제2 메모리 장치(Die2)의 제6 캐시 프로그램 동작(CPOG_6') 및 제4 캐시 프로그램 동작(CPOG_4')은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다. 제3 메모리 장치(Die3)의 제3 캐시 프로그램 동작(CPOG_3') 및 제1 캐시 프로그램 동작(CPOG_1')은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다. 제4 메모리 장치(Die4)의 제4 캐시 프로그램 동작(CPOG_4') 및 제2 캐시 프로그램 동작(CPOG_2')은 정상적으로 수행되지 않은 캐시 프로그램 동작일 수 있다.
도 10b는 실시 예에 따른 멀티 다이에서 수행되는 캐시 프로그램 동작을 설명하기 위한 타이밍도이다.
도 10b를 참조하면, 제1 메모리 장치(Die1)를 기준으로 제5 페이지 버퍼 데이터 청크(D5)는 현재 프로그램 동작에 의해 프로그램 중인 데이터일 수 있다. 제1 페이지 버퍼 데이터 청크(D1)는 이전 프로그램 동작에 의해 프로그램된 데이터일 수 있다. 제3 페이지 버퍼 데이터 청크(D3')는 다음 프로그램 동작에 의해 프로그램될 데이터일 수 있다.
실시 예에서, 현재 프로그램 동작을 기준으로, 쓰기 버퍼에 저장된 프로그램이 완료된 캐시 데이터 청크는 이전 프로그램 동작의 내부 동작 완료 시점에 쓰기 버퍼에서 삭제될 수 있다. 내부 동작 완료 시점은 이전 프로그램 동작에 의해 페이지 버퍼 데이터 청크가 프로그램이 완료되는 시점일 수 있다.
실시 예에서, 다음 프로그램 동작에 의해 프로그램될 페이지 버퍼 데이터 청크는 이전 프로그램 동작의 데이터 청크 최하위 비트 프로그램 완료 시점에 페이지 버퍼 그룹에 입력될 수 있다. 데이터 청크 최하위 비트 프로그램 완료 시점은 현재 프로그램 동작에 의해 프로그램되는 페이지 버퍼 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되는 시점일 수 있다.
예를 들면, 제1 시점(t_b1)에서, 제5 페이지 버퍼 데이터 청크(D5)는 페이지 버퍼 그룹에 입력될 수 있다. 제1 시점(t_b1)은 제1 데이터 청크 최하위 비트 프로그램 완료 시점(LSB PGM Done_1)일 수 있다. 제1 데이터 청크 최하위 비트 프로그램 완료 시점(LSB PGM Done_1)은 제1 페이지 버퍼 데이터 청크(D1)의 최하위 비트 데이터가 프로그램이 완료되는 시점일 수 있다. 이 때, 최하위 비트 데이터는 트리플 레벨 셀(TLC)이 저장하는 세 개의 비트들 중 최하위 비트에 대응되는 데이터일 수 있다. 다른 실시 예에서, 최하위 비트 데이터는 쿼드 레벨 셀(QLC)이 저장하는 네 개의 비트들 중 최하위 비트에 대응되는 데이터일 수 있다.제2 시점(t_b2)에서, 제1 캐시 데이터 청크(C1)는 제1 내부 동작 완료 시점(Internal Busy Done_1)에서 쓰기 버퍼에서 삭제될 수 있다. 제1 내부 동작 완료 시점(Internal Busy Done_1)은 이전 프로그램 동작에 의해 제1 페이지 버퍼 데이터 청크(D1) 가 프로그램이 완료 되는 시점일 수 있다. 쓰기 버퍼는 제1 캐시 데이터 청크(C1)를 삭제하면서, 호스트로부터 새로운 제1 캐시 데이터 청크(C1')를 입력 받아 저장할 수 있다.
제3 시점(t_b3)에서, 쓰기 버퍼는 제2 캐시 데이터 청크(C2)를 삭제하면서, 새로운 제2 캐시 데이터 청크(C2')를 호스트로부터 입력 받아 저장할 수 있다. 제3 메모리 장치(Die3)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제1 페이지 버퍼 데이터 청크(D1')를 입력 받을 수 있다. 제3 메모리 장치(Die3)는 새로운 제1 페이지 버퍼 데이터 청크(D1')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
제4 시점(t_b4)에서, 쓰기 버퍼는 제3 캐시 데이터 청크(C3)를 삭제하면서, 새로운 제3 캐시 데이터 청크(C3')를 호스트로부터 입력 받아 저장할 수 있다. 제4 메모리 장치(Die4)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제2 페이지 버퍼 데이터 청크(D2')를 입력 받을 수 있다. 제4 메모리 장치(Die4)는 새로운 제2 페이지 버퍼 데이터 청크(D2')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
제5 시점(t_b5)에서, 쓰기 버퍼는 제4 캐시 데이터 청크(C4)를 삭제하면서, 새로운 제3 캐시 데이터 청크(C4')를 호스트로부터 입력 받아 저장할 수 있다. 제1 메모리 장치(Die1)는 메모리 컨트롤러의 쓰기 버퍼로부터 새로운 제3 페이지 버퍼 데이터 청크(D3')를 입력 받을 수 있다. 제1 메모리 장치(Die1)는 새로운 제3 페이지 버퍼 데이터 청크(D3')의 입력이 완료되면, 입력된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
도 10b를 참조하면, 실시 예에서와 같이 다음 프로그램 동작에 의해 프로그램될 페이지 버퍼 데이터 청크가 이전 프로그램 동작의 데이터 청크 최하위 비트 프로그램 완료 시점에 페이지 버퍼 그룹에 입력되지 않을 수 있다. 쓰기 버퍼에 저장된 프로그램이 완료된 캐시 데이터 청크가 이전 프로그램 동작의 내부 동작 완료 시점에 쓰기 버퍼에서 삭제되지 않을 수 있다.
하지만 현재 프로그램 동작을 수행하는 동안, 다음 프로그램 동작에 의해 프로그램될 캐시 데이터 청크를 입력 받는다면, 현재 프로그램 동작은 정상적으로 수행되는 캐시 프로그램 동작일 수 있다.
따라서, 제1 메모리 장치(Die1)의 제1 캐시 프로그램 동작(CPROG_1)은 정상적으로 수행되는 캐시 프로그램 동작일 수 있다. 제1 캐시 프로그램 동작(CPROG_1)에서, 제1 페이지 버퍼 데이터 청크(D1)가 프로그램되는 동안, 제1 메모리 장치(Die1)에 제5 페이지 버퍼 데이터 청크(D5)가 입력될 수 있다. 제5 페이지 버퍼 데이터 청크(D5)는 다음 프로그램 동작에 의해 프로그램될 데이터일 수 있다. 마찬가지 방식으로, 각 메모리 장치의 캐시 프로그램 동작들은 정상적으로 수행되는 캐시 프로그램 동작일 수 있다.
도 10a와 비교하여, 프로그램이 완료된 캐시 데이터 청크를 쓰기 버퍼에서 삭제하는 시점은 현재 프로그램 동작의 외부 동작 완료 시점에서 이전 프로그램 동작의 내부 동작 완료 시점으로 앞당겨졌음을 알 수 있다. 캐시 데이터 청크가 페이지 버퍼 그룹에 입력되는 시점은 현재 프로그램 동작의 외부 동작 완료 시점에서 이전 프로그램 동작의 데이터 청크 최하위 비트 프로그램 완료 시점으로 앞당겨졌음을 알 수 있다.
내부 동작 완료 시점은 프로그램 중인 캐시 데이터 청크의 프로그램이 완료된 시점일 수 있다. 외부 동작 완료 시점은 프로그램 중인 캐시 데이터 청크의 최상위 비트 데이터가 프로그램이 완료된 시점일 수 있다. 데이터 청크 최하위 비트 프로그램 완료 시점은 프로그램 중인 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료된 시점일 수 있다.
따라서, 메모리 컨트롤러로부터 캐시 데이터 청크를 입력 받는 시점이 지연되는 정도가 감소할 수 있다. 캐시 데이터 청크를 입력 받는 시점이 지연되는 정도가 감소하면 캐시 프로그램 동작이 정상적으로 수행되지 않는 빈도가 감소할 수 있다. 각 메모리 장치의 캐시 프로그램 동작이 비정상적으로 수행되는 빈도가 감소하므로 전체적으로 저장 장치의 캐시 프로그램 동작 성능은 개선될 수 있다.
도 11은 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, S1001단계에서, 저장 장치는 호스트로부터 호스트 데이터를 수신할 수 있다.
S1003단계에서, 저장 장치는 수신한 호스트 데이터를 쓰기 버퍼에 저장할 수 있다.
S1005단계에서, 저장 장치는 쓰기 버퍼에 저장된 호스트 데이터를 복수의 캐시 데이터 청크들로 구분할 수 있다.
S1007단계에서, 저장 장치는 복수의 캐시 데이터 청크들이 순차적으로 페이지 버퍼 그룹에 입력되는 동안, 이전에 페이지 버퍼 그룹에 입력된 캐시 데이터 청크를 메모리 셀 어레이에 프로그램할 수 있다.
S1009단계에서, 저장 장치는 메모미 셀 어레이에 프로그램이 완료된 캐시 데이터 청크를 쓰기 버퍼에서 삭제할 수 있다.
도 12는 다른 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1101단계에서, 저장 장치는 호스트로부터 호스트 데이터를 수신할 수 있다.
S1103단계에서, 저장 장치는 수신한 호스트 데이터를 쓰기 버퍼에 저장할 수 있다.
S1105단계에서, 저장 장치는 쓰기 버퍼에 저장된 호스트 데이터를 순차적으로 프로그램되는 복수의 캐시 데이터 청크들로 구분할 수 있다.
S1107단계에서, 저장 장치는 캐시 데이터 청크를 페이지 버퍼 그룹에 입력할 수 있다.
S1109단계에서, 저장 장치는 페이지 버퍼 그룹에 입력된 캐시 데이터 청크의 최하위 비트 데이터가 프로그램되면 다음 프로그램 순서의 캐시프로그램 데이터 청크를 페이지 버퍼 그룹에 입력할 수 있다.
도 13은 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 13을 참조하면, S1201단계에서, 메모리 장치는 메모리 컨트롤로부터 캐시 데이터 청크 및 프로그램 커맨드를 수신할 수 있다.
S1203단계에서, 메모리 장치는 수신한 캐시 데이터 청크를 페이지 버퍼 그룹에 저장할 수 있다.
S1205단계에서, 메모리 장치는 수신한 프로그램 커맨드에 응답하여, 페이지 버퍼 그룹에 저장된 캐시 데이터 청크를 메모리 셀 어레이에 프로그램할 수 있다.
S1207단계에서, 메모리 장치는 수신한 상태 읽기 커맨드에 응답하여 메모리 컨트롤러에 상태 읽기 응답을 제공할 수 있다. 상태 읽기 응답은 제공한 프로그램 커맨드에 따라 페이지 버퍼 그룹에 저장된 캐시 데이터 청크가 메모리 셀 어레이에 프로그램이 완료되었는지 여부를 나타내는 레디 정보를 포함할 수 있다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 1쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
123: 페이지 버퍼 그룹
131: 캐시 프로그램 동작 제어부
200: 메모리 컨트롤러
210: 쓰기 버퍼
220: 쓰기 버퍼 제어부
300: 호스트

Claims (20)

  1. 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치; 및
    순차적으로 프로그램되는 복수의 캐시 데이터 청크들을 저장하고, 상기 복수의 캐시 데이터 청크들 중 상기 메모리 셀 어레이에 프로그램 중인 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되면, 상기 캐시 데이터 청크의 다음 프로그램 순서의 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력하는 메모리 컨트롤러를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 캐시 데이터 청크들을 저장하는 쓰기 버퍼; 및
    상기 복수의 캐시 데이터 청크들을 상기 페이지 버퍼 그룹으로 순차적으로 입력하는 쓰기 버퍼 제어부를 포함하는 저장 장치.
  3. 제 2항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 프로그램 중인 캐시 데이터 청크의 최하위 비트 데이터가 프로그램되면, 상기 다음 프로그램 순서의 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력하는 저장 장치.
  4. 제 2항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 다음 프로그램 순서의 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력할 것을 요청하는 데이터 입력 신호를 생성하여 상기 쓰기 버퍼에 제공하고,
    상기 쓰기 버퍼는 상기 데이터 입력 신호에 응답하여, 상기 다음 프로그램 순서의 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력하는 저장 장치.
  5. 제 1항에 있어서, 상기 메모리 장치는,
    상기 페이지 버퍼 그룹에 입력된 캐시 데이터 청크들을 상기 메모리 셀 어레이에 프로그램하는 캐시 프로그램 동작 제어부를 더 포함하는 저장 장치.
  6. 제 1항에 있어서, 상기 페이지 버퍼 그룹은,
    상기 메모리 컨트롤러로부터 입력 받은 상기 다음 프로그램 순서의 캐시 데이터 청크를 저장하는 저장 장치.
  7. 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치; 및
    순차적으로 프로그램되는 복수의 캐시 데이터 청크들을 저장하는 쓰기 버퍼 및 상기 복수의 캐시 데이터 청크들이 상기 페이지 버퍼 그룹으로 입력되는 동안, 상기 페이지 버퍼 그룹에 이전에 입력된 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되면, 상기 캐시 데이터 청크를 상기 쓰기 버퍼에서 삭제하는 쓰기 버퍼 제어부를 포함하는 메모리 컨트롤러;를 포함하는 저장 장치.
  8. 제 7항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 복수의 캐시 데이터 청크들을 상기 페이지 버퍼 그룹으로 순차적으로 입력하는 저장 장치.
  9. 제 8항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 캐시 데이터 청크를 상기 메모리 셀 어레이에 저장할 것을 지시하는 프로그램 커맨드를 상기 메모리 장치에 제공하는 저장 장치.
  10. 제 8항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되면, 상기 쓰기 버퍼에 저장된 상기 캐시 데이터 청크를 삭제하는 저장 장치.
  11. 제 10항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 캐시 데이터 청크의 삭제를 요청하는 데이터 삭제 신호를 생성하여 상기 쓰기 버퍼에 제공하고,
    상기 쓰기 버퍼는 상기 데이터 삭제 신호에 응답하여 상기 캐시 데이터 청크를 삭제하는 저장 장치.
  12. 제 8항에 있어서, 상기 쓰기 버퍼 제어부는,
    상기 메모리 장치에 상태 읽기 커맨드를 제공하고, 상기 메모리 장치가 상기 상태 읽기 커맨드에 응답하여 제공하는 상태 읽기 응답을 기초로, 상기 캐시 데이터 청크를 삭제할지 여부를 결정하는 저장 장치.
  13. 제 12항에 있어서, 상기 상태 읽기 응답은,
    상기 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료 되었는지 여부를 나타내는 레디 정보를 포함하는 저장 장치.
  14. 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결된 페이지 버퍼 그룹을 포함하는 메모리 장치 및 쓰기 버퍼를 포함하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    복수의 캐시 데이터 청크들로 구분되는 호스트 데이터를 상기 쓰기 버퍼에 저장하는 단계;
    상기 복수의 캐시 데이터 청크들이 상기 페이지 버퍼 그룹에 순차적으로 입력되는 동안, 상기 복수의 캐시 데이터 청크들 중 어느 하나의 캐시 데이터 청크를 상기 메모리 셀 어레이에 프로그램하는 단계; 및
    상기 어느 하나의 캐시 데이터 청크의 최하위 비트 데이터가 프로그램이 완료되면, 상기 캐시 데이터 청크의 다음 프로그램 순서의 캐시 데이터 청크인 다음 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력하는 단계를 포함하는 저장 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 다음 캐시 데이터 청크를 상기 메모리 셀 어레이에 프로그램하는 단계를 더 포함하는 저장 장치의 동작 방법.
  16. 제 14항에 있어서, 상기 다음 캐시 데이터 청크를 입력하는 단계는,
    상기 다음 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력할 것을 요청하는 데이터 입력 신호를 생성하는 단계; 및
    상기 데이터 입력 신호에 응답하여, 상기 다음 캐시 데이터 청크를 상기 페이지 버퍼 그룹으로 입력하는 단계를 포함하는 저장 장치의 동작 방법.
  17. 제 14항에 있어서,
    상기 어느 하나의 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되었는지 여부에 따라, 상기 어느 하나의 캐시 데이터 청크를 상기 쓰기 버퍼에서 삭제하는 단계를 더 포함하는 저장 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 어느 하나의 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되는 시점에 상기 어느 하나의 캐시 데이터 청크를 상기 쓰기 버퍼에서 삭제하는 저장 장치의 동작 방법.
  19. 제 14항에 있어서,
    상기 어느 하나의 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되었는지 여부는, 상기 메모리 컨트롤러가 제공한 상태 읽기 커맨드에 상기 메모리 장치가 응답하여 제공하는 상태 읽기 응답에 따라 결정되는 저장 장치의 동작 방법.
  20. 제 19항에 있어서, 상기 상태 읽기 응답은,
    상기 캐시 데이터 청크가 상기 메모리 셀 어레이에 프로그램이 완료되었는지 여부를 나타내는 레디 정보를 포함하는 저장 장치의 동작 방법.
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