KR20200046800A - 표시장치 - Google Patents

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KR20200046800A
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이성우
심재호
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엘지디스플레이 주식회사
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Abstract

본 발명에 따른 표시장치는 표시패널, 제1 게이트 라인, 제2 게이트 라인, 보상 커패시터, 및 화소 내 커패시터를 포함한다. 표시패널은 이형부를 갖는다. 표시패널은, 복수의 화소들이 배열된 액티브 영역 및 액티브 영역 외측의 베젤 영역을 갖는다. 제1 게이트 라인은 액티브 영역의 제1 영역에 마련된 화소들에 제1 게이트 펄스를 공급한다. 제2 게이트 라인은 액티브 영역의 제2 영역에 마련된 화소들에 제2 게이트 펄스를 공급하며, 제1 라인과 상이한 길이를 갖는다. 보상 커패시터는 제1 게이트 라인의 일단에 연결되어, 제1 게이트 라인과 제2 게이트 라인의 로드 편차를 보상한다. 화소 내 커패시터는 화소들 각각에 배치된다. 보상 커패시터의 구조는, 화소 내 커패시터 구조와 동일하다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 표시장치로 급속히 발전해 왔다. 이러한 표시장치로서, 액정표시장치(Liquid Crystal Display: LCD), 유기발광 표시장치(Organic Light Emitting Display: OLED) 및 퀀텀닷발광 표시장치(Quantum dot Light Emitting Display: QLED)와 같은 전계발광 표시장치(Electroluminescent Display: EL), 전계방출 표시장치(Field Emission Display: FED), 및 전기영동 표시장치(Electrophoretic Display: ED)와 같은 다양한 표시장치가 개발되어 활용되고 있다.
이러한 표시장치들은, 정보를 표시하기 위한 표시소자들을 포함하는 표시패널, 표시패널을 구동하기 위한 구동부, 및 표시패널 및 구동부에 공급할 전원을 생성하는 전원 공급부 등을 포함한다.
이들 표시장치는 사용 환경이나 용도에 따라 다양한 디자인을 갖도록 설계될 수 있으며, 이에 대응하여 영상을 표시하는 표시패널 또한 전통적인 단일의 사각형 형태로부터 부분적인 곡면이나 노치(notch)와 같은 이형부(異形部, free form portion)를 갖는 형태뿐 아니라 원형, 타원형 등의 형태에 이르기까지 다양하게 변하고 있다.
이와 같이 이형부를 갖거나 원형, 타원형 등으로 구현된 표시패널로 이루어진 표시장치는 제품 디자인의 자유도를 높일 수 있다는 점에서 디자인적인 측면을 중요시하는 소비자들에게 어필할 수 있다는 이점이 있다.
이형부를 갖는 표시장치는 화소들에 신호를 전달하는 신호 라인들을 포함한다. 신호 라인들은 위치에 따라(예를 들어, 이형부 및 비이형부) 서로 다른 길이를 가질 수 있고, 각 신호 라인들에 대응하여 배치된 화소의 수는 상이할 수 있다. 이 경우, 신호 라인들 간 로드(load)의 편차가 발생함으로써, 각 라인들 간 RC 지연(RC Delay) 수준에 차이가 발생하게 된다. 이에 따라, 표시 패널 내 휘도 균일도가 저하되는 등 화상 품질에 문제가 발생할 수 있다.
본 발명은 이형부를 갖는 표시장치에서, 신호 라인들 간 로드 편차를 개선한 표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 표시장치는 표시패널, 제1 게이트 라인, 제2 게이트 라인, 보상 커패시터, 및 화소 내 커패시터를 포함한다. 표시패널은 이형부를 갖는다. 표시패널은, 복수의 화소들이 배열된 액티브 영역 및 액티브 영역 외측의 베젤 영역을 갖는다. 제1 게이트 라인은 액티브 영역의 제1 영역에 마련된 화소들에 제1 게이트 펄스를 공급한다. 제2 게이트 라인은 액티브 영역의 제2 영역에 마련된 화소들에 제2 게이트 펄스를 공급하며, 제1 라인과 상이한 길이를 갖는다. 보상 커패시터는 제1 게이트 라인의 일단에 연결되어, 제1 게이트 라인과 제2 게이트 라인의 로드 편차를 보상한다. 화소 내 커패시터는 화소들 각각에 배치된다. 보상 커패시터의 구조는, 화소 내 커패시터 구조와 동일하다.
보상 커패시터는, 제1 게이트 라인의 일단에 연결된 링크 라인, 링크 라인과 중첩되며 전원이 인가된 전원 공급 라인, 링크 라인과 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함할 수 있다.
보상 커패시터는, 화소 내 커패시터를 구성하는 유전체층을 모두 공유할 수 있다.
보상 커패시터를 구성하는 유전체층과, 화소 내 커패시터를 구성하는 유전체층은, 동일할 수 있다.
화소 내 커패시터는, 제1 절연층을 유전체로 하는 제1 커패시터, 및 제2 절연층을 유전체로 하는 제2 커패시터를 포함할 수 있다. 보상 커패시터는, 제1 절연층과 제2 절연층을 유전체로 할 수 있다.
화소 내 커패시터는, 제1 절연층을 유전체로 하는 제1 커패시터, 및 제2 절연층을 유전체로 하는 제2 커패시터를 포함할 수 있다. 보상 커패시터는, 제1 절연층을 유전체로 하는 제3 커패시터와 제2 절연층을 유전체로 하는 제4 커패시터를 포함할 수 있다.
보상 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조와, 화소 내 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조는, 동일할 수 있다.
화소 내 커패시터는, 스토리지 커패시터일 수 있다.
베젤 영역에 배치된 AP(Auto Probe) 라인들 및 상기 AP 라인들에 연결된 AP 트랜지스터들을 더 포함할 수 있다. 보상 커패시터는, 액티브 영역의 일측에 인접하여 배치될 수 있다. AP 라인들 및 AP 트랜지스터들은, 액티브 영역의 타측에 인접하여 배치될 수 있다.
제1 영역은, 이형부를 기준으로 구분되는 제1-1 영역과, 제1-2 영역을 포함할 수 있다. 제1 게이트 라인은, 제1-1 영역에 배치된 제1a 게이트 라인과, 제1-2 영역에 배치된 제1b 게이트 라인을 포함할 수 있다. 링크 라인의 일단은 제1a 게이트 라인에 연결되고, 링크 라인의 타단은 제1b 게이트 라인에 연결될 수 있다.
보상 커패시터는, 적어도 하나의 절연층을 사이에 두고, 링크 라인과 중첩 배치된 보조 전극을 더 포함할 수 있다.
화소 내 커패시터는, 보조 전극과 동일층에 배치된 제1 전극, 링크 라인과 동일층에 배치된 제2 전극, 및 전원 공급 라인과 동일층에 배치된 제3 전극으로 구성될 수 있다.
본 발명에 따른 표시장치는, 표시패널, 보상 커패시터를 포함할 수 있다. 표시패널은 노치부를 갖는 이형부를 포함하며, 복수의 화소들이 배열된 액티브 영역 및 액티브 영역 외측의 베젤 영역을 갖는다. 보상 커패시터는, 이형부의 화소들에 신호를 공급하는 신호 라인에 전기적으로 연결되며, 이형부의 베젤 영역에 배치된다. 보상 커패시터는, 화소 내의 커패시터와 동일한 구조를 갖는다.
노치부는, 표시 패널의 일측의 중앙부, 표시 패널의 일측의 좌측 및 우측 중 적어도 어느 하나에 마련될 수 있다.
신호 라인은, 이형부의 액티브 영역에 배치된 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인을 포함할 수 있다.
본 발명에 따른 표시장치는 이형부 외측의 액티브 영역에 배치된 화소들에 제2 게이트 펄스를 공급하며, 제1 라인과 상이한 길이를 갖는 제2 게이트 라인을 더 포함할 수 있다.
제1 게이트 라인에 연결된 화소들의 개수와, 제2 게이트 라인에 연결된 화소들의 개수는 상이할 수 있다.
보상 커패시터는, 제1 게이트 라인의 일단에 연결된 링크 라인, 링크 라인과 중첩되며 전원이 인가된 전원 공급 라인, 링크 라인과 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함할 수 있다.
링크 라인 및 전원 공급 라인은, 이형부의 베젤 영역에서 중첩될 수 있다.
본 발명에 따른 표시장치는 표시 패널의 화소들에 공급하기 위한 전원을 생성하는 전원 공급부를 더 포함할 수 있다. 전원 공급 라인은, 전원 공급부로부터 고전위 전압을 공급받거나, 또는 저전위 전압을 공급받을 수 있다.
본 발명에 따른 표시장치는 표시 패널에 접합되며, 데이터 IC(Integrated Circuit)이 실장된 연결 부재를 더 포함할 수 있다. 노치부는, 액티브 영역을 기준으로, 표시 패널의 일측에 배치될 수 있다. 연결 부재는, 액티브 영역을 기준으로 표시 패널의 타측에 배치될 수 있다.
본 발명은 보상 패턴을 구비함으로써, 게이트 라인들의 길이 차이 및/또는 게이트 라인들 각각에 대응하는 화소 수의 차이에 의한 로드 편차를 개선할 수 있다. 이에 따라, 본 발명은 휘도 균일도가 개선된 이형부를 갖는 표시장치를 제공할 수 있다.
본 발명은, 보상 패턴의 구조를 화소 내 커패시터 구조와 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동 값이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동 시 마다 보상 패턴의 설계치를 다시 설정해야 하는 불편함을 제거할 수 있다.
도 1은 본 발명에 따른 표시장치를 도시한 블록도이다.
도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다.
도 3은 화소 내 구조를 개략적으로 도시한 단면도이다.
도 4는 제1 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다.
도 5는 도 4의 AR2를 확대 도시한 도면이다.
도 6은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 7은 도 5를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 8은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 9는 제2 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다.
도 10은 도 9의 AR3을 확대 도시한 도면이다.
도 11은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명에 따른 표시장치를 도시한 블록도이다. 도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다. 도 3은 화소 내 구조를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 표시장치는 표시패널(10), 데이터 구동부, GIP(Gate In Panel)타입의 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.
표시패널(10)은 정보를 표시하는 액티브 영역(AA)과, 정보가 표시되지 않는 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 배치될 수 있다. 화소들(P)은 매트릭스 타입으로 배치될 수 있으나, 이에 한정되는 것은 아니다.
베젤영역(BA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb), 게이트 링크 신호배선들(GL1~GLn), 데이터 링크 신호배선들(DL1~DLn), 제1 링크 전원 공급라인들(VDL1, VDL2), 제2 링크 전원 공급라인들(VSL1, VSL2), 및 전원 공급전극(VDLa, VDLb) 등이 배치되는 영역일 수 있다. 액티브 영역(AA)에서 서로 교차하도록 배치되는 다수의 데이터라인들(D1~Dn) 및 다수의 게이트라인들(G1~Gn)과, 이들 교차영역에 배치되는 화소(P)들을 포함할 수 있다.
각각의 화소(P)는 발광 다이오드(LED), 발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함할 수 있다. 표시패널(10)의 화소(P)들은 전원 공급부(PS)로부터 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받을 수 있으며, 제2 링크 전원 공급 라인들(VSL1, VSL2)을 통해 저전위 전압인 제2 전원(Vss)을 공급받을 수 있다.
제1 전원라인들(VD1~VDm)은 연결 부재(30)가 부착된 측의 베젤영역(BA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 베젤영역에 배치된 상측 제1 전원 공급전극(VDLb)을 통해 양측에서 전원 공급부(PS)로부터 제1 전원(Vdd)를 공급받을 수 있다. 연결 부재(30)는 칩온필름(Chip On Film)일 수 있으나, 이에 한정되는 것은 아니다. 설명의 편의를 위해, 이하에서는 연결 부재(30)가 칩온 필름인 경우를 예로 들어 설명한다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 링크 전원 공급라인들(VDL1, VDL2))에 의해 양단부가 서로 연결될 수 있다. 그러나 이에 한정되지는 않으며, 양단부를 서로 연결하는 제1 링크 전원 공급라인들(VDL1, VDL2)을 형성하지 않고 제1 전원라인들(VD1~VDm)에 의해 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 서로 연결될 수도 있다. 이에 따라, 위치에 따른 전원 전압 편차를 줄일 수 있기 때문에, 휘도 불균일에 따른 표시품질 저하를 방지할 수 있는 이점을 갖는다.
프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터(capacitor)를 포함할 수 있다. 스위치 TFT는 게이트 라인들(G1~Gn)로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터라인들(D1~Dn)로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가할 수 있다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 다이오드(LED)로 공급되는 전류량을 제어하여 발광 다이오드(LED)의 발광량을 조절할 수 있다. 발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례할 수 있다.
화소(p)를 구성하는 TFT들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 화소(P)를 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물 반도체물질 중에 적어도 하나를 포함할 수 있다. 발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속될 수 있다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.
데이터 구동부는 데이터 IC(SD)가 실장될 수 있다. 그리고, 일측은 소스 인쇄회로기판(20)의 일단부에 접속될 수 있으며, 타측은 표시패널(10)의 베젤영역(BA)에 부착되는 칩온필름(30)을 포함할 수 있다.
데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생할 수 있다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터라인들(D1~Dn)에 공급될 수 있다.
GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 표시패널(10)의 베젤영역(BA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함할 수 있다.
레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력받을 수 있다. 그리고, 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급 받을 수 있다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들일 수 있다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들일 수 있다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압일 수 있고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압일 수 있으며, 이에 한정되는 것은 아니다.
레벨 쉬프터(LS)는 타이밍 콘트롤러(TC)로부터 입력되는 스타트 펄스(ST)와, 게이트 쉬프트 클럭들(GLCK) 각각을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프트한 쉬프트 클럭신호들(CLK)을 출력할 수 있다. 따라서, 레벨 쉬프터(LS)로부터 출력되는 스타트 펄스(VST)와 쉬프트 클럭신호들(CLK) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙할 수 있다. 레벨 쉬프터(LS)는 플리커 신호(FLK)에 따라 게이트 하이 전압을 낮추어 액정 셀의 킥백 전압(ΔVp)을 낮추어 플리커를 줄일 수 있다.
레벨 쉬프터(LS)의 출력 신호들은 소스 드라이브 IC(SD)가 배치된 칩온필름(30)에 형성된 배선들과, 표시패널(10)의 기판에 형성된 LOG(Line On Glass) 배선들을 통해 쉬프트 레지스터(SR)에 공급될 수 있다. 쉬프트 레지스터(SR)는 GIP 공정에 의해 표시패널(10)의 베젤영역(BA) 상에 직접 형성될 수 있다.
쉬프트 레지스터(SR)는 레벨 쉬프터(LS)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킬 수 있다. 쉬프트 레지스터(SR)로부터 출력되는 게이트 펄스는 게이트 라인들(G1~Gn)에 순차적으로 공급된다.
타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부(LSa, LSb, SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부(LSa, LSb, SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.
도 1에서는 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되어 액티브 영역(AA)의 양단부에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 발명이 이에 한정되는 것은 아니며, 쉬프트 레지스터가 액티브 영역(AA)의 일측에만 배치되어 액티브 영역(AA)의 일측에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되는 경우, 동일 수평라인에 배치된 화소(P)에는 게이트 라인을 통하여 동일 위상, 동일 진폭의 게이트 펄스가 공급될 수 있다.
도 2를 참조하면, 본 발명의 표시패널(10)은 액티브 영역(AA)과 액티브 영역(AA) 외측의 베젤영역(BA)을 포함할 수 있다. 베젤영역(BA)은 액티브 영역(AA)의 외측에서, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다.
액티브 영역(AA)은 화소(P)가 배치되는 영역으로서, 제1 영역(AA1)과 제2 영역(AA2)으로 구분될 수 있다. 제1 영역(AA1)은 이형부 예를 들어, 노치부를 갖는 영역을 지칭할 수 있다. 제2 영역(AA2)은 노치부가 마련되지 않은 영역을 지칭할 수 있다. 제1 영역(AA1)은 노치부를 기준으로 분할된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함할 수 있다. 노치부는 표시 패널의 일부가 제거되어 마련된 일 영역을 지칭할 수 있다.
베젤 영역(BA)은 액티브 영역(AA)의 외측에 정의된 영역이다. 액티브 영역(AA)과 동일한 평면 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
액티브 영역(AA)의 제1 영역(AA1)에 배치된 수평 라인과, 제2 영역(AA2)에 배치된 수평 라인의 길이는 상이할 수 있다. 및/또는 액티브 영역(AA)의 제1 영역(AA1)에서 수평 라인 당 배치되는 화소(P)들의 수와, 제2 영역(AA2)에서 수평 라인 당 배치되는 화소(P)들의 수는, 상이할 수 있다. 후술하겠으나, 도 3에 도시된 바와 같이, 제1 영역(AA1)의 제1 영역(AA1)에 배치되는 게이트 라인들(G1a, G2a, G1b, G2b)의 길이는, 제2 영역(AA2)에 배치되는 게이트 라인들(G3, G4, G5, G6)의 길이보다 짧을 수 있다. 및/또는 제1 영역(AA1)에 배치되는 게이트 라인들(G1a, G2a, G1b, G2b)에 대응하는 화소(P)들의 개수는, 제2 영역(AA2)에 배치되는 게이트 라인(G3, G4, G5, G6)에 대응하는 화소(P)들의 개수보다 적을 수 있다. 따라서, 라인의 길이 및/또는 화소들의 개수 차이에 따라서 로드(load) 편차가 발생하여 휘도 불균일 문제가 발생할 수 있다. 이에 따라 표시품질이 저하될 수 있다. 본 발명은, 제1 영역(AA1)과 제2 영역(AA2)의 로드 편차를 보상하기 위한, 신규한 보상 패턴을 제안한다.
도 3을 참조하면, 본 발명에 따른 표시장치는, 박막 트랜지스터(TFT), 커패시터, 및 발광 다이오드(LED)가 형성된 기판(SUB)을 포함한다. 커패시터는 스토리지 커패시터를 포함한다.
기판(SUB) 상에는 단층 또는 다층구조의 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 플렉서블한 반투명 물질로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 그리고, 버퍼층(BUF)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 버퍼층(BUF)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 중의 어느 하나를 포함할 수 있다. 유기물질은 포토 아크릴을 포함할 수 있으며, 이에 한정되는 것은 아니다.
버퍼층(BUF) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널영역(CA)을 사이에 두고 이격 배치되는 소스영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 버퍼층(BUF) 상에는 제1 전극(CE)이 배치될 수 있다. 제1 전극(CE1)이 배치될 수 있다. 제1 전극(CE1)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 제1 전극(CE1)은 반도체층과 동일 물질로 형성될 수 있으며, 도체화된 부분일 수 있다.
반도체층(A) 및 제1 전극(CE1)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A) 및 제1 전극(CE1)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있으며, 이에 한정되지는 않는다. 그리고, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.
반도체층(A)이 배치된 버퍼층(BUF) 상에는 반도체층(A)을 커버하도록 또는 덮도록 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 다중층으로 이루어질 수 있다.
게이트 절연막(GI) 상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 라인(도시 생략)에서 분기된 일부일 수 있다. 게이트 절연막(GI) 상에는 제2 전극(CE2)이 배치될 수 있다. 제2 전극(CE2)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 게이트 전극(GE) 및 제2 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(GE) 및 제2 전극(CE2)이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 제1 층간 절연막(INT1) 및 제2 층간 절연막(INT2)이 차례로 배치될 수 있다. 제1 층간 절연막(INT1) 및 제2 층간 절연막(INT2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON)으로 형성될 수 있다.
제2 층간 절연막(INT2) 상에는 박막 트랜지스터(TFT)의 소스전극(SE)과 드레인 전극(DE)이 배치될 수 있다. 소스전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 제1 및 제2 층간 절연막(INT1, INT2)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다.
제2 층간 절연막(INT2) 상에는 제3 전극(CE3)이 배치될 수 있다. 제3 전극(CE3)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 제1 전극(CE1), 제2 전극(CE2), 제3 전극(CE3) 중 적어도 두 개 이상은, 적어도 하나의 절연층을 사이에 두고 서로 중첩 배치되어, 화소 내에서 적어도 하나 이상의 커패시터를 구성할 수 있다. 예를 들어, 스토리지 커패시터는 서로 중첩하여 배치된 제1 전극(CE1), 제2 전극(CE2), 및 제3 전극(CE3)의 삼중층으로 구성될 수 있다. 즉, 스토리지 커패시터는 게이트 절연막(GI)을 사이에 두고 중첩된 제1 전극(CE1) 및 제2 전극(CE2)과, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 중첩된 제2 전극(CE2) 및 제3 전극(CE3)으로 구성될 수 있다.
소스전극(SE), 드레인 전극(DE), 및 제3 전극(CE3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
소스전극(SE), 드레인 전극(DE), 및 제3 전극(CE3)을 커버하는 패시베이션막(PAS)이 배치될 수 있다. 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 패시베이션막(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 이중층으로 이루어질 수 있다.
패시베이션막(PAS) 상에는 평탄화막(PLN)이 배치될 수 있다. 평탄화막(PLN)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기 물질로 형성될 수 있다. 예를 들면, 평탄화막(PLN)은 포토 아크릴층으로 형성될 수 있다.
평탄화막(PLN) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 화소 콘택홀을 통해 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
애노드 전극(ANO)이 형성된 평탄화막(PLN) 상에는 뱅크층(BN)이 배치될 수 있다. 뱅크층(BN)은 애노드 전극(ANO)의 적어도 일부를 노출시키는 개구부를 갖는다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다.
뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광적층물(LES)과 캐소드 전극(CAT)이 적층될 수 있다. 발광적층물(LES)은, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.
캐소드 전극(CAT)은 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(60)이 투과 전극인 경우, 제2 전극(60)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 발광적층물(LES)이 배치되고, 발광적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광적층물(LES)이 배치되고, 발광적층물(LES)상에 애노드 전극(ANO)이 배치될 수도 있다.
<제1 실시예>
도 4는 제1 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다. 도 5는 도 4의 AR2를 확대 도시한 도면이다. 도 6은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 7은 도 5를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 8은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 4를 참조하면, 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 이형부를 갖는 제1 영역(AA1)과 이형부를 갖지 않는 제2 영역을 포함할 수 있다. 제1 영역(AA1)은 노치부(NO)를 기준으로 좌우로 구분된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함한다. 도면에서는, 노치부(NO)가 중앙부에 하나가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 일 예로, 노치부(NO)는 액티브 영역(AA)의 좌측 또는 우측 중 어느 한측에 치우쳐 배치되거나, 또는 양측에 배치될 수 있다. 다른 예로, 노치부(NO)는 중앙부, 좌측, 또는 우측에 복수개로 마련될 수 있다. 베젤영역(BA)은 액티브 영역(AA) 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다.
액티브 영역(AA)에는, 제1 방향(예를 들어, 수평 방향)으로 연장되는 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)이 배치된다. 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)은 제1 방향과 교차하는 제2 방향(예를 들어, 수직 방향)으로 연장되는 데이터 라인들(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)과 교차한다.
액티브 영역(AA)의 제1 영역(AA1)에 배치된 제1 게이트 라인은 노치부(NO)를 기준으로 분할된 제1a 및 제1b 게이트 라인들(G1a, G1b)을 포함한다. 제1 영역(AA1)에 배치된 제2 게이트 라인은 노치부(NO)를 기준으로 분할된 제2a 및 제2b 게이트 라인들(G2a, G2b)을 포함한다. 제1-1 영역(AA1-1)에 배치된 제1a 및 제2a 게이트 라인(G1a, G2a)은, 좌측 쉬프트 레지스터(Sra, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다. 제1-2 영역(AA1-2)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은, 우측 쉬프트 레지스터(SRb, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다.
베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP(auto probe) 라인들, AP 트랜지스터들이 배치된다.
전원 공급 라인(VL)은 액티브 영역(AA)의 화소들에 연결되어 전원을 공급한다. 전원 공급 라인(VL)은 제1 전원이 공급되는 제1 전원 공급 라인(VSL), 또는 제2 전원이 공급되는 제2 전원 공급 라인(VDL)일 수 있다. 전원 공급 라인(VL) 중 적어도 일부는 제1 영역(AA1)과 인접하여 배치되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다.
보상 패턴은 보상 커패시터를 형성하기 위한 적어도 하나의 절연층, 및 절연층을 사이에 두고 대향 배치된 커패시터 전극들을 포함한다. 보상 패턴은 둘 이상의 복수의 커패시터 전극들로 구성될 수 있다.
보상 패턴은 전원 공급 라인(VL)과 중첩된 링크 라인(LN1, LN2)을 포함할 수 있다. 링크 라인(LN1, LN2)은 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)을 포함한다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은, 각각 보상 커패시터들의 커패시터 전극으로서 기능한다.
제1 링크 라인(LN1)의 일단은 제1a 게이트 라인(G1a)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)의 타단은 제1b 게이트 라인(G1b)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제1 링크 라인(LN1)을 형성함으로써 제1a 및 제1b 게이트 라인들(G1a, G1b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다.
제2 링크 라인(LN2)의 일단은 제2a 게이트 라인(G2a)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)의 타단은 제2b 게이트 라인(G2b)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제2 링크 라인(LN2)을 형성함으로써 제2a 및 제2b 게이트 라인들(G2a, G2b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다.
AP(auto probe) 라인들, AP 트랜지스터들은, 각 화소의 불량 여부를 검사하기 위한 AP 검사 공정을 수행하기 위한 구성으로, 베젤 영역(BA) 상에 마련된다. AP 라인들이 배치되는 영역은 AP 라인 영역(ALA)으로 지칭될 수 있고, AP 트랜지스터들이 배치되는 영역은 AP 트랜지스터 영역(ATA)으로 지칭될 수 있다. AP 라인 영역(ALA)과 AP 트랜지스터 영역(ATA)은, 전원 공급 라인(VL)과 제1 영역(AA1) 사이에 정의되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다.
AP 라인 영역에 배치된 AP 라인들은, AP 트랜지스터 영역에 배치된 트랜지스터들에 신호를 인가할 수 있다. 예를 들어, AP 트랜지스터들은 AP 라인들로부터의 신호에 응답하여 스위칭될 수 있고, 대응하는 데이터 라인(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)들에 연결되어 기 설정된 신호를 공급할 수 있다.
좀 더 구체적으로, 도 5를 참조하면, 베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3) 이 배치된다. 도면에서는, 설명의 편의를 위해, AP 라인들이 4개이고, AP 트랜지스터들이 3개가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. AP 트랜지스터들(AT1, AT2, AT3) 은 화소 내 트랜지스터와 동일한 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, AP 트랜지스터들(AT1, AT2, AT3)은 제1 AP 트랜지스터(AT1), 제2 AP 트랜지스터(AT2), 제3 AP 트랜지스터(AT3)를 포함할 수 있다. 제1 AP 트랜지스터(AT1)는 제1 반도체층(A1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1)을 포함한다. 제2 AP 트랜지스터(AT2)는 제2 반도체층(A2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2)을 포함한다. 제3 AP 트랜지스터(AT3)는 제3 반도체층(A3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 제3 드레인 전극(DE3)을 포함한다.
AP 라인들(AL1, AL2, AL3, AL4)은 제1 AP 라인(AL1), 제2 AP 라인(AL2), 제3 AP 라인(AL3), 제4 AP 라인(AL4)을 포함한다. 제1 AP 라인(AL1)은 제1 AP 트랜지스터(AT1), 제2 AP 트랜지스터(AT2), 제3 AP 트랜지스터(AT3)에 게이트 펄스를 전달한다. 제2 AP 라인(AL2)은 제1 AP 트랜지스터(AT1)의 제1 소스 전극(SE1)에 연결되어 제1 AP 트랜지스터(AT1)에 제1 검사 신호를 전달한다. 제3 AP 라인(AL3)은 제2 AP 트랜지스터(AT2)의 제2 소스 전극(SE2)에 연결되어 제2 AP 트랜지스터(AT2)에 제2 검사 신호를 전달한다. 제4 AP 라인(AL4)은 제3 AP 트랜지스터(AT1)의 제3 소스 전극(SE1)에 연결되어 제3 AP 트랜지스터(AT3)에 제3 검사 신호를 공급한다.
제1 및 제2 링크 라인(LN1, LN2)은 AP 라인들 및 AP 트랜지스터 중 적어도 일부와 교차하면서 연장되어, 전원 공급 라인(VL)과 중첩된다. 제1 및 제2 링크 라인(LN1, LN2)과 전원 공급 라인(VL)은 중첩 배치되어, 보상 패턴을 형성한다.
도 6 내지 도 8을 더 참조하면, 기판(SUB) 상에는, 버퍼층(BUF) 및 게이트 절연막(GI)이 순차적으로 배치된다. 게이트 절연막(GI) 상에는 AP 트랜지스터들(AT1, AT2, AT3)의 게이트 전극들(GE1, GE2, GE3), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1a 소스 전극(SEa)들이 배치된다. 게이트 전극들(GE1, GE2, GE3), 제1a 소스 전극(SEa)들, 제1b 및 제2b 게이트 라인(G1b, G2b)은, 동일 층(GM)에서, 동일 물질로 형성될 수 있다. 액티브 영역(AA)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은 게이트 절연막(GI) 상에 배치되며, 그 일단은 연장되어 베젤 영역(BA) 상에 배치될 수 있다.
게이트 전극들(GE1, GE2, GE3), 제1a 소스 전극(SEa)들, 제1b 및 제2b 게이트 라인(G1b, G2b) 상에는, 제1 층간 절연막(INT1)이 배치된다. 제1 층간 절연막(INT1) 상에는 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)이 배치된다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은 동일 층(LM)에서 동일 물질로 형성될 수 있다.
제1 링크 라인(LN1)은 제1 층간 절연막(INT1)을 관통하는 점핑홀(JH1b)을 통해 제1b 게이트 라인(G1b)에 접속된다. 제2 링크 라인(LN2)은 제1 층간 절연막(INT1)을 관통하는 점핑홀(JH2b)을 통해 제2b 게이트 라인(G2b)에 접속된다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은 제1 층간 절연막(INT1)을 사이에 두고 제1a 소스 전극(SEa)들과 교차 배치 될 수 있다.
제1 링크 라인(LN1) 및 제2 링크 라인(LN2) 상에는, 제2 층간 절연막(INT2)이 배치된다. 제2 층간 절연막(INT) 상에는, 전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3)이 배치된다. 전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3)은, 동일 층(SM)에 동일 물질로 형성될 수 있다.
전원 공급 라인(VL)은 제2 층간 절연막(INT2)를 사이에 두고 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)과 교차한다.
제1 AP 라인(AL1)은, 제1 및 제2 층간 절연막(INT1, IN2)를 관통하는 점핑홀(BH)을 통해, AP 트랜지스터들(AT1, AT2, AT3)의 게이트 전극들(GE1, GE2, GE3)에 연결될 수 있다. 제2 내지 제4 AP 라인들(AL2, AL3, AL4)은, 제1 및 제2 층간 절연막(INT1, IN2)를 관통하는 점핑홀(AH1)을 통해, 제1a 소스 전극(SEa)들의 일단에 각각 접속된다. AP 라인들(AL1, AL2, AL3, AL4)은 제2 층간 절연막(INT2)를 사이에 두고 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)에 교차한다. AP 라인들(AL1, AL2, AL3, AL4)은 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제1a 소스 전극(SEa)들과 교차한다.
제1b 소스 전극(SEb)들은, 제1 및 제2 층간 절연막(INT1, INT2)를 관통하는 점핑홀(AH2)을 통해, 제1a 소스 전극(SEa)들의 타단에 각각 접속된다. 도시하지는 않았으나, 제1b 소스 전극(SEb)들은 게이트 절연막(GI), 제1 층간 절연막(INT1), 제2 층간 절연막(INT2)을 관통하는 콘택홀을 통해 대응하는 반도체층(A1, A2, A3)의 일측에 접속된다.
드레인 전극들(DE1, DE2, DE3)은 게이트 절연막(GI), 제1 층간 절연막(INT1), 제2 층간 절연막(INT2)을 관통하는 콘택홀을 통해 대응하는 반도체층(A1, A2, A3)의 타측에 접속된다.
전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3) 상에는, 패시베이션막(PAS)과 평탄화막(PNL)이 순차적으로 배치된다.
이와 같이, AP 라인들, AP 트랜지스터들이 보상 패턴이 형성되는 위치에 마련되는 경우, AP 라인들, AP 트랜지스터들이 보상 패턴을 구성하는 요소들이 서로 교차되어 배치될 필요가 있다. 따라서, 서로 다른 신호가 인가되는 라인 또는 전극들이 서로 단락되지 않도록 층을 달리하여 설계될 필요가 있기 때문에, 보상 패턴을 구성하는 링크 라인들을 배치함에 있어서, 설계상 제약이 발생한다.
<제2 실시예>
본 발명의 제2 실시예는, 제1 실시예와는 달리, 설계 자유도를 확보하기 위해 AP 라인들과 AP 트랜지스터들을 보상 패턴과 다른 영역에 배치한다. 또한, 본 발명의 제2 실시예는, 보상 패턴의 보상 커패시터를 구성하는 구조와 화소 내 커패시터를 구성하는 구조를 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동에 대응하여 보상 패턴의 구조를 다시 설계해야 하는 불편함을 제거할 수 있다.
도 9는 제2 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다. 도 10은 도 9의 AR3을 확대 도시한 도면이다. 도 11은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 9를 참조하면, 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 이형부를 갖는 제1 영역(AA1)과 이형부를 갖지 않는 제2 영역을 포함할 수 있다. 제1 영역(AA1)은 노치부(NO)를 기준으로 좌우로 구분된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함한다. 도면에서는, 노치부(NO)가 중앙부에 하나가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 일 예로, 노치부(NO)는 액티브 영역(AA)의 좌측 또는 우측 중 어느 한측에 치우쳐 배치되거나, 또는 양측에 배치될 수 있다. 다른 예로, 노치부(NO)는 중앙부, 좌측, 또는 우측에 복수개로 마련될 수 있다. 베젤영역(BA)은 액티브 영역(AA) 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다.
액티브 영역(AA)에는, 제1 방향(예를 들어, 수평 방향)으로 연장되는 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)이 배치된다. 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)은 제1 방향과 교차하는 제2 방향(예를 들어, 수직 방향)으로 연장되는 데이터 라인들(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)과 교차한다.
액티브 영역(AA)의 제1 영역(AA1)에 배치된 제1 게이트 라인은 노치부(NO)를 기준으로 분할된 제1a 및 제1b 게이트 라인들(G1a, G1b)을 포함한다. 제1 영역(AA1)에 배치된 제2 게이트 라인은 노치부(NO)를 기준으로 분할된 제2a 및 제2b 게이트 라인들(G2a, G2b)을 포함한다. 제1-1 영역(AA1-1)에 배치된 제1a 및 제2a 게이트 라인(G1a, G2a)은, 좌측 쉬프트 레지스터(Sra, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다. 제1-2 영역(AA1-2)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은, 우측 쉬프트 레지스터(SRb, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다.
베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP(auto probe) 라인들, AP 트랜지스터들이 배치된다. 다만, 제2 실시예에서는, 제1 실시예와 달리, AP 라인들 및 AP 트랜지스터들이 보상 패턴과 동일 영역 상에 배치되지 않는다. 예를 들어, 보상 패턴은 액티브 영역(AA)을 기준으로, 액티브 영역(AA)의 일측(예를 들어, 상측)에 인접한 배젤 영역(BA)에 배치될 수 있고, AP 라인들 및 AP 트랜지스터들이 액티브 영역(AA)의 타측(예를 들어, 하측)에 인접한 베젤 영역(BA)에 배치될 수 있다.
전원 공급 라인(VL)은 액티브 영역(AA)의 화소들에 연결되어 전원을 공급한다. 전원 공급 라인(VL)은 제1 전원이 공급되는 제1 전원 공급 라인(VSL), 또는 제2 전원이 공급되는 제2 전원 공급 라인(VDL)일 수 있다. 전원 공급 라인(VL) 중 적어도 일부는 제1 영역(AA1)과 인접하여 배치되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다.
보상 패턴은 보상 커패시터를 형성하기 위한 적어도 하나의 절연층, 및 절연층을 사이에 두고 대향 배치된 커패시터 전극들을 포함한다. 보상 패턴은 둘 이상의 복수의 커패시터 전극들로 구성될 수 있다.
보상 패턴은 전원 공급 라인(VL)과 중첩된 링크 라인(LN1, LN2)을 포함한다. 링크 라인(LN1, LN2)은 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)을 포함한다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은, 각각 보상 커패시터들의 커패시터 전극으로서 기능한다.
제1 링크 라인(LN1)의 일단은 제1a 게이트 라인(G1a)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)의 타단은 제1b 게이트 라인(G1b)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제1 링크 라인(LN1)을 형성함으로써 제1a 및 제1b 게이트 라인들(G1a, G1b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다.
제2 링크 라인(LN2)의 일단은 제2a 게이트 라인(G2a)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)의 타단은 제2b 게이트 라인(G2b)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제2 링크 라인(LN2)을 형성함으로써 제2a 및 제2b 게이트 라인들(G2a, G2b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다.
좀 더 구체적으로, 도 10을 참조하면, 베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP 라인들, AP 트랜지스터들이 배치된다. 전술한 바와 같이, AP 라인들, AP 트랜지스터들은 보상 패턴이 형성된 위치와 다른 위치에 배치되기 때문에, 보상 패턴이 마련된 영역을 도시하고 있는 도 10에서 보여지지 않는다.
제1 및 제2 링크 라인(LN1, LN2)은 전원 공급 라인(VL)과 중첩된다. 제1 및 제2 링크 라인(LN1, LN2)과 전원 공급 라인(VL)은 중첩 배치되어, 보상 패턴을 형성한다. 제1 링크 라인(LN1)은 제1a 및 제1b 게이트 라인들(G1a, G1b)과 연결되며, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 일체로 형성될 수 있다. 제2 링크 라인(LN2)은 제2a 및 제2b 게이트 라인들(G2a, G2b)과 연결되며, 제2a 및 제2b 게이트 라인들(G2a, G2b)과 일체로 형성될 수 있다.
본 발명의 제2 실시예는, AP 라인들, AP 트랜지스터들이 보상 패턴이 형성되는 위치에 마련되지 않기 때문에, 보상 패턴을 구성하는 링크 라인들을 배치함에 있어서, 설계 자유도가 현저히 개선될 수 있다.
한편, 본 발명의 제2 실시예는 보상 패턴을 형성함으로써, 게이트 라인들의 길이 차이 및/또는 게이트 라인들 각각에 대응하는 화소 수의 차이에 의한 로드 편차를 개선할 수 있다. 여기서, 보상 패턴은 게이트 라인들 간의 길이 차이와 화소 내 형성된 커패시터들과의 관계를 고려하여 설계된다.
보상 패턴을 갖는 표시패널이 다양한 분야의 표시장치에 적용되기 위해서는, 타겟이 되는 표시장치들의 특성에 맞게 공정 변동이 요구될 수 있다. 공정 변동은 절연층의 두께 변경 및/또는 절연층을 구성하는 물질 변경 등을 포함할 수 있다. 절연층의 두께 및/또는 물질 변경이 이루어 지는 경우, 화소 내 커패시터와 보상 커패시터의 커패시턴스가 변동될 수 있다.
화소 내 커패시터를 구성하는 절연층(또는, 유전체)과 보상 패턴의 보상 커패시터를 구성하는 절연층(또는, 유전체)이 상이하다면, 공정 변동에 대응한 캐패시턴스 변동 값이 화소 내 커패시터와 보상 패턴의 보상 커패시터에 상이하게 적용된다. 이 경우, 타겟이 되는 표시장치들에 맞도록 공정을 변동하는 경우, 공정 변동 시마다 보상 패턴의 구조 등의 설계치를 다시 설정해야 한다.
예를 들어, 도 3과 제1 실시예의 도 6을 참조하면, 도 3에 도시된 화소 내 커패시터의 구조와 도 6에 도시된 보상 커패시터의 구조가 상이하다. 이 경우에는, 공정 변동 시에 화소 내 커패시터와 보상 패턴의 보상 커패시터에 적용되는 커패시터 변동 값이 상이하기 때문에, 공정 변동에 대응하여 로드 편차를 보상하기 위한 보상 커패시터의 설계 치를 계속 변경하여야 한다.
이에 비하여, 본 발명의 제2 실시예는 설계 자유도가 개선됨에 따라, 화소 내 커패시터 구조와 보상 패턴의 보상 커패시터 구조가 동일하도록 설계치를 미리 설정할 수 있다. 이 경우, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)과 보상 패턴의 보상 커패시터를 구성하는 절연층(또는, 유전체)이 동일하기 때문에, 공정 변동 시에 화소 내 커패시터와 보상 패턴의 보상 커패시터에 적용되는 커패시턴스 변동 값이 동일하다. 따라서, 타겟이 되는 표시장치에 대응하여 공정 변동이 이루어지더라도, 공정 변동 시 마다 보상 패턴의 구조 등 설계치를 달리할 필요가 없기 때문에, 다양한 표시장치에 용이하게 적용될 수 있는 이점을 갖는다.
여기서, 커패시터의 구조가 동일하다라고 함은, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)들과 보상 커패시터를 구성하는 절연층(또는, 유전체)들이 공통되어 동일함을 의미할 수 있다. 달리 표현하면, 커패시터의 구조가 동일하다라고 함은, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)들을 보상 커패시터가 유전체로써 모두 공유함을 의미할 수 있다.
일 예로, 화소 내 커패시터와 보상 커패시터 모두가 하나 이상의 절연층을 유전체로 동일하게 공유하는 경우일 수 있다. 다른 예로, 화소 내 커패시터가 제1 절연층을 유전체로 하는 제1 커패시터와 제2 절연층을 유전체로 하는 제2 커패시터를 포함한다고 가정할 때, 보상 커패시터가 제1 절연층과 제2 절연층을 유전체로 하는 경우일 수 있다. 또 다른 예로, 화소 내 커패시터가 제1 절연층을 유전체로 하는 제1 커패시터와 제2 절연층을 유전체로 하는 제2 커패시터를 포함한다고 가정할 때, 보상 커패시터가 제1 절연층을 유전체로 하는 제3 커패시터와 제2 절연층을 유전체로 하는 제4 커패시터를 포함하는 경우일 수 있다.
화소 내 커패시터는 스토리지 커패시터일 수 있다. 즉, 화소 내 스토리지 커패시터와 보상 패턴의 보상 커패시터는 동일한 커패시터 구조를 가질 수 있다.
도 11은 도 3에 도시된 화소 내 커패시터의 적층 구조와 보상 커패시터의 적층 구조를 동일하게 구성한 일 예를 보여준다.
도 3과 함께 도 11을 참조하면, 제1a 게이트 라인(G1a)과 제1b 게이트 라인(G1b)의 로드 값을 보상하는 보상 패턴은, 제1 보조 전극(AE1), 제1a 게이트 라인(G1a)과 제1b 게이트 라인(G1b)을 연결하는 제1 링크 라인(LN1), 전원 공급 라인(VL)을 포함한다. 여기서, 보상 패턴의 커패시터는, 게이트 절연막(GI)을 사이에 두고 제1 보조 전극(AE1) 및 제1 링크 라인(LN1)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제1 링크 라인(LN1) 및 전원 공급 라인(VL)이 중첩되어 형성된 커패시터를 포함할 수 있다.
제2a 게이트 라인(G2a)과 제2b 게이트 라인(G2b)의 로드 값을 보상하는 보상 패턴은, 제2 보조 전극(AE2), 제2a 게이트 라인(G2a)과 제2b 게이트 라인(G2b)을 연결하는 제2 링크 라인(LN2), 전원 공급 라인(VL)을 포함한다. 여기서, 보상 패턴의 커패시터는, 게이트 절연막(GI)을 사이에 두고 제2 보조 전극(AE1) 및 제2 링크 라인(LN2)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제2 링크 라인(LN2) 및 전원 공급 라인(VL)이 중첩되어 형성된 커패시터를 포함할 수 있다.
전술한 보상 패턴의 커패시터들은, 도 3에 도시된 화소 내 커패시터 구조와 동일 구조를 갖는다. 즉, 화소 내 커패시터는 게이트 절연막(GI)을 사이에 두고 제1 전극(CE1) 및 제2 전극(CE2)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제2 전극(CE2) 및 제3 전극(CE3)이 중첩되어 형성된 커패시터를 포함할 수 있다. 이러한 화소 내 커패시터의 적층 구조는 보상 커패시터의 적층 구조와 대응된다.
본 발명의 제2 실시예는, 보상 패턴의 구조를 화소 내 커패시터 구조와 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동 값이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동 시 마다 보상 패턴의 설계치를 다시 설정해야 하는 불편함을 제거할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
10: 표시패널 AA: 액티브 영역
BA: 베젤영역 D1~Dn: 데이터 라인
G1a, G1b, G2a, G2b, G3, G4, G5... Gn: 게이트 라인
LN1, LN2 : 링크 라인 VL : 전원 공급 라인

Claims (21)

  1. 이형부를 가지며, 복수의 화소들이 배열된 액티브 영역 및 상기 액티브 영역 외측의 베젤 영역을 갖는 표시패널;
    상기 액티브 영역의 제1 영역에 마련된 상기 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인;
    상기 액티브 영역의 제2 영역에 마련된 상기 화소들에 제2 게이트 펄스를 공급하며, 상기 제1 라인과 상이한 길이를 갖는 제2 게이트 라인;
    상기 제1 게이트 라인의 일단에 연결되어, 상기 제1 게이트 라인과 상기 제2 게이트 라인의 로드 편차를 보상하는 보상 커패시터; 및
    상기 화소들 각각에 배치된 커패시터를 포함하고,
    상기 보상 커패시터의 구조는,
    상기 화소 내 커패시터 구조와 동일한, 표시장치.
  2. 제 1 항에 있어서,
    상기 보상 커패시터는,
    상기 제1 게이트 라인의 일단에 연결된 링크 라인;
    상기 링크 라인과 중첩되며, 전원이 인가된 전원 공급 라인; 및
    상기 링크 라인과 상기 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함하는, 표시장치.
  3. 제 1 항에 있어서,
    상기 보상 커패시터는,
    상기 화소 내 커패시터를 구성하는 유전체층을 모두 공유하는, 표시장치.
  4. 제 1 항에 있어서,
    상기 보상 커패시터를 구성하는 유전체층과 상기 화소 내 커패시터를 구성하는 유전체층은, 동일한, 표시장치.
  5. 제 1 항에 있어서,
    상기 화소 내 커패시터는,
    제1 절연층을 유전체로 하는 제1 커패시터; 및
    제2 절연층을 유전체로 하는 제2 커패시터를 포함하고,
    상기 보상 커패시터는,
    상기 제1 절연층과 상기 제2 절연층을 유전체로 하는, 표시장치.
  6. 제 1 항에 있어서,
    상기 화소 내 커패시터는,
    제1 절연층을 유전체로 하는 제1 커패시터; 및
    제2 절연층을 유전체로 하는 제2 커패시터를 포함하고,
    상기 보상 커패시터는,
    상기 제1 절연층을 유전체로 하는 제3 커패시터; 및
    상기 제2 절연층을 유전체로 하는 제4 커패시터를 포함하는, 표시장치.
  7. 제 1 항에 있어서,
    상기 보상 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조와,
    상기 화소 내 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조는, 동일한, 표시장치.
  8. 제 1 항에 있어서,
    상기 화소 내 커패시터는,
    스토리지 커패시터인, 표시장치.
  9. 제 1 항에 있어서,
    상기 베젤 영역에 배치된 AP(Auto Probe) 라인들 및 상기 AP 라인들에 연결된 AP 트랜지스터들을 더 포함하고,
    상기 보상 커패시터는,
    상기 액티브 영역의 일측에 인접하여 배치되고,
    상기 AP 라인들 및 상기 AP 트랜지스터들은,
    상기 액티브 영역의 타측에 인접하여 배치되는, 표시장치.
  10. 제 2 항에 있어서,
    상기 제1 영역은,
    상기 이형부를 기준으로 구분되는 제1-1 영역과, 제1-2 영역을 포함하고,
    상기 제1 게이트 라인은,
    상기 제1-1 영역에 배치된 제1a 게이트 라인과, 상기 제1-2 영역에 배치된 제1b 게이트 라인을 포함하며,
    상기 링크 라인의 일단은, 상기 제1a 게이트 라인에 연결되고,
    상기 링크 라인의 타단은, 상기 제1b 게이트 라인에 연결되는, 표시장치.
  11. 제 10 항에 있어서,
    상기 보상 커패시터는,
    적어도 하나의 절연층을 사이에 두고, 상기 링크 라인과 중첩 배치된 보조 전극을 더 포함하는, 표시장치.
  12. 제 11 항에 있어서,
    상기 화소 내 커패시터는,
    상기 보조 전극과 동일층에 배치된 제1 전극;
    상기 링크 라인과 동일층에 배치된 제2 전극; 및
    상기 전원 공급 라인과 동일층에 배치된 제3 전극으로 구성되는, 표시장치.
  13. 노치부를 갖는 이형부를 포함하며, 복수의 화소들이 배열된 액티브 영역 및 상기 액티브 영역 외측의 베젤 영역을 갖는 표시패널; 및
    상기 이형부의 화소들에 신호를 공급하는 신호 라인에 전기적으로 연결되며, 상기 이형부의 상기 베젤 영역에 배치되는 보상 커패시터를 포함하고,
    상기 보상 커패시터는,
    상기 화소 내의 커패시터와 동일한 구조를 갖는, 표시장치.
  14. 제 13 항에 있어서,
    상기 노치부는,
    상기 표시 패널의 일측의 중앙부, 상기 표시 패널의 일측의 좌측 및 우측 중 적어도 어느 하나에 마련되는, 표시장치.
  15. 제 13 항에 있어서,
    상기 신호 라인은,
    상기 이형부의 상기 액티브 영역에 배치된 상기 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인을 포함하는, 표시장치.
  16. 제 15 항에 있어서,
    상기 이형부 외측의 상기 액티브 영역에 배치된 상기 화소들에 제2 게이트 펄스를 공급하며, 상기 제1 라인과 상이한 길이를 갖는 제2 게이트 라인을 더 포함하는, 표시장치.
  17. 제 16 항에 있어서,
    상기 제1 게이트 라인에 연결된 상기 화소들의 개수와, 상기 제2 게이트 라인에 연결된 상기 화소들의 개수는 상이한, 표시장치.
  18. 제 15 항에 있어서,
    상기 보상 커패시터는,
    상기 제1 게이트 라인의 일단에 연결된 링크 라인;
    상기 링크 라인과 중첩되며, 전원이 인가된 전원 공급 라인; 및
    상기 링크 라인과 상기 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함하는, 표시장치.
  19. 제 18 항에 있어서,
    상기 링크 라인 및 상기 전원 공급 라인은,
    상기 이형부의 상기 베젤 영역에서 중첩되는, 표시장치.
  20. 제 18 항에 있어서,
    상기 표시 패널의 상기 화소들에 공급하기 위한 전원을 생성하는 전원 공급부를 더 포함하고,
    상기 전원 공급 라인은,
    상기 전원 공급부로부터 고전위 전압을 공급받거나, 또는 저전위 전압을 공급받는, 표시장치.
  21. 제 13 항에 있어서,
    상기 표시 패널에 접합되며, 데이터 IC(Integrated Circuit)이 실장된 연결 부재를 더 포함하고,
    상기 노치부는,
    상기 액티브 영역을 기준으로, 상기 표시 패널의 일측에 배치되고,
    상기 연결 부재는,
    상기 액티브 영역을 기준으로 상기 표시 패널의 타측에 배치되는, 표시장치.
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